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DE112006001791B4 - Non-punch-through high voltage IGBT for switching power supplies and method of making same - Google Patents

Non-punch-through high voltage IGBT for switching power supplies and method of making same Download PDF

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DE112006001791B4
DE112006001791B4 DE112006001791.8T DE112006001791T DE112006001791B4 DE 112006001791 B4 DE112006001791 B4 DE 112006001791B4 DE 112006001791 T DE112006001791 T DE 112006001791T DE 112006001791 B4 DE112006001791 B4 DE 112006001791B4
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igbt
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Abstract

Verfahren für die Verarbeitung der Rückseite eines IGBT-Halbleiterplättchens (10), wobei der IGBT eine Silizium-Halbleiterscheibe von einem der Leitungstypen mit einer Oberseite, die Grenzschichten zur Bildung eines IGBT enthält, und einer Unterseite (62) umfasst, die einen Emitterkontakt aufnimmt, wobei das Verfahren das Implantieren von Atomen einer leichten Spezies in die Unterseite zur Beschädigung des Silizium-Gitters der Halbleiterscheibe bis zu einer vorgegebenen Tiefe, um einen eine reduzierte Träger-Lebensdauer aufweisenden Bereich in der Halbleiterscheibe über die vorgegebene Tiefe zu bilden, und das nachfolgende Bilden eines flachen transparenten Kollektorbereiches (65) des anderen Leitungstyps in der Unterseite des eine verringerte Träger-Lebensdauer aufweisenden Bereichs, und das nachfolgende ...A method for processing the rear side of an IGBT semiconductor die (10), the IGBT comprising a silicon semiconductor wafer of one of the conductivity types with an upper side which contains boundary layers for forming an IGBT and a lower side (62) which makes an emitter contact, wherein the method includes implanting atoms of a light species into the underside to damage the silicon lattice of the wafer to a predetermined depth to form a reduced carrier life region in the wafer to the predetermined depth, and then forming a flat transparent collector region (65) of the other conductivity type in the underside of the region having a reduced carrier life, and the subsequent ...

Description

Gebiet der ErfindungField of the invention

Die Erfindung bezieht sich auf bipolare Transistoren mit isoliertem Gate (IGBTs) und insbesondere auf eine IGBT-Struktur und einem Herstellungsverfahren für Anwendungen auf Schaltnetzteile (SMPSs).The invention relates to insulated gate bipolar transistors (IGBTs), and more particularly to an IGBT structure and a manufacturing method for switching power supply (SMPS) applications.

Hintergrund der ErfindungBackground of the invention

IGBTs sind gut bekannt. IGBTs können für einen Durchgriff- oder für einen Durchgriff-freien (punch-through bzw. non-punch through) Betrieb ausgelegt werden. Eine bekannte IGBT-Struktur und ein Verfahren zu ihrer Herstellung für IGBTs, die für Motorsteuer-Anwendungen eingesetzt werden, verwendet eine Durchgriff-freie(NPT-)Betriebsart, bei der das Bauteil so ausgelegt ist, dass es einen niedrigen Durchlassspannungsabfall (VCEON) aufweist, wenn das Bauteil leitet, auf Kosten einer vergrößerten Abschaltenergie (EOFF).IGBTs are well known. IGBTs can be designed for punch-through or punch-through or non-punch through operation. A known IGBT structure and method of making it for IGBTs used for motor control applications employs a NPT mode in which the device is designed to provide a low forward voltage drop (V CEON ). has, when the component conducts, at the expense of increased turn-off energy (E OFF ).

Derartige Bauteile sind nicht sehr gut für die Anwendung bei Schaltnetzteilen angepasst, bei denen die Abschaltenergie EOFF zu einem Minimum gemacht werden sollte, selbst auf Kosten eines höheren Wertes von VCEON.Such components are not well adapted for use with switched-mode power supplies where the turn-off energy E OFF should be minimized even at the expense of a higher value of V CEON .

Es würde sehr wünschenswert sein, ein Verfahren zur Erzeugung von Hochspannungs-(beispielsweise 600 V)NPT-IGBTs mit einer verringerten EOFF zu schaffen, das keine wesentlichen Verfahrensänderungen gegenüber denen erfordert, die normalerweise für konventionelle IGBTs verwendet werden.It would be highly desirable to provide a method of producing high voltage (eg, 600V) NPT IGBTs with a reduced E OFF that does not require significant process changes over those normally used for conventional IGBTs.

Das Dokument US 6 524 894 B1 beschreibt eine Pufferschicht vom N+-Typ, die auf der Unterseite einer Schicht vom N–-Typ gebildet ist. Die Pufferschicht beinhaltet einen inaktiven Bereich, der unvollständig aktivierte Ionen und einen aktiven Bereich, der hochaktivierte Ionen besitzt. Die Ladungsträgerkonzentration des aktiven Bereichs ist höher als die des inaktiven Bereichs. In dem inaktiven Bereich beträgt der Anteil an aktivierten Ionen 1%–30%.The document US Pat. No. 6,524,894 B1 describes an N + -type buffer layer formed on the bottom of an N - -type layer. The buffer layer includes an inactive region, the incompletely activated ions, and an active region that has highly activated ions. The carrier concentration of the active region is higher than that of the inactive region. In the inactive region, the proportion of activated ions is 1% -30%.

In dem Dokument ”ULTRATHIN-WAFERTECNOLOGY for a new 600 V-NPT-IGPT”, von Laska, T. u. a. in INTERNATIONAL SYMPOSIUM on POWER SEMICONDUCTOR DEVICES and IC's, 1997; ISPSD '97, 1997, 361 wird die Herstellung von IGBT-Wafern mit 100 μm Dicke beschrieben. Die dort beschriebenen Abscheidungsprozesse reduzieren die Biegung sehr dünner Wafer. Es werden 600 V-Nicht-Durchbruchs-IGBTs sowie deren Vorteile beschrieben.In the document "ULTRATHIN-WAFERTECNOLOGY for a new 600 V-NPT-IGPT", by Laska, T. u. a. in INTERNATIONAL SYMPOSIUM on POWER SEMICONDUCTOR DEVICES and IC's, 1997; ISPSD '97, 1997, 361 describes the production of IGBT wafers of 100 μm thickness. The deposition processes described there reduce the bending of very thin wafers. It describes 600 V non-breakdown IGBTs and their advantages.

Das Dokument EP 0430237 A1 beschreibt ein bipolares Halbleiterbauteil mit einem ersten Halbleiterbereich von einem ersten Leitfähigkeitstyp, einem zweiten Halbleiterbereich von einem zweiten Leitfähigkeitstyp, der auf der Hauptoberfläche des ersten Halbleiterbereichs gebildet ist sowie einen dritten Halbleiterbereich des zweiten Leitfähigkeitstyps, der auf der Hauptoberfläche des zweiten Halbleiterbereichs gebildet ist, sowie einen vierten Halbleiterbreich vom ersten Leitfähigkeitstyp, der zumindest teilweise auf der Hauptoberfläche des dritten Halbleiterbereichs gebildet ist und einen fünften Halbleiterbereich mit der zweiten Leitfähigkeit, der zumindest teilweise auf der Hauptoberfläche des vierten Halbleiterbereichs gebildet ist. Eine Schicht mit niedriger Ladungsträgerlebensdauer wird in dem zweiten Halbleiterbereich gebildet durch Bestrahlung mit hochenergetischen Partikeln von der rückwärtigen Oberflächenseite des ersten Halbleiterbereichs.The document EP 0430237 A1 describes a bipolar semiconductor device having a first semiconductor region of a first conductivity type, a second semiconductor region of a second conductivity type formed on the main surface of the first semiconductor region, and a third semiconductor region of the second conductivity type formed on the main surface of the second semiconductor region, and a first semiconductor region fourth semiconductor region of the first conductivity type at least partially formed on the main surface of the third semiconductor region and a fifth semiconductor region of the second conductivity formed at least partially on the main surface of the fourth semiconductor region. A low carrier lifetime layer is formed in the second semiconductor region by irradiation with high energy particles from the back surface side of the first semiconductor region.

Kurze Beschreibung der ErfindungBrief description of the invention

Erfindungsgemäß wird die Aufgabe gelöst durch das Verfahren und die Vorrichtung der unabhängigen Patentansprüche 1 und 13.According to the invention the object is achieved by the method and the device of the independent claims 1 and 13.

Gemäß der vorliegenden Erfindung wird ein neuartiger NPT-IGBT in einer Halbleiterscheibe mit verringerter Dicke (weniger als ungefähr 100 μm dick) erzeugt, der eine transparente P+-Anode (Kollektor) an seiner Rückseite und einen neuartigen Bereich geringer Trägerlebensdauer benachbart zu der transparenten Anode zur Steuerung des Schaltverlustes aufweist. Der Bereich niedriger Trägerlebensdauer wird durch eine Implantation einer leichten Atom-Spezies, vorzugsweise Wasserstoff, gebildet, was bisher lediglich für Durchgriff-(PT-)Bauteile verwendet wurde.According to the present invention, a novel NPT-IGBT is produced in a semiconductor wafer of reduced thickness (less than about 100 microns thick) having a transparent P + -Anode (collector) adjacent to its rear side and a novel region of low carrier lifetime to the transparent anode For controlling the switching loss has. The low carrier lifetime region is formed by implantation of a light atomic species, preferably hydrogen, which heretofore has been used only for penetration (PT) devices.

Bei einer bevorzugten Ausführungsform der Erfindung weist eine eine verringerte Dicke aufweisende Float-Zonen-Halbleiterscheibe aus N-Leitungstyp-Material mit einer Dicke von 85 Mikrometern ein IGBT-Grenzschichtmuster auf seiner oberen Oberfläche und eine Wasserstoff-Implantation vorzugsweise zwischen ungefähr 1 E11 bis 1 E14 in die Rückseite der Halbleiterscheibe und bis zu einer Tiefe von vorzugsweise 1,0 bis 2,5 Mikrometern zur Bildung eines beschädigten Bereiches mit reduzierter Trägerlebensdauer an der Rückseite der Halbleiterscheibe auf. Als nächstes wird eine transparente P+-Anode von 0,5 Mikrometern durch eine Bor-Implantation mit einer Dosis von vorzugsweise zwischen 5 E13 und 1 E12 auf der unteren Oberfläche ausgebildet.In a preferred embodiment of the invention, a reduced thickness N-conductive type float zone semiconductor wafer having a thickness of 85 microns has an IGBT interface pattern on its upper surface and a hydrogen implant preferably between about 1 E11 to 1 E14 into the back of the wafer and to a depth of preferably 1.0 to 2.5 microns to form a damaged area with reduced carrier lifetime at the backside of the wafer. Next, a 0.5 micron P + transparent anode is formed by boron implantation at a dose of preferably between 5 E13 and 1 E12 on the lower surface.

Eine Metallschicht aus Al/Ti/NiV/Ag wird dann auf die Rückseiten-Oberfläche durch Zerstäuben aufgebracht, gefolgt von einer Niedrigtemperatur-Wärmebehandlung (weniger als 400°C für 30 bis 60 Minuten), um übermäßige Schäden zu beseitigen, die durch die erste Implantation hervorgerufen wurden, und um die Wechselwirkung von Al, Si und P-Typ-Dotierungsmitteln zu verbessern, um die rückseitige Grenzschicht zu bilden. Die Halbleiterscheiben können im Vakuum vor der Al-Abscheidung vorgeheizt werden, um dazu beizutragen, dass Implantationsschäden beseitigt werden und die Oberfläche besser für eine starke Al-, Si- und P-Dotierungsmittel-Wechselwirkung vorbereitet wird.A metal layer of Al / Ti / NiV / Ag is then applied to the back surface by sputtering followed by a low temperature heat treatment (less than 400 ° C for 30 to 60 minutes) to eliminate excessive damage caused by the first implantation and to enhance the interaction of Al, Si and P-type dopants to form the backside barrier layer. The wafers may be preheated in vacuum prior to Al deposition to help eliminate implantation damage and to better prepare the surface for strong Al, Si and P dopant interaction.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

1 ist ein Querschnitt durch eine IGBT-Halbleiterscheibe (oder Plättchen), der einen kleinen Teil (zwei ”Zellen”) des Bauteils zeigt. 1 Figure 12 is a cross-section through an IGBT wafer (or die) showing a small portion (two "cells") of the device.

Ausführliche Beschreibung der bevorzugten AusführungsformDetailed description of the preferred embodiment

In 1 ist ein kleiner Teil einer Halbleiterscheibe 10 gezeigt, die eine Vielzahl von gleichzeitig verarbeiteten Halbleiterplättchen enthält, die jeweils identische Grenzschichtmuster haben und nach dem Abschluss der Halbleiterscheiben-Verarbeitung vereinzelt werden. Die Halbleiterscheibe 10 ist ein Float-Zonen-Material vom N-Typ (es wird keine eine Epitaxial-Grenzschicht aufnehmende Schicht benötigt), und sie kann irgendein gewünschtes Grenzschichtmuster auf ihrer oberen Oberfläche aufweisen.In 1 is a small part of a semiconductor wafer 10 which includes a plurality of concurrently processed dies each having identical boundary layer patterns and singulated after the completion of wafer processing. The semiconductor wafer 10 is an N type float zone material (no epitaxial barrier layer is required) and may have any desired barrier pattern on its upper surface.

Die Halbleiterscheibe weist anfänglich eine konventionelle Dicke auf, beispielsweise 300 Mikrometer, so dass das obere Muster mit konventionellen Verarbeitungs-Ausrüstungen verarbeitet werden kann.The wafer initially has a conventional thickness, for example, 300 microns, so that the upper pattern can be processed with conventional processing equipment.

So werden mit Abstand angeordnete Basis-(oder Kanal-)Bereiche 20, 21 und 22 in konventioneller Weise implantiert und in die obere Oberfläche der Halbleiterscheibe 10 eindiffundiert. Diese Basisbereiche können konventionelle P+-Hauptkörper zur Verringerung von Rund eine P–-Leitfähigkeit in ihren invertierbaren Kanalbereichen zur Verringerung der Schwellenwertspannung aufweisen.So become spaced base (or channel) areas 20 . 21 and 22 implanted in a conventional manner and in the upper surface of the semiconductor wafer 10 diffused. These base regions may include conventional P + main bodies for reducing P - conductivity in their invertible channel regions to reduce the threshold voltage.

Jeder Basisbereich 20, 21 und 22 nimmt jeweilige N+-Source-Diffusionen 23, 24 und 25 auf, die invertierbare Kanalbereiche definieren, die sich in den Basisbereichen von den Rändern der Sourcen zu den nach außen gerichteten Kanten der Basisbereiche erstrecken. Diese invertierbaren Bereiche werden dann mit konventionellen Gateoxid-Schichten 30, 31 bedeckt, die ihrerseits Silizium-Gate-Elektroden 40 bzw. 41 aufnehmen. Eine Polysiliziumbreite von 8 Mikrometern wird verwendet. (Es sei bemerkt, dass die Basisbereiche 20, 21 und 22 unter Verwendung des Gate-Polysilizium als ein Maskenmuster implantiert werden). Die Gates 40 und 41 werden dann durch Zwischenschicht-Oxide 42 bzw. 43 bedeckt.Every base area 20 . 21 and 22 takes respective N + source diffusions 23 . 24 and 25 which define invertible channel regions extending in the base regions from the edges of the sources to the outward edges of the base regions. These invertible regions are then covered with conventional gate oxide layers 30 . 31 covered, in turn, silicon gate electrodes 40 respectively. 41 take up. A polysilicon width of 8 microns is used. (It should be noted that the base areas 20 . 21 and 22 implanted using the gate polysilicon as a mask pattern). The gates 40 and 41 are then by interlayer oxides 42 respectively. 43 covered.

Eine obere Emitterelektrode 50 wird dann oberhalb der Zwischenschicht-Oxide geformt und sie ergibt in geeigneten flachen Gräben einen Kontakt mit den Sourcebereichen 21, 24, 25 und den P+-Kontaktbereichen der Basisbereiche 20, 21 und 22.An upper emitter electrode 50 is then formed above the interlayer oxides and makes contact with the source regions in suitable shallow trenches 21 . 24 . 25 and the P + contact areas of the base areas 20 . 21 and 22 ,

Danach wird die obere Oberfläche beispielsweise durch Bedecken mit einem Band geschützt, und die Halbleiterscheibe wird in einem bekannten Schleif- oder Ätz-Verfahren in ihrer Dicke auf einen Wert von weniger als ungefähr 100 Mikrometern, vorzugsweise auf 85 Mikrometer, verringert. Die untere Oberfläche 60 oder die Anodenseite der in ihrer Dicke verringerten Halbleiterscheibe 10 wird dann gemäß der Erfindung verarbeitet.Thereafter, the top surface is protected by, for example, tape covering, and the wafer is reduced in thickness by a known grinding or etching process to a value of less than about 100 microns, preferably 85 microns. The lower surface 60 or the anode side of the semiconductor wafer reduced in thickness 10 is then processed according to the invention.

Das Betriebsverhalten eines NPT IGBT hängt sehr stark von dem spezifischer Widerstand des N–-Substrates, seiner Dicke und der Injektions-Effizienz der Anode ab. Um eine wünschenswerte Durchbruch-Charakteristik zu erzielen, muss das eine lange Trägerlebensdauer aufweisende N–-Substrat eine ausreichende Breite aufweisen, um die Verarmungsschicht zu begrenzen, was das Schaltverhalten beeinflussen kann. Die Erfindung bildet einen eine geringe Trägerlebensdauer aufweisenden Bereich in dem N–-Substrat, um die Schaltcharakteristik des IGBT zu verbessern. Dieser Bereich mit geringer Trägerlebensdauer wird durch Implantieren einer leichten Atom-Spezies, beispielsweise Wasserstoff oder Helium gebildet, um eine beschädigte Schicht in der Unterseite der Silizium-Halbleiterscheibe zu bilden. Diese beschädigte Schicht ergibt Rekombinations-Mittelpunkte für die Träger und senkt somit die Trägerlebensdauer. Das Ausmaß der Lebensdauer-Verringerung wird durch die Implantations-Spezies, die Energie, die Dosis und die Wärmebehandlungzyklen nach der Implantation gesteuert.The performance of an NPT IGBT depends very much on the resistivity of the N - substrate, its thickness and the injection efficiency of the anode. In order to achieve a desirable breakdown characteristic, the N - type substrate having a long carrier life has to have a width sufficient to confine the depletion layer, which may affect the switching performance. The invention forms a low carrier lifetime region in the N - substrate to improve the switching characteristic of the IGBT. This low carrier lifetime region is formed by implanting a light atomic species, such as hydrogen or helium, to form a damaged layer in the bottom of the silicon wafer. This damaged layer provides recombination centers for the carriers and thus reduces carrier lifetime. The extent of life reduction is controlled by implantation species, energy, dose, and post-implantation heat treatment cycles.

Unter erneuter Bezugnahme auf 1 und gemäß einer ersten Ausführungsform der Erfindung wird eine Implantation einer leichten Spezies, vorzugsweise Wasserstoff, mit einer Energie von 100 bis 1000 KeV und einer Dosis von 1 E10 bis 1 E13 auf die untere Oberfläche 60 angewandt um einen beschädigten Bereich 62 mit niedriger Träger-Lebensdauer bis zu einer Tiefe von 1,0 bis 2,5 Mikrometern zu bilden. Danach wird ein transparenter P+-Anoden-(oder Kollektor-)Bereich 65 durch Implantieren eines Dotierungsmittels vom P-Typ, vorzugsweise Bor, mit einer Energie von 40 bis 100 KeV und einer Dosis von 1 E12 bis 1 E15 in die Rückseite 60 der Halbleiterscheibe 10 bis zu einer Tiefe von ungefähr 0,5 Mikrometern gebildet.Referring again to 1 and according to a first embodiment of the invention, an implantation of a light species, preferably hydrogen, with an energy of 100 to 1000 KeV and a dose of 1 E10 to 1 E13 on the lower surface 60 applied around a damaged area 62 with low carrier life to a depth of 1.0 to 2.5 microns. Thereafter, a transparent P + anode (or collector) region is formed 65 by implanting a P-type dopant, preferably boron, with an energy of 40 to 100 KeV and a dose of 1 E12 to 1 E15 in the backside 60 the semiconductor wafer 10 formed to a depth of about 0.5 microns.

Danach wird ein Kollektor-Kontakt 70 durch aufeinanderfolgendes Aufstäuben von Metallschichten aus Al/Ti/NiV/Ag auf die Rückseite der Halbleiterscheibe 10 gebildet. Andere Metalle können nach Wunsch verwendet werden. Auf den Metallzerstäubungs-(oder anderen Abscheidungs-)Prozess folgt eine Wärmebehandlung über 30 bis 60 Minuten bei 200°C bis 400°C. Dieser Wärmebehandlungsprozess beseitigt übermäßige Schäden, die durch die erste Implantation von Wasserstoff oder einer anderen leichten Atom-Spezies hervorgerufen wurden, und verbessert die Wechselwirkung des Aluminium-Kontaktes 70 mit dem Silizium und dem P-Typ-Dotierungsmittel in dem Bereich 65, um die Rückseiten-Grenzschicht und den Kontakt zu bilden.After that, a collector contact 70 by sequentially sputtering Al / Ti / NiV / Ag metal layers onto the backside of the wafer 10 educated. Other metals can be used as desired. The metal sputtering (or other deposition) process is followed by a 30 to 60 minute heat treatment at 200 ° C to 400 ° C. This heat treatment process eliminates excessive damage caused by the initial implantation of hydrogen or other light atomic species and improves the interaction of the aluminum contact 70 with the silicon and the P-type dopant in the region 65 to form the backside interface and the contact.

Bei einer zweiten Ausführungsform der Erfindung und nachfolgend zur Bildung des Bereiches 65 wird die Halbleiterscheibe 10 in ein Rückseiten-Metallabscheidungs-Werkzeug überführt und auf 300°C bis 400°C für 30 bis 60 Sekunden im Hochvakuum vorgeheizt. Hierauf folgt die Metallzerstäubung und Wärmebehandlung des Kontaktes 70, wie dies weiter oben beschrieben wurde. Der Vorheizschritt unter Vakuum ist nützlich, um übermäßige Schäden zu beseitigen, die durch die erste Implantation hervorgerufen wurden, und er bereitet die Silizium-Oberfläche 60 für eine starke Al-, Si- und P-Typ-Dotierungsmittel-Wechselwirkung vor, die für die Erzeugung der Anode 65 kritisch ist.In a second embodiment of the invention and subsequently to the formation of the area 65 becomes the semiconductor wafer 10 transferred to a backside metal deposition tool and preheated to 300 ° C to 400 ° C for 30 to 60 seconds in a high vacuum. This is followed by metal atomization and heat treatment of the contact 70 as described above. The preheat step under vacuum is useful to eliminate excessive damage caused by the first implant and prepares the silicon surface 60 for a strong Al, Si, and P-type dopant interaction necessary for the generation of the anode 65 is critical.

Die Verwendung der vorstehend beschriebenen neuartigen Verfahren ermöglicht die Einführung eines Bereiches 62 mit niedriger Trägerlebensdauer in die N–-Halbleiterscheibe 10 und ermöglicht die neuartige Kontrolle des VCEON gegenüber Schaltenergie-Kompromisses durch Ändern der zwei Implantationsdosen, ihrer Energie und der Wärmebehandlungs-Temperatur und ermöglicht es, einen NPT IGBT zu schaffen, der sehr gut zur Verwendung in Schaltnetzteilen geeignet ist.The use of the novel methods described above enables the introduction of a range 62 low carrier lifetime in the north - -Halbleiterscheibe 10 and allows the novel control of the V CEON against switching energy compromise by changing the two implantation doses , its energy and the heat treatment temperature, and makes it possible to provide an NPT IGBT which is very well suited for use in switched mode power supplies.

Zusammenfassung:Summary:

Ein Verfahren zur Bildung eines NPT-IGBT in einer dünnen Silizium-Halbleiterscheibe vom N-Leitungstyp, bei dem die untere Oberfläche einer dünnen Silizium-Halbleiterscheibe (100 Mikrometer dick oder weniger) einen flachen Bereich mit reduzierter Träger-Lebensdauer in seiner Unterseite aufweist, die durch eine Implantation von Atomen einer leichten Spezies bis zu einer Tiefe von weniger als ungefähr 2,5 Mikrometern gebildet ist. Ein transparenter P+-Kollektor-Bereich mit einer Tiefe von ungefähr 0,5 Mikrometern wird in der Unterseite des beschädigten Bereiches durch eine Bor-Implantation gebildet. Ein Kollektorkontakt aus Al/Ti/NiV und Ag wird auf den Kollektorbereich aufgesprüht und einer Wärmebehandlung bei 200°C bis 400°C über 30 bis 60 Minuten unterworfen. Ein Wärme-Vorbehandlungsschritt vor dem Aufbringen des Kollektor-Metalls kann im Vakuum bei ungefähr 300°C bis 400°C über 30 bis 60 Sekunden ausgeführt werden.A method of forming an NPT-IGBT in a thin N-type silicon wafer, wherein the lower surface of a thin silicon wafer (100 microns thick or less) has a flat area with reduced carrier lifetime in its lower surface is formed by implantation of atoms of a light species to a depth of less than about 2.5 microns. A transparent P + collector region having a depth of about 0.5 microns is formed in the bottom of the damaged area by boron implantation. A collector contact of Al / Ti / NiV and Ag is sprayed onto the collector region and subjected to a heat treatment at 200 ° C to 400 ° C for 30 to 60 minutes. A heat pretreatment step prior to application of the collector metal may be carried out in vacuum at about 300 ° C to 400 ° C for 30 to 60 seconds.

Claims (15)

Verfahren für die Verarbeitung der Rückseite eines IGBT-Halbleiterplättchens (10), wobei der IGBT eine Silizium-Halbleiterscheibe von einem der Leitungstypen mit einer Oberseite, die Grenzschichten zur Bildung eines IGBT enthält, und einer Unterseite (62) umfasst, die einen Emitterkontakt aufnimmt, wobei das Verfahren das Implantieren von Atomen einer leichten Spezies in die Unterseite zur Beschädigung des Silizium-Gitters der Halbleiterscheibe bis zu einer vorgegebenen Tiefe, um einen eine reduzierte Träger-Lebensdauer aufweisenden Bereich in der Halbleiterscheibe über die vorgegebene Tiefe zu bilden, und das nachfolgende Bilden eines flachen transparenten Kollektorbereiches (65) des anderen Leitungstyps in der Unterseite des eine verringerte Träger-Lebensdauer aufweisenden Bereichs, und das nachfolgende Bilden eines leitenden Metallkontaktes (70) auf dem Kollektorbereich (65) und danach die Wärmebehandlung des Kontaktes und die Aktivierung des Kollektorbereiches umfasst.Method for processing the back side of an IGBT semiconductor chip ( 10 wherein the IGBT comprises a silicon wafer of one of the conductivity type having an upper surface containing boundary layers for forming an IGBT and a lower surface ( 62 The method includes implanting atoms of a light species into the bottom surface to damage the silicon lattice of the semiconductor wafer to a predetermined depth about a reduced carrier lifetime region in the semiconductor wafer beyond the predetermined one Depth and subsequent formation of a flat transparent collector area ( 65 ) of the other conductivity type in the lower side of the reduced carrier lifetime region, and the subsequent formation of a conductive metal contact ( 70 ) on the collector area ( 65 ) and thereafter comprises the heat treatment of the contact and the activation of the collector region. Verfahren nach Anspruch 1, bei der der eine Leitungstyp der N-Typ ist, und bei dem die Halbleiterscheibe (10) eine Dicke von weniger als 100 Mikrometern hat.The method of claim 1, wherein said one conductivity type is N-type, and wherein said semiconductor wafer ( 10 ) has a thickness of less than 100 microns. Verfahren nach Anspruch 2, bei dem die vorgegebene Tiefe der Beschädigung kleiner als ungefähr 2,5 Mikrometer ist und die Atome der leichten Spezies aus der Gruppe ausgewählt sind, die aus Wasserstoff und Helium besteht.The method of claim 2 wherein the predetermined depth of damage is less than about 2.5 microns and the light species atoms are selected from the group consisting of hydrogen and helium. Verfahren nach Anspruch 3, bei dem der transparente Kollektor (65) durch eine Bor-Implantation mit einer Tiefe von ungefähr 0,5 Mikrometern gebildet ist.Method according to Claim 3, in which the transparent collector ( 65 ) is formed by a boron implant having a depth of approximately 0.5 microns. Verfahren nach Anspruch 3, bei dem der Metallkontakt (70) auf dem Kollektor-Bereich (65) eine Al-Schicht in Kontakt mit der Silizium-Halbleiterscheibe einschließt.Process according to claim 3, in which the metal contact ( 70 ) on the collector area ( 65 ) includes an Al layer in contact with the silicon wafer. Verfahren nach Anspruch 4, bei dem der Metallkontakt (70) auf dem Kollektor-Bereich (65) eine Al-Schicht im Kontakt mit der Silizium-Halbleiterscheibe einschließt.Method according to claim 4, in which the metal contact ( 70 ) on the collector area ( 65 ) includes an Al layer in contact with the silicon wafer. Verfahren nach Anspruch 5, bei dem die Wärmebehandlung bei ungefähr 200°C bis 400°C über ungefähr 30 bis 60 Minuten ausgeführt wird.The method of claim 5, wherein the heat treatment is carried out at about 200 ° C to 400 ° C for about 30 to 60 minutes. Verfahren nach Anspruch 6, bei dem die Wärmebehandlung bei ungefähr 200°C bis 400°C über ungefähr 30 bis 60 Minuten ausgeführt wird.The method of claim 6, wherein the heat treatment is carried out at about 200 ° C to 400 ° C for about 30 to 60 minutes. Verfahren nach Anspruch 3, bei dem die Implantation der leichten Spezies eine Energie von 100 bis 1000 keV und eine Dosis von 1 E12 bis 1 E15 Atomen pro cm2 aufweist. The method of claim 3, wherein the implantation of the light species has an energy of 100 to 1000 keV and a dose of 1 E12 to 1 E15 atoms per cm 2 . Verfahren nach Anspruch 8, bei dem die Implantation der leichten Spezies eine Energie von 100 bis 1000 keV und eine Dosis von 1 E12 bis 1 E15 Atomen pro cm2 aufweist.The method of claim 8, wherein the light species implantation has an energy of 100 to 1000 keV and a dose of 1 E12 to 1 E15 atoms per cm 2 . Verfahren nach Anspruch 1, das weiterhin einen anfänglichen Wärmebehandlungsschritt vor der Ausbildung des leitenden Metallkontaktes (70) durch Erhitzen der Halbleiterscheibe (10) in Vakuum auf 300°C bis 400°C für 30 bis 60 Sekunden einschließt.The method of claim 1, further comprising an initial heat treatment step prior to forming said conductive metal contact ( 70 ) by heating the semiconductor wafer ( 10 ) in vacuum at 300 ° C to 400 ° C for 30 to 60 seconds. Verfahren nach Anspruch 10, das weiterhin einen anfänglichen Wärmebehandlungsschritt vor der Ausbildung des leitenden Metallkontaktes (70) durch Erhitzen des Halbleiterplättchens (10) in Vakuum auf 300°C bis 400°C für 30 bis 60 Sekunden einschließt.The method of claim 10, further comprising an initial heat treatment step prior to formation of said conductive metal contact ( 70 ) by heating the semiconductor chip ( 10 ) in vacuum at 300 ° C to 400 ° C for 30 to 60 seconds. Non-Punch-Through-IGBT mit einem Silizium-Halbleiterplättchen (10), das eine obere und eine untere Oberfläche und eine Dicke von weniger als ungefähr 100 Mikrometern, ein IGBT-Grenzschichtmuster in der oberen Oberfläche des Halbleiterplättchens, die durch einen Anodenkontakt (50) bedeckt ist; eine flache Schicht aus Silizium (62), die absichtlich durch eine leichte Atom-Spezies beschädigt ist, wobei die absichtlich beschädigte flache Schicht aus Silizium sich von der unteren Oberfläche (60) des Halbleiterplättchens aus erstreckt und eine niedrigere Träger-Lebensdauer als der Hauptteil der Halbleiterscheibe aufweist; einen transparenten Kollektorbereich (65), der in der Unterseite der beschädigten Schicht (62) bis zu einer Tiefe von ungefähr 0,5 Mikrometern gebildet ist; und einen Kollektorkontakt (70) auf dem Kollektorbereich aufweist.Non-punch-through IGBT with a silicon wafer ( 10 ) having an upper and a lower surface and a thickness of less than about 100 micrometers, an IGBT interface pattern in the upper surface of the semiconductor die formed by an anode contact ( 50 ) is covered; a flat layer of silicon ( 62 ) deliberately damaged by a light atomic species, the intentionally damaged silicon planar layer extending from the lower surface ( 60 ) of the semiconductor chip and has a lower carrier lifetime than the main part of the semiconductor wafer; a transparent collector area ( 65 ), which is in the bottom of the damaged layer ( 62 ) is formed to a depth of about 0.5 microns; and a collector contact ( 70 ) on the collector region. Non-Punch-Through-IGBT nach Anspruch 13, bei dem die absichtlich beschädigte Schicht (62) eine Tiefe in die untere Oberfläche (60) von weniger als ungefähr 2,5 Mikrometern hat.Non-punch-through IGBT according to claim 13, in which the deliberately damaged layer ( 62 ) a depth in the lower surface ( 60 ) of less than about 2.5 microns. Non-Punch-Through-IGBT nach Anspruch 14, bei dem die absichtlich beschädigte Schicht (62) durch Implantation beschädigt ist.Non-punch-through IGBT according to claim 14, in which the deliberately damaged layer ( 62 ) is damaged by implantation.
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