DE1151961B

DE1151961B - Schaltungsanordnung zum Vergleichen von Dezimalzahlen

Info

Publication number: DE1151961B
Application number: DEO7398A
Authority: DE
Inventors: Dipl-Ing Hugo Reichert
Original assignee: Olympia Werke AG
Current assignee: Olympia Werke AG
Priority date: 1960-05-06
Filing date: 1960-05-06
Publication date: 1963-07-25
Also published as: GB970726A; CH384253A

Description

DEUTSCHES

PATENTAMT

ANMELDETAG: 6. MAI 1960

BEKANNTMACHUNG DER ANMELDUNG UNDAUSGABE DER AUSLEGESCHRIFT: 25. JULI 1963

Die Erfindung betrifft eine Schaltungsanordnung zum Vergleichen zweier mehrstelliger Dezimalzahlen in stellenweise binär verschlüsselter Form zur Verwendung in elektronischen datenverarbeitenden Anlagen. Dabei wird vorausgesetzt, daß die Dezimalzahlen in serienparalleler Darstellung auftreten, d. h. die einzelnen Binärziffern einer eine Dezimalziffer darstellenden Zeichengruppe gleichzeitig, die verschiedenen Zeichengruppen jedoch zeitlich aufeinanderfolgend. Ferner kommt bei der vorliegenden Schaltungsanordnung nur ein solcher Code in Betracht, der eine räumliche bzw. zeitliche Anordnung fowohl der Binärziffern innerhalb einer Zeichengruppe als auch der einzelnen Zeichengruppen nacheinander in aufsteigender Stellenwertordnung aufweist und bei dem ferner die Einheit eines jeden Stellenwertes die größtmögliche Summe der vorhergehenden Stellenwerte übertrifft.

Es sind bereits Einrichtungen bekannt, mit deren Hilfe das Verhältnis zweier in Paralleldarstellung auftretenden Zeichengruppen, z. B. Tetraden, in Form von Signalen angezeigt wird, die den Aussagen »größer«, »kleiner« oder »gleich« entsprechen. Aus diesen Aussagen können z. B. die für eine datenverarbeitende Anlage erforderlichen Befehle oder Entscheidungen abgeleitet werden.

Es ist ferner ein im Hinblick auf den erforderlichen Aufwand an Schaltungsmitteln besonders günstiges Schaltungsprinzip für Parallelvergleicher des vorerwähnten Typs bekannt. Gemäß diesem Schaltungsprinzip enthält der Parallelvergleicher für einander entsprechende Binärstellen der Ziffern des zu vergleichenden Zahlenpaares je eine Vergleicherstufe mit je einem bistabilen Schaltglicd zur Aufnahme der Codebits der beiden zu vergleichenden Ziffern. Dabei sind die Ausgänge der bistabilen Schaltglieder für eine Ziffer direkt für die andere Vergleichsziffer hingegen über Kreuz an jeweils zur Stufe gehörende Vergleicher-UND-Schaltungen angeschlossen, die — bis auf die Vergleicherstufe niedrigster Ordnung — über je eine ODER-Schaltung mit einem Inverter in Verbindung stehen und die — bis auf die Vergleicherstufe höchster Ordnung — an zwei mit den Invertern aller vorhergehenden Stufen in Verbindung stehende Sperr-UND-Schaltungen angeschlossen sind. Endlich sind bei dieser Schaltung die einander entsprechenden Sperr-UND-Schaltungen der Stufe höchster Ordnung über zugehörende ODER-Schaltungen an Ausgangsklemmen des Parallelvergleichers für Zwischenergebnissignale »A > B«, »A < B« angeschlossen.

Eine derartige Schaltungsanordnung ist jedoch Schaltungsanordnung zum Vergleichen
von Dezimalzahlen

Anmelder:
Olympia Werke A.G.,Wilhelmshaven

Dipl.-Ing. Hugo Reichert, Wilhelmshaven,
ist als Erfinder genannt worden

noch nicht zur Durchführung eines Vergleiches zweier Dezimalzahlen in serienparalleler Darstellung geeignet. An den Ausgängen des Parallelvergleichers erscheint nämlich nach Verarbeitung einer Gruppe von Binärziffern, z. B. einer Tetrade, immer nur das Vergleichsergebnis des betreffenden Ziffernpaares. Dieses Ergebnis stimmt aber dann nicht mit dem Vergleichsergebnis der Stellensummen von der ersten

-5 bis zur letzten verglichenen Stelle überein, wenn das zuletzt verglichene Ziffernpaar gleich, ein vorhergehendes Ziffernpaar aber ungleich ist. Entsprechend wird nach Verarbeitung des letzten Ziffernpaares der zu vergleichenden Dezimalzahlen nicht das Gesamt-Vergleichsergebnis, sondern nur das Vergleichsergebnis der höchsten Dezimalstelle angezeigt.

Aufgabe der Erfindung ist es daher, unter Verwendung des genannten Schaltungsprinzips eine Schaltungsanordnung zum Vergleich von Dezimalzahlen in binär verschlüsselter Parallel-Serien-Darstellung 211 schaffen. Die erfindungsgemäße Lösung dieser Aufgabe besteht im wesentlichen darin, daß die Ausgangsklemmen des Parallelvergleichers für die Zwischenergebnissignale »A > ß« und »A<CB« einerseits über eine gemeinsame ODER-Schaltung mit dem Normaleingang eines ersten bistabilen Ausgangsgliedes verbunden sind, dessen Komplementeingang nur vor Beginn eines jeden Gesamtzshlenvergleichs mit einem den Ergebniszustand »A = B« herstel'enden Startimpuls beaufschlagt wird, und andererseits einzeln an je einen Eingang eines weiteren bistabilen Ausgangsgliedes angeschlossen sind. Infolgedessen wird das als Ausgangszustand anstehende Ergebnissignal »gleich« beim Auftreten des ersten Vergleichsergebnisses »ungleich« in der Reihenfolge der durchlaufenden Ziffernpaare gelöscht. Das Ergebnissignal »gleich« kann danach erst wieder bei Beendigung des

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gesamten Zahlenvergleichs durch einen neuen Start- der Dezimalziffer A verbunden, die rechten Eingänge

impuls hergestellt werden. Auf diese Weise stellt das der Flip-Hops FF₅ bis FF₈ mit Eingangsklemmen B₁

beim Durchlauf des stellenhöchsten Ziffernpaares ge- bis B₄ für die Tetrade der Dezimalziffer B. Die

wonnene Vergleichsergebnis auch das Gesamtver- Binärziffer L möge in bekannter Weise durch ein

gleichsergebnis des Zahlenpaares dar. 5 Signal, beispielsweise durch einen Impuls, dargestellt

Die Vorteile und Merkmale der Erfindung werden werden, die Binärziffer 0 durch das Fehlen dieses

durch die Beschreibung eines Ausführungsbeispiels Signals. Ein Eingangssignal an den Eingangsklem-

an Hand der Zeichnungen erläutert. In den Zeich- men A₁ bis A₄ und B₁ bis B₄ schaltet daher den zu-

nungen zeigt gehörigen Flip-Flop in seine »L«-Stellung; diese

Fig. 1 das Blockschaltbild einer Parallel-Vergleichs- i° »/.«-Stellung ist im vorliegenden Beispiel Fig. 1

schaltung nach dem bekannten Schaltungsprinzip, durch Schraffur der rechten Teilfläche gekennzeich-

Fig. 2 das Blockschaltbild einer Serien-Vergleichs- net. Die linken Eingänge der Flip-Flops FF₁ bis FF₈

schaltung nach der Erfindung und in Fig. 1 sind mit einer Eingangsklemme A₁ für ein

Fig. 3 ein Blockschaltbild der erfindungsgemäßen Rückstellsignal verbunden. Nach jedem später be-

Gesamtschaltung. ¹⁵ scnriebenen Vergleichsvorgang werden durch dieses

In der Gesamtschaltung nach Fig. 3 bezeichnet PV Rückstellsignal die Flip-Flops FF₁ bis FF_e in ihre

die später an Hand der Fig. 1 beschriebene Schal- »O«-Stellung geschaltet, wenn sie diese Stellung nicht

tungsanordnung zum Vergleich von in parallel-binär- schon eingenommen haben. Die »O«-Stellung der

dezimaler Verschlüsselung dargestellten Dezimal- Flip-Flops sei durch Schraffur der linken Teilfläche

ziffern, wobei in diesem Ausführungsbeispiel eine ^ao der Flip-Flops angegeben.

Verschlüsselung in parallelen Tetraden gewählt ist. Wie bei einem Flip-Flop bekannt ist, sind die

Die vier Eingangsklemmen zur Paralleleingabe der Signale auf den Ausgangsleitungen der einzelnen

DezimalziffernA sind mit A₁ bis A₄, die vier Ein- Flip-Flops zueinander komplementär. Wird z.B. der

gangsklemmen zur Paralleleingabe der Dezimal- Flip-Flop FF₁ betrachtet, der in der gezeichneten

ziffern B mit B₁ bis B₄ bezeichnet. Die Klemmen ^a5 Stellung nach Vorstehendem eine Null verkörpert, so

A > B und A < B stellen einmal die Ergebnisaus- führt die Ausgangsleitung der linken Seite von FF₁

gänge der Parallel-Vergleichsschaltung PV (Fig. 1) kein Signal entsprechend der Binärziffer 0, da in

dar, zum anderen die entsprechenden Eingangs- diesem Ausführungsbeispiel angenommen ist, daß der

klemmen einer Schaltung SV (Fig. 2) zum Vergleich Binärziffer 0 das Fehlen eines Ausgangsimpulses ent-

von in Serien dargestellten binär codierten Informa- 3o spricht. Die Ausgangsleitung der rechten Seite von

tionen. Die Serien-Vergleichsschaltung SV besitzt Er- FF₁ führt dagegen ein Signal entsprechend dem

gebnisausgängeΛ —Β, A>B und A<B, an denen, Komplementwert der Ziffer 0, es erscheint auf ihr

wie später beschrieben wird, das Endergebnis des also ein Ausgangsimpuls. Flip-Flop FF₂ dagegen stellt

Vergleichs der beiden Dezimalzahlen angezeigt wird. in der gezeichneten Lage ein »L« dar, so daß sein

Im folgenden werden zunächst der Schaltungsauf- 35 Ausgang der linken Seite einen Impuls abgibt, auf

bau und die Wirkungsweise von Ausführungsbei- seinem Ausgang der rechten Seite jedoch entspre-

spielen der Vergleichsschaltung PV und SV be- chend dem Komplementwert zu »L« kein Impuls

schrieben und darauf die Wirkungsweise der Gesamt- auftritt. Es ist daher im folgenden der linke Ausgang

anordnung gemäß der Erfindung erläutert. aller Flip-Flops in Fig. 1 mit Normalausgang und der

Fig. 1 zeigt als Ausführungsbeispiel eine Ver- 4° rechte Ausgang als Komplementausgang bezeichnet, gleichsschaltung zum Vergleich zweier Dezimalziffern, Die Paarungen der Flip-Flops FF₁ und FF_&, FF₂ die in parallelen Tetraden, also durch vier Binär- und FF₆, FF₃ und FF₁, FF₄ und FF₈ sind mit den stellen, dargestellt sind. Die Verschlüsselung der später zu beschreibenden zugehörigen Schaltelemen-Dezimalzahlen muß dabei so gewählt sein, daß die ten jeweils einer Binärstelle der zu vergleichenden Binärstellen der Dezimalziffer steigende Ordnung be- 45 Dezimalziffern zugeordnet und bilden die Vergleichersitzen, also beispielsweise die Verschlüsselung im stufen, und zwar von rechts nach links in Fig. 1 in Dreiexeßschlüssel. steigender Ordnung.

Die zu vergleichenden Tetraden der beiden Dezi- Wie Fig. 1 zeigt, ist innerhalb einer Vergleichermalziffern werden jeweils parallel in bistabilen Schalt- stufe der Normalausgang eines der einen Binärziffer gliedern FF₁ bis FF₄ (Ziffer Λ) und FF_n bis FF₈ 5o zugeordneten Flip-Flops mit dem entsprechenden (Ziffer B) gespeichert. Die bistabilen Schaltglieder Komplementausgang des der zweiten zu vergleichenmögen beispielsweise als Flip-Flops ausgebildet sein. den Binärziffer zugeordneten Flip-Flops über eine In Fig. 1 sind die Flip-Flops FF₁ bis FF₈ als Recht- UND-Schaltung verbunden. So führen beispielsweise ecke dargestellt und können in bekannter Weise aus in der höchsten Binärstelle der Normalausgang des zwei elektronischen Schaltern, wie Röhren oder Tran- 55 Flip-Flops FF₁ und der Komplementausgang des sistoren, aufgebaut sein, von denen bei einem Aufbau Flip-Flops FF₅ auf die Eingänge der UND-Schaltung z.B. aus Transistoren in bekannter Weise in jedem M_n, der Komplementausgang von FF₁ und der Norstabilen Zustand des Flip-Flops ein Transistor lei- malausgang von FF. auf die UND-Schaltung h_1?. tend, der andere gesperrt ist. Dies ist in der Zeich- Entsprechendes gilt für die Flip-Flop-Paare FF₂ mit nung Fig. 1 dadurch angedeutet, daß die Rechtecke 6o FF₆, FF^ mit FF. und FF₄ mit FF_g und ihre zugein zwei gleiche Hälften aufgeteilt sind. Die jeweilige hörigen Paare von UND-Schaltung M₂₁ mit M₂₂, M₃₁ Seite eines Flip-Flops, deren Transistor sich in leiten- mit H₃₂ und M₄₁ mit M₄₂. Auf diese Weise stellen die dem Zustand befindet, ist durch Schraffur der Teil- Signale auf den Ausgangsleitungen der genannten fläche bezeichnet. Alle Eingänge der Schaltelemente ersten Paare von UND-Schaltungen jeweils das Er_r der Fig. 1 bis 2 sind durch einen zu den Schalt- 65 gebnis des Vergleiches zweier Binärziffern innerhalb elementen gerichteten Pfeil gekennzeichnet. einer Binärstelle dar. Bezeichnet man wie oben die Die rechten Eingänge der Flip-Flops FF₁ bis FF₄ in den Flip-Flops FF₁ bis FF₄ dargestellte Dezimalsind mit Eingangsklemmen A₁ bis A₄ für die Tetrade ziffer mit A und die in den Flip-Flops FF₅ bis FF₈

dargestellte Dezimalziffer mit B, so ist aus Fig. 1 nach dem Vorstehenden leicht zu erkennen, daß Signale auf den Ausgangsleitungen der UND-Schaltungen U_n, u.,_v U₃₁, M₄₁ bedeuten, daß in der entsprechenden Binarstelle die Binärziffer der Dezimalziffer Λ größer als die der Dezimalziffer B ist, daß jedoch Signale auf den Ausgangsleitungen der UND-Schaltungen M₁₂. ii.,.,, M₃₂, M₄₂ angeben, daß in der entsprechenden Binärsteile die Binärziffer der Dezimalziffer A kleiner als die der Dezimalziffer B ist.

Die Ausgangsleitungen des ersten UND-Schaltungspaares M₁₁ M₁., der Vergleicherstufe höchster Ordnung sind direkt über ODER-Schaltungen o. und o_ti mit den Ergebnisausgängen A~>B und A<iB verbunden, wie Fig. 1 zeigt, M₁₁ über o. mit A~>B und U₁., über o_d mit A<B.

Die Äusgangsleitungen der ersten UND-Schaltungspaare u._n m.,.„ M₃₁ M₃₂ und M₄₁ M₄₂ sind gemäß Fig. 1 mit den ersten Eingängen zugeordneter zweiter UND-Schaltungspaare M₂₃ M₂₄, M₃₃ M₃₄ und M₄₃ M₄₄ verbunden, und zwar M₂₁ mit M₂₃, M₂₂ mit M₂₄ und M₃₁ mit M₃₃, M₃., mit M₃₄ sowie M₄₁ mit M₄₃, M₄₂ mit M₄₄. Die Ausgangsleitungen der UND-Schaltungen M₂₃, M₃₃ und M₄₃ führen über die ODER-Schaltung ο_δ auf dem Ergebnisausgang A>B, die Ausgangsleitungen der UND-Schaltungen M₂₄, M₃₄ und M₄₄ über die ODER-Schaltung o₆ auf den Ergebnisausgang A<LB.

Um einen Parallelvergleich aller Binärziffern der Dezimalziffern zu erreichen und eine Aussage über die Beziehung zwischen den zu vergleichenden Dezimalziffern zu erhalten, werden die einzelnen Vergleicherstufen in folgender Weise miteinander verknüpft:

Die Ausgangsleitungen des ersten UND-Schaltungspaares jeder Vergleicherstufe bis auf die Stufe niedrigster Ordnung sind jeweils über eine ODER-Schaltung zusammengefaßt, wie Fig. 1 zeigt, M₁₁ M₁₂ über O₁, M₂₁ M₂₂ über o₂ und M₃₁ M₃₂ über o₃.

Die Ausgangsleitungen der ODER-Schaltungen O₁ bis O₃ sind jeweils mit dem Eingang einer Inverterstufe I₁ bis I₃ verbunden. Wie aus Fig. 1 weiterhin ersichtlich, ist die Ausgangsleitung der Inverterstufe jeder Vergleicherstufe mit entsprechenden Eingängen der UND-Schaltungen der zweiten UND-Schaltungspaare aller Vergleicherstufen niedrigerer Ordnung verbunden. So führt beispielsweise die Ausgangsleitung des Inverters I₁ auf Eingänge der UND-Schaltungen M₂₃ und M₂₄, M₃₃ und M₃₄ sowie M₄₃ und U₄₄, die Ausgangsleitung des Inverters I₂ auf Eingänge der UND-Schaltungen M₃₃ und M₃₄ sowie M₄₃ und M₄₄ usw.

Wie später an Hand eines Zahlenbeispiels beschrieben werden wird, ist auf diese Weise gewährleistet, das dann, wenn in einer Vergleicherstufe die Ungleichheit der verglichenen Binärziffern festgestellt wird, sämtliche Ergebnisausgänge der Vergleicherstufen niedrigerer Ordnung für die Abgabe der ihre Ergebnisse darstellenden Signale gesperrt werden.

Die Ergebnisausgänge A > B, A<iB sind über eine ODER-Schaltung o, auf einer Inverterstufe /₄ geführt. Die Ausgangsleitung der Inverterstufe /₄ ist mit dem Ergebnisausgang A = B verbunden.

Die Wirkungsweise der Vergleichsschaltung gemäß der Erfindung möge an Hand eines Zahlenbeispiels beschrieben werden. Es sind zu vergleichen die Dezimalziffern A = 2, die im Dreiexzeßschlüssel durch die Tetrade OLOL dargestellt wird, und die Dezimalziffer B — O, die im Dreiexzeßschlüssel durch die Tetrade OO LL dargestellt wird. Wie in Fig. 1 durch die Schraffur der Flip-Flops FF₁ bis FF₈ angedeutet wird, ist die Ziffer A = 2 in den Flip-Flops FF₁ bis FF₄ gespeichert, die Ziffer B = O in den Flip-Flops FF. bis FF_H. Es mögen nun die Vergleichsergebnisse der Vergleicherstufen in der Reihenfolge von höherer zu niedrigerer Ordnung der Binärstellen betrachtet werden. In der Vergleicherstufe höchster Ordnung mit FF₁ und FF₅ besitzen beide zu vergleichende Dezimalziffern die Binärziffer O. Durch die oben beschriebene Verknüpfung der Normal- und Komplementausgänge der Flip-Flops mit den zugehörigen UND-Schaltungen erscheinen weder an der Ausgangsleitung der UND-Schaltung M₁₁ noch an der Ausgangsleitung der UND-Schaltung M₁₂ Ausgangs-

signale. Das Fehlen eines Ausgangssignals wird durch die Inverterstufe I₁ in ein Ausgangssignal umgeformt, wodurch die Freigabe der Vergleicherstufen niedrigerer Ordnung zur Abgabe ihrer Vergleichsergebnisse durch Anlegen des von dem Inverter Z₁ abgegebenen

Ausgangssignals an die zugehörigen Eingänge der UND-Schaltungen des zweiten Paares von UND-Schaltungen vorbereitet wird. In der Vergleicherstufe der zweithöchsten Ordnung sind zu vergleichen die Binärziffer L in Flip-Flop FF₂ gemäß der Dezimal-

ziffer A = 2 und die Binärziffer O im Flip-Flop FF₀ gemäß der Dezimalziffer B = O. Durch die geschilderte Verknüpfung der Flip-Flops mit ihrem ersten UND-Schaltungspaar erscheint auf der Ausgangsleitung der UND-Schaltung M₂₁ ein Ausgangssignal,

auf der Ausgangsleitung der UND-Schaltung M₂₂ kein Ausgangssignal. Durch das gemäß Vorstehendem erzeugte Ausgangssignal des Inverters I₁ sind die UND-Schaltungen // _2:J und u ₂₄ für die Abgabe von Signalen vorbereitet. Auf diese Weise führt das Ausgangssignal der UND-Schaltung m._m zu einem Ausgangssignal an der UND-Schaltung M₂₃ und damit zur Anzeige des Ergebnisses »A > ß« an dem Ergebnisausgang A~>B. Gleichzeitig wird das Ausgangssignal der UND-Schaltung M₂₁ über die ODER-Schaltung o₂ auf den Inverter/₂ gegeben, so daß am Ausgang von /., kein Signal mehr auftritt. Auf diese Weise werden die mit dem Ausgang des Inverters /., verbundenen Eingänge der zweiten UND-Schaltungspaare der Vergleicherstufen niedrigerer Ordnung, nämlich die Eingänge der UND-Schaltungen M₃₃, M₃₄, M₄₃ und M₄₄, für die Abgabe von Ausgangssignalen gesperrt. Die Vergleichsergebnisse der Vergleicherstufen mit FF₁ und FF₁ sowie FF₄ und FF_H gelangen auf diese Weise nicht zur Aussage. Somit gibt das Vergleichsergebnis in der Vergleicherstufe aus FF₉ und FFe das Ergebnis des Vergleichs der beiden "Dezimalziffern A = 2 und B = O an, nämlich »A >ß«.

Es ist aus obigem zu erkennen, daß allgemein jeweils von allen Binärstellen, die das Ergebnis der Ungleichheit ihrer Binärziffern liefern, diejenige mit der höchsten Ordnung zur Darstellung des Vergleichsergebnisses der verglichenen Dezimalziffern herangezogen wird.

Mit der in Fig. 1 dargestellten und oben beschriebenen Vergleichsschaltung gemäß der Erfindung wird ein Vergleich von zwei Dezimalziffern vorgenommen. Um diese Schaltungsanordnung zum Vergleich mehrstelliger Dezimalzahlen verwendbar zu machen, wobei die einzelnen Dezimalziffern in steigender Ordnung in Serie angeliefert werden, wird die Vergleichsschaltung nach Fig. 1 mit einer Vergleichsschaltung zum Vergleich von in Serie dargestellten Binärziffern nach Fig. 2 verbunden.

Dazu werden die Klemmen A >B und A<iB des Paralielvergleichers als Zwischenergebnisausgänge verwendet und an die in gleicher Weise bezeichneten Eingangsklemmen des Serienvergleichers gemäß Fig. 2 angeschlossen. Zur Verhinderung der Wirkung von Siörsignalen ist es zweckmäßig, zwischen den Schaltungen Fig. I und Fig. 2 UND-Schaltungen einzufügen, deren zweite Eingänge ähnlich den später beschriebenen UND-Schaltungen H₅₁ und H₅₂ in Fig. 2 mit einem Ausblendtakt beaufschlagt werden. Zur Vereinfachung der Zeichnung wurde diese bekannte Anordnung nicht dargestellt. Auf diese Weise wird dai Ergebnis des Vergleichs zweier Dezimalziffern der Parallelvergleichsschaltung in bistabilen Schaltgliedern, beispielsweise in Flip-Flops FF_n und FF₁₀, eingestellt. Entsprechend den weiter oben beschriebenen Flip-Flops FF₁ bis FF₈ stellt die obere Ausgangsleitung der Flip-Flops FF_n und FF₁₀ jeweils den Normalausgang, die untere Ausgangsleitung den Komplementausgang dar. Wie dort beschrieben, wird durch die Schraffur der Teilflächen von FF₉ und FF_w der Schaltzustand der Flip-Flops angegeben, Schraffur der oberen Teilfläche entspricht der Information »0«, Schraffur der unteren Teilfläche der Information »L«.

Ein Impuls an den EingangsklemmenA*>B und A <i B schaltet also jeweils den entsprechenden Flip-Flop auf seine Stellung »L« um, es erscheint ein Ausgangssignal auf dem entsprechenden Normalausgang. Zur Rückstellung der Flip-Flops nach erfolgter Vergleichsoperation dient ein Signal an der Klemme R.„ die mit den oberen Eingängen von FF₉ und FF₁₀ verbunden ist. Wie Fig. 2 zeigt, sind der Normalausgang von FF₉ und der Komplementausgang von FF_n, mit den Eingängen einer UND-Schaltung M₅₁, der Normalausgang von FF_1n und der Komplementausgang von FF,, mit den Eingängen einer UND-Schaltung H₅, verbunden. Zur Vermeidung von Fehlanzeigen, beispielsweise durch Störimpulse, wird ein Prüftaktsignal von Klemme P an dritte Eingänge der UND-Schaltungen M₅₁ und «_v> gelegt. Der Ausgang der UND-Schaltung M,j ist über eine ODER-Schaltung o,, mit dem linken Eingang eines bistabilen Schaltgliedes FF₁₂, beispielsweise eines Flip-Flops, der Ausgang der UND-Schaltung H₅, mit dem reclv ten Eingang von FF, ₂ verbunden. Ferner sind die Ausgänge beider UND-Schaltungen M₅₁ und M₅₂ über eine ODER-Schaltung o_;< zusammengefaßt und mit dem rechten Eingang eines bistabilen Schaltgliedes FF₁₁, beispielsweise eines Flip-Flops, verbunden.

Die Flip-Flops FF₁₁ und FF_vi sind bezüglich ihrer Schaltstellung und Ausgänge entsprechend der Beschreibung von FF₁ bis FF₁₀ aufgebaut. Der linke Eingang beider Flip-Flops FF_V und FF₁₂ ist an eine Klemme S angeschlossen, auf die ein Startimpuls gegeben wird. Der rechte Ausgang von FF_n führt zu einem Ergebnisausgang A = B', der linke Ausgang von FF₁, zu einem Ergebnisausgang A <£?'. Der linke Ausgang von FF₁ , und der rechte Ausgang von FF_Vy sind mit den Eingängen einer UND-Schaltung u,._n verbunden, deren Ausgang zu einem Ergebnisausgang A >- B' führt.

Die Wirkungsweise der Schaltung nach Fig. 2 in Verbindung mit der Vergleichsschaltung der Fig. 1 möge an Hand eines Zahlenbeispiels beschrieben werden. Zu vergleichen seien die Dezimalzahlen A = 533 und B = 443. Wie in elektronischen datenverarbeitenden Anlagen üblich, werden die Dezimalzahlen Ziffer für Ziffer in steigender Ordnung verarbeitet, die Ziffern werden in dem gewählten Ausführungsbeispiel, wie oben bereits beschrieben, in parallelen Tetraden gemäß dem Dreiexzeßschlüssel dargestellt (also serienparallel in steigender Ordnung). Zunächst schaltet ein Startimpuls an Klemme S die Flip-Flops FF₁₁ und FF₁₂ in die gezeichnete Stellung. Als ursprüngliches Ergebnissignal erscheint auf Grund der Schaltstellung von FF_n das Ergebnissignal ίο »A = ß« am Ausgang A = B'. FF₉ und FF₁₀ befinden sich durch den letzten an R₂ auftretenden Rückstellimpuls ebenfalls in der gezeichneten Lage.'

Die Einerstelle

Zu vergleichen sind zwei Ziffern 3. An den Ergebnisausgängen A > B und A < B in Fig. 1 und an den entsprechenden Eingangsklemmen in Fig. 2 erscheint kein Ausgangs- bzw. Eingangssignal, die Schaltung verharrt in der gezeichneten Lage, das Ergebnis bleibt »/4 = ß« an A = B'.

Die Zehnerstelle

Zu vergleichen ist aus Zahl A die Ziffer 3 mit der Ziffer 4 aus Zahl B. Als Ergebnis des oben beschriebenen Vergleichs in der Parallelvergleichsschaltung Fig. 1 ergibt sich ein Ergebnissignal »AKB« am Ergebnisausgang AKB, das an der entsprechenden Eingangsklemme in Fig. 2 erscheint. Flip-Flop FF₁₀ wird aus der gezeichneten in seine zweite, die »L«- Stellung umgeschaltet. FF₉ behält seine Stellung bei. Auf diese Weise treten an den zugehörigen Eingängen der UND-Schaltung H₅₂ Signale auf, diese UND-Schaltung gibt zur Zeit "des Prüftraktes an Klemme P ein Ausgangssignal ab. Dieses Signal schaltet über die ODER-Schaltung o_s den Flip-Flop FF_n aus ier gezeichneten in seine zweite stabile Lage, so daß an A = B' kein Signal mehr auftritt. Gleichzeitig erscheint das Ausgangssignal von M₅₃ am rechten Ein-

gang von FF₁₂. Flip-Flop FF₁₂ wird aus der gezeichneten in seine zweite stabile Stellung umgeschaltet, wodurch einmal die UND-Schaltung u_m durch das Fehlen des Ausgangssignals am rechten Ausgang von FF₁₉ gesperrt, zum anderen ein Ergebnissignal an den Ergebnisausgang A <C B' abgegeben wird.

Die letzte und höchste Dezimalstelle

Wie vor jedem Vergleichsvorgang werden die Flip-Flops FFy und FF₁₀ in die gezeichnete Lage zurückgestellt. Zu vergleichen ist aus Zahl A die Ziffer 5 mit der Ziffer 4 aus Zahl B. Als Ergebnis des Ziffernvergleichs in Fig. 1 erscheint ein Ergebnissignal am Ergebnisausgang A^>B und ein entsprechendes Eingangssignal am Flip-Flop FF₉. Letzterer wird aus der gezeichneten in seine zweite stabile Stellung umgeschaltet, FF₁₀ verharrt in der gezeichneten Stellung. Infolgedessen erscheint an den zugehörigen Eingängen der UND-Schaltung M₅₁ ein Signal, beim Auftreten des Prüftaktes an Klemme P gibt daher M₅₁ ein Ausgangssignal ab. Am Ergebnisausgang A—B' erscheint kein Signal mehr, jedoch gibt der linke Ausgang von FF₁₁ ein Signal auf einen Eingang der UND-Schaltung H₆₀. Gleichzeitig gelangt das Ausgangssignal von U₅₁ über die ODER-Schaltung o₉ auf den linken Eingang

von FF₁₂ und schaltet FF₁₂ in die gezeichnete Stellung zurück. Am Ausgang A<LB' erscheint ebenfalls kein Signal mehr. Jedoch liegt jetzt an dem zweiten Ein-

gang der UND-Schaltung U₀₀ ein Signal, so daß «_6U ein Ergebnissignal an dem Ergebnisausgang A ~>B' abgibt.

Nach Verarbeitung der letzten, höchsten Dezimalstelle ist an den Ergebnisausgängen A =B\ A>B' bzw. A<B' des Serienvergleichers das Endergebnis des Vergleichs der Dezimalzahlen ablesbar, beispielsweise durch eine nicht dargestellte Abfrageschaltung, die mit einem Priiftakt arbeitet, ähnlich wie die an den UND-Schaltungen H₅₁ und M₅₂ verwirklichte.

Claims

PATENTANSPRÜCHE:

1. Schaltungsanordnung zum Vergleichen von Dezimalzahlen A, B in binär verschlüsselter Parallel-Serien-Darstellung mit Ausgangsklemmen für Ergebnissignale »A >ß«, »A <Cß« und »A = B« und einem Parallelvergleicher, der für einander entsprechende Binärstellen der Ziffern des zu vergleichenden Zahlenpaares je eine Vergleicherstufe mit je einem bistabilen Schaltglied zur Aufnahme der Codebits der beiden zu vergleichenden Ziffern enthält, wobei die Ausgänge der bistabilen Schaltglieder für eine Ziffer direkt, für die andere Vergleichsziffer hingegen über Kreuz an jeweils zur Stufe gehörende Vergleicher-UND-Schaltungen angeschlossen sind, die (bis in der Vergleicherstufe niedrigster Ordnung) über je eine ODER-Schaltung mit einem Inverter in Verbindung stehen und die (bis in der Vergleicherstufe höchster Ordnung) an zwei mit den Invertern aller vorangehenden Stufen in Verbindung stehende Sperr-UND-Schaltungen angeschlossen sind und wobei einander entsprechende Sperr-UND-Schaltungen der Stufe höchster Ordnung über zugehörende ODER-Schaltungen an Ausgangsklemmen des Parallelvergleichers für Zwischenergebnissignale »A^>B« und »A<CB« angeschlossen sind, dadurch gekennzeichnet, daß die Ausgangsklemmen des Parallelvergleichers für die Zwischenergebnissignale »A^>B«. und »A<CB« einerseits über eine gemeinsame ODER-Schaltung (o_s) mit dem Normaleingang eines ersten bistabilen Ausgangsgliedes (Ff₁₁) verbunden sind, dessen Komplementeingang nur vor Beginn eines jeden Gesamtzahlenvergleichs mit einem den Ergebniszustand »A = B« herstellenden Startimpuls beaufschlagt wird, und andererseits einzeln an je einen Eingang eines weiteren bistabilen Ausgangsgliedes (FF₁₂) angeschlossen sind.

2. Parallel-Serien-Vergleicher nach Anspruch 1, dadurch gekennzeichnet, daß der Komplementausgang des ersten bistabilen Ausgangsgliedes (FF_n) des Serienvergleichers (5F) an eine Ausgangsklemme (A — B') für das Ergebnissignal »A = ß«, der Normalausgang des zweiten bistabilen Ausgangsgliedes (FF₁₂) an eine zweite Ausgangsklemme (A <B') für das Ergebnissignal »A <CB« und der Normalausgang des ersten Ausgangsgliedes (FF₁₁) sowie der Komplementausgang des zweiten Ausgangsgliedes (FF₁₂) über eine UND-Schaltung (w₆₀) an eine dritte Ausgangsklemme (A > B) für das Ergebnissignal angeschlossen sind.

In Betracht gezogene Druckschriften:

USA.-Patentschriften Nr. 2 885 655, 2 889 534.

Hierzu 1 Blatt Zeichnungen