DE10352641A1

DE10352641A1 - Charge-Trapping-Speicherzelle und Herstellungsverfahren

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Publication number: DE10352641A1
Application number: DE10352641A
Authority: DE
Inventors: Jens-Uwe Dr. Sachse; Ricardo Mikalo; Ralf Dr. Richter; Joachim Dr. Deppe; Jan-Malte Fischer; Christoph Dr. Kleint
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-11
Filing date: 2003-11-11
Publication date: 2005-02-17

Abstract

Eine für Charge-Trapping vorgesehene Speicherschichtfolge mit einem Speicherbereich (8) zwischen Begrenzungsschichten (7, 9) wird an überhängenden Flanken (6) einer Gate-Elektrode (5) ausgebildet, wobei der Speicherbereich (8) an der unteren Gate-Kante in Form einer Ader über einer zwischen dem betreffenden Source-/Drain-Bereich (2) und dem Kanalbereich (3) vorhandenen Grenzfläche (10) verläuft.

Description

Bei Charge-Trapping-Speicherzellen, insbesondere SONOS-Speicherzellen und NROM-Speicherzellen, bei denen zwei Bits pro Zelle nichtflüchtig gespeichert werden, tritt das Problem auf, die Ladungsträger in der Speicherschicht an den zwei Speicherplätzen zu lokalisieren. Beim Vorgang des Programmierens werden energiereiche Ladungsträger, heiße Elektronen aus dem Kanalbereich (CHE, Channel Hot Electrons), je nach Vorzeichen der angelegten Spannungen sourceseitig oder drainseitig in die Speicherschicht injiziert und bleiben dort lokalisiert. Es ist vorteilhaft, wenn der Speicherbereich auf einen engen Bereich beschränkt bleibt, da somit die Möglichkeit geschaffen wird, die Abmessungen der Speicherzelle weiter zu verringern. Außerdem soll die gespeicherte Information möglichst lange erhalten bleiben.
Die Speicherschicht befindet sich zwischen Begrenzungsschichten aus einem Material einer höheren Energiebandlücke als die Energiebandlücke der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht eingefangen sind, dort lokalisiert bleiben. Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherschicht in dem Beispiel einer ONO-Schichtfolge Siliziumnitrid mit einer Energiebandlücke von etwa 5 eV; die umgebenden Begrenzungsschichten sind Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material sein, dessen Energiebandlücke kleiner als die Energiebandlücke der Begrenzungsschichten ist, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid als Begrenzungsschichten kann z. B. Tantaloxid, Hafniumsilicat, Titanoxid (im Fall stöchiometri scher Zusammensetzung TiO₂), Zirkonoxid (im Fall stöchiometrischer Zusammensetzung ZrO₂), Aluminiumoxid (im Fall stöchiometrischer Zusammensetzung Al₂O₃) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden.

In der US 5,408,115 ist eine EEPROM-Speicherzelle beschrieben, bei der eine Oxid-Nitrid-Oxid-Speicherschichtfolge an den Flanken einer Auswahl-Gate-Elektrode angeordnet ist. Seitlich und oberhalb der Speicherschichtfolge befindet sich eine Kontroll-Gate-Elektrode, die für das Programmieren durch Einfangen von Ladungsträgern in der Nitridschicht vorgesehen ist. Die Grenzfläche zwischen dem Kanalbereich und dem Source-Bereich befindet sich unterhalb des Randes der Auswahl-Gate-Elektrode, während die Grenzfläche zwischen dem Kanalbereich und dem Source-Bereich unterhalb des von der Auswahl-Gate-Elektrode abgewandten Randes der Kontroll-Gate-Elektrode angeordnet ist. Source und Drain können auch vertauscht sein.

In der WO 98/06139 ist eine nichtflüchtige Speicherzelle beschrieben, bei der auf einem Halbleiterkörper in vertikaler Richtung übereinanderfolgend Bereiche von Source, Kanal und Drain angeordnet sind. Eine ONO-Speicherschichtfolge befindet sich an der Flanke dieser Anordnung und ist auf der gegenüberliegenden Seite mit einer spacerartig ausgebildeten Gate-Elektrode versehen.

In der Veröffentlichung von T. Ogura et al.: "Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times", 2003 Symposium on VLSI Circuits Digest of Technical Papers, ist eine so genannte Twin-MONOS-Speicherzelle beschrieben, bei der eine ONO-Schichtfolge an der Oberseite eines Halbleiterkörpers in der Ebene dieser Oberseite unterhalb einer jeweiligen, als Seitenwandspacer einer Wortleitungs-Gate-Elektrode ausgebildeten Kontroll-Gate-Elektrode angeordnet ist. Die Programmierung erfolgt durch CHE-Injektion.

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Charge-Trapping-Speicherzelle für die Speicherung zweier Bits bei verkleinerten Abmessungen und ein zugehöriges Herstellungsverfahren anzugeben.

Diese Aufgabe wird mit der Charge-Trapping-Speicherzelle mit den Merkmalen des Anspruchs 1 bzw. mit dem Herstellungsverfahren mit den Merkmalen des Anspruchs 9 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Die Grundidee der im Folgenden beschriebenen Charge-Trapping-Speicherzelle ist es, die grundlegende Transistorstruktur der Zelle mit Source und Drain im Halbleiterkörper beizubehalten, aber die Speicherschichtfolge an die sourceseitigen und drainseitigen Flanken der Gate-Elektrode zu verlagern. Zwischen dem Kanalbereich und der Gate-Elektrode kann sich daher ein herkömmliches Gate-Dielektrikum befinden. Die Speicherschichtfolge kann insbesondere nach Art eines modifizierten Seitenwandspacers aus Nitrid hergestellt werden. Für den Speicherbereich kommen aber im Prinzip alle für Charge-Trapping-Speicherzellen geeigneten Speichermedien in Frage. Vorzugsweise wird die Gate-Elektrode mit sourceseitigen und drainseitigen überhängenden Flanken ausgebildet, so dass die Speicherbereiche und die Grenzflächen von Source und Drain zum Kanal hin (Junctions) jeweils seitlich der Gate-Elektrode angeordnet sein können, aber trotzdem ein für das Programmieren ausreichend starkes elektrisches Feld durch die an der Gate-Elektrode anzulegende Spannung erzeugt werden kann.

Es folgt eine genauere Beschreibung von Beispielen der Speicherzelle und bevorzugter Herstellungsverfahren.
Die 1 zeigt ein erstes Ausführungsbeispiel der Speicherzelle im Querschnitt.
Die 2 zeigt ein zweites Ausführungsbeispiel der Speicherzelle im Querschnitt.
Die 3 zeigt ein drittes Ausführungsbeispiel der Speicherzelle im Querschnitt.
Die 4 zeigt im Querschnitt ein Zwischenprodukt eines Herstellungsverfahrens nach dem Aufbringen der Gate-Elektrode.
Die 5 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach einem ersten Oxidationsschritt.
Die 6 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach dem Entfernen der Oxidschicht.
Die 7 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach dem Herstellen einer Seitenwandoxidation und dem Aufbringen einer Nitridschicht.
Die 8 zeigt im Querschnitt ein Zwischenprodukt des Herstellungsverfahrens nach dem Rückätzen der Nitridschicht auf die Speicherbereiche und dem Aufbringen einer oberen Begrenzungsschicht.
Die 1 zeigt im Querschnitt ein erstes Ausführungsbeispiel einer Speicherzelle auf einem Halbleiterkörper 1 oder Substrat aus Halbleitermaterial, in dem Source-/Drain-Bereiche 2 durch Implantation von Dotierstoff ausgebildet sind. Die Source-/Drain-Bereiche 2 können z. B. selbstjustiert nach der Strukturierung der Gate-Elektrode oder auch erst nach einem weiteren Verfahrensschritt hergestellt werden. Zwischen den Source-/Drain-Bereichen 2 befindet sich an der Oberseite des Halbleiterkörpers 1 der Kanalbereich 3, auf dem das Gate-Dielektrikum 4 vorhanden ist. Darauf befindet sich die Gate-Elektrode 5 zur Steuerung des Kanals. Die sourceseitigen und drainseitigen Flanken 6 der Gate-Elektrode 5 sind mit einer Speicherschichtfolge bedeckt. Diese Speicherschichtfolge umfasst hier eine erste Begrenzungsschicht 7, einen Speicherbe reich 8, der in diesem Beispiel als vertikal angeordnete streifenförmige Schicht ausgebildet ist, und eine zweite Begrenzungsschicht 9 auf der Oberseite. Der Speicherbereich 8 ist z. B. Nitrid und stellt insbesondere eine modifizierte Ausführung eines Seitenwandspacers aus Nitrid dar. Auf der Oberseite der Gate-Elektrode 5 können, wie in den Figuren angedeutet ist, weitere Schichten, z. B. einer Wortleitung aus einem Metall oder Silizid, vorhanden sein.
Bei diesem Ausführungsbeispiel befinden sich die Grenzflächen 10 (junctions) zwischen den Source-/Drain-Bereichen 2 und dem Kanalbereich 3 unterhalb der äußeren Anteile der Gate-Elektrode 5, d. h. noch unterhalb der Gate-Elektrode 5. Damit die zur Programmierung vorgesehenen Ladungsträger, d. h. vorzugsweise heiße Elektronen aus dem Kanalbereich 3, in den Speicherbereich 8 gelangen können, müssen die Ladungsträger bei dieser Ausführungsform der Speicherzelle eine ausreichend hohe kinetische Energie erhalten. Die Position der Grenzflächen 10 kann jedoch innerhalb gewisser Grenzen variiert werden.
Die 2 zeigt ein weiteres Ausführungsbeispiel, bei dem die Speicherbereiche 8 auf jeweils am Fuß der Flanken 6 der Gate-Elektrode 5 entlanglaufende Adern begrenzt sind. Diese Adern sind rings von dem Material der Begrenzungsschichten 7, 9 umgeben und verlaufen vorzugsweise geradlinig; sie können daher auch als pfeilartige (sagittale) Strukturen bezeichnet werden. Auf der oberen Begrenzungsschicht 9 kann sich weiteres Material befinden, das dem Material des Speicherbereiches 8 entspricht, insbesondere in Form eines in der 2 nicht eingezeichneten Nitrid-Spacers.
Der Kanal der Charge-Trapping-Speicherzelle muss mittels der Gate-Spannung steuerbar sein, so dass zum Zweck der Programmierung Ladungsträger aus dem Kanal in den Speicherbereich 8 injiziert werden können. Daher ist die Position der Grenzfläche 10 zwischen den Source-/Drain-Bereichen 2 und im Kanalbe reich 3 geeignet anzuordnen. Diese Grenzfläche 10 sollte sich zumindest in der Nähe des Speicherbereichs 8 befinden.
In der 3 ist ein Querschnitt eines in dieser Hinsicht bevorzugten Ausführungsbeispiels dargestellt. Bei dieser Ausführungsform besitzt die Gate-Elektrode 5 überhängende Flanken 6, die in dem dargestellten einfachen Beispiel durch schräg ausgebildete seitliche Begrenzungen der Gate-Elektrode 5 gebildet sind. Durch diese überhängenden Flanken wird erreicht, dass das elektrische Feld im Bereich neben der unteren Gate-Kante, also am Fuß der Flanke 6, verstärkt wird, so dass die Ladungsträger in den seitlich der Flanke angeordneten Speicherbereich gelangen können. Die Grenzflächen 10 können daher etwas weiter außerhalb des von der unteren Grenzfläche der Gate-Elektrode 5 überdeckten Bereiches angeordnet sein. Je nach Herstellungsprozess können die überhängenden Flanken auch durch Stufen oder dergleichen ausgebildet sein. Insbesondere ist auch eine mehrlagig hergestellte Gate-Elektrode 5 verwendbar.
Die Injektion von negativen Ladungsträgern in den Speicherbereich 8 erfolgt vorzugsweise durch Injektion heißer Elektronen aus dem Kanal. Die Dicke des Dielektrikums der Begrenzungsschicht 7 zwischen dem Speicherbereich 8 und dem Halbleitermaterial, insbesondere dem Kanalbereich 3, beträgt vorzugsweise mindestens 3 nm.
Ein bevorzugtes Herstellungsverfahren wird als Beispiel anhand der 4 bis 8 beschrieben. In der 4 ist im Querschnitt ein erstes Zwischenprodukt dargestellt, bei dem auf einem Halbleiterkörper 1 oder einer Halbleiterschicht ein Gate-Dielektrikum 4 und darauf eine strukturierte Gate-Elektrode 5 mit sourceseitigen und drainseitigen Flanken 6 angeordnet sind. Die Gate-Elektrode 5 ist vorzugsweise Polysilizium. Die Implantation der Source-/Drain-Bereiche 2 kann in verschiedenen Schritten des Prozessablaufs erfolgen, entweder nach der Strukturierung der Gate-Elektrode, nach der im Fol genden beschriebenen Seitenwandoxidation oder auch erst nach der Einkapselung des Speicherbereichs in die Begrenzungsschichten. In der 4 ist mit den seitlichen Pfeilen ein gegebenenfalls zusätzlich angewendeter Ätzschritt dargestellt, mit dem die überhängenden Flanken erzeugt werden. Bei dem Ausführungsbeispiel gemäß den 1 und 2 kann dieser Ätzschritt entfallen.
In der 5 ist ein weiteres Zwischenprodukt in einem Querschnitt gemäß der 4 nach einer Herstellung eines Oxids auf den Flanken der Gate-Elektrode 5 dargestellt. Im Fall einer Gate-Elektrode 5 aus Polysilizium geschieht das vorzugsweise durch eine Seitenwandoxidation. Durch diese Oxidation wird das Halbleitermaterial der Gate-Elektrode an den Flanken 6 oxidiert und ebenso das Halbleitermaterial des Halbleiterkörpers 1 im Bereich der Source-/Drain-Bereiche 2, so dass die in der 5 erkennbare so genannte Bird's-Beak-Struktur der Oxidschicht 11 ausgebildet wird.
Anschließend wird die Oxidschicht 11 so weit entfernt, dass die in der 6 im Querschnitt dargestellte Struktur übrig bleibt, bei der nur noch ein Oxid als Gate-Dielektrikum 4 zwischen dem Kanalbereich 3 und der Gate-Elektrode 5 übrig bleibt. Beim Entfernen der Oxidschicht 11 wird das Oxid auch zwischen den unteren Kanten der Gate-Elektrode und dem Halbleiterkörper 1 entfernt, so dass an den unteren Rändern der Flanken 6 Aushöhlungen oder Aussparungen gebildet werden. Diese Aussparungen sind im weiteren Prozessverlauf vorteilhaft für die Anordnung der vorgesehenen Speicherbereiche. Die so erhaltene Struktur gemäß dem Querschnitt der 6 kann dann durch eine thermische Oxidation mit einer dünnen Oxidschicht auf dem Halbleitermaterial versehen werden, die typisch z. B. 3 nm bis 4 nm dick ist.
Die 7 zeigt die dünne Oxidschicht, die die erste Begrenzungsschicht 7 bildet und die in dem dargestellten Beispiel auf der Oberseite der Gate-Elektrode 5 gegebenenfalls entfernt worden ist, falls dort nicht zuvor schon eine weitere Schicht oder weitere Schichten, zum Beispiel einer Wortleitung, vorhanden waren. Auf die so erhaltene Struktur wird eine Schicht aus dem Material, das für die Speicherbereiche vorgesehen ist, abgeschieden. In dem dargestellten Beispiel handelt es sich um eine Nitridschicht 12, die z. B. durch ALD (Atomic Layer Deposition) oder LPCVD (Low Pressure Chemical Vapor Deposition) aufgebracht werden kann. Die zunächst kantenkonform aufgebrachte Nitridschicht 12 wird dann, wie bei der Herstellung von Spacern auch sonst üblich, anisotrop rückgeätzt. Im Unterschied zu herkömmlichen Spacerätzungen geschieht das hier so, dass im Vergleich zu herkömmlichen Spacern in der Form etwas modifizierte Seitenwandspacer aus dem Material der Schicht stehen bleiben.
Die 8 zeigt eine mögliche Ausgestaltung dieser Seitenwandspacer aus (in diesem Beispiel) Nitrid, die die Speicherbereiche 8 bilden. Die Speicherbereiche 8 besitzen innerhalb der Zeichenebene der 8 typische diametrale Abmessungen von bis zu 20 nm. Darauf wird das Material der oberen Begrenzungsschicht 9 abgeschieden, das z. B. Oxid ist. Daran können sich weitere, an sich bekannte Schritte des Herstellungsverfahrens für Speicherzellen anschließen.

1: Halbleiterkörper
2: Source-/Drain-Bereich
3: Kanalbereich
4: Gate-Dielektrikum
5: Gate-Elektrode
6: Flanke
7: Begrenzungsschicht
8: Speicherbereich
9: Begrenzungsschicht
10: Grenzfläche
11: Oxidschicht
12: Nitridschicht

Claims

Charge-Trapping-Speicherzelle mit einem Halbleiterkörper (1) oder Substrat, in dem Source-/Drain-Bereiche (2) ausgebildet sind, einer über einem vorgesehenen Kanalbereich (3) und davon durch ein Gate-Dielektrikum (4) elektrisch isoliert angeordneten Gate-Elektrode (5), die sourceseitige und drainseitige Flanken (6) aufweist, und einer für Charge-Trapping vorgesehenen Speicherschichtfolge mit einem Speicherbereich (8) zwischen Begrenzungsschichten (7, 9), dadurch gekennzeichnet, dass an der sourceseitigen Flanke (6) und/oder der drainseitigen Flanke (6) der Gate-Elektrode (5) ein Speicherbereich (8) angeordnet ist, der von der Gate-Elektrode (5) durch eine Begrenzungsschicht (7) getrennt ist, und der Speicherbereich (8) derart in Bezug auf eine Grenzfläche (10) zwischen einem betreffenden Source-/Drain-Bereich (2) und dem Kanalbereich (3) angeordnet ist, dass eine Programmierung der Speicherzelle durch Injektion von Ladungsträgern aus dem Kanalbereich (3) in den Speicherbereich (8) erfolgt.
Charge-Trapping-Speicherzelle nach Anspruch 1, bei der der Speicherbereich (8) durch eine schichtartige Bedeckung einer mit einer Begrenzungsschicht (7) versehenen Flanke (6) der Gate-Elektrode (5) gebildet ist.
Charge-Trapping-Speicherzelle nach Anspruch 1, bei der der Speicherbereich (8) durch eine an einer unteren Kante der Gate-Elektrode (5) bzw. an einem Fuß der betreffenden Flanke (6) der Gate-Elektrode (5) längs der Flanke (6) verlaufende Ader aus einem für den Speicherbereich (8) vorgesehenen Material gebildet ist, die von einem für die Begrenzungsschichten (7, 9) vorgesehenen Material umgeben ist.
Charge-Trapping-Speicherzelle nach Anspruch 3, bei der die Flanken (6) der Gate-Elektrode (5) den Speicherbereich (8) zumindest teilweise überragen.
Charge-Trapping-Speicherzelle nach Anspruch 4, bei der die Flanken (6) der Gate-Elektrode (5) schräg bezüglich einer mit der Gate-Elektrode (5) versehenen Oberseite des Halbleiterkörpers (1) oder Substrats ausgebildet sind.
Charge-Trapping-Speicherzelle nach Anspruch 4 oder 5, bei der die Gate-Elektrode (5) so angeordnet ist, dass eine Grenzfläche (10) zwischen einem Source-/Drain-Bereich (2) und dem Kanalbereich (3) jeweils nur von einer Flanke (6) der Gate-Elektrode (5) überragt wird.
Charge-Trapping-Speicherzelle nach einem der Ansprüche 1 bis 6, bei der eine Injektion von heißen Elektronen aus dem Kanalbereich (3) in den Speicherbereich (8) vorgesehen ist.
Charge-Trapping-Speicherzelle nach einem der Ansprüche 1 bis 7, bei der die Begrenzungsschicht (7) zwischen dem Speicherbereich (8) und dem Kanalbereich (3) eine Dicke von mindestens 3 nm aufweist.
Verfahren zur Herstellung einer Charge-Trapping-Speicherzelle, bei dem an einer Oberseite eines Halbleiterkörpers (1) oder eines Substrats ein Gate-Dielektrikum (4) und eine Gate-Elektrode (5) hergestellt und in Halbleitermaterial Source-/Drain-Bereiche (2) ausgebildet werden, dadurch gekennzeichnet, dass die Gate-Elektrode (5) aus einem oxidierbaren Halbleitermaterial hergestellt wird und sourceseitige und drainseitige Flanken (6) der Gate-Elektrode (5) oxidiert werden, wobei der Abstand zwischen der Gate-Elektrode (5) und dem Halbleiterkörper (1) an den Flanken (6) der Gate-Elektrode (5) vergrößert wird, das Oxid zumindest im Bereich der Flanken (6) entfernt wird, eine erste Begrenzungsschicht (7) an den Flanken (6) der Gate-Elektrode (5) im Bereich vorgesehener Speicherbereiche (8) hergestellt wird, ein für die Speicherbereiche (8) vorgesehenes Material abgeschieden und gegebenenfalls bis auf vorgesehene Abmessungen der Speicherbereiche (8) entfernt wird und ein Material für eine oberseitige Begrenzungsschicht (9) abgeschieden wird.
Verfahren nach Anspruch 9, bei dem die Gate-Elektrode (5) sourceseitig und drainseitig mit überhängenden Flanken (6) strukturiert wird.