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DE10328072A1 - Semiconductor component used as a stacked multiple grid structure in transistors comprises a semiconductor substrate with a doped sink as a contact region with an alternating layer sequence of dielectric and electrically conducting layers - Google Patents

Semiconductor component used as a stacked multiple grid structure in transistors comprises a semiconductor substrate with a doped sink as a contact region with an alternating layer sequence of dielectric and electrically conducting layers Download PDF

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DE10328072A1
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Abstract

Semiconductor component comprises a semiconductor substrate with a doped sink (10) as a contact region with an alternating layer sequence of dielectric layers (2, 20, 21) and electrically conducting layers (3, 30, 31) with a contact hole filling (6) reaching the doped sink, and a further electrically conducting layer (7) for electrically connecting with the filling. An independent claim is also included for a process for the production of the semiconductor component.

Description

Logische Gatter können dadurch gebildet werden, dass mehrere Transistoren in Reihe hintereinander geschaltet werden, so dass zwischen den äußersten Source-/Drain-Bereichen eine Mehrzahl von über Gate-Elektroden angesteuerten Kanalbereichen angeordnet ist, die somit in Serie hintereinander geschaltet sind. Es müssen daher alle Transistoren offen sein, um einen Stromfluss von Source nach Drain zu ermöglichen. Die logische Verknüpfung ist daher zwischen einer Mehrzahl von Eingangssignalen gleichzeitig realisiert.logical Gates can be formed by multiple transistors in series one behind the other be switched so that between the outermost source / drain regions a plurality of over Gate electrode driven channel regions is arranged, the thus connected in series in series. It must therefore all transistors should be open to drain current from source to enable. The logical link is therefore between a plurality of input signals simultaneously realized.

Eine derartige Schaltungsanordnung beansprucht einen erheblichen Platzbedarf auf der Oberseite eines Halbleiterchips. Dreidimensionale Anordnungen der Transistoren für eine derartige Schaltungsanordnung in so genannter kubischer oder vertikaler Integration (Sandwich), bei denen die Längsrichtung der Transistoren senkrecht zur Oberseite eines Halbleiterchips verläuft, sind nur durch aufwendige Prozessschritte herstellbar.A Such circuitry requires a considerable amount of space on top of a semiconductor chip. Three-dimensional arrangements the transistors for Such a circuit arrangement in so-called cubic or vertical integration (sandwich), where the longitudinal direction the transistors are perpendicular to the top of a semiconductor chip, are can only be produced by complex process steps.

Seit einiger Zeit werden im Bereich der Halbleitertechnologie Materialstrukturen im Nanometer-Bereich als so genannte Carbon-Nanotubes oder Silizium-Nanowires hergestellt. Mit derartigen Materialstrukturen lassen sich bei geeigneter Anordnung Bauelemente äußerst geringer Dimension herstellen.since For some time, material structures have become in the field of semiconductor technology in the nanometer range as so-called carbon nanotubes or silicon nanowires produced. With such material structures can be in a suitable Arrangement components extremely low Create dimension.

Aufgabe der vorliegenden Erfindung ist es, eine einfach herstellbare Bauelementstruktur als Mehrfach-Gatter anzugeben, die einen möglichst geringen Oberflächenanteil eines Halbleiterchips beansprucht. Außerdem ist ein zugehöriges Herstellungsverfahren anzugeben.task It is the object of the present invention to provide an easily fabricated device structure specify as multiple gates, the lowest possible surface portion a semiconductor chip claimed. In addition, an associated manufacturing process specify.

Diese Aufgabe wird mit dem Halbleiterbauelement mit den Merkmalen des Anspruches 1 bzw. mit dem Verfahren zur Herstellung eines Halbleiterbauelementes mit den Merkmalen des Anspruches 3 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.These Task is with the semiconductor device with the features of Claim 1 or with the method for producing a semiconductor device solved with the features of claim 3. Embodiments result from the dependent ones Claims.

Bei dem Halbleiterbauelement ist in einem Halbleitersubstrat eine als Kontaktbereich vorgesehene dotierte Wanne ausgebildet, über der sich eine Schichtfolge befindet, die alternierend dielektrische Schichten und elektrisch leitfähige Schichten umfasst. In dieser Schichtfolge befindet sich eine vertikale Kontaktlochfüllung, die bis auf die dotierte Wanne herabreicht und ein elektrisch leitfähiges Material, vorzugsweise ein Material mit Nanotube- oder Si-Nanowire-Struktur, ist, das für die Transistorkanäle vorgesehen ist. Zwischen dieser Kontaktlochfüllung und den elektrisch leitfähigen Schichten ist jeweils eine schmale Zone eines elektrisch isolierenden Materials vorhanden, das vorzugsweise während des Ätzens des Kontaktloches durch eine Oxidation des elektrisch leitfähigen Materiales hergestellt ist. Auf der Oberseite befindet sich eine weitere Schicht aus elektrisch leitfähigem Material, die mit der Kontaktlochfüllung, vorzugsweise durch direkten Kontakt, elektrisch leitend verbunden ist und als oberer Anschlusskontakt vorgesehen ist.at the semiconductor device is in a semiconductor substrate as a Contact area provided doped well formed over the there is a layer sequence, the alternating dielectric layers and electrically conductive Includes layers. In this layer sequence is a vertical Contact hole filling, which extends down to the doped well and an electrically conductive material, preferably a material with nanotube or Si nanowire structure, which is intended for the transistor channels is. Between this contact hole filling and the electrically conductive layers If there is a narrow zone of an electrically insulating material, preferably during the etching of the Contact hole by oxidation of the electrically conductive material is made. On the top is another layer made of electrically conductive Material with the contact hole filling, preferably by direct Contact, electrically connected and as the upper terminal contact is provided.

Die die Kontaktlochfüllung bildenden Nano-Materialien können Carbon-Nanotubes oder Silizium-Nanowires sein. Die Kontaktlochfüllung bildet die Kanalbereiche der Transistoren in vertikaler Richtung bezüglich der Oberseite des Substrates. Über die Kontaktlochfüllung sind Die dotierte Wanne in dem Halbleitersubstrat als unterer Kontaktbereich und die obere elektrisch leitfähige Schicht als oberer Anschlusskontakt sind über die Kanalbereiche der Transistoren in der Kontaktlochfüllung elektrisch miteinander verbunden. Je nach Anordnung beziehungsweise Kontaktierung der jeweiligen Gate-Elektroden, die durch die elektrisch leitfähigen Schichten gebildet werden, mit anderen Gate-Elektroden oder Kontaktanschlüssen las sen sich logische Gatter (zum Beispiel UND, ODER) realisieren. Die elektrisch leitfähigen Schichten können insbesondere Aluminium sein, das angrenzend an die Kontaktlochfüllung bei der Ätzung des Kontaktloches zu Aluminiumoxid (Al2O3) oxidiert wurde. Das Aluminiumoxid bildet die Gate-Oxide.The nano-materials forming the contact hole filling can be carbon nanotubes or silicon nanowires. The contact hole filling forms the channel regions of the transistors in the vertical direction with respect to the top side of the substrate. The doped well in the semiconductor substrate as the lower contact region and the upper electrically conductive layer as the upper contact contact are electrically connected to one another via the channel regions of the transistors in the contact hole filling. Depending on the arrangement or contacting of the respective gate electrodes, which are formed by the electrically conductive layers, with other gate electrodes or contact terminals read sen logic gates (for example, AND, OR) realize. The electrically conductive layers may in particular be aluminum, which has been oxidized adjacent to the contact hole filling during the etching of the contact hole to aluminum oxide (Al 2 O 3 ). The alumina forms the gate oxides.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterbauelementes und des Herstellungsverfahrens anhand der 1 bis 4.The following is a more detailed description of examples of the semiconductor device and the manufacturing method with reference to FIGS 1 to 4 ,

Die 1 zeigt im Querschnitt einen Ausschnitt aus einem Zwischenprodukt des Herstellungsverfahrens.The 1 shows in cross section a section of an intermediate product of the manufacturing process.

Die 2 zeigt im Querschnitt einen Ausschnitt aus einem weiteren Zwischenprodukt des Herstellungsverfahrens nach dem Ätzen des Kontaktloches.The 2 shows in cross section a section of a further intermediate product of the manufacturing process after the etching of the contact hole.

Die 3 zeigt die in der 2 markierte Schnittaufsicht, in der die seitlichen Berandungen einer elektrisch leitfähigen Schicht erkennbar sind.The 3 shows the in the 2 marked Schnittaufsicht, in which the lateral boundaries of an electrically conductive layer can be seen.

Die 4 zeigt einen Querschnitt durch ein erfindungsgemäßes Halbleiterbauelement.The 4 shows a cross section through a semiconductor device according to the invention.

Die 1 zeigt im Querschnitt einen Ausschnitt aus einem Halbleitersubstrat 1, in dem eine dotierte Wanne 10 ausgebildet ist, die als unterer Kontaktbereich vorgesehen ist. Auf der Oberseite des Halbleitersubstrates 1 sind übereinander eine erste dielektrische Schicht 2, eine erste elektrisch leitfähige Schicht 3 und eine zweite dielektrische Schicht 20 aufgebracht. Diese Schichtfolge wird durch Aufbringen weiterer Schichten als alternierende Schichtfolge aus dielektrischen Schichten und elektrisch leitfähigen Schichten erweitert. Es werden so viele elektrisch leitfähige Schichten aufgebracht, wie Transistorkanäle vorgesehen sind. Jede leitfähige Schicht bildet später eine zugehörige Gate-Elektrode.The 1 shows in cross section a section of a semiconductor substrate 1 in which a doped tub 10 is formed, which is provided as a lower contact area. On top of the semiconductor substrate 1 are one above the other a first dielectric layer 2 , a first electrically conductive layer 3 and a second dielectric layer 20 applied. This layer sequence is extended by applying further layers as an alternating layer sequence of dielectric layers and electrically conductive layers. As many electrically conductive layers are applied as are provided transistor channels. Each conductive layer later forms an associated gate electrode.

Die 2 zeigt im Querschnitt einen Ausschnitt aus einem weiteren Zwischenprodukt, in dem die vollständige alternierende Schichtfolge aus dielektrischen Schichten 2, 20, 21, 22 und elektrisch leitfähigen Schichten 3, 30, 31 vorhanden ist. In diese Schichtfolge wird ein Kontaktloch 4 geätzt, das bis auf die Oberseite der dotierten Wanne 10 in dem Halbleitersubstrat 1 reicht. Die Oberfläche der dotierten Wanne 10 ist daher freigelegt. Die Prozessführung beim Ätzen des Kontaktloches erfolgt so, dass im Anschluss an den Ätzprozess die Oberflächen der elektrisch leitfähigen Schichten 3, 30, 31 zum Kontaktloch hin elektrisch isoliert sind. Das geschieht zum Beispiel durch eine Oxidation dieser Schichten durch geeignete Wahl der Ätzsubstanzen. Wenn die elektrisch leitfähigen Schichten 3, 30, 31 ein Metall sind, z. B. Aluminium, werden die dem Kontaktloch zugewandten Grenzzonen dieser leitfähigen Schichten vorzugsweise oxidiert, in dem Beispiel zu Aluminiumoxid. Auf diese Weise werden die in der 2 eingezeichneten Gate-Dielektrika 5 hergestellt.The 2 shows in cross-section a section of a further intermediate product, in which the complete alternating layer sequence of dielectric layers 2 . 20 . 21 . 22 and electrically conductive layers 3 . 30 . 31 is available. This layer sequence becomes a contact hole 4 etched that down to the top of the doped tub 10 in the semiconductor substrate 1 enough. The surface of the doped tub 10 is therefore exposed. The process management during the etching of the contact hole is carried out so that, following the etching process, the surfaces of the electrically conductive layers 3 . 30 . 31 are electrically insulated towards the contact hole. This happens, for example, by an oxidation of these layers by a suitable choice of the etching substances. When the electrically conductive layers 3 . 30 . 31 are a metal, for. As aluminum, the contact hole facing boundary zones of these conductive layers are preferably oxidized, in the example to alumina. In this way, those in the 2 drawn gate dielectrics 5 produced.

Die 3 zeigt die in der 2 markierte Schnittaufsicht, in der die seitlichen Abmessungen der elektrisch leitfähigen Schicht 3 erkennbar sind. Die elektrisch leitfähige Schicht 3 besitzt vorzugsweise streifenförmige Zuleitungen und einen größer dimensionierten quadratischen Anteil um ein in diesem Beispiel schematisch mit quadratischem Grundriss gezeichnetes Kontaktloch 4. Das Kontaktloch kann statt dessen zylindrisch oder in einer durch den Ätzprozess bedingten anderen Form hergestellt werden. Um das Kontaktloch 4 herum befinden sich die elektrisch isolierenden Zonen des Gate-Dielektrikums 5. Die elektrisch leitfähige Schicht 3 ist seitlich von dem dielektrischen Material der nachfolgenden dielektrischen Schicht 20 umgeben. Die übrigen elektrisch leitfähigen Schichten 30, 31 besitzen dieselben seitlichen Abmessungen wie die erste elektrisch leitfähige Schicht 3 und sind in einer zur Substratoberseite senkrechten Projektion deckungsgleich zueinander angeordnet.The 3 shows the in the 2 marked Schnittaufsicht, in which the lateral dimensions of the electrically conductive layer 3 are recognizable. The electrically conductive layer 3 preferably has strip-shaped leads and a larger-sized square portion around a in this example schematically drawn with a square plan contact hole 4 , Instead, the contact hole may be made cylindrical or in a different shape due to the etching process. To the contact hole 4 around are the electrically insulating zones of the gate dielectric 5 , The electrically conductive layer 3 is laterally of the dielectric material of the subsequent dielectric layer 20 surround. The remaining electrically conductive layers 30 . 31 have the same lateral dimensions as the first electrically conductive layer 3 and are arranged in a projection perpendicular to the substrate top projection congruent to each other.

Die 4 zeigt das Halbleiterbauelement, nachdem in das Kontaktloch 4 ein für die Transistorkanäle vorgesehenes Material als Kontaktlochfüllung 6 eingebracht wurde und oberseitig eine weitere elektrisch leitfähige Schicht 7 aufgebracht wurde, die als oberer Anschlusskontakt vorgesehen ist. In diesem Beispiel ist ein Mehrfach-OR-Gatter auf der Basis einer Carbon-Nanotube realisiert, wobei die Anzahl der miteinander verschalteten Transistoren gleich der Anzahl der aufgebrachten elektrisch leitfähigen Schichten ist. Die an die Gate-Dielektrika 5 angrenzenden Bereiche der Kontaktlochfüllung 6 bilden die Kanalbereiche 8 der einzelnen Transistoren. Die den Gate-Dielektrika 5 zugewandten Anteile der elektrisch leitfähigen Schichten 3, 30, 31 bilden die jeweiligen Gate-Elektroden 9. Die Anordnung der Kanalbereiche 8 und Gate-Elektroden 9 in Bezug auf das Gate-Dielektrikum 5 ist auch der 3 zu entnehmen.The 4 shows the semiconductor device after in the contact hole 4 a material provided for the transistor channels as a contact hole filling 6 was introduced and the top side another electrically conductive layer 7 was applied, which is provided as the upper terminal contact. In this example, a multi-OR gate based on a carbon nanotube is realized, wherein the number of interconnected transistors is equal to the number of applied electrically conductive layers. The to the gate dielectrics 5 adjacent areas of the contact hole filling 6 form the channel areas 8th the individual transistors. The gate dielectrics 5 facing portions of the electrically conductive layers 3 . 30 . 31 form the respective gate electrodes 9 , The arrangement of the channel areas 8th and gate electrodes 9 with respect to the gate dielectric 5 is also the 3 refer to.

Die erfindungsgemäße Anordnung ist äußerst platzsparend. Vertikale Anordnungen von Transistoren um jeweilige Kontaktlochfüllungen herum können auf demselben Halbleiterchip mehrfach vorgesehen werden. Dazu werden gleichzeitig mehrere Kontaktlöcher ausgeätzt. Auch die Kontaktlochfüllungen können in mehrere Kontaktlöcher gleichzeitig in demselben Herstellungsschritt eingebracht werden. Es ist so möglich, eine Mehrzahl von Mehrfach-Gattern auf kleinster Fläche unterzubringen.The inventive arrangement is extremely space-saving. Vertical arrangements of transistors around respective contact hole fills around be provided several times on the same semiconductor chip. To do this at the same time several contact holes etched. Also the contact hole fillings can in several contact holes be introduced simultaneously in the same manufacturing step. It is so possible accommodate a plurality of multiple gates in the smallest area.

Das Halbleiterbauelement gemäß 4 kann im Rahmen eines CMOS-Prozesses zusammen mit den Schaltungen der Ansteuerperipherie hergestellt werden. In diesem Fall kann die alternierende Schichtfolge aus dielektrischem Material und Metall parallel zur Herstellung der aus Metallisierungsebenen und Zwischenmetalldielektrika gebildeten Verdrahtungsebenen hergestellt werden. Durch diese Anpassung der Prozessschritte ist eine vollständige Integration des Stacked-Mehrfach-Gatters mit Ansteuerschaltungen auf einfache Weise herstellbar.The semiconductor device according to 4 can be made in the context of a CMOS process together with the circuits of the drive peripherals. In this case, the alternating layer sequence of dielectric material and metal may be made in parallel with the formation of the wiring levels formed of metallization planes and intermetal dielectrics. As a result of this adaptation of the process steps, a complete integration of the stacked multiple gate with drive circuits can be produced in a simple manner.

11
HalbleitersubstratSemiconductor substrate
22
dielektrische Schichtdielectric layer
2020
dielektrische Schichtdielectric layer
2121
dielektrische Schichtdielectric layer
2222
dielektrische Schichtdielectric layer
33
elektrisch leitfähige Schichtelectrical conductive layer
3030
elektrisch leitfähige Schichtelectrical conductive layer
3131
elektrisch leitfähige Schichtelectrical conductive layer
44
Kontaktlochcontact hole
55
Gate-DielektrikumGate dielectric
66
KontaktlochfüllungContact hole filling
77
weitere elektrisch leitfähige SchichtFurther electrically conductive layer
88th
Kanalbereichchannel area
99
Gate-ElektrodeGate electrode
1010
dotierte Wannedoped tub

Claims (7)

Halbleiterbauelement als Stacked-Mehrfach-Gatter, bei dem in einem Halbleitersubstrat (1) eine dotierte Wanne (10) ausgebildet ist, auf dem Halbleitersubstrat (1) eine Anordnung von aufeinander folgenden Kanalbereichen (8) vorhanden ist, die jeweils über eine durch ein Gate-Dielektrikum (5) getrennte Gate-Elektrode (9) angesteuert werden und an beidseitigen Enden dieser Anordnung auf die Kanalbereiche (8) jeweils elektrische Anschlüsse folgen, dadurch gekennzeichnet, dass die dotierte Wanne (10) als Kontaktbereich vorgesehen ist, auf dem Halbleitersubstrat (1) eine alternierende Schichtfolge aus dielektrischen Schichten (2, 20, 21, 22) und elektrisch leitfähigen Schichten (3, 30, 31) vorhanden ist, in dieser Schichtfolge eine bis auf die dotierte Wanne (10) reichende Kontaktlochfüllung (6) vorhanden ist, die elektrisch leitfähigen Schichten (3, 30, 31) von der Kontaktlochfüllung (6) durch elektrisch isolierendes Material getrennt sind, und oberseitig eine weitere elektrisch leitfähige Schicht (7) vorhanden ist, die mit der Kontaktlochfüllung (6) elektrisch leitend verbunden und als Anschlusskontakt vorgesehen ist.Semiconductor component in the form of a stacked multiple gate, in which in a semiconductor substrate ( 1 ) a doped well ( 10 ) is formed on the semiconductor substrate ( 1 ) an arrangement of consecutive channel areas ( 8th ), each through one through a gate dielectric ( 5 ) separate gate electrode ( 9 ) and at both ends of this arrangement on the channel areas ( 8th ) each follow electrical connections, characterized in that the doped well ( 10 ) is provided as a contact region on the semiconductor substrate ( 1 ) an alternating layer sequence of dielectric layers ( 2 . 20 . 21 . 22 ) and electrically conductive layers ( 3 . 30 . 31 ), in this layer sequence one to the doped well ( 10 ) reaching contact hole filling ( 6 ), the electrically conductive layers ( 3 . 30 . 31 ) from the contact hole filling ( 6 ) are separated by electrically insulating material, and on the upper side another electrically conductive layer ( 7 ) present with the contact hole filling ( 6 ) is electrically connected and provided as a connection contact. Halbleiterbauelement nach Anspruch 1, bei der die Kontaktlochfüllung (6) eine Materialstruktur aufweist, die der Materialstruktur von Nanotubes oder Si-Nanowires entspricht.Semiconductor component according to Claim 1, in which the contact hole filling ( 6 ) has a material structure that corresponds to the material structure of nanotubes or Si nanowires. Verfahren zur Herstellung eines Halbleiterbauelementes als Stacked-Mehrfach-Gatter, bei dem in einem ersten Schritt in einem Halbleitersubstrat (1) eine dotierte Wanne (10) mit einer für einen Kontaktbereich vorgesehenen Dotierstoffkonzentration hergestellt wird, in einem zweiten Schritt eine alternierende Schichtfolge aus dielektrischen Schichten (2, 20, 21, 22) und elektrisch leitfähigen Schichten (3, 30, 31) aufgebracht wird, in einem dritten Schritt in der Schichtfolge ein bis auf die dotierte Wanne (10) reichendes Kontaktloch (4) ausgeätzt wird, wobei die Ätzung so vorgenommen wird, dass an das Kontaktloch (4) angrenzende Anteile der elektrisch leitfähigen Schichten (3, 30, 31) oxidiert und elektrisch isolierend gemacht werden, in einem vierten Schritt in das Kontaktloch (4) ein Nano-Material eingebracht wird, das eine Materialstruktur erhält, die Nanotubes oder Si-Nanowires umfasst, und in einem fünften Schritt eine oberseitige weitere elektrisch leitfähige Schicht (7) aufgebracht wird, die als Anschlusskontakt vorgesehen wird.Method for producing a semiconductor component as a stacked multiple gate, in which, in a first step, in a semiconductor substrate ( 1 ) a doped well ( 10 ) is produced with a dopant concentration provided for a contact region, in a second step an alternating layer sequence of dielectric layers ( 2 . 20 . 21 . 22 ) and electrically conductive layers ( 3 . 30 . 31 ) is applied, in a third step in the sequence of layers except for the doped well ( 10 ) reaching contact hole ( 4 ) is etched, wherein the etching is carried out so that the contact hole ( 4 ) adjacent portions of the electrically conductive layers ( 3 . 30 . 31 ) are made oxidized and electrically insulating, in a fourth step in the contact hole ( 4 ) is introduced a nano-material, which receives a material structure comprising nanotubes or Si nanowires, and in a fifth step, a top-side further electrically conductive layer ( 7 ) is applied, which is provided as a connection contact. Verfahren nach Anspruch 3, bei dem in dem zweiten Schritt als elektrisch leitfähige Schichten (3, 30, 31) ein Metall aufgebracht wird.Method according to Claim 3, in which, in the second step, as electrically conductive layers ( 3 . 30 . 31 ) a metal is applied. Verfahren nach Anspruch 3 oder 4, bei dem in dem zweiten Schritt als elektrisch leitfähige Schichten (3, 30, 31) Polysilizium aufgebracht wird.Method according to Claim 3 or 4, in which, in the second step, as electrically conductive layers ( 3 . 30 . 31 ) Polysilicon is applied. Verfahren nach einem der Ansprüche 3 bis 5, bei dem in dem vierten Schritt Carbon-Nanotubes in dem Kontaktloch (4) hergestellt werden.Method according to one of claims 3 to 5, wherein in the fourth step carbon nanotubes in the contact hole ( 4 ) getting produced. Verfahren nach einem der Ansprüche 3 bis 5, bei dem in dem vierten Schritt Silizium-Nanowires in dem Kontaktloch (4) hergestellt werden.Method according to one of claims 3 to 5, wherein in the fourth step silicon nanowires in the contact hole ( 4 ) getting produced.
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