DE10320166B4

DE10320166B4 - Pixel design for CCD image sensors

Info

Publication number: DE10320166B4
Application number: DE10320166A
Authority: DE
Inventors: Leonardus Hermanus Peek; Valentijn Joris Pieter Maas
Original assignee: Dalsa Corp
Current assignee: Teledyne Dalsa Inc
Priority date: 2002-05-16
Filing date: 2003-05-05
Publication date: 2007-06-06
Anticipated expiration: 2023-05-06
Also published as: DE10320166A1

Abstract

Ladungsgekoppelte Anordnung mit einem Halbleiterkörper, der an einer Oberfläche mit einem System von Elektroden versehen ist, denen Spannungen zugeführt werden können zur Steuerung von Speicherung und Transport elektrischer Ladungen, erzeugt in dem genannten Halbleiterkörper an vorbestimmten Pixelstellen, wobei:
a) eine Phase des genannten Elektrodensystems über Gruppen (4G) einer vorbestimmten Anzahl Gate-Elektroden verteilt wird,
b) Unterbrechungen (IR) zwischen benachbarten Gruppen der genannten Gruppen (4G), die zu verschiedenen Phasen gehören, gegenüber einander verschoben werden,
c) die genannten vorbestimmten Pixelstellen an den genannten Unterbrechungen (IR) vorgesehen werden,
d) Intra-Gate-Verbindungsspuren (IGC) asymmetrisch gegenüber den genannten Gate-Elektroden vorgesehen werden,
e) eine einzige Intra-Gate-Verbindung (IGC) an den Unterbrechungen (IR) vorgesehen wird, und
f) die genannte einzige Intra-Gate-Verbindung (IGC) mit einer Shunt-Verdrahtung (SI-3) kontaktiert wird.A charge coupled device comprising a semiconductor body provided on a surface with a system of electrodes to which voltages may be applied to control the storage and transport of electrical charges generated in said semiconductor body at predetermined pixel locations, wherein:
a) a phase of said electrode system is distributed over groups (4G) of a predetermined number of gate electrodes,
b) interruptions (IR) between adjacent groups of said groups (4G) belonging to different phases are shifted from each other,
c) providing said predetermined pixel locations at said interrupts (IR),
d) intra-gate connection traces (IGC) are provided asymmetrically with respect to said gate electrodes,
e) a single intra-gate connection (IGC) is provided at the interrupts (IR), and
f) said single intra-gate connection (IGC) is contacted with a shunt wiring (SI-3).

Description

Die vorliegende Erfindung bezieht sich auf eine ladungsgekoppelte Anordnung (CCD) mit einem Halbleiterkörper, der auf einer Oberfläche mit einem System von Elektroden versehen ist, denen Spannungen zugeführt werden können zur Steuerung der Speicherung und des Transportes elektrischer Ladungen, erzeugt in dem Halbleiterkörper an vorbestimmten Pixelpositionen. Weiterhin bezieht sich die vorliegende Erfindung auf ein Verfahren zum Herstellen einer derartigen ladungsgekoppelten Anordnung, beispielsweise eines CCD-Bildsensors.The The present invention relates to a charge coupled device (CCD) with a semiconductor body, the one on a surface is provided with a system of electrodes to which voltages are supplied can for controlling the storage and transport of electrical charges, generated in the semiconductor body at predetermined pixel positions. Furthermore, the present invention relates Invention to a method for producing such a charge-coupled Arrangement, for example, a CCD image sensor.

Bei ladungsgekoppelten Anordnungen ist eine Mehrschicht-Verdrahtungsstruktur von Leiterspuren aus einem gleichen leitenden Material auf der Oberfläche des Halbleiterkörpers vorgesehen, wobei mit Hilfe eines Nass-Ätzverfahrens Kontaktlöcher gebildet werden, wodurch das Material der Isolierschicht selektiv gegenüber dem leitenden Material geätzt werden kann. Die Leiterspuren der zwei Verdrahtungsschichten können beispielsweise aus leitendem polykristallinem Silizium, Aluminium, Wolfram oder einem Metallsilizid und die Isolierschicht beispielsweise aus Siliziumoxid hergestellt sein. Die Kontaktlöcher zu diesen mit einem Muster versehenen Spuren werden gemacht, nachdem die letzte Schicht strukturiert und oxidiert worden ist.at Charge-coupled devices is a multilayer wiring structure of conductor tracks of a same conductive material on the surface of the Semiconductor body provided, formed by means of a wet etching process via holes be made, whereby the material of the insulating layer selectively against the etched conductive material can be. The conductor tracks of the two wiring layers may be, for example made of conductive polycrystalline silicon, aluminum, tungsten or a metal silicide and the insulating layer of silicon oxide, for example be prepared. The contact holes These patterned tracks are made after the last layer has been structured and oxidized.

1 zeigt eine schematische Draufsicht eines Rasterübertragungsbilderzeugungsanordnung mit einem System vertikaler CCD-Leitungen 1, die nebeneinander liegen, aufgeteilt in einen Bilderzeugungsteil A und einen Speicherteil B. Der Bilderzeugungsteil A dient zum Umwandeln eines projizierten Bildes in Ladungspakete. Am Ende der Bilderzeugungsperiode werden diese Ladungspakete schnell zu dem Speicherteil B transportiert, der durch auftreffende Strahlung abgetastet wird. Auf der unteren Seite des Speicherteils ist ein horizontales Ausleseregister C vorgesehen, das mit einem Ausgangsverstärker 2 versehen ist. Die in dem B-Teil gespeicherten Ladungspakete werden dem Ausleseregister C reihenweise zugeführt und sequentiell an dem Ausgangsverstärker 2 ausgelesen. Der Ladungstransport und die Ladungsspeicherung werden von Taktspannungen gesteuert, die Taktelektroden 3 zugeführt werden, von denen vier Stück schematisch in 1 Fig. 12 is a schematic plan view of a halftone transfer imaging assembly including a system of vertical CCD lines 1 which are juxtaposed, divided into an image forming part A and a storage part B. The image forming part A is for converting a projected image into charge packets. At the end of the imaging period, these charge packets are quickly transported to the storage part B, which is scanned by incident radiation. On the lower side of the memory part, a horizontal read-out register C is provided which is connected to an output amplifier 2 is provided. The charge packets stored in the B-part are supplied in series to the read-out register C and sequentially at the output amplifier 2 read. Charge transport and charge storage are controlled by clock voltages, the clock electrodes 3 four of which are shown schematically in

1 dargestellt sind, und zwar ϕ1, ϕ2, ϕ3 und ϕ4. Für die Taktelektroden ist es üblich, dass sie durch eine doppelte oder dreifache Schicht in Poly-Si-Technologie hergestellt werden, mit deren Hilfe eine überlappende Gate-Struktur in zwei oder drei Schichten geschaffen wird. Ein Nachteil dieser Technologie ist, dass die Struktur, auf die das Bild projiziert wird, eine sehr schlechte Flachheit aufweist, so dass Licht in Richtung unempfindlicher Gebiete abgelenkt werden kann. Außerdem ist es schwer im Falle eines Farbsensors, ein Farbfilter auf eine genaue Art und Weise vorzusehen. Die verwendeten Polyschichten haben meisten eine Dicke von 0,3 bis 0,5 μm, was zu dick ist zum Übertragen von genügend blauem Licht. Deswegen wird oft eine lichtempfindliche Oberfläche frei von Poly-Si gebildet durch Anpassung der Gate-Konfiguration. Die Dicke von Poly-Si ist so groß, weil sonst, d. h. im Falle einer geringeren Dicke der Widerstandswert und folglich die RC-Zeit je Taktphase zu hoch wird. 1 are shown, namely φ1, φ2, φ3 and φ4. It is common for the clock electrodes to be fabricated by a double or triple layer of poly-Si technology that provides an overlapping gate structure in two or three layers. A disadvantage of this technology is that the structure onto which the image is projected has a very poor flatness, so that light can be deflected towards insensitive areas. Also, in the case of a color sensor, it is difficult to provide a color filter in an accurate manner. Most of the poly layers used have a thickness of 0.3 to 0.5 μm, which is too thick to transmit enough blue light. Because of this, a photosensitive surface is often formed free of poly-Si by matching the gate configuration. The thickness of poly-Si is so large because otherwise, ie in the case of a smaller thickness of the resistance value and consequently the RC time per clock phase becomes too high.

Es wurde eine Einzelschicht-Polytechnologie für die Taktelektroden wenigstens des A-Teils mit einer sehr dünnen Polyschicht, etwa 50 nm dick, vorgeschlagen, so dass der Sensor eine gute Empfindlichkeit für das ganze sichtbare Spektrum hat. Zwischen den Gate-Elektroden der verschiedenen Phasen gibt es keine Überlappung und die Struktur ist topographisch sehr flach. Auch eine doppelte Poly-Si-Schichttechnologie mit sehr dünnem Poly ist möglich.It became a single layer polytechnology for the clock electrodes at least the A part with a very thin Poly layer, about 50 nm thick, proposed so that the sensor a good sensitivity for the whole visible spectrum has. Between the gate electrodes of the There are no overlaps and structure in different phases is topographically very flat. Also a double poly-Si coating technology with very thin Poly is possible.

2 zeigt eine schematische Draufsicht eines Teils der Elektrodenkonfiguration in dem Bilderzeugungsteil A. Die Taktelektroden 3 werden durch nicht überlappende, relativ hochohmige Polystreifen mit einer Dicke von 50 nm gebildet, die nebeneinander liegen. Die Taktelektroden 3 sind mit niederohmigen metallenen Spuren 4 verbunden, die mit den Taktelektroden 3 in den Gebieten der Punkte verbunden sind. In 2 ist eine 4-Phasen-CCD dargestellt, wobei jede metallene Spur 4 mit je vier Taktelektroden 3 verbunden ist. Die Metallspuren 4 können sehr schmal ausgebildet sein, so dass relativ große Zwischenräume zwischen den Metallspuren zurückbleiben, wobei durch diese Zwischenräume das Licht in den Halbleiterkörper eindringen kann. Wie in 2 dargestellt, können die Taktelektroden 3 je durch eine Anzahl mit Zwischenräumen versehenen Spuren 4 mit den Taktleitungen verbunden sein, damit der gewünschte niedrige RC-Wert erhalten wird. Auf der Oberseite der CCD-Matrix können die Metallspuren mit vier Taktleitungen 5 verbunden werden, mit deren Hilfe die Takte ϕ1, ϕ2, ϕ3 und ϕ4 über die Verbindungen 6 geliefert werden. 2 Fig. 10 is a schematic plan view of a part of the electrode configuration in the image forming part A. The clock electrodes 3 are formed by non-overlapping, relatively high-resistance polystyrene strips with a thickness of 50 nm, which are adjacent to each other. The clock electrodes 3 are with low-resistance metal traces 4 connected to the clock electrodes 3 in areas of points are connected. In 2 a 4-phase CCD is shown, with each metal track 4 with four clock electrodes each 3 connected is. The metal traces 4 can be made very narrow, so that relatively large gaps between the metal traces remain behind, through which gaps the light can penetrate into the semiconductor body. As in 2 shown, the clock electrodes 3 each by a number of interspersed tracks 4 be connected to the clock lines, so that the desired low RC value is obtained. On top of the CCD matrix, the metal traces can be with four clock lines 5 connected, with the help of the clocks φ1, φ2, φ3 and φ4 via the compounds 6 to be delivered.

Die Dokumente US 5536678 A und US 5396092 A beschreiben eine weggeschnittene Gate-Struktur oder eine mit Fenstern versehene Gate-Struktur zur Steigerung der Lichtempfindlichkeit und eine Shunt-Verdrahtung zur Steigerung der Fördergeschwindigkeit der geladenen Pakete. Poly-Si-3 vertikale Spuren dienen als Ätzsperre zum Ätzen tiefer Rillen in einer dicken Schicht aus Isoliermaterial (SiO2) oben auf der Poly-Si-3 Schicht. Die Verbindung der Shunt-Verdrahtung mit den Phasen ϕ1 bis ϕ4, die durch Poly-Si-1 und Poly-Si-2 Muster verwirklicht werden kann, erfolgt mit Hilfe einer sog. Knopfloch-Technologie oben auf den Intra-Gate-Verbindungen. Diese Technologie ist u.a. in dem Dokument WO 95/28000 A2 beschrieben worden. Nach dieser Technologie werden Öffnungen außerhalb der Intra-Gate-Verbindungsspuren vorgesehen, wobei die Infra-Gate-Verbindungsspuren eine minimale Breite von beispielsweise 0,2 bis 0,4 μm haben können um auf diese Weise die Fenster möglichst breit zu machen.The documents US 5536678 A and US 5396092 A describe a cut-away gate structure or windowed gate structure for increasing photosensitivity and shunt wiring for increasing the speed of delivery of the charged packets. Poly-Si-3 vertical traces serve as an etch stop for etching deep grooves in a thick layer of insulating material (SiO2) on top of the poly-Si-3 layer. The connection of the shunt wiring with the phases φ1 to φ4, which can be realized by poly-Si-1 and poly-Si-2 pattern, is carried out by means of a so-called buttonhole technology on top of the intra-gate connections. This technology is among others in the document WO 95/28000 A2 has been described. According to this technology, openings are provided outside the intra-gate connection tracks, wherein the infra-gate connection tracks can have a minimum width of, for example, 0.2 to 0.4 μm in order to make the windows as wide as possible.

Wenn das Gate-Dielektrikum aus einer Sandwich-Schicht aus Oxid und Nitrid besteht, sollen in den Nitridschichten in einem kurzen Abstand voneinander Öffnungen geätzt werden, um am Ende der Verarbeitung über die Oxidschichten und die Öffnungen die Diffusion von Wasserstoff zu einer Si/SiO2-Schnittstelle zu ermöglichen. Dadurch können Oberflächenzustände eliminiert werden. Diese Öffnungen liegen unterhalb der Poly-Si-3 Spuren in den Fenstergebieten. Da p + Kanalsperren ebenfalls unterhalb der Poly-Si-3 Spuren liegen, sind die Öffnungen ebenfalls oben auf den Kanalsperren vorgesehen. Diese Technologie ist beispielsweise in EP 0860027 A1 beschrieben worden.When the gate dielectric is composed of a sandwich layer of oxide and nitride, openings are to be etched in the nitride layers at a short distance from each other to allow diffusion of hydrogen to a Si / SiO 2 at the end of processing via the oxide layers and the openings. Enable interface. As a result, surface conditions can be eliminated. These openings are below the poly-Si-3 tracks in the window areas. Since p + channel barriers are also below the poly-Si-3 tracks, the openings are also provided on top of the channel barriers. This technology is for example in EP 0860027 A1 been described.

Die oben beschriebenen bestehenden Technologien zur Steigerung der Lichtempfindlichkeit von Pixeln durch Erzeugung von Fensterstrukturen, indem eine hohe Ladungsübertragungsgeschwindigkeit ermöglicht wird, sind nicht anwendbar für Pixel mit Abmessungen kleiner als etwa 4,5 × 4,5 μm².The existing technologies described above for increasing the photosensitivity of pixels by creating window structures by allowing a high rate of charge transfer are not applicable to pixels of dimensions less than about 4.5 x 4.5 μm ² .

Für kleinere Pixel kann der Entwurf der Pixel derart geändert werden, dass über den Kanalsperren in den Intra-Gate-Verbindungsspuren Bumps gemacht werden. Dies ermöglicht das Ätzen der Öffnungen in dem Nitrid und die Öffnungen zu der Shunt-Verdrahtung oben auf den Bumps. Dies führt aber zu dem Nachteil, dass die relative Größe der Fenster weiter abnimmt, während Änderungen der Fenstergebiete durch lithographische Begrenzungen zunehmen können. Die untere Grenze der Größe dieser Art von Pixeln beträgt etwa 3,8 × 3,8 μm².For smaller pixels, the design of the pixels may be changed to make bumps over the channel locks in the intra-gate interconnect tracks. This allows etching of the openings in the nitride and the openings to the shunt wiring on top of the bumps. However, this leads to the disadvantage that the relative size of the windows continues to decrease, while changes in the window areas may increase due to lithographic limitations. The lower limit of the size of this kind of pixels is about 3.8 × 3.8 μm ² .

Aus der DE 44 35 375 A1 sind ein CCD-Bildsensor und ein Verfahren zum Herstellen desselben offenbart. Der dort beschriebene CCD-Bildsensor weist Kontakte auf, die über metallischen Gate-Elektroden liegen. Dabei sind die zur Erhöhung der Empfindlichkeit für blaues Licht dienenden Fenster innerhalb des Pixel-Bereichs symmetrisch ausgebildet.From the DE 44 35 375 A1 For example, a CCD image sensor and a method of manufacturing the same are disclosed. The CCD image sensor described there has contacts that lie over metallic gate electrodes. In this case, the windows serving to increase the sensitivity for blue light are formed symmetrically within the pixel area.

Es ist nun u.a. eine Aufgabe der vorliegenden Erfindung, eine ladungsgekoppelte Anordnung und ein Verfahren zum Herstellen einer derartigen Anordnung zu schaffen, mit dessen Hilfe die Pixelabmessungen weiter reduziert werden können, während ein groß bemessenes Fenstergebiet beibehalten wird.It is now u.a. an object of the present invention, a charge coupled Arrangement and a method for producing such an arrangement create, with the help of the pixel dimensions further reduced can be while a big one Window area is maintained.

Diese Aufgabe wird durch eine ladungsgekoppelte Anordnung nach Anspruch 1 und durch ein Herstellungsverfahren nach Anspruch 3 erzielt.These The object is achieved by a charge-coupled arrangement according to claim 1 and achieved by a manufacturing method according to claim 3.

Auf entsprechende Weise werden durch die Gruppierung der Phasen und durch die Verschiebung zwischen benachbarten Phasen Kontaktstellen geschaffen, und zwar durch die Unterbrechungen oder Zwischenräume zwischen den Phasengruppen. Dies ermöglicht möglichst große Fensterabmessungen, während neue Stellen zum Kontaktieren Intra-Gate-Verbindungsspuren mit der Shunt-Verdrahtung geschaffen werden. Oben auf diesen Kontaktgebieten wird genügen Raum geschaffen zum Ätzen der Nitrid-Öffnungen, insbesondere wenn diese innerhalb der Fenster unterhalb der Poly-Si-3 Spuren definiert werden, wo es die Unterbrechungen gibt.On appropriate way by the grouping of the phases and by the shift between adjacent phases contact points created by the interruptions or spaces between the phase groups. this makes possible preferably size Window dimensions while new places for contacting intra-gate connection traces with the Shunt wiring to be created. On top of these contact areas will suffice Room created for etching the Nitride openings, especially if these are within the windows below the poly-Si-3 Tracks are defined where there are breaks.

Die vorbestimmte Anzahl Gate-Elektroden kann 4 sein und die vorbestimmte Anzahl Pixel kann 2 sein. Auf diese Weise werden Unterbrechungen oder Räume zwischen benachbarten Gruppen, die zu verschiedenen Phasen gehören, gegenüber einander verschoben.The predetermined number of gate electrodes may be 4 and the predetermined Number of pixels can be 2. In this way, interruptions or Spaces between neighboring groups, belonging to different phases, facing each other postponed.

Vorzugsweise werden Intra-Gate-Verbindungsspuren asymmetrisch vorgesehen, beispielsweise in einer Rücken-an-Rücken-Konfiguration. Dadurch kann die möglichst große Fenstergröße an den Unterbrechungen vorgesehen werden. In dem Fall kann eine einzige Intra-Gate-Verbindung an den Unterbrechungen vorgesehen werden. Diese einzige Intra-Gate-Verbindung kann dann mit der Shunt-Verdrahtung verbunden werden.Preferably Intra-gate connection tracks are provided asymmetrically, for example in a back-to-back configuration. This allows the possible size Window size at the breaks be provided. In the case, a single intra-gate connection be provided at the interruptions. This only intra-gate connection can then be connected to the shunt wiring.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im vorliegenden Fall näher beschrieben. Es zeigen:embodiments The invention are illustrated in the drawings and are in the present Case closer described. Show it:

1 eine schematische Darstellung eines ladungsgekoppelten Bildsensors von dem Rasterübertragungstyp, 1 a schematic representation of a charge coupled image sensor of the raster transfer type,

2 einen Teil der Anordnung nach 1 mit schematisch angegebenen Verbindungen zwischen Taktleitungen und Taktelektroden, und 2 a part of the arrangement 1 with schematically indicated connections between clock lines and clock electrodes, and

3 eine schematische Draufsicht einer ladungsgekoppelten Anordnung nach der bevorzugten Ausführungsform der vorliegenden Erfindung. 3 a schematic plan view of a charge coupled device according to the preferred embodiment of the present invention.

Die bevorzugte Ausführungsform wird nun auf Basis eines FT-CCD-Bildsensors beschrieben, der in Sensor- und/oder Kameramodulen verwendet werden kann.The preferred embodiment is now described on the basis of an FT-CCD image sensor, which in Sensor and / or camera modules can be used.

2 zeigt eine schematische Draufsicht des Elektrodensystems oben auf dem Halbleiterkörper des CCD-Bildsensors. Insbesondere wird eine neue Pixelstruktur vorgeschlagen, die gut funktioniert, sogar für Pixelgrößen bis zu 3,0 × 3,0 μm². Eine vertikale Shunt-Verdrahtung wird durch eine Poly-Si-3-Schicht SI-3 und eine horizontale Phasenverdrahtung wird durch ein Poly-Si-1-Muster SI-1 und ein Poly-Si-2-Muster SI-2 erhalten. Die Verbindung zwischen der Shunt-Verdrahtung und den Phasen kann mit Hilfe der Knopfloch-Technologie, wie in EP 0704105 A1 beschrieben, vorgesehen werden. Die entsprechenden Öffnungen CS sind als schwarze Punkte in 3 angegeben. Weiterhin werden, da das Gate-Dielektrikum aus einer Sandwich-Schicht aus Oxid und Nitrid besteht, andere Öffnungen ND, als schwarze quadratische Gebiete mit Kreuzen in 3 angegeben, in der Nitridschicht geätzt. 2 shows a schematic plan view of the electrode system on top of the semiconductor body of the CCD image sensor. In particular, a new pixel structure is proposed that works well, even for pixel sizes up to 3.0 × 3.0 μm ² . A vertical shunt wiring is obtained by a poly-Si-3 layer SI-3 and a horizontal phase wiring is obtained by a poly-Si-1 pattern SI-1 and a poly-Si-2 pattern SI-2. The connection between the shunt wiring and the phases can be made using the buttonhole technology, as in EP 0704105 A1 be described. The corresponding openings CS are shown as black dots in FIG 3 specified. Furthermore, since the gate dielectric is composed of a sandwich layer of oxide and nitride, other openings ND, as black square areas with crosses in 3 etched in the nitride layer.

Wie aus 3 ersichtlich, wird jedes Phasenmuster in Gruppen 4G von vier Gate-Elektroden aufgeteilt (entsprechend den breiten Teilen des Gruppenmusters), so dass eine Unterbrechung IR oder ein Raum zwischen benachbarten Gruppen 4G in der horizontalen Richtung erhalten wird. Die Unterbrechungen IR werden zwischen benachbarten Gruppen 4G, die zu verschiedenen Phasen gehören um jeweils zwei Pixel oder um jeweils ein Pixel verschoben. Dadurch werden an den Unterbrechungen zwischen den benachbarten Gruppen 4G von Gate-Elektroden, die zu verschiedenen Phasen gehören, große Fenstergebiete erzeugt. Diese vergrößerten Fenstergebiete können weiterhin dadurch vergrößert werden, dass die Inta-Gate-Verbindungsspuren IGC auf eine asymmetrische Weise zwischen den Gate-Elektroden vorgesehen werden, d. h. in einer Rücken-an-Rücken-Anordnung, so dass die Gate-Teile, auf denen die Infra-Gate-Verbindungen IGC vorgesehen sind, nebeneinander liegen. Dies ermöglicht die möglichst große Fenstergröße.How out 3 As can be seen, each phase pattern is grouped 4G divided by four gate electrodes (corresponding to the broad parts of the group pattern), leaving an interruption IR or a space between adjacent groups 4G is obtained in the horizontal direction. The interruptions IR are between adjacent groups 4G that belong to different phases by two pixels each or shifted one pixel at a time. This will be at the breaks between the neighboring groups 4G of gate electrodes belonging to different phases produces large window areas. These enlarged window areas may be further increased by providing the intra-gate interconnect traces IGC in an asymmetric manner between the gate electrodes, ie, in a back-to-back arrangement, such that the gate portions on which the Infra-gate connections IGC are provided, lying side by side. This allows the largest possible window size.

Wie in 3 angegeben, stimmen vertikale Gebiete unterhalb der Gate-Teile der Phasengruppen mit den CCD-Kanälen CCD-CH zum Transportieren der erzeugten Ladungspakete zu dem (in 3 nicht dargestellten) Speicherteil überein.As in 3 4, vertical areas below the gate portions of the phase groups agree with the CCD channels CCD-CH for transporting the generated charge packets to the (in 3 not shown) memory part match.

Dadurch, dass eine Verschiebung der Stellen der Unterbrechungen zwischen den Gruppen 4G von vier Gates durchgeführt wird, werden neue Stellen geschaffen, die das Anbringen der Öffnungen CS zum Kontaktieren einer einzigen Intra-Gate-Verbindungsspur IGC mit der Shunt-Verdrahtung, d. h. Poly-Si-3 Spuren SI-3, ermöglichen. Diese Kontakte werden auf diese Weise in der Mitte jeder Gruppe 4G von vier Gate-Elektroden vorgesehen. Dadurch wird genügend Raum geschaffen zum Ätzen der Nitridöffnungen ND, insbesondere wenn diese innerhalb der Fenster unterhalb der Poly-Si-3 Spuren SI-3 definiert werden, wo es eine unterbrochene Phase gibt. In dem vorliegenden Beispiel liegen die Pixelgebiete, d. h. die Stelle, wo die Elektronen gesammelt werden, in einem Satz von vier Gate-Elektroden übereinander (d. h. in 3 in der vertikalen Richtung vorgesehen). So sind beispielsweise die Gate-Elektroden Nr. 1 und 4 Sperr-Gate-Elektroden und die Gate-Elektroden Nr. 2 und 3 sind Sammel-Gate-Elektroden. In dem Gebiet A, angegeben durch den gestrichelten Rahmen in 3, ist das betreffende Pixel das empfindlichste. Die in diesen "offenen" Gebieten längs dieser vier Gate-Elektroden (links und rechts) erzeugten Elektronen werden von den Sammel-Gate-Elektroden 2 und 3 angezogen. Selbstverständlich tritt eine von Licht abhängige Erzeugung von Elektronen auch unterhalb der vier Gate-Elektroden auf.This causes a shift in the positions of the breaks between the groups 4G of four gates, new locations are created which allow the attachment of the openings CS for contacting a single intra-gate interconnection trace IGC with the shunt wiring, ie poly-Si-3 traces SI-3. These contacts will be in the middle of each group this way 4G provided by four gate electrodes. This creates enough room to etch the nitride openings ND, especially if they are defined within the windows below the poly-Si-3 tracks SI-3, where there is an interrupted phase. In the present example, the pixel areas, ie the location where the electrons are collected, lie one above the other in a set of four gate electrodes (ie in FIG 3 provided in the vertical direction). For example, the gate electrodes Nos. 1 and 4 are off-gate electrodes, and the gate electrodes Nos. 2 and 3 are common gate electrodes. In area A, indicated by the dashed box in FIG 3 , the pixel in question is the most sensitive. The electrons generated in these "open" areas along these four gate electrodes (left and right) are taken from the collecting gate electrodes 2 and 3 dressed. Of course, light dependent generation of electrons also occurs below the four gate electrodes.

Auf entsprechende Weise werden Phasen über Gruppen einer vorbestimmten Anzahl Gate-Elektroden verteilt, während Unterbrechungen oder Sperren zwischen den Gruppen benachbarten oder nächsten Phasen um eine vorbestimmte Anzahl Gate-Elektroden (beispielsweise eine oder zwei) in der horizontalen Richtung verschoben werden. Dadurch werden Stellen zum Anbringen von Kontaktteilen, beispielsweise mit Hilfe der Knopfloch-Technologie, geschaffen. Weiterhin können, wenn die Intra-Gate-Verbindungen IGC nicht länger symmetrisch zwischen den Gate-Elektroden liegen, größtmögliche Fenstergebiete geschaffen werden. Auf diese Weise können Pixelabmessungen reduziert werden, während die Größe der Fenstergebiete maximiert wird.On Similarly, phases across groups of a predetermined Number of gate electrodes distributed during breaks or Locks between the groups adjacent or next phases by a predetermined Number of gate electrodes (for example, one or two) in the horizontal direction become. As a result, places for attaching contact parts, For example, using the buttonhole technology, created. Furthermore, if the intra-gate connections IGC no longer symmetrical between the gate electrodes, largest possible window areas be created. In this way, pixel dimensions can be reduced be while the size of the window areas is maximized.

Es sei bemerkt, dass die vorliegende Erfindung sich nicht auf die bei der bevorzugten Ausführungsform beschriebene spezifische Technologie beschränkt, sondern in jeder ladungsgekoppelten Anordnung mit einer Matrixstruktur von Phasen und Shunt-Verdrahtung angewandt werden kann. Die bevorzugte Ausführungsform kann auf diese Weise im Rahmen der beiliegenden Patentansprüche variieren.It It should be noted that the present invention is not based on the the preferred embodiment limited specific technology described, but in each charge-coupled Arrangement with a matrix structure of phases and shunt wiring applied can be. The preferred embodiment may vary in this way within the scope of the appended claims.

Claims

A charge coupled device comprising a semiconductor body provided on a surface with a system of electrodes to which voltages may be applied to control storage and transport of electrical charges generated in said semiconductor body at predetermined pixel locations, wherein: a) a phase of said electrode system about groups ( 4G ) a predetermined number of gate electrodes is distributed, b) interruptions (IR) between adjacent groups of said groups ( 4G c) said predetermined pixel locations are provided at said interrupts (IR), d) intra-gate interconnection traces (IGC) are provided asymmetrically with respect to said gate electrodes, e) providing a single intra-gate connection (IGC) at the interrupts (IR), and f) contacting said single intra-gate connection (IGC) with shunt wiring (SI-3).

Arrangement according to claim 1, wherein said predetermined Number of gate electrodes is four and said predetermined number of pixels is at least one.

A method of fabricating a charge coupled device comprising a semiconductor body according to claim 1, said method comprising the steps of: a) attaching to a surface of said semiconductor body a system of electrodes to which voltages may be applied to control and transport electrical charge; generated in said semiconductor body at predetermined pixel locations, b) distributing said electrode system across groups ( 4G ) a predetermined number of gate electrodes, c) the shifting of interruptions (IR) between adjacent groups of said groups (FIG. 4G d) attaching said predetermined pixel locations to said interruptions (IR), e) attaching intra-gate interconnect traces (IGC) asymmetrically to said gate electrodes, f) attaching a single intra-gate connection (IGC) to the interrupts (IR); and g) contacting said single intra-gate connection (IGC) with a shunt wiring (SI-3).