DE10304172A1

DE10304172A1 - Halbleiterschaltungsbaustein mit Testfunktion

Info

Publication number: DE10304172A1
Application number: DE10304172A
Authority: DE
Inventors: Kwon-Ii Sohn; Uk-Rae Cho; Kwang-Jin Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-01-30
Filing date: 2003-01-29
Publication date: 2003-08-14
Also published as: KR20030065701A; US20030142566A1; US6785173B2; JP2003288798A; KR100432886B1; JP4195309B2

Abstract

Die Erfindung bezieht sich auf einen Halbleiterschaltungsbaustein, insbesondere Halbleiterspeicherbaustein, mit Mitteln zum Erzeugen eines Testperiodensignals synchron zu einem externen Taktsignal und Mitteln zum Schreiben von Testdaten in einen Bereich des Speicherzellenfeldes und/oder Auslesen von Testdaten aus dem Bereich eines Speicherzellenfeldes in jeder Periode eines Testtaktsignals. DOLLAR A Erfindungsgemäß sind Mittel zum Erzeugen des Testtaktsignals und Mittel zum Erzeugen von Testdaten als Teil des Halbleiterschaltungsbausteins vorgesehen, wobei die Testdaten in Abhängigkeit vom Testperiodensignal während einer halben Periode des externen Taktsignals erzeugt werden und das Testtaktsignal eine kürzere Periodendauer hat als das externe Taktsignal und wobei die Testdaten in Abhängigkeit vom Testtaktsignal erzeugt werden. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente.

Description

Die Erfindung bezieht sich auf einen Halbleiterschaltungsbaustein, insbesondere auf einen Halbleiterspeicherbaustein, nach dem Oberbegriff des Patentanspruchs 1.
Mit dem Fortschreiten der Integrationstechnologie von CMOS- Schaltungsbausteinen ist die Integrationsstufe und die Betriebsgeschwindigkeit von Halbleiterschaltungsbausteinen sehr hoch geworden. Deshalb sollte ein Waferniveau-Testgerät die Halbleiterschaltungsbausteine bzw. Halbleiterbauelemente mit einer hohen Frequenz testen. Weil die derzeitigen Waferniveau-Testgeräte jedoch keine hohen Frequenzen oder Betriebsgeschwindigkeiten liefern können, werden Technologien zum Durchführen von Wafer-Testabläufen mit höherer Frequenz benötigt, um Halbleiterschaltungsbausteine, z. B. Halbleiterspeicherbausteine, die mit einer hohen Frequenz arbeiten, zu testen. Es wurden Technologien vorgeschlagen, bei denen, um Halbleiterschaltungsbausteine mit einer hohen Frequenz zu testen, intern ein internes Taktsignal erzeugt wird, das eine kurze Periodendauer einer Betriebsfrequenz für normale Lese- und Schreibabläufe hat.
Eine solche Technologie ist in der Patentschrift US 6 038 181 beschrieben. Die Fig. 1 und 2 der vorliegenden Anmeldung entsprechen im Wesentlichen den Fig. 3 und 4 dieser Patentschrift, wobei Fig. 1 ein Blockdiagramm eines herkömmlichen Halbleiterspeicherbausteins zeigt, und Fig. 2 ein Zeitablaufdiagramm des in Fig. 1 dargestellten Halbleiterspeicherbausteins. Zur detaillierten Beschreibung der Fig. 1 und 2 kann daher auf diejenige zu den Fig. 3 und 4 in dieser Patentschrift verwiesen werden.
Bezugnehmend auf den herkömmlichen Halbleiterspeicherbaustein, empfängt ein zu testender Speicher- oder Logikbaustein ein Taktsignal, das jeden zu testenden Baustein mit einer Mehrzahl von Schreib- und Lesevorgängen während jeder Leistungsperiode betreibt. Der herkömmliche Testablauf auf Waferniveau wird in der besagten US 6 038 181 genauer beschrieben, worauf verwiesen werden kann.
Der oben erwähnte Halbleiterspeicherbaustein weist mehrere nachfolgend aufgeführte Schwierigkeiten auf.
Um ein internes Testtaktsignal zu erzeugen, müssen in einem Speicherzellenfeld eine Dummy- oder Blindwortleitung und eine Dummy- oder Blindbitleitung unabhängig von nutzbaren Wortleitungen und Bitleitungen gebildet werden.
Um eine Anzahl von Perioden des internen Testtaktsignals zu berechnen, sind zusätzlich ein Zähler 38 und eine Rücksetzschaltung 40 notwendig. Da die Periodendauer des internen Testtaktsignals konstant ist, gibt es eine Beschränkung für die Anzahl an Perioden des internen Testtaktsignals, die während eines Zeitraums mit einem hohen Pegel des externen Taktsignals erzeugt werden.
Zudem muss die Periodenanzahl des internen Testtaktsignals durch eine Schaltung, wie beispielsweise einer in Fig. 1 dargestellten JTAG- Testlogikschaltung 35, vor dem Testablauf festgelegt werden.
Bei einem Schreibvorgang müssen die in ein Speicherzellenfeld 12 zu schreibenden Daten immer von außerhalb in das Speicherzellenfeld 12 eingegeben werden.
Weil für jeden Eingangs/Ausgangs-Anschluß nach dem Belasten von Speicherzellen ein Datenverifizierungsablauf durchgeführt werden muss, benötigt jeder Eingangs/Ausgangs-Anschluß einen Vergleichszwischenspeicher 37. Dies hat eine Vergrößerung der Chipabmessungen zur Folge.
Zudem ist es unmöglich, einen akkuraten Verifizierungsablauf durchzuführen, wenn Daten fehlerhaft sind, die während einer ersten internen Testtaktperiode aus dem Speicherzellenfeld 12 ausgelesen werden.
Die Aufgabe der Erfindung ist es, einen Halbleiterschaltungsbaustein der eingangs genannten Art anzugeben, der während einer Wafer- Testbetriebsart die Speicherzellen mit einer besseren Effektivität belastet und/oder Daten in die Speicherzellen schreibt, ohne externe Daten zu empfangen, eine Änderung der Periodenanzahl des internen Testtaktsignals erlaubt und/oder eine kürzere Testzeit benötigt.
Die Erfindung löst diese Aufgabe durch Bereitstellung eines Halbleiterschaltungsbausteins mit den Merkmalen des Patentanspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Bei vorteilhaften Ausführungsformen der Erfindung wird ein Testtaktsignal erzeugt, das eine kürzere Periodendauer als ein externes Taktsignal hat. Die Periodendauer des Testtaktsignals ist durch Daten, die in einer ersten Optionsschaltung einprogrammiert sind, variabel einstellbar. Das bedeutet, dass keine Blindwortleitungen und Blindbitleitungen benötigt werden, um das Testtaktsignal zu erzeugen, und dass es keine Beschränkung der Periodenanzahl des Testtaktsignals gibt. Eine Testtaktsteuerschaltung kann unter Benutzung des Testtaktsignals intern Testdaten erzeugen, ohne Testdaten von extern zu empfangen. Die erzeugten Testdaten können während jeder Periode des Testtaktsignals in ein Speicherzellenfeld geschrieben werden. Wenigstens ein Komparator kann benutzt werden, um Datenbits zu überprüfen, die über Datenleitungen gleichzeitig übertragen werden.
Mit dem Testtaktsignal, das intern während einer halben Periodendauer des externen Taktsignals erzeugt wird, können Lese/Schreib-Vorgänge wiederholt zur Verkürzung der Testdauer ausgeführt werden. Da die Periodendauer des Testtaktsignals kürzer ist als diejenige des externen Taktsignals, arbeitet der Halbleiterspeicherbaustein synchronisiert mit einem hochfrequenten internen Testtaktsignal, sogar dann, wenn ein externes Testgerät ein niederfrequentes Taktsignal zur Verfügung stellt. Dadurch ist es möglich, Probleme aufzuspüren, die auftreten können, wenn der Halbleiterspeicherbaustein mit hohen Frequenzen arbeitet.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besseren Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
Fig. 1 ein Blockschaltbild eines herkömmlichen Halbleiterspeicherbausteins;
Fig. 2 ein Zeitablaufdiagramm von Signalen des in Fig. 1 dargestellten Halbleiterspeicherbausteins;
Fig. 3 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins;
Fig. 4 ein Schaltbild einer beispielhaften Ausführungsform eines in Fig. 3 gezeigten Testtaktgenerators;
Fig. 5 ein Schaltbild einer beispielhaften Ausführungsform einer in Fig. 4 gezeigten Verzögerungsschaltung;
Fig. 6 ein Schaltbild einer beispielhaften Ausführungsform einer in Fig. 3 gezeigten Testtaktsteuerschaltung;
Fig. 7 ein Schaltbild einer beispielhaften Ausführungsform eines in Fig. 3 gezeigten zweiten Zwischenspeicherimpulsgenerators;
Fig. 8 ein Schaltbild einer beispielhaften Ausführungsform eines in Fig. 3 gezeigten Komparators;
Fig. 9 ein Schaltbild einer beispielhaften Ausführungsform eines in Fig. 8 gezeigten ersten Detektors; und
Fig. 10A und 10B Zeitablaufdiagramme von Signalen des erfindungsgemäßen Halbleiterschaltungsbausteins.
Zur Erläuterung des erfindungsgemäßen Halbleiterschaltungsbausteins wird nachfolgend beispielhaft auf einen Halbleiterspeicherbaustein Bezug genommen. Die erfindungsgemäßen Ausführungsformen werden im Detail unter Bezugnahme auf die Fig. 3 bis 10 beschrieben, wobei der Übersichtlichkeit halber für funktionell gleiche Elemente jeweils dieselben Bezugszeichen verwendet sind.
Fig. 3 zeigt einen erfindungsgemäßen Halbleiterspeicherbaustein, der ein Speicherzellenfeld 1110 zum Speichern von Dateninformationen umfasst. Im dargestellten Ausführungsbeispiel ist der Halbleiterspeicherbaustein als ein statischer Speicherbaustein mit direktem Zugriff (SRAM) ausgeführt. Es ist jedoch selbstverständlich möglich, die Erfindung auch auf andere Typen von Speicherbausteinen mit direktem Zugriff anzuwenden, inklusive dynamischen Speicherbausteinen mit direktem Zugriff. Obwohl in Fig. 3 nicht dargestellt, umfasst das Speicherzellenfeld 1110 eine Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind. Die Speicherzellen werden durch einen Decoder 1120 abhängig von einer Adresse ausgewählt, die von einem Adressenpuffer 1150 zur Verfügung gestellt wird. Daten werden durch eine Schreibtreiberschaltung 1130 in die ausgewählten Speicherzellen geschrieben und durch einen Abtastverstärker 1140 aus den ausgewählten Speicherzellen ausgelesen.
Der Adressenpuffer 1150 empfängt eine externe Adresse, synchronisiert mit einem Taktsignal KACB, das von einem Taktzwischenspeicher 1160 ausgegeben wird, und stellt die empfangenen Adressen dem Decoder 1120 zur Verfügung. Der Taktzwischenspeicher 1160 arbeitet in Abhängigkeit von einem Test-Flag-Signal SWT, das von einer JTAG- Testlogikschaltung 1170 ausgegeben wird. Beispielsweise gibt, wenn das Test-Flag-Signal SWT inaktiv ist (oder ein normaler Betrieb durchgeführt wird), der Taktzwischenspeicher 1160 ein Taktsignal KACB an den Adressenpuffer 1150 aus, das mit einem von extern, z. B. von einer Speichersteuerschaltung, zur Verfügung gestellten externen Taktsignal XK synchronisiert ist. In diesem Fall hat das Taktsignal KACB die gleiche Periodendauer wie das externe Taktsignal XK.
Wenn das Test-Flag-Signal SWT aktiviert ist, d. h. ein Wafer-Testablauf durchgeführt wird, erzeugt der Taktzwischenspeicher 1160 ein Testperiodensignal TEST_MDB, das mit einem extern z. B. von einem Testgerät bereitgestellten externen Taktsignal XK synchronisiert ist. Das Testperiodensignal TEST_MDB ist ein "Active-Low"-Signal und hat die gleiche Periodendauer wie das externe Taktsignal XK. Das bedeutet, dass wenn das externe Taktsignal XK von einem niedrigen auf einen hohen Pegel wechselt, das Testperiodensignal TEST_MDB von einem hohen auf einen niedrigen Pegel wechselt. Andererseits hat das Testperiodensignal TEST_MDB einen Übergang von einem niedrigen Pegel auf einen hohen Pegel, wenn das externe Taktsignal XK einen Übergang von einem hohen auf einen niedrigen Pegel hat.
Der Halbleiterspeicherbaustein umfasst weiter einen Testtaktgenerator 1180, eine Testtaktsteuerschaltung 1190 und einen Multiplexer 1200. Der Testtaktgenerator 1180 erzeugt ein Testtaktsignal KSC in Abhängigkeit vom Testperiodensignal TEST_MDB, das vom Taktzwischenspeicher 1160 ausgegeben wird. Beispielsweise beginnt der Testtaktgenerator 1180 mit dem Erzeugen des Testtaktsignals KSC in Abhängigkeit von der Aktivierung, z. B. Übergang von einem hohen auf einen niedrigen Pegel, des Testperiodensignals TEST_MDB und beendet die Erzeugung des Testtaktsignals KSC in Abhängigkeit von der Inaktivierung, z. B. Übergang von einem niedrigen auf einen hohen Pegel, des Testperiodensignals TEST_MDB.
Im dargestellten Ausführungsbeispiel ist die Periodendauer des Testtaktsignals KSC kürzer als die Periodendauer des externen Taktsignals XK. Die Periodendauer des Testtaktsignals KSC ist beispielsweise 2,5 ns, 5 ns, 7,5 ns oder 10 ns. Deshalb wird das Testtaktsignal KSC mit einer Mehrzahl von Taktperioden während einer halben Periodendauer, z. B. Phase mit hohem Pegel, des externen Taktsignals XK gebildet. Die Periodendauer des Testtaktsignals KSC kann zudem abhängig von Daten variabel sein, die in einer ersten Optionsschaltung 1210 programmierbar sind, die nachfolgend näher beschrieben wird.
Das vom Testtaktgenerator 1180 erzeugte Testtaktsignal KSC wird zum Taktzwischenspeicher 1160 übertragen. In der Wafer-Testbetriebsart verzögert der Taktzwischenspeicher 1160 das Testtaktsignal KSC um einen Zeitraum und gibt ein Taktsignal KACB an den Adressenpuffer 1150 aus, das durch Invertieren des verzögerten Taktsignals erhalten wird. Der Adressenpuffer 1150 empfängt eine externe Adresse synchron zum Taktsignal KACB.
Wie aus Fig. 3 ersichtlich ist, wird das vom Testtaktgenerator 1180 erzeugte Testtaktsignal KSC auch der Testtaktsteuerschaltung 1190 zur Verfügung gestellt. Die Testtaktsteuerschaltung 1190 erzeugt Testdaten in Abhängigkeit vom Testtaktsignal KSC. Die Testdaten werden über den Multiplexer 1200 an eine Schreibschaltung übertragen, die nachfolgend genauer beschrieben wird. Die Testtaktsteuerschaltung 1190 kann auch feststellen, ob eine Periodenanzahl des Testtaktsignals KSC eine vorgegebene Periodenanzahl erreicht hat. Wenn die vorgegebene Periodenanzahl erreicht ist, aktiviert die Testtaktsteuerschaltung 1190 ein Taktsperrsignal TEST_OFFB, um den Testtaktgenerator 1180 zu deaktivieren, d. h. die Erzeugung des Testtaktsignals KSC zu beenden. Wenn das Testperiodensignal TEST_MDB inaktiv ist, erzeugt der Testtaktgenerator 1180 ein Rücksetzimpulssignal RESET. Durch das Rücksetzimpulssignal RESET wird die Testtaktsteuerschaltung 1190 zurückgesetzt.
In einem Ausführungsbeispiel kann die vom Testtaktsteuergenerator 1190 vorgegebene Periodenanzahl variabel einstellbar sein. Das bedeutet, dass die vom Testtaktsteuergenerator 1190 vorgebbare Periodenanzahl abhängig von Daten variabel sein kann, die in einer zweiten Optionsschaltung 1220 programmiert sind, die nachfolgend näher beschrieben wird.
Wie aus Fig. 3 weiter ersichtlich ist, empfängt der Multiplexer 1200 die Testdaten WBDATA, die von der Testtaktsteuerschaltung 1190 ausgegeben werden, und Daten TDI, die über die JTAG-Testlogikschaltung 1170 angelegt werden. Der Multiplexer 1200 wählt einen Eingang mit den anliegenden Daten in Abhängigkeit von einem Auswahlsignal WBT aus, das von einem Auswahlsignalgenerator 1320 ausgegeben wird. Beispielsweise wählt der Multiplexer 1200, wenn das Auswahlsignal WBT einen niedrigen Pegel hat, die Daten TDI aus, die von der JTAG- Testlogikschaltung 1170 ausgegeben werden. Wenn das Auswahlsignal WBT einen hohen Pegel hat, wählt der Multiplexer 1200 die Testdaten WBDATA aus, die von der Testtaktsteuerschaltung 1190 ausgegeben werden.
Der Auswahlsignalgenerator 1320 kann ein NAND-Gatter G0 und einen Inverter INV0 umfassen. Das von der JTAG-Testlogikschaltung 1170 ausgegebene Test-Flag-Signal SWT wird an einen Eingangsanschluss des NAND-Gatters G0 angelegt und ein Steuersignal ENWBT wird an einen anderen Eingangsanschluss des NAND-Gatters G0 angelegt. Das Steuersignal ENWBT zeigt an, ob die intern erzeugten Daten oder die Daten, die von extern, d. h. über die JTAG-Testlogikschaltung 1170, eingegeben wurden, ausgewählt sind. Das Steuersignal ENWBT kann von extern zur Verfügung gestellt werden oder intern von einer nicht dargestellten Optionsschaltung erzeugt werden.
Der Halbleiterspeicherbaustein umfasst ferner einen Dateneingangspuffer 1230, ein Eingangsregister 1240, einen Eingangstreiber 1250, einen Datenleitungstreiber 1260, einen Datenzwischenspeicher 1270 und einen Datenausgangspuffer 1280. Der Dateneingangspuffer 1230 wird von dem Test-Flag-Signal SWT gesteuert, das von der JTAG- Testlogikschaltung 1170 ausgegeben wird. Während des Normalbetriebs empfängt der Dateneingangspuffer 1230 Datenbits DINi (i = 0 bis m), die über nicht dargestellte Eingangs/Ausgangs-Anschlüsse oder Eingangs/Ausgangs-Kontakte eingegeben werden und gibt die empfangenen Datenbits DINi an das Eingangsregister 1240 aus.
Während einer Wafer-Testbetriebsart ist der Dateneingangspuffer 1230 entsprechend dem Test-Flag-Signal SWT von der JTAG- Testlogikschaltung 1170 gesperrt. Das Eingangsregister 1240 puffert das Ausgangssignal des Multiplexers 1200 oder ein Ausgangssignal des Dateneingangspuffers 1230. Die zwischengespeicherten Daten werden durch den Eingangstreiber 1250 an die Schreibtreiberschaltung 1130 übertragen.
Der Datenleitungstreiber 1260 treibt in Abhängigkeit von Datenbits, die vom Abtastverstärker 1140 ausgegeben werden, die zugehörigen Datenleitungen MDLi. Der Datenzwischenspeicher 1270 puffert die Datenbits auf den Datenleitungen MDLi. Die zwischengespeicherten Daten werden über den Datenausgangspuffer 1280 nach extern übertragen.
Obwohl in Fig. 3 nicht dargestellt, ist es dem Fachmann allgemein bekannt, dass jede einzelne Datenleitung (nicht dargestellt) aus einem Datenleitungspaar bestehen kann, um auch die komplementären Datensignale zu übertragen.
In dem dargestellten Ausführungsbeispiel bilden die Schreibtreiberschaltung 1130, das Eingangsregister 1240 und der Eingangstreiber 1250 eine Datenschreibschaltung, um Daten in einen bestimmten Bereich des Speicherzellenfeldes 1110 zu schreiben, der von einer Adresse adressiert wird, die vom Adressenpuffer 1150 ausgegeben wird. Der Abtastverstärker 1140, der Datenleitungstreiber 1260 und der Datenzwischenspeicher 1270 bilden eine Datenleseschaltung zum Auslesen von Daten aus den bestimmten Bereichen des Speicherzellenfeldes 1110.
Der Halbleiterspeicherbaustein umfaßt weiter einen ersten Zwischenspeicherpulsgenerator 1290, einen zweiten Zwischenspeicherpulsgenerator 1300 und einen Komparator 1310. Der erste Zwischenspeicherpulsgenerator 1290 erzeugt in Abhängigkeit vom externen Taktsignal XK ein erstes und ein zweites Pulssignal KDO1 und KDO2 und ein verzögertes Signal KOD des externen Taktsignals XK. Der erste Zwischenspeicherpulsgenerator 1290 erzeugt das erste Zwischenspeicherpulssignal KDO1 in Abhängigkeit von einem Übergang des externen Taktsignals XK von einem niedrigen auf einen hohen Pegel und das zweite Zwischenspeicherpulssignal KDO2 in Abhängigkeit von einem Übergang des externen Taktsignals XK von einem hohen auf einen niedrigen Pegel. Zudem verzögert der erste Zwischenspeicherpulsgenerator 1290 das externe Taktsignal XK und gibt es aus. Das verzögerte Taktsignal KOD wird als Precharge-Signal für den Komparator 1310 benutzt, der anschließend genauer beschrieben wird. Der zweite Zwischenspeicherpulsgenerator 1300 ist an eine der Datenleitungen MDLi gekoppelt und erzeugt ein drittes Zwischenspeicherpulssignal KCOND in Abhängigkeit von einem Übergang des Signals auf der einen Datenleitung.
Der Komparator 1310 ist an einen Ausgang des Datenzwischenspeichers 1270 angekoppelt und arbeitet, wie in Fig. 3 dargestellt, in Abhängigkeit von den Signalen KDO1, KDO2, KOD, KCOND und dem Test- Flag-Signal SWT, das von der JTAG-Testlogikschaltung 1170 ausgegeben wird. Der Komparator 1310 stellt fest, ob die in jeder Periode des Testtaktsignals KSC ausgelesenen Datenbits den gleichen Wert haben. Außerdem stellt der Komparator 1310 fest, ob die ausgelesenen Datenbits auf einer bestimmten Datenleitung den gleichen Wert haben. Konsequenterweise verbindet der Komparator 1310 zwei Arten von Feststellungen und gibt das Ergebnis als Markier- bzw. Flag-Signal FLAG mit einem hohen Pegel oder mit einem niedrigen Pegel über eine Testdatenausgangsanschlussfläche TDO nach extern aus, z. B. an ein Testgerät. Der Komparator 1310 gibt auch Daten, die in einer letzten Periode des internen Testtaktsignals KSC ausgelesen wurden, über die Testdatenausgangsanschlussfläche TDO aus, wenn der nächste externe Takt XK auf einem niedrigen Pegel ist.
Eine beispielhafte Ausführungsform des in Fig. 3 gezeigten Testtaktgenerators 1180 ist in Fig. 4 dargestellt. Wie aus Fig. 4 ersichtlich ist, umfasst der Testtaktgenerator 1180 ein NAND-Gatter G1, NOR-Gatter G2 und G3, Inverter INV1 bis INV13, Pulsgeneratoren SP1, SP2 und SP3, einen PMOS-Transistor M1, NMOS-Transistoren M2 und M3, Verzögerungsglieder D1 bis D4 und eine Auswahleinheit SW1, die beispielhaft wie in Fig. 4 dargestellt verschaltet sind. Die NOR-Gatter G2 und G3, die Inverter INV9, INV10 und INV11, die Verzögerungsglieder D1 bis D4 und die Auswahleinheit SW1 können einen Ringoszillator bilden. Jedes der Verzögerungsglieder D1 bis D4 hat zwei Pulsgeneratoren SP und zwei Verzögerungskomponenten UDC, die wie in Fig. 4 und 5 dargestellt verschaltet sein können. Die Funktionsweise des Testtaktgenerators 1180 wird nachfolgend beschrieben.
Vor der Beschreibung der Funktionsweise wird vorausgesetzt, dass ein Signal mit einem hohen Pegel in einem Zwischenspeicher, der die Inverter INV5 und INV6 umfasst, zwischengespeichert ist, wenn das Testperiodensignal TEST_MDB auf einem niedrigen Pegel ist. Unter diesen Voraussetzungen hat ein Ausgangsignal KSC_OFF des Inverters INV8 einen hohen Pegel, während das Testtaktsignal KSC auf einem niedrigen Pegel gehalten wird. Wenn das Testperiodensignal TEST_MDB von einem hohen Pegel auf einen niedrigen Pegel übergeht, wechselt ein Ausgangssignal des Inverters INV1 von einem hohen Pegel auf einen niedrigen Pegel und der Pulsgenerator SP1 erzeugt ein kurzes Pulssignal KTB_MDR. Der PMOS-Transistor M1 wird durch das kurze Pulssignal KTB_MDR leitend geschaltet und der Knoten N1 bekommt einen hohen Pegel. Deshalb wird ein Signal mit einem niedrigen Pegel in den Zwischenspeicher INV5 und INV6 zwischengespeichert. Wenn das Signal KSC_OFF mit einem niedrigen Pegel jeweils an einen Eingangsanschluss der NOR-Gatter G2 bzw. G3 angelegt wird, wird das Testtaktsignal KSC mit einer definierten Periodendauer durch die Verzögerungsglieder D1 bis D4 erzeugt.
Wenn das Testtaktsignal KSC die vorbestimmte Periodenanzahl erreicht hat, wechselt ein Taktsperrsignal TEST_OFFB von einem hohen Pegel auf einen niedrigen Pegel. Der Pulsgenerator SP3 erzeugt ein "Active- Low"-Pulssignal in Abhängigkeit von einem Übergang des Taktsperrsignals TEST_OFFB von einem hohen Pegel auf einen niedrigen Pegel. Deshalb wird der NMOS-Transistor M3 leitend geschaltet, um den Knoten N1 auf einen niedrigen Pegel zu legen. Das bedeutet, dass der hohe Pegel des Signals KSC_OFF jeweils an einen Eingangsanschluss der NOR-Gatter G2 bzw. G3 angelegt wird, um die Erzeugung des Testtaktsignals KSC zu beenden. Anschließend wechselt, wenn das Testperiodensignal TEST_MDB von einem niedrigen Pegel auf einen hohen Pegel übergeht, d. h. das externe Taktsignal XK einen Übergang von hohem Pegel auf niedrigen Pegel zeigt, ein Ausgang des Inverters INV2 von einem hohen Pegel auf einen niedrigen Pegel. Des weiteren erzeugt der Pulsgenerator SP2 ein "Active-Low"-Pulssignal in Abhängigkeit von einem Übergang eines anliegenden Eingangssignals von einem hohen Pegel auf einen niedrigen Pegel. Das vom Pulsgenerator SP2 ausgegebene "Active-Low"-Pulssignal wird über die Inverter INV3, INV12 und INV13 als Rücksetzsignal RESET ausgegeben. Das Rücksetzsignal RESET wird benutzt, um die Testtaktsteuerschaltung 1190 zurückzusetzen.
Die Periodendauer des Testtaktsignals KSC kann durch die Auswahleinheit SW1 variiert werden. Das bedeutet, dass die Auswahleinheit SW1 Ausgangssignale der Verzögerungsglieder D1 bis D4 empfängt und eines von ihnen in Abhängigkeit von einem Auswahlsignal PSELi (i = 1 bis 4) von der ersten Optionsschaltung 1210 als Eingangssignal auswählt. Beispielsweise wählt die Auswahleinheit SW1 das Ausgangssignal des Verzögerungsglieds D1 aus, wenn das Auswahlsignal PSEL1 aktiviert ist, und wählt das Ausgangssignal des Verzögerungsglieds D2 aus, wenn das Auswahlsignal PSEL2 aktiviert ist. Die Auswahleinheit SW1 wählt das Ausgangssignal des Verzögerungsglieds D3 aus, wenn das Auswahlsignal PSEL3 aktiviert ist, und wählt das Ausgangssignal des Verzögerungsglieds D4 aus, wenn das Auswahlsignal PSEL4 aktiviert ist. Wenn das Ausgangssignal des Inverters INV9 eine kleine Anzahl von Verzögerungsgliedern passiert, wird die Periodendauer des Testtaktsignals KSC kürzer. Wenn das Ausgangssignal des Inverters INV9 eine große Anzahl von Verzögerungsgliedern passiert, wird die Periodendauer des Testtaktsignals KSC länger. Auf diese Weise kann das Testtaktsignal eine variable Periodendauer haben, die beispielsweise 2,5 ns, 5,0 ns, 7,5 ns oder 10 ns beträgt.
Fig. 6 zeigt ein Schaltbild einer beispielhaften Ausführungsform einer in Fig. 3 gezeigten Testtaktsteuerschaltung 1190. Die Testtaktsteuerschaltung 1190 kann sieben T-Flip-Flops TFF1 bis TFF7, ein D-Flip-Flop DFF und zwei Auswahleinheiten SW2 und SW3 umfassen, die so verschaltet sind, wie es in Fig. 6 dargestellt ist. Die T-Flip-Flops TFF1 bis TFF7 und das D-Flip-Flop DFF werden vom Rücksetzsignal RESET zurückgesetzt, das vom Testtaktgenerator 1180 ausgegeben wird. Die T-Flip-Flops TFF1 bis TFF7 wirken als Teiler, um das Testtaktsignal KSC zu teilen. Das D-Flip-Flop DFF gibt das Taktsperrsignal TEST_OFF aus, wobei ein Übergang des Ausgangssignals des T-Flip-Flops TFF7 von einem niedrigen auf einen hohen Pegel zwischengespeichert wird, um einen Übergang von einem hohen auf einen niedrigen Pegel zu erhalten. Der Übergang von einem niedrigen auf einen hohen Pegel des Ausgangssignals des T-Flip-Flops TFF7 bedeutet, dass die gewünschte Periodenanzahl des Testtaktsignals KSC erzeugt wurde.
Die Auswahleinheit SW2 empfängt die Ausgangssignale der T-Flip- Flops TFF3 und TFF4 und wählt eines seiner Eingangssignale in Abhängigkeit von einem Auswahlsignal CSEL1 aus, das von der in Fig. 3 dargestellten zweiten Optionsschaltung 1220 ausgegeben wird. Die Auswahleinheit SW3 empfängt die Ausgangssignale der T-Flip-Flops TFF3 und TFF5 und wählt eines ihrer Eingangssignale in Abhängigkeit von einem Auswahlsignal CSEL2 aus, das von der in Fig. 3 dargestellten zweiten Optionsschaltung 1220 ausgegeben wird. Daraus resultiert, dass die zu bestimmende Periodenanzahl des Testtaktsignals KSC durch eine Veränderung der Anzahl von T-Flip-Flops, die das Testtaktsignal KSC durchlaufen muss, variiert werden kann.
Von den T-Flip-Flops TFF1 bis TFF7, die einen Teiler bilden, kann das Ausgangssignal eines T-Flip-Flops verwendet werden, um die Testdaten WBDATA auszugeben, die im Speicherzellenfeld 1110 benutzt werden. Das bedeutet, dass Daten, die im Speicherzellenfeld 1110 benutzt werden, intern erzeugt werden können, ohne dass von außerhalb irgendwelche Daten eingegeben werden müssen. Aus diesem Grund ist es dem Fachmann klar, dass verschiedene Testmuster produziert werden können.
Fig. 7 zeigt ein Schaltbild einer beispielhaften Ausführungsform des in Fig. 3 gezeigten zweiten Zwischenspeicherpulsgenerators 1300. Der zweite Zwischenspeicherpulsgenerator 1300 kann ein NAND-Gatter G5, ein NOR-Gatter G6, einen Inverter INV28, einen Pulsgenerator SP mit mehreren Invertern INV29 bis INV33 und einem NAND-Gatter G7 und ein Verzögerungsglied DU mit mehreren Invertern INV34 bis INV37 umfassen, die beispielsweise wie in Fig. 7 dargestellt verschaltet sind. Der zweite Zwischenspeicherpulsgenerator 1300 kann an eine Datenleitung MDL der mehreren Datenleitungen MDLn und an ihre komplementäre Datenleitung MDLB angekoppelt sein und erzeugt das dritte Zwischenspeicherpulssignal KCOND in Abhängigkeit von einem Signalübergang auf der Datenleitung MDL1.
Fig. 8 zeigt ein Schaltbild einer beispielhaften Ausführungsform des in Fig. 3 gezeigten Komparators 1310. Der Komparator 1310 umfaßt einen ersten, einen zweiten und einen dritten Detektor 1311, 1312 und 1313, einen Ausgangszwischenspeicher 1314, D-Flip-Flops DFF2, DFF3, DFF4 und DFF5, einen Multiplexer 1315 und einen Inverter INV38. Der erste Detektor 1311 empfängt die Datenbits MDATAi (i = 0 bis 8), die vom Datenzwischenspeicher 1270 in jeder Periode des Testtaktsignals KSC ausgegeben werden, und erkennt, ob die eingegebenen Datenbits MDATAi den gleichen Wert haben. Der erste Detektor 1311 gibt ein erstes Detektionssignal AIO_FLAG mit einem hohen oder einem niedrigen Pegel als Erkennungsergebnis aus. Die Datenbits MDATAi, die in den Komparator 1310 eingegeben werden, gehören jeweils zu einem der nicht dargestellten Eingangs/Ausgangs-Anschlüsse.
Der erste Detektor 1311 kann neun Datenzwischenspeicher 1311a bis 1311i und acht Komparatoren COM1 bis COM8 umfassen, die wie in Fig. 9 dargestellt verschaltet sind. Das bedeutet, dass jeder der Komparatoren COM1 bis COM8 zwei Eingangswerte miteinander vergleicht. Jeder der Komparatoren COM1 bis COM8 kann beispielsweise durch ein Exklusiv-ODER-Gatter gebildet sein. Wenn alle Datenbits MDATA0 bis MDATA8 den gleichen Wert haben bzw. die aufgerufenen Speicherzellen normal sind, nimmt das erste Detektionssignal AIO_FLAG einen hohen Pegel an. Wenn wenigstens eines der Datenbits MDATA0 bis MDATA8 einen von den anderen Datenbits verschiedenen Wert hat bzw. die aufgerufenen Speicherzellen nicht normal sind, nimmt das erste Detektionssignal AIO_FLAG einen niedrigen Pegel an.
Wieder bezugnehmend auf Fig. 8 puffert das D-Flip-Flop DFF3 ein bestimmtes Datenbit, z. B. MDATA0, von den eingegebenen Datenbits MDATA0 bis MDATA8 in Abhängigkeit vom Zwischenspeichersignal KCOND des zweiten Zwischenspeicherpulsgenerators 1300 und überträgt das zwischengespeicherte Datenbit MDATA0 über den Inverter INV38 zum zweiten Detektor 1312. Der zweite Detektor 1312 erkennt in Abhängigkeit von einem Ausgangssignal MDATA0A des D-Flip-Flops DFF3 und in Abhängigkeit von einem Ausgangssignal /MDATA0A des Inverters INV38, ob das Datenbit MDATA0 während jeder Periode des Testtaktsignals KSC den gleichen Wert hat. Der zweite Detektor 1312 gibt ein zweites Detektionssignal SIO_FLAG mit einem hohen oder einem niedrigen Pegel als Erkennungsergebnis aus. Das zweite Detektionssignal SIO_FLAG wird zum dritten Detektor 1313 übertragen. Der zweite Detektor 1312 umfasst PMOS-Transistoren M4 und M7, NMOS- Transistoren M5, M6, M8 und M9, Inverter INV39 bis INV42 und ein NAND-Gatter G8, die wie in Fig. 8 dargestellt verschaltet sind. Je ein Inverterpaar (INV39, INV40) und (INV41, INV42) bildet einen Zwischenspeicher LAT1 bzw. LAT2. Jeder der Zwischenspeicher LAT1 bzw. LAT2 wird während einer Phase mit niedrigem Pegel eines Signals KOD durch den zugehörigen PMOS-Transistor M4 bzw. M7 vorgeladen.
Das D-Flip-Flop DFF2 puffert das erste Detektionssignal AIO_FLAG, das vom ersten Detektor 1311 ausgegeben wird, in Abhängigkeit vom dritten Zwischenspeicherpulssignal KCOND und überträgt das zwischengespeicherte Signal AIO_FLAG zum dritten Detektor 1313. Der dritte Detektor 1313 umfaßt einen PMOS-Transistor M10, NMOS- Transistoren M11 bis M13 und Inverter INV43 bis INV47, die wie in Fig. 8 dargestellt verschaltet sind. Die Inverter INV44 und INV45 bilden einen Zwischenspeicher LAT3, der während einer Phase mit niedrigem Pegel des Signals KOD durch den PMOS-Transistor M10 vorgeladen wird. Der dritte Detektor 1313 empfängt das erste Detektionssignal AIO_FLAG und das zweite Detektorsignal SIO_FLAG und erkennt, ob wenigstens eines der eingegebenen Signale AIO_FLAG bzw. SIO_FLAG einen niedrigen Pegel hat. Der niedrige Pegel eines Eingangssignals bedeutet, dass wenigstens eine oder möglicherweise alle der augenblicklich aufgerufenen Speicherzellen defekt sind.
Das D-Flip-Flop DFF4 puffert in Abhängigkeit von dem zweiten Zwischenspeicherpulssignal KDO2 ein Ausgangssignal des dritten Detektors 1313, und das D-Flip-Flop DFF5 puffert in Abhängigkeit von dem ersten Zwischenspeicherpulssignal KDO1 das auf der bestimmten Datenleitung anliegende Datenbit MDATA0. Der Ausgangszwischenspeicher 1314 puffert in Abhängigkeit von dem ersten Zwischenspeicherpulssignal KDO1 das Ausgangssignal des D-Flip-Flops DFF4 und in Abhängigkeit von dem zweiten Zwischenspeicherpulssignal KDO2 das Ausgangssignal des D-Flip-Flops DFF5. Der Ausgangszwischenspeicher 1314 kann Inverter INV48 bis INV51 und Transfer-Gatter TG1 und TG2 umfassen, die wie in Fig. 8 dargestellt verschaltet sind. Ein im Ausgangszwischenspeicher 1314 zwischengespeichertes Flag-Signal FLAG wird, gesteuert durch das Test-Flag-Signal SWT, über den Multiplexer 1315 ausgegeben. Der Multiplexer 1315 kann in Abhängigkeit von dem Test-Flag-Signal SWT das Signal DOUT von der JTAG- Testlogikschaltung 1170 auswählen. Das bedeutet, dass der Multiplexer 1315 während eines Testvorgangs, aber nicht während des Wafer- Testvorgangs, in Abhängigkeit vom Test-Flag-Signal SWT das Signal DOUT auswählt. Das Flag-Signal FLAG kann während einer Phase mit hohem Pegel des nächsten externen Taktsignals zu einem nicht dargestellten, an der Testausgangsanschlussfläche TDO angeschlossenen Testgerät übertragen werden. Verglichene Daten werden während einer Phase mit niedrigem Pegel des nächsten externen Taktsignals zu dem an der Testausgangsanschlussfläche TDO angeschlossenen Testgerät übertragen.
Die Lese/Schreib-Testabläufe beispielhafter Ausführungsformen des erfindungsgemäßen Halbleiterspeicherbausteins werden im Zusammenhang mit den in den Fig. 10A und 10B dargestellten Zeitablaufdiagrammen näher beschrieben.
In einer Wafer-Testbetriebsart werden intern erzeugte oder von extern durch die JTAG-Testlogikschaltung empfangene Daten in einem Schreib-Testbetrieb während jeder Periode des Testtaktsignals KSC wiederholt in ein Speicherzellenfeld 1110 geschrieben. Die geschriebenen Daten werden in einem Lese-Testbetrieb während jeder Periode des Testtaktsignals KSC wiederholt ausgelesen. Weil die Daten in Abhängigkeit von einem internen Testtaktsignal KSC mit einer kurzen Periodendauer, das intern während einer halben Periode des externen Taktsignals XK erzeugt wird, geschrieben und ausgelesen werden, sind die Speicherzellen in der gleichen Testzeit einer relativ hohen Belastung ausgesetzt. Als nächstes wird ein Wafer-Testbetrieb beschrieben, der die intern erzeugten, zu schreibenden Daten benutzt.
Der Halbleiterspeicherbaustein kommt dadurch in die Wafer- Testbetriebsart, dass die JTAG-Testlogikschaltung 1170 dazu gebracht wird, das Test-Flag-Signal SWT zu aktivieren und auf einen hohen Pegel zu legen. Während das externe Taktsignal XK mit einer vorgegebenen Periodendauer von beispielsweise 200 ns auf hohem Pegel gehalten wird, wird das Testtaktsignal KSC erzeugt, das eine kürzere Periodendauer als das externe Taktsignal XK hat. Der Schreib-Testbetrieb wird synchronisiert mit dem Testtaktsignal KSC durchgeführt. Der Schreib- Testbetrieb wird unten im Detail beschrieben.
Wenn das externe Taktsignal XK von einem niedrigen auf einen hohen Pegel wechselt, aktiviert der Taktzwischenspeicher 1160 synchronisiert mit dem externen Taktsignal XK das Testperiodensignal TEST_MDB.
Der Pulsgenerator SP1 des Testtaktgenerators 1180 erzeugt ein "Active-Low"-Pulssignal KTB_MDR, wenn das Testperiodensignal TEST_MDB aktiviert wird. Dadurch ist das Eingangssignal KSC_OFF an den NOR-Gattern G2 und G3 auf einem niedrigen Pegel. Dadurch beginnt der Ringoszillator im Testtaktgenerator 1180 mit der Erzeugung des Testtaktsignals KSC.
Das erzeugte Testtaktsignal KSC wird über den Taktzwischenspeicher 1160 zum Adressenpuffer 1150 und gleichzeitig zur Testtaktsteuerschaltung 1190 übertragen. Der Adressenpuffer 1150 empfängt eine externe Adresse synchronisiert mit dem Taktsignal KACB, das durch den Taktzwischenspeicher 1160 übertragen wird, und überträgt die empfangene Adresse zum Decoder 1120. Die Testtaktsteuerschaltung 1190 erzeugt die Testdaten WBDATA in Abhängigkeit vom Testtaktsignal KSC. Wenn beispielsweise das Ausgangssignal des dritten T-Flip-Flops TFF3 der Testtaktsteuerschaltung 1190 als Testdaten WBDATA ausgegeben wird, dann haben die Testdaten WBDATA ein Muster wie "00001111 ". Jeder Bitwert der Testdaten WBDATA wird für eine Periodendauer des Testtaktsignals KSC gehalten.
Die erzeugten Testdaten WBDATA werden durch den Multiplexer 1200 in das Eingangsregister 1240 übertragen. Das Eingangsregister 1240 überträgt die eingegebenen Testdaten über den Eingangstreiber 1250 zu der Schreibtreiberschaltung 1130. Die Testdaten WBDATA können dann in einen bestimmten Bereich des Speicherzellenfeldes 1110 geschrieben werden, der entsprechend der Adresse, die vom Adressenpuffer 1150 ausgegebenen wird, in herkömmlicher Weise adressiert wird. Während jeder Periode des Testtaktsignals KSC können die Testdaten WBDATA in den bestimmten Bereich geschrieben werden.
Die Testtaktsteuerschaltung 1190 überprüft, ob die gewünschte Anzahl von Testtaktsignalen KSC erzeugt wurde. Wenn dem so ist, dann aktiviert die Testtaktsteuerschaltung 1190 das Taktsperrsignal TEST_OFFB und legt es auf einen niedrigen Pegel. Mit einem Übergang von einem hohen auf einen niedrigen Pegel des Taktsperrsignals TEST_OFFB wird der Knoten N1 des Testtaktgenerators 1180 durch den NMOS- Transistor M3 mit der Massespannung verbunden. Dadurch werden die Eingangssignale der NOR-Gatter G2 und G3 auf einen hohen Pegel gelegt. Daraufhin beendet der Testtaktgenerator 1180 die Erzeugung des Testtaktsignals KSC.
Mit einem Übergang von einem hohen auf einen niedrigen Pegel des externen Taktsignals XK wird das Testperiodensignal TEST_OFFB auf hohen Pegel deaktiviert. Mit einem Übergang von einem niedrigen auf einen hohen Pegel des Testperiodensignals TEST_OFFB wechselt der Ausgang des Inverters (NV2 im Testtaktgenerator 1180 von einem hohen Pegel auf einen niedrigen Pegel. Der Pulsgenerator SP2 im Testtaktgenerator 1180 erzeugt ein "Active-Low"-Pulssignal in Abhängigkeit von einem Übergang seines Eingangssignals von einem hohen auf einen niedrigen Pegel das "Active-Low"-Pulssignal, das vom Pulsgenerator SP2 ausgegeben wird, wird über die Inverter INV3, INV12 und INV13 als Rücksetzsignal RESET ausgegeben. Die Testtaktsteuerschaltung 1190 kann vom Rücksetzsignal RESET zurückgesetzt werden.
Wie oben beschrieben, wird der Schreib-Testbetrieb für jede Periode des Testtaktsignals KSC wiederholt. Wenn das externe Taktsignal XK einen niedrigen Pegel annimmt, geht der Halbleiterspeicherbaustein in eine Bereitschaftsbetriebsart. Wenn das externe Taktsignal XK wieder einen hohen Pegel annimmt, wird ein Schreib- oder ein Lese-Testablauf durchgeführt. Der Schreib-Testablauf wird im Wesentlichen so durchgeführt wie oben beschrieben, während der Lese-Testablauf wie nachfolgend beschrieben durchgeführt wird.
Wenn das externe Taktsignal XK wieder von einem niedrigen auf einen hohen Pegel wechselt, wird das Testtaktsignal KSC mit einer kürzeren Periodendauer als das externe Taktsignal XK erzeugt. Synchronisiert mit dem Testtaktsignal KSC kann der Lese-Testablauf durchgeführt werden. Der Lese-Testablauf wird unten im Detail beschrieben.
Wie in Fig. 10B dargestellt, wird vor dem Übergang des externen Taktsignals XK von einem niedrigen auf einen hohen Pegel das Signal KOD als Vorladesignal auf einem niedrigen Pegel gehalten. Wenn die PMOS- Transistoren M4, M7 und M10 im Komparator 1310 von dem Signal KOD mit einem niedrigen Pegel leitend geschaltet werden, werden die Zwischenspeicher LAT1, LAT2 und LAT3 des Komparators 1310 auf niedrigen Pegel initialisiert. Das bedeutet, dass die Detektorsignale AIO_FLAG und SIO_FLAG einen hohen Pegel annehmen.
Wenn das externe Taktsignal XK von einem niedrigen auf einen hohen Pegel wechselt, aktiviert der Taktzwischenspeicher 1160 das Testperiodensignal TEST_MDB synchronisiert mit dem externen Taktsignal XK. Der Pulsgenerator SP1 des Testtaktgenerators 1180 erzeugt ein "Active-Low"-Pulssignal KTB_MDR, wenn das Testperiodensignal TEST_MDB aktiviert wird. Dies legt das Eingangssignal KSC_OFF der NOR-Gatter G2 und G3 auf einen niedrigen Pegel. Daraufhin beginnt der Ringoszillator des Testtaktgenerators 1180 mit dem Erzeugen des Testtaktsignals KSC.
Das erzeugte Testtaktsignal KSC wird über den Taktzwischenspeicher 1160 zum Adressenpuffer 1150 und zur Testtaktsteuerschaltung 1190 übertragen. Der Adressenpuffer 1150 empfängt eine externe Adresse synchronisiert mit dem Taktsignal KACB, das durch den Taktzwischenspeicher 1160 übertragen wird, und überträgt die empfangene Adresse zum Decoder 1120. Der Abtastverstärker 1140 liest Daten aus einem bestimmten Bereich des Speicherzellenfelds 1110 aus, der vom Decoder 1120 adressiert wird. Die ausgelesenen Datenbits werden über den Datenleitungstreiber 1260 zu den Datenleitungen MDLi (i = 0 bis 8) übertragen. Der Datenzwischenspeicher 1270 puffert die Datenbits auf den Datenleitungen MDLi.
Während des Lese-Testablaufs werden die im Datenzwischenspeicher 1270 zwischengespeicherten Datenbits zum Komparator 1310 übertragen. Der erste Detektor 1311 des Komparators 1310 erkennt, ob die eingegebenen Datenbits den gleichen Wert haben. Der erste Detektor 1311 gibt beispielsweise, wenn die eingegebenen Datenbits den gleichen Wert haben, das erste Detektionssignal AIO_FLAG mit einem hohen Pegel aus. Das ausgegebene erste Detektionssignal AIO_FLAG wird im D-Flip-Flop DFF2 zwischengespeichert, synchronisiert mit dem Zwischenspeicherpulssignal KCOND. Das zwischengespeicherte erste Detektionssignal AIO_FLAG wird zum dritten Detektor 1313 übertragen.
Das Zwischenspeicherpulssignal KCOND wird während jeder Periode des Testtaktsignals KSC erzeugt, synchronisiert mit dem Signalübergang auf der bestimmten Datenleitung MDL, wie in Fig. 10B dargestellt.
Das D-Flip-Flop DFF3 ist mit dem Zwischenspeicherpulssignal KCOND synchronisiert und puffert das Datenbit MDATA0 von den eingegebenen Datenbits MDATAi, das zu der bestimmten Datenleitung gehört. Das zwischengespeicherte Datenbit MDATA0 wird direkt und über den Inverter INV38 zum zweiten Detektor 1312 übertragen. In Abhängigkeit von den eingegebenen Signalen MDATA0A und /MDATA0A erkennt der zweite Detektor 1312, ob die Datenbits MDATA0 auf der bestimmten Datenleitung den gleichen Wert wie das Datenbit in einer vorherigen Periode des Testtaktsignals KSC haben.
Beispielsweise kann das Datenbit MDATA0, das in der vorherigen Periode angesprochen wurde, den Wert "0" haben, und das Datenbit MDA- TA0, das in der nachfolgenden Periode angesprochen wird, den Wert "1 ". In diesem Fall liegt, weil das Datenbit MDATA0, das in der vorherigen Periode angesprochen wurde, den Wert "0" hat, an einem Eingang des NAND-Gatters G8 ein niedriger Pegel und am anderen Eingang ein hoher Pegel an. Dadurch wird das zweite Detektionssignal SIO_FLAG auf hohem Pegel gehalten. Wenn das Datenbit MDATA0, das in der nachfolgenden Periode angesprochen wird, den Wert "0" hat, behalten die Eingangssignale zur Erzeugung des zweiten Detektionssignals SIO_FLAG ihre bisherigen logischen Zustände. Das bedeutet, dass wenn das Datenbit, das in der nachfolgenden Periode angesprochen wird, den Wert "0" hat, das zweite Detektionssignal SIO_FLAG auf einem hohen Pegel bleibt. Wenn das Datenbit, das in der nachfolgenden Periode angesprochen wird, den Wert "1" hat, haben die Eingangssignale zur Erzeugung des zweiten Detektionssignals SIO_FLAG alle einen hohen Pegel. Das führt zu einem Übergang des zweiten Detektionssignals SIO_FLAG von einem hohen auf einen niedrigen Pegel.
Das Erkennungsergebnis des ersten Detektors 1311 und das Erkennungsergebnis des zweiten Detektors 1312 werden gleichzeitig an den dritten Detektor 1313 angelegt. Der dritte Detektor 1313 erkennt, ob wenigstens eines der eingegebenen Signale AIO_FLAG und SIO_FLAG einen niedrigen Pegel hat. Die Tatsache, dass ein Eingangssignal einen niedrigen Pegel hat, bedeutet, dass die augenblicklich angesprochenen Speicherzellen defekt sind. Die oben beschriebenen Abtast- und Erkennungsvorgänge können wiederholt während jeder Periode des Testtaktsignals KSC ausgeführt werden. Daraus ergibt sich, dass Endergebnisse der Lese-Testabläufe, die wiederholt während einer aktivierten Phase des Testperiodensignals TEST_MDB oder bei einem hohen Pegel des externen Taktsignals XK durchgeführt werden, temporär im dritten Detektor 1313 gespeichert werden.
Wie in Fig. 10B dargestellt ist, wird, wenn das externe Taktsignal XK von einem niedrigen auf einen hohen Pegel wechselt, das erste Zwischenspeicherpulssignal KDO1 vom ersten Zwischenspeicherpulsgenerator 1290 erzeugt. Das erlaubt dem D-Flip-Flop DFF5, ein Datenbit, beispielsweise MDATA0, auf der bestimmten Datenleitung zwischenzuspeichern. In diesem Fall ist das im D-Flip-Flop DFF5 zwischengespeicherte Datenbit ein solches, das als letztes in einer vorherigen Periode angesprochen wurde. Wenn das erste Zwischenspeicherpulssignal KDO1 erzeugt wird, dann puffert der Ausgangszwischenspeicher 1314 das Ausgangssignal des Flip-Flop DFF4, synchronisiert mit dem zweiten Zwischenspeicherpulssignal KDO2. Dies wird nachfolgend im Detail beschrieben.
Das Datenbit, das als letztes in einer (N-1)-ten Periode des externen Taktsignals XK angesprochen wurde, wird im D-Flip-Flop DFF5 synchronisiert mit dem ersten Zwischenspeicherpulssignal KDO1 in einer N-ten Periode des externen Taktsignals XK oder mit einem Übergang des externen Taktsignals XK der N-ten Periode von einem niedrigen auf einen hohen Pegel zwischengespeichert. Als Testergebnis der (N-1)-ten Periode wird der Ausgang des D-Flip-Flops DFF4 über den Ausgangszwischenspeicher 1314 zur Testdatenausgangsanschlussfläche TDO synchronisiert mit dem ersten Zwischenspeicherpulssignal KDO1 in der N-ten Periode des externen Taktsignals XK oder mit dem Übergang des externen Taktsignals XK der N-ten Periode von einem niedrigen auf einen hohen Pegel übertragen. Ein Signal COMPARE_FLAG, welches das Ergebnis des Lese-Testablaufs anzeigt, der in der N-ten Periode des externen Taktsignals XK durchgeführt wurde, wird im D-Flip-Flop DFF4 zwischengespeichert, synchronisiert mit dem zweiten Zwischenspeicherpulssignal KDO2, wenn das externe Taktsignal XK der N-ten Periode von einem hohen auf einen niedrigen Pegel wechselt oder wenn das zweite Zwischenspeicherpulssignal KDO2 erzeugt wird. Das Ausgangssignal des D-Flip-Flops DFF5 ist ein Datenbit, das zu einer bestimmten Datenleitung gehört und ist eines der Datenbits, die als letztes in der (N-1)-ten Periode des externen Taktsignals XK angesprochen wurden. Wenn das externe Taktsignal XK der N-ten Periode von einem hohen Pegel auf einen niedrigen Pegel wechselt oder wenn das zweite Zwischenspeicherpulssignal KDO2 erzeugt wird, wird das Ausgangssignal des D-Flip-Flops DFF5 über den Ausgangszwischenspeicher 1314 zur Testdatenausgangsanschlussfläche TDO übertragen, synchronisiert mit dem zweiten Zwischenspeicherpulssignal KDO2.
Wenn das erste Zwischenspeicherpulssignal KDO1 in der N-ten Periode des externen Taktsignals XK erzeugt wird, wird das Ergebnis FLAG des in der (N-1)-ten Periode durchgeführten Lese-Testablaufs durch den Multiplexer 1315 zur Testdatenausgangsanschlussfläche TDO übertragen. Zusätzlich wird, wenn das zweite Zwischenspeicherpulssignal KDO2 in der N-ten Periode des externen Taktsignals XK erzeugt wird, das zuletzt in der (N-1)-ten Periode des externen Taktsignals XK anliegende Datenbit durch den Multiplexer 1315 zur Testdatenausgangsanschlussfläche TDO übertragen. Tabelle 1
Tabelle 1 zeigt Ergebnisse, die extern bestimmt werden. Die Testergebnisse werden gemäß dem Wert des Signals FLAG, das während einer Phase des externen Taktsignals XK mit hohem Pegel ausgegeben wird, und dem Wert des Signals MDATA0B bestimmt, das während einer Phase des externen Taktsignals XK mit einem niedrigem Pegel ausgegeben wird. Wenn beispielsweise das Signal FLAG einen hohen Pegel hat und die ausgelesenen Daten im Speicher den erwarteten Daten entsprechen, wird eine zugehörige Speicherzelle als gut befunden.
Die Testtaktsteuerschaltung 1190 kann auch feststellen, ob das Testtaktsignal KSC mit einer gewünschten Periodenanzahl erzeugt wurde. Wenn dies der Fall ist, aktiviert die Testtaktsteuerschaltung 1190 das Taktsperrsignal TEST_OFFB auf niedrigen Pegel. Mit einem Übergang des Testsperrsignals TEST_OFFB von einem hohen auf einen niedrigen Pegel wird der Knoten N1 des Testtaktgenerators 1180 durch den NMOS-Transistor M3 mit der Massespannung verbunden. Dies legt die Eingangssignale der NOR-Gatter G2 und G3 auf einen hohen Pegel. Daraus resultiert, dass der Testtaktgenerator 1180 die Erzeugung des Testtaktsignals KSC beendet.
Wenn das externe Taktsignal XK von einem hohen auf einen niedrigen Pegel wechselt, wird das Testperiodensignal TEST_MDB auf hohen Pegel deaktiviert. Mit einem Übergang des Testperiodensignals TEST_MDB von einem niedrigen auf einen hohen Pegel wechselt der Ausgang des Inverters INV2 im Testtaktgenerator 1180 von einem hohen auf einen niedrigen Pegel. Der Pulsgenerator SP2 im Testtaktgenerator 1180 erzeugt ein "Active-Low"-Pulssignal in Abhängigkeit von einem Übergang seines Eingangssignals von einem hohen auf einen niedrigen Pegel. Das "Active-Low"-Pulssignal vom Pulsgenerator SP2 wird über die Inverter INV3, INV12 und INV13 als Rücksetzsignal RE- SET ausgegeben, mit dem die Testtaktsteuerschaltung 1190 zurückgesetzt wird.
Wie oben beschrieben, wird der Lese-Testablauf während einer Phase des externen Taktsignals XK mit hohem Pegel für jede Periode des Testtaktsignals KSC wiederholt. Wenn das externe Taktsignal XK einen niedrigen Pegel annimmt, geht der Halbleiterspeicherbaustein in eine Bereitschaftsbetriebsart. Wenn das externe Taktsignal XK wieder einen hohen Pegel annimmt, kann ein Schreib- oder ein Lese-Testablauf durchgeführt werden. Die Schreib/Lese-Testabläufe werden im Wesentlichen wieder so durchgeführt wie oben beschrieben.
Bei exemplarischen Ausführungsbeispielen wechselt das Testperiodensignal TEST_MDB von einem niedrigen auf einen hohen Pegel, wenn das externe Taktsignal XK von einem hohen auf einen niedrigen Pegel wechselt. Dies aktiviert die Funktion des Pulsgenerators SP2. Daraus resultiert, dass der Oszillator des Testtaktgenerators 1180 nicht arbeitet und die Testtaktsteuerschaltung 1190 durch das Rücksetzsignal RESET initialisiert wird.

Claims

1. Halbleiterschaltungsbaustein, insbesondere Halbleiterspeicherbaustein, mit
Mitteln zum Erzeugen eines Testperiodensignals (TEST_MDB) synchron zu einem externen Taktsignal (XK),
Mitteln zum Schreiben von Testdaten in einen Bereich eines Speicherzellenfeldes (1110) in jeder Periode eines Testtaktsignals (KSC) und/oder Mitteln zum Auslesen von Testdaten aus dem Bereich des Speicherzellenfeldes (1110) in jeder Periode des Testtaktsignals (KSC),
gekennzeichnet durch
Mittel zum Erzeugen des Testtaktsignals (KSC) in Abhängigkeit vom Testperiodensignal (TEST_MDB) während einer halben Periode des externen Taktsignals (XK), wobei das Testtaktsignal (KSC) eine kürzere Periodendauer hat als das externe Taktsignal (XK), und
Mittel zum Erzeugen der Testdaten in Abhängigkeit vom Testtaktsignal (KSC).

2. Halbleiterschaltungsbaustein nach Anspruch 1, gekennzeichnet durch einen Adressenzwischenspeicher (1150) zum Empfangen einer externen Adresse in Abhängigkeit vom Testtaktsignal (KSC) zum Adressieren des Bereiches des Speicherzellenfelds (1110).

3. Halbleiterschaltungsbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Mittel zum Auslesen der Testdaten aus dem Bereich des Speicherzellenfeldes (1110) die ausgelesenen Daten auf Datenleitungen (DOUTi) ausgeben.

4. Halbleiterschaltungsbaustein nach Anspruch 3, gekennzeichnet durch Mittel zum Empfangen der Datenbits auf den Datenleitungen (DOUTi) und zum Feststellen, ob die Datenbits auf den Datenleitungen (DOUTi) den gleichen Wert haben, wobei die Mittel zum Empfangen der Datenbits ein Flag-Signal (FLAG) als Feststellungsergebnis ausgeben.

5. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Erzeugen der Testdaten feststellen, ob eine Periodenanzahl des Testtaktsignals (KSC) eine gewünschte Periodenanzahl erreicht hat, und ein Taktsperrsignal (TEST_OFFB) aktivieren, wenn die Periodenanzahl die gewünschte Periodenanzahl erreicht hat.

6. Halbleiterschaltungsbaustein nach Anspruch 5, dadurch gekennzeichnet, dass die Erzeugung des Testtaktsignals (KSC) beendet wird, wenn das Taktsperrsignal (TEST_OFFB) aktiviert wird.

7. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Erzeugen des Testtaktsignals ein Rücksetzpulssignal (RESET) erzeugen, wenn das Testperiodensignal (DATA_MDB) deaktiviert wird, und dass die Mittel zum Erzeugen der Testdaten durch den Rücksetzimpuls (RESET) zurückgesetzt werden.

8. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Empfangen der Datenbits feststellen, ob ein Datenbit, das über eine Datenleitung übertragen wird, den gleichen Wert bei jeder Periode des Testtaktsignals (KSC) hat.

9. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein logischer Zustand des Flag-Signals (FLAG) bei allen Feststellungsergebnissen durch die Mittel zum Empfangen der Datenbits bestimmt wird.

10. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Empfangen der Datenbits eines der Datenbits, das in einer (N-1)-ten Periode des externen Taktsignals (XK) ausgelesen wurde, in der N-ten Periode des externen Taktsignals (XK) zwischenspeichern und in der N-ten Periode des externen Taktsignals (XK) ausgeben.

11. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Erzeugen des Testperiodensignals (DATA_MDB) ein Taktzwischenspeicher (1160) sind, der in einer Wafer-Testbetriebsart das Testperiodensignal (DATA_MDB) erzeugt.

12. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Erzeugen des Testtaktsignals (KSC) ein Testtaktgenerator (1180) sind.

13. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Erzeugen von Testdaten eine Testtaktsteuerschaltung (1190) sind.

14. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Mittel zum Schreiben der Testdaten eine Schreibschaltung sind und/oder die Mittel zum Auslesen der Testdaten eine Leseschaltung sind.

15. Halbleiterschaltungsbaustein nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein erster Zwischenspeicherpulsgenerator (1290) zur Erzeugung eines erstes und eines zweiten Zwischenspeicherpulssignals (KDO1, KDO2) in Abhängigkeit vom externen Taktsignal (XK) und ein zweiter Zwischenspeicherpulsgenerator (1300) zur Erzeugung eines dritten Zwischenspeicherpulssignals (KCOND) in Abhängigkeit von einem Signal auf einer der Datenleitungen vorgesehen sind und die Mittel zum Empfangen der Datenbits ein Komparator (1310) sind, der in Abhängigkeit vom ersten, zweiten und dritten Zwischenspeicherpulssignal feststellt, ob die Datenbits auf den Datenleitungen den gleichen Wert haben, und das Flag-Signal als Ergebnis ausgibt.

16. Halbleiterschaltungsbaustein nach einem der Ansprüche 13 bis 15, gekennzeichnet durch eine erste und eine zweite Optionsschaltung (1210, 1220), wobei die erste Optionsschaltung (1210) programmiert ist, Daten zum Variieren der Periodendauer des Testtaktsignals (KSC) zu speichern, das vom Testtaktgenerator (1180) ausgegeben wird, und wobei die zweite Optionsschaltung (1220) programmiert ist, Daten zum Variieren der Periodenanzahl des Testtaktsignals (KSC) zu speichern, die von der Testtaktsteuerschaltung (1190) festgestellt wird.

17. Halbleiterschaltungsbaustein nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass der Komparator (1310) folgende Elemente enthält:

- einen ersten Detektor (1311) zum Feststellen, ob Datenbits auf den Datenleitungen identisch zueinander sind, und zum Ausgeben eines ersten Detektionssignals (AIO_FLAG) als Feststellungsergebnis,

- einen zweiten Detektor (1312) zum Feststellen, ob das Datenbit auf der einen der Datenleitungen während jeder Periode des Testtaktsignals (KSC) den gleichen Wert hat, und zum Ausgeben eines zweiten Detektionssignals (SIO_FLAG) als Feststellungsergebnis,

- einen dritten Detektor (1313) zum Empfangen des ersten und des zweiten Detektionssignals (AIO_FLAG, SIO_FLAG) und zum Feststellen während jeder Periode des Testtaktsignals (KSC), ob eines der eingegebenen Signale einen Fehler in den vom Speicherzellenfeld (1110) ausgelesenen Datenbits anzeigt, und

- eine Ausgangsschaltung (1314) zum Empfangen des Ausgangssignals des dritten Detektors in Abhängigkeit vom ersten Zwischenspeicherpulssignal (KDO1) und zum Ausgeben eines Flag- Signals (FLAG).

18. Halbleiterschaltungsbaustein nach Anspruch 17, dadurch gekennzeichnet, dass der Komparator (1310) folgende weitere Elemente enthält:

- einen ersten Zwischenspeicher (DFF2), der zwischen den ersten und den zweiten Detektor (1311, 1312) eingeschleift ist, zum Zwischenspeichern des ersten Detektionssignals (AIO_FLAG) synchron zum dritten Zwischenspeicherpulssignal (KCOND),

- einen zweiten Zwischenspeicher (DFF3), der zwischen einer der Datenleitungen und dem zweiten Detektor (1312) eingeschleift ist, zum Zwischenspeichern des Datenbits auf der einen der Datenleitungen in Abhängigkeit von dem dritten Zwischenspeicherpulssignal (KCOND) und

- einen dritten Zwischenspeicher (DFF4), der zwischen den dritten Detektor (1313) und die Ausgangsschaltung (1314) eingeschleift ist, zum Zwischenspeichern des zweiten Detektionssignals in Abhängigkeit von dem zweiten Zwischenspeicherpulssignal (KDO2).

19. Halbleiterschaltungsbaustein nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass der Komparator (1310) des weiteren einen vierten Zwischenspeicher (DFF5) umfasst, der zwischen die eine der Datenleitungen und die Ausgangsschaltung (1314) eingeschleift ist, zum Zwischenspeichern der Daten auf der einen der Datenleitungen synchron zum ersten Zwischenspeicherpulssignal (KDO1), wobei das im vierten Zwischenspeicher (DFF5) zwischengespeicherte Datenbit durch die Ausgangsschaltung (1314) nach extern ausgegeben wird, wenn das zweite Zwischenspeicherpulssignal (KDO2) aktiviert wird.

20. Halbleiterschaltungsbaustein nach Anspruch 19, dadurch gekennzeichnet, dass der vierte Zwischenspeicher (DFF5) das eine der Datenbits, das in der (N-1)-ten Periode des externen Taktsignals (KSC) zwischengespeichert wurde, in der N-ten Periode des externen Taktsignals (XK) zwischenspeichert.

21. Halbleiterschaltungsbaustein nach einem der Ansprüche 13 bis 20, gekennzeichnet durch
einen Auswahlsignalgenerator (1320) zum Erzeugen eines Auswahlsignals (WBT) in Abhängigkeit von einem Wafer-Test-Flag- Signal und einem Steuersignal und
einen Multiplexer (1200) zum Empfangen von Testdaten, die von der Testtaktsteuerschaltung (1190) ausgegeben werden, oder von extern zur Verfügung gestellten Daten und zum Auswählen der Testdaten oder der externen Daten in Abhängigkeit vom Auswahlsignal (WBT), wobei die vom Multiplexer (1200) ausgewählten Daten zur Schreibschaltung übertragen werden.

22. Halbleiterschaltungsbaustein nach Anspruch 21, dadurch gekennzeichnet, dass das Steuersignal von extern zur Verfügung gestellt wird oder im Halbleiterspeicherbaustein erzeugt wird.