DE10241158B4

DE10241158B4 - Verfahren zum Herstellen einer SRAM-Halbleitervorrichtung mit rechteckigen Gateverdrahtungselementen

Info

Publication number: DE10241158B4
Application number: DE10241158A
Authority: DE
Inventors: Hidemoto Tomita; Shigeki Ohbayashi; Yoshiyuki Ishigaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2002-01-10
Filing date: 2002-09-05
Publication date: 2008-01-17
Anticipated expiration: 2022-09-06
Also published as: JP2003203993A; US20030128565A1; US20070177416A1; US8422274B2; US8395932B2; DE10241158A1; US8908419B2; US20050083756A1; US20130234256A1; US20090034317A1; US20120063213A1; US20100265752A1; US6812574B2

Abstract

Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit einer Speicherzellengruppe, die Speicherzellen (10) aufweist, von denen jede erste und zweite Treibertransistoren (11), erste und zweite Lasttransistoren (12) und erste und zweite Zugriffstransistoren (13) aufweist, wobei die Speicherzellen zweidimensional auf einem Halbleitersubstrat (1) angeordnet sind, mit den Schritten:
(a) Bereitstellen des Halbleitersubstrats (1),
(b) Bilden eines Elementeisolieroxidfilms (2) an einem vorbestimmten Bereich des Halbleitersubstrats (1),
(c) Implantieren von Ionen in einen vorbestimmten Bereich, um aufeinanderfolgende Bereiche einer P-Mulde, einer N-Mulde und einer P-Mulde auf dem Halbleitersubstrat 1 in einer ersten Richtung gleich der Längsrichtung der Speicherzelle (10) auszubilden,
(d) Abscheiden eines Gateoxidfilms und darauffolgendes Abscheiden von Polysiliziumverdrahtungsschichten (3), die als Gateverdrahtungsschichten dienen,
(e) Implantieren von Ionen in einen vorbestimmten Bereich, um die Transistoren (11, 12, 13) auszubilden,
(f) Strukturieren von ersten Gateverdrahtungselementen (3a, 3b) als Gateelektroden des Treibertransistors (11) und des Lasttransistors (12) und von zweiten Gateverdrahtungselementen...

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer SRAM-Halbleitervorrichtung mit rechteckigen Gateverdrahtungselementen.
Ein statischer Direktzugriffsspeicher bzw. SRAM ist deshalb nützlich, da er keinen Auffrischungsvorgang erfordert. Jedoch ist die Anzahl von Elementen, die eine Speicherzelle in dem SRAM bilden, groß, was eine durch die Speicherzelle belegte Fläche erhöht. Aus diesem Grund ist es erforderlich, eine Zellenfläche zu verringern. Zum Beispiel stellen die Japanische Patentoffenlegungsschrift Nr. 9-270468 ( US 5 744 844 A ) und die Japanische Patentoffenlegungsschrift Nr. 10-178110 ( US 5 930 163 A ) Beispiele einer Zellenanordnung dar, in welcher eine Zelle eine Länge in einer Wortleitungsrichtung aufweist, welche größer als eine Länge in einer Bitleitungsrichtung ist. Von den Beispielen ist eine flache Anordnung des SRAM, der in der Japanischen Patentoffenlegungsschrift Nr. 10-178110 beschrieben ist, in den 16 und 17 gezeigt. 16 zeigt eine Draufsicht, die sich auf eine Speicherzelle des SRAM bezieht. 17 zeigt ein Ersatzschaltbild, das der Speicherzelle entspricht, die in 16 gezeigt ist. Die Länge der Bitleitungsrichtung ist verkürzt, um die Geschwindigkeit zu erhöhen, und die Anordnung einer aktiven Schicht und eines Gateverdrahtungselements weist eine einfache Form auf, um eine Zellenfläche zu verringern.
Von einem Standpunkt eines Verringerns einer Musterabmessung wird eine Erscheinung (optischer Abstand), bei welcher ein Resistmuster auf einem Wafer verzerrt wird, aufgrund der Interferenz von Licht in einer Belichtungsvorrichtung deutlich. Weiterhin wird auch bei einem Ätzverfahren eine Musterverzerrung durch den Mikrobelastungseffekt nach einem Ätzen erzeugt. Der Mikrobelastungseffekt ist eine Erscheinung, bei welcher sich eine Ätzgeschwindigkeit in einer Tiefenrichtung verringert, wenn ein Muster eine große Dichtedifferenz aufweist. In den letzten Jahren ist ein Verfahren für die optische Abstandskorrektur bzw. OPC entwickelt und verwendet worden, bei welchem ein Maskenmuster automatisch vor einem Photographieverfahren korrigiert wird, um diese Musterverzerrungserscheinungen zu korrigieren.
Im Allgemeinen müssen, um einen Kontakt durch Ausbilden eines Kontaktlochs in einem Gateverdrahtungselement auszubilden, ein Bedeckungsspielraum, wie zum Beispiel ein Lithographiespielraum und ein Spielraum für eine maschinelle Verarbeitung unter Berücksichtigung einer Unschärfe bei einem Photolithographieverfahren festgelegt werden. Aus diesem Grund muß ein Bereich, in welchem ein Kontaktloch auf dem Gateverdrahtungselement ausgebildet werden soll, durch Erhöhen der Breite des Bereichs um eine Länge, die einem Bedeckungsspielraum entspricht, deformiert werden. Außerdem kann, da eine Breite teilweise erhöht werden muß, um die Breite des Gateverdrahtungselements fein zu machen, ein Verringern einer Musterabmessung nicht einfach erzielt werden.
Um die Musterabmessung unter Berücksichtigung eines Musters einer optischen Abstandskorrektur bzw. OPC-Musters zu verringern, das durch das Verfahren einer optischen Abstandskorrektur bzw. OPC-Verfahren erzielt wird, müssen, wenn Gateverdrahtungselemente kompliziert angeordnet sind, Spielräume für die optische Abstandskorrektur in den Längs- und Seitenrichtungen festgelegt werden.
Aus diesem Grund kann eine Speicherzellenfläche nicht ausreichend verringert werden, da eine ausreichende Verringerung der Abmessung nicht erzielt werden kann, und sind die Spielräume Faktoren, welche eine Verringerung der Abmessung verhindern.
Aus der JP 2001-028401 A und deren nachveröffentlichtem Familienmitglied US 6 677 649 B2 ist ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung bekannt, die aufweist: eine Speicherzellengruppe, die Speicherzellen (MC) aufweist, von denen jede erste und zweite Treibertransistoren (TN1, TN2), erste und zweite Lasttransistoren (TP1, TP2) und erste und zweite Zugriffstransistoren (TN3, TN4) aufweist, wobei die Speicherzellen (MC) zweidimensional auf einem Halbleitersubstrat angeordnet sind: eine Mehrzahl von Wortleitungen (WD), die mit den Speicherzellen (MC) verbunden sind und entlang einer ersten Richtung parallel zueinander angeordnet sind; eine Mehrzahl von Bitleitungen (BL1, BL2), die mit den Speicherzellen (MC) verbunden sind, wobei die Bitleitungen entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, parallel zueinander angeordnet sind; ein erstes Gateverdrahtungselement (FG5), das eine Gateelektrode des ersten Treibertransistors (TN1) und des ersten Lasttransistors (TP1) bildet und ein Rechteck ist; ein zweites Gateverdrahtungselement (FG7), das eine Gateelektrode des Zugriffstransistors (TN3) bildet und ein Rechteck ist; einen ersten Verbinder (SC4), der das erste Verdrahtungselement (FG5), einen aktiven Bereich des zweiten Lasttransistors (TP2) und einen aktiven Bereich des zweiten Treibertransistors (TN2) miteinander verbindet; und einen zweiten Verbinder, der das zweite Gateverdrahtungselement (FG7) und die Wortleitung (WD) miteinander verbindet. Bei dem bekannten Verfahren wird u.a. CoSi₂ in Verbindung mit rechteckigen Gateelektroden nicht ausgebildet.
Aufgabe der vorliegenden Erfindung ist es, ein aus der JP 2001-028401 A bekanntes Verfahren zur Herstellung einer SRAM-Halbleiterspeichervorrichtung weiterzuentwickeln.
Diese Aufgabe wird mit den in dem einzigen Anspruch angegebenen Maßnahmen gelöst.
Durch das erfindungsgemäße Verfahren wird eine Halbleiterspeichervorrichtung geschaffen, die eine Speicherzellengruppe, eine Mehrzahl von Wortleistungen, eine Mehrzahl von Bitleitungen, ein erstes Gateverdrahtungselement, ein zweites Gateverdrahtungselement, einen ersten Verbinder und einen zweiten Verbinder aufweist. Die Speicherzellengruppe weist eine Mehrzahl von Speicherzellen auf. Jede Speicherzelle weist erste und zweite Treibertransistoren, erste und zweite Lasttransistoren und erste und zweite Zugriffstransistoren auf. Das heißt, erste und zweite Sätze, von denen jeder einen Treibertransistor, einen Lasttransistor und einen Zugriffstransistor aufweist, sind in jeder Speicherzelle innerhalb des statischen Direktzugriffsspeichers bzw. SRAM ausgebildet. Die Speicherzellen sind zweidimensional auf einem Halbleitersubstrat angeordnet. Die Wortleitungen sind mit den Speicherzellen verbunden und entlang einer ersten Richtung parallel zueinander angeordnet. Die Bitleitungen sind mit den Speicherzellen verbunden und entlang einer zweiten Richtung, die parallel zu der ersten Richtung verläuft, parallel zueinander angeordnet. Das erste Gateverdrahtungselement bildet eine Gateelektrode des ersten Treibertransistors und des ersten Lasttransistors und weist eine rechteckige Form auf, die eine gerade Linie auf gegenüberliegenden Seiten aufweist. Das zweite Gateverdrahtungselement bildet eine Gateelektrode des Zugriffstransistors und weist eine rechteckige Form auf, die eine gerade Linie auf gegenüberliegenden Seiten aufweist. Das heißt, das erste und das zweite Gateverdrahtungselement weisen zweckmäßige Linien auf, wie eine Form ohne Einkerbungen. Der erste Verbinder verbindet das erste Gateverdrahtungselement, einen aktiven Bereich des zweiten Treibertransistors und einen aktiven Bereich des zweiten Lasttransistors miteinander. Der zweite Verbinder verbindet das zweite Gateverdrahtungselement mit den Wortleitungen.
Des Weiteren wird durch das erfindungsgemäße Verfahren eine Halbleiterspeichervorrichtung geschaffen, die eine Speicherzellengruppe, eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen, ein erstes Gateverdrahtungselement und ein zweites Gateverdrahtungselement aufweist. Die Speicherzellengruppe weist eine Mehrzahl von Speicherzellen auf. Jede Speicherzelle weist erste und zweite Treibertransistoren, erste und zweite Lasttransistoren und erste und zweite Zugriffstransistoren auf, die zweidimensional auf einem Halbleitersubstrat angeordnet sind. Die Wortleitungen sind mit den Speicherzellen verbunden und entlang einer ersten Richtung parallel zueinander angeordnet. Die Bitleitungen sind mit den Speicherzellen verbunden und entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung verlauft, parallel zueinander angeordnet. Das erste Gateverdrahtungselement bildet eine Gateelektrode des ersten Treibertransistors und des ersten Lasttransistors. Das zweite Gateverdrahtungselement ist mit dem Zugriffstransistor verbunden.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, weisen das erste Gateverdrahtungselement und das zweite Gateverdrahtungselement rechteckige Formen auf, von denen jede eine gerade Linie auf gegenüberliegenden Seiten aufweist und keine Einkerbung oder Auskragung aufweist, und sind linear angeordnet. Auf diese Weise können, da die ersten und zweiten Gateverdrahtungselemente mit einer hohen Genauigkeit ausgebildet werden können, die Eigenschaften von Transistoren, die eine Speicherzelle bilden, stabilisiert werden. Aus diesem Grund kann eine Halbleiterspeichervorrichtung erzielt werden, die stabile Eigenschaften aufweist. Bei der Halbleiterspeichervorrichtung werden Kontakte mit den jeweiligen Verdrahtungselementen unter Verwendung von lokalen Zwischenverbindern bzw. LICs ausgebildet. Genauer gesagt werden die Kontakte der jeweiligen Gateverdrahtungselemente nicht durch Durchgangslöcher ausgebildet, die direkt auf den Gateverdrahtungselementen ausgebildet sind, sondern werden die Kontakte durch die lokalen Zwischenverbinder bzw. LICs ausgebildet, die durch damastiertes Wolfram ausgebildet sind. Wenn die lokalen Zwischenverbinder bzw. LICs verwendet werden, können gleichmäßige Gateverdrahtungselemente, die jeweils eine rechteckige Form aufweisen, ohne Erzeugen eines Bedeckungsspielraums für einen Kontakt beim Ausbilden der Gateverdrahtungselemente angeordnet werden. Außerdem kann, da die ersten Gateverdrahtungselemente und die zweiten Gateverdrahtungselemente parallel zueinander angeordnet werden, bei dem Schritt eines Ausbildens der Gateverdrahtungselemente durch ein Photolithographieverfahren eine Musterverzerrung, die durch eine Störung verursacht wird, unterdrückt werden. Deshalb kann ein Effekt eines optischen Abstands bei dem Photolithographieverfahren unterdrückt werden.
Die vorliegende Erfindung wird nachstehend anhand von Gegenständen, welche mit dem erfindungsgemäßen Verfahren gebildet wurden, unter Bezugnahme auf die beiliegende Zeichnung näher erläutert, in welcher gleiche Teile mit gleichen Bezugszeichen bezeichnet sind.
Es zeigt:
1 einen Stromlaufplan eines Ersatzschaltbilds, das einer Speicherzelle einer Halbleiterspeichervorrichtung gemäß einem ersten Gegenstand, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde, entspricht;
2 eine Draufsicht einer Anordnung, bei welcher Gateverdrahtungselemente der Halbleiterspeichervorrichtung gemäß dem ersten Gegenstand im Mittelpunkt stehen;
3 eine Schnittansicht der Anordnung entlang einer Linie A-A' in 2;
4 eine Schnittansicht der Anordnung entlang einer Linie B-B' in 2;
5 eine Schnittansicht der Anordnung entlang einer Linie C-C' in 2;
6 eine Schnittansicht der Anordnung entlang einer Linie D-D' in 2;
7 eine Draufsicht eines Bereichs, der sich auf Drähte einer Speicherzelle der Halbleiterspeichervorrichtung gemäß dem ersten Gegenstand bezieht, wenn er von oben betrachtet wird;
8 eine Draufsicht, die den Schritt eines Ausbildens von Gateverdrahtungselementen in einem Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß dem ersten Gegenstand zeigt;
9 eine Draufsicht eines Schritts eines Ausbildens von Stapeldurchgangslöchern zum Verbinden eines ausgebildeten lokalen Zwischenverbinders bzw. LIC in dem Verfahren;
10 eine Draufsicht eines Schritts eines Verlegens von Wolfram in einem ersten Durchgangsloch und eines Entfernens von Wolfram von der anderen Fläche durch Ätzen;
11 eine Draufsicht eines Schritts eines Abscheidens einer dritten Metallschicht und eines Ätzens der dritten Metallschicht in dem Verfahren;
12 eine Draufsicht eines Schritts eines Ausbildens von Gateverdrahtungselementen in vier Speicherzellen einer Halbleiterspeichervorrichtung gemäß einem zweiten Gegenstand, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde;
13 eine Draufsicht einer Anordnung, bei welcher die vier Gateverdrahtungselemente in den vier Speicherzellen der Halbleiterspeichervorrichtung gemäß dem zweiten Gegenstand im Mittelpunkt stehen;
14 eine Draufsicht einer anderen Anordnung, bei welcher Gateverdrahtungselemente von vier Speicherzellen der Halbleiterspeichervorrichtung gemäß dem zweiten Gegenstand im Mittelpunkt stehen;
15 einen Graph einer Beziehung zwischen einem Höhen/Breitenverhältnis eines Gateverdrahtungselements und der Anzahl von erzeugten Defekten in einer Halbleiterspeichervorrichtung gemäß einem vierten Gegenstand, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde;
16 eine Draufsicht einer Anordnung, bei welcher Gateverdrahtungselemente in einer Halbleiterspeichervorrichtung im Stand der Technik im Mittelpunkt stehen; und
17 einen Stromlaufplan eines Ersatzschalterbilds, das einer Speicherzelle der Halbleiterspeichervorrichtung entspricht, die in 16 gezeigt ist.
Halbleiterspeichervorrichtungen gemäß Gegenständen, welche mit dem erfindungsgemäßen Verfahren gebildet wurden, und das Verfahren zum Herstellen der gleichen werden unter Bezugnahme auf die beiliegende Zeichnung beschrieben.
Es folgt die Beschreibung eines ersten Gegenstands, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde.
Eine Halbleiterspeichervorrichtung gemäß dem ersten Gegenstand und ein Verfahren zum Herstellen des ersten Gegenstands werden nachstehend unter Bezugnahme auf die 1 bis 11 beschrieben. Die Halbleiterspeichervorrichtung wird zuerst unter Bezugnahme auf die 1 bis 7 beschrieben. Die Halbleiterspeichervorrichtung, wie sie in 1 gezeigt ist, weist eine Speicherzellengruppe auf, in welcher Speicherzellen 10 jeweils zwei Sätze eines Treibertransistors 11, eines Lasttransistors 12 und eines Zugriffstransistors 13 beinhalten, die zweidimensional angeordnet sind. Drähte von einer der Speicherzellen 10 werden nachstehend beschrieben. Diese Speicherzelle 10 weist zwei Typen von Gateverdrahtungselementen auf. Genauer gesagt weist die Speicherzelle 10 erste Gateverdrahtungselemente 3a und 3b auf, die eine Gateelektrode des Treibertransistors 11 und des Lasttransistors 12 bilden und den Treibertransistor 11 mit dem Lasttransistor 12 verbinden. Zusätzlich weist die Speicherzelle 10 zweite Gateverdrahtungselemente 3c und 3d auf, die eine Gateelektrode des Zugriffstransistors 13 bilden und den Zugriffstransistor 13 mit einer Wortleitung WL verbinden. Die ersten Gateverdrahtungselemente 3a, 3b und die zweiten Gateverdrahtungselemente 3c, 3b weisen rechteckige Formen auf, die eine gerade Linie auf gegenüberliegenden Seiten aufweisen, die keine Einkerbung oder Auskragung aufweist, und sind derart angeordnet, daß sie Längsrichtungen aufweisen, die parallel zu der Richtung der Gatebreite des Zugriffstransistors 13 verlaufen. Genauer gesagt sind die Gateverdrahtungselemente 3 parallel zu einer Längsrichtung einer Wortleitung angeordnet. Auf diese Weise können, da die ersten und zweiten Gateverdrahtungselemente 3a bis 3d mit einer hohen Genauigkeit ausgebildet werden können, die Eigenschaften der jeweiligen Transistoren stabil gemacht werden. Aus diesem Grund kann eine Halbleiterspeichervorrichtung hergestellt werden, die stabile Eigenschaften aufweist. Die Längsrichtung der Wortleitung wird als eine erste Richtung bezeichnet. Eine Richtung, die senkrecht zu der ersten Richtung verläuft, wird als eine zweite Richtung bezeichnet.
In den Japanischen Patentoffenlegungsschriften Nr. 2000-124332 , 2000-208643 und 2000-31298 sind SRAMs beschrieben, die jeweils ein linear angeordnetes Gateverdrahtungselement aufweisen. Jedoch sind in allen SRAMs, die in diesen Veröffentlichungen beschrieben sind, Kontakte durch direktes Ausbilden von Kontaktlöchern in den Gateverdrahtungselementen ausgebildet. Tatsächlich wird, da ein Bedeckungsspielraum zum Herstellen eines Kontakts erforderlich ist, das Gateverdrahtungselement deformiert oder weist eine übermäßige Breite auf. Aus diesem Grund kann im Gegensatz zu der vorliegenden Erfindung kein rechteckiges Gateverdrahtungselement erzielt werden, das auf gegenüberliegenden Seiten eine gerade Linie aufweist und keine Einkerbung oder Auskragung aufweist. Der hierin erwähnte Ausdruck "Einkerbung" bezeichnet eine Erhebung oder eine Vertiefung. Deshalb ist mit dem Ausdruck "gerade Linie" gemeint, daß eine Seite eine im wesentlichen gerade Linie aufweist, die ohne eine Einkerbung ausgebildet ist.
In dieser Halbleiterspeichervorrichtung sind Kontakte mit den Gateverdrahtungselementen unter Verwendung des lokalen Zwischenverbinders bzw. LIC ausgebildet, der in der US 5 541 427 A beschrieben ist. Genauer gesagt sind die Kontakte mit den jeweiligen Gateverdrahtungselementen nicht durch Durchgangslöcher ausgebildet, die direkt auf den Gateverdrahtungselementen ausgebildet sind, und sind diese durch die lokalen Zwischenverbinder bzw. LICs ausgebildet, die durch damastiertes Wolfram ausgebildet sind. Unter Verwendung des lokalen Zwischenverbinders bzw. LICs, wie er zuvor beschrieben worden ist, wird kein Bedeckungsspielraum für einen Kontakt beim Herstellen der Gateverdrahtungselemente benötigt und können rechteckige Gateverdrahtungselemente derart angeordnet werden, daß sie auf gegenüberliegenden Seiten eine gerade Linie ohne eine Einkerbung oder eine Auskragung aufweisen. Da die ersten Gateverdrahtungselemente 3a und 3b und die zweiten Gateverdrahtungselemente 3c und 3d parallel zueinander angeordnet sind, kann eine Musterverzerrung, die durch eine Störung verursacht wird, in dem Schritt eines Ausbildens der Gateverdrahtungselemente durch ein Photolithographieverfahren unterdrückt werden. Aus diesem Grund kann ein Effekt eines optischen Abstands bei dem Photolithographieverfahren unterdrückt werden. Deshalb kann das Gateverdrahtungselement eine kleine Abmessung aufweisen.
Weiterhin wird die Anordnung der Halbleiterspeichervorrichtung nachstehend beschrieben. Wie es in 1 gezeigt ist, ist die Halbleiterspeichervorrichtung ein SRAM, welcher erste und zweite Treibertransistoren 11, erste und zweite Lasttransistoren 12 und erste und zweite Zugriffstransistoren 13 aufweist, welche in einer Speicherzelle 10 angeordnet sind. In einer Speicherzelle 10, die in den 1 und 2 gezeigt ist, ist eine Wortleitung WL in der Längsrichtung länger als eine Bitleitung BIT in der Längsrichtung. 2 zeigt eine Anordnung, bei welcher Verbindungen zwischen Gateverdrahtungselementen 3a bis 3d und lokale Zwischenverbinder bzw. LIC 5a bis 5d im Mittelpunkt stehen. Jedes erste Gateverdrahtungselement 3a und 3b bildet eine Gateelektrode der Treibertransistoren 11 und des Lasttransistors 12. Die ersten Gateverdrahtungselemente 3a und 3b befinden sich ebenso über die ersten lokalen Zwischenverbinder bzw. LIC 5a und 5b, die aus Wolfram (W) bestehen, das durch ein Damastierverfahren hergestellt ist, in Kontakt mit dem anderen Treibertransistor 11 und dem anderen Lasttransistor 12 in der gleichen Speicherzelle. Jedes zweite Gateverdrahtungselement 3c, 3d bildet eine Gateelektrode des Zugriffstransistors 13. Die zweiten Gateverdrahtungselemente 3c und 3d befinden sich ebenso über die zweiten lokalen Zwischenverbinder bzw. LICs 5c und 5d in Kontakt mit einer Wortleitung. Kreuzkopplungsdrähte eines Inverters in der Speicherzelle sind unter Verwendung von lokalen Zwischenverbindern bzw. LICs ausgebildet, eine Bitleitung ist durch einen zweiten Metalldraht ausgebildet, eine Leitung VDD ist durch einen zweiten Metalldraht ausgebildet, und eine Masseleitung GND ist durch einen zweiten Metalldraht ausgebildet.
Weiterhin wird eine Anordnung, die sich von der Substratoberfläche eines Halbleitersubstrats 1 der Halbleiterspeichervorrichtung in der vertikalen Richtung aus dehnt, unter Bezugnahme auf die 3 bis 7 beschrieben. Von diesen Figuren sind die 3 bis 6 Schnittansichten, die die Struktur entlang von Schnittlinien in 2 zeigen. In dem Halbleitersubstrat 1 der Halbleiterspeichervorrichtung sind, wie es in der Schnittansicht entlang der Längsrichtung (ersten Richtung) einer Wortleitung in 3 gezeigt ist, ein P-Muldenbereich, ein N-Muldenbereich und ein P-Muldenbereich aufeinanderfolgend entlang der ersten Richtung ausgebildet. Weiterhin sind der Zugriffstransistor 13, der Lasttransistor 12 und die Treibertransistoren 11 derart ausgebildet, daß die Transistoren durch einen Elementisolationsoxidfilm voneinander isoliert sind. Auf dem Halbleitersubstrat 1 dehnt sich das erste Gateverdrahtungselement 3b, das aus Polysilizium besteht, das die Treibertransistoren 11 mit dem Lasttransistor 12 verbindet, entlang der ersten Richtung aus. Das zweite Gateverdrahtungselement 3c, das aus Polysilizium besteht, dehnt sich linear entlang der ersten Richtung auf dem Zugriffstransistor 13 aus. Wie es in 3 gezeigt ist, bilden die ersten und zweiten Gateverdrahtungselemente 3b und 3c durch die ersten und zweiten lokalen Zwischenverbinder 5b und 5c, die aus Wolfram bestehen und in einem Graben für einen lokalen Zwischenverbinder verlegt sind, der in einer Isolationszwischenschicht ausgebildet ist, die auf den Gateverdrahtungselementen abgeschieden ist, Kontakte aus. Weiterhin ist, wie es in 4 gezeigt ist, der lokale Zwischenverbinder bzw. LIC durch ein Stapeldurchgangsloch mit dem ersten Metallverdrahtungselement verbunden. Wie es in 5 gezeigt ist, sind die ersten lokalen Zwischenverbinder bzw. LICs 5a und 5b, die aus Wolfram bestehen, verlegt. Wie es in 6 gezeigt ist, kann bezüglich der Verbindung zwischen den Gateverdrahtungselementen 3 und den lokalen Zwischenverbindern bzw. LICs 5, obgleich ein Maskenversatz auftritt, ein Versatz um eine Seitenwandbreite zugelassen werden. Eine Anordnung, die sich auf die Drähte der Halbleiterspeichervorrichtung bezieht, ist in der Draufsicht in 7 gezeigt. 7 zeigt lediglich eine Anordnung, die sich ausgenommen einer Isolationszwischenschicht auf die Drähte bezieht, wenn sie von oben betrachtet wird.
Ein Verfahren zum Herstellen der Halbleiterspeichervorrichtung wird nachstehend unter Bezugnahme auf die 8 bis 11 beschrieben. Diese Halbleiterspeichervorrichtung wird durch die folgenden Schritte hergestellt.

(a) Ein Halbleitersubstrat 1 wird vorgesehen.
(b) Der Elementisolationsoxidfilm 2 wird an einem vorbestimmten Bereich des Halbleitersubstrats ausgebildet.
(c) Ionen werden in einem vorbestimmten Bereich implantiert, um einen Muldenbereich auszubilden. In diesem Fall werden, wie es in 8 gezeigt ist, Muldenbereiche derart aufeinanderfolgend ausgebildet, daß ein P-Muldenbereich, ein N-Muldenbereich und ein P-Muldenbereich aufeinanderfolgend auf dem Halbleitersubstrat 1 ausgebildet werden. Die Anordnungsrichtung ist als eine erste Richtung festgelegt. Die erste Richtung ist gleich der Längsrichtung einer Speicherzelle 10.
(d) Nachdem ein Gateoxidfilm abgeschieden worden ist, werden Polysiliziumverdrahtungsschichten 3 abgeschieden, die als Gateverdrahtungsschichten dienen.
(e) Eine Innenimplantation wird durchgeführt, um die Transistoren 11, 12 und 13 auszubilden.
(f) Danach wird ein Mustern durchgeführt, wie es in 8 gezeigt wird. Auf diese Weise werden die ersten Gateverdrahtungselemente 3a und 3b und die zweiten Gateverdrahtungselemente 3c und 3d ausgebildet. Die ersten Gateverdrahtungselemente 3a und 3b bilden, wie es in 8 gezeigt ist, eine Gateelektrode des Treibertransistors 11 und des Lasttransistors 12 und sind entlang der ersten Richtung geradlinig angeordnet. Die zweiten Gateverdrahtungselemente 3c und 3d bilden eine Gateelektrode des Zugriffstransistors 3 und sind entlang der ersten Richtung geradlinig angeordnet. Jede der Polysiliziumverdrahtungsschichten 3 weist eine rechteckige Form auf, die eine gerade Linie auf gegenüberliegenden Seiten aufweist und keine Einkerbung oder Auskragung aufweist, und ist gleichmäßig angeordnet. Aus diesem Grund kann bei einem Mustern die Genauigkeit einer sich verringernden Musterabmessung verbessert werden.
(g) Eine Seitenwand 4 wird ausgebildet.
(h) Eine Source S und ein Drain D werden durch Ionenimplantation ausgebildet.
(i) Eine CoSi₂-Schicht wird ausgebildet.
(j) Eine Ätzstoppschicht wird abgeschieden. Ein Abflach-Isolationsfilm 6a wird abgeschieden.
(k) Der Abflach-Isolationsfilm 6a wird unter Verwendung einer Maske für einen lokalen Zwischenverbinder bzw. LIC geätzt. Zu diesem Zeitpunkt wird das Ätzen durch den Ätzstoppfilm gestoppt.
(l) Der Ätzstoppfilm, der durch Ätzen des Abflach-Isolationsfilms 6a freigelegt ist, wird entfernt, um einen Graben für einen lokalen Zwischenverbinder bzw. LIC auszubilden.
(m) Wolfram wird in den Graben für den lokalen Zwischenverbinder bzw. LIC abgeschieden und die sich ergebende Struktur wird abgeflacht. Das Wolfram wird lediglich in dem Graben belassen (W-Damastierverfahren), um einen lokalen Zwischenverbinder bzw. LIC 5 auszubilden, der aus Wolfram besteht. Die ersten lokalen Zwischenverbinder bzw. LICs 5a und 5b und die zweiten lokalen Zwischenverbinder bzw. LICs 5c und 5d können ausgebildet werden. Da Kontakte der Gateverdrahtungselemente durch die lokalen Zwischenverbinder bzw. LICs 5a bis 5d ausgebildet werden können, müssen die Formen der Gateverdrahtungselemente nicht deformiert werden, um eine Spannung für einen Kontakt herzustellen. Als das Damastierverfahren bezüglich der ersten lokalen Zwischenverbinder bzw. LICs 5a und 5b kann ein Damastierverfahren zum Ausbilden lediglich der Drähte verwendet werden.
(n) Ein Abflach-Isolationsfilm 6b wird abgeschieden.
(o) Löcher für Stapeldurchgangslöcher 7 werden ausgebildet.
(p) Wolfram wird ausgenommen für die lokalen Zwischenverbinder bzw. LICs 5 und die Stapeldurchgangslöcher 7 entfernt, wie es in 9 gezeigt ist. Auf diese Weise können die Stapeldurchgangslöcher 7 derart ausgebildet werden, daß sie die zweiten Gateverdrahtungselemente 3c und 3d über den zweiten lokalen Zwischenverbinder bzw. LICs 5c und 5d mit der Wortleitung WL verbinden.
(q) Eine erste Metallschicht 8 wird auf der gesamten Oberfläche der sich ergebenden Struktur abgeschieden.
(r) Die erste Metallschicht 8 wird unter Verwendung einer Maske für ein erstes Metallverdrahtungselement ausgenommen auf einem vorbestimmten Abschnitt entfernt. Auf diese Weise kann, wie es in 10 gezeigt ist, eine Wortleitung WL ausgebildet werden, die durch die erste Metallschicht 8 gebildet ist.
(s) Eine Isolationszwischenschicht 6c wird abgeschieden.
(t) Ein Loch für ein erstes Durchgangsloch 14 wird ausgebildet.
(u) Wolfram wird in dem ersten Durchgangsloch 14 eingebettet und Wolfram wird durch Ätzen ausgenommen des Wolframs in dem ersten Durchgangsloch 14 entfernt, wie es in 10 gezeigt ist. Auf diese Weise kann eine elektrische Verbindung von der ersten Metallschicht 8 zu einer weiteren oberen Schicht ausgebildet werden.
(v) Eine zweite Metallschicht 9 wird abgeschieden und wird ausgenommen von vorbestimmten Abschnitten entfernt. Auf diese Weise können eine Bitleitung, eine Leitung VDD und eine Masseleitung GND durch die zweite Metallschicht 9 ausgebildet werden.
(w) Eine Isolationszwischenschicht 6d wird abgeschieden.
(x) Ein Loch für ein zweites Durchgangsloch wird durch Ätzen ausgebildet.
(y) Wolfram wird in dem zweiten Durchgangsloch eingebettet und das Wolfram wird ausgenommen des zweiten Durchgangslochs entfernt.
(z) Ein drittes Metallverdrahtungselement 15 wird abgeschieden und wird ausgenommen von vorbestimmten Abschnitten entfernt, wie es in 11 gezeigt ist.

Mit den vorhergehenden Schritten kann die zuvor beschriebene Halbleiterspeichervorrichtung erzielt werden. Eine Halbleiterspeichervorrichtung ist durch dieses Verfahren hergestellt.
Die Halbleiterspeichervorrichtung beinhaltet erste und zweite Gateverdrahtungselemente 3, von denen jedes eine rechteckige Form aufweist, die eine gerade Linie auf gegenüberliegenden Seiten, die einander gegenüberliegen, ohne eine Einkerbung oder eine Auskragung aufweist. Weiterhin können die ersten und zweiten Gateverdrahtungselemente 3 regelmäßig entlang der Längsrichtung der Wortleitung angeordnet sein. Auf diese Weise können die Transistorcharakteristiken des Treibertransistors 11, des Lasttransistors 12, des Zugrifftransistors 13 und dergleichen, die die Halbleiterspeichervorrichtung bilden, stabilisiert und gleichmäßig gemacht werden. Deshalb kann eine Halbleiterspeichervorrichtung erzielt werden, die stabile Eigenschaften aufweist.
Es folgt eine Beschreibung eines zweiten Gegenstands, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde.
Eine Halbleiterspeichervorrichtung gemäß einem zweiten Gegenstand wird nachstehend unter Bezugnahme auf Draufsichten beschrieben, die die Anordnungen von vier Speicherzellen in den 12 bis 14 zeigen. Die Halbleiterspeichervorrichtung unterscheidet sich von der gemäß dem ersten Gegenstand aufgrund dessen, daß, wie es in 12 gezeigt ist, ein Abstand (Teilungen) d1 der ersten Gateverdrahtungselemente 3a und 3b und der zweiten Gateverdrahtungselemente 3c und 3d in der Längsrichtung im wesentlichen gleich zueinander sind. Aus diesem Grund müssen, da ein Erzeugen eines Effekts einer optischen Nähe bei dem Photolithographieverfahren unterdrückt werden kann, die Formen der Gateverdrahtungselemente für eine Korrektur einer optischen Nähe bzw. OPC nicht deformiert werden. Deshalb wird verhindert, daß eine Ausbeute durch ein Verkürzen einer Lithographiespanne verkürzt wird. Weiterhin kann eine Lithographieauflösung verbessert werden.
In der Halbleiterspeichervorrichtung sind, wie es in 13 gezeigt ist, vier Speicherzellen als eine sich wiederholende Einheit gebildet. Genauer gesagt weisen eine Speicherzelle 10a und eine weitere Speicherzelle 10b eine Spiegelsymmetrie bezüglich den Anordnungen von Gateverdrahtungselementen auf. Die Speicherzellen 10a und 10c sind spiegelsymmetrisch zueinander. Deshalb weisen die Speicherzellen 10a und 10b die gleichen Gateverdrahtungselemente auf und weisen die Speicherzellen 10b und 10c die gleichen Anordnungen von Gateverdrahtungselementen auf. Die sich wiederholende Einheit ist nicht auf die zuvor beschriebene sich wiederholende Einheit beschränkt und eine sich wiederholende Einheit, die eine Mehrzahl von Speicherzellen beinhaltet, kann durch zweckmäßiges Festlegen einer Anordnung von Gateverdrahtungselementen gebildet sein.
Wie es in 14 gezeigt ist, kann bei einer anderen Anordnung der Halbleiterspeichervorrichtung eine Speicherzellengruppe derart gebildet sein, daß die Anordnung der Gateverdrahtungselemente von einer Speicherzelle 10a direkt als eine sich wiederholende Einheit verwendet wird. In diesem Fall weist jede der Speicherzellen 10b, 10c und 10d die gleiche Anordnung von Gateverdrahtungselementen wie die der Speicherzelle 10a auf.
Es folgt die Beschreibung eines dritten Gegenstands, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde.
Eine Halbleiterspeichervorrichtung gemäß einem dritten Gegenstand wird nachstehend beschrieben. Diese Halbleiterspeichervorrichtung unterscheidet sich darin von der gemäß dem zweiten Gegenstand aufgrund dessen, daß die Längen und ein Abstand zwischen Gateverdrahtungselementen in der Längsrichtung in den ersten Gateverdrahtungselementen 3a und 3b und den zweiten Gateverdrahtungselementen 3c und 3d im wesentlichen zueinander gleich sind und die Breiten und der Abstand zwischen den Gateverdrahtungselementen in einer Richtung (zweiten Richtung), die senkrecht zu der Längsrichtung verläuft, zueinander gleich sind. Aus diesem Grund müssen, da ein Erzeugen eines Effekts einer optischen Nähe in einem Photolithographieverfahren unterdrückt werden kann, die Formen von Gateverdrahtungselementen nicht für eine Korrektur einer optischen Nähe bzw. OPC deformiert werden. Deshalb kann verhindert werden, daß sich eine Ausbeute durch eine Verkürzung einer Lithographiespanne verschlechtert. Weiterhin kann, wenn ein regelmäßiges Anordnungsmuster verwendet wird, eine Photolithographie mit einer hohen Genauigkeit unter Verwendung eines Verfahrens mit hervorragender Auflösung durchgeführt werden.
Die Längen, Breiten und dergleichen der ersten und zweiten Gateverdrahtungselemente sind im wesentlichen gleich zueinander und der Abstand zwischen den Gateverdrahtungselementen ist im wesentlichen gleich zueinander, so daß ein Einbettabstand zwischen den Schichten gleichmäßig gehalten werden kann. Deshalb kann als eine Isolationszwischenschicht nicht nur ein hoher Phosphorsilikatglas- bzw. BPSG-Film, der gute Überhangeigenschaften aufweist, sondern ebenso ein Film, wie z. B. ein Nitritsili katglas- bzw. NSG-Film oder ein Phoshosilikatglas- bzw. PSG-Film verwendet werden, der ein Material verwendet, das verhältnismäßig schlechte Überhangeigenschaften aufweist. Aus diesem Grund kann ein hoher Freiheitsgrad einer Materialauswahl erzielt werden und können die Kosten verringert werden. Außerdem kann ein Material des Isolationszwischenfilms abhängig von Bedingungen wie z. B. Verarbeitungsschwierigkeiten, einer festzulegenden Dielektrizitätskonstante, dem Schwierigkeitsgrad eines Erzeugens von Einschlüssen und eines weichen Fehlers, ausgewählt werden.
Es folgt die Beschreibung eines vierten Gegenstands, welcher mit dem erfindungsgemäßen Verfahren gebildet wurde.
Eine Halbleiterspeichervorrichtung gemäß dem vierten Gegenstand wird unter Bezugnahme auf den Graphen in 15 beschrieben. 15 zeigt eine Beziehung zwischen einem Höhen/Breitenverhältnis x eines Gateverdrahtungselements und der Anzahl von erzeugten Deffekten, wenn die Breite (kürzere Seite W) von jedem Gateverdrahtungselement als 0,15 μm festgelegt ist. Wie es in 15 gezeigt ist, weist diese Halbleiterspeichervorrichtung ein Höhen/Breitenverhältnis x einer längeren Seitenlänge L zu einer kürzeren Seitenlänge W von jedem von ersten und zweiten Gateverdrahtungselementen auf, das 5 oder größer ist. Auf diese Weise wird das Höhen/Breitenverhältnis des Gateverdrahtungselements auf 5 oder größer festgelegt und kann die Anzahl von erzeugten Defekten, wie z. B. ein Verschwinden eines Musters in einem Photolithographieverfahren, beträchtlich verringert werden.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, weisen das erste Gateverdrahtungselement und das zweite Gateverdrah tungselement rechteckige Formen auf, von denen jedes eine gerade Linie auf gegenüberliegenden Seiten aufweist und keine Einkerbung oder Auskragung aufweist, und diese sind gerade angeordnet. Auf diese Weise können, da die ersten und zweiten Gateverdrahtungselemente mit einer hohen Genauigkeit ausgebildet werden können, die Eigenschaften von Transistoren stabilisiert werden, die eine Speicherzelle bilden. Aus diesem Grund kann eine Halbleiterspeichervorrichtung erzielt werden, die stabile Charakteristiken aufweist. In der Halbleiterspeichervorrichtung werden Kontakte zu den jeweiligen Verdrahtungselementen unter Verwendung von lokalen Zwischenverbindern bzw. LICs ausgebildet. Genauer gesagt werden die Kontakte der jeweiligen Gateverdrahtungselemente nicht durch Durchgangslöcher ausgebildet, die direkt auf den Gateverdrahtungselementen ausgebildet sind, sondern werden die Kontakte durch die lokalen Zwischenverbinder LICs ausgebildet, die durch damastiertes Wolfram ausgebildet sind. Wenn die lokalen Zwischenverbinder bzw. LICs verwendet werden, können regelmäßige Gateverdrahtungselemente, von denen jedes eine rechteckige Form aufweist, angeordnet werden, ohne eine Bedeckungsspanne für einen Kontakt beim Ausbilden der Gateverdrahtungselemente herzustellen. Weiterhin kann, da die ersten Gateverdrahtungselemente und die zweiten Gateverdrahtungselemente parallel zueinander angeordnet sind, in dem Schritt eines Ausbildens der Gateverdrahtungselemente durch ein Photolithographieverfahren eine Musterverzerrung, die durch eine Störung verursacht wird, unterdrückt werden. Deshalb kann ein Effekt einer optischen Nähe in dem Photolithographieverfahren unterdrückt werden.
In der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, dehnen sich die Längsrichtungen der ersten und zweiten Gateverdrahtungselemente in der Richtung der Gatebreite eines Zu griffstransistors aus. Aus diesem Grund können die Längsrichtungen der Gateverdrahtungselemente gleich der längeren Seite der Speicherzelle gemacht werden.
Weiterhin wird bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, der Abstand (Teilungen) der ersten und zweiten Gateelektroden in der Längsrichtung (ersten Richtung) im wesentlichen zueinander gleich gemacht. Auf diese Weise müssen, da ein Erzeugen eines Effekts einer optischen Nähe bei einem Photolithographieverfahren unterdrückt werden kann, die Formen der Gateverdrahtungselemente nicht für eine Korrektur eines Effekts einer optischen Nähe bzw. OPC deformiert werden. Eine Verringerung einer Ausbeute, die durch ein Verkürzen einer Lithographiespanne verursacht wird, kann verhindert werden. Eine Lithographieauflösung kann ebenso verbessert werden. Weiterhin kann, da die Eigenschaften der jeweiligen Transistoren, die erzielt werden, wie es zuvor beschrieben worden ist, gleichmäßig und stabil gemacht werden können, eine Halbleiterspeichervorrichtung erzielt werden, die stabile Eigenschaften aufweist.
In der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, kann, da der Abstand zwischen den ersten und zweiten Gateverdrahtungselementen im wesentlichen zueinander gleich gemacht werden kann, ein Effekt einer optischen Nähe bei einem Photolithographieverfahren weiter unterdrückt werden. Aus diesem Grund kann eine Verringerung einer Ausbeute, die durch ein Verkürzen einer Lithographiespanne verursacht wird, verhindert werden. Eine Lithographieauflösung kann ebenso verbessert werden. Weiterhin kann, da die Eigenschaften der jeweiligen Transistoren, die erzielt werden, wie es zuvor beschrieben worden ist, gleichmäßig und stabil gemacht werden können, eine Halbleiterspeichervor richtung erzielt werden, die stabile Eigenschaften aufweist.
Weiterhin kann in der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, da die ersten und zweiten Gateverdrahtungselemente kürzere Seiten aufweisen, die Längen aufweisen, welche im wesentlichen gleich zueinander sind, ein Effekt einer optischen Nähe bei einem Photolithographieverfahren weiter unterdrückt werden. Aus diesem Grund kann eine Verringerung einer Ausbeute, die durch ein Verkürzen einer Lithographiespanne verursacht wird, verhindert werden. Eine Lithographieauflösung kann ebenso verbessert werden.
Weiterhin können in der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, die Formen der ersten Gateverdrahtungselemente und der zweiten Gateverdrahtungselemente, die auf einer Ebene hervorstehen, die parallel zu dem Substrat verläuft, im wesentlichen gleich zueinander gemacht werden, so daß ein Einbettabstand zwischen den Schichten gleichmäßig gehalten werden kann. Deshalb kann als eine Isolationszwischenschicht nicht nur ein BPSG-Film, der gute Überhangeigenschaften aufweist, sondern ebenso ein Film, wie z. B. ein NSG-Film oder ein PSG-Film verwendet werden, der ein Material aufweist, das verhältnismäßig schlechte Überhangeigenschaften aufweist. Aus diesem Grund kann ein hoher Freiheitsgrad einer Materialauswahl erzielt werden und können die Kosten verringert werden. Weiterhin kann ein Material der Isolationszwischenschicht abhängig von Bedingungen, wie z. B. Verarbeitungsschwierigkeiten eines chemisch/mechanischen Polierens, einer festzulegenden Dielektrizitätskonstante, eines Schwierigkeitsgrads eines Erzeugens von Einschlüssen und eines weichen Fehlers ausgewählt werden.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, sind die ersten und zweiten Gateverdrahtungselemente symmetrisch bezüglich eines vorbestimmten Symmetriepunkts angeordnet. Aus diesem Grund kann eine Maske derart verwendet werden, daß die Maske um den vorbestimmten Symmetriepunkt gedreht wird.
Weiterhin ist bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, ein Höhen/Seitenverhältnis x einer längeren Seite L zu einer kürzeren Seite W von jedem der ersten und zweiten Gateverdrahtungselemente 5 oder größer. Wenn das Höhen/Seitenverhältnis des Gateverdrahtungselements auf 5 oder größer festgelegt ist, kann die Anzahl von erzeugten Defekten, wie z. B. ein Verschwinden eines Musters, beträchtlich verringert werden.
Weiterhin sind bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, die Längen der kürzeren Seiten der ersten und zweiten Gateverdrahtungselemente 0,15 μm oder weniger und können die jeweiligen Speicherzellen verringerte Musterabmessungen aufweisen.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, ist, da die ersten und zweiten lokalen Zwischenverbinder aus damastiertem Wolfram bestehen, eine Kontaktspanne zum Herstellen eines Kontakts mit einem Gateverdrahtungselement nicht erforderlich. Aus diesem Grund müssen die Formen der Gateverdrahtungselemente nicht für eine Spannung für einen Kontakt bei einem Ausbilden der Gateverdrahtungselemente deformiert werden.
In der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, sind die Längsrichtungen der ersten und zweiten Gateverdrahtungselemente parallel zueinander angeordnet. Aus diesem Grund kann ein Ausbilden der Gateverdrahtungselemente vereinfacht werden. Deshalb können die Herstellungsschritte vereinfacht werden.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, kann, da der Abstand zwischen den ersten und zweiten Gateverdrahtungselementen, die in mindestens einer der ersten und zweiten Richtungen aneinander angrenzen, im wesentlichen gleich zueinander gemacht wird, ein Effekt einer optischen Nähe bei einem Photolithographieverfahren unterdrückt werden. Aus diesem Grund kann eine Verringerung einer Ausbeute, die durch ein Verkürzen einer Lithographiespanne verursacht wird, verhindert werden. Eine Lithographieauflösung kann ebenso verbessert werden. Weiterhin kann, da die Eigenschaften der jeweiligen Transistoren, die erzielt werden, wie es zuvor beschrieben worden ist, gleichmäßig und stabil gemacht werden können, eine Halbleiterspeichervorrichtung erzielt werden, die stabile Eigenschaften aufweist.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, können die hervorstehenden Formen der ersten Gateverdrahtungselemente und der zweiten Gateverdrahtungselemente auf einer Ebene, die parallel zu dem Substrat verläuft, im wesentlichen gleich zueinander gemacht werden, so daß ein Einbettabstand zwischen den Schichten gleichmäßig gehalten werden kann. Deshalb kann als eine Isolationszwischenschicht nicht nur ein BPSG-Film, der gute Überhangeigenschaften aufweist, sondern ebenso ein Film, wie z. B. ein NSG-Film oder ein PSG-Film verwendet werden, der ein Ma terial aufweist, das verhältnismäßig schlechte Überhangeigenschaften aufweist. Aus diesem Grund kann ein hoher Freiheitsgrad einer Materialauswahl erzielt werden und können die Kosten verringert werden. Weiterhin kann ein Material der Isolationszwischenschicht abhängig von Bedingungen, wie z. B. Verarbeitungsschwierigkeiten eines chemisch/mechanischen Polierens einer festzulegenden Dielektrizitätskonstante, des Schwierigkeitsgrads eines Erzeugens von Einschlüssen und eines weichen Fehlers, ausgewählt werden.
Bei der Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, werden die Kontakte durch die ersten und zweiten Verbinder ohne direktes Ausbilden von Kontaktlöchern in den ersten und zweiten Gateverdrahtungselementen ausgebildet. Deshalb benötigen die Gateverdrahtungselemente keine Kontaktspannen für einen Kontakt. Deshalb müssen die Formen der Gateverdrahtungselemente für Kontaktspannen bei einem Ausbilden der Gateverdrahtungselemente nicht deformiert werden.
Bei dem erfindungsgemäßen Verfahren können die ersten und zweiten Gateverdrahtungselemente, die rechteckige Formen aufweisen, von denen jede eine gerade Linie auf gegenüberliegenden Seiten aufweist und keine Einkerbung oder eine Auskragung aufweist, ausgebildet werden. Zusätzlich können die ersten und zweiten Gateverdrahtungselemente gleichmäßig entlang der Längsrichtung einer Wortleitung angeordnet werden. Aus diesem Grund können die Eigenschaften von Transistoren, wie z. B. eines Treibertransistors und eines Zugriffstransistors, die die Halbleiterspeichervorrichtung bilden, stabil und gleichmäßig gemacht werden. Deshalb kann eine Halbleiterspeichervorrichtung erzielt werden, die stabile Eigenschaften aufweist.
Wie es zuvor beschrieben worden ist, beinhaltet eine Halbleiterspeichervorrichtung, welche mit dem erfindungsgemäßen Verfahren gebildet wurde, eine Speicherzellengruppe, eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen, ein erstes Gateverdrahtungselement, ein zweites Gateverdrahtungselement, einen ersten Verbinder und einen zweiten Verbinder. Jede Speicherzelle weist erste und zweite Sätze auf, von denen jeder Treibertransistoren, Lasttransistoren und Zugriffstransistoren aufweist. Die Wortleitungen sind entlang einer ersten Richtung parallel zueinander angeordnet. Die Bitleitungen sind entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, parallel zueinander angeordnet. Das erste Gateverdrahtungselement weist eine rechteckige Form auf, die gerade Linien auf gegenüberliegenden Seiten aufweist, und verbindet den ersten Treibertransistor und den ersten Lasttransistor miteinander. Das zweite Gateverdrahtungselement ist mit dem Zugriffstransistor verbunden und weist eine rechteckige Form auf, die eine gerade Linie auf gegenüberliegenden Seiten aufweist.

Claims

Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit einer Speicherzellengruppe, die Speicherzellen (10) aufweist, von denen jede erste und zweite Treibertransistoren (11), erste und zweite Lasttransistoren (12) und erste und zweite Zugriffstransistoren (13) aufweist, wobei die Speicherzellen zweidimensional auf einem Halbleitersubstrat (1) angeordnet sind, mit den Schritten: (a) Bereitstellen des Halbleitersubstrats (1), (b) Bilden eines Elementeisolieroxidfilms (2) an einem vorbestimmten Bereich des Halbleitersubstrats (1), (c) Implantieren von Ionen in einen vorbestimmten Bereich, um aufeinanderfolgende Bereiche einer P-Mulde, einer N-Mulde und einer P-Mulde auf dem Halbleitersubstrat 1 in einer ersten Richtung gleich der Längsrichtung der Speicherzelle (10) auszubilden, (d) Abscheiden eines Gateoxidfilms und darauffolgendes Abscheiden von Polysiliziumverdrahtungsschichten (3), die als Gateverdrahtungsschichten dienen, (e) Implantieren von Ionen in einen vorbestimmten Bereich, um die Transistoren (11, 12, 13) auszubilden, (f) Strukturieren von ersten Gateverdrahtungselementen (3a, 3b) als Gateelektroden des Treibertransistors (11) und des Lasttransistors (12) und von zweiten Gateverdrahtungselementen (3c, 3d) als Gateelektroden des Zugriffstransistors (13) entlang der ersten Richtung in Form von Rechtecken ohne Einkerbung oder Auskragung, (g) Bilden einer Seitenwand (4), (h) Bilden von Source und Drain der Transistoren (11, 12, 13) durch Ionenimplantierung, (i) Bilden einer CoSi₂-Schicht, (j) Abscheiden einer Ätzstoppschicht und eines ersten Abflach-Isolierfilms (6a), (k) Ätzen des ersten Abflach-Isolierfilms (6a) unter Verwendung einer Maske für einen lokalen Zwischenverbinder (5a–5d), wobei das Ätzen durch die Ätzstoppschicht gestoppt wird, (l) Entfernen der durch Ätzen des ersten Abflach-Isolierfilms (6a) freigelegten Ätzstoppschicht, um einen Graben für den lokalen Zwischenverbinder (5a–5d) auszubilden, (m) Abscheiden von Wolfram in dem Graben für den lokalen Zwischenverbinder (5a–5d) und Ebnen der sich ergebenden Struktur, um den lokalen Zwischenverbinder (5a–5d) auszubilden, (m') Entfernen von Wolfram mit Ausnahme in dem Graben für den lokalen Zwischenverbinder (5a–5d), (n) Abscheiden eines zweiten Abflach-Isolierfilms (6b), (o) Bilden von Stapeldurchgangslöchern (7), (o') Abscheiden von Wolfram in den Stapeldurchgangslöchern (7), (p) Entfernen von Wolfram mit Ausnahme in den Stapeldurchgangslöchern (7), (q) Abscheiden einer ersten Metallschicht (8) auf der gesamten Oberfläche der sich ergebenden Struktur, (r) Strukturieren der ersten Metallschicht (8) zur Bildung einer Wortleitung (WL) unter Verwendung einer Maske, (s) Abscheiden eines dritten Isolierfilms (6c), (t) Ausbilden eines ersten Durchgangslochs (14), (u) Abscheiden von Wolfram in dem ersten Durchgangsloch (14) und Entfernen von Wolfram ausgenommen in dem ersten Durchgangsloch durch Ätzen, (v) Abscheiden einer zweiten Metallschicht (9) und Strukturieren der zweiten Metallschicht zur Bildung einer Bitleitung (BIT) und von Stromversorgungsleitungen (VDD, GND), (w) Abscheiden eines vierten Isolierfilms (6d), (x) Ausbilden eines zweiten Durchgangslochs durch Ätzen, (y) Abscheiden von Wolfram in dem zweiten Durchgangsloch und Entfernen von Wolfram ausgenommen in dem zweiten Durchgangsloch, und (z) Abscheiden einer dritten Metallschicht (15) und Strukturieren der dritten Metallschicht.