DE10229066A1

DE10229066A1 - Production of a floating gate structure comprises applying a first dielectric layer on semiconductor material, applying a first polysilicon layer, applying a second dielectric layer and applying a second polysilicon layer

Info

Publication number: DE10229066A1
Application number: DE2002129066
Authority: DE
Inventors: Peter Hagemeyer; Wolfram Dr. Langheinrich; Christian Geissler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-01-29

Abstract

Production of a floating gate structure comprises: (a) applying a first dielectric layer (3) on semiconductor material; (b) applying a first polysilicon layer (4) for a first floating gate electrode on the first dielectric layer; (c) applying a second dielectric layer (11) as intermediate dielectric on the first polysilicon layer; and (d) applying a second polysilicon layer (12) as control gate electrode on the second dielectric layer. An amount of a surface of the first polysilicon layer is provided with a protrusion before applying the second dielectric layer, whilst a spacer mask is used to back etch a polysilicon layer locally to a prescribed thickness of the first polysilicon layer.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Oberflächenvergrößerung einer Floating-Gate-Struktur bei nichtflüchtigen Halbleiterspeichern.The present invention relates to a method for increasing the surface area of a Floating gate structure in non-volatile semiconductor memories.

Bei Halbleiterspeichern mit Flash-Speicherzellen sind in jeder Speicherzelle eine nicht auf definiertes elektrisches Potential gelegte Floating-Gate-Elektrode und eine elektrisch angeschlossene Control-Gate-Elektrode vorhanden. Die Floating-Gate-Elektrode ist sowohl zu dem darunter vorhandenen Halbleitermaterial als auch zu der darüber angeordneten Control-Gate-Elektrode durch dielektrische Schichten elektrisch isoliert. Für die angestrebte Funktionalität muss zwischen der Control-Gate-Elektrode und der Floating-Gate-Elektrode eine gewisse Mindestkapazität vorhanden sein, um eine ausreichend große Kopplung zu gewährleisten. Eine weitere Miniaturisierung derartiger Halbleiterspeicher stößt an eine Grenze, wenn das Problem auftritt, dass die Kapazität zwischen der Control-Gate-Elektrode und der Floating-Gate-Elektrode den geforderten Mindestwert nicht aufweisen kann, weil die zur Verfügung stehende Fläche zu gering ist. Als Zwischendielektrikum wird bisher üblicherweise eine Oxid-Nitrid-Oxid-Schichtfolge eingesetzt. Der Ersatz einer solchen ONO-Schicht durch dielektrisches Material einer größeren relativen Dielektrizitätszahl ist technologisch schwierig, da eine ausreichende Prozesskompatibilität gewährleistet sein muss. Eine Flächenvergrößerung würde beim aktuellen Stand der Technik die erforderliche Chipfläche deutlich vergrößern und eine aufwendige Maskentechnik erfordern.For semiconductor memories with flash memory cells are not defined electrical in each memory cell Floating gate electrode and an electrically connected one Control gate electrode available. The floating gate electrode is both to the existing semiconductor material and to the one above it Control gate electrode electrically through dielectric layers isolated. For the desired functionality must be between the control gate electrode and the floating gate electrode certain minimum capacity be available to ensure a sufficiently large coupling. A further miniaturization of such semiconductor memories is encountering one Limit when the problem occurs that the capacity between the control gate electrode and the floating gate electrode the required May not have minimum value because the available area is too low. So far, one is usually used as an intermediate dielectric Oxide-nitride-oxide layer sequence used. The replacement of such an ONO layer with dielectric Material of a larger relative permittivity is technologically difficult because it ensures sufficient process compatibility have to be. An increase in area would state of the art the required chip area clearly enlarge and require a complex mask technique.

Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie ein Flash-Halbleiterspeicher mit Floating-Gate-Elektrode so hergestellt werden kann, dass trotz einer Verkleinerung der Ab messungen eine ausreichend große Kapazität zwischen der Control-Gate-Elektrode und der Floating-Gate-Elektrode erreicht werden kann.Object of the present invention is to specify how a flash semiconductor memory with a floating gate can be manufactured in such a way that despite a reduction in dimensions, big enough capacity reached between the control gate electrode and the floating gate electrode can be.

Diese Aufgabe wird mit dem Verfahren zur Herstellung einer Floating-Gate-Struktur für nichtflüchtige Halbleiterspeicher mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.This task is done with the procedure for producing a floating gate structure for non-volatile semiconductor memories solved the features of claim 1. Refinements result themselves from the dependent Claims.

Bei dem Verfahren wird ein Anteil der Oberfläche der für die Floating-Gate-Elektrode vorgesehenen ersten Polysiliziumschicht vor dem Aufbringen des Zwischendielektrikums mit einer diese Oberfläche vergrößernden Erhebung versehen, indem unter Verwendung einer Spacer-Maske eine zunächst dicker aufgebrachte Polysiliziumschicht lokal unterschiedlich weit auf die vorgesehene Dicke der ersten Polysiliziumschicht rückgeätzt wird. Diese Erhebung kann insbesondere durch einen Wulst an den Flanken eines in die erste Polysiliziumschicht geätzten Grabens gebildet werden. Als Zwischendielektrikum kann eine ONO-Schicht aufgebracht werden, auf die die für die Control-Gate-Elektrode vorgesehene zweite Polysiliziumschicht aufgebracht wird. Die übrigen Verfahrensschritte entsprechen der Herstellung herkömmlicher Flash-Speicherzellen und sind an sich bekannt.In the process, a portion the surface the for the first polysilicon layer provided for the floating gate electrode before the application of the intermediate dielectric with an enlarging this surface Provide elevation by using a spacer mask first thicker applied polysilicon layer locally different distances is etched back to the intended thickness of the first polysilicon layer. This elevation can be caused in particular by a bead on the flanks of a trench etched into the first polysilicon layer. An ONO layer can be applied as the intermediate dielectric, on those for the control gate electrode provided second polysilicon layer is applied. The remaining Process steps correspond to the production of conventional ones Flash memory cells and are known per se.

Es folgt eine genauere Beschreibung eines Beispiels des Verfahrens anhand der 1 bis 5, in denen jeweils ein Zwischenprodukt des Verfahrens im Querschnitt dargestellt ist.The following is a more detailed description of an example of the method using the 1 to 5 , in each of which an intermediate product of the method is shown in cross section.

In der 1 ist im Querschnitt ein Substrat 1 aus Halbleitermaterial dargestellt, in dem ein STI-Bereich 2 (Shallow Trench Isolation) hergestellt ist. Dieser STI-Bereich 2 ist daher elektrisch isolierendes Material. Auf der Oberseite des Halbleitermaterials wird durch thermische Oxidation eine dünne Oxidschicht hergestellt, die die erste Dielektrikumschicht 3 bildet (Gate-Oxid). Darauf wird die erste Polysiliziumschicht 4 aufgebracht, die für die Floating-Gate-Elektrode vorgesehen ist. Über dem STI-Bereich 2 wird in die erste Polysiliziumschicht 4 ein Graben 5 geätzt, der die Polysiliziumschicht 4 vollständig durchtrennt und vorzugsweise bis in den STI-Bereich 2 hinein reicht.In the 1 is a substrate in cross section 1 shown from semiconductor material in which an STI area 2 (Shallow trench isolation). This STI area 2 is therefore an electrically insulating material. A thin oxide layer is formed on the top of the semiconductor material by thermal oxidation, which is the first dielectric layer 3 forms (gate oxide). Then the first polysilicon layer 4 applied, which is provided for the floating gate electrode. Over the STI area 2 is in the first polysilicon layer 4 a ditch 5 etched the polysilicon layer 4 completely severed and preferably into the STI area 2 extends into it.

Ausgehend von der so erreichten Struktur wird, wie in der 2 dargestellt, auf die Oberseite ganzflächig eine Maskenschicht 6 aufgebracht, die vorzugsweise Nitrid ist. Durch isotropes Abscheiden dieser Maskenschicht 6 wird die Schicht überall in etwa gleichmäßiger Dicke aufgebracht. Durch anisotropes Rückätzen können die in der 2 mit gestrichelten Berandungen angedeuteten Maskierungsspacer 7 in an sich bekannter Weise hergestellt werden. Diese Maskierungsspacer 7 an den Flanken des Grabens 5 sind dafür vorgesehen, in dem nachfolgenden Ätzschritt die Flanken des Grabens 5 gegen den Ätzangriff zu schützen.Starting from the structure thus achieved, as in the 2 shown, a mask layer over the entire surface 6 applied, which is preferably nitride. By isotropic deposition of this mask layer 6 the layer is applied approximately uniformly everywhere. By anisotropic etching back in the 2 with masking spacer indicated by dashed borders 7 be produced in a manner known per se. This masking spacer 7 on the flanks of the trench 5 are intended for the flanks of the trench in the subsequent etching step 5 to protect against the caustic attack.

In der 3 ist im Querschnitt die Struktur der Maskierungsspacer 7 an den Flanken des Grabens 5 eingezeichnet. Die erste Polysiliziumschicht 4 wird dann auf die vorgesehene Dicke rückgeätzt, so dass seitlich der Maskierungsspacer 7 die eingezeichneten Wälle 8 stehen bleiben. Diese Wälle 8 besitzen eine sich nach oben hin verjüngende keilförmige Struktur. Die Schräge der beiden Flanken der Wälle 8 wird beim Ätzprozess durch die Wahl der Richtung des Ätzangriffs unter Berücksichtigung der Eigenschaften des Polysiliziums in an sich bekannter Weise erzeugt. Die Maskierungsspacer 7 werden dann entfernt.In the 3 is the structure of the masking spacer in cross section 7 on the flanks of the trench 5 located. The first polysilicon layer 4 is then etched back to the intended thickness so that the masking spacer is on the side 7 the marked ramparts 8th stop. These ramparts 8th have a wedge-shaped structure that tapers towards the top. The slope of the two flanks of the ramparts 8th is generated in the etching process by the choice of the direction of the etching attack taking into account the properties of the polysilicon in a manner known per se. The masking spacer 7 will then be removed.

In der 4 ist im Querschnitt dargestellt, dass vorzugsweise in einem nächsten Verfahrensschritt durch RTP-Oxidation eine dünne Oxidschicht 9 auf der Oberfläche der ersten Polysiliziumschicht 4 hergestellt wird. Diese dünne Oxidschicht wird anschließend nasschemisch weggeätzt, so dass die Grate 10, die die oberen Kanten der Wälle 8 bilden, abgerundet werden.In the 4 is shown in cross section that a thin oxide layer is preferably in a next process step by RTP oxidation 9 on the surface of the first polysilicon layer 4 will be produced. This thin oxide layer is then etched away by wet chemistry, so that the ridges 10 that the top edges of the ramparts 8th form, be rounded.

Anschließend wird gemäß der 5 auf die Oberseite der ersten Polysiliziumschicht 4 das Material des Zwischendielektrikums aufgebracht. Diese zweite Dielektrikumschicht 11 ist vorzugsweise eine ONO-Schicht (Oxid-Nitrid-Oxid-Schicht). Auf die zweite Dielektrikumschicht 11 wird wieder ganzflächig die zweite Polysiliziumschicht 12 aufgebracht, die für die Control-Gate-Elektrode vorgesehen ist.Then according to the 5 on top of the first polysilicon layer 4 applied the material of the intermediate dielectric. This second dielectric layer 11 is preferably an ONO layer (oxide-nitride-oxide layer). On the second dielectric layer 11 becomes the second polysilicon layer over the entire surface 12 applied, which is provided for the control gate electrode.

Bei diesem Ausführungsbeispiel des Verfahrens erhält man auf Grund des vorhandenen STI-Bereiches 2 durch die die erste Polysiliziumschicht 4 vollständig durchtrennende Grabenätzung eine vollständige elektrische Isolation der beiden in der 5 dargestellten verbleibenden Anteile der ersten Polysiliziumschicht 4. Diese Anteile bilden daher (in der 5 links und rechts eingezeichnet) jeweilige Floating-Gate-Elektroden, die zum Halbleitermaterial des Substrats 1 hin durch die erste Dielektrikumschicht 3 und zur Control-Gate-Elektrode der zweiten Polysiliziumschicht 12 hin durch die zweite Dielektrikumschicht 11 elektrisch isoliert sind. Eine hinreichend große Kapazität zwischen der Floating-Gate-Elektrode und der Control-Gate-Elektrode ergibt sich durch die Oberflächenvergrößerung, die mit der Herstellung der Wälle 8 erreicht wird.In this exemplary embodiment of the method, one obtains on the basis of the existing STI area 2 through which the first polysilicon layer 4 completely cutting trench etching a complete electrical insulation of the two in the 5 shown remaining portions of the first polysilicon layer 4 , These parts therefore form (in the 5 drawn in on the left and right) respective floating gate electrodes which form the semiconductor material of the substrate 1 through the first dielectric layer 3 and to the control gate electrode of the second polysilicon layer 12 through the second dielectric layer 11 are electrically isolated. A sufficiently large capacitance between the floating gate electrode and the control gate electrode results from the increase in surface area that occurs with the manufacture of the ramparts 8th is achieved.

Seitlich angrenzend an eine jeweilige Transistorstruktur einer jeweiligen nach diesem Verfahren hergestellten Speicherzelle befindet sich daher eine Kondensatorstruktur einer ausreichend hohen Kapazität. Mit dem angegebenen Herstellungsverfahren ergibt sich außerdem auf einfache Weise eine elektrische Isolation zwischen den einzelnen Speicherzellen. Vorteile dieses Verfahrens sind insbesondere die einfache Prozessführung ohne zusätzliche Maske und ohne Veränderung herkömmlicher Masken; auf die Verwendung spezieller dielektrischer Materialien kann verzichtet werden.Laterally adjacent to a respective one Transistor structure of a respective manufactured by this method There is therefore a capacitor structure of a memory cell sufficiently high capacity. Using the specified manufacturing process also results in simple way of electrical isolation between each Memory cells. The advantages of this method are particularly simple Litigation without additional Mask and without change conventional masks; on the use of special dielectric materials to be dispensed with.

Claims

Method for producing a floating gate structure for non-volatile semiconductor memories, in which a first dielectric layer ( 3 ) is applied to semiconductor material, a first polysilicon layer provided for a floating gate electrode ( 4 ) on the first dielectric layer ( 3 ) is applied, a second dielectric layer provided as an intermediate dielectric ( 11 ) on the first polysilicon layer ( 4 ) is applied and a second polysilicon layer provided as a control gate electrode ( 12 ) on the second dielectric layer ( 11 ) is applied, characterized in that a portion of a surface of the first polysilicon layer ( 4 ) before applying the second dielectric layer ( 11 ) is provided with an elevation that enlarges this surface, by using a spacer mask to etch back an initially thicker polysilicon layer locally to different degrees to the intended thickness of the first polysilicon layer.

Method according to Claim 1, in which the first thicker polysilicon layer which is used as the first polysilicon layer ( 4 ) is provided, a trench ( 5 ) is etched with oblique flanks on the flanks of this trench by isotropically applying a mask layer ( 6 ) and anisotropic etching back of this mask layer ( 6 ) Masking spacer ( 7 ) that cover the flanks of the trench and using the masking spacer ( 7 ) as a mask, polysilicon to the intended thickness of the first polysilicon layer ( 4 ) is etched back, with the masking spacers ( 7 ) Ramparts ( 8th ) as the surface of the first polysilicon layer ( 4 ) magnifying survey are formed.

The method of claim 2, wherein the top ridges ( 10 ) of the ramparts ( 8th ) made of polysilicon before the application of the second dielectric layer ( 11 ) are rounded off by surface-oxidizing the polysilicon and then etching the oxide away.

A method according to claim 2 or 3, wherein the trench ( 5 ) in the polysilicon layer over one in a substrate ( 1 ) STI area formed from semiconductor material ( 2 ) is produced in such a way that the trench completely cuts the polysilicon layer into two parts and these remaining parts of the polysilicon layer are electrically insulated from one another.