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DE10227605A1 - Layer system and production process especially for drams uses a substrate with two opposite processed surfaces and attaches a second substrate to one of these - Google Patents

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DE10227605A1
DE10227605A1 DE2002127605 DE10227605A DE10227605A1 DE 10227605 A1 DE10227605 A1 DE 10227605A1 DE 2002127605 DE2002127605 DE 2002127605 DE 10227605 A DE10227605 A DE 10227605A DE 10227605 A1 DE10227605 A1 DE 10227605A1
Authority
DE
Germany
Prior art keywords
layer
substrate
silicon
main surface
processed
Prior art date
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Ceased
Application number
DE2002127605
Other languages
German (de)
Inventor
R. Johannes Dr. Luyken
Franz Dr. Hofmann
Erhard Landgraf
Thomas Schulz
Wolfgang Dr. Rösner
Johannes Dr. Kretz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2002127605 priority Critical patent/DE10227605A1/en
Publication of DE10227605A1 publication Critical patent/DE10227605A1/en
Ceased legal-status Critical Current

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    • H10W90/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10P72/7432—
    • H10W90/20—
    • H10W90/722—

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  • Semiconductor Memories (AREA)

Abstract

A layer system comprises a substrate having a surface processed with a conductive metal structure and an opposite processed second surface. A second substrate is attached by a third surface to the first surface of the first substrate. An independent claim is also included for a process for producing the system above.

Description

Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Herstellen einer Schicht-Anordnung.The invention relates to a layer arrangement and a method for producing a layer arrangement.

Mit fortschreitender Miniaturisierung von Halbleiter-Bauelementen werden für Speicherzellen-Anordnungen wie DRAM-Speicher (dynamic random access memory, dynamischer Halbleiterspeicher) oder Flash-Speicher (unter Verwendung einer Floating-Gate-Schicht, in der elektrische Ladungsträger einbringbar sind) dichtgepackte Anordnungen benötigt.With advancing miniaturization of semiconductor devices be for Memory cell arrangements such as DRAM (dynamic random access memory, dynamic semiconductor memory) or flash memory (using a floating gate layer in which electrical charge carriers can be introduced tightly packed arrangements are required.

Insbesondere ist eine Anordnung mit Vertikal-Transistoren vorteilhaft, da in diesem Fall die Länge des Kanal-Bereichs, die für viele planare Speicher-Anordnungen nicht beliebig verringert werden kann, in die vertikale Dimension verlegt wird. Dadurch kann die kritische Dimension, nämlich die Länge des sich im Wesentlichen senkrecht in das Substrat hinein erstreckenden Kanal-Bereichs ohne Flächenverlust auf der Oberfläche des Substrats ausreichend groß vorgesehen werden. Zum Erreichen einer hohen Flächendichte von Speicherzellen können die Dimensionen der Speicherzelle auf der Oberfläche des Substrats bei einem Vertikaltransistor fortgesetzt verringert werden, ohne dass störende Kurzkanaleffekte auftreten.In particular, an arrangement with Vertical transistors advantageous because in this case the length of the Channel area that is for many planar storage arrangements cannot be reduced arbitrarily, is moved to the vertical dimension. This can make the critical Dimension, namely the length that of extending substantially perpendicularly into the substrate Channel area without loss of area on the surface of the substrate is sufficiently large become. To achieve a high surface density of memory cells can they Dimensions of the memory cell on the surface of the substrate at one Vertical transistor continues to be reduced without disruptive short channel effects occur.

Zur Kontaktierung und Ansteuerung einer Speicherzellen-Anordnung mit dichtgepackten Anordnungen von Vertikaltransistoren werden vergrabene Wort- oder Bitleitungen benötigt.For contacting and control a memory cell arrangement with densely packed arrangements of vertical transistors are buried Word or bit lines required.

Vergrabene Bitleitungen werden gemäß dem Stand der Technik aus dotiertem Silizium bzw. aus Siliziden, das heißt aus Silizium-Metall-Legierungen, hergestellt. Dadurch ist zwar eine gute Kompatibilität mit einer Frontend-Prozessierung ermöglicht, jedoch sind diese Materialien hochohmig, was eine unerwünschte Signaldämpfung zur Folge hat. Zudem werden in einigen Fällen hohe Anforderungen an die Prozesstechnik zum Ausbilden solcher Bitleitungen gestellt.Buried bit lines are the technology made of doped silicon or silicides, that is, silicon-metal alloys. This makes it well compatible with front-end processing allows however, these materials are high-resistance, which leads to undesired signal attenuation Consequence. In addition, high demands are made in some cases the process technology for forming such bit lines.

Vergrabene Leitungen aus einem metallischen Material, die erheblich niederohmiger sind, sind in vielen Fällen nicht kompatibel zu einer weiteren Frontend-Prozessierung.Buried pipes made of a metallic In many cases, materials that are significantly lower in resistance are not compatible with another frontend processing.

In [1] ist ein Zellenfeld mit vertikalen Transistoren beschrieben, wobei die Transistoren direkt oberhalb einer Bitleitung gefertigt werden. Dadurch ist der ohmsche Widerstand der Bitleitung vergleichsweise hoch. Gemäß dem in [1] beschriebenen Verfahren erfolgt das Dotieren der vergrabenen Leitungen unter Verwendung eines Diffusionsverfahrens. Mit anderen Worten wird eine dünne einkristalline Halbleiter-Schicht aus Silizium auf einem einkristallinen Silizium-Substrat ausgebildet und die elektrische Leitfähigkeit der epitaktisch aufgewachsenen Schicht mittels Dotierens mit Dotieratomen erhöht. Anschließend werden weitere Schichten über der epitaktisch aufgewachsenen Schicht abgeschieden, so dass eine vergrabene Leitung erhalten wird.In [1] is a cell field with vertical Transistors described, the transistors directly above a bit line can be manufactured. This is the ohmic resistance the bit line is comparatively high. According to that described in [1] Method, the buried lines are doped using a diffusion process. In other words, a thin single crystal semiconductor layer made of silicon on a single-crystalline silicon substrate and electrical conductivity the epitaxially grown layer by means of doping with doping atoms elevated. Subsequently are over layers of the epitaxially grown layer, so that a buried pipe is obtained.

Ferner ist in [1] vorgeschlagen, zur Erhöhung der elektrischen Leitfähigkeit der vergrabenen Bitleitung diese mittels epitaktischen Aufwachsens von Cobaltsilizid (CoSi2) herzustellen.Furthermore, in [1] it is proposed to increase the electrical conductivity of the buried bit line by epitaxially growing cobalt silicide (CoSi 2 ).

Allerdings weist das aus [1] bekannte Verfahren den Nachteil auf, dass eine epitaktisch aufgewachsene Schicht als vergrabene Leitung zu der darüber und darunter ausgebildeten Schicht üblicherweise Versetzungen aufweist, was zu Problemen mit der mechanischen und elektrischen Stabilität der Schicht-Anordnung führen kann.However, the known from [1] Process the disadvantage of being an epitaxially grown Layer as buried pipe to the one formed above and below Layer usually Dislocations, which leads to problems with the mechanical and electrical stability the layer arrangement to lead can.

Eine dotierte epitaktisch aufgewachsene Silizium-Schicht hat ferner einen relativ hohen elektrischen Widerstand, wodurch viel Abwärme entsteht, und wodurch elektrische Signale beim Durchlaufen der vergrabenen Leitung gedämpft werden.An endowed epitaxially grown up Silicon layer also has a relatively high electrical resistance, causing a lot of waste heat arises, and thereby electrical signals as they pass through the buried Steamed line become.

Um eine parasitäre Signaldämpfung und eine unerwünschte Abwärme zu vermeiden, wäre eine vergrabene Leitung eines integrierten Schaltkreises vorteilhaft, welche eine verringerte ohmsche Leitfähigkeit aufweist. Hierfür müssten in einem Substrat zunächst die unteren metallischen Anschlüsse gefertigt werden, bevor die temperaturintensiven Verfahrensschritte in oberen Schichten des Substrats durchgeführt werden (beispielsweise Ausbilden einer Gateisolierenden Schicht mittels thermischen Oxidierens). Da eine derartige Prozessierung metallische Strukturen häufig negativ beeinflusst, kann in einem solchen Fall die untere elektrische Leitung nicht aus einem metallischen Material ausgebildet werden, sondern allenfalls aus vergleichsweise hochohmigem Silizid-Material hergestellt werden.To avoid parasitic signal attenuation and unwanted waste heat, would be a buried line of an integrated circuit advantageous, which has a reduced ohmic conductivity. For this would have to be in a substrate first the lower metallic connections are made be before the temperature-intensive process steps in upper Layers of the substrate performed (e.g. forming a gate insulating layer by means of thermal oxidation). Because such processing metallic structures often in such a case, the lower electrical Line are not formed from a metallic material, but at most made of comparatively high-resistance silicide material become.

Bei dem aus [2] bekannten ELTRAN®-Verfahren wird eine Delaminations-Schicht aus porösem Silizium mechanisch abgelöst, indem mittels eines Wasserstrahls das Silizium-Substrat an der porösen Silizium-Schicht in zwei Teilsubstrate aufgetrennt wird.In the ELTRAN ® process known from [2], a delamination layer made of porous silicon is mechanically detached by using a water jet to separate the silicon substrate on the porous silicon layer into two sub-substrates.

Aus [3] ist das sogenannte Smart-Cut®-Verfahren bekannt, bei dem eine wasserstoffhaltige Delaminations-Schicht in einem Substrat ausgebildet wird, die mittels Temperns ablösbar bzw. delaminierbar ist.Out [ 3] the so-called Smart-Cut ® process is known, in which a hydrogen-containing delamination layer is formed in a substrate, which can be removed or delaminated by means of tempering.

Der Erfindung liegt das Problem zugrunde, eine elektrische Leitung in einem Substrat bereitzustellen, die einen verringerten ohmschen Widerstand aufweist und die mit vertretbarem Aufwand gefertigt werden kann.The invention is based on the problem, a to provide electrical conduction in a substrate, the one has reduced ohmic resistance and that with acceptable Effort can be made.

Das Problem wird durch eine Schicht-Anordnung und durch ein Verfahren zum Herstellen einer Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.The problem is caused by a layer arrangement and by a method for producing a layer arrangement with solved the features according to the independent claims.

Die erfindungsgemäße Schicht-Anordnung enthält ein erstes Substrat, das einen ersten prozessierten Oberflächenbereich an einer ersten Hauptoberfläche aufweist, der eine metallisch leitfähige Struktur enthält. Ferner enthält das erste Substrat einen zweiten prozessierten Oberflächenbereich an einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche. Ein zweites Substrat der Schicht-Anordnung mit einer dritten Hauptoberfläche ist an der ersten Hauptoberfläche des ersten Substrats befestigt.The layer arrangement according to the invention contains a first substrate that has a first processed surface area on a first main surface that contains a metallically conductive structure. Furthermore, the first substrate contains a second processed surface area on a second main surface opposite the first main surface. A second substrate of the layer arrangement with a third main surface is attached to the first main surface of the first substrate.

Bei den erfindungsgemäßen Verfahren zum Herstellen einer Schicht-Anordnung wird in einem ersten Substrat ein erster Oberflächenbereich an einer ersten Hauptoberfläche prozessiert, wodurch eine metallisch leitfähige Struktur ausgebildet wird. Ferner wird ein zweiter Oberflächenbereich in dem ersten Substrat an einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche prozessiert. Eine dritte Hauptoberfläche eines zweiten Substrats wird an der ersten Hauptoberfläche des ersten Substrats befestigt.In the method according to the invention for producing a layer arrangement is in a first substrate a first surface area on a first main surface processed, whereby a metallically conductive structure is formed. Further becomes a second surface area in the first substrate on an opposite side of the first main surface second main surface processed. A third major surface of a second substrate is on the first main surface attached to the first substrate.

Eine Grundidee der Erfindung besteht anschaulich darin, mittels Verwendens der Technik des Wafer-Bondens eine metallisch leitfähige vergrabene Leitung herzustellen, zum Beispiel für ein Speicherzellenfeld.A basic idea of the invention exists vividly therein, using the technique of wafer bonding a metallic conductive to produce buried line, for example for a memory cell array.

Hierfür wird ein erster Oberflächenbereich an einer ersten Hauptoberfläche eines ersten Substrats derart prozessiert, dass dadurch eine metallisch leitfähige Struktur ausgebildet wird, die zum Beispiel als metallische Wort- oder Bitleitung verwendet werden kann. Wird ein zweites Substrat an der ersten Hauptoberfläche des ersten Substrats mittels Wafer-Bondens befestigt, so kann eine der ersten Hauptoberfläche gegenüberliegende zweite Hauptoberfläche des ersten Substrats prozessiert werden. Aufgrund des Bondens des zweiten Substrats an dem ersten Substrat ist eine metallisch leitfähige Struktur geschaffen.For this there is a first surface area on a first main surface processed a first substrate such that a metallic conductive Structure is formed that, for example, as a metallic word or bit line can be used. Becomes a second substrate on the first main surface of the first substrate by means of wafer bonding, one of the first main surface opposing second main surface of the first substrate are processed. Due to the bonding of the second substrate on the first substrate is a metallic conductive structure created.

Eine mittels Wafer-Bondens generierte vergrabene Leitung kann aus einem metallisch leitfähigen und daher erheblich niederohmigerem Material ausgebildet werden als dies bei den aus dem Stand der Technik bekannten Verfahren der Fall ist.One generated by means of wafer bonding buried pipe can be made of a metallic conductive and therefore significantly lower-impedance material are formed than this is the case with the methods known from the prior art is.

Bei der Technik des Wafer-Bondens werden zwei Wafer miteinander in Kontakt gebracht und unter Verwendung unterschiedlicher Verfahren dauerhaft aneinander befestigt. Das Wafer-Bonden kann beispielsweise zum Herstellen eines Silicon-on-Insulator-Wafers (SOI-Wafer) verwendet werden. Daneben besteht auch die Möglichkeit, die Technik des Wafer-Bondens innerhalb des Herstellungsprozesses einer integrierten Schaltung zu verwenden.In the technique of wafer bonding two wafers are brought into contact with each other and using different methods permanently attached to each other. The Wafer bonding can be used, for example, to manufacture a silicon-on-insulator wafer (SOI wafer) can be used. There is also the possibility the technique of wafer bonding within the manufacturing process of an integrated circuit to use.

Anschaulich ist es erfindungsgemäß ermöglicht, nach einer Frontend-Prozessierung die Rückseite eines integrierten Bauelementes prozesstechnisch zugänglich zu machen. Dies wird erfindungsgemäß ausgenutzt, um nach einer Frontend-Prozessierung (inklusive Ausbildens metallischer Anschlüsse der oberen Kontakte) die Unterseite des Wafers freizulegen und zum Beispiel ebenfalls mit metallischen Kontakten zu versehen.It is clearly possible according to the invention after a front end processing the back of an integrated To make the component accessible in terms of process technology. this will exploited according to the invention, in order for a frontend processing (including the formation of metallic connections for the upper contacts) Expose underside of the wafer and, for example, also with metallic contacts.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.Preferred developments of the invention result themselves from the dependent Claims.

Die metallisch leitfähige Struktur kann ein metallisches Material aufweisen oder aus einem metallischen Material wie Wolfram bestehen.The metallic conductive structure can have a metallic material or a metallic material Material like tungsten exist.

Die metallisch leitfähige Struktur kann mindestens eine Wortleitung und/oder mindestens eine Bitleitung mindestens einer in der Schicht-Anordnung integrierten Speicherzelle aufweisen. Die Speicherzelle kann zum Beispiel eine DRAM-Speicherzelle (dynamic random access memory) oder eine Flash-Speicherzelle mit einem Floating-Gate-Speicher sein.The metallic conductive structure can have at least one word line and / or at least one bit line have at least one memory cell integrated in the layer arrangement. The memory cell can, for example, be a DRAM memory cell (dynamic random access memory) or a flash memory cell with a floating gate memory.

Der erste und/oder der zweite prozessierte Oberflächenbereich kann mindestens ein integriertes Bauelement aufweisen.The first and / or the second processed surface area can have at least one integrated component.

Das mindestens eine integrierte Bauelement ist vorzugsweise mit der metallisch leitfähigen Struktur gekoppelt.That is at least one integrated component preferably coupled to the metallic conductive structure.

Mindestens ein integriertes Bauelement kann ein Vertikal-Transistor sein. Mit metallischen Wort- bzw. Bitleitungen gekoppelte Vertikal-Speichertransistoren ermöglichen eine niederohmige Kontaktierung und simultan eine Speicherzellen-Anordnung mit einer hohen Integrationsdichte.At least one integrated component can a vertical transistor his. Vertical memory transistors coupled with metallic word or bit lines enable a low-resistance contact and simultaneously a memory cell arrangement with one high integration density.

Bei der erfindungsgemäßen Schicht-Anordnung ist der erste und der zweite prozessierte Oberflächenbereich vorzugsweise derart prozessiert, dass das mindestens eine integrierte Bauelement an einem unteren Endabschnitt mittels des ersten prozessierten Oberflächenbereichs elektrisch angeschlossen ist und an einem oberen Endabschnitt mittels des zweiten prozessierten Oberflächenbereichs elektrisch angeschlossen ist.In the layer arrangement according to the invention the first and the second processed surface area is preferably such processes that the at least one integrated component on one lower end section by means of the first processed surface area is electrically connected and by means of an upper end portion of the second processed surface area electrically connected.

Zwischen der metallisch leitfähigen Struktur und dem mindestens einen integrierten Bauelement ist vorzugsweise eine elektrisch schaltbare Schicht als Speicherschicht vorgesehen. Eine elektrisch schaltbare Schicht ist eine Schicht aus einem solchen Material, dass mittels Anlegens eines geeigneten Konfigurierungsstroms oder einer geeigneten Konfigurierungsspannung der ohmsche Widerstand der elektrisch schaltbaren Schicht dauerhaft eingestellt werden kann. Daher kann in einer elektrisch schaltbaren Schicht, genau genommen in dem Wert ihres ohmschen Widerstands, eine Information gespeichert werden.Between the metallic conductive structure and the at least one integrated component is preferably one electrically switchable layer is provided as a storage layer. A electrically switchable layer is a layer made of such a layer Material that by applying a suitable configuration stream or a suitable configuration voltage the ohmic resistance of the electrically switchable layer can be set permanently. Therefore, in an electrically switchable layer, strictly speaking information is stored in the value of their ohmic resistance become.

Die elektrisch schaltbare Schicht kann zum Beispiel eine Molekularschicht (z. B. Rotaxane, Catenane, eine Bispyridinium-Verbindung), ein Dielektrikum (z.B. SrZrO3) oder ein Polymer (z. B. 3-Nitrobenzal Malonitrile, 1,4 Phenylenediamine Komplex, Chalcogenide-Verbindung) aufweisen.The electrically switchable layer can, for example, be a molecular layer (e.g. rotaxane, catenane, a bispyridinium compound), a dielectric (e.g. SrZrO 3 ) or a polymer (e.g. 3-nitrobenzal malonitrile, 1,4 phenylenediamine complex, Chalcogenide compound).

Die Schicht-Anordnung kann als NROM-Speicherzellen-Anordnung (NROM, "nitrided read only memory") eingerichtet sein. Mit anderen Worten kann mindestens eine NROM-Speicherzelle in der erfindungsgemäßen Schicht-Anordnung integriert sein.The layer arrangement can be set up as an NROM memory cell arrangement (NROM, “nitrided read only memory”). In other words, at least one NROM memory cell can be integrated in the layer arrangement according to the invention be grated.

Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Schicht-Anordnung beschrieben. Ausgestaltungen der Schicht-Anordnung gelten auch für das Verfahren zum Herstellen einer Schicht-Anordnung.Furthermore, the method according to the invention described for producing a layer arrangement. refinements the layer arrangement also apply to the method of manufacturing one Layer arrangement.

Vor dem Prozessieren des zweiten Oberflächenbereichs kann Material des ersten Substrats von einer der ersten Hauptoberfläche gegenüberliegenden Oberfläche des ersten Substrats entfernt werden.Before processing the second surface area may material of the first substrate from an opposite side of the first main surface surface of the first substrate are removed.

Das Material kann entfernt werden, indem das erste Substrat an einer darin enthaltenen, mittels thermischen oder mechanischen Behandelns ablösbaren Delaminations-Schicht in zwei Teilsubstrate aufgeteilt wird.The material can be removed by the first substrate on a contained therein, by means of thermal or removable mechanical treatment Delamination layer is divided into two sub-substrates.

Als Delaminations-Schicht kann insbesondere eine mechanisch ablösbare Delaminations-Schicht gemäß dem aus [2] bekannten ELTRAN®-Verfahren oder einen aus [3] bekannte, thermisch ablösbare wasserstoffhaltige Delaminations-Schicht, gemäß dem Smart-Cut®-Verfahren, verwendet werden.In particular, a mechanically removable delamination layer according to the ELTRAN ® method known from [2] or a thermally removable hydrogen-containing delamination layer known from [3], according to the Smart-Cut ® method, can be used as the delamination layer.

Dadurch ist es anschaulich möglich, unter Vermeidung eines aufwändigen chemischen Entfernens von Material des ersten Substrats das erste Substrat zu dünnen, um eine Schicht zum weiteren Prozessieren freizulegen.This makes it vividly possible, while avoiding it one elaborate chemically removing material of the first substrate from the first substrate to thin to expose a layer for further processing.

Bei dem Verfahren kann die dritte Hauptoberfläche des zweiten Substrats an der ersten Hauptoberfläche des ersten Substrats mittels Wafer-Bondens befestigt werden.In the process, the third main surface of the second substrate on the first main surface of the first substrate Wafer bonding are attached.

Als Substrat kann ein SOI-Substrat (Silicon-on-Insulator) verwendet werden.An SOI substrate can be used as the substrate (Silicon-on-Insulator) can be used.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.Embodiments of the invention are shown in the figures and are explained in more detail below.

Es zeigen:Show it:

1A bis 1E Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung, 1A to 1E Layer sequences at different times during a method for producing a layer arrangement according to a first exemplary embodiment of the invention,

2A bis 2G Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung, 2A to 2G Layer sequences at different times during a method for producing a layer arrangement according to a second exemplary embodiment of the invention,

3A bis 3F Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung, 3A to 3F Layer sequences at different times during a method for producing a layer arrangement according to a third exemplary embodiment of the invention,

4A bis 4F Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung, 4A to 4F Layer sequences at different times during a method for producing a layer arrangement according to a fourth exemplary embodiment of the invention,

5A, 5B Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Ausbilden einer Schicht-Anordnung gemäß einem fünften Ausführungsbeispiel der Erfindung. 5A . 5B Layer sequences at different times during a method for forming a layer arrangement according to a fifth exemplary embodiment of the invention.

Im Weiteren wird bezugnehmend auf 1A bis 1E ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.The following will refer to 1A to 1E a method for producing a layer arrangement according to a first embodiment of the invention is described.

Um das in 1A gezeigte Silizium-Substrat 100 zu erhalten, wird eine ablösbare Delaminations-Schicht 101 unter Verwendung des in [2] beschriebenen ELTRAN®-Verfahrens in das Silizium-Substrat 101 eingebracht. Die ablösbare Schicht 101 stellt eine poröse Silizium-Schicht dar, die mittels Behandelns der Delaminations-Schicht 101 mit einem Wasserstrahl abgelöst werden kann. Mittels der ablösbaren Delaminations-Schicht 101 ist das Silizium-Substrat 100 in eine erste Silizium-Schicht 102 und in eine zweite Silizium-Schicht 103 aufgeteilt.To do that in 1A shown silicon substrate 100 to get a removable delamination layer 101 into the silicon substrate using the ELTRAN ® process described in [2] 101 brought in. The removable layer 101 represents a porous silicon layer by treating the delamination layer 101 can be detached with a water jet. By means of the removable delamination layer 101 is the silicon substrate 100 in a first silicon layer 102 and in a second silicon layer 103 divided up.

Um die in 1B gezeigte Schichtenfolge 110 zu erhalten, wird in einem Oberflächenbereich der ersten Silizium-Schicht 102 das Substrat 100 an einer ersten Hauptoberfläche 111 einer Prozessierung unterworfen derart, dass eine vergrabene metallische Leitung 112 aus Wolfram gebildet wird.To the in 1B layer sequence shown 110 is obtained in a surface area of the first silicon layer 102 the substrate 100 on a first main surface 111 subjected to processing such that a buried metallic wire 112 is formed from tungsten.

Um die in 1C gezeigte Schichtenfolge 120 zu erhalten, wird ein anderes Silizium-Substrat 121 an der ersten Hauptoberfläche 111 der Schichtenfolge 110 mittels Wafer-Bondens befestigt.To the in 1C layer sequence shown 120 to get another silicon substrate 121 on the first main surface 111 the layer sequence 110 attached by means of wafer bonding.

Bei dem Wafer-Bond-Verfahren werden die beiden Substrate 100, 121 mittels mechanischen Drucks gegeneinander gepresst. Infolge von van-der-Waals-Kräften gehen die beiden Wafer eine schwache Haftung ein, die mittels anodischen Bondens oder mittels Temperns in eine mechanisch feste Verbindung überführt werden kann. Beim anodischen Bonden wird eine elektrische Spannung an die Wafer angelegt, und die Wafer werden erhitzt.In the wafer bond process, the two substrates 100 . 121 pressed against each other by means of mechanical pressure. As a result of van der Waals forces, the two wafers assume weak adhesion, which can be converted into a mechanically strong connection by means of anodic bonding or by means of tempering. In anodic bonding, an electrical voltage is applied to the wafers and the wafers are heated.

Um die in 1D gezeigte Schichtenfolge 130 zu erhalten, wird die Schichtenfolge 120 einem Wasserstrahl ausgesetzt, wodurch an der ablösbaren Delaminations-Schicht 101 aus porösem Silizium-Material das erste Substrat 100 in zwei Teilhälften aufgeteilt wird. Dabei wird die zweite Silizium-Schicht 103 entfernt, so dass eine zweite Hauptoberfläche 131 der Schichtenfolge 130 freigelegt wird.To the in 1D layer sequence shown 130 to get the layer sequence 120 exposed to a water jet, causing the removable delamination layer 101 the first substrate made of porous silicon material 100 is divided into two halves. The second silicon layer 103 removed, leaving a second main surface 131 the layer sequence 130 is exposed.

Um die in 1E gezeigte Schicht-Anordnung 140 zu erhalten, wird ein Oberflächenbereich 141 nahe der zweiten Hauptoberfläche 131 halbleitertechnologisch prozessiert. Unter halbleitertechnologischer Prozessierung wird insbesondere verstanden, dass zum Beispiel elektrisch Bauelemente gebildet werden.To the in 1E layer arrangement shown 140 to get a surface area 141 near the second main surface 131 Processed using semiconductor technology. Semiconductor technology processing means in particular that, for example, electrical components are formed.

Die Schicht-Anordnung 140 enthält eine niederohmige vergrabene Wolframschicht 112.The layer arrangement 140 contains a low-resistance buried tungsten layer 112 ,

Im Weiteren wird bezugnehmend auf 2A bis 2G ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.The following will refer to 2A to 2G a method for producing a layer arrangement according to a second embodiment of the invention is described.

Als Ausgangsmaterial wird ein in 2A gezeigter SOI-Wafer 200 (Silicon-on-Insulator) verwendet, der eine Silizium-Trägerschicht 201, eine auf der Silizium-Trägerschicht 201 ausgebildete erste Siliziumoxid-Schicht 202 und eine auf der ersten Siliziumoxid-Schicht 202 ausgebildete erste Silizium-Schicht 203 aufweist.An in 2A shown SOI wafer 200 (Silicon-on-Insulator) uses a silicon carrier layer 201 , one on the silicon carrier layer 201 trained first silicon oxide layer 202 and one on the first silicon oxide layer 202 trained first silicon layer 203 having.

Um die in 2B gezeigte Schichtenfolge 210 zu erhalten, wird zunächst ein Oberflächenbereich der ersten Silizium-Schicht 203 unter Verwendung eines Ionen-Implantations= Verfahrens mit n+-Dotieratomen (z. B. Arsen) dotiert. Ferner werden unter Verwendung eines Lithographie- und eines Ätz-Verfahrens Gräben 216 in die Silizium-Schicht 203 geätzt. Mittels thermischen Oxidierens werden die Silizium-Seitenwände der Gräben thermisch oxidiert, wodurch an den beiden Seitenwänden jedes Grabens zwei Gate-isolierende Schichten 211 einer im Weiteren ausgebildeten Transistor- Anordnung ausgebildet werden. Ferner wird Polysilizium-Material auf den Gate-isolierenden Schichten 211 abgeschieden, wodurch Gate-Bereiche 215 ausgebildet werden.. Ferner werden benachbarte Polysilizium-Strukturen als spätere Gate-Bereiche voneinander elektrisch isoliert, indem die Gräben mit Siliziumoxid-Material 212 aufgefüllt werden. Wie in 2B gezeigt, bilden die zurückbleibenden n+-dotierten Bereiche jeweils einen ersten Source-/Drain-Bereich 213 eines späteren Feldeffekt-Transistors. Ferner bildet das verbleibende Material der ersten Silizium-Schicht 203 Kanal-Bereiche 214 der späteren Feldeffekt-Transistoren.To the in 2 B layer sequence shown 210 to obtain is first a surface area of the first silicon layer 203 doped with n + doping atoms (e.g. arsenic) using an ion implantation method. Trenches are also made using a lithography and an etching process 216 into the silicon layer 203 etched. The silicon sidewalls of the trenches are thermally oxidized by means of thermal oxidation, as a result of which two gate-insulating layers on the two sidewalls of each trench 211 a transistor arrangement formed in the further. Furthermore, polysilicon material is placed on the gate insulating layers 211 deposited, creating gate areas 215 are formed. Furthermore, adjacent polysilicon structures are isolated from one another as later gate regions by the trenches with silicon oxide material 212 be replenished. As in 2 B shown, the remaining n + -doped regions each form a first source / drain region 213 of a later field-effect transistor. Furthermore, the remaining material forms the first silicon layer 203 Channel regions 214 the later field-effect transistors.

Um die in 2C gezeigte Schichtenfolge 220 zu erhalten, wird auf der Schichtenfolge 210 zunächst eine elektrisch schaltbare Schicht 221 aus einer Bispyridinium-Verbindung abgeschieden. Ferner wird auf der elektrisch schaltbaren Schicht 221 eine gemeinsame metallische Elektrode 222 abgeschieden. Schichten 221, 222 werden mittels Abscheidens einer zweiten Siliziumoxid-Schicht 223 eingekapselt.To the in 2C layer sequence shown 220 will get on top of the layer sequence 210 first an electrically switchable layer 221 deposited from a bispyridinium compound. Furthermore, on the electrically switchable layer 221 a common metallic electrode 222 deposited. layers 221 . 222 are deposited by depositing a second silicon oxide layer 223 encapsulated.

Die elektrisch schaltbare Schicht 221 zwischen den ersten Source-/Drain-Bereichen 213 einerseits und der gemeinsamen metallischen Elektrode 222 andererseits ist aus einem derartigen Material hergestellt, dass der elektrische Widerstand der elektrisch schaltbaren Schicht 221 unter Einwirkung einer Konfigurierungsspannung oder eines Konfigurierungsstroms änderbar ist. Mittels Einwirkens eines Konfigurierungsstroms oder einer Konfigurierungsspannung wird die elektrische Eigenschaft "ohmscher Widerstand" der Schicht eingestellt, so dass in einem Leseschritt die Einstellung abgefragt werden kann. Anschaulich ist in dem Wert der lokalen elektrischen Leitfähigkeit der elektrisch schaltbaren Schicht 221 in einem Umgebungsbereich eines der Feldeffekt-Transistoren die Speicherinformation kodiert.The electrically switchable layer 221 between the first source / drain regions 213 on the one hand and the common metallic electrode 222 on the other hand is made of such a material that the electrical resistance of the electrically switchable layer 221 can be changed under the influence of a configuration voltage or a configuration current. The electrical property "ohmic resistance" of the layer is set by the action of a configuration current or a configuration voltage, so that the setting can be queried in a reading step. The value of the local electrical conductivity of the electrically switchable layer is clear 221 the memory information is encoded in a surrounding area of one of the field effect transistors.

Um die in 2D gezeigte Schichtenfolge 230 zu erhalten, wird ein anderer Silizium-Wafer 231 an der zweiten Siliziumoxid-Schicht 223 der Schichtenfolge 220 unter Verwendung eines Wafer-Bonding-Verfahrens befestigt.To the in 2D layer sequence shown 230 to get another silicon wafer 231 on the second silicon oxide layer 223 the layer sequence 220 attached using a wafer bonding method.

Um die in 2E gezeigte Schichtenfolge 240 zu erhalten, wird das gemäß 2D unterhalb der ersten Siliziumoxid-Schicht 202 befindliche Silizium-Material der Silizium-Trägerschicht 201 chemisch entfernt. Ferner wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens die erste Siliziumoxid-Schicht 202 strukturiert, so dass Kontaktlöcher 241 zurückbleiben, mittels derer Silizium-Material der Kanal-Bereiche 214 freigelegt wird.To the in 2E layer sequence shown 240 to get it according to 2D below the first silicon oxide layer 202 located silicon material of the silicon carrier layer 201 chemically removed. Furthermore, using a lithography and an etching process, the first silicon oxide layer 202 structured so that contact holes 241 remain behind, by means of which silicon material of the channel areas 214 is exposed.

Um die in 2F gezeigte Speicherzellen-Anordnung 250 als Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung zu erhalten, wird unter Verwendung eines Ionen-Implantations-Verfahrens ein zweiter Source-/Drain-Bereich 251 in jedem der Vertikal-Transistoren in einem oberflächennahen Bereich des Kanal-Bereichs 214 ausgebildet. Ferner werden die Kontaktlöcher 241 mit metallischem Wolfram-Material gefüllt, wodurch die zweiten Source-/Drain-Bereiche 251 der Transistoren elektrisch kontaktiert werden. In einem weiteren Verfahrensschritt wird unter Verwendung eines CMP-Verfahrens (chemical mechanical polishing) die Oberfläche der so erhaltenen Schichtenfolge planarisiert. Unter Verwendung eines Lithographie- und eines Ätz-Verfahrens wird das abgeschiedene metallische Material derart strukturiert, dass dadurch metallische Bitleitungen 252 einer matrixförmigen Anordnung von Speicherzellen ausgebildet werden. Die Strukturierung der Bitleitung 252 erfolgt vorzugsweise mittels Photostrukturierens. Die derartig erhaltene Schichtenfolge wird mittels Abscheidens einer dritten Siliziumoxid-Schicht 253 eingekapselt.To the in 2F memory cell arrangement shown 250 To obtain as a layer arrangement according to a second exemplary embodiment of the invention, a second source / drain region is obtained using an ion implantation method 251 in each of the vertical transistors in a near-surface area of the channel area 214 educated. Furthermore, the contact holes 241 filled with metallic tungsten material, creating the second source / drain regions 251 of the transistors are electrically contacted. In a further method step, the surface of the layer sequence thus obtained is planarized using a CMP method (chemical mechanical polishing). Using a lithography and an etching process, the deposited metallic material is structured in such a way that metallic bit lines are thereby 252 a matrix-like arrangement of memory cells can be formed. The structuring of the bit line 252 is preferably carried out by means of photostructuring. The layer sequence obtained in this way is obtained by depositing a third silicon oxide layer 253 encapsulated.

Im Weiteren wird bezugnehmend auf 2G eine schematische räumliche Ansicht der in 2F gezeigten Speicherzellen-Anordnung 250 beschrieben, wobei in 2G nur ein Teil der Komponenten aus 2F gezeigt ist.The following will refer to 2G is a schematic spatial view of the in 2F memory cell arrangement shown 250 described, wherein in 2G only part of the components 2F is shown.

Insbesondere sind in der schematischen räumlichen Ansicht 260 eine erste Speicherzelle 261 und eine zweite Speicherzelle 262 gezeigt. Für beide Speicherzellen 261, 262 gemeinsam vorgesehen sind die elektrisch schaltbare Schicht 221 und die gemeinsame metallische Elektrode 222, die mit den ersten Source-/Drain-Bereichen 213 der Speicherzellen 261, 262 gekoppelt sind. Die ersten Source-/Drain-Bereiche 213 und die zweiten Source-/Drain-Bereiche 251 sind jeweils als n+dotierte Bereiche vorgesehen, wohingegen der zwischen den Source-/Drain-Bereichen 213, 251 angeordnete Kanal-Bereich 214 p-dotiert ist. Seitlich an die vertikale Schichtenfolge aus erstem Source-/Drain-Bereich 213, Kanal-Bereich 214 und zweitem Source-/Drain-Bereich 251 angrenzend ist die vertikal verlaufende Gate-isolierende Schicht 211 angeordnet, mittels welcher der Kanal-Bereich 214 von dem diesen teilweise umgebenden Gate-Bereich 215 elektrisch entkoppelt ist. Anschaulich bilden die Gate-Bereiche 215 die Wortleitung der Speicherzellen-Anordnung 260. Der zweite Source-/Drain-Anschluss 251 jeder Speicherzelle 261, 262 ist mit der metallischen Bitleitung 252 gekoppelt. Der Speicherinhalt der Speicherzellen 261, 262 ist in dem Wert des einstellbaren elektrischen Widerstands desjenigen Bereichs der elektrisch schaltbaren Schicht 221 enthalten, der an die jeweilige Speicherzelle angrenzt. Mittels Anlegens eines geeigneten elektrischen Potentials an die Gate-Bereiche 215 kann ein jeweiliger Speichertransistor in einen elektrisch leitfähigen Zustand gebracht werden, so dass ein elektrischer Stromfluss von der Bitleitung 252 durch den Kanal-Bereich 214 bis in die gemeinsame Elektrode 222 ermöglicht ist, wobei der Wert des elektrischen Stroms von dem ohmschen Widerstand der elektrisch schaltbaren Schicht 221 in dem direkt benachbarten Bereich des jeweiligen Speichertransistors abhängt. Die Source-/Drain-Bereiche 213, 251 sind von dem Gate-Bereich 215 elektrisch entkoppelt.In particular, the schematic spatial view 260 a first memory cell 261 and a second memory cell 262 shown. For both memory cells 261 . 262 the electrically switchable layer is jointly provided 221 and the common metallic electrode 222 that with the first source / drain regions 213 of the memory cells 261 . 262 are coupled. The first source / drain areas 213 and the second source / drain regions 251 are each provided as n + doped regions, whereas that between the source / drain regions 213 . 251 arranged channel area 214 is p-doped. Laterally to the vertical layer sequence from the first source / drain area 213 , Channel area 214 and second source / drain area 251 adjacent is the vertically extending gate insulating layer 211 arranged by means of which the channel area 214 from the gate area partially surrounding it 215 is electrically decoupled. The gate areas are clearly illustrated 215 the word line of the memory cell arrangement 260 , The second source / drain connection 251 each memory cell 261 . 262 is with the metallic bit line 252 coupled. The memory content of the memory cells 261 . 262 is the value of the adjustable electrical resistance of that range the electrically switchable layer 221 included, which is adjacent to the respective memory cell. By applying a suitable electrical potential to the gate areas 215 a respective memory transistor can be brought into an electrically conductive state, so that an electrical current flow from the bit line 252 through the channel area 214 down to the common electrode 222 is made possible, the value of the electric current from the ohmic resistance of the electrically switchable layer 221 depends in the directly adjacent area of the respective memory transistor. The source / drain areas 213 . 251 are from the gate area 215 electrically decoupled.

Zusammenfassend ist mit der Speicherzellen-Anordnung 260 ein hochintegrierter elektronischer Festwert-Speicher geschaffen, der eine metallische Bitleitung 252 und einer vergrabene metallische Leitung 222 aufweist.In summary, with the memory cell arrangement 260 A highly integrated electronic read-only memory is created, which has a metallic bit line 252 and a buried metallic pipe 222 having.

Im Weiteren wird bezugnehmend auf 3A bis 3F ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben.The following will refer to 3A to 3F describes a method for producing a layer arrangement according to a third exemplary embodiment of the invention.

Als Ausgangsmaterial wird wiederum der in 2A gezeigte SOI-Wafer 200 verwendet.The in 2A SOI wafer shown 200 used.

Um die in 3A gezeigte Schichtenfolge 300 zu erhalten, wird der SOI-Wafer 200 unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass die erste Siliziumoxid-Schicht 202 und die erste Silizium-Schicht 203 jeweils in eine Mehrzahl Siliziumbereiche 301 und darunter angeordneter Siliziumoxid-Bereiche 302 strukturiert werden. Wie in 3A gezeigt, werden die zwischen benachbarten Siliziumoxid-Bereichen 302 entstehenden Gräben 304 teilweise mit Siliziumnitrid-Material aufgefüllt, wodurch Siliziumnitrid-Bereiche 303 gebildet werden. Hierfür wird Siliziumnitrid-Material auf der Oberfläche der strukturierten Schichtenfolge abgeschieden und mittels eines CMP-Verfahrens (chemical mechanical polishing) planarisiert. Ferner wird Siliziumnitrid-Material selektiv zurückgeätzt, um Gräben 304 oberhalb der Siliziumnitrid-Bereiche 303 auszubilden.To the in 3A layer sequence shown 300 to get the SOI wafer 200 patterned using a lithography and an etching process such that the first silicon oxide layer 202 and the first silicon layer 203 each in a plurality of silicon areas 301 and silicon oxide regions arranged underneath 302 be structured. As in 3A shown are those between adjacent silicon oxide regions 302 emerging trenches 304 partially filled with silicon nitride material, creating silicon nitride areas 303 be formed. For this purpose, silicon nitride material is deposited on the surface of the structured layer sequence and planarized using a CMP process (chemical mechanical polishing). Furthermore, silicon nitride material is selectively etched back to trenches 304 above the silicon nitride areas 303 train.

Um die in 3B gezeigte Schichtenfolge 310 zu erhalten, werden zunächst unter Verwendung eines Ionen-Implantations-Verfahrens n+-Dotieratome (z. B. Arsen) in einen Oberflächenbereich der Schichtenfolge 300 implantiert derart, dass in den oberflächennahen Abschnitten der Silizium-Bereiche 301 erste Source-/Drain-Bereiche 311 ausgebildet werden. Das im Wesentlichen undotierte oberflächenferne Silizium-Material der Silizium-Bereiche 301 bildet die Kanal-Bereiche 312 von im Weiteren auszubildenden Vertikal- Transistoren. Ferner wird die erhaltene Schichtenfolge thermisch oxidiert, wodurch an den Seitenwänden des Silizium-Stapels aus ersten Source-/Drain-Bereichen 311 und Kanal-Bereichen 312 jeweils eine Gate-isolierende Schicht 313 ausgebildet wird. Ferner wird auf den Gate-isolierenden Schichten 313 seitlich Polysilizium-Material abgeschieden, wodurch Gate-Bereiche 314 gebildet werden. Die zurückbleibenden Gräben werden mit Silizumoxid-Material gefüllt, wodurch Siliziumoxid-Abstandshalter 315 ausgebildet werden.To the in 3B layer sequence shown 310 are first obtained using an ion implantation method using n + doping atoms (e.g. arsenic) in a surface area of the layer sequence 300 implanted in such a way that in the near-surface sections of the silicon areas 301 first source / drain regions 311 are formed. The essentially undoped silicon material of the silicon areas remote from the surface 301 forms the channel areas 312 of vertical transistors to be trained further. Furthermore, the layer sequence obtained is thermally oxidized, as a result of which on the side walls of the silicon stack from first source / drain regions 311 and channel areas 312 one gate insulating layer each 313 is trained. Furthermore, on the gate insulating layers 313 laterally deposited polysilicon material, creating gate areas 314 be formed. The remaining trenches are filled with silicon oxide material, which creates silicon oxide spacers 315 be formed.

Um die in 3C gezeigte Schichtenfolge 320 zu erhalten, wird auf der Schichtenfolge 310 zunächst eine elektrisch schaltbare Schicht 321 aus einer Bispyridinium-Verbindung, dann eine gemeinsame metallische Elektrode 322 aus Wolfram-Material und schließlich eine Siliziumoxid-Schicht 323 zum Einkapseln der Schichten 321, 322 abgeschieden.To the in 3C layer sequence shown 320 will get on top of the layer sequence 310 first an electrically switchable layer 321 made of a bispyridinium compound, then a common metallic electrode 322 made of tungsten material and finally a silicon oxide layer 323 to encapsulate the layers 321 . 322 deposited.

Um die in 3D gezeigte Schichtenfolge 330 zu erhalten, wird ein anderer Silizium-Wafer 331 an der Siliziumoxid-Schicht 323 unter Verwendung eines Waferbonding-Verfahrens befestigt.To the in 3D layer sequence shown 330 to get another silicon wafer 331 on the silicon oxide layer 323 attached using a wafer bonding process.

Um die in 3E gezeigte Schichtenfolge 340 zu erhalten, wird die Silizium-Trägerschicht 201 der Schichtenfolge 330 mittels mechanischen Abschleifens entfernt. Ferner werden die Siliziumoxid-Bereiche 302 unter Verwendung eines selektiven Ätz-Verfahrens entfernt, wobei das Ätz-Verfahren derart ausgewählt wird, dass beim Ätzen der Siliziumoxid-Bereiche 302 die Siliziumnitrid-Bereiche 303 zurückbleiben. Dadurch werden Oberflächenbereiche des Kanal-Bereichs 312 freigelegt. Ferner werden Siliziumoxid-Abstandshalter 341 an den Seitenwänden der Gräben zwischen jeweils benachbarten Siliziumnitrid-Bereichen 303 ausgebildet.To the in 3E layer sequence shown 340 to get the silicon backing 201 the layer sequence 330 removed by mechanical grinding. Furthermore, the silicon oxide areas 302 removed using a selective etching process, the etching process being selected such that during the etching of the silicon oxide regions 302 the silicon nitride areas 303 remain. This will make surface areas of the channel area 312 exposed. Furthermore, silicon oxide spacers 341 on the side walls of the trenches between adjacent silicon nitride regions 303 educated.

Um die in 3F gezeigte Schichtenfolge 350 zu erhalten, wird die Schichtenfolge 340 einem Ionen-Implantations- Verfahren unterworfen, wodurch n+-Dotieratome (beispielsweise Arsen) in einen freiliegenden Oberflächenbereich der Kanal-Bereiche 314 eingebracht werden. Dadurch werden zweite Source-/Drain-Bereiche 351 ausgebildet. Ferner werden mittels Abscheidens von Wolfram-Material die von den Siliziumoxid-Abstandshaltern 341 und den zweiten Source-/Drain-Bereichen 351 abgegrenzten Kontaktlöcher selbstjustierend aufgefüllt. Ferner wird unter Verwendung eins CMP-Verfahrens das Wolfram-Material, mittels dem die zweiten Source-/Drain-Bereiche 351 der Transistoren miteinander gekoppelt sind, planarisiert. Die Wolframschicht wird in einer zu der Papierebene von 3F orthogonalen Ebene strukturiert, wodurch eine metallische Bitleitung 352 ausgebildet wird. Ferner wird die metallische Bitleitung 352 mit einer anderen Siliziumoxid-Schicht 353 bedeckt und dadurch eingekapselt.To the in 3F layer sequence shown 350 to get the layer sequence 340 subjected to an ion implantation process, whereby n + doping atoms (for example arsenic) into an exposed surface region of the channel regions 314 be introduced. This creates second source / drain areas 351 educated. Furthermore, by depositing tungsten material, that of the silicon oxide spacers 341 and the second source / drain regions 351 delimited contact holes are filled in a self-adjusting manner. Furthermore, using a CMP method, the tungsten material by means of which the second source / drain regions 351 the transistors are coupled together, planarized. The tungsten layer becomes the paper plane from 3F structured orthogonal plane, creating a metallic bit line 352 is trained. Furthermore, the metallic bit line 352 with another silicon oxide layer 353 covered and thereby encapsulated.

Dadurch ist die Speicherzellen-Anordnung 350 als Schicht-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung geschaffen. Diese weist dieselbe Funktionalität auf wie die in 2F, 2G gezeigte Speicherzellen-Anordnung 250, 260.This makes the memory cell arrangement 350 created as a layer arrangement according to a third embodiment of the invention. This has the same functionality as that in 2F . 2G memory cell arrangement shown 250 . 260 ,

Es ist anzumerken, dass bei den bezugnehmend auf 2A bis 2G, 3A bis 3F beschriebenen Herstellungsverfahren das Entfernen der Silizium-Trägerschicht 201 nach erfolgtem Wafer-Bonding mittels chemischen bzw. mechanischen Entfernens des Silizium-Materials realisiert ist. Alternativ dazu kann das Ablösen beispielsweise unter Verwendung einer ablösbaren Delaminations-Schicht aus porösem Silizium unter Verwendung des ELTRAN®-Verfahrens realisiert werden, welches in [2] beschrieben ist.It should be noted that referring to 2A to 2G . 3A to 3F described manufacturing process, the removal of the silicon carrier layer 201 after wafer bonding has been carried out by means of chemical or mechanical removal of the silicon material. Alternatively, the detachment can, for example, under The use of a detachable delamination layer made of porous silicon can be realized using the ELTRAN ® process, which is described in [2].

Im Weiteren wird bezugnehmend auf 4A bis 4F ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung beschrieben.The following will refer to 4A to 4F a method for producing a layer arrangement according to a fourth embodiment of the invention is described.

Um die in 4A gezeigte Schichtenfolge 400 zu erhalten, wird als Ausgangsbasis ein SOI-Wafer verwendet, wie er inTo the in 4A layer sequence shown 400 an SOI wafer as used in

2A gezeigt ist. Dieser enthält eine Silizium-Trägerschicht 201, eine darauf angeordnete Siliziumoxid-Schicht 202 und eine darauf angeordnete Silizium-Schicht 203. Die Silizium-Schicht 203 ist erheblich dünner als die Silizium-Trägerschicht 201, d. h. die Darstellungen von 4A bis 4F sind nicht maßstäblich. Die Dicke der Silizium-Schicht 203 beträgt vorzugsweise ungefähr 40 nm, wohingegen die Dicke der Silizium-Trägerschicht 201 im Millimeter-Bereich liegt. Die p-dotierte Silizium-Schicht 203 wird einem Ionen-Implantations-Verfahren unterzogen, wodurch in einem Oberflächenbereich eine n+-dotierte Schicht als erste Source/Drain-Bereiche 401 von im Weiteren auszubildenden Transistoren ausgebildet wird. Das verbleibende p-dotierte Material der Silizium-Schicht 203 dient als Kanal-Bereich 402. In einem weiteren Verfahrensschritt wird eine erste Siliziumnitrid-Schicht 403 als Trench-Hartmaske abgeschieden. Ferner wird die so erhaltene Schichtenfolge einem Lithographie- und einem Ätz-Verfahren unterzogen, wodurch Gräben in die Schichtenfolge geätzt werden. Hierfür wird Material der ersten Siliziumnitrid-Schicht 403, der ersten Silizium-Schicht 203 und der ersten Siliziumoxid-Schicht 202 entfernt. Das Silizium-Material der Silizium-Trägerschicht 201 dient hierbei als Stoppschicht für das Ätzen. In den derart ausgebildeten Gräben wird eine ONO-Schichtenfolge 404 ausgebildet. Die ONO-Schichtenfolge 404 besteht aus einer Siliziumnitrid-Schicht, die beidseitig von jeweils einer dünnen Siliziumoxid-Ummantelung umgeben ist. In einem weiteren Verfahrensschritt wird auf die in den Gräben ausgebildete ONO-Schichtenfolge 404 Polysilizium-Material als Gate-Bereiche 405 abgeschieden. Ein Teil des abgeschiedenen Polysilizium-Materials wird unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") zum Generieren einer planaren Oberfläche entfernt, wobei die erste Siliziumnitrid-Schicht 403 als Stoppschicht verwendet wird. Ferner wird eine Aussparung in den Gräben ausgebildet, indem definiert weiteres Polysilizium-Material zurückgeätzt wird. Alternativ zu dem beschriebenen Verfahren kann der CMP- Verfahrensschritt und das nachfolgenden Ätzen von Polysilizium zu einem gemeinsamen Ätz-Verfahrensschritt zusammengefasst werden. Die in den teilweise mit Polysilizium-Material gefüllten Gräben gebildeten Aussparungen werden mittels Abscheidens von Siliziumoxid-Material gefüllt, welches Material unter Verwendung eines CMP-Verfahrens zu Siliziumoxid-Strukturen 406 zurückgeätzt wird, wobei die erste Siliziumnitrid-Schicht 403 als Stoppschicht dient. Alternativ zu dem Siliziumoxid-Abscheiden und dem nachfolgenden CMP-Verfahren kann Polysilizium-Material des Gate-Bereichs 405 thermisch oxidiert werden, um eine Siliziumoxid-Oberflächenschicht auszubilden, die den Siliziumoxid-Strukturen 406 ähnlich ist. 2A is shown. This contains a silicon carrier layer 201 , a silicon oxide layer arranged thereon 202 and a silicon layer arranged thereon 203 , The silicon layer 203 is considerably thinner than the silicon carrier layer 201 , d. H. the representations of 4A to 4F are not to scale. The thickness of the silicon layer 203 is preferably approximately 40 nm, whereas the thickness of the silicon carrier layer 201 is in the millimeter range. The p-doped silicon layer 203 is subjected to an ion implantation process, whereby an n + -doped layer as first source / drain regions in a surface region 401 is formed by transistors to be formed further. The remaining p-doped material of the silicon layer 203 serves as a channel area 402 , In a further process step, a first silicon nitride layer 403 deposited as a trench hard mask. Furthermore, the layer sequence obtained in this way is subjected to a lithography and an etching process, as a result of which trenches are etched into the layer sequence. For this purpose, material is the first silicon nitride layer 403 , the first silicon layer 203 and the first silicon oxide layer 202 away. The silicon material of the silicon carrier layer 201 serves as a stop layer for the etching. In the trenches formed in this way there is an ONO layer sequence 404 educated. The ONO layer sequence 404 consists of a silicon nitride layer, which is surrounded on both sides by a thin silicon oxide coating. In a further process step, the ONO layer sequence formed in the trenches 404 Polysilicon material as gate areas 405 deposited. Part of the deposited polysilicon material is removed using a chemical mechanical polishing (CMP) process to generate a planar surface, the first silicon nitride layer 403 is used as a stop layer. Furthermore, a recess is formed in the trenches by etching back further polysilicon material in a defined manner. As an alternative to the method described, the CMP method step and the subsequent etching of polysilicon can be combined to form a common etching method step. The recesses formed in the trenches, which are partially filled with polysilicon material, are filled by depositing silicon oxide material, which material uses a CMP process to form silicon oxide structures 406 is etched back, the first silicon nitride layer 403 serves as a stop layer. As an alternative to the silicon oxide deposition and the subsequent CMP process, polysilicon material of the gate region can be used 405 be thermally oxidized to form a silicon oxide surface layer that has the silicon oxide structures 406 is similar.

Um die in 4B gezeigte Schichtenfolge 410 zu erhalten, wird eine zweite Siliziumnitrid-Schicht 411 auf der Oberfläche der Schichtenfolge 400 abgeschieden. Ferner wird eine zweite Siliziumoxid-Schicht 412 auf der zweiten Siliziumnitrid-Schicht 411 abgeschieden. Für diese Abscheide-Schritte wird zum Beispiel ein CVD-Verfahren ("chemical vapour deposition") verwendet.To the in 4B layer sequence shown 410 to get a second silicon nitride layer 411 on the surface of the layer sequence 400 deposited. Furthermore, a second silicon oxide layer 412 on the second silicon nitride layer 411 deposited. A CVD process ("chemical vapor deposition"), for example, is used for these deposition steps.

Im Weiteren wird bezugnehmend auf 4C, 4D beschrieben, wie eine Bitleitung der auszubildenden Speicherzellen-Anordnung ausgebildet wird. Hierfür wird die Schichtenfolge senkrecht zu der Papierebene von 4B prozessiert. In 4C, 4D sind Schnittansichten der gemäß dem nachfolgenden Verfahren prozessierten Schichtenfolge in zwei zueinander parallelen Ebenen, beide parallel zu der Papierebene, gezeigt. In 4C ist eine erste Schnittansicht der in einer Richtung orthogonal zu der Papierebene ausgedehnten Schichtenfolge gezeigt, wobei ein Schnitt zwischen zwei Bitleitungen gezeigt ist. In 4D ist ein Schnitt durch eine Bitleitung gezeigt, so dass anschaulich die in 4C und 4D gezeigten Schichtenfolgen Schnittansichten durch die in einer Richtung senkrecht zu der Papierebene von 4C, 4D ausgebildeten Schichtenfolge sind, die zueinander parallel, jedoch entlang einer Richtung senkrecht zu der Papierebene von 4C, 4D gegeneinander versetzt sind.The following will refer to 4C . 4D described how a bit line of the memory cell arrangement to be formed is formed. For this the layer sequence is perpendicular to the paper plane of 4B processed. In 4C . 4D Section views of the layer sequence processed according to the following method are shown in two mutually parallel planes, both parallel to the paper plane. In 4C a first sectional view of the layer sequence extended in a direction orthogonal to the paper plane is shown, a section between two bit lines being shown. In 4D shows a section through a bit line, so that the in 4C and 4D Layer sequences shown are sectional views through the in a direction perpendicular to the paper plane of 4C . 4D trained layer sequence are parallel to each other, but along a direction perpendicular to the paper plane of 4C . 4D are offset from each other.

Im Weiteren wird bezugnehmend auf die erste Schnittansicht 420 aus 4C bzw. die zweite Schnittansicht 430 aus 4D beschrieben, wie eine metallische Bitleitung ausgebildet wird.Furthermore, referring to the first sectional view 420 out 4C or the second sectional view 430 out 4D described how a metallic bit line is formed.

Hierfür wird in einer die Siliziumnitrid-Schicht 411 enthaltenden, zu der Papierebene von 4B orthogonalen Ebene ein Lithographie- und ein Ätz-Verfahren durchgeführt, wodurch der räumliche Verlauf der Bitleitungen definiert wird. Entsprechend der Strukturierung einer Photoresist-Schicht auf der Oberfläche der Schichtenfolge 410 (nicht gezeigt) wird zunächst die zweite Siliziumoxid-Schicht 412, dann die zweite Siliziumnitrid-Schicht 411 und schließlich die erste Silizium-Schicht 203 strukturiert, wobei die erste Siliziumoxid-Schicht 202 als Stoppschicht verwendet wird. Die dadurch erzeugten Gräben werden mit TEOS-Siliziumoxid 421 aufgefüllt (TEOS = Tetra-Ethyl-Ortho-Silicat). Nach Entfernen des Photoresists wird die Schichtenfolge einem CMP-Verfahren unterzogen, wodurch Siliziumoxid-Material entfernt wird und die zweite Siliziumnitrid-Schicht 411 als Stoppschicht dient. Ferner wird Material der zweiten Siliziumnitrid-Schicht 411 unter Verwendung eines Ätz-Verfahrens entfernt. Nachfolgend wird eine Titan/Titannitrid-Barriere (nicht gezeigt) abgeschieden, um ein nachfolgendes Abscheiden von Wolfram-Material vorzubereiten. Nachfolgend wird mittels Sputterns Wolfram-Material abgeschieden. Die so erhaltene Schichtenfolge wird unter Verwendung eines CMP-Verfahrens planarisiert, wobei Siliziumoxid als Stoppschicht verwendet wird. Dadurch wird eine Wolfram-Bitleitung 431 ausgebildet. Ferner kann auf der Wolfram-Bitleitung 431 optional anderes TEOS-Siliziumoxid-Material abgeschieden werden, was für einen nachfolgenden Waferbond-Verfahrensschritt vorteilhaft ist.For this purpose, the silicon nitride layer 411 containing, to the paper plane of 4B orthogonal level, a lithography and an etching process is carried out, which defines the spatial course of the bit lines. Corresponding to the structuring of a photoresist layer on the surface of the layer sequence 410 (not shown) first becomes the second silicon oxide layer 412 , then the second silicon nitride layer 411 and finally the first silicon layer 203 structured, the first silicon oxide layer 202 is used as a stop layer. The trenches created in this way are made with TEOS silicon oxide 421 filled up (TEOS = tetra-ethyl-orthosilicate). After removing the photoresist, the layer sequence is subjected to a CMP process, as a result of which silicon oxide material and the second silicon nitride layer are removed 411 serves as a stop layer. Furthermore, material of the second silicon nitride layer 411 under Removed using an etching process. A titanium / titanium nitride barrier (not shown) is then deposited to prepare for subsequent deposition of tungsten material. Subsequently, tungsten material is deposited using sputtering. The layer sequence obtained in this way is planarized using a CMP method, silicon oxide being used as the stop layer. This will make a tungsten bit line 431 educated. Furthermore, on the tungsten bit line 431 optionally other TEOS silicon oxide material can be deposited, which is advantageous for a subsequent wafer bond process step.

In 4E ist eine räumliche Ansicht einer Schichtenfolge 440 gezeigt, wie sie gemäß der im Folgenden beschriebenen Prozessierung erhalten wird.In 4E is a spatial view of a layer sequence 440 shown how it is obtained according to the processing described below.

Um die in 4E gezeigte Schichtenfolge 440 zu erhalten, wird die gemäß 4C, 4D obere Oberfläche der Schichtenfolge 420, 430 unter Verwendung eines Waferbonding-Verfahrens mit einem anderen Wafer 441 aus einem anderen Silizium-Substrat 442 und einer darauf ausgebildeten dritten Siliziumoxid-Schicht 443 befestigt. Ferner wird die Silizium-Trägerschicht 201 mittels Ätzens entfernt, wobei die erste Siliziumoxid-Schicht 202 als Stoppschicht dient. Ferner wird unter Verwendung einer Festzeit-Ätzung die erste Siliziumoxid-Schicht 202 entfernt, wodurch der Kanal-Bereich 402 freigelegt wird. Mittels Implantierens von Dotieratomen des n-Leitungstyps (z. B. Arsen) wird ein zweiter Source-/ Drain-Bereich 444 als n+-dotierter Bereich ausgebildet.To the in 4E layer sequence shown 440 to get the according to 4C . 4D top surface of the layer sequence 420 . 430 using a wafer bonding process with another wafer 441 from another silicon substrate 442 and a third silicon oxide layer formed thereon 443 attached. Furthermore, the silicon carrier layer 201 removed by etching, the first silicon oxide layer 202 serves as a stop layer. Furthermore, using a fixed time etch, the first silicon oxide layer 202 removed, causing the channel area 402 is exposed. A second source / drain region is created by implanting doping atoms of the n-conductivity type (e.g. arsenic) 444 designed as an n + -doped region.

Um die in 4F gezeigte Speicherzellen-Anordnung 450 zu erhalten, werden (optionale) Siliziumoxid-Abstandshalter 451 an den freiliegenden Seitenwänden der ONO-Schichtenfolge 404 ausgebildet, wodurch die Wortleitung-Bitleitung-Kapazität verringert wird. Ferner wird eine Titan-Titannitrid-Barrierenschicht ausgebildet (nicht gezeigt), um ein nachfolgendes Abscheiden von Wolfram-Material vorzubereiten. Nachfolgend wird Wolfram-Material abgeschieden und unter Verwendung eines CMP-Verfahrens mit Siliziumnitrid-Material als Stoppschicht planarisiert. Dadurch werden Wolfram-Leiterbahnen 452 ausgebildet.To the in 4F memory cell arrangement shown 450 (optional) silicon oxide spacers 451 on the exposed side walls of the ONO layer sequence 404 is formed, thereby reducing the word line-bit line capacitance. A titanium-titanium nitride barrier layer is also formed (not shown) to prepare for subsequent deposition of tungsten material. Subsequently, tungsten material is deposited and planarized using a CMP process with silicon nitride material as a stop layer. This makes tungsten conductor tracks 452 educated.

Die dadurch erhaltene, in 4F gezeigte Speicherzellen-Rnordnung 450 als Schicht-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung fungiert als NROM("nitrided read only memory") Flashspeicher mit einer effektiven Zellenfläche pro Bit von 1F2, wobei F die bei einer Technologiegeneration minimal erreichbare Strukturdimension ist. Bei einem NROM-Speicher wird die zu speichernde Information mittels Tunnelns heißer Elektronen in die ONO-Schichtenfolge 404 gespeichert, wodurch die elektrische Leitfähigkeit des Kanal-Bereichs 402 charakteristisch beeinflusst wird. Der Wert des elektrischen Stroms zwischen den Source-/Drain-Anschlüssen 444, 401 hängt dann von Betrag und Vorzeichen von in der ONO-Schichtenfolge 404 injizierten bzw. nicht injizierten Ladungsträgern ab, da diese die Leitfähigkeit des Kanal-Bereichs 402 charakteristisch beeinflussen.The thus obtained, in 4F Memory cell order shown 450 as a layer arrangement according to a fourth exemplary embodiment of the invention acts as a NROM ("nitrided read only memory") flash memory with an effective cell area per bit of 1F 2 , where F is the minimum structural dimension that can be achieved with a technology generation. In the case of a NROM memory, the information to be stored is tunneled into the ONO layer sequence by hot electrons 404 saved, reducing the electrical conductivity of the channel area 402 is influenced characteristically. The value of the electrical current between the source / drain connections 444 . 401 then depends on the amount and sign of in the ONO layer sequence 404 injected or non-injected charge carriers, since this is the conductivity of the channel area 402 characteristically influence.

Dadurch ist anschaulich der Strom zwischen der Bitleitung 431 und der Wolfram-Leiterbahn 452 abhängig von dem Ladungs-Zustand der Siliziumnitrid-Schicht der ONO-Schichtenfolge 404.This shows the current between the bit lines 431 and the tungsten conductor track 452 depending on the charge state of the silicon nitride layer of the ONO layer sequence 404 ,

Im Weiteren wird bezugnehmend auf 5A, 5B ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem fünften Ausführungsbeispiel der Erfindung beschrieben.The following will refer to 5A . 5B a method for producing a layer arrangement according to a fifth embodiment of the invention is described.

Zunächst erfolgt die Prozessierung wie bezugnehmend auf 4A beschrieben mit dem Unterschied, dass vor dem Ausbilden der ONO-Schichtenfolge 404 nur die erste Siliziumnitrid-Schicht 403 und die erste Silizium-Schicht 203 geätzt werden, wohingegen von einem Ätzen der ersten Siliziumoxid-Schicht 202 abgesehen wird.First, the processing takes place as referring to 4A described with the difference that before the formation of the ONO layer sequence 404 only the first silicon nitride layer 403 and the first silicon layer 203 are etched, whereas by etching the first silicon oxide layer 202 is disregarded.

Optional kann nun Siliziumnitrid-Material (nicht gezeigt) in den ausgebildeten Gräben abgeschieden werden, da dies in einem späteren Schritt des Verfahrens ein besser definierten Ätzstopp ermöglicht als nur eine ONO-Schichtenfolge allein. In diesem Fall ist eine zusätzliche sogenannte Recess-Ätzung erforderlich, d. h. der Graben wird zunächst mit Siliziumnitrid-Material aufgefüllt und nachfolgend wieder teilweise freigelegt.Optionally, silicon nitride material (not shown) in the trenches formed to be deposited as this is at a later step in the process a better defined etch stop allows than just an ONO layer sequence alone. In this case it is additional so-called recess etching required, d. H. the ditch will first filled with silicon nitride material and then again partially exposed.

Nachfolgend wird eine ONO-Schichtenfolge 404 in den Gräben ausgebildet, und darauf wird Polysilizium-Material als Gate- Bereich aufgefüllt. Die derartig erhaltene Schichtenfolge wird unter Verwendung eines CMP-Verfahrens planarisiert, wobei die erste Siliziumnitrid-Schicht 403 als Stoppschicht dient. Ferner wird ähnlich wie im Falle von 4A aus dem mit Poly-Silizium-Material vollständig aufgefüllten Graben ein Oberflächenbereich mittels eines Ätz-Verfahrens entfernt. Die resultierende Aussparung wird mit Siliziumoxid-Material zum Ausbilden von Siliziumoxid-Strukturen 406 aufgefüllt. Nachfolgend wird die so erhaltene Schichtenfolge unter Entfernen von Siliziumoxid-Material mittels eines CMP-Verfahrens planarisiert, wobei die erste Siliziumnitrid-Schicht 403 als Stoppschicht dient. Alternativ zu den beiden zuletzt beschriebenen Verfahrenschritten kann wiederum das in dem Graben enthaltene Polysilizium-Material thermisch oxidiert werden.Below is an ONO layer sequence 404 formed in the trenches, and polysilicon material is filled thereon as the gate region. The layer sequence obtained in this way is planarized using a CMP method, the first silicon nitride layer 403 serves as a stop layer. Furthermore, similar to the case of 4A a surface area is removed from the trench completely filled with poly-silicon material by means of an etching process. The resulting recess is made with silicon oxide material to form silicon oxide structures 406 refilled. The layer sequence thus obtained is then planarized with the removal of silicon oxide material by means of a CMP method, the first silicon nitride layer 403 serves as a stop layer. As an alternative to the two process steps described last, the polysilicon material contained in the trench can in turn be thermally oxidized.

Dadurch wird eine Schichtenfolge ähnlich der in 4A gezeigten erhalten.This creates a layer sequence similar to that in 4A get shown.

In einem weiteren Verfahrensschritt wird die erste Siliziumnitrid-Schicht 403 mittels Ätzens entfernt, wobei der erste Source-/Drain-Bereich 401 aus Silizium-Material als Stoppschicht dient. Optional können Siliziumoxid-Abstandshalter ausgebildet werden, um eine Wortleitung-Bitleitung-Kapazität zu verringern (nicht gezeigt). Ferner wird eine Titan/Titannitrid-Barriere als Barrierenschicht für eine im Weiteren aufgebrachte Wolfram-Schicht aufgebracht. Anschließend wird mittels Sputterns Wolfram-Material abgeschieden und unter Verwendung eines CMP-Verfahrens planarisiert, wobei Siliziumoxid-Material als Stoppschicht verwendet wird. Dadurch wird die in 5A gezeigte Schichtenfolge 500 erhalten, bei der solche Komponenten, die auch in der Schichtenfolge 400 enthalten sind, mit gleichen Bezugsziffern versehen sind. Insbesondere ist eine Wolfram-Struktur 501 gezeigt, die mit den Siliziumoxid-Strukturen 406 eine gemeinsame Oberfläche hat.In a further process step, the first silicon nitride layer 403 removed by etching, the first source / drain region 401 made of silicon material serves as a stop layer. Silicon oxide spacers can optionally be formed to reduce word line-bit line capacitance (not shown). Furthermore, a titanium / titanium nitride barrier is applied as a barrier layer for a tungsten layer that is subsequently applied. Subsequently, tungsten material is deposited by sputtering and using a CMP process planarized, using silicon oxide material as a stop layer. This will cause the in 5A layer sequence shown 500 obtained with such components, which are also in the layer sequence 400 are included, are provided with the same reference numbers. In particular, is a tungsten structure 501 shown with the silicon oxide structures 406 has a common surface.

Um einen nachfolgenden Waferbond-Verfahrensschritt besser durchführen zu können, wird TEOS-Siliziumoxid-Material 511 auf der Oberfläche der Schichtenfolge 500 abgeschieden (vgl. Speicherzellen-Anordnung 510 in 5B).In order to be able to better carry out a subsequent wafer bond process step, TEOS silicon oxide material is used 511 on the surface of the layer sequence 500 deposited (cf. memory cell arrangement 510 in 5B ).

In einem weiteren Verfahrensschritt wird ein in 5B gezeigter anderer Silizium-Wafer 512 aus einem Silizium-Substrat 513 und einer darauf ausgebildeten vierten Siliziumoxid-Schicht 514 mittels Wafer-Bondens an der TEOS-Siliziumoxid-Struktur 511 der Schichtenfolge 500 befestigt. Ferner wird die Silizium-Trägerschicht 201 chemisch entfernt, wobei die erste Siliziumoxid-Schicht 202 als Stoppschicht dient. Ferner wird die erste Siliziumoxid-Schicht 202 geätzt, wobei der Kanal-Bereich 402 aus Silizium bzw. die ONO-Schichtenfolge 404 als Stoppschicht dienen. Nachfolgend werden unter Verwendung eines Ionen-Implantations-Verfahrens n+-Dotieratome in einen freiliegenden Oberflächenbereich des Kanal-Bereichs 402 eingebracht, wodurch ein zweiter Source-/ Drain-Bereich 515 ausgebildet wird.In a further process step, an in 5B shown other silicon wafer 512 from a silicon substrate 513 and a fourth silicon oxide layer formed thereon 514 by means of wafer bonding to the TEOS silicon oxide structure 511 the layer sequence 500 attached. Furthermore, the silicon carrier layer 201 chemically removed, the first silicon oxide layer 202 serves as a stop layer. Furthermore, the first silicon oxide layer 202 etched with the channel area 402 made of silicon or the ONO layer sequence 404 serve as a stop layer. Subsequently, using an ion implantation method, n + doping atoms are placed in an exposed surface area of the channel area 402 introduced, creating a second source / drain region 515 is trained.

Nachfolgend werden eine Siliziumoxid-Hilfsschicht und eine Siliziumnitrid-Hilfsschicht auf der Oberfläche der Schichtenfolge abgeschieden. Im Weiteren wird unter Verwendung eines Lithographie-Verfahrens der Bereich determiniert, in dem später die Bitleitung ausgebildet wird. In von Photoresist freien Oberflächenbereichen der derartig erhaltenen Schichtenfolge wird zunächst die Siliziumnitrid-Hilfsschicht, dann die Siliziumoxid-Hilfsschicht entfernt, wobei als Stoppschicht das Silizium-Material der ersten Silizium-Schicht 203 dient. Dann wird das Silizium-Material der ersten Silizium-Schicht 203 mittels Ätzens entfernt, wobei das darunter liegende Wolfram-Material als Stoppschicht dient. Nachfolgend wird TEOS-Siliziumoxid-Füllmaterial 516 in die mittels der zuvor durchgeführten Ätz-Verfahren freigelegten Bereiche eingefüllt. Die so erhaltene Schichtenfolge wird unter Verwendung eines CMP-Verfahrens planarisiert, wobei Siliziumnitrid-Material als Stoppschicht verwendet wird. Nachfolgend wird Siliziumnitrid-Material der Siliziumnitrid-Hilfsschicht mittels Ätzens entfernt. Ferner wird die Siliziumoxid-Hilfsschicht zurückgeätzt, wodurch das Silizium-Material des zweiten Source-/Drain-Bereichs 515 freigelegt wird. In demjenigen Oberflächenbereich der Schichtenfolge, an dem der zweite Source-/Drain-Bereich 515 freigelegt ist, wird im Weiteren eine Titan-/Titannitrid-Barriere zum Vorbereiten des Ausbildens einer Bitleitung aufgebracht. Ferner wird Wolfram-Material mittels Sputterns aufgebracht und unter Verwendung eines CMP-Verfahrens wird die Schichtenfolge planarisiert. Dadurch ist eine Wolfram-Bitleitung 517 ausgebildet.A silicon oxide auxiliary layer and a silicon nitride auxiliary layer are subsequently deposited on the surface of the layer sequence. Furthermore, the area in which the bit line is later formed is determined using a lithography method. In the surface regions of the layer sequence obtained in this way, which are free of photoresist, the silicon nitride auxiliary layer is first removed, then the silicon oxide auxiliary layer, the silicon material of the first silicon layer being used as the stop layer 203 serves. Then the silicon material of the first silicon layer 203 removed by etching, the underlying tungsten material serving as a stop layer. Below is TEOS silicon oxide filling material 516 filled into the areas exposed by means of the etching process previously carried out. The layer sequence obtained in this way is planarized using a CMP method, silicon nitride material being used as the stop layer. Subsequently, silicon nitride material of the silicon nitride auxiliary layer is removed by means of etching. Furthermore, the silicon oxide auxiliary layer is etched back, as a result of which the silicon material of the second source / drain region 515 is exposed. In that surface region of the layer sequence on which the second source / drain region 515 is exposed, a titanium / titanium nitride barrier is also applied to prepare for the formation of a bit line. Furthermore, tungsten material is applied by means of sputtering and the layer sequence is planarized using a CMP method. This makes a tungsten bit line 517 educated.

Auf diese Weise wird die in 5B gezeigte Speicherzellen-Anordnung 510 als Schicht-Anordnung gemäß einem fünften Ausführungsbeispiel der Erfindung auf dem anderen Silizium-Wafer 512 als Träger-Wafer erhalten. Die Speicherzellen-Anordnung 510 aus 5B entspricht in ihrer Funktionalität im Wesentlichen der Speicherzellen-Anordnung 450 aus 4F.In this way, the in 5B memory cell arrangement shown 510 as a layer arrangement according to a fifth exemplary embodiment of the invention on the other silicon wafer 512 obtained as a carrier wafer. The memory cell arrangement 510 out 5B corresponds essentially to the functionality of the memory cell arrangement 450 out 4F ,

In diesem Dokument sind folgende Veröffentlichungen zitiert:The following are in this document Publications quotes:

  • [1] DE 195,19,160 C1 [1] DE 195,19,160 C1
  • [2] Yonehara, T, Sakagushi, K (2001) "ELTRAN®: Novel SOI Wafer Technology" JSAP International No. 4 (Juli): 10– 16[2] Yonehara, T, Sakagushi, K (2001) "ELTRAN ®: Novel SOI wafer technology" JSAP International No. 4 (July): 10-16
  • [3] Aspar, B, Moriceau, H, Jalaguier, E, Lagahe, C, Soubie, A, Biasse, B, Papon, AM, Letertre, F, Rayssac, O, Barge, T, Ghyselen, B "The Smart-Cut® Process: A Generic Manufactturing Technique" www.enserg.fr/lpcs/pages/projet/ProgrammeFSWorkshop/P apiers/13AsparEtAl.doc (Stand: 29. April 2002)[3] Aspar, B, Moriceau, H, Jalaguier, E, Lagahe, C, Soubie, A, Biasse, B, Papon, AM, Letertre, F, Rayssac, O, Barge, T, Ghyselen, B "The Smart Cut ® Process: A Generic Manufacturing Technique "www.enserg.fr/lpcs/pages/projet/ProgrammeFSWorkshop/P apiers / 13AsparEtAl.doc (as of April 29, 2002)

100100
Silizium-SubstratSilicon substrate
101101
ablösbare Delaminations-Schichtremovable delamination layer
102102
erste Silizium-Schichtfirst Silicon layer
103103
zweite Silizium-Schichtsecond Silicon layer
110110
Schichtenfolgelayer sequence
111111
erste Hauptoberflächefirst main surface
112112
vergrabene Wolfram-Leitungburied Tungsten line
120120
Schichtenfolgelayer sequence
121121
anderes Silizium-Substratother Silicon substrate
130130
Schichtenfolgelayer sequence
131131
zweite Hauptoberflächesecond main surface
140140
Schicht-AnordnungLayer assembly
141141
Oberflächenbereichsurface area
200200
SOI-WaferSOI wafer
201201
Silizium-TrägerschichtSilicon carrier layer
202202
erste Siliziumoxid-Schichtfirst Silicon oxide layer
203203
erste Silizium-Schichtfirst Silicon layer
210210
Schichtenfolgelayer sequence
211211
Gate-isolierende SchichtGate-insulating layer
212212
Siliziumoxid-MaterialSilicon oxide material
213213
erster Source-/Drain-Bereichfirst Source / drain region
214214
Kanal-BereichChannel region
215215
Gate-BereichGate region
216216
Gräbentrenches
220220
Schichtenfolgelayer sequence
221221
elektrisch schaltbare Schichtelectrical switchable layer
222222
gemeinsame metallische Elektrodecommon metallic electrode
223223
zweite Siliziumoxid-Schichtsecond Silicon oxide layer
230230
Schichtenfolgelayer sequence
231231
anderer Silizium-Waferanother Silicon wafer
240240
Schichtenfolgelayer sequence
241241
Kontaktlöchervias
250250
Speicherzellen-AnordnungMemory cell arrangement
251251
zweite Source-/Drain-Bereichesecond Source / drain regions
252252
metallische Bitleitungmetallic bit
253253
dritte Siliziumoxid-Schichtthird Silicon oxide layer
260260
schematische räumliche Ansichtschematic spatial view
261261
erste Speicherzellefirst memory cell
262262
zweite Speicherzellesecond memory cell
300300
Schichtenfolgelayer sequence
301301
Silizium-BereicheSilicon regions
302302
Siliziumoxid-BereicheSilicon oxide areas
303303
Siliziumnitrid-BereicheSilicon nitride areas
304304
Gräbentrenches
310310
Schichtenfolgelayer sequence
311311
erste Source-/Drain-Bereichefirst Source / drain regions
312312
Kanal-BereichChannel region
313313
Gate-isolierende SchichtGate-insulating layer
314314
Gate-BereicheGate regions
315315
Siliziumoxid-AbstandshalterSilicon oxide spacer
320320
Schichtenfolgelayer sequence
321321
elektrisch schaltbare Schichtelectrical switchable layer
322322
gemeinsame metallische Elektrodecommon metallic electrode
323323
Siliziumoxid-SchichtSilicon oxide layer
330330
Schichtenfolgelayer sequence
331331
anderer Silizium-Waferanother Silicon wafer
340340
Schichtenfolgelayer sequence
341341
Siliziumoxid-AbstandshalterSilicon oxide spacer
350350
Speicherzellen-AnordnungMemory cell arrangement
351351
zweite Source-/Drain-Bereichesecond Source / drain regions
352352
metallische Bitleitungmetallic bit
353353
andere Siliziumoxid-Schichtother Silicon oxide layer
400400
Schichtenfolgelayer sequence
401401
erster Source-/Drain-Bereichfirst Source / drain region
402402
Kanal-BereichChannel region
403403
erste Siliziumnitrid-Schichtfirst Silicon nitride layer
404404
ONO-SchichtenfolgeONO layer sequence
405405
Gate-BereichGate region
406406
Siliziumoxid-StrukturenSilicon structures
410410
Schichtenfolgelayer sequence
411411
zweite Siliziumnitrid-Schichtsecond Silicon nitride layer
412412
zweite Siliziumoxid-Schichtsecond Silicon oxide layer
420420
erste Schnittansichtfirst sectional view
421421
TEOS-SiliziumoxidTEOS silicon oxide
430430
zweite Schnittansichtsecond sectional view
431431
Wolfram-BitleitungTungsten bit line
440440
Schichtenfolgelayer sequence
441441
anderer Waferanother wafer
442442
anderes Silizium-Substratother Silicon substrate
443443
dritte Siliziumoxid-Schichtthird Silicon oxide layer
444444
zweiter Source-/Drain-Bereichsecond Source / drain region
450450
Speicherzellen-AnordnungMemory cell arrangement
451451
Siliziumoxid-AbstandshalterSilicon oxide spacer
452452
Wolfram-LeiterbahnenTungsten interconnects
500500
Schichtenfolgelayer sequence
501501
Wolfram-StrukturTungsten structure
510510
Speicherzellen-AnordnungMemory cell arrangement
511511
TEOS-Siliziumoxid-StrukturTEOS silicon oxide structure
512512
anderer Silizium-Waferanother Silicon wafer
513513
Silizium-SubstratSilicon substrate
514514
vierte Siliziumoxid-Schichtfourth Silicon oxide layer
515515
zweiter Source-/Drain-Bereichsecond Source / drain region
516516
TEOS-Siliziumoxid-FüllmaterialTEOS silica filler
517517
Wolfram-BitleitungTungsten bit line

Claims (14)

Schicht-Anordnung – mit einem ersten Substrat, das aufweist – einen ersten prozessierten Oberflächenbereich an einer ersten Hauptoberfläche, der eine metallisch leitfähige Struktur enthält; – einen zweiten prozessierten Oberflächenbereich an einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche; – mit einem zweiten Substrat mit einer dritten Hauptoberfläche, die an der ersten Hauptoberfläche des ersten Substrats befestigt ist.Layer assembly - With a first substrate having - a first processed surface area on a first main surface, which is a metallic conductive Structure contains; - one second processed surface area on one of the first main surface opposite second main surface; - with a second substrate with a third main surface, which on the first main surface of the first substrate is attached. Schicht-Anordnung nach Anspruch 1, bei der die metallisch leitfähige Struktur ein metallisches Material aufweist oder aus einem metallischen Material besteht.Layer arrangement according to claim 1, wherein the metallic conductive structure has a metallic material or consists of a metallic material. Schicht-Anordnung nach Anspruch 1 oder 2, bei der die metallisch leitfähige Struktur mindestens eine Wortleitung und/oder mindestens eine Bitleitung mindestens einer in der Schicht-Anordnung integrierten Speicherzelle aufweist.Layer arrangement according to claim 1 or 2, wherein the metallic conductive Structure of at least one word line and / or at least one bit line at least a memory cell integrated in the layer arrangement. Schicht-Anordnung nach einem der Ansprüche 1 bis 3, bei welcher der erste und/oder der zweite prozessierte Oberflächenbereich mindestens ein integriertes Bauelement aufweist.Layer arrangement according to one of claims 1 to 3, wherein the first and / or second processed surface area at least one Has integrated component. Schicht-Anordnung nach Anspruch 4, bei der das mindestens eine integrierte Bauelement mit der metallisch leitfähigen Struktur gekoppelt ist.Layer arrangement according to claim 4, wherein the at least one integrated component is coupled to the metallic conductive structure. Schicht-Anordnung nach Anspruch 4 oder 5, bei der mindestens ein integriertes Bauelement ein Vertikal-Transistor ist.Layer arrangement according to claim 4 or 5, in which at least an integrated component is a vertical transistor. Schicht-Anordnung nach einem der Ansprüche 4 bis 6, bei welcher der erste und der zweite prozessierte Oberflächenbereich derart prozessiert sind, dass das mindestens eine integrierte Bauelement – an einem unteren Endabschnitt mittels des ersten prozessierten Oberflächenbereichs elektrisch angeschlossen ist; – an einem oberen Endabschnitt mittels des zweiten prozessierten Oberflächenbereichs elektrisch angeschlossen ist.Layer arrangement according to one of claims 4 to 6, wherein the first and second processed surface area processed in this way are that the at least one integrated component - on one lower end section by means of the first processed surface area is electrically connected; - at an upper end section electrically connected by means of the second processed surface area is. Schicht-Anordnung nach einem der Ansprüche 4 bis 7, bei der zwischen der metallisch leitfähigen Struktur und dem mindestens einen integrierten Bauelement eine elektrisch schaltbare Schicht als Speicherschicht vorgesehen ist.Layer arrangement according to one of claims 4 to 7, in which between the metallic conductive Structure and the at least one integrated component an electrical switchable layer is provided as a storage layer. Schicht-Anordnung nach einem der Ansprüche 1 bis 8, eingerichtet als NROM-Speicherzellen-Anordnung.Layer arrangement according to one of claims 1 to 8, set up as NROM memory cell array. Verfahren zum Herstellen einer Schicht-Anordnung bei dem – in einem ersten Substrat – ein erster Oberflächenbereich an einer ersten Hauptoberfläche prozessiert wird, wodurch eine metallisch leitfähige Struktur ausgebildet wird; – ein zweiter Oberflächenbereich an einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche prozessiert wird; – eine dritte Hauptoberfläche eines zweiten Substrats an der ersten Hauptoberfläche des ersten Substrats befestigt wird.Method of making a layer-on order in which - in a first substrate - a first surface area is processed on a first main surface, as a result of which a metallically conductive structure is formed; A second surface area is processed on a second main surface opposite the first main surface; - A third main surface of a second substrate is attached to the first main surface of the first substrate. Verfahren nach Anspruch 10, bei dem vor dem Prozessieren des zweiten Oberflächenbereichs Material des ersten Substrats von einer der ersten Hauptoberfläche gegenüberliegenden Oberfläche des ersten Substrats entfernt wird.The method of claim 10, wherein prior to processing the second surface area material of the first substrate from one opposite the first main surface Surface of the first substrate is removed. Verfahren nach Anspruch 11, bei dem das Material entfernt wird, indem das erste Substrat an einer darin enthaltenen mittels thermischen oder mechanischen Behandelns ablösbaren Delaminations-Schicht in zwei Teilsubstrate aufgeteilt wird.The method of claim 11, wherein the material is removed by the first substrate on a contained therein by means of thermal or removable mechanical treatment Delamination layer is divided into two sub-substrates. Verfahren nach einem der Ansprüche 10 bis 12, bei dem die dritte Hauptoberfläche des zweiten Substrats an der ersten Hauptoberfläche des ersten Substrats mittels Wafer-Bondens befestigt wird.Method according to one of claims 10 to 12, wherein the third main surface of the second substrate on the first main surface of the first substrate Wafer bonding is attached. Verfahren nach einem der Ansprüche 10 bis 13, bei dem als erstes Substrat ein Silicon-on-Insulator-Substrat verwendet wird.Method according to one of claims 10 to 13, in which as first substrate, a silicon-on-insulator substrate is used.
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