DE10226102A1

DE10226102A1 - Halbleiterspeicher mit verbesserter Softerror-Widerstandsfähigkeit

Info

Publication number: DE10226102A1
Application number: DE10226102A
Authority: DE
Inventors: Koji Nii; Shoji Okuda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-07-12
Filing date: 2002-06-12
Publication date: 2003-01-30
Also published as: US20030012074A1; JP2003030988A; KR20030011232A; TW550568B; US6504788B1; CN1397954A

Abstract

Ein Halbleiterspeicher beinhaltet einen ersten Inverter (IN1), einen zweiten Inverter (INV2) und eine Leseschaltung (1). Der Eingangsanschluss des ersten Inverters ist mit einem ersten Speicherknoten (a) verbunden und sein Ausgangsanschluss ist mit einem zweiten Speicherknoten (b) verbunden. Der zweite Inverter ist antiparallel zu dem ersten Inverter verbunden, d. h. sein Eingangsanschluss ist mit einem zweiten Speicherknoten (b) verbunden, und sein Ausgangsanschluss ist mit dem ersten Speicherknoten (a) verbunden. Die Leseschaltung beinhaltet einen ersten Transistor (NM1), deren Gateanschluss mit dem ersten Speicherknoten (a) verbunden ist, einen zweiten Transistor (PM1), dessen Gateanschluss mit dem zweiten Speicherknoten (b) verbunden ist, und einen dritten Transistor (NR1) zum Verbinden des Drainanschlusses des ersten Transistors (NM1) und dem des zweiten Transistors (PM1) mit einer Lesebitleitung (RBL1). Der Halbleiterspeicher kann seine Softerror-Widerstandsfähigkeit verbessern, ohne die Schrittanzahl beim Herstellungsvorgang zu erhöhen.

Description

Die Erfindung betrifft einen Halbleiterspeicher, der die Softerror-Widerstandsfähigkeit verbessern kann.
Fig. 5 zeigt ein Schaltbild einer Konfiguration eines Speicherkerns eines SRAM als Beispiel eines bekannten Halbleiterspeichers. In der Figur bezeichnen die Bezugszeichen INV11 und INV12 jeweils einen Inverter, und a und b bezeichnen jeweils einen Speicherknoten. Fig. 6 zeigt ein Schaltbild einer Konfiguration, bei der die Inverter INV11 und INV12 gemäß Fig. 5 durch MOS- Transistoren aufgebaut sind. Bei Fig. 6 bezeichnet das Bezugszeichen PM11 einen pMOS-Transistor; NM11 bezeichnet einen nMOS-Transistor; IN bezeichnet einen Eingangsanschluss, und OUT bezeichnet einen Ausgangsanschluss.
Nachstehend wird der Betrieb des bekannten Halbleiterspeichers beschrieben.
Wenn bei Fig. 6 der Eingangsanschluss IN auf logisch hohem Pegel liegt (d. h. auf einer Spannung VDD), dann wird der pMOS-Transistor PM11 nichtleitend, und der nMOS- Transistor NM11 wird leitend. Somit wird der Ausgangsanschluss OUT mit Masse GND durch den nMOS- Transistor NM11 verbunden, wodurch er auf dem logisch niederen Pegel liegt. Wenn umgekehrt der Eingangsanschluss IN auf logisch niederem Pegel liegt (d. h. auf Masse GND), dann wird der pMOS-Transistor PM11 leitend, und der nMOS-Transistor NM11 wird nichtleitend. Daher wird der Ausgangsanschluss OUT mit der Versorgungsspannung VDD über den pMOS-Transistor PM11 verbunden, wodurch er auf dem logisch hohen Pegel liegt. Somit stehen die logischen Pegel der Eingänge und Ausgänge der Inverter in komplementärer Beziehung zueinander.
Da bei Fig. 5 die Speicherknoten a und b in komplementärem Bezug zueinander stehen, wird der Speicherknoten b auf dem logisch niederen Pegel gehalten, wenn der Speicherknoten a auf dem logisch hohen Pegel liegt. Wenn umgekehrt der Speicherknoten a auf dem logisch niederen Pegel liegt, dann wird der andere Speicherknoten b auf dem logisch hohen Pegel gehalten. Somit halten die beiden Speicherknoten a und b die entgegengesetzten Pegel aufrecht, wodurch die beiden stabilen Zustände zum Halten der Speicherdaten bereitgestellt werden.
In jüngster Zeit wurde die Multiprozessortechnik als ein Mittel zur Implementierung von Hochgeschwindigkeitscomputern eingeführt, und sie erfordert, dass die vielen CPUs einen gemeinsamen Speicherbereich teilen. Mit anderen Worten verstärkt sich der Bedarf für einen Multianschlussspeicher, der den Zugriff auf einen einzelnen Speicher über viele Anschlüsse erlaubt.
Fig. 7 zeigt ein Schaltbild einer Konfiguration eines bekannten RAM mit zwei Anschlüssen, der zwei Inverter INV11 und INV12 gemäß Fig. 5 verwendet, deren Speicherknoten a und b zueinander komplementär sind, und auf den von zwei CPUs zugegriffen werden kann. Bei dieser Figur bezeichnet das Bezugszeichen NA11 einen mit dem Speicherknoten a verbundenen nMOS-Transistor; das Bezugszeichen NA12 bezeichnet einen mit dem Speicherknoten b verbundenen nMOS-Transistor; INV13 bezeichnet einen Inverter, dessen Eingang mit dem Speicherknoten a verbunden ist; NR11 bezeichnet einen mit dem Ausgang des Inverters INV13 verbundenen nMOS- Transistor; WL11 bezeichnet eine mit den Gateanschlüssen der nMOS-Transistoren NA11 und NA12 verbundene Wortleitung; BL11 und BL12 bezeichnen mit den nMOS- Transistoren NA11 und NA12 verbundene Bitleitungen; RL11 bezeichnet eine mit dem Gateanschluss des nMOS- Transistors NR11 verbundene Lesesteuerungsleitung, und RBL11 bezeichnet eine mit dem nMOS-Transistor NR11 verbundene Lesebitleitung.
Nachstehend wird der Betrieb des bekannten RAM mit zwei Anschlüssen beschrieben.
Wenn die Wortleitung WL11 auf hohem Pegel liegt, werden die nMOS-Transistoren NA11 und NA12 leitend. Demzufolge wird der Speicherknoten a mit der Bitleitung BL11 verbunden, und der Speicherknoten b wird mit der Bitleitung BL12 verbunden. Wenn dabei die Lesesteuerungsleitung RL11 auf hohem Pegel liegt, werden die Speicherdaten in dem Speicherknoten a der Lesebitleitung RBL11 über den Inverter INV13 zugeführt.
Die Halbleiterspeicher, wie etwa ein SRAM und ein RAM, mit vielen Anschlüssen, die aus den CMOS-Invertern zusammengesetzt sind, sind sehr stabil und weisen keine Probleme hinsichtlich Rauschen auf, solange ihre Speicherkapazität und Chipgröße sich in einem bestimmten Bereich bewegen.
Mit der vorstehenden Konfiguration weist der bekannte Halbleiterspeicher das Problem der Verursachung eines Softerrors auf, wenn die Speicherkapazität mit beschränkter Chipgröße erhöht wird. Als einer der äußeren Faktoren, welche den Softerror bei dem Halbleiterspeicher verursachen, gilt der durch von einer Spurenmenge einer in dem Gehäuse enthaltenen, radioaktiven Substanz ausgehenden Alphastrahlen hervorgerufene Softerror. Wenn die Alphastrahlen in die Speicherzellen eindringen, erzeugen sie viele Elektron-Loch-Paare, welche Datenveränderungen (Dateninversion) in den Speicherdaten verursachen können.
Der Softerror tritt leicht dann auf, wenn die Speicherkapazität des Speicherknotens mit einer Maßstabsverkleinerung reduziert wird. Da bei Fig. 7 beispielsweise der Speicherknoten a mit dem Inverter INV13 verbunden ist, ist seine Knotenkapazität größer als die Knotenkapazität des Speicherknotens b. Zur Erhöhung der Speicherkapazität ohne eine Erhöhung der Größe des RAM's mit zwei Anschlüssen ist es nötig, die Größe des MOS-Transistors äußerst fein auszubilden. Folglich wird die Knotenkapazität des Speicherknotens b weiter reduziert, wodurch die Wahrscheinlichkeit des Hervorrufens des Softerrors erhöht wird.
Als zur Vermeidung des Softerrors ergriffene Maßnahme wurde ein Vorschlag zur Vermeidung der Dateninversion der Speicherdaten unterbreitet, welche durch die durch die Alphastrahlen erzeugten Elektron-Loch-Paare verursacht wird, indem die Knotenkapazität des Speicherknotens erhöht wird. Die Druckschrift JP-A-9-270469/1997 offenbart beispielsweise eine Technik zur Erhöhung der Knotenkapazität des Speicherknotens durch die Ausbildung eines Kondensators zwischen dem Speicherknoten und dem Halbleitersubstrat, indem ein dünner, aktiver Bereich zwischen ihnen angeordnet wird.
Das Verfahren weist jedoch ein neues Problem auf, indem ein zusätzlicher Herstellungsvorgang zur Ausbildung der Kondensatoren erforderlich ist, wodurch seine Kosten erhöht werden. Zusätzlich kann die Erhöhung bei der Prozessschrittanzahl seine Ausbeute reduzieren.
Die Erfindung wurde zur Lösung des vorstehend beschriebenen Problems implementiert. Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, einen zur Verbesserung der Softerror-Widerstandsfähigkeit befähigten Halbleiterspeicher bereitzustellen, ohne die Schrittanzahl des Herstellungsvorgangs zu erhöhen.
Erfindungsgemäß wird diese Aufgabe gelöst durch einen Halbleiterspeicher mit einem ersten Inverter, dessen Eingangsanschluss mit einem ersten Speicherknoten verbunden ist, der mit einer ersten Bitleitung verbunden ist, wenn eine erste Wortleitung aktiv ist, und dessen Ausgangsanschluss mit einem zweiten Speicherknoten verbunden ist, der mit einer zweiten Bitleitung verbunden ist" wenn eine zweite Wortleitung aktiv ist; einem zweiten Inverter, dessen Eingangsanschluss mit dem zweiten Speicherknoten verbunden ist, und dessen Ausgangsanschluss mit dem ersten Speicherknoten verbunden ist; und einer ersten Leseschaltung, deren Eingangsanschlüsse mit dem ersten Speicherknoten und dem zweiten Speicherknoten verbunden sind, und deren Ausgangsanschluss mit einer Lesebitleitung verbunden ist, wobei die erste Leseschaltung versehen ist mit einem ersten MOS-Transistor, dessen Gateanschluss mit dem ersten Speicherknoten verbunden ist; einem zweiten MOS-Transistor, dessen Gateanschluss mit dem zweiten Speicherknoten verbunden ist, und dessen Drainanschluss mit dem Drainanschluss des ersten MOS-Transistors verbunden ist; und einem dritten MOS-Transistor, dessen Source- und Drainanschluss durchschalten, wenn eine mit dessen Gateanschluss verbundene Lesesteuerungsleitung aktiv ist, wodurch die Lesebitleitung mit den Drainanschlüssen des ersten MOS-Transistors und des zweiten MOS-Transistors verbunden wird.
Dabei kann der erste MOS-Transistor aus einem nMOS-Transistor mit auf Masse gelegtem Sourceanschluss bestehen, und der zweite MOS-Transistor kann aus einem pMOS-Transistor mit auf Masse gelegtem Sourceanschluss bestehen.
Der dritte MOS-Transistor kann aus einem nMOS-Transistor bestehen.
Der erste MOS-Transistor kann aus einem nMOS-Transistor bestehen, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist, und der zweite MOS-Transistor kann aus einem pMOS-Transistor bestehen, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist.
Der dritte MOS-Transistor kann aus einem pMOS-Transistor bestehen.
Der Halbleiterspeicher kann ferner mit zumindest einer zweiten Leseschaltung versehen sein, welche dieselbe Konfiguration wie die erste Leseschaltung aufweist, und deren Eingangsanschlüsse mit dem ersten Speicherknoten und dem zweiten Speicherknoten verbunden sind, und deren Ausgangsanschluss mit einer zweiten Lesebitleitung verbunden ist, wobei der Source- und Drainanschluss eines dritten MOS-Transistors der zweiten Leseschaltung durchschaltet, wenn eine mit dessen Gateanschluss verbundene Lesesteuerleitung aktiv ist, wodurch die zweite Lesebitleitung mit den Drainanschlüssen eines ersten MOS-Transistors und eines zweiten MOS-Transistors der zweiten Leseschaltung verbunden werden.
Jeder erste MOS-Transistor kann aus einem nMOS-Transistor mit auf Masse gelegtem Sourceanschluss bestehen, und jeder zweite MOS-Transistor kann aus einem pMOS-Transistor mit auf Masse gelegtem Sourceanschluss bestehen.
Jeder dritte MOS-Transistor kann aus einem nMOS-Transistor bestehen.
Jeder erste MOS-Transistor kann aus einem nMOS-Transistor bestehen, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist, und jeder zweite MOS-Transistor kann aus einem pMOS-Transistor bestehen, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist.
Jeder dritte MOS-Transistor kann aus einem pMOS-Transistor bestehen.
Die Erfindung wird nachstehend unter Bezugnahme auf die beiliegende Zeichnung beschrieben; es zeigen:
Fig. 1 ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 1 des erfindungsgemäßen Halbleiterspeichers;
Fig. 2 ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 2 des erfindungsgemäßen Halbleiterspeichers;
Fig. 3 ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 3 des erfindungsgemäßen Halbleiterspeichers;
Fig. 4 ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 4 des erfindungsgemäßen Halbleiterspeichers;
Fig. 5 ein Schaltbild von zwei Invertern bei einem bekannten Halbleiterspeicher;
Fig. 6 ein Schaltbild der internen Transistoren von jedem Inverter gemäß Fig. 5, und
Fig. 7 ein Schaltbild einer Konfiguration eines weiteren, bekannten Halbleiterspeichers.

Ausführungsbeispiel 1

Fig. 1 zeigt ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 1 des erfindungsgemäßen Halbleiterspeichers. Bei dieser Figur bezeichnen die Bezugszeichen INV1 und INV2 zueinander komplementäre Inverter; a und b bezeichnen jeweils einen Speicherknoten; NA1 bezeichnet einen mit dem Speicherknoten a verbundenen nMOS-Transistor; NA2 bezeichnet einen mit dem Speicherknoten b verbundenen nMOS-Transistor; NM1 bezeichnet einen nMOS-Transistor, dessen Gateanschluss mit dem Speicherknoten a verbunden ist, und dessen Sourceanschluss mit Masse GND verbunden ist; PM1 bezeichnet einen pMOS-Transistor, dessen Gateanschluss mit dem Speicherknoten b verbunden ist, dessen Sourceanschluss mit Masse GND verbunden ist, und dessen Drainanschluss mit dem Drainanschluss des nMOS- Transistors NM1 verbunden ist; NR1 bezeichnet einen nMOS- Transistor, dessen Sourceanschluss mit den Drainanschlüssen des nMOS-Transistors NM1 und des pMOS- Transistors PM1 verbunden ist; WL1 und WL2 bezeichnen mit den Gateanschlüssen der nMOS-Transistoren NA1 bzw. NA2 verbundene Wortleitungen; BL1 und BL2 bezeichnen mit den nMOS-Transistoren NA1 bzw. NA2 verbundene Bitleitungen; RL1 bezeichnet eine mit dem Gateanschluss des nMOS- Transistors NR1 verbundene Lesesteuerungsleitung, und RBL1 bezeichnet eine mit dem nMOS-Transistor NR1 verbundene Lesebitleitung. Das Bezugszeichen 1 bezeichnet eine den nMOS-Transistor NM1, den pMOS-Transistor PM1 und den nMOS-Transistor NR1 aufweisende Leseschaltung.
Nachstehend wird die Betriebsweise gemäß Ausführungsbeispiel 1 beschrieben.
Wenn die Wortleitungen WL1 und WL2 beide auf dem hohen Pegel (aktiver Zustand) liegen, dann sind die nMOS- Transistoren NA1 und NA2 beide leitend, wodurch der Speicherknoten a mit der Bitleitung BL1 und der Speicherknoten b mit der Bitleitung BL2 verbunden sind. Wenn der Speicherknoten a auf dem logisch hohen Pegel liegt (daher ist der Speicherknoten b auf dem logisch niedrigen Pegel), sind sowohl der nMOS-Transistor NM1 als auch der pMOS-Transistor PM1 leitend, wodurch beide ihre Drainanschlüsse mit Masse GND verbinden. Wenn die Lesesteuerungsleitung RL1 auf hohem Pegel (aktiver Zustand) liegt, während die Lesebitleitung RBL1 auf hohem Pegel vorgeladen ist, wird somit der nMOS-Transistor NR1 leitend. Folglich werden die Ladungen der auf den hohen Pegel vorgeladenen Lesebitleitung RBL1 entladen, was die Lesebitleitung RBL1 auf den logisch niederen Pegel bringt.
Wenn umgekehrt der Speicherknoten a auf dem logisch niederen Pegel liegt (der Speicherknoten b ist daher auf dem logisch hohen Pegel), sind sowohl der nMOS-Transistor NM1 als auch der pMOS-Transistor PM1 nichtleitend. Selbst wenn die Lesesteuerungsleitung RL1 auf hohem Pegel liegt und der nMOS-Transistor NR1 leitend ist, während die Lesebitleitung RBL1 auf den hohen Pegel vorgeladen ist, werden somit die Ladungen auf der auf den hohen Pegel vorgeladenen Lesebitleitung RBL1 nicht entladen, wodurch die Lesebitleitung RBL1 auf dem logisch hohen Pegel gehalten wird.
Der Zustand der bei den Speicherknoten a und b gehaltenen Speicherdaten verändert sich somit nicht, selbst wenn die Leseschaltung 1 mit dem nMOS-Transistor NM1, dem pMOS- Transistor PM1 und dem nMOS-Transistor NR1 die Speicherdaten an den Speicherknoten a und b liest. Da zusätzlich der Gateanschluss des nMOS-Transistors NM1 dem Speicherknoten a als Kondensator hinzugefügt wird, und der Gateanschluss des pMOS-Transistors PM1 dem Speicherknoten b als Kondensator hinzugefügt wird, erhöht sich die Knotenkapazität der Speicherknoten a und b im Vergleich zu dem bekannten Halbleiterspeicher. Daher treten die Datenveränderungen (Dateninversion) aufgrund äußerer Faktoren, wie etwa Alphastrahlen, zunehmend seltener auf, wodurch die Softerror-Widerstandsfähigkeit verbessert wird. Dabei erhöht sich die Schrittanzahl des Herstellungsvorgangs nicht. Da zudem der pMOS-Transistor PM1 die Entladung der auf den hohen Pegel vorgeladenen Lesebitleitung RBL1 fördert, wird deren Übergang von dem logisch hohen Pegel auf den logisch niederen Pegel beschleunigt.
Gemäß vorstehender Beschreibung bietet das vorliegende Ausführungsbeispiel 1 den Vorteil, dass es die Softerror- Widerstandsfähigkeit verbessern kann, ohne die Schrittanzahl beim Herstellungsvorgang zu erhöhen, und dass sie den Betrieb der Schaltung im Vergleich zu dem des bekannten Halbleiterspeichers beschleunigt.

Ausführungsbeispiel 2

Fig. 2 zeigt ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 2 des erfindungsgemäßen Halbleiterspeichers. Bei dieser Figur bezeichnen dieselben Bezugszeichen dieselben Bestandteile wie bei Ausführungsbeispiel 1 gemäß Fig. 1, und deren Beschreibung wird vorliegend weggelassen. Somit werden lediglich die von den gemäß Ausführungsbeispiel 1 verschiedenen Bestandteile beschrieben. Bei Fig. 2 bezeichnet das Bezugszeichen 1a eine Leseschaltung mit dem nMOS-Transistor NM1, dem pMOS-Transistor PM1 und dem pMOS-Transistor PR1. Bei der Leseschaltung 1a sind die Sourceanschlüsse des nMOS-Transistors NM1 und des pMOS- Transistors PM1 mit der Versorgungsspannung VDD verbunden, d. h. mit dem festen Potenzial auf logisch hohem Pegel. Das Bezugszeichen PR1 bezeichnet einen zwischen der Lesebitleitung RBL1 und den Drainanschlüssen des nMOS-Transistors NM1 und des pMOS-Transistors PM1 verbundenen pMOS-Transistor.
Nachstehend wird die Betriebsweise gemäß Ausführungsbeispiel 2 beschrieben.
Wenn die Wortleitungen WL1 und WL2 beide auf hohem Pegel (aktiver Zustand) liegen, dann sind die nMOS-Transistoren NA1 und NA2 beide leitend, wodurch der Speicherknoten a mit der Bitleitung BL1 und der Speicherknoten b mit der Bitleitung BL2 verbunden ist. Wenn der Speicherknoten a auf logisch hohem Pegel liegt (der Speicherknoten b ist daher auf dem logisch niederen Pegel), sind sowohl der nMOS-Transistor NM1 als auch der pMOS-Transistor PM1 leitend, wodurch beide ihre Drainanschlüsse mit der Versorgungsspannung VDD verbinden. Wenn die Lesesteuerleitung RL1 auf dem niederen Pegel liegt (aktiver Zustand), während die Lesebitleitung RBL1 auf den niederen Pegel vorgeladen ist, wird somit der pMOS- Transistor PR1 leitend. Folglich wird die auf den niederen Pegel vorgeladene Lesebitleitung RBL1 durch die Vorsorgungsspannung VDD auf den logisch hohen Pegel geladen.
Wenn umgekehrt der Speicherknoten a auf dem logisch niederen Pegel liegt (der Speicherknoten b ist daher auf dem logisch hohen Pegel), sind sowohl der nMOS-Transistor NM1 als auch der pMOS-Transistor PM1 nichtleitend. Selbst wenn die Lesesteuerleitung RL1 auf niederem Pegel liegt und der pMOS-Transistor PR1 leitend ist, während die Lesebitleitung RBL1 auf niederen Pegel vorgeladen ist, behält somit die auf den niederen Pegel vorgeladene Lesebitleitung RBL1 ihren logisch niederen Pegel.
Somit verändert sich der Zustand der an den Speicherknoten a und b gehaltenen Speicherdaten nicht, selbst wenn die Leseschaltung 1a mit dem nMOS-Transistor NM1, dem pMOS-Transistor PM1 und dem pMOS-Transistor PR1 die Speicherdaten an den Speicherknoten a und b liest. Da zudem der Gateanschluss des nMOS-Transistors NM1 an dem Speicherknoten a als Kondensator hinzugefügt ist und der Gateanschluss des pMOS-Transistors PM1 dem Speicherknoten b als Kondensator hinzugefügt ist, wird die Knotenkapazität der Speicherknoten a und b im Vergleich zu dem bekannten Halbleiterspeicher erhöht. Daher treten die Datenveränderungen (Dateninversion) aufgrund äußerer Faktoren, wie etwa Alphastrahlen, zunehmend seltener auf, wodurch die Softerror-Widerstandsfähigkeit verbessert wird. Daher erhöht sich die Schrittanzahl bei dem Herstellungsvorgang nicht. Da ferner der pMOS-Transistor PM1 die Aufladung der auf den niederen Pegel vorgeladenen Lesebitleitung RBL1 durch die Versorgungsspannung VDD fördert, wird deren Übergang von dem logisch niederen Pegel auf den hohen Pegel beschleunigt.
Gemäß vorstehender Beschreibung bietet wie auch das vorstehende Ausführungsbeispiel 1 das vorliegende Ausführungsbeispiel 2 den Vorteil, die Softerror- Widerstandsfähigkeit ohne eine Erhöhung der Schrittanzahl bei dem Herstellungsvorgang verbessern zu können, und die Betriebsweise der Schaltung im Vergleich zu der des bekannten Halbleiterspeichers zu beschleunigen.

Ausführungsbeispiel 3

Fig. 3 zeigt ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 3 des erfindungsgemäßen Halbleiterspeichers. Bei dieser Figur bezeichnen dieselben Bezugszeichen dieselben Bestandteile wie jene von Ausführungsbeispiel 1 gemäß Fig. 1, und ihre Beschreibung wird vorliegend weggelassen. Somit werden lediglich die von jenen gemäß Ausführungsbeispiel 1 verschiedenen Bestandteile beschrieben.
Bei Fig. 3 bezeichnet das Bezugszeichen 2 eine zweite Leseschaltung mit einem pMOS-Transistor PM2, einem nMOS- Transistor NM2 und einem nMOS-Transistor NR2. Bei der zweiten Leseschaltung 2 ist der Gateanschluss des nMOS- Transistors NM2 mit dem Speicherknoten a verbunden, und sein Sourceanschluss ist mit der Masse GND verbunden. Der Gateanschluss des pMOS-Transistors PM2 ist mit dem Speicherknoten b verbunden; sein Sourceanschluss ist mit der Masse GND verbunden, und sein Drainanschluss ist mit dem Drainanschluss des nMOS-Transistors NM2 verbunden. Der Sourceanschluss des nMOS-Transistors NR2 ist mit den Drainanschlüssen des nMOS-Transistors NM2 und des pMOS- Transistors PM2 verbunden; seine Gateanschlüsse sind mit einer Lesesteuerungsleitung RL2 verbunden, und sein Drainanschluss ist mit einer Lesebitleitung RBL2 verbunden.
Mit anderen Worten, das vorliegende Ausführungsbeispiel 3 umfasst parallel zu der Leseschaltung 1 (erste Leseschaltung) gemäß dem vorstehenden Ausführungsbeispiel 1 mit dem pMOS-Transistor PM1, dem nMOS-Transistor NM1 und dem nMOS-Transistor NR1 die zweite Leseschaltung 2 mit dem pMOS-Transistor PM2, dem nMOS-Transistor NM2 und dem nMOS-Transistor NR2. Demzufolge weist das vorliegende Ausführungsbeispiel 3 des Halbleiterspeichers 2 Leseanschlüsse auf.
Da die Betriebsweise der zweiten Leseschaltung 2 dieselbe wie die der ersten Leseschaltung 1 gemäß Ausführungsbeispiel 1 ist, wird deren Beschreibung vorliegend weggelassen.
Der Zustand der in den Speicherknoten a und b gehaltenen Speicherdaten verändert sich nicht, selbst wenn die erste Leseschaltung 1 und die zweite Leseschaltung 2 die Speicherdaten an den Speicherknoten a und b lesen. Da die Gateanschlüsse der nMOS-Transistoren NM1 und NM2 zudem dem Speicherknoten a als Kondensator hinzugefügt werden, und die Gateanschlüsse der pMOS-Transistoren PM1 und PM2 in dem Speicherknoten b als Kondensator hinzugefügt werden, wird die Speicherkapazität der Speicherknoten a und b größer als die gemäß Ausführungsbeispiel 1 des Halbleiterspeichers. Daher werden Datenveränderungen (Dateninversion) aufgrund äußerer Faktoren, wie etwa Alphastrahlen, zunehmend selten, wodurch die Softerror- Widerstandsfähigkeit weiter verbessert wird. Dabei erhöht sich die Schrittanzahl bei dem Herstellungsvorgang nicht.
Da zusätzlich die pMOS-Transistoren PM1 und PM2 die Entladung der auf den hohen Pegel vorgeladenen Lesebitleitungen RBL1 und RBL2 fördern, wird ihr Übergang von dem logisch hohen Pegel auf den niederen Pegel beschleunigt.
Obwohl der Halbleiterspeicher mit den zwei Leseanschlüssen bei dem vorliegenden Ausführungsbeispiel 3 beschrieben ist, weist auch ein Halbleiterspeicher mit drei oder mehr Leseanschlüssen geringe Wirkung auf die Speicherdaten an den Speicherknoten a und b auf. Weil ferner die Knotenkapazität der Speicherknoten a und b sich weiter erhöht, treten die Datenveränderungen (Dateninversion) aufgrund der äußeren Faktoren, wie etwa Alphastrahlen, kaum auf, wodurch die Softerror- Widerstandsfähigkeit auf ein sehr hohes Niveau verbessert wird. Darüber hinaus kann der Halbleiterspeicher mit den vielen Leseschaltungen durch denselben Herstellungsvorgang wie der Herstellungsvorgang für den Halbleiterspeicher mit einer einzelnen Leseschaltung erzeugt werden.
Trotz der Tatsache, dass das vorliegende Ausführungsbeispiel 3 die vielen Leseanschlüsse aufweist, bietet es gemäß vorstehender Beschreibung den Vorteil, die Softerror-Widerstandsfähigkeit ohne eine Erhöhung der Schrittanzahl beim Herstellungsvorgang verbessern zu können, und die Betriebsweise der Schaltung im Vergleich zu der des bekannten Halbleiterspeichers zu beschleunigen.

Ausführungsbeispiel 4

Fig. 4 zeigt ein Schaltbild einer Konfiguration gemäß Ausführungsbeispiel 4 des erfindungsgemäßen Halbleiterspeichers. Bei dieser Figur bezeichnen dieselben Bezugszeichen dieselben Bestandteile wie jene von Ausführungsbeispiel 2 gemäß Fig. 2, und ihre Beschreibung wird vorliegend weggelassen. Somit werden lediglich die von jenen gemäß Ausführungsbeispiel 2 verschiedenen Bestandteile beschrieben.
Bei Fig. 4 bezeichnet das Bezugszeichen 2a eine zweite Leseschaltung mit einem pMOS-Transistor PM2, einem nMOS- Transistor NM2 und einem pMOS-Transistor PR2. Bei der zweiten Leseschaltung 2a ist der Gateanschluss des nMOS- Transistors NM2 mit dem Speicherknoten a verbunden, und sein Sourceanschluss ist mit der Versorgungsspannung VDD verbunden. Der Gateanschluss des pMOS-Transistors PM2 ist mit dem Speicherknoten b verbunden; sein Sourceanschluss ist mit der Versorgungsspannung VDD verbunden, und sein Drainanschluss ist mit dem Drainanschluss des nMOS- Transistors NM2 verbunden. Der Sourceanschluss des pMOS- Transistors PR2 ist mit den Drainanschlüssen des nMOS- Transistors NM2 und des pMOS-Transistors PM2 verbunden; sein Gateanschluss ist mit der Lesesteuerungsleitung RL2 verbunden, und sein Drainanschluss ist mit der Lesebitleitung RBL2 verbunden.
Das vorliegende Ausführungsbeispiel 4 umfasst mit anderen Worten parallel zu der Leseschaltung 1a (erste Leseschaltung) gemäß dem vorstehenden Ausführungsbeispiel 2 mit dem pMOS-Transistor PM1, dem nMOS-Transistor NM1 und dem pMOS-Transistor PR1 die zweite Leseschaltung 2a mit dem pMOS-Transistor PM2, dem nMOS-Transistor NM2 und dem pMOS-Transistor PR2. Demzufolge weist das vorliegende Ausführungsbeispiel 4 des Halbleiterspeichers zwei Leseanschlüsse auf.
Da die Betriebsweise der zweiten Leseschaltung 2a dieselbe wie die der ersten Leseschaltung 1a gemäß Ausführungsbeispiel 2 ist, wird ihre Beschreibung vorliegend weggelassen.
Der Zustand der an den Speicherknoten a und b gehaltenen Speicherdaten verändert sich nicht, selbst wenn die erste Leseschaltung 1a und die zweite Leseschaltung 2a die Speicherdaten an den Speicherknoten a und b lesen. Da zudem die Gateanschlüsse der nMOS-Transistoren NM1 und NM2 zudem in dem Speicherknoten a als Kondensator hinzugefügt werden und die Gateanschlüsse der pMOS- Transistoren PM1 und PM2 dem Speicherknoten b als Kondensator hinzugefügt werden, wird die Knotenkapazität der Speicherknoten a und b größer als die gemäß Ausführungsbeispiel 2 des Halbleiterspeichers. Daher treten die Datenveränderungen (Dateninversion) aufgrund von äußeren Faktoren, wie etwa Alphastrahlen, zunehmend seltener auf, wodurch die Softerror-Widerstandsfähigkeit weiter verbessert wird. Dabei erhöht sich die Schrittanzahl bei dem Herstellungsvorgang nicht. Da ferner die pMOS-Transistoren PM1 und PM2 die Aufladung der auf den niederen Pegel vorgeladenen Lesebitleitungen RBL1 und RBL2 durch die Versorgungsspannung VDD fördern, wird ihr Übergang von dem logisch niederen Pegel auf den hohen Pegel beschleunigt.
Obwohl bei dem vorliegenden Ausführungsbeispiel 4 der Halbleiterspeicher mit den zwei Leseanschlüssen beschrieben ist, weist ein Halbleiterspeicher mit drei oder mehr Leseanschlüssen ebenfalls eine geringe Wirkung auf die Speicherdaten an den Speicherknoten a und b auf. Weil zusätzlich die Knotenkapazität der Speicherknoten a und b sich weiter erhöht, treten die Datenveränderungen (Dateninversion) aufgrund von äußeren Faktoren, wie etwa Alphastrahlen, kaum auf, wodurch die Softerror- Widerstandsfähigkeit auf ein sehr hohes Niveau verbessert wird. Darüber hinaus kann der Halbleiterspeicher mit den vielen Leseschaltungen durch denselben Herstellungsvorgang wie der Herstellungsvorgang mit einer einzelnen Leseschaltung erzeugt werden.
Trotz der Tatsache, dass das vorliegende Ausführungsbeispiel 4 viele Leseanschlüsse aufweist, bietet es gemäß vorstehender Beschreibung den Vorteil, die Softerror-Widerstandsfähigkeit ohne eine Erhöhung der Schrittanzahl bei dem Herstellungsvorgang verbessern zu können, und die Betriebsweise der Schaltung im Vergleich zu der des bekannten Halbleiterspeichers zu beschleunigen.
Gemäß vorstehender Beschreibung beinhaltet ein Halbleiterspeicher einen ersten Inverter IN1, einen zweiten Inverter INV2 und eine Leseschaltung 1. Der Eingangsanschluss des ersten Inverters ist mit einem ersten Speicherknoten a verbunden, und sein Ausgangsanschluss ist mit einem zweiten Speicherknoten b verbunden. Der zweite Inverter ist antiparallel zu dem ersten Inverter verbunden, d. h. sein Eingangsanschluss ist mit einem zweiten Speicherknoten b verbunden, und sein Ausgangsanschluss ist mit dem ersten Speicherknoten a verbunden. Die Leseschaltung beinhaltet einen ersten Transistor NM1, deren Gateanschluss mit dem ersten Speicherknoten a verbunden ist, einen zweiten Transistor PM1, dessen Gateanschluss mit dem zweiten Speicherknoten b verbunden ist, und einen dritten Transistor NR1 zum Verbinden des Drainanschlusses des ersten Transistors NM1 und dem des zweiten Transistors PM1 mit einer Lesebitleitung RBL1. Der Halbleiterspeicher kann seine Softerror-Widerstandsfähigkeit verbessern, ohne die Schrittanzahl beim Herstellungsvorgang zu erhöhen.

Claims

1. Halbleiterspeicher mit:
einem ersten Inverter (INV1), dessen Eingangsanschluss mit einem ersten Speicherknoten (a) verbunden ist, der mit einer ersten Bitleitung (BL1) verbunden ist, wenn eine erste Wortleitung (WL1) aktiv ist, und dessen Ausgangsanschluss mit einem zweiten Speicherknoten (b) verbunden ist, der mit einer zweiten Bitleitung (BL2) verbunden ist, wenn eine zweite Wortleitung (WL2) aktiv ist;
einem zweiten Inverter (INV2), dessen Eingangsanschluss mit dem zweiten Speicherknoten verbunden ist, und dessen Ausgangsanschluss mit dem ersten Speicherknoten verbunden ist, und
einer ersten Leseschaltung (1; 1a), deren Eingangsanschlüsse mit dem ersten Speicherknoten und dem zweiten Speicherknoten verbunden sind, und deren Ausgangsanschluss mit einer Lesebitleitung (RBL1) verbunden ist, wobei
die erste Leseschaltung versehen ist mit:
einem ersten MOS-Transistor (NM1), dessen Gateanschluss mit dem ersten Speicherknoten verbunden ist;
einem zweiten MOS-Transistor (PM1), dessen Gateanschluss mit dem zweiten Speicherknoten verbunden ist, und dessen Drainanschluss mit dem Drainanschluss des ersten MOS-Transistors verbunden ist, und
einem dritten MOS-Transistor (NR1; PR1), dessen Source- und Drainanschluss durchschalten, wenn eine mit dessen Gateanschluss verbundene Lesesteuerungsleitung (RL1) aktiv ist, wodurch die Lesebitleitung mit den Drainanschlüssen des ersten MOS-Transistors und des zweiten MOS-Transistors verbunden wird.

2. Halbleiterspeicher nach Anspruch 1, wobei der erste MOS-Transistor aus einem nMOS-Transistor (NM1) mit auf Masse gelegtem Sourceanschluss besteht, und der zweite MOS-Transistor aus einem pMOS-Transistor (PM1) mit auf Masse gelegtem Sourceanschluss besteht.

3. Halbleiterspeicher nach Anspruch 2, wobei der dritte MOS-Transistor aus einem nMOS-Transistor (NR1) besteht.

4. Halbleiterspeicher nach Anspruch 1, wobei der erste MOS-Transistor aus einem nMOS-Transistor (NM1) besteht, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist, und der zweite MOS-Transistor aus einem pMOS-Transistor (PM1) besteht, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist.

5. Halbleiterspeicher nach Anspruch 4, wobei der dritte MOS-Transistor aus einem pMOS-Transistor (PR1) besteht.

6. Halbleiterspeicher nach Anspruch 1, ferner mit zunindest einer zweiten Leseschaltung (2; 2a), welche dieselbe Konfiguration wie die erste Leseschaltung (1; 1a) aufweist, und deren Eingangsanschlüsse mit dem ersten Speicherknoten und dem zweiten Speicherknoten verbunden sind, und deren Ausgangsanschluss mit einer zweiten Lesebitleitung (RBL2) verbunden ist, wobei der Source- und Drainanschluss eines dritten MOS-Transistors (NR2; PR2) der zweiten Leseschaltung durchschaltet, wenn eine mit dessen Gateanschluss verbundene Lesesteuerleitung (RL2) aktiv ist, wodurch die zweite Lesebitleitung mit den Drainanschlüssen eines ersten MOS-Transistors (NM2) und eines zweiten MOS-Transistors (PM2) der zweiten Leseschaltung verbunden werden.

7. Halbleiterspeicher nach Anspruch 6, wobei jeder erste MOS-Transistor aus einem nMOS-Transistor (NM1, NM2) mit auf Masse gelegtem Sourceanschluss besteht, und jeder zweite MOS-Transistor aus einem pMOS-Transistor (PM1, PM2) mit auf Masse gelegtem Sourceanschluss besteht.

8. Halbleiterspeicher nach Anspruch 7, wobei jeder dritte MOS-Transistor aus einem nMOS-Transistor (NR1, NR2) besteht.

9. Halbleiterspeicher nach Anspruch 6, wobei jeder erste MOS-Transistor aus einem nMOS-Transistor (NM1, NM2) besteht, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist, und jeder zweite MOS-Transistor aus einem pMOS-Transistor (PM1, PM2) besteht, dessen Sourceanschluss mit der Versorgungsspannung verbunden ist.

10. Halbleiterspeicher nach Anspruch 9, wobei jeder dritte MOS-Transistor aus einem pMOS-Transistor (PR1, PR2) besteht.