-
Die
Erfindung betrifft einen Halbleiterspeicher, insbesondere einen
DRAM-Speicher, der mehrere gleichartige Speicherbänke aufweist,
die jeweils aus einer quadratischen Matrix aus Speicherzellen bestehen.
-
Bei
einem Lese- oder Schreibzugriff auf den DRAM-Speicher ermittelt
eine Adressdecodiereinheit aus einer physikalischen Speicheradresse,
die Speicherbank und die adressierte Speicherzelle in dieser Speicherbank.
Herkömmlicherweise
werden bei einem solchen Zugriff dazu an eine DRAM-Steuerung ein
Schreib-/Leseumschaltsignal, ein so genanntes Write-Enable-Signal, ein Zeilenadressaktivierungssignal,
ein so genanntes Row-Address-Strobe RAS und ein Spaltenaktivierungssignal,
ein so genanntes Column-Address-Strobe CAS, übergeben. Für den Zugriff auf die adressierte
Speicherzelle wird erst das RAS-Signal
aktiviert. Die den einzelnen Speicherbänken zugewiesenen Zeilenadresspuffer der
Adressdecodiereinheit übernehmen
dann die Zeilenadresse der adressierten Speicherzelle. Gleichzeitig
ermittelt ein Bankadressdecodierer die Speicherbank, in der sich
die adressierte Speicherzelle/-zeile befindet und aktiviert den
entsprechenden Zeilenadresspuffer mit der eingespeicherten Zeilenadresse.
Der ausgewählte
Zeilenadresspuffer treibt dann die eingespeicherte Zeilenadresse
zu einem zugehörigen
Zeilendecodierer der Adressdecodiereinheit, der die adressierte
Zeile im Speicherzellenfeld der Speicherbank ermittelt, die über eine
entsprechende Wortleitung WL anspricht.
-
Anschließend wird
das CAS-Signal aktiviert und die DRAM-Steuerung schreibt die gewünschte Spaltenadresse
der ausgewählten
Speicherzelle in die den jeweiligen Speicherbänken zugeordneten Spaltenadresspuffer
der Adressdecodiereinheit. Der Bankdecodierer wiederum ermittelt
die Speicherbank, in der sich die adressierte Speicherzelle/-spalte
befindet und aktiviert den entsprechenden Speicheradresspuffer mit
der eingespeicherten Spaltenadresse. Der ausgewählte Speicheradresspuffer übergibt
dann die Spaltenadresse an den zugehörigen Spaltenadressdecodierer,
der die gesuchte Spalte innerhalb des Speicherzellenfelds ermittelt,
die über ein
entsprechendes Bitleitungspaar BL, -BL anspricht.
-
Bei
einem Lesezugriff wird das gefundene Bit von der adressierten Speicherzelle
ausgegeben, anschließend
von einem Leseverstärker
verstärkt
und in einen Datenausgabepuffer des DRAM-Speichers geschrieben.
Beim Speicherzugriff aktiviert die DRAM-Steuerung zusätzlich das
WE-Signal. Die Schreibinformation wird dann einem Dateneingabepuffer übergeben,
anschließend
von einem Leseverstärker
an die adressierte Speicherzelle weitergeleitet und dort gespeichert.
-
Bei
dem Schreib- oder Lesezugriff eines DRAM-Speichers mit mehreren
Speicherbänken werden
die Zeilen- bzw. Spaltenadresse der ausgewählten Speicherzelle also zu
sämtlichen
Speicherbänken
geführt
und in die entsprechenden Zeilenadress- bzw. Spaltenadresspuffer der Adressdecodiereinheit
eingespeichert. Nach dem Anlegen der durch den Bankdecodierer decodierten
Speicherbankadresse treibt dann der ausgewählte Zeilen- bzw. Spaltenadresspuffer
die Zeilen- bzw. Spaltenadresse an den zugehörigen Zeilen- bzw. Spaltenadressdecodierer
weiter, der die ausgewählte
Zeilen- bzw. Spaltenadresse decodiert. Nachteilhaft an dieser Vorgehensweise
ist, dass immer die Zeilen- bzw. Spaltenadresspuffer sämtlicher
Speicherbänke
beim Schreib- oder Lesevorgang mit der jeweiligen Adresse geladen
werden, obwohl nur Zugriff auf eine einzelne Speicherbank erfolgen
soll. Das hat zur Konsequenz, dass ein hoher Ladestrom benötigt wird,
da sämtliche
Signalleitungen und Eingangsgatter der entsprechenden Zeilen- bzw.
Spaltenadresspuffer zum Einspeichern der Zeilen- bzw. Spaltenadresse aktiviert
werden müssen.
-
Aufgabe
der Erfindung ist es, einen Halbleiterspeicher mit einer Adressendecodiereinheit
bereitzustellen, der sich durch einen geringen Stromverbrauch auszeichnet.
-
Diese
Aufgabe wird erfindungsgemäß durch den
im Anspruch 1 angegebenen Halbleiterspeicher gelöst. Bevorzugte Weiterbildungen
sind in den abhängigen
Ansprüchen
angegeben.
-
Gemäß der Erfindung
ist eine Adressdecodiereinheit vorgesehen, die eine Bankadressdecodiereinheit,
eine Zeilenadressdecodiereinheit und eine Spaltenadressdecodiereinheit
umfasst, wobei die Zeilenadressdecodiereineit und/oder die Spaltenadressdecodiereinheit
für jede
Speicherbank eine Reihenschaltung aus einem Adresspufferspeicher und
einem Adressdecodierer und zusätzlich
einen Demultiplexer aufweisen, wobei der Demultiplexer den Adresspufferspeichern
vorgeschaltet und an den Bankadressdecodierer angeschlossen ist,
um abhängig
von der decodierten Bankadresse den entsprechenden Adresspufferspeicher
zu aktivieren.
-
Diese
erfindungsgemäße Auslegung
der Zeilenadress- bzw. Spaltenadressdecodiereinheit mit einem zusätzlichen
Demultiplexer, der abhängig
von der decodierten Speicherbankadresse den zugehörigen Adresspufferspeicher
aktiviert, sorgt für
eine wesentliche Einsparung des Stromverbrauches, da nur der Adresspufferspeicher
der Speicherbank umgeladen wird, in dem sich die adressierte Speicherzelle befindet.
Es ist nämlich
nur ein Ladestrom für
den entsprechenden ausgewählten
Adresspufferspeicher notwendig, statt wie der herkömmlichen
Lösungen, bei
der neu alle Adresspufferspeicher umgeladen werden müssen. Darüber hinaus
kann auch die Treibereinheit, die das Zeilen- bzw. Spaltenadresssignal verstärkt und
an die Adresspuffer weitergibt, klein dimensioniert sein, d.h. nur
einen geringeren Stromverbrauch aufweisen, da die jeweilige Adresse
nur an einen einzelnen Adresspuffer statt an die Adresspuffer aller
Speicherbänke
weitergeleitet werden muss.
-
Gemäß einer
bevorzugten Ausführungsform ist,
wenn n Speicherbänke
vorgesehen ist, wobei n größer 2 ist,
der Demultiplexer der Zeilen- bzw. Spaltenadressdecodiereinheit
ein 1-auf-n Demultiplexer. Dies ermöglicht es, den Demultiplexer
zentral zwischen den Speicherbänken
des DRAM-Speichers Platz sparend auszuführen, wodurch sich zusätzlich kurze
Leitungsverbindungen zu den vorzugsweise symmetrisch um dieses Zentrum
angeordneten Speicherbänken
erreichen lassen.
-
Gemäß einer
weiteren bevorzugten Ausführungsform
ist, wenn 2m Speicherbänke mit m größer 1 vorgesehen
sind, der Demultiplexer in der Adressdecodiereinheit als Kaskadenschaltung
mit 2m – 1 1-auf-2-Demultiplexern
ausgelegt. Aufgrund dieser Demultiplexer-Kaskadenschaltung besteht
die Möglichkeit,
dass die einzelnen Demultiplexereinheiten sehr klein zu dimensionieren,
wodurch der zum Betreiben der jeweiligen Signale erforderliche Stromverbrauch
auf ein Minimum reduziert werden kann. Darüber hinaus lassen sich diese
klein dimensionierten Decodierereinheiten günstig auf freien Flächen auf dem
Speicherchip unterbringen.
-
Die
Erfindung wird anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigt
-
1 ein
Blockschaltbild der erfindungswesentlichen Teile eines DRAM-Speichers
mit vier Speicherbänken
gemäß einer
ersten Ausführungsform
der Erfindung, und
-
2 schematisch
ein Blockschaltbild einer möglichen
weiteren erfindungsgemäßen Ausführungsform
einer Spaltenadressdecodiereinheit auf einem DRAM-Speicher.
-
Die
Erfindung wird am Beispiel eines DRAM-Speichers mit vier Speicherbänken dargestellt.
Sie kann jedoch grundsätzlich
bei DRAM-Speichern mit mehr als zwei Speicherbänken eingesetzt werden. Die
Erfindung ist weiterhin nicht auf DRAM-Speicher beschränkt, sondern
kann bei allen Speichersystemen, die meh rere gleichartige Speicherbänke mit
jeweils einer Speicherzellenmatrix aufweisen, verwendet werden.
-
1 zeigt
einen DRAM-Speicher mit vier symmetrisch auf einem Halbleiterchip
verteilt angeordneten Speicherbänken 1A bis 1D,
die jeweils aus einer Matrix von Speicherzellen bestehen. Aus Gründen der
Darstellbarkeit ist in jeder Speicherbank jeweils nur eine Speicherzelle
gezeigt. In den Speicherzellen der Speicherbänke 1A bis 1D können Daten
abgespeichert und wieder ausgelesen werden, wobei die Speicherzellen
in den Speicherbänken über sich
kreuzende Wortleitungen WL und Bitleitungspaare BL, -BL angesprochen
werden.
-
Um
eine gewünschte
Speicherzelle in einer der Speicherbänke 1A bis 1D anzusprechen,
ist eine Adressdecodierschaltung auf dem Speicherchip vorgesehen.
Diese Adressdecodierschaltung ist im Wesentlichen zentral auf dem
Speicherchip angeordnet und setzt sich aus einer Bankadressdecodiereinheit 2,
einer Zeilenadressdecodiereinheit 3 und einer Spaltenadressdecodiereinheit 4 zusammen.
Die Zeilenadressdecodiereinheit 3 wiederum umfasst einen Demultiplexer 31 sowie
für jede
Speicherbank eine Reihenschaltung aus einem Zeilenadresspuffer 32 und
einem Zeilenadressdecodierer 33. Die Spaltenadressdecodiereinheit 4 ist
analog aufgebaut und weist einen Demultiplexer 41 und für jede Speicherbank
jeweils eine Reihenschaltung aus einem Spaltenadresspuffer 42 und
einem Spaltenadressdecodierer 43 auf.
-
Die
Adressdecodiereinheit ist so ausgelegt, dass der Zeilenadressdemultiplexer 31 und
der Spaltenadressdemultiplexer 41 jeweils 1-auf-4-Demultiplexer
sind. Am Dateneingang des Zeilenadressdemultiplexers 31 liegt
ein Zeilenadresssignal RA am Dateneingang des Spaltenadressdemultiplexers 41 liegt
ein Spaltenadresssignal an. Die vier Dateneingänge der Demultiplexer 31, 41 sind
jeweils mit einem Zeilenadresspufferspeicher 32 bzw. Spaltenadresspufferspeicher 42 verbunden.
Der Zeilenadressdemultiplexer 31 und der Spaltenadressdemul tiplexer 41 sind
weiterhin jeweils mit dem Bankdecodierer 2 verbunden, um
einen entsprechend adressgesteuerten Umschaltvorgang zwischen dem
Dateneingang und den vier Datenausgängen vornehmen zu können. An
den Steuereingängen
der Zeilenadresspufferspeicher 32 liegt weiterhin ein intern
aus dem Zeilenadressaktivierungssignal RAS abgeleitetes Signal und
an den Steuereingängen
der Spaltenadresspufferspeicher 42 ein Intern aus dem Zeilenaktivierungssignal
CAS abgeleitetes Signal an.
-
Bei
einem Zugriff auf eine Speicherzelle werden an den DRAM-Speicher das RAS-Signal,
das CAS-Signal und gegebenenfalls ein Lese-/Schreibumschaltsignal
WE-Signal übergeben.
Weiterhin wird die Adresse der gewünschten Speicherzelle in drei
aufeinander folgenden Schritten in den DRAM-Speicher geladen. In
einem ersten Schritt wird das Bankadresssignal an den Bankadressdecodierer 2 angelegt,
der die Speicherbank mit der adressierten Speicherzelle decodiert
und das decodierte Bankadresssignal an den Steuereingang des Zeilenadressdecodierers 31 und
des Spaltenadressdecodierers 41 ausgibt. Anschließend wird
die Zeilenadresse RA an den Dateneingang des Zeilenadressdemultiplexers 31 angelegt,
der entsprechend der decodierten Speicherbankadresse die angelegte Zeilenadresse
RA auf den Datenausgang zum entsprechenden Zeilenadresspufferspeicher 32 ausgibt. Der
angesprochene Zeilenadresspufferspeicher 32 latcht das
angelegte Zeilenadresssignal ein, wenn gleichzeitig das am Steuereingang
anliegende intern aus dem RAS-Signal abgeleitete Signal anzeigt, dass
die Zeilenadresse gültig
ist. Der Zeilenadresspufferspeicher verstärkt anschließend das
Zeilenadresssignal und gibt es an den zugehörigen Zeilenadressdecodierer 33 weiter.
Der Zeilenadressdecodierer 33 ermittelt dann aus der Zeilenadresse
die Zeile im Speicherzellenfeld der Speicherbank, die über die entsprechende
Wortleitung WL angesprochen wird.
-
Im
nächsten
Schritt wird das intern aus dem CAS-Signal abgeleitete Signal an
den Spaltenadresspuffern 42 aktiviert und die Spaltenadresse
CA wird an den Dateneingang des Spalten adressdemultiplexers 41 angelegt.
Dieser Spaltenadressdemultiplexer 41 schaltet die Spaltenadresse
CA entsprechend der durch den Bankadressdecodierer 2 ermittelten Speicherbank
auf den entsprechenden Spaltenadresspufferspeicher 42 weiter.
Der angesprochene Spaltenadresspufferspeicher 42 latcht
dann die Spaltenadresse ein und treibt sie zum Spaltenadressdecodierer 43,
der die gesuchte Spalte innerhalb des Speicherzellenfeldes ermittelt
und über
das entsprechende Bitleitungspaar BL/-BL anspricht.
-
Bei
einem Lesezugriff wird das gefundene Bit von der Speicherzelle ausgegeben,
von einem Leseverstärker
(nicht gezeigt) verstärkt
und in einen Datenausgangspuffer geschrieben. Bei einem Schreibzugriff
wird zusätzlich
das Lese-/Schreibumschaltsignal WE aktiviert. Die Schreibinformation
wird dann über
einen Dateneingangspuffer in die adressierte Speicherzelle eingeschrieben.
-
Durch
die erfindungsgemäße Auslegung
der Adressdecodiereinheit mit einem Zeilenadressdemultiplexer bzw.
einem Spaltenadressdemultiplexer, die nur dann die angelegte Zeilenadresse
bzw. Spaltenadresse an den Adresspufferspeicher weiterleiten, in
dessen Speicherbank sich die adressierte Speicherzelle befindet,
muss nur ein Pufferspeicher umgeladen werden. Durch dieses selektive
Schalten der Zeilen- bzw. Spaltenadressen lässt sich somit eine wesentliche
Stromersparnis erzielen. Es wäre prinzipiell
auch möglich,
den Zeilenadressdemultiplexer und den Spaltenadressdemultiplexer
in einer Einheit zusammenzufassen. Es lässt sich auch bereits eine
wesentliche Stromeinsparung erreichen, wenn alternativ nur mit einem
Zeilenadressdemultiplexer oder einem Spaltenadressdemultiplexer
gearbeitet wird.
-
2 zeigt
eine zweite Ausführungsform, bei
der statt mit einem 1-auf-4-Demultiplexer mit einer Demultiplexerkaskadenschaltung
aus mehreren 1-auf-2-Demultiplexern gearbeitet wird. Aus Anschaulichkeitsgründen wird
diese zweite Ausfüh rungsform
nur am Beispiel einer Spaltenadressdecodiereinheit gezeigt. Sie
kann jedoch analog auch bei einer in 2 nicht
dargestellte Zeilenadressdecodiereinheit eingesetzt werden.
-
Gemäß der zweiten
Ausführungsform
sind bei 2m-Speicherbänken mit m größer 1 für eine solche Kaskadenschaltung
2m – 1
1-auf-2-Demultiplexer
notwendig. Für
das gezeigte Ausführungsbeispiel,
bei dem vier Speicherbänke 1A bis 1D vorgesehen
sind, also drei 1-auf-2-Demultiplexer 51, 52, 53.
Diese drei Demultiplexer 51, 52, 53 werden
jeweils adressgesteuert von dem Bankadressdecodierer 2 umgeschaltet.
Die in 2 dargestellte Kaskadenschaltung weist einen zentralen
1-auf-2-Demultiplexer 51 auf,
an dessen Dateneingang die Spaltenadresse CA angelegt wird. Der
erste Datenausgang des zentralen 1-auf-2-Demultiplexers 51 ist
an den Dateneingang eines zweiten 1-auf-2-Demultiplexers 52 angeschlossen,
dessen erster Datenausgang an den ersten Spaltenadresspufferspeicher 42A und
dessen zweiter Datenausgang an den zweiten Spaltenadresspufferspeicher 42B angeschlossen
ist. Der zweite Datenausgang des zentralen 1-auf-2-Demultiplexers 51 ist
an den Dateneingang eines dritten 1-auf-2-Multiplexers 53 angeschlossen,
dessen erster Datenausgang an den dritten Spaltenadresspufferspeicher 42C und
dessen zweiter Datenausgang an den vierten Spaltenadresspufferspeicher 42D angeschlossen ist.
Um eine Zeile in einer Speicherzellenmatrix einer Speicherbank für einen
Zugriff auf eine Speicherzelle zu adressieren, decodiert der Bankadressdecodierer 2 die
entsprechende SpeicherBank aus der angelegten Bankadresse BA und
legt die decodierte Speicherbankadresse an die 1-auf-2-Demultiplexereinheiten 51, 52, 53 an.
Die Steuereingänge
des zentralen 1-auf-2-Demultiplexers 51,
an dessen Dateneingang die Spaltenadresse CA ansteht, leitet diese Spaltenadresse
je nachdem ob die adressierte Speicherbank sich in der oberen oder
unteren Speicherchiphälfte
befindet, an den zweiten 1-auf-2-Demultiplexer 51 bzw,
den dritten 1-auf-2-Demultiplexer 53 weiter. Der jeweilige
angesprochene 1-auf-2-Demultiplexer legt dann wiederum auf der Grundlage der
decodierten Speicherbankadresse die Spaltenadresse am zugehörigen Spaltenadresspufferspeicher 42 an,
der die Spaltenadresse dann, wenn ein CAS-Signal am Steuereingang
ansteht, einlatcht und zu dem entsprechenden Spaltenadressdecodierer 43 weitertreibt.
Der Spaltenadressdecodierer 43 wiederum ermittelt die gesuchte
Spalte innerhalb des Speicherzellenfeldes der Speicherbank, die über die
entsprechende Bitleitungspaarung BL/-BL angesprochen wird.
-
Diese
zweite Ausführungsform
des Spaltenadressdemultiplexers als Kaskadenschaltung aus 1-auf-2-Demultiplexern
hat den Vorteil, dass die einzelnen Demultiplexer sehr klein dimensioniert
und platzgünstig
untergebracht werden können.
Darüber hinaus
haben diese klein dimensionierten 1-auf-2-Multiplexer nur einen
geringen Stromverbrauch, dass gegenüber einer 1-auf-n-Demultiplexerschaltung zu einer
weiteren Stromersparnis führt.
-
Die
in der vorangegangenen Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale
der Erfindung können
sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der
Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.