DE10223719C1 - Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung - Google Patents

Abstract

Die Erfindung betrifft eine Schicht-Anordnung, ein Verfahren zum Herstellen einer Schicht-Anordnung und eine Silicon-on-Insulator-Wafer-Anordnung. Die Schicht-Anordnung enthält ein erstes Substrat mit einer ersten Hauptoberfläche, in dem eine mittels thermischer Behandlung ablösbare erste Delaminations-Schicht enthalten ist. Ferner weist die Schicht-Anordnung ein zweites Substrat mit einer zweiten Hauptoberfläche auf, in dem eine temperaturstabile zweite ablösbare Delaminations-Schicht enthalten ist. Die erste Hauptoberfläche des ersten Substrats ist an der zweiten Hauptoberfläche des zweiten Substrats befestigt.

Description

Die Erfindung betrifft eine Schicht-Anordnung und ein Verfahren zum Herstellen einer Schicht-Anordnung.

Bei der Technik des Waferbondens werden zwei Wafer miteinander in Kontakt gebracht. Die miteinander in Kontakt gebrachten Wafer werden derart behandelt, dass eine Haftung zwischen den Wafern erfolgt (vgl. [1]). Häufig werden zwei thermisch oxidierte Siliziumscheiben unter Druck gegeneinander gepresst. Dabei gehen die beiden Scheiben eine schwache Haftung ein. Die Befestigung der Scheiben aneinander kann Feld-unterstützt mittels Anlegens einer elektrischen Spannung an die Wafer oder mittels anodischen Bondens durchgeführt werden, indem eine thermische Oxidation in Sauerstoff-Atmosphäre bei ungefähr 1000°C durchgeführt wird. Das Waferbonden wird vor allem für die Herstellung von Silicon-on-Insulator (SOI)-Wafern verwendet. Um eine dünne Silizium-Schicht auf einer Siliziumoxid-Schicht auszubilden, wird ein Wafer, der an der Oberfläche eine Siliziumoxid- Schicht aufweist, auf einem anderen Silizium-Wafer gebondet. Mittels hinreichenden Dünnens eines Wafers, d. h. mittels chemischen oder mechanischen Entfernens von Oberflächen- Material des Wafers, lässt sich dann ein SOI-Wafer generieren. Es ist jedoch schwierig, technisch aufwändig und kostenintensiv, die Dicke der oberen Silizium-Schicht ausreichend genau einzustellen. Ferner würde das Material von annähernd einem gesamten Wafer entfernt und daher verloren werden. Dies stellt eine Verschwendung von teurem Material dar und erfordert eine lange, technisch aufwändige Behandlung zum Entfernen des Materials des Wafers.

Um diesem Problem zu begegnen, wird bei kommerziell eingesetzten Waferbonding-Techniken häufig eine Schichttransfer-Technik verwendet, wobei ein Wafer an einer entsprechend strukturierten Schichtlage nach dem Bonden abgebrochen wird.

Bei dem in [2] beschriebenen, von der Firma Soitec entwickelten Smart-Cut®-Verfahren wird eine vergrabene, destabilisierte Delaminations-Schicht mittels Implantierens von Wasserstoffionen in einem Silizium-Substrat generiert. Mittels Temperns ist an dieser Schicht ein Delaminieren, d. h. Ablösen eines darüber angeordneten dünnen Films von dem darunter gelegenen Silizium-Substrat ermöglicht.

Bei dem von der Firma Canon entwickelten ELTRAN®-Verfahren, das in [3] beschrieben ist, wird ein Silizium-Wafer mit einer porösen Oberfläche versehen, welche anschließend derart geglättet wird, dass ein epitaktisches Abscheiden von Silizium-Material darauf möglich ist. Nach dieser Epitaxie wird (das später als Siliziumoxid-Schicht der SOI- Schichtenfolge verwendbare) Siliziumoxid-Material auf der epitaktischen Silizium-Schicht gewachsen. Im Weiteren wird diese Siliziumoxid-Oberfläche mit einem anderen Silizium- Wafer gebondet. Das Abtrennen des unteren, ersten Wafers erfolgt anschließend mittels mechanischer Behandlung unter Verwendung eines Wasserstrahls, der die Struktur entlang der Delaminations-Schicht porösen Siliziums auftrennt.

Sowohl mit dem aus [2] bekannten Smart-Cut®-Verfahren als auch mit dem in [3] beschriebenen ELTRAN®-Verfahren hergestellte SOI-Wafer sind kommerziell erhältlich.

Abgesehen von der Herstellung von SOI-Wafern ist es möglich, die Technik des Waferbondens innerhalb des Herstellungsverfahrens integrierter Schaltungen zu verwenden. Grundlagen hierfür sind beispielsweise in [4] beschrieben.

Insbesondere kann unter Verwendung des Waferbondens ein planarer Doppel-Gate-Transistor hergestellt werden. Bei Strukturdimensionen im Bereich von 20 nm bis 30 nm wird damit gerechnet, dass eine weitere Skalierung des Bulk-Transistors insgesamt keinen weiteren Fortschritt darstellt, da Kurzkanaleffekte die Leistungsfähigkeit des einzelnen Bauelements bei einer weiter fortschreitenden Skalierung verschlechtern. Eine aussichtsreiche Alternative zum Umgehen dieser Limitierung ist die Technologie der Doppel-Gate- Transistoren. Bei einem hinreichend dünnem aktiven Gebiet (Kanal-Bereich) können Kurzkanaleffekte mittels der Steuerwirkung von zwei Gate-Anschlüssen (bzw. eines den Kanal-Bereich weitgehend umfassenden Gates, sogenanntes Surrounded Gate) vermindert werden. Es wird angenommen, dass Doppel-Gate-Transistoren wesentliche Bauelemente für eine Terabit Integration sind. Das Herstellen von Doppel-Gate- Transistoren ist allerdings prozesstechnisch aufwändig. Für die Herstellung von Doppel-Gate-Transistoren werden unterschiedliche Möglichkeiten diskutiert und erprobt, beispielsweise das Verwenden vertikaler Transistoren, das Verwenden von Steg-Transistoren oder das Ausbilden von planaren Strukturen mit Replacement-Gate. Allen diesen Konzepten ist jedoch gemeinsam, dass aufwändige, und bisher in der Silizium-Mikroelektronik produktionstechnisch noch nicht oder nur wenig erprobte Prozesse verwendet werden müssen.

Bei der Verwendung des Waferbondens lassen sich allerdings Doppel-Gate-Transistoren herstellen, ohne dass dafür neuartige Prozesse entwickelt werden müssen.

Ferner kann das Waferbonden dazu verwendet werden, integrierte Schaltungen zunächst vorderseitig und nachfolgend rückseitig zu verdrahten, wodurch bei komplexen Architekturen eine höhere Integrationsdichte erreichbar ist.

Allerdings wird gemäß dem Stand der Technik beim Prozessieren eines Wafers zunächst von der Vorderseite und nachfolgend von der Rückseite her die Rückseite dadurch freigelegt, dass ein zweiter Wafer auf einen ersten Wafer gebondet wird und fast das gesamte Material des ersten Wafers entweder mechanisch heruntergeschliffen wird oder chemisch entfernt wird (vgl. [1]).

Allerdings ist diese Möglichkeit des Freilegens einer Rückseite eines Wafers mit erheblichen Nachteilen behaftet. Mit dem mechanischen Abschleifen bzw. dem chemischen Entfernen des Materials geht annähernd ein gesamter Silizium- Wafer nutzlos verloren, was angesichts der hohen Preise von Silizium-Wafern eine hohe Kostenbelastung darstellt. Ferner ist das Entfernen eines großen Teils eines Wafers zeitaufwändig und kostenintensiv.

[5] offenbart ein Verfahren zum Herstellen von Dünnschicht- Substraten aus Halbleiter-Material sowie auf solchen Substraten gebildete Epitaxie-Strukturen aus Halbleiter- Material, die mit dem Smart-Cut®-Verfahren abgetrennt werden.

[6] offenbart ein Verfahren zum Herstellen von passiven und aktiven Komponenten auf demselben SOI-Substrat, von dem sie mittels Smart-Cut®-Verfahren getrennt und auf weitere Substrate übertragen werden.

[7] offenbart ein Dünnfilm-Bauteil aus einer ersten und einer zweiten Bauteileinheit und ein Verfahren zu dessen Herstellung, wobei die Bauteileinheiten von deren Substrat durch Trennen einer porösen Schicht oder durch Lösen eines Klebers getrennt werden.

[8] offenbart das Bilden von Arrays von mikroelektronischen Elementen mit dual-gate FETs mit magnetischen Speichern, wobei die magnetischen Speicherschichten durch Waferbonden auf das Halbleitersubstrat übertragen und durch Lösen an einer Wasserstoffimplantierten Schicht von deren Ursprungssubstrat gelöst werden.

Der Erfindung liegt das Problem zugrunde, eine Möglichkeit zu schaffen, ein Substrat mit geringem Zeit- und Kostenaufwand sowohl vorder- als auch rückseitig zu prozessieren.

Das Problem wird durch eine Schicht-Anordnung und durch ein Verfahren zum Herstellen einer Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Die erfindungsgemäße Schicht-Anordnung hat ein erstes Substrat mit einer ersten Hauptoberfläche, in dem eine mittels thermischer Behandlung ablösbare Delaminations- Schicht enthalten ist. Ferner hat die Schicht-Anordnung ein zweites Substrat mit einer zweiten Hauptoberfläche, in dem eine temperaturstabile zweite ablösbare Delaminations-Schicht enthalten ist, wobei die erste Hauptoberfläche des ersten Substrats an der zweiten Hauptoberfläche des zweiten Substrats befestigt ist.

Ferner ist erfindungsgemäß ein Verfahren zum Herstellen einer Schicht-Anordnung geschaffen, bei dem in einem ersten Substrat in einer ersten Hauptoberfläche eine mittels thermischer Behandlung ablösbare erste Delaminations-Schicht ausgebildet wird. Ferner wird in einem zweiten Substrat mit einer zweiten Hauptoberfläche eine temperaturstabile zweite ablösbare Delaminations-Schicht ausgebildet. Die erste Hauptoberfläche des ersten Substrats wird an der zweiten Hauptoberfläche des zweiten Substrats befestigt.

Die erfindungsgemäße Silicon-on-Insulator-Wafer-Anordnung hat ein Silizium-Substrat mit einer ersten Hauptoberfläche, sowie ein zweites Substrat mit einer zweiten Hauptoberfläche, in dem eine temperaturstabile, ablösbare Delaminations-Schicht enthalten ist. Der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen Delaminations-Schicht ist eine mit der temperaturstabilen Delaminations-Schicht gekoppelte Silizium-Schicht und eine zwischen der Silizium-Schicht und der zweiten Hauptoberfläche angeordnete Siliziumoxid-Schicht. Die erste Hauptoberfläche des Silizium-Substrats ist an der zweiten Hauptoberfläche des zweiten Substrats befestigt.

Unter temperaturstabil bzw. temperaturrobust wird im Rahmen dieser Anmeldung insbesondere verstanden, dass die temperaturstabile Delaminations-Schicht vor einem Delaminieren bzw. Ablösen geschützt ist, wenn sie einer thermischen Behandlung ausgesetzt wird, bei der die thermisch ablösbare Delaminations-Schicht bereits abgelöst werden kann. Vorzugsweise sollte die temperaturstabile Delaminations- Schicht auch bei Einwirkung einer typischen Temperatur, wie sie bei üblichen halbleitertechnologischen Prozessierungen auftritt, vor einem Ablösen geschützt sein.

Somit hat die Erfindung den Vorteil, dass bei einem thermischen Ablösen der ersten Delaminations-Schicht die temperaturstabile zweite Delaminations-Schicht vor einem unerwünschten Ablösen sicher geschützt ist.

Eine Grundidee der Erfindung besteht darin, eine Möglichkeit zu schaffen, nach einer halbleitertechnologischen Frontend- Prozessierung an der Vorderseite eines Substrats die Rückseite prozesstechnisch zugänglich zu machen. Hierfür kann nach der Frontend-Prozessierung und anschließendem Waferbonden die Rückseite des Bauelements auf einfachem Wege für eine weitere Prozessierung zugänglich gemacht wird, indem eine Delaminations-Schicht abgelöst wird und dadurch ein zuvor vergrabener Abschnitt des Substrats freigelegt wird.

Mit der erfindungsgemäßen Schicht-Anordnung ist anschaulich ein Substrat geschaffen, bei dem ein prozessierbarer Oberflächenbereich von der einen Seite her freilegbar ist, indem mittels Temperns eine thermisch ablösbare Delaminations-Schicht abgelöst wird. Ist der an die erste Delaminations-Schicht angrenzende Oberflächenbereich dann prozessiert, kann mittels mechanischen Behandelns (beispielsweise unter Verwendung eines Wasserstrahls, vgl. ELTRAN®-Verfahren) die zweite Delaminations-Schicht abgelöst werden, um die Rückseite eines Prozessierungsbereichs des Wafers freizulegen. Dadurch können nacheinander beide Seiten des Prozessierungsbereichs prozessiert werden.

Ferner ist mit der erfindungsgemäßen Silicon-on-Insulator- Wafer-Anordnung ein SOI-Wafer bereitgestellt, welcher unterhalb eines prozessierbaren Silizium-Substrats eine vergrabene Siliziumoxid-Schicht aufweist, unterhalb derer eine andere Silizium-Schicht enthalten ist, die an eine temperaturstabile ablösbare Delaminations-Schicht angrenzt. Die temperaturstabile Delaminations-Schicht ist vor einem Ablösen aufgrund des Durchführens von temperaturintensiven Frontend-Prozessen (beispielsweise Ausbilden einer ONO- Schichtenfolge, Ausbilden einer Gate-isolierenden Siliziumoxid-Schicht etc.) geschützt. Nach Durchführung der temperaturintensiven Frontend-Prozesse kann daher die Silicon-on-Insulator-Wafer-Anordnung der Erfindung an der temperaturstabilen Schicht (beispielsweise mittels eines Wasserstrahls) abgelöst werden, wodurch die andere Silizium- Schicht an der Oberfläche freiliegt und einer Prozessierung zugänglich ist.

Insbesondere kann die Technik des Waferbondens daher bei der Herstellung eines integrierten Schaltkreises auf Basis der erfindungsgemäßen Silicon-on-Insulator-Wafer-Anordnung verwendet werden, ohne dass annähernd ein kompletter Silizium-Wafer mechanisch heruntergeschliffen oder chemisch entfernt werden muss. Der abgelöste Wafer kann ferner wiederverwendet werden. Dies ist ein wesentlicher Vorteil für einen Einsatz in großtechnischer Produktion, da mechanisches Herunterschleifen oder chemisches Entfernen des Materials von annähernd einem gesamten Wafer vermieden ist. Dadurch ist Zeit und Material eingespart.

Insbesondere kann bei der erfindungsgemäßen Schicht-Anordnung ein Smart-Cut®-Wafer, wie er in [2] beschrieben ist, mit einem ELTRAN®-Wafer, wie er in [3] beschrieben ist, kombiniert werden. Mit jedem dieser Verfahren wird eine Delaminations- oder Bruchschicht erzeugt. Eine der Bruchschichten kann zum Generieren einer dünnen Silizium- Topschicht eines SOI-Wafers verwendet werden, die andere Schicht kann zum Delaminieren nach einer Prozessierung der Silizium-Topschicht verwendet werden. Die komplementären, unterschiedlichen Eigenschaften der mit den beiden Verfahren ausgebildeten Delaminations-Schichten werden ausgenützt, um eine ausgewählte der Delaminations-Schichten abzulösen, wohingegen die andere Delaminations-Schicht dabei vor einem Ablösen geschützt ist. Beim Smart-Cut®-Verfahren erfolgt das Ablösen der wasserstoffhaltigen Delaminations-Schicht mittels Temperns bei 400°C bis 600°C. Diese Temperatur wird bei typischen Frontend-Prozessen (beispielsweise Ausbilden einer Gate-isolierenden Schicht) übertroffen, so dass dabei ein Smart-Cut®-Prozess unkontrolliert ausgelöst würde. Beim ELTRAN®-Verfahren dagegen erfolgt das Ablösen mechanisch unterstützt unter Verwendung eines Wasserstrahls, die dabei abgelöste poröse Silizium-Schicht wird von temperaturintensiven Frontend-Prozessen allerdings nicht beeinflusst. Daher wird vorzugsweise für diejenige Schicht, die nach der Herstellung eines integrierten Schaltkreises als Delaminations-Schicht verwendet wird, das ELTRAN®-Verfahren verwendet, für das Schaffen der Silizium-Schicht auf dem vergrabenen Siliziumoxid wird das Smart-Cut®-Verfahren.

Alternativ sind auch andere Schichtsysteme unterhalb einer vergrabenen Siliziumoxid-Schicht denkbar, welche frontendkompatibel sind und eine spätere Delamination oder Ablösung ermöglichen. Denkbar ist beispielsweise eine Siliziumnitrid-Schicht unterhalb einer vergrabenen Siliziumoxid-Schicht, wobei die Siliziumnitrid-Schicht mittels selektiven nasschemischen Ätzens entfernt werden kann, wodurch die beiden Wafer separiert werden könnten.

Anschaulich wird die Technik des Waferbondens zur Erzeugung einer SOI-Struktur verwendet, mit der es ermöglicht ist, nach der Herstellung eines integrierten Schaltkreises einen Wafer zerstörungsfrei abzulösen, und somit die Rückseite für eine weitere Prozessierung zugänglich zu machen.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Bei der Schicht-Anordnung kann der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen zweiten Delaminations-Schicht mindestens ein integriertes Bauelement enthalten.

Ferner kann der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen zweiten ablösbaren Schicht eine an die temperaturstabile zweite ablösbare Schicht angrenzende Silizium-Schicht und eine zwischen der Silizium-Schicht und der zweiten Hauptoberfläche angeordnete Siliziumoxid-Schicht aufweisen. Ein erstes Substrat kann an der ersten Hauptoberfläche eine Silizium- Schicht aufweisen.

Dadurch bildet anschaulich der Bereich des zweiten Substrats zwischen der zweiten Hauptoberfläche und der temperaturstabilen zweiten ablösbaren Schicht gemeinsam mit dem Bereich des ersten Substrats an der ersten Hauptoberfläche einen Silicon-on-Insulator-Wafer (SOI-Wafer).

Die temperaturstabile zweite Delaminations-Schicht kann derart eingerichtet sein, dass sie eine mittels eines Wasserstrahls ablösbare poröse Schicht oder eine mittels selektiven nasschemischen Ätzens ablösbare Siliziumnitrid- Schicht oder eine mechanisch destabilisierte Silizium- Germanium-Schicht enthält.

Die temperaturstabile zweite ablösbare Delaminations-Schicht kann derart eingerichtet sein, dass sie vor einer mechanischen Destabilisierung aufgrund einer Einwirkung einer halbleitertechnologischen Frontend-Prozessierung mit den dabei häufig vorkommenden hohen Temperaturen geschützt ist.

Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Schicht-Anordnung beschrieben. Ausgestaltungen der Schicht-Anordnung gelten auch für das Verfahren zum Herstellen einer Schicht-Anordnung.

Die erste Delaminations-Schicht kann mittels thermischen Behandelns abgelöst werden.

Die Oberfläche und/oder das Innere des verbleibenden Materials des ersten Substrats kann einer halbleitertechnologischen Prozessierung unterworfen werden.

Ein drittes Substrat kann an der freiliegenden Oberfläche des prozessierten verbleibenden Materials des ersten Substrats befestigt werden.

Vorzugsweise wird die temperaturstabile zweite Delaminations- Schicht abgelöst.

Die Oberfläche und/oder das Innere des verbleibenden Materials des zweiten Substrats wird vorzugsweise einer Prozessierung unterworfen.

Das verbleibende Material des ersten Substrats und/oder des zweiten Substrats wird derart prozessiert, das dadurch mindestens ein Doppel-Gate-Transistor ausgebildet wird und/oder mindestens ein integriertes Bauelement sowohl vorder- als auch rückseitig verdrahtet wird.

Die erste Hauptoberfläche des ersten Substrats kann an der zweiten Hauptoberfläche des zweiten Substrats mittels Waferbondens befestigt werden. Das dritte Substrat kann an einer freiliegenden Oberfläche des prozessierten verbleibenden Materials des ersten Substrats mittels Waferbondens befestigt werden.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.

Es zeigen:

Fig. 1 eine Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,

Fig. 2A bis 2G Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,

Fig. 3A bis 3F Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Schicht-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung.

In Fig. 1 ist eine Schicht-Anordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung gezeigt.

Die Schicht-Anordnung 100 weist ein erstes Silizium-Substrat 101 mit einer ersten Hauptoberfläche 102 auf, in welchem ersten Silizium-Substrat 101 eine mittels Temperns ablösbare thermisch ablösbare Delaminations-Schicht 103 enthalten ist. Ferner weist die Schicht-Anordnung 100 ein zweites Silizium- Substrat 104 auf, das eine zweite Hauptoberfläche 105 aufweist, in welchem zweiten Silizium-Substrat 104 eine temperaturbeständige ablösbare Delaminations-Schicht 106 enthalten ist. Die erste Hauptoberfläche 102 des ersten Silizium-Substrats 101 ist an der zweiten Hauptoberfläche 102 des zweiten Silizium-Substrats 104 mittels Waferbondens befestigt. Die thermisch ablösbare Delaminations-Schicht 103 ist in dem ersten Substrat 101 mittels Implantierens von Wasserstoff unter Verwendung des Smart-Cut®-Verfahrens hergestellt. Wird die Schicht-Anordnung 100 einer ausreichend hohen Temperatur von ungefähr 400°C bis 600°C ausgesetzt, so wird das erste Silizium-Substrat 101 an der thermisch ablösbaren Delaminations-Schicht 103 in zwei Teilbereiche aufgetrennt. Die temperaturbeständige ablösbare Delaminations-Schicht 106 ist gemäß dem ELTRAN®-Verfahren hergestellt, so dass die temperaturbeständige ablösbare Schicht 106 aus porösem Silizium-Material selbst bei einer Erwärmung auf 400°C bis 600°C vor einem Ablösen geschützt ist. Wird allerdings seitlich ein Wasserstrahl angelegt, so wird das zweite Silizium-Substrat 104 an der temperaturbeständigen ablösbaren Schicht 106 in zwei Teilschichten aufgespaltet.

Ein Prozessierungs-Abschnitt 107 der Schicht-Anordnung 100, der anschaulich der Bereich zwischen den ablösbaren Schichten 103, 106 darstellt, ist vorgesehen, um halbleitertechnologisch prozessiert zu werden. Hierfür kann beispielsweise zunächst eine ausreichend hohe Temperatur angelegt werden, um ein Ablösen der thermisch ablösbaren Delaminations-Schicht 103 zu bewirken, wobei dieses Tempern die temperaturbeständige ablösbare Delaminations-Schicht 106 nicht beeinflusst. Dadurch wird ein erster Ablösebereich 108 des ersten Silizium-Substrats 101 entfernt, so dass der dünne Bereich zwischen der thermisch ablösbaren Delaminations- Schicht 103 und der ersten Hauptoberfläche 102 freigelegt ist. Dieser freigelegte Bereich kann im Weiteren vorderseitig prozessiert werden. Um ein anschließendes Prozessieren des Bereichs des Prozessierungs-Abschnitts 107 zwischen der zweiten Hauptoberfläche 105 und der temperaturbeständigen ablösbaren Delaminations-Schicht 106 zu ermöglichen, kann die Schicht-Anordnung 100 mechanisch destabilisiert werden, indem nach Prozessieren des Bereichs zwischen erster Hauptoberfläche 102 und thermisch ablösbarer Delaminations- Schicht 103 ein weiterer Wafer gemäß Fig. 1 von unten mit der freigelegten thermisch ablösbaren Delaminations-Schicht 103 gebondet wird. Dann kann die so erhaltene Schicht-Anordnung einem Wasserstrahl ausgesetzt werden, wodurch ein zweiter Ablösebereich 109 oberhalb der temperaturbeständigen ablösbaren Delaminations-Schicht 106 abgelöst wird. Dadurch wird der dünne Bereich des Prozessierungs-Abschnitts 107 zwischen der zweiten Hauptoberfläche 105 und der temperaturbeständigen ablösbaren Delaminations-Schicht 106 für eine nachfolgende rückseitige Prozessierung freigelegt.

Mittels Verwendens einer Schicht-Anordnung 100 mit einer vergrabenen thermisch ablösbaren Delaminations-Schicht 103 und einer vergrabenen temperaturbeständigen ablösbaren Delaminations-Schicht 106 kann daher ein integrierter Schaltkreis vorder- wie rückseitig prozessiert werden, ohne dass ein aufwändiges mechanisches oder chemisches Abtragen von Material erforderlich ist.

Im Weiteren wird bezugnehmend auf Fig. 2A bis Fig. 2G ein Verfahren zum Herstellen einer Schicht-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.

In Fig. 2A ist ein erstes Silizium-Substrat 200 gezeigt, in das unter Verwendung eines Ionenimplantations-Verfahrens H⁺- Ionen 201 implantiert werden.

Dadurch wird, wie in der Schichtenfolge 210 aus Fig. 2B gezeigt, eine thermisch ablösbare Schicht 211 im Inneren des ersten Silizium-Substrats 200 generiert. Mittels der thermisch ablösbaren Delaminations-Schicht 211 ist ein Silizium-Body 212 von einer ersten Silizium-Schicht 213 getrennt. Die erste Silizium-Schicht 213 ist der Bereich zwischen der thermisch ablösbaren Delaminations-Schicht 211 und einer ersten Hauptoberfläche 214 der Schichtenfolge 210. Die Dicke "d" ist mittels Einstellens der Ionenimplantations- Parameter einstellbar.

In Fig. 2C ist eine Schichtenfolge 220 gezeigt, bei der eine poröse Silizium-Delaminations-Schicht 221 als mechanisch destabilisierte, jedoch temperaturrobuste Schicht auf einem zweiten Silizium-Substrat 222 ausgebildet ist. Das poröse Silizium-Material der Silizium-Delaminations-Schicht 221 wird ausgebildet, wie in [3] beschrieben. Hierfür wird die Oberfläche des Silizium-Substrats 222 chemisch mit Flusssäure und Ethanol behandelt und ein elektrischer Stromfluss generiert, wobei die mit porösem Silizium zu versehende Oberfläche des Silizium-Substrats 222 als Anode dient. Insbesondere wird das poröse Silizium in einer Wasserstoff- Atmosphäre ausgeheilt ("Annealing"), um die Oberfläche der zweiten Schichtenfolge 220 derart zu modifizieren, dass darauf in einem späteren Verfahrensschritt Silizium epitaktisch aufgewachsen werden kann.

Um die in Fig. 2D gezeigte Schichtenfolge 230 zu erhalten, wird auf der porösen Silizium-Delaminations-Schicht 221 eine zweite Silizium-Schicht 231 epitaktisch aufgewachsen.

Um die in Fig. 2E gezeigte Schichtenfolge 240 zu erhalten, wird auf der zweiten Silizium-Schicht 231 eine Siliziumoxid- Schicht 241 ausgebildet. Die freiliegende Oberfläche der Schichtenfolge 240 wird als zweite Hauptoberfläche 242 bezeichnet.

Die Verfahrensschritte, mit der die in Fig. 2C bis 2E gezeigten Schichtenfolgen 220 bis 240 erhalten werden, werden gemäß dem ELTRAN®-Verfahren durchgeführt.

Um die in Fig. 2F gezeigte Schicht-Anordnung 250 zu erhalten, wird die Schichtenfolge 210 aus Fig. 2B an ihrer ersten Hauptoberfläche 214 mit der zweiten Schichtenfolge 240 aus Fig. 2E an ihrer zweiten Hauptoberfläche 242 unter Verwendung eines Waferbond-Verfahrens befestigt. Dadurch wird die erfindungsgemäße Schicht-Anordnung 250 erhalten.

Um die in Fig. 2G gezeigte SOI-Wafer-Anordnung 260 zu erhalten, wird unter Verwendung eines thermischen Annealing- Verfahrens der Silizium-Body 212 von der Oberfläche der Schicht-Anordnung 250 entfernt. Mittels des thermischen Annealings wird die temperaturempfindliche thermisch ablösbare Delaminations-Schicht 211 abgelöst, d. h. der gemäß Fig. 2F oberhalb der Wasserstoffhaltigen Schicht 211 angeordnete Silizium-Body 212 entfernt.

Dadurch ist eine SOI-Wafer-Anordnung 260 mit einer SOI- Schicht 261 auf der porösen ablösbaren Silizium- Delaminations-Schicht 221 geschaffen, welche wiederum auf dem zweiten Silizium-Substrat 222 angeordnet ist.

Die in Fig. 2G gezeigte SOI-Wafer-Anordnung 260 kann als Ausgangsbasis für das Prozessieren eines integrierten Schaltkreises verwendet werden, bei dem sowohl die Vorderseite als auch die Rückseite eines SOI-Substrats prozessiert werden soll.

Im Weiteren wird bezugnehmend auf Fig. 3A bis Fig. 3F beschrieben, wie ausgehend von der SOI-Wafer-Anordnung 260 eine Doppel-Gate-Transistor-Anordnung als Schicht-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung prozessiert wird.

Bei dem ausgehend von der SOI-Wafer-Anordnung 260 prozessierten Doppel-Gate-Transistor sind die Komponenten des Doppel-Gate-Transistors vereinfacht dargestellt (beispielsweise sind die Source-/Drain-Anschlüsse und Source-/Drain-Bereiche nicht dargestellt, welche mittels einer geeigneten Dotierung gebildet werden).

In Fig. 3A ist nochmals die SOI-Wafer-Anordnung 260 als Ausgangsbasis für die weitere Prozessierung dargestellt.

Um die in Fig. 3B gezeigte Schichtenfolge 300 zu erhalten, wird auf der ersten Silizium-Schicht 213 mittels thermischen Oxidierens eine erste Gate-isolierende Schicht 301 aus Siliziumoxid ausgebildet. Ferner wird eine Polysilizium- Schicht auf der Gate-isolierenden Schicht 301 ausgebildet und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens zu einem lateral begrenzten ersten Gate-Bereich 302 aus Polysilizium strukturiert. An den Seitenwänden des lateral begrenzten ersten Gate-Bereichs 302 werden erste und zweite Seitenwandbedeckungen 303, 304 aus Siliziumoxid ausgebildet. Ferner wird eine Siliziumnitridschicht 305 auf der Oberfläche der so erhaltenen Schichtenfolge ausgebildet und unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert, wodurch eine dritte Hauptoberfläche 306 der Schichtenfolge 300 ausgebildet wird.

Um die in Fig. 3C gezeigte Schichtenfolge 310 zu erhalten, wird ein drittes Silizium-Substrat 311 an der dritten Hauptoberfläche 306 der Schichtenfolge 300 mittels Waferbondens befestigt.

Die in Fig. 3D gezeigte Schichtenfolge 310 ist mit der in Fig. 3C gezeigten Schichtenfolge 310 identisch, wobei bei der Darstellung in Fig. 3D die Schichtenfolge verglichen mit der Darstellung in Fig. 3C, um 180° in der Papierebene gedreht ist.

Um die in Fig. 3E gezeigte Schichtenfolge 320 zu erhalten, wird an der porösen Silizium-Delaminations-Schicht 221 unter Verwendung eines Wasserstrahls das zweite Silizium-Substrat 222 entfernt, wodurch an der Oberfläche die zweite Silizium- Schicht 231 freigelegt wird. Nachfolgend wird die zweite Silizium-Schicht 231 unter Verwendung eines Ätz-Verfahrens entfernt, wodurch die Siliziumoxid-Schicht 241 an der Oberfläche der Schichtenfolge 320 freigelegt wird.

Um die in Fig. 3F gezeigte Doppel-Gate-Transistor-Anordnung 330 zu erhalten, wird zunächst die Siliziumoxid-Schicht 241 unter Verwendung eines geeigneten Ätz-Verfahrens entfernt. Ferner wird die dadurch freigelegte erste Silizium-Schicht 213 mittels thermischen Oxidierens an der Oberfläche oxidiert, wodurch eine zweite Gate-isolierende Schicht 331 ausgebildet wird. Auf dieser Schichtenfolge wird eine weitere Polysilizium-Schicht abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert, wodurch der zweite Gate-Bereich 332 aus Polysilizium ausgebildet wird. Nachfolgend wird eine dritte und vierte Seitenwandbedeckung 333, 334 des zweiten Gate-Bereichs 332 ausgebildet. Ferner wird eine andere Siliziumnitrid-Schicht 335 abgeschieden und unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert.

Dadurch wird die Doppel-Gate-Transistor-Anordnung 330 erhalten, wobei die erste Silizium-Schicht 213 einen Kanalbereich aufweist, der mit den Gate-Bereichen 302, 332 jeweils lateral überlappt. Ferner sind in Fig. 3F nicht gezeigte Source-/Drain-Anschlüsse mittels Implantierens von Dotieratomen des n-Leitungstyps (z. B. Arsen) in einem Bereich der ersten Silizium-Schicht 213 ausgebildet, die lateral an die Seitenwand-Bedeckungen 303, 304, 333, 334 angrenzen. Die Leitfähigkeit des Kanal-Bereichs kann daher sowohl mittels Anlegens einer geeigneten Spannung an den ersten Gate-Bereich 302, als auch mittels Anlegens einer geeigneten Spannung an den Gate-Bereich 332 gesteuert werden, wodurch sich die Bezeichnung Doppel-Gate-Transistor-Anordnung erklärt.

In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Tong, QY, Gösele, U "Science and Technology of Semiconductor Wafer Bonding" (1998), John Wiley and Sons, USA, ISBN 0-471-57481-3;
[2] Aspar, B, Moriceau, H, Jalaguier, E, Lagahe, C, Soubie, A, Biasse, B, Papon, AM, Letertre, F, Rayssac, O, Barge, T, Ghyselen, B "The Smart-Cut® Process: A Generic Manufacturing Technique" www.enserg.fr/lpcs/pages/projet/ProgrammeFSWorkshop/P apiers/13AsparEtAl.doc (Stand: 29. April 2002);
[3] Yonehara, T, Sakagushi, K (2001) "ELTRAN®: Novel SOI Wafer Technology" JSAP International No. 4 (Juli): 10-­ 16;
[4] Meindl, JD, Chen, Q, Davis, JA (2001) "Limits on silicon nanoelectronics for terascale integration", Science 293: 2044-2049;
[5] FR 2 775 121 A1;
[6] FR 2 784 800 A1;
[7] DE 100 47 963 A1;
[8] US 6 391 658 B1.

Bezugszeichenliste

100

Schicht-Anordnung

101

erstes Silizium-Substrat

102

erste Hauptoberfläche

103

thermisch ablösbare Delaminations-Schicht

104

zweites Silizium-Substrat

105

zweite Hauptoberfläche

106

temperaturbeständige ablösbare Delaminations-Schicht

107

Prozessierungs-Abschnitt

108

erster Ablösebereich

109

zweiter Ablösebereich

200

erstes Silizium-Substrat

201

Wasserstoff-Ionen

210

Schichtenfolge

211

thermisch ablösbare Delaminations-Schicht

212

Silizium-Body

213

erste Silizium-Schicht

214

erste Hauptoberfläche

220

zweite Schichtenfolge

221

poröse Silizium-Delaminations-Schicht

222

zweites Silizium-Substrat

230

Schichtenfolge

231

zweite Silizium-Schicht

240

Schichtenfolge

241

Siliziumoxid-Schicht

242

zweite Hauptoberfläche

250

Schicht-Anordnung

260

SOI-Wafer-Anordnung

261

SOI-Schicht

300

Schichtenfolge

301

erste Gate-isolierende Schicht

302

erster Gate-Bereich

303

erste Seitenwandbedeckung

304

zweite Seitenwandbedeckung

305

Siliziumnitrid-Schicht

306

dritte Hauptoberfläche

310

Schichtenfolge

311

drittes Silizium-Substrat

320

Schichtenfolge

330

Doppel-Gate-Transistor-Anordnung

331

zweite Gate-isolierende Schicht

332

zweiter Gate-Bereich

333

dritte Seitenwandbedeckung

334

vierte Seitenwandbedeckung

335

andere Siliziumnitrid-Schicht

Claims (13)

1. Schichtanordnung mit einem ersten Substrat (101, 200) mit einer ersten Hauptoberfläche (102, 214) in dem eine erste thermisch ablösbare Delaminationsschicht (103, 211) enthalten ist, die mittels Implantation von Wasserstoff hergestellt wurde, und mit einem zweiten Substrat (104, 222) mit einer zweiten Hauptoberfläche (105, 242) in dem eine zweite thermisch ablösbare Delaminationsschicht (106, 221) enthalten ist, wobei die erste Hauptoberfläche des ersten Substrates an der zweiten Hauptoberfläche des zweiten Substrates befestigt ist, dadurch gekennzeichnet, dass die thermisch stabilere zweite thermisch ablösbare Delaminationsschicht (106, 221) poröses Silizium enthält.

2. Schichtanordnung nach Anspruch 1, wobei das erste Substrat (101, 200) an der ersten Hauptoberfläche (102, 214) eine erste Siliziumschicht (213) aufweist.

3. Schichtanordnung nach Anspruch 2, wobei das zweite Substrat (104, 222) zwischen der zweiten Hauptoberfläche (105, 242) und der zweiten Delaminationsschicht (106, 221) eine an die Delaminationsschicht angrenzende zweite Siliziumschicht (231) und eine an die zweite Hauptoberfläche angrenzende Siliziumoxidschicht (241) aufweist.

4. Schichtanordnung nach Anspruch 1, wobei die zweite Delaminationsschicht (106, 221) Germanium enthält.

5. Verfahren zum Herstellen einer Schichtanordnung (100, 250) mit den Schritten:

• a) in einem ersten Substrat (101, 200) mit einer ersten Hauptoberfläche (102, 214) wird mittels Implantation von Wasserstoff eine erste thermisch ablösbare Delaminationsschicht (103, 211) ausgebildet;
• b) in einem zweiten Substrat (104, 222) mit einer zweiten Hauptoberfläche (105, 242) wird eine zweite thermisch ablösbare Delaminationsschicht (106, 221), die poröses Silizium enthält, ausgebildet;
• c) die erste Hauptoberfläche (102, 214) des ersten Substrates wird an der zweiten Hauptoberfläche (105, 242) des zweiten Substrates befestigt.

6. Verfahren nach Anspruch 5, mit dem weiteren Schritt:

• a) Ablösen der ersten Delaminationsschicht (103, 211) mittels thermischer Behandlung.

7. Verfahren nach Anspruch 6, mit dem weiteren Schritt:

• a) Befestigen eines dritten Substrates (311) an der freiliegenden Oberfläche des prozessierten verbleibenden Materials (213) des ersten Substrates (101, 200).

8. Verfahren nach Anspruch 7, mit dem weiteren Schritt:

• a) Lösen der thermisch stabileren zweiten thermisch ablösbaren Delaminationsschicht (106, 221).

9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das verbleibende Material (213) des ersten Substrats (101, 200) prozessiert wird.

10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das verbleibende Material (241, 231) des zweiten Substrats (104, 222) prozessiert wird.

11. Verfahren nach Anspruch 9 oder 10, wobei das verbleibende Material (213; 241, 231) des ersten oder zweiten Substrats (101, 200; 104, 222) derart prozessiert wird, dass ein Doppel- Gate-Transistor ausgebildet wird oder dass ein integriertes Bauelement vorder- und rückseitig verdrahtet wird.

12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Befestigen der ersten Hauptoberfläche des ersten Substrats an der zweiten Hauptoberfläche des zweiten Substrates mittels Waferbonden erfolgt.

13. Verfahren nach einem der Ansprüche 7 bis 12, wobei das Befestigen des dritten Substrates (311) an der Oberfläche des prozessierten verbleibenden Materials (213) des ersten Substrates (101, 200) mittels Waferbonden erfolgt.