DE102004033148A1

DE102004033148A1 - Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung

Info

Publication number: DE102004033148A1
Application number: DE102004033148A
Authority: DE
Inventors: Gürkan Ilicali; Johannes R. Dr. Luyken; Wolfgang Dr. Rösner
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-07-08
Filing date: 2004-07-08
Publication date: 2006-02-09
Anticipated expiration: 2024-07-09
Also published as: KR100762752B1; JP2006024950A; US20060027881A1; DE102004033148B4; KR20060050018A; US7312126B2

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer Schicht-Anordnung, bei dem auf einem Hilfs-Substrat eine poröse Silizium-Schicht als Opfer-Schicht gebildet wird, auf der Opfer-Schicht eine erste Halbleiter-Schicht gebildet wird, auf der ersten Halbleiter-Schicht eine erste elektrisch isolierende Schicht gebildet wird, auf der ersten elektrisch isolierenden Schicht eine elektrisch leitfähige Schicht gebildet wird, die elektrisch leitfähige Schicht lateral strukturiert wird, die erste elektrisch isolierende Schicht, die Opfer-Schicht und die erste Halbleiter-Schicht gemeinsam unter Verwendung der lateral strukturierten elektrisch leitfähigen Schicht als Maske lateral strukturiert werden, angrenzend an Seitenwände der strukturierten Opfer-Schicht und der strukturierten ersten Halbleiter-Schicht eine Halbleiter-Struktur gebildet wird, ein Substrat über der strukturierten elektrisch leitfähigen Schicht befestigt wird, Material des Hilfs-Substrats entfernt wird, so dass die Opfer-Schicht freigelegt wird, die Opfer-Schicht selektiv entfernt wird, womit ein Graben gebildet wird und in dem Graben eine zweite elektrisch isolierende Schicht und auf dieser eine elektrisch leitfähige Struktur gebildet wird.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Schicht-Anordnung und eine Schicht-Anordnung.
In der modernen Halbleitertechnologie werden neue Ansätze verfolgt, um die Leistungsfähigkeit von Feldeffekttransistoren zu verbessern. Diese Ansätze bestehen nicht nur in einer fortgesetzten Skalierung und Miniaturisierung der Feldeffekttransistoren, sondern auch in der Entwicklung von neuartigen Transistortypen.
Zu diesen neuartigen Transistortypen zählen zum Beispiel Fin-Feldeffekttransistoren, bei denen der Kanal-Bereich zwischen zwei Source-/Drain-Bereichen in einer Halbleiterfinne realisiert wird, über welcher ein Gate-Bereich abgeschieden wird.
Ein anderer neuartiger Transistortyp ist der sogenannte Doppelgate-Transistor. Bei einem Doppelgate-Feldeffekttransistor wird der Kanal-Bereich anders als bei herkömmlichen Feldeffekttransistoren nicht nur von einer Seite her angesteuert, sondern in einer sandwichartigen Bauweise wird ein dünner Kanal-Bereich von beiden Seiten her, das heißt zum Beispiel von oben und von unten her, mittels jeweils einer Gate-Elektrode angesteuert, so dass eine besonders gute Steuerbarkeit der elektrischen Leitfähigkeit des Kanal-Bereichs ermöglicht ist. Allerdings stellt die Doppelgate-Transistor-Technologie hohe Anforderungen an die verwendete Prozesstechnik.
Eines der Hauptprobleme beim Herstellen eines planaren Doppelgate-Feldeffekttransistors ist die Orientierung der oberen Gate-Elektrode (Top-Gate) und der unteren Gate-Elektrode (Bottom-Gate) relativ zueinander. Mit Elektronenstrahl-Lithographie können die beiden Gate-Bereiche mit einer Genauigkeit von maximal 10nm relativ zueinander ausgerichtet werden. Anders ausgedrückt ergibt sich prozesstechnisch bedingt ein lateraler Versatz der beiden Gate-Elektroden zueinander, der mindestens 10nm beträgt. Allerdings sind Doppelgate-Feldeffekttransistoren insbesondere für Strukturdimensionen interessant, die im Bereich von typisch 20nm bis 10nm liegen. Daher ist eine gute Ausrichtung von Top-Gate und Bottom-Gate relativ zueinander für die Funktionsfähigkeit eines Doppelgate-Feldeffekttransistors sehr wichtig.
Ein anderes Hindernis für das Herstellen von planaren Doppelgate-MOS-Feldeffekttransistoren sind die hochkomplexen Herstellungsschritte und die kostenintensiven Anlagen, die zum Herstellen eines Doppelgate-Feldeffekttransistors erforderlich sind.
Ein Ansatz zum Herstellen von Doppelgate-Feldeffekttransistoren gemäß dem Stand der Technik besteht darin, ein sogenanntes SOI-Substrat ("Silicon-On-Insulator") zu verwenden, das heißt ein Substrat, bei dem eine Siliziumoxid-Schicht auf einem Silizium-Bulk-Wafer gebildet ist und auf der Siliziumoxid-Schicht eine dünne Top-Silizium-Schicht gebildet ist. Die Top-Silizium-Schicht ist sehr dünn und kann als Kanal-Bereich eines Doppelgate-Feldeffekttransistors verwendet werden, da ein solcher Kanal-Bereich ausreichend dünn sein sollte, um beidseitig gut ansteuerbar zu sein.
Zusammenfassend sind aus dem Stand der Technik bekannte Verfahren zum Herstellen von Schicht-Anordnungen, die als Doppelgate-Feldeffekttransistor-Anordnungen verwendbar sind, sehr teuer und aufwendig in der Herstellung. Das gilt insbesondere für gemäß der SOI-Technologie hergestellte Doppelgate-Feldeffekttransistoren.

[1] offenbart Grundlagen der Silizium-Wafer-Bond-Technologie.
[2] offenbart ein Verfahren zum Ätzen von porösem Silizium.
[3] offenbart ein Verfahren zum Bilden von porösem Silizium.

Der Erfindung liegt insbesondere das Problem zugrunde, eine Schicht-Anordnung bereitzustellen, welche die Realisierung eines Doppelgate-Feldeffekttransistors mit zueinander ausgerichteten Gate-Bereichen ermöglicht, und die mit vertretbarem Aufwand hergestellt werden kann.

Dieses Problem wird durch ein Verfahren zum Herstellen einer Schicht-Anordnung und durch eine Schicht-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Schicht-Anordnung wird auf einem Hilfs-Substrat eine poröse Silizium-Schicht als Opfer-Schicht gebildet und wird auf der Opfer-Schicht eine erste Halbleiter-Schicht gebildet. Auf der ersten Halbleiter-Schicht wird eine erste elektrisch i isolierende Schicht gebildet. Auf der ersten elektrisch isolierenden Schicht wird eine elektrisch leitfähige Schicht gebildet. Die elektrisch leitfähige Schicht wird lateral strukturiert. Die erste elektrisch isolierende Schicht, die Opfer-Schicht und die erste Halbleiter-Schicht werden gemeinsam unter Verwendung der lateral strukturierten elektrisch leitfähigen Schicht als Maske lateral strukturiert. Angrenzend an Seitenwände der strukturierten Opfer-Schicht und der strukturierten ersten Halbleiter-Schicht wird eine Halbleiter-Struktur gebildet. Ein Substrat wird über der strukturierten elektrisch leitfähigen Schicht befestigt. Material des Hilfs-Substrats wird entfernt, so dass die Opfer-Schicht freigelegt wird. Die Opfer-Schicht wird selektiv entfernt, womit ein Graben gebildet wird. In dem Graben wird eine zweite elektrisch isolierende Schicht und auf dieser eine elektrisch leitfähige Struktur gebildet.

Die erfindungsgemäß Schicht-Anordnung enthält ein Hilfs-Substrat, eine poröse Silizium-Schicht als Opfer-Schicht auf dem Hilfs-Substrat, eine erste Halbleiter-Schicht auf der Opfer-Schicht, eine erste elektrisch isolierende Schicht auf der ersten Halbleiter-Schicht, und eine elektrisch leitfähige Schicht auf der ersten elektrisch isolierenden Schicht. Die elektrisch leitfähige Schicht ist lateral strukturiert. Die erste elektrisch isolierende Schicht, die Opfer-Schicht und die erste Halbleiter-Schicht sind gemeinsam unter Verwendung der lateral strukturierten elektrisch leitfähigen Schicht als Maske lateral strukturiert. Ferner enthält die Schicht-Anordnung eine Halbleiter-Struktur angrenzend an Seitenwände der strukturierten Opfer-Schicht und der strukturierten ersten Halbleiter-Schicht, und enthält ein Substrat, das über der strukturierten elektrisch leitfähigen Schicht befestigt ist.

Eine Grundidee der Erfindung beruht darauf, auf einem beliebigen Hilfs-Substrat (das zum Beispiel ein herkömmlicher und somit kostengünstiger Bulk-Silizium-Wafer sein kann, so dass nicht notwendigerweise ein teures SOI-Substrat verwendet werden muss) eine strukturierte erste Halbleiter-Schicht als dünner Kanal-Bereich und eine daran beidseitig seitlich angrenzende und sich tief in die Schicht-Anordnung hineinerstreckende Halbleiter-Struktur als Source-/Drain-Bereiche auszubilden. Abgeschiedenes und strukturiertes elektrisch leitfähiges Material kann als Gate-Bereich eingerichtet werden und als Maske zum Strukturieren einer Opfer-Schicht mitverwendet werden. Nach einem Waferbond-Schritt, bei dem ein Substrat an der Oberfläche der prozessierten Struktur befestigt wird, wird das Hilfs-Substrat teilweise entfernt, so dass ein rückseitiges Prozessieren der Schicht-Anordnung ermöglicht ist. Ein wesentlicher Aspekt der Erfindung beruht dabei hierauf, dass die mittels des Waferbondens freigelegte strukturierte poröse Silizium-Opfer-Schicht selektiv zu der Halbleiter-Struktur entfernt wird und somit der Kanal-Bereich rückseitig freigelegt wird, womit ein rückseitiges Prozessieren der Schichtenfolge ermöglicht wird, so dass auch eine die andere Seite des Kanal-Bereichs ansteuernde zweite Gate-Elektrode mit vorgegebener Orientierung bezüglich der ersten Gate-Elektrode gebildet werden kann. Das gemeinsame Strukturieren von elektrisch leitfähiger Schicht und poröser Silizium-Opfer-Schicht bewirkt, dass die beiden Gate-Bereiche zueinander selbstjustiert ausgerichtet sind.

Als Opfer-Schicht wird eine poröse Silizium-Schicht verwendet. Dies hat den Vorteil, dass die Opfer-Schicht bei dieser Materialwahl mit besonders hoher Selektivität gegenüber angrenzenden Schichten, insbesondere gegenüber kristallinem Silizium-Schichten entfernt werden kann.

Zum Bilden der porösen Silizium-Schicht wird bevorzugt das in [3] beschriebene Verfahren eingesetzt. [3] offenbart ein Verfahren zum Herstellen von porösem Silizium.

Unter porösem Silizium wird insbesondere Silizium verstanden, das auf Basis von kristallinem Silizium gebildet ist, in welches Poren bzw. kleine Kavitäten eingebracht sind. Diese Poren können zum Beispiel Dimensionen im Bereich von Nanometern aufweisen. Bei Inkontaktbringen einer Bulk-Silizium-Struktur mit einer geeigneten Ätzlösung können solche Poren. in dem Silizium gebildet werden, wodurch poröses Silizium gebildet wird.

Mittels Verwendens von porösem Silizium als Opfer-Struktur mit einer wichtigen Funktionalität beim Herstellen der erfindungsgemäßen Schicht-Anordnung werden gezielt dessen Materialeigenschaften ausgenutzt, um eine als Doppelgate-Feldeffekttransistor einsetzbare Schicht-Anordnung zu bilden. Diese Eigenschaften bestehen insbesondere darin, dass poröses Silizium mit hoher Selektivität zu kristallinem Halbleiter-Material (insbesondere zu einkristallinem Silizium) geätzt werden kann, und dass kristallines Halbleiter-Material (insbesondere einkristallines Silizium) auf porösem Silizium mit hoher Qualität aufwachsbar ist. Ferner ist die Ätz-Selektivität von porösem Silizium zu elektrisch isolierenden Materialien wie Siliziumnitrid ebenfalls hoch.

Somit ist erfindungsgemäß eine geschickte Prozessführung unter Verwendung von halbleitertechnologischen Standardprozessschritten mit der Verwendbarkeit eines günstigen Substrats und eines vorteilhaften Materials für die Opfer-Schicht kombiniert, wobei die erhaltene Schicht-Anordnung als Doppelgate-Feldeffekttransistors mit zwei zueinander selbstjustierten Gate-Bereichen verwendet werden kann. Insbesondere ist wegen der Strukturierungsschritte, aufgrund welcher die elektrisch leitfähige Schicht, die erste elektrisch isolierende Schicht, die Opfer-Schicht und die erste Halbleiter-Schicht eine im Wesentlichen gemeinsame laterale Grenzfläche bilden, ein selbstjustierter Prozess geschaffen, so dass die beiden als Gate-Bereiche verwendbaren lateral begrenzten Schichten (elektrisch leitfähige Schicht und elektrisch leitfähige Struktur) zueinander selbstjustiert gebildet werden.

Anders ausgedrückt ermöglicht die Erfindung eine selbstjustierte Verfahrensführung mit einfachen Standard-Herstellungsschritten, bei der anstatt eines SOI-Wafers ein günstiger Silizium-Bulk-Wafer zum Bilden einer als Doppelgate-Feldeffekttransistor betreibbaren Schicht-Anordnung verwendbar ist, so dass die Kosten und der Aufwand des Verfahrens gering gehalten sind.

Ein wichtiger Aspekt der Erfindung besteht darin, eine Opfer-Schicht aus einem solchen Material (nämlich poröses Silizium) vorzusehen, dass ein selektives Ätzen der Opfer-Schicht bezüglich des Materials der Halbleiter-Struktur möglich ist. Zum Beispiel kann die Opfer-Schicht aus porösem Silizium auf einer zusätzlichen Halbleiter-Schicht angeordnet sein. Als eine solche zusätzliche Halbleiter-Schicht eignet sich zum Beispiel p⁺⁺-dotiertes Silizium, welches (in ähnlicher Weise wie ein vergrabenes Siliziumoxid eines SOI-Wafers) als Ätzstopp-Schicht verwendet werden kann, z.B. in alkalischer Lösung.

Der erfindungsgemäße Prozess enthält einen Verfahrensschritt, bei dem das Hilfs-Substrat und das Substrat aneinander befestigt werden, was mittels Waferbondens bei Raumtemperatur erreicht werden kann. Diese Prozessführung erlaubt es dann, beide Gate-Bereiche unterhalb und oberhalb der als Kanal-Bereich dienenden ersten Halbleiter-Schicht (die zum Beispiel aus kristallinem Silizium gebildet sein kann) relativ zueinander automatisch auszurichten. Eine wichtige Rolle für das selbstjustierte Ausrichten der beiden Gate-Bereiche zueinander spielt die selektiv entfernbare Opfer-Schicht, die aus porösem Silizium gebildet ist, welches poröse Silizium auf eine Weise verwendet wird, dass mittels des selektiven Ätzens der eingesetzten Materialien die Selbstjustierung erfolgt.

Das geschaffene Verfahren erfordert keine exotischen oder neuen Materialien, sondern setzt aus der Halbleitertechnik wohlbekannte Standardmaterialien ein, und verwendet Standard-Verfahrensschritte der herkömmlichen Halbleitertechnologie, die an die Front-End-Prozessierung angepasst sind und somit mit geringem Aufwand in vielen Labors und Fabriken realisiert werden können.

Anders ausgedrückt schafft die Erfindung einen selbstjustierten planaren Doppelgate-Feldeffekttransistor, der ausgehend von einem Bulk-Wafer (anstelle eines SOI-Wafers), zum Beispiel aus einem Halbleiter-Material wie Silizium oder aus Quartz, prozessiert werden kann. Selbstverständlich kann die Erfindung auch basierend auf einem SOI-Wafer ausgeführt werden. Der geschaffene Prozess zieht Vorteile aus einer hohen Ätz-Selektivität von porösem Silizium bezogen auf Bulk-Silizium. Ein anderer Vorteil ist die erkannte und erfindungsgemäß ausgenutzte Fähigkeit zum Aufwachsen qualitativ guter Silizium-Einkristalle auf einer solchen porösen Silizium-Schicht.

Bei der geschaffenen Prozessfolge fällt nicht nur das Erfordernis eines SOI-Substrats zum Bilden eines Doppelgate-Feldeffekttransistors weg, so dass kostengünstig ein planarer Doppelgate-Feldeffekttransistor geschaffen werden kann, sondern es sind mit einfachen Standard-Herstellungsschritten ermöglicht, vollständig selbstjustierte Top-Gates und Bottom-Gates zu realisieren.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Als Hilfs-Substrat kann ein Bulk-Substrat (zum Beispiel aus einem Halbleiter-Material oder aus Quartz-Material) verwendet werden. Insbesondere kann als Hilfs-Substrat ein Silizium-Bulk-Wafer verwendet werden. Als poröse Silizium-Schicht kann eine Silizium-Schicht mit einer ersten Porosität und eine darauf angeordnete Silizium-Schicht mit einer zweiten Porosität verwendet werden, wobei die erste Porosität höher bzw. größer als die zweite Porosität ist. Poröses Silizium kann unterschiedliche Porosität aufweisen. Poröses Silizium mit einer großen Porosität weist einen hohen Porenanteil (Porenvolumen) bezogen auf umgebendes Silizium-Material (Siliziumvolumen) auf, und kann insbesondere eine größere Porenlänge und/oder einen größeren Porendurchmesser aufweisen als poröses Silizium mit einer geringeren Porosität. Poröses Silizium mit einer geringen Porosität weist einen geringen Porenanteil bezogen auf umgebendes Silizium-Material auf, und kann insbesondere eine kleinere Porenlänge und/oder einen kleineren Porendurchmesser aufweisen als poröses Silizium mit einer höheren Porosität.

Als erste Halbleiter-Schicht kann eine einkristalline Silizium-Schicht verwendet werden.

Als elektrisch leitfähige Schicht kann eine polykristalline Silizium-Schicht verwendet werden. Dadurch ist in reiner Silizium-Technologie eine ausreichend gut leitfähige Schicht bereitgestellt, die als ein erster Gate-Bereich eines Doppelgate-Feldeffekttransistors verwendet werden kann.

Als Halbleiter-Struktur kann einkristallines Silizium-Material verwendet werden. Das selektive Entfernen der Opfer-Schicht kann mittels eines Ätz-Verfahrens realisiert werden, mittels welchen Material der Opfer-Schicht selektiv bezüglich Material der Halbleiter-Struktur entfernt wird.

Zwischen dem Hilfs-Substrat und der Opfer-Schicht kann eine zweite Halbleiter-Schicht gebildet werden. Die zweite Halbleiter-Schicht kann insbesondere eine p-dotierte Silizium-Schicht und eine darauf angeordnete n-dotierte Silizium-Schicht enthalten. Vorzugsweise ist die Dotierstoffkonzentration der p-dotierten Silizium-Schicht größer (z.B. p⁺⁺-Silizium) als die Dotierstoffkonzentration der n-dotierten Silizium-Schicht (z.B. n⁺-Silizium).

Die zweite Halbleiter-Schicht kann beispielsweise während des Verfahrens als eine Ätzstopp-Schicht verwendet werden.

Alternativ kann die zweite Halbleiter-Schicht auch eine Germanium-Silizium-Schicht und eine darauf angeordnete n-dotierte Silizium-Schicht enthalten.

Vor dem Befestigen des Substrats kann eine elektrisch isolierende Struktur mit planarer Oberfläche auf der Schichtenfolge aus dem prozessierten Hilfs-Substrats gebildet werden. Vorzugsweise ist an der Oberfläche des Substrats ebenfalls eine elektrisch isolierende Schicht vorgesehen, welche vorzugsweise aus demselben Material vorgesehen ist wie die elektrisch isolierende Struktur, womit ein Bonden besonders gut gelingt.

Das Substrat kann mittels Bondens befestigt werden.

Auf die (freigelegte) Halbleiter-Struktur und/oder auf die (freigelegte) elektrisch leitfähige Struktur und/oder auf die (freigelegte) lateral strukturierte elektrisch leitfähige Schicht kann ein metallisches Material, zum Beispiel zum Bilden eines Metall-Halbleiter-Kontakts, aufgebracht werden. Wenn die Halbleiter-Struktur und/oder die elektrisch leitfähige Struktur Silizium-Material aufweisen, so erfolgt mittels Aufbringens von metallischem Material eine Silizidierung. Mittels Silizidierens, das heißt mittels Ausbildens einer Metall-Halbleiter-Verbindung, ist ein geringer Anschlusswiderstand für die als Source-/Drain-Bereiche verwendbare Halbleiter-Struktur bzw. für die als Gate-Elektrode verwendbare elektrisch leitfähige Struktur realisiert.

Vorzugsweise wird die Schicht-Anordnung als Doppelgate-Feldeffekttransistor eingerichtet bzw. angeschlossen bzw. verschaltet.

Insbesondere kann die erste Halbleiter-Schicht als Kanal-Bereich eingerichtet werden, die Halbleiter-Struktur als erster und zweiter Source-/Drain-Bereich eingerichtet werden, die elektrisch leitfähige Schicht als erste Gate-Elektrode eingerichtet werden, sie erste elektrisch isolierende Schicht als erste Gate-isolierende Schicht eingerichtet werden, die elektrisch leitfähige Struktur als zweite Gate-Elektrode eingerichtet werden und die zweite elektrisch isolierende Schicht als zweite Gate-isolierende Schicht eingerichtet werden.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.

Es zeigen:
1 eine Layout-Draufsicht eines Doppelgate-Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel der Erfindung,
2 eine Querschnittsansicht einer Schichtenfolge entlang einer Schnittlinie A-A' aus 1 zu einem ersten Zeitpunkt während eines Verfahrens zum Herstellen des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung,
3 eine Querschnittsansicht einer Schichtenfolge entlang einer Schnittlinie A-A' aus 1 zu einem zweiten Zeitpunkt während eines Verfahrens zum Herstellen des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung,
4 eine Querschnittsansicht einer Schichtenfolge entlang einer Schnittlinie A-A' aus 1 zu einem dritten Zeitpunkt während eines Verfahrens zum Herstellen des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung,
5 eine Querschnittsansicht einer Schichtenfolge entlang einer Schnittlinie A-A' aus 1 zu einem vierten Zeitpunkt während eines Verfahrens zum Herstellen des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung,
6 eine Querschnittsansicht des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung entlang einer Schnittlinie A-A' aus 1,
7 eine Querschnittsansicht des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung entlang einer Schnittlinie B-B' aus 1,
8 eine Querschnittsansicht eines Doppelgate-Feldeffekttransistors gemäß einem zweiten Ausführungsbeispiel der Erfindung entlang einer Schnittlinie B-B' aus 1,
9 eine Querschnittsansicht eines Doppelgate-Feldeffekttransistors gemäß einem dritten Ausführungsbeispiel der Erfindung entlang einer Schnittlinie B-B' aus 1.
Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
Die Layout-Draufsicht aus 1 zeigt das Gesamtdevice-Layout eines Doppelgate-Feldeffekttransistors, der gemäß dem erfindungsgemäßen Herstellungsverfahren hergestellt worden ist. 2 bis 6 zeigen Querschnittsansichten entlang einer Schnittlinie A-A' aus 1 von Schichtenfolgen zwischen einzelnen Prozessschritten des Verfahrens zum Herstellen des Doppelgate-Feldeffekttransistors gemäß dem ersten Ausführungsbeispiel der Erfindung. 7 zeigt eine Querschnittsansicht entlang einer Schnittlinie B-B' aus 1. 8 zeigt eine Querschnittsansicht entlang einer Schnittlinie A-A' aus 1 und zeigt eine zu der in 7 gezeigten Ausgestaltung alternative Realisierung von Kontaktierungselementen zum Kontaktieren von Gate-Bereichen.
Im Weiteren wird bezugnehmend auf 1 eine Layout-Draufsicht eines Doppelgate-Feldeffekttransistors 100 gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
Bei dem Doppelgate-Feldeffekttransistor 100 ist ein aktiver Bereich 101 gezeigt, der mittels eines ersten Photolithographieschritts definiert wird. Dieser aktive Bereich enthält einen in 1 nicht gezeigten Kanal-Bereich zwischen einem ersten Source-/Drain-Bereich 105 und einem zweiten Source-/Drain-Bereich 106.
Ferner ist in 1 ein Gate-definierender Bereich 102 gezeigt, der mittels eines zweiten Photolithographie-Verfahrens definiert wird.
Mittels eines dritten Photolithographie-Verfahrens wird ein Bottom-Gate-Kontaktloch-definierender Bereich 103 definiert, mittels welchen eine Kontaktlochdefinition des Bottom-Gate-Bereichs 108 erfolgt.
Mittels eines vierten Photolithographie-Verfahrens werden die anderen Kontaktlöcher definiert, das heißt ein Zusatz-Kontaktloch-definierender Bereich 104 abgegrenzt.
In 1 ist ein Top-Gate-Bereich 107 und ein Bottom-Gate-Bereich 108 des Doppelgate-Feldeffekttransistors 100 gezeigt.
Ferner sind in 1 die zum Herstellen des Doppelgate-Feldeffekttransistors 100 verwendeten Materialien schematisch dargestellt. Monokristallines Silizium (einkristallines, c-Silizium) ist mit Bezugszeichen 109 gekennzeichnet, Siliziumoxid (SiO₂) mit Bezugszeichen 110, Metall-Material mit Bezugszeichen 111, Silizid (eine Silizium-Metall-Verbindung) mit Bezugszeichen 112, Siliziumnitrid (Si₃N₄) mit Bezugszeichen 113, Polysilizium (polykristallines Silizium) mit Bezugszeichen 114, hochporöses Silizium (das heißt Silizium mit einem hohen Grad an Porosität) mit Bezugszeichen 115, niederporöses Silizium (das heißt Silizium mit einem geringeren Grad an Porosität) mit Bezugszeichen 116, p⁺⁺-Silizium mit Bezugszeichen 117 und n^–-Silizium mit Bezugszeichen 118.
Im Weiteren wird bezugnehmend auf 2 bis 7 ein Verfahren zum Herstellen des in 1 gezeigten Doppelgate-Feldeffekttransistors 100 gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
Um die in 2 gezeigte Schichtenfolge 200 zu erhalten, wird ausgehend mit einem Bulk-Silizium-Wafer 201 auf diesem eine p⁺⁺-Silizium-Schicht 202 gebildet, welche bei einem späteren Rückätzen von Silizium-Material als Ätzstopp-Schicht verwendet wird. Anstelle der p⁺⁺-Silizium-Schicht 202 ist es auch möglich, eine Schicht mit einer geeigneten Germanium-Konzentration von typischerweise größer als 20% aufzuwachsen, welche einen ähnlichen Zweck als Ätzstopp-Schicht erfüllen kann wie. die p⁺⁺-Silizium-Schicht 202.
Nachfolgend wird auf der p⁺⁺-Silizium-Schicht 202 eine n^–-Silizium-Schicht 203 epitaktisch aufgewachsen. Die n^–- Silizium-Schicht 203 kann als Ätzstopp-Schicht beim Bilden von Poren in dem porösen Siliziummaterial eingesetzt werden.
Danach wird eine in 2 nicht gezeigte schwach dotierte einkristalline Silizium-Schicht (c-Si) epitaktisch aufgewachsen, welche eine Keimschicht für das nachfolgende Bilden einer Schicht aus porösem Silizium bildet.
Nachfolgend wird kontrolliert eine poröse Silizium-Schicht gebildet, in einer Anodisierungslösung. Vorzugsweise wird die poröse Silizium-Schicht mit einem Profil geringer Porositätlhoher Porosität gebildet, so dass eine gute Qualität des Top-Silizum-Aufwachsens erreicht werden kann. Dadurch wird eine hochporöse Silizium-Schicht 204 über der n^–-Silizium-Schicht 203 und dann eine niederporöse Silizium-Schicht 205 auf der hochporösen Silizium-Schicht 204 gebildet.
Auf der so erhaltenen Schichtenfolge wird eine einkristalline Silizium-Schicht 206 epitaktisch aufgewachsen. Details dieses Verfahrens können unter Verwendung des ELTRAN-SOI-Prozesses durchgeführt werden, wodurch eine sehr gute Qualität der c-Silizium-Schicht 206 auf einer porösen Schicht wie der Schicht 204, 205 erhalten werden kann, siehe [1].
Um die in 3 gezeigte Schichtenfolge 300 zu erhalten, wird zunächst mittels eines ersten Photolithographie-Verfahrens ein aktiver Bereich des Doppelgate-SOI-Transistors 100 definiert (siehe aktiver Bereich 101 in 1). Hierfür wird eine erste Maske verwendet. Nachfolgend wird unter Verwendung dieser Maske Material der einkristallinen Silizium-Schicht 206 sowie Material der porösen Schichten 204, 205 mittels eines Trockenätz-Verfahrens entfernt, wobei die n^–-Silizium-Schicht 203 als Ätzstopp-Schicht dient.
Es kann eine Selektivität von 20:1 und mehr zwischen dem Ätzen von Material einer porösen Silizium-Schicht und einer einkristallinen Silizium-Schicht erreicht werden, siehe [2].
Nachfolgend wird Siliziumoxid-Material auf der so erhaltenen Schichtenfolge abgeschieden und mittels eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert, wobei der Kanal-Bereich, das heißt die strukturierte einkristalline Silizium-Schicht 206, als Stopp-Schicht dient.
Nachfolgend wird ein Trockenrückätz-Verfahren durchgeführt, mittels welchem Siliziumoxid-Material selektiv zu Silizium-Material geätzt wird. Dadurch wird die Siliziumoxid-Struktur 301 erhalten.
Danach wird Siliziumnitrid-Material abgeschieden und mittels eines CMP-Verfahrens planarisiert, wobei der Kanal-Bereich, das heißt die lateral strukturierte einkristalline Silizium-Schicht 206, als Stopp-Schicht dient. Auf diese Weise wird die in 3 gezeigte Siliziumnitrid-Struktur 302 auf der Siliziumoxid-Struktur 301 erhalten. Optional kann der Kanal-Bereich vor dem CMP-Verfahrensschritt leicht oxidiert werden, wodurch eine dünne Schutzschicht gebildet wird. Die Dicke der Siliziumnitrid-Schicht 302 sollte so gewählt werden, dass sie ungefähr gleich der Dicke der einkristallinen Silizium-Schicht 206 ist.
Das freiliegende Silizium-Material der strukturierten einkristallinen Silizium-Schicht 206 wird dann mittels thermischen Oxidierens behandelt, wodurch eine erste Gate-isolierende Schicht 303 (Bottom-Gateoxid) erhalten wird.
Nachfolgend wird zunächst Poly-Silizium-Material abgeschieden, darauf Siliziumnitrid-Material abgeschieden und darauf Siliziumoxid-Material abgeschieden.
Nachfolgend wird mittels eines zweiten Photolithographie-Verfahrens, das heißt unter Verwendung einer zweiten Maske, ein Gate-definierender Bereich 102 definiert. Unter Verendung dieser Maske wird mittels eines Ätz-Verfahrens zunächst die abgeschiedene Siliziumoxid-Schicht, dann die abgeschiedene Siliziumnitrid-Schicht und schließlich die abgeschiedene Poly-Silizium-Schicht mittels Zurückätzens lateral strukturiert, womit eine lateral begrenzte Schichtenfolge aus einer ersten Gate-Elektrode 304, einer darauf gebildeten Siliziumnitrid-Schicht 305 und einer darauf angeordneten Siliziumoxid-Schicht 306 erhalten wird. Die erste Gate-isolierende Schicht 303 dient dabei als Ätzstopp-Schicht.
Nachfolgend wird eine Schicht aus Siliziumnitrid-Material konform abgeschieden, um Gate-Spacer zu erzeugen. Es wird ein anisotroper Gate-Spacer-Ätzschritt durchgeführt, wodurch Siliziumnitrid-Spacer 307 an Seitenwänden der lateral strukturierten Schichten 304 bis 306 erhalten werden.
Im Weiteren wird bezugnehmend auf 4 eine Abfolge von Ätz-Schritten beschrieben, bei welchen das Gate-Stack und eine Siliziumnitrid-Isolations-Schicht als eine Maske dienen.
Um die in 4 gezeigte Schichtenfolge 400 zu erhalten, werden zunächst die freiliegenden Bereiche der ersten Gate-isolierenden Schicht 303 mittels Ätzens entfernt (die Dicke der ersten Gate-isolierenden Schicht 303 beträgt typischerweise wenige Nanometer). Nachfolgend wird ein anisotropes Ätz-Verfahren zum Ätzen von Silizium-Material selektiv zu Siliziumnitrid-Material und Siliziumoxid-Material eingesetzt, so dass freiliegende Oberflächenbereiche der einkristallinen Silizium-Schicht 206 entfernt werden.
Danach wird ein Ätz-Verfahren durchgeführt, welches poröses Silizium (d.h. freigelegtes Material der Schichten 204, 205) selektiv zu Siliziumnitrid ätzt. Hierbei wird die n^–-Silizium-Schicht 203 (bzw. die p⁺⁺-Silizium-Schicht 202) als Ätzstopp-Schicht eingesetzt (alternativ kann auch eine Silizium-Germanium-Schicht als Ätzstopp-Schicht verwendet werden).
Die Porosität der Schichten 204, 205 kann zu Unebenheiten bzw. zu einer Rauheit nach diesem Trockenätz-Schritt führen. Ein optionaler Baking-Schritt in Wasserstoff-Milieu bzw. ein optionales Zusetzen von geringen Mengen von Gasphase-Silizium bei einer hohen Temperatur können helfen, die Oberfläche zu glätten (siehe ELTRAN-Prozess). Andererseits kann das nachfolgende neuerliche Aufwachsen von Silizium-Material dieses Problem schon lösen.
Nachfolgend wird kristallines Silizium-Material oder Poly-Silizium-Material auf der Oberfläche der n^–-Silizium-Schicht 203 aufgewachsen. Das aufgewachsene Silizium-Material ist in 4 als kristalline Silizium-Struktur 403 gezeigt.
Nachfolgend wird ein anisotropes Ätz-Verfahren zum Ätzen von Siliziumnitrid-Material und Siliziumoxid-Material durchgeführt. Hierbei ist eine gute Anisotropie des Ätz-Verfahrens vorteilhaft. Es dient die Top-Siliziumoxid-Schicht 306 über der Gate-Leitung 304 als Schutz während des Siliziumnitrid-Ätzens und wird erst während des nachfolgenden Siliziumoxid-Ätzens entfernt. Die Siliziumnitrid-Schicht 305 verbleibt auf der ersten Gate-Elektrode 304.
Danach wird Siliziumnitrid-Material konform abgeschieden, wodurch eine Siliziumnitrid-Deckschicht 401 gebildet wird. Diese Siliziumnitrid-Deckschicht 401 erfüllt mehrere Zwecke, zum einen den Schutz der Selbstjustierung der Gate-Bereiche und andererseits eine elektrische Isolation. Auch bewirkt die Siliziumnitrid-Deckschicht 401, dass mögliche Schäden in den Bottom-Gate-Spacern 307 ausgeglichen werden, die aus einem vorangehenden Trockenätz-Schritt resultieren können.
Nachfolgend wird eine dicke Siliziumoxid-Schicht abgeschieden und mittels eines CMP-Verfahrens planarisiert, wodurch eine Siliziumoxid-Deckschicht 402 erzeugt wird.
Um die in 5 gezeigte Schichtenfolge 500 zu erhalten, wird zunächst die Schichtenfolge 400 präpariert für einen nachfolgenden Wafer-Bond-Schritt. Ferner wird ein Handle-Wafer 501, dessen Oberflächenbereich Siliziumoxid-Material aufweist, für ein nachfolgendes Bonding-Verfahren präpariert. Dieses Präparieren kann eines chemisches Aktivieren oder Plasmaaktivieren der Oberflächen der zu bondenden Wafer 400, 501 enthalten. Nachfolgend wird der Handle-Wafer 501 an einer Bond-Schnittstelle 502 an der planaren Siliziumoxid-Deckschicht 402 mittels Wafer-Bondens befestigt und die erhaltene Schichtstruktur einer thermischen Behandlung zum Verstärken der Haftung der gebondeten Bereiche aneinander unterzogen.
Anschaulich wird die gemäß 4 obere Oberfläche der Schichtenfolge 400 mit einer Oberfläche des Handle-Wafers 501 an der Bond-Schnittstelle 502 in Kontakt gebracht und mittels Wafer-Bondens verbunden.
Um den in 6 gezeigten Doppel-Gate-Feldeffekttransistor 600 zu erhalten, wird zunächst Material von der Oberseite der Schichtenfolge 500 entfernt, nämlich der Bulk-Silizium-Wafer 201, die p⁺⁺-Silizium-Schicht 202 und die n^–-Silizium-Schicht 203. Das Entfernen von Top-Wafer-Material kann mittels Abschleifens von Material (Grinding) bzw. mittels des Smart-Cut-Verfahrens, etc. erfolgen und dann mittels selektiven Rückätzens von Rest-Silizium in einer alkalischen Lösung, wie z.B. EDP, KOH, TMAH oder Coline. Hierbei dient die p⁺⁺-dotierte Schicht 202 als Ätzstopp-Schicht. Nachfolgend wird die p⁺⁺-dotierte Silizium-Schicht 202 und die n^–-Silizium-Schicht 203 entfernt, es wird ein CMP-Verfahren durchgeführt oder es wird ein Oxidieren und ein Nassätzen von Siliziumoxid durchgeführt.
Nachfolgend wird das poröse Silizium 204, 205, d.h. die hochporöse Silizium-Schicht 204 und die niederporöse Silizium-Schicht 205, mittels eines selektiven Ätz-Verfahrens entfernt. Unter Verwendung einer HF/H₂O₂/H₂O-Mischung kann eine Selektivität von 100000 zwischen dem Ätzen von porösem Silizium-Material (d.h. der Schichten 205, 204) einerseits und dem Ätzen von kristallinem Silizium (d.h. der Komponenten 403, 206) andererseits erreicht werden. Daher erfolgt keine Degradation des unterhalb der porösen Schichten 204, 205 liegenden nichtporösen Siliziums 206, 403. Bei diesem selektiven Ätz-Schritt kann auch freiliegendes Siliziumoxid-Material entfernt werden. Durch das Ätzen des porösen Siliziums wird das Selbstausrichten der beiden Gate-Bereiche definiert. Da das beschriebene Ätz-Verfahren selektiv zu Siliziumnitrid-Material ist, werden die Seitenwände des gebildeten Grabens die Selbstausrichtung ohne einen zusätzlichen Photolithographie-Schritt unterstützen (siehe auch Querschnittsansicht durch die Gates in 7).
Nachfolgend wird eine Heizbehandlung in Wasserstoffumgebung durchgeführt, um Mikrorauhigkeiten an der Silizium-Oberfläche zu entfernen. Dies kann auch mittels eines Opferoxidations-Schrittes und mittels Entfernens des Siliziumoxids durchgeführt werden.
Nachfolgend wird Siliziumnitrid-Material abgeschieden und eine anisotope Gate-Spacer-Ätzung zum Bilden von zusätzlichen Siliziumnitrid-Spacern 601 an Seitenwänden des Grabens durchgeführt.
Danach wird ein freiliegender Oberflächenbereich der einkristallinen Silizium-Schicht 206 thermisch oxidiert, so dass eine Top-Siliziumoxid-Schicht, nämlich eine zweite Gateisolierende Schicht 602, gebildet wird. Bei diesem Verfahrensschritt werden auch die freiliegenden Oberflächen der kristallinen Silizium-Struktur 403, die später als Source-/Drain-Bereiche des Doppelgate-Feldeffekttransistors 600 verwendet werden, oxidiert und somit mit einer dünnen Siliziumoxid-Schicht versehen. Diese dünne Siliziumoxid-Schicht auf den späteren Source-/Drain-Bereichen kann vorteilhaft dazu verwendet werden, "Channeling"-Effekte zu vermeiden, d.h. ein unerwünscht tiefes Eindringen von Dotiermaterial während eines nachfolgenden Implantierungsschrittes zu vermeiden, welches Dotiermaterial an der Siliziumoxid-Oberflächenschicht gestreut wird.
Nach dem Ausbilden der zweiten Gate-isolierenden Schicht 602 wird Poly-Silizium-Material abgeschieden (optional in-situ dotiert) und die so erhaltene Schichtenfolge einem CMP-Verfahrensschritt unterzogen. Bei dem CMP-Verfahren dient die Siliziumnitrid-Oberflächenschicht 401 als Stopp-Schicht. Eine gewisse Menge des Poly-Silizium-Materials wird dann zurückgeätzt, um Kurzschlüsse zwischen der dadurch gebildeten zweiten Gate-Elektrode 603 und den späteren Source-/Drain-Bereichen 403 zu vermeiden. Mit anderen Worten wird Poly-Silizium-Material soweit entfernt, dass ein kleiner Graben gebildet wird.
Nachfolgend erfolgt ein Implantationsschritt zum Implantieren von Dotiermaterial in die beiden Bereiche der kristallinen Silizium-Struktur 403, welche gemäß 6 links und rechts an die einkristalline Silizium-Schicht 206 als Kanal-Bereich angrenzen, wodurch Source-/Drain-Bereiche 403 gebildet werden.
Nachfolgend wird das möglicherweise auf den freiliegenden Oberflächenbereichen der kristallinen Silizium-Struktur 403 beim Bilden der zweiten Gate-isolierenden Schicht 602 gebildetes Siliziumoxid-Material entfernt. Nachfolgend wird ein metallisches Material (z.B. Kobalt) abgeschieden, wodurch eine selbstjustierte Silizid-Bildung (eine Silizium-Kobalt-Verbindung) auf den Source-/Drain-Bereichen 403 und auf der zweiten Gate-Elektrode 603 erfolgt. Diese Silizid-Anschlüsse sind mit Bezugszeichen 604 versehen. Schließlich wird eine dicke Siliziumoxid-Schicht auf der so erhaltenen Schichtenfolge abgeschieden und mittels eines CMP-Verfahrens planarisiert, wodurch eine Siliziumoxid-Deckschicht 605 gebildet wird.
Im Weiteren wird bezugnehmend auf 7 eine Schichtenfolge 700 beschrieben, die entlang einer Schnittansicht B-B' aus 1 aufgenommen ist, und in welcher die Kontaktierungen zum elektrischen Ansteuern der ersten Gate-Elektrode 304 und der zweiten Gate-Elektrode 603 gezeigt ist.
Zunächst wird unter Verwendung eines dritten Photolithographie-Schritts ein Kontaktbereich der Bottom-Gate-Elektrode 304 definiert, wofür eine dritte Maske verwendet wird (vergleiche 1). Das Siliziumoxid-Material der Siliziumoxid-Deckschicht 605 wird einem anisotropen Ätz-Verfahren unterzogen, wobei die Silizid-Anschlüsse 604 eine Ätzstopp-Schicht bilden. Nachfolgend wird das Silizid-Material 604 einem anisotropen Ätz-Verfahren unterzogen, wobei polykristallines Silizium-Material als Stopp-Schicht verwendet wird. Danach wird das polykristalline Silizium einem anisotropen Ätz-Verfahren unterzogen, wobei Siliziumnitrid-Material als Stopp-Schicht dient. Danach wird Photoresist von der Oberfläche der so erhaltenden Schichtenfolge entfernt.
Die Silizid-Schicht 604 und die Top-Gate-Poly-Silizium-Schicht 603 werden seitlich einer gesteuerten thermischen Oxidierung unterzogen, so dass eine elektrische Isolation zwischen Top-Gate-Elektrode 603 und Bottom-Gate-Elektrode 304 erfolgt.
Danach wird ein anisotropes Ätzen von Siliziumnitrid-Material durchgeführt, wobei Poly-Silizium-Material 304 als Stopp-Schicht verwendet wird. Es wird Metall-Material in die gebildeten Gräben eingefüllt, womit Kontakte 701 gebildet sind. In dem Grenzbereich zwischen dem Kontakt 701 zum Kontaktieren der Top-Gate-Elektrode 603 und dem Silizid-Anschluss 604 ist ein Metall-Halbleiter-Übergang gebildet.
Unter Verwendung einer vierten Photolithographiemaske werden die Zusatz-Kontaktloch-definierenden Bereiche 104 aus 1 gebildet. Danach kann ein Back-End-Prozess durchgeführt werden.
Alternativ zu 7 kann, wie in der Schichtenfolge 800 aus 8 gezeigt, die dritte Photolithographiemaske derart eingerichtet werden, dass mittels nur eines Via-Kontakts 801 und mittels Silizid-Kontaktierungselementen 802, eine Kopplung mit der Top-Gate-Elektrode 603 und mit der Bottom-Gate-Elektrode 304 realisiert wird, wobei beide Elektroden 304, 603 mit einer gemeinsamen Gate-Spannung angesteuert werden, so dass eine schaltungstechnisch besonders einfache Ausgestaltung realisiert ist.
Im Weiteren wird bezugnehmend auf 9 eine Schichtenfolge 900 beschrieben, die wie 7 entlang einer Schnittlinie B-B' aus 1 aufgenommen ist.
Die Schichtenfolge 900 veranschaulicht eine Struktur, wie sie gemäß einem zu 7, 8 alternativen Verfahren zum Bilden von Silizidierungen erhalten wird. Die Schichtenfolge 900 unterscheidet sich von der Schichtenfolge 700 im Wesentlichen dadurch, dass die Bottom-Elektrode 304, die Top-Elektrode 603 und die beiden Source-/Drain-Bereiche 105, 106 (nicht gezeigt in 9) mit gemeinsamen Silizid-Kontaktierungselementen 901, die in einem gemeinsamen Verfahrensschritt gebildet sind, versehen sind.
Um einen Doppelgate-Feldeffekttransistor gemäß der Schichtenfolge 900 zu bilden, ist die Prozessierung gegenüber der bezugnehmend auf 2 bis 6 beschriebenen Prozessierung zu modifizieren, wie im Weiteren beschrieben wird. Die Prozessierung ist zu der bezugnehmend auf 2 bis 5 beschriebenen Prozessierung identisch. Nachdem möglicherweise auf den freiliegenden Oberflächenbereichen der kristallinen Silizium-Struktur 403 beim Bilden der zweiten Gate-isolierenden Schicht 602 gebildetes Siliziumoxid-Material entfernt worden ist, wird abweichend von der Prozessierung gemäß 6 gemäß der hier beschriebenen Alternative nicht sofort ein metallisches Material (z.B. Kobalt) abgeschieden. Statt dessen wird das Bilden der Silizidierung in einem späteren Verfahrensschritt durchgeführt und das Bilden der Siliziumoxid-Deckschicht 605 wird ebenfalls erst später durchgeführt. Gemäß der beschriebenen Alternative wird der dritte Photolithographie-Schritt zum Bilden eines Kontaktbereichs der Bottom-Gate-Elektrode 304 unmittelbar nach dem Vervollständigen der Top-Gate-Elektrode 603 durchgeführt. Nachdem dadurch ein Kontaktloch zum Kontaktieren der Bottom-Elektrode 603 erzeugt worden ist, wird die gesamte freiliegende Oberfläche der Top-Gate-Elektrode 603, der mittels des Kontaktlochs freigelegte Oberflächenbereich der Bottom-Gate-Elektrode 304 und die freigelegten Source-/Drain-Bereiche 105, 106 in einem gemeinsamen Verfahrensschritt silizidiert. Diese Prozessierung ist besonders ökonomisch, da mehrere Silizid-Kontaktierungselemente 901 in einem gemeinsamen Verfahrensschritt gebildet werden. Danach wird eine Siliziumoxid-Deckschicht 605 gebildet, und schließlich wird die Schichtenfolge 900 erhalten. Daraus resultiert in der Querschnittsansicht A-A' gemäß 1 ein Doppelgate-Feldeffekttransistor gemäß 6.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] "Silicon Wafer Bonding Technology for VLSI and MEMS applications", Iyer, SS, Auberton-Herve, AJ (eds.), Inspec IEE, 2002
[2] Tserepi, A, Tamis, C, Gogolides, E, Nassiopoulou, AG (2003) PhysStatSol A 197, 163
[3] Lehmann, Volker "Electrochemistry of Silicon", Kapitel 6 Wiley-VCH-Verlag, 2002

100: Doppelgate-Feldeffekttransistor
101: aktiver Bereich
102: Gate-definierender Bereich
103: Bottom-Gate-Kontaktloch-definierender Bereich
104: Zusatz-Kontaktloch-definierender Bereich
105: erster Source-/Drain-Bereich
106: zweiter Source-/Drain-Bereich
107: Top-Gate-Bereich
108: Bottom-Gate-Bereich
109: monokristallines Silizium
110: Siliziumoxid
111: Metall
112: Silizid
113: Siliziumnitrid
114: Poly-Silizium
115: Hoch-Porosität-Silizium
116: Nieder-Porosität-Silizium
117: p⁺⁺-Silizium
118: n^–-Silizium
200: Schichtenfolge
201: Bulk-Silizium-Wafer
202: p⁺⁺-Silizium-Schicht
203: n^–-Silizium-Schicht
204: hochporöse Silizium-Schicht
205: niederporöse Silizium-Schicht
206: einkristalline Silizium-Schicht
300: Schichtenfolge
301: Siliziumoxid-Struktur
302: Siliziumnitrid-Struktur
303: erste Gate-isolierende Schicht
304: erste Gate-Elektrode
305: Siliziumnitrid-Schicht
306: Siliziumoxid-Schicht
307: Siliziumnitrid-Spacer
400: Schichtenfolge
401: Siliziumnitrid-Deckschicht
402: Siliziumoxid-Deckschicht
403: kristalline Silizium-Struktur
500: Schichtenfolge
501: Handle-Wafer
600: Doppelgate-Feldeffekttransistor
601: zusätzliche Siliziumnitrid-Spacer
602: zweite Gate-isolierende Schicht
603: zweite Gate-Elektrode
604: Silizid-Anschlüsse
605: Siliziumoxid-Deckschicht
606: Kanal-Bereich
700: Schichtenfolge
701: Via-Kontakte
800: Schichtenfolge
801: Via-Kontakt
802: Silizid-Kontaktierungselemente
900: Schichtenfolge
901: gemeinsame Silizid-Kontaktierungselemente

Claims

Verfahren zum Herstellen einer Schicht-Anordnung, bei dem • auf einem Hilfs-Substrat eine poröse Silizium-Schicht als Opfer-Schicht gebildet wird; • auf der Opfer-Schicht eine erste Halbleiter-Schicht gebildet wird; • auf der ersten Halbleiter-Schicht eine erste elektrisch isolierende Schicht gebildet wird; • auf der ersten elektrisch isolierenden Schicht eine elektrisch leitfähige Schicht gebildet wird; • die elektrisch leitfähige Schicht lateral strukturiert wird; • die erste elektrisch isolierende Schicht, die Opfer-Schicht und die erste Halbleiter-Schicht gemeinsam unter Verwendung der lateral strukturierten elektrisch leitfähigen Schicht als Maske lateral strukturiert werden; • angrenzend an Seitenwänden der strukturierten Opfer-Schicht und der strukturierten ersten Halbleiter-Schicht eine Halbleiter-Struktur gebildet wird; • ein Substrat über der strukturierten elektrisch leitfähigen Schicht befestigt wird; • Material des Hilfs-Substrats entfernt wird, so dass die Opfer-Schicht freigelegt wird; • die Opfer-Schicht selektiv entfernt wird, womit ein Graben gebildet wird; • in dem Graben eine zweite elektrisch isolierende Schicht und auf dieser eine elektrisch leitfähige Struktur gebildet wird.
Verfahren nach Anspruch 1, bei dem als Hilfs-Substrat ein Bulk-Halbleiter-Substrat verwendet wird.
Verfahren nach Anspruch 1 oder 2, bei dem als Hilfs-Substrat ein Bulk-Silizium-Substrat verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem als poröse Silizium-Schicht eine Silizium-Schicht mit einer ersten Porosität und eine darauf angeordnete Silizium-Schicht mit einer zweiten Porosität verwendet wird, wobei die erste Porosität größer als die zweite Porosität ist.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem als erste Halbleiter-Schicht eine einkristalline Silizium-Schicht verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem als elektrisch leitfähige Schicht eine polykristalline Silizium-Schicht verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 6, bei dem als Halbleiter-Struktur einkristallines Silizium-Material verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem das selektive Entfernen der Opfer-Schicht mittels eines Ätz-Verfahrens realisiert wird, mittels welchem Material der Opfer-Schicht selektiv bezüglich Material der Halbleiter-Struktur entfernt wird.
Verfahren nach einem der Ansprüche 1 bis 8, bei dem als Material für die elektrisch leitfähige Struktur polykristallines Silizium verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem zwischen dem Hilfs-Substrat und der Opfer-Schicht eine zweite Halbleiter-Schicht gebildet wird.
Verfahren nach Anspruch 10, bei dem als zweite Halbleiter-Schicht eine p-dotierte Silizium-Schicht und eine darauf angeordnete n-dotierte Silizium-Schicht verwendet wird.
Verfahren nach Anspruch 11, bei dem die Dotierstoffkonzentration der p-dotierten Silizium-Schicht größer ist als die Dotierstoffkonzentration der n-dotierten Silizium-Schicht.
Verfahren nach Anspruch 12, bei dem als zweite Halbleiter-Schicht eine Germanium-Silizium-Schicht und eine darauf angeordnete n-dotierte Silizium-Schicht verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 13, bei dem vor dem Befestigen des Substrats eine elektrisch isolierende Struktur mit planarer Oberfläche auf der Schichtenfolge aus dem prozessierten Hilfs-Substrat gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 14, bei dem das Substrat mittels Bondens befestigt wird.
Verfahren nach einem der Ansprüche 1 bis 15, bei dem auf die Halbleiter-Struktur und/oder auf die elektrisch leitfähige Struktur und/oder auf die lateral strukturierte elektrisch leitfähige Schicht ein metallisches Material aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 16, bei dem die Schicht-Anordnung als Doppelgate-Feldeffekttransistor eingerichtet wird.
Verfahren nach Anspruch 17, bei dem • die erste Halbleiter-Schicht als Kanal-Bereich eingerichtet wird; • die Halbleiter-Struktur als Source-/Drain-Bereiche eingerichtet werden; • die elektrisch leitfähige Schicht als erste Gate-Elektrode eingerichtet wird; • die erste elektrisch isolierende Schicht als erste Gateisolierende Schicht eingerichtet wird; • die elektrisch leitfähige Struktur als zweite Gate-Elektrode eingerichtet wird; • die zweite elektrisch isolierende Schicht als zweite Gate-isolierende Schicht eingerichtet wird.
Schicht-Anordnung, • mit einem Hilfs-Substrat; • mit einer porösen Silizium-Schicht als Opfer-Schicht auf dem Hilfs-Substrat; • mit einer ersten Halbleiter-Schicht auf der Opfer-Schicht; • mit einer ersten elektrisch isolierenden Schicht auf der ersten Halbleiter-Schicht; • mit einer elektrisch leitfähigen Schicht auf der ersten elektrisch isolierenden Schicht; • wobei die elektrisch leitfähige Schicht lateral strukturiert ist; • wobei die erste elektrisch isolierende Schicht, die Opfer-Schicht und die erste Halbleiter-Schicht gemeinsam unter Verwendung der lateral strukturierten elektrisch leitfähigen Schicht als Maske lateral strukturiert sind; • mit einer Halbleiter-Struktur angrenzend an Seitenwänden der strukturierten Opfer-Schicht und der strukturierten ersten Halbleiter-Schicht; • mit einem Substrat, das über der strukturierten elektrisch leitfähigen Schicht befestigt ist.