DE10219857B4

DE10219857B4 - PLL-Schaltung und Verfahren zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung empfangenen Signals

Info

Publication number: DE10219857B4
Application number: DE10219857A
Authority: DE
Inventors: Thomas Duda; Jörg Dr. Bonhaus
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2002-05-03
Filing date: 2002-05-03
Publication date: 2006-01-05
Anticipated expiration: 2022-05-04
Also published as: CN1455513A; US6836188B2; DE10219857A1; US20040012448A1; CN1237719C

Abstract

PLL-Schaltung zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung (31) empfangenen Signals mit:
a) einer Phasenvergleichsschaltung (18) zur Erzeugung eines Phasendifferenzsignals, das die Phasendifferenz zwischen dem empfangenen Signal und einem rückgekoppelten Ausgangssignal der PLL-Schaltung (17) angibt;
b) einem Schleifenfilter (1) zum Filtern des erzeugten Phasendifferenzsignals;
c) einem durch das gefilterte Phasendifferenzsignal gesteuerten Oszillator (27) zur Erzeugung des Ausgangssignals der PLL-Schaltung (17);
dadurch gekennzeichnet,
dass
d) das Schleifenfilter (1) ein digitales Filter ist und eine nicht lineare punktsymmetrische Übertragungsfunktion mit drei Übertragungsbereichen (I, II, III) aufweist,
(d1) wobei in einem ersten Übertragungsbereich (I) das Schleifenfilter (1) bei einer geringen Phasendifferenz bis zu einem ersten Schwellenwert (PD₁) eine Signalverstärkung von null aufweist,
(d2) wobei in einem zweiten Übertragungsbereich (II) das Schleifenfilter (I) bei einer mittleren Phasendifferenz zwischen dem ersten Schwellenwert (PD₁) und einem zweiten Schwellenwert (PD₂) eine nicht lineare Signalverstärkung aufweist,
(d3) wobei...

Description

Die Erfindung betrifft eine PLL-Schaltung zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung empfangenen Signals und insbesondere des Eigenjitters eines Signals, das von einer Takt- und Datenrückgewinnungsschaltung (CDR) innerhalb eines Empfängers abgegeben wird.

Die US 5402425 beschreibt eine PLL-Schaltung mit einer Phasenvergleichsschaltung zur Verminderung von Jitter. Die Schaltung enthält eine Phasenvergleichsschaltung, eine Steuereinrichtung sowie einen spannungsgesteuerten Oszillator. Der Steuerschaltkreis enthält einen Operationsverstärker, dessen Ausgangssignal über eine Rückkoppelschleife rückgekoppelt ist. Das Gleichspannungssignal, welches die Phasendifferenz zwischen zwei Impulsen angibt, wird an zwei antiparallel verschaltete Dioden angelegt, die über einen Widerstand am Eingang des Operationsverstärkers verbunden sind. Ist die PLL-Schaltung eingerastet, das heißt, ist die Phasendifferenz Null bzw. annähernd Null, ist die Ausgangsspannung des analogen Steuerschaltkreises konstant. Ist die PLL-Schaltung nicht eingerastet bzw. nimmt die Phasendifferenz zu, nimmt die Verstärkung des analogen Steuerschaltkreises ebenfalls zu, sodass die Phasendifferenz wieder ausgeglichen werden kann.

Die US 5589795 beschreibt ein digitales Schleifenfilter für eine PLL-Schaltung mit Integratorschaltkreisen und Schwellenwert-Detektoren.

Die DE 3817305 A1 beschreibt eine digitale PLL-Schaltung, wobei ein digitales Tiefpassfilter mit einer nicht linearen Umwandlungseinrichtung zur Umwandlung des Ausgangssignals des digitalen Tiefpassfilters in nicht linearer Weise vorgesehen ist.

Die DE 10022486 C1 beschreibt einen digitalen Phasenregelkreis mit einem digitalen Schleifenfilter.

1 zeigt eine ADPLL-Schaltung (ADPLL: All Digital Phase Locked Loop) nach dem Stand der Technik. PLL-Schaltungen können entweder analog oder digital aufgebaut werden. PLL-Schaltungen sind Phasenregelkreise und dienen zur Frequenz- und Phasensynchronisation zweier Schwingungen. Dabei bestehen PLL-Schaltungen im wesentlichen aus einer Phasenvergleichsschaltung zur Erzeugung eines Phasendifferenzsignals, welche die Phasendifferenz zwischen einem Empfangssignal und einem rückgekoppelten Ausgangssignal der PLL-Schaltung bestimmt, einem nachgeschalteten Schleifenfilter zum Filtern des erzeugten Phasendifferenzsignals und einem durch das gefilterte Phasendifferenz gesteuertem Oszillator, der das Ausgangssignal der PLL-Schaltung generiert.

2a zeigt ein digitales Schleifenfilter nach dem Stand der Technik (P-Regler), das innerhalb einer herkömmlichen ADPLL-Schaltung, wie sie in 1 dargestellt ist, eingesetzt wird. 2b zeigt die zugehörige Übertragungskennlinie des in 2a dargestellten herkömmlichen digitalen Schleifenfilters (P-Regler).

PLL-Schaltungen sind Schaltungen, bei denen eine Frequenz durch eine Referenzfrequenz synchronisiert wird, bis das Ausgangssignal und das Referenzsignal in Frequenz und Phase übereinstimmen. Bei dem Empfangssignal handelt es sich in der Regel um ein Referenztaktsignal. Wird das Referenztaktsignal durch eine Takt- und Datenrückgewinnungsschaltung CDR (Clock Data Recovery) innerhalb eines Empfängers gewonnen, weist das Empfangssignal einen Jitter auf, der sich aus dem Eigenjitter der Takt- und Datenrückgewinnungsschaltung CDR und aus einem Datenjitter zusammensetzt.

Eine herkömmliche PLL-Schaltung mit dem in 2 dargestellten Schleifenjitter dient zur Stabilisierung des angelegten Referenztaktsignals. Eine herkömmliche PLL-Schaltung, wie sie in 1 dargestellt ist, wirkt wie ein Tiefpassfilter bei dem hochfrequente Signalanteile weggefiltert werden und niederfrequente Signalanteile des angelegten Referenztaktsignals durchgelassen werden. Hierdurch unterdrückt die PLL-Schaltung hochfrequente Signalstörungen, kann aber einem langsamen Wegwandern des Referenztaktsignals folgen, wenn sich die Frequenz des Referenztaktsignals ändert.

6a zeigt den Eigenjitter des Referenztaktsignals, das beispielsweise von einer Takt- und Datenrückgewinnungsschaltung CDR generiert wird und an die Phasenvergleichsschaltung innerhalb der PLL-Schaltung angelegt wird.

Die herkömmliche PLL-Schaltung nach dem Stand der Technik, wie sie in 1 dargestellt ist, enthält einen linearen P-Regler bzw. ein lineares Schleifenfilter, wie es in 2a dargestellt ist. Durch die lineare Übertragungsfunktion des digitalen Schleifenfilters, wie es in 2b dargestellt ist, werden die Signalanteile des Eigenjitters des Empfangssignals wie er in 6a dargestellt ist, entsprechend dem eingestellten Verstärkungsfaktor k verstärkt. Der durch die Takt- und Datenrückgewinnungsschaltung CDR erzeugte Eigenjitter wird entsprechend dem eingestellten Verstärkungsfaktor k des digitalen Schleifenfilters verstärkt. Je größer der eingestellte Verstärkungsfaktor k ist, desto höher ist auch die Verstärkung des Eigenjitter-Signalanteils. Wird der Verstärkungsfaktor k des linearen P-Reglers, wie er in 2a dargestellt ist, klein eingestellt, wird zwar die Verstärkung des Eigenjitters ebenfalls reduziert, jedoch ist die ADPLL-Schaltung bei einem zu klein eingestellten Verstärkungsfaktor k nicht mehr in der Lage, dem von der Takt- und Datenrückgewinnungsschaltung CDR abgegebenen Referenztaktsignal zu folgen. In diesem Falle entfernt sich die Frequenz des durch die PLL-Schaltung stabilisierten Taktsignals von der Frequenz des empfangenen Datensignals und es kann bei der Übernahme der empfangenen Daten in ein durch das stabilisierte Taktsignal getaktete Datenregister zu Datenverlusten kommen.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine PLL-Schaltung zu schaffen, die in der Lage ist, den Eigenjitter eines bei einer Regelschaltung empfangenen Signals vollständig zu eliminieren und die einer Frequenzänderung des empfangenen Signals folgen kann.

Diese Aufgabe wird erfindungsgemäß durch eine PLL-Schaltung mit den im Patentanspruch 1 angegebenen Merkmalen und durch ein Verfahren mit den im Patentanspruch 6 angegebenen Merkmalen gelöst.

Die Erfindung schafft eine PLL-Schaltung zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung empfangenen Signals mit
einer Phasenvergleichsschaltung zur Erzeugung eines Phasendifferenzsignals, das die Phasendifferenz zwischen dem empfangenen Signal und einem rückgekoppelten Ausgangssignal der PLL-Schaltung angibt,
einem Schleifenfilter zum Filtern des erzeugten Phasendifferenzsignals, einem durch das gefilterte Phasendifferenzsignal gesteuerten Oszillator zur Erzeugung des Ausgangssignals der PLL-Schaltung,
wobei das Schleifenfilter eine nicht lineare Übertragungsfunktion aufweist.

Die Übertragungsfunktion ist bei einer bevorzugten Ausführungsform der PLL-Schaltung bezüglich des Nullpunktes punktsymmetrisch.

Dies bietet den Vorteil, dass der Eigenjitter, der ebenfalls symmetrisch zum Nullpunkt auftritt, vollständig in beiden Richtungen der Amplitude der Phasendifferenz eliminiert wird.

Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen PLL-Schaltung weist die nicht lineare Übertragungsfunktion des Schleifenfilters drei Übertragungsbereiche auf
wobei in einem ersten Übertragungsbereich das Schleifenfilter bei einer geringen Phasendifferenz bis zu einem ersten Schwellenwert eine Signalverstärkung mit dem Faktor null aufweist,
wobei in einem zweiten Übertragungsbereich das Schleifenfilter bei einer mittleren Phasendifferenz zwischen dem ersten Schwellenwert und einem zweiten Schwellenwert eine nicht lineare Signalverstärkung aufweist,
wobei in einem dritten Übertragungsbereich das Schleifenfilter bei einer hohen Phasendifferenz, die größer ist als der zweite Schwellenwert, eine konstante maximale Signalamplitude aufweist.

Das Schleifenfilter ist digital aufgebaut.

Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen PLL-Schaltung umfasst das digitale Schleifenfilter
einen Koeffizientenspeicher zum Speichern von Signalverstärkungskoeffizienten und einen von dem Phasendifferenzsignal gesteuerten Multiplexer, der die gespeicherten Signalverstärkungskoeffizienten an einen Multiplizierer durchschaltet, der das Phasendifferenzsignal mit dem durchgeschalteten Signalverstärkungskoeffizienten multipliziert.

Der Koeffizientenspeicher des erfindungsgemäßen digitalen Schleifenfilters ist vorzugsweise programmierbar.

Bei der Regelungsschaltung handelt es sich vorzugsweise um eine Schaltung zur Takt- und Datenrückgewinnung innerhalb eines Empfängers, wobei das rückgewonnene Taktsignal an die Phasenvergleichsschaltung angelegt wird.

Die Erfindung schafft ferner ein Verfahren zur Eliminierung des Eigenjitters eines von einer Regelungsschaltung empfangenen Signals mit den folgenden Schritten, nämlich Berechnen der Phasendifferenz zwischen der Phase des von der Regelungsschaltung empfangenen Signals und einer Soll-Phase, Verstärken des von der Regelungsschaltung empfangenen Signals, wobei das empfangene Signal in Abhängigkeit von der berechneten Phasendifferenz nicht linear verstärkt wird.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zur Eliminierung des Eigenjitters eines von einer Regelungsschaltung empfangenen Signals wird die berechnete Phasendifferenz mit programmierbaren Phasendifferenz-Schwellenwerten verglichen,
wobei in einem ersten Übertragungsbereich bei einer geringen Phasendifferenz bis zu einem ersten Phasendifferenz-Schwellenwert das von der Regelungsschaltung empfangene Signal mit einem Signalverstärkungsfaktor von null verstärkt wird,
wobei in einem zweiten Übertragungsbereich bei einer mittleren Phasendifferenz zwischen dem ersten Phasendifferenz-Schwellenwert und einem zweiten Phasendifferenz-Schwellenwert das von der Regelungsschaltung empfangene Signal in Abhängigkeit von der berechneten Phasendifferenz mit programmierbaren Signalverstärkungsfaktoren nicht linear verstärkt wird, und wobei in einem dritten Übertragungsbereich bei einer hohen Phasendifferenz, die größer ist als der zweite Phasendifferenz-Schwellenwert, das von der Regelungsschaltung empfangene Signal mit einer konstanten maximalen Signalamplitude ausgegeben wird.

Das erfindungsgemäße Verfahren wird vorzugsweise durch einen Signalprozessor durchgeführt.

Bei dem Signalprozessor handelt es sich vorzugsweise um einen digitalen Signalprozessor DSP.

Im weiteren werden bevorzugte Ausführungsformen der erfindungsgemäßen PLL-Schaltung und des erfindungsgemäßen Verfahrens zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung empfangenen Signals unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.

Es zeigen:
1 eine PLL-Schaltung nach dem Stand der Technik;
2a ein Schleifenfilter nach dem Stand der Technik;
2b eine Übertragungsfunktion des herkömmlichen Schleifenfilters nach dem Stand der Technik;
3a eine bevorzugte Ausführungsform eines Schleifenfilters gemäß der Erfindung;
3b eine weitere bevorzugte Ausführungsform des erfindungsgemäßen Schleifenfilters
4a eine Übertragungsfunktion des in 3 dargestellten erfindungsgemäßen Schleifenfilters;
4b eine weitere Übertragungsfunktion eines analogen Schleifenfilters;
5 eine Empfangsschaltung, die die erfindungsgemäße PLL-Schaltung zur Referenztaktstabilisierung einsetzt;
6a den Eigenjitter des von der Takt- und Datenrückgewinnungsschaltung CDR abgegebenen Referenztaktsignals;
6b den ausgeregelten Eigenjitter des von der erfindungsgemäßen PLL-Schaltung abgegebenen stabilisierten Ausgangstaktsignals gemäß Bild 6a.
7 ein Ablaufdiagramm einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zur Eliminierung von Eigenjitter eines Empfangssignals.
3a zeigt eine erste Ausführungsform eines Schleifenfilters mit nicht linearer Übertragungsfunktion für die erfindungsgemäße PLL-Schaltung zur Eliminierung des Eigenjitters eines Empfangssignals. Das in 3 dargestellte Schleifenfilter 1 ist digital aufgebaut. Bei einer alternativen Ausführungsform ist das Schleifenfilter analog aufgebaut.
Das in 3a dargestellte digitale Schleifenfilter 1 ist ein nicht linearer P-Regler, der in der erfindungsgemäßen PLL-Schaltung eingesetzt wird. Das digitale Schleifenfilter 1 besitzt einen Signaleingang 2 zum Empfang eines digitalen Datenabweichungssignals über eine Signalleitung 3. Das an dem Signaleingang 2 anliegende Phasendifferenzsignal wird über eine interne Leitung 4 an einen Verzweigungsknoten 5 geführt und steuert über eine interne Steuerleitung 6 einen in dem Schleifenfilter 1 enthaltenen Multiplexer 7. Der Verzweigungsknoten 5 ist ferner über eine interne Leitung 8 an einen Multiplizierer 9 angeschlossen. Der Ausgang des Multiplexers 7 ist ebenfalls über eine Leitung 10 mit dem Multiplizierer 9 verbunden. Der Multiplizierer 9 multipliziert den Ausgangswert des Multiplexers 7 mit dem Phasendifferenzwert bzw. Phasendifferenzsignal und gibt das gewichtete Phasendifferenz signal über eine Leitung 11 an einen Signalausgang 12 des digitalen Schleifenfilters 1 ab.
Der Multiplexer 7 weist eine Vielzahl von Signaleingängen 13 auf, die über Leitungen 14 mit Koeffizientenspeicherplätzen 15 innerhalb eines Registers 16 verbunden sind. Die Signalverstärkungskoeffizienten K_I des Registers 16 sind bei einer Ausführungsform der erfindungsgemäßen PLL-Schaltung einstellbar bzw. programmierbar.
Der Multiplexer 7 wird über die Steuerleitung 6 durch das Phasendifferenzsignal, das an dem Eingang 2 des digitalen Schleifenfilters 1 anliegt, gesteuert und schaltet in Abhängigkeit von dem angelegten Phasendifferenzwert einen Eingang 13-i an die Ausgangsleitung 10 zur Multiplikation mit dem Phasendifferenzsignal durch.
3b zeigt eine vereinfachte Ausführungsform des erfindungsgemäßen digitalen Schleifenfilters 1. Bei dieser Ausführungsform sind die Ausgangswerte der Übertragungsfunktion direkt in dem Speicher 16 abgespeichert. Der Vorteil dieser Ausführungsform besteht darin, dass kein Multiplizierer notwendig ist.
4a zeigt die Übertragungsfunktion bei einem Ausführungsbeispiel des erfindungsgemäßen digitalen Schleifenfilters 1, wie es in den 3a, 3b dargestellt ist. Der an dem Signaleingang 2 des digitalen Schleifenfilters 1 anliegende Phasendifferenzwert wird entsprechend der eingestellten nicht linearen Übertragungsfunktion multipliziert und als gewichteter Phasendifferenzwert an den Ausgang 12 des Schleifenfilters 1 abgegeben. Wie man aus 4a erkennen kann, ist die Übertragungsfunktion punktsymmetrisch zu dem Phasendifferenzwert null.
In einem ersten Übertragungsbereich I des Schleifenfilters 1 ist der Phasendifferenzwert gering und die gespeicherten Sig nalverstärkungskoeffizienten sind für diesen Übertragungsbereich bis zu einem ersten Phasendifferenzschwellenwert PD1 null. Liegt der an dem Signaleingang 2 des Schleifenfilters 1 angelegte Phasendifferenzwert in dem ersten Übertragungsbereich I, d.h. zwischen dem negativen ersten Phasendifferenzschwellenwert –PD1 und dem positiven Schwellenwert +PD1 schaltet der Multiplexer 7 in Abhängigkeit von dem Phasendifferenzwert den in dem Register 16 abgespeicherten Signalverstärkungskoeffizienten K_i, der den Wert null aufweist an den Ausgang 10-durch.
Befindet sich der Phasendifferenzwert in einem zweiten Übertragungsbereich II, d.h. zwischen dem ersten Phasendifferenz-Schwellenwert PD1 und einem zweiten Phasendifferen-Schwellenwert PD2, wird der angelegte Phasendifferenzwert nicht linear verstärkt. In einer weiteren Ausführungsform kann die Verstärkung von der Phasendifferenz dem Bereich II linear sein.
Befindet sich der angelegte Phasendifferenzwert in einem dritten Übertragungsbereich III, d.h. ist die Phasendifferenz größer als der zweite Schwellenwert PD2, wird der zweite Phasendifferenzwert auf einen Maximalwert out_max begrenzt.
Das Schleifenfilter 1 kann bei einer alternativen Ausführungsform analog aufgebaut werden. 4b zeigt eine Übertragungsfunktion eines Schleifenfilters 1, das aus analogen Komponenten besteht.
Der Eigenjitter des von der Takt- und Datenrückgewinnungsschaltung CDR abgegebenen Signals weist niedrige Amplituden auf. In dem Übertragungsbereich I wird der Eingangsjitter aufgrund des Signalverstärkungsfaktors von null durch das digitale Schleifenfilter 1 gemäß der Erfindung vollständig entfernt bzw. eliminiert. In dem Bereich II, d.h. zwischen dem ersten Phasendifferenz-Schwellenwert PD1 und dem zweiten Phasendifferenz-Schwellenwert PD2 wird das angelegte Phasendif ferenzsignal nicht linear entsprechend den eingestellten Koeffizienten verstärkt. Liegt der angelegte Phasendifferenzwert über dem zweiten Schwellenwert bzw. Maximalwert PD2 wird der Phasendifferenzwert bzw. das Phasendifferenzsignal mit einem maximalen Signalverstärkungsfaktor k_max zu einem maximalen Ausgangssignal out_max multipliziert bzw. verstärkt. Hierdurch ist die PLL-Schaltung in der Lage dem Signal mit Amplituden über diesen Maximalwert hinaus unbegrenzt zu folgen.
5 zeigt ein Anwendungsbeispiel für die erfindungsgemäße PLL-Schaltung zur Eliminierung von Eigenjitter. Die PLL-Schaltung 17 gemäß der Erfindung enthält das in 3 dargestellte Schleifenfilter 1. Die PLL-Schaltung 17 enthält ferner eine Phasenvergleichsschaltung 18 mit einem ersten Signaleingang 19 und einem zweiten Signaleingang 20. Die Phasenvergleichsschaltung 18 besitzt einen Signalausgang 21, der über eine Leitung 22 mit dem Eingang 2 des digitalen Schleifenfilter 1 verbunden ist. Die Phasenvergleichsschaltung 18 ist über ihren Signaleingang 19 und eine interne Leitung 23 mit einem Eingang 24 der PLL-Schaltung 17 verbunden.
Der Ausgang 12 des Schleifenfilters 1 ist über eine Leitung 25 mit einem Eingang 26 eines gesteuerten Oszillators 27 verbunden. Ist die erfindungsgemäße PLL-Schaltung 17 digital aufgebaut, handelt es sich bei dem gesteuerten Oszillator 27 um einen digital gesteuerten Oszillator DCO. Ist die erfindungsgemäße PLL-Schaltung 17 analog aufgebaut, ist eine bevorzugte Ausführungsform des Oszillators 27 ein spannungsgesteuerter Oszillator VCO. Der gesteuerte Oszillator 27 besitzt einen Signalausgang 28, der über eine Leitung 29 mit einem Ausgang 30 der PLL-Schaltung 17 verbunden ist. Darüber hinaus wird der Ausgang 28 des Oszillators 27 über eine Rückkopplungsleitung 31 an den zweiten Signaleingang 20 der Phasenvergleichsschaltung 18 angeschlossen.
Bei dem in 5 dargestellten Anwendungsbeispiel empfängt eine Takt- und Datenrückgewinnungsschaltung 31 innerhalb ei nes Empfängers über Datenleitungen 32 Daten. Aus den empfangenen Daten gewinnt die Takt- und Datenrückgewinnungsschaltung den Empfangstakt des Datensignals und gibt das gewonnene Taktsignal CDR-CLK über eine Taktleitung 33 an den Signaleingang 24 der PLL-Schaltung 17 ab. Das empfangene Taktsignal CDR-CLK dient als Referenz-Taktsignal für die PLL-Schaltung 17 und gelangt über die interne Leitung 23 an den ersten Signaleingang 19 der Phasenvergleichsschaltung 18. Die Phasenvergleichsschaltung 18 vergleicht die Phase des angelegten Referenztaktsignals mit der Phase des über die Leitung 31 rückgekoppelten Ausgangssignals des gesteuerten Oszillators 27 und bildet ein Phasendifferenzsignal, das über die Leitung 22 an den Signaleingang 2 des Schleifenfilters 1 angelegt wird. Das Schleifenfilter 1 filtert das Phasendifferenzsignal, indem es eine Signalverstärkung entsprechend der in 4 dargestellten Übertragungsfunktion durchführt. Die Signalverstärkung des angelegten Phasendifferenzsignals bzw. Phasendifferenzwertes ist dabei nicht linear und erfolgt vorzugsweise entsprechend einer Übertragungsfunktion, die zu dem Nullwert des Phasendifferenzsignals punktsymmetrisch ist. Die PLL-Schaltung 17 gemäß der Erfindung unterdrückt aufgrund des Übertragungsbereichs I den durch die CDR-Schaltung 31 erzeugten Eigenjitter vollständig. Die PLL-Schaltung 17 ist jedoch in der Lage, einer langsamen Frequenzänderung des Referenztaktsignals CDR-CLK unbegrenzt zu folgen. Ändert sich die Datenübertragungsrate des an die CDR-Schaltung 31 angelegten Datensignals, folgt die Taktfrequenz des durch die PLL-Schaltung 17 erzeugten stabilisierten Taktsignals dieser Datenfrequenzänderung.
Bei dem in 5 dargestellten Beispiel ist der Signalausgang der PLL-Schaltung 17 über eine Taktleitung 34 mit einem Taktsignaleingang 35 eines Datenregisters 36 verbunden. Das Datenregister 36 ist eingangsseitig mit Datenleitungen 37 der Takt- und Datenrückgewinnungsschaltung 31 verbunden und empfängt die rückgewonnenen Daten. Das Datenregister 36 wird mit dem von dem Eigenjitter der CDR-Schaltung 31 befreiten stabi lisierten Taktsignal CLK_out getaktet, so dass die von dem Datenregister 36 über Datenleitungen 38 abgegebenen Daten von dem Eigenjitter der CDR-Schaltung 31 ebenfalls befreit sind. Ändert sich die Datenübertragungsrate der durch die CDR-Schaltung 31 empfangenen Daten und somit die Frequenz des generierten Referenztaktsignals CDR-CLK folgt die PLL-Schaltung 17 dieser Frequenzänderung und taktet das Datenregister 36 mit der geänderten Taktfrequenz. Hierdurch wird sichergestellt, dass die Datenempfangsfrequenz der durch die CDR-Schaltung 17 empfangenen Daten und die Taktrate des von der PLL-Schaltung 17 abgegebenen stabilisierten Taktsignals CLK_out nicht voneinander abweichen, so dass keine Datenverluste auftreten können.
6a zeigt den Eigenjitter des von der CDR-Schaltung 31 abgegebenen rückgewonnenen Referenztaktsignals CDR-CLK am Signaleingang 24 der PLL-Schaltung 17.
6b zeigt den ausgeregelten Eigenjitter des von der PLL-Schaltung 17 abgegebenen stabilisierten Taktsignals CLK_out am Signalausgang 30 der PLL-Schaltung 17. bei einem Eingangssignal (hier Eigenjitter CDR) gemäß Bild 6a. Wie man aus 6b erkennen kann, wird bei der erfindungsgemäßen PLL-Schaltung 17 der intrinsische Jitter bzw. der Eigenjitter der CDR-Schaltung 31 vollständig entfernt. Der intrinsische Jitter wird um den Nullpunkt mit Hilfe des nicht linearen P-Reglers 1 bzw. des nicht linearen Schleifenfilters 1 entfernt.
7 zeigt ein Ablaufdiagramm einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zur Eliminierung des Eigenjitters eines von der Regelungsschaltung 31 abgegebenen Signals.
Bei dem erfindungsgemäßen Verfahren wird zunächst die Phasendifferenz zwischen der Phase des von der Regelungsschaltung empfangenen Signals und einer Soll-Phase bestimmt und an schließend das von der Regelungsschaltung empfangene Signal in Abhängigkeit von dem ermittelten Phasendifferenzwert nicht linear verstärkt. Dabei wird die berechnete Phasendifferenz vorzugsweise mit programmierbaren Phasendifferenz-Schwellenwerten verglichen.
Nach einem Startschritt S₀ wird in einem ersten Schritt S₁ die Phasendifferenz bzw. der Phasendifferenzwert zwischen der Phase des empfangenen Referenztaktsignals und einer Soll-Phase berechnet.
In einem Schritt S₂ wird der berechnete Phasendifferenzwert (Phase Error) P_E mit einem maximalen Schwellenwert P_D2 verglichen. Ist die Phasenabweichung P_E größer als der maximale zweite Schwellenwert PD2 wird das angelegte Phasendifferenzsignal bzw, der Phasendifferenzwert PE mit einem maximalen Signalverstärkungsfaktor k_max in einem Schritt S₃ verstärkt und als maximales Ausgangssignal Out_max ausgegeben und mit Schritt S₁₁ beendet.
Falls die in dem Schritt S₁ berechnete Phasenabweichung bzw. Phasendifferenz PE niedriger ist als der maximal zweite Phasendifferenz-Schwellenwert PD₂ wird in einem Schritt S₄ die Phasendifferenz mit einem zweiten niedrigeren Schwellenwert PD₁ verglichen. Wird festgestellt, dass die ermittelte Phasendifferenz PE größer ist als der erste kleinere Schwellenwert PD₁, wird die Phasendifferenz PE nicht linear entsprechend den programmierten Signalverstärkungsfaktoren k_i in einem Schritt S₅ multipliziert abgegeben und mit Schritt S₁₁ beendet.
Wird in dem Schritt S₄ festgestellt, dass der berechnete Phasendifferenzwert PE auch unterhalb des ersten niedrigeren Schwellenwertes PD₁ liegt, wird in einem Schritt S₆ die Phasendifferenz PE mit dem negativen ersten Schwellenwert –PD₁ verglichen. Falls der Phasendifferenzwert PE größer ist als der negative erste Schwellenwert PD₁, befindet sich die Pha sendifferenz im Übertragungsbereich I der in 4 dargestellten Übertragungsfunktion und der Phasendifferenzwert wird mit einem Signalverstärkungsfaktor von null in einem Schritt S₇ multipliziert und mit Schritt S₁₁ beendet. Hierdurch wird der Eigenjitter mit seinen niedrigen Amplituden eliminiert.
Falls im Schritt S₆ festgestellt wird, dass die Phasendifferenz kleiner ist als der negative erste Schwellenwert PD₁, wird in einem Schritt S₈ geprüft, ob der berechnete Phasendifferenzwert PE größer oder kleiner ist als der negative zweite maximale Schwellenwert PD₂. Falls die Phasendifferenz P_E größer ist als der negative zweite Schwellenwert –PD₂, befindet sich der Phasendifferenzwert in dem Übertragungsbereich II_B und die Phasendifferenz PE wird entsprechend einer nicht linearen Übertragungsfunktion in einem Schritt S9 mit einem Signalverstärkungsfaktor K_i multipliziert und mit Schritt S₁₁ beendet.
Ist die berechnete Phasendifferenz PE niedriger als der negative zweite Phasendifferenzwert –PD₂, und befindet sich somit der Phasendifferenzwert in dem Übertragungsfunktionsbereich III_B, wird der Phasendifferenzwert in einem Schritt S₁₀ mit einem maximalen Verstärkungsfaktor k_max zu dem maximal möglichen negativen Ausgangssignalwert –Out_max multipliziert, ausgegeben und mit Schritt S₁₁ beendet.
Das erfindungsgemäße Verfahren wird vorzugsweise in einem Signalprozessor implementiert. Bei dem Signalprozessor handelt es sich vorzugsweise um einen digitalen Signalprozessor DSP.
Das erfindungsgemäße Verfahren, wie es in 7 dargestellt ist, kann auch bei komplexeren Filtern eingesetzt werden. Ist die Mittenfrequenz des an die PLL-Schaltung angelegten Eingangssignals nicht identisch mit der Mittenfrequenz der PLL, so wird als Schleifenregler ein PI-Regler verwendet. Dabei wird der P-Regler innerhalb des PI-Reglers durch das digitale Schleifenfilter 1 gemäß der Erfindung gebildet. Zu dem P-Regler wird der I-Regler parallel geschaltet.
Durch Eliminierung des Eigenjitters mittels der erfindungsgemäßen PLL-Schaltung 17 wird die Jitternorm „E1ETS300011/ITU-TI.431 Multiple Access" und die Jitternorm „T1G824/ITU-TI.431" eingehalten. Neben der Einhaltung der Jitternormen bietet der erfindungsgemäße P-Regler bzw. das erfindungsgemäße Schleifenfilter 1 den Vorteil der Reduzierung des Leistungsverbrauchs und des Übersprechens bis zu einem Maximalwert.

Claims

PLL-Schaltung zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung (31) empfangenen Signals mit: a) einer Phasenvergleichsschaltung (18) zur Erzeugung eines Phasendifferenzsignals, das die Phasendifferenz zwischen dem empfangenen Signal und einem rückgekoppelten Ausgangssignal der PLL-Schaltung (17) angibt; b) einem Schleifenfilter (1) zum Filtern des erzeugten Phasendifferenzsignals; c) einem durch das gefilterte Phasendifferenzsignal gesteuerten Oszillator (27) zur Erzeugung des Ausgangssignals der PLL-Schaltung (17); dadurch gekennzeichnet, dass d) das Schleifenfilter (1) ein digitales Filter ist und eine nicht lineare punktsymmetrische Übertragungsfunktion mit drei Übertragungsbereichen (I, II, III) aufweist, (d1) wobei in einem ersten Übertragungsbereich (I) das Schleifenfilter (1) bei einer geringen Phasendifferenz bis zu einem ersten Schwellenwert (PD₁) eine Signalverstärkung von null aufweist, (d2) wobei in einem zweiten Übertragungsbereich (II) das Schleifenfilter (I) bei einer mittleren Phasendifferenz zwischen dem ersten Schwellenwert (PD₁) und einem zweiten Schwellenwert (PD₂) eine nicht lineare Signalverstärkung aufweist, (d3) wobei in einem dritten Übertragungsbereich (III) das Schleifenfilter (1) bei einer hohen Phasendifferenz, die größer ist als der zweite Schwellenwert (PD₂), eine konstante maximale Signalamplitude aufweist.
PLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das digitale Schleifenfilter (1) einen Speicher (16) zum Speichern von Signalverstärkungskoeffizienten (K_i) und einen von dem Phasendifferenzsignal gesteuerten Multiplexer (7) aufweist, der die gespeicherten Signalverstärkungskoeffizienten in Abhängigkeit von dem Phasendifferenzsignal an einen Multiplizierer (9) durchschaltet, der das Phasendifferenzsignal mit den durchgeschalteten Signalverstärkungskoeffizienten (K_i) multipliziert.
PLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das digitale Schleifenfilter (1) einen Speicher (16) zum Speichern von Ausgabewerten (out_i) des digitalen Schleifenfilters (1) und einen von dem Phasendifferenzsignal gesteuerten Multiplexer (7) aufweist, der die gespeicherten Ausgabewerte in Abhängigkeit von dem Phasendifferenzsignal durchschaltet.
PLL-Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der Speicher (16) programmierbar ist.
PLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Regelungsschaltung (31) eine Schaltung zur Takt- und Datenrückgewinnung CDR innerhalb eines Empfängers ist, wobei das rückgewonnene Taktsignal an die Phasenvergleichsschaltung (18) angelegt wird.
Verfahren zur Eliminierung des Eigenjitters eines von einer Regelungsschaltung (31) empfangenen Signals mit den folgenden Schritten: a) Berechnen der Phasendifferenz zwischen der Phase des von der Regelungsschaltung (31) empfangenen Signals (CDR-CLK) und einer Soll-Phase, b) Verstärken des von der Regelungsschaltung (31) empfangenen Signals, wobei das empfangene Signal in Abhängigkeit von der berechneten Phasendifferenz nicht-linear verstärkt wird, c) wobei die berechnete Phasendifferenz (PD) mit programmierbaren Phasendifferenz-Schwellenwerten verglichen wird, (c1) wobei in einem ersten Übertragungsbereich (I) bei einer geringen Phasendifferenz bis zu einem ersten Phasendifferenz-Schwellenwert (PD₁) das von der Regelungsschaltung empfangene Signal mit einem Signalverstärkungsfaktor von null verstärkt wird, (c2) wobei in einem zweiten Übertragungsbereich (II) bei einer mittleren Phasendifferenz zwischen dem ersten Schwellenwert (PD₁) und einem zweiten Schwellenwert (PD₂) das von der Regelungsschaltung empfangene Signal in Abhängigkeit von der berechneten Phasendifferenz (PE) mit programmierbaren Signalverstärkungsfaktoren nicht linear verstärkt wird, (c3) wobei in einem dritten Übertragungsbereich (III) bei einer hohen Phasendifferenz, die größer ist als der zweite Schwellenwert (PD₂) das von der Regelungsschaltung empfangene Signal mit einem konstanten maximalen Signalverstärkungsfaktor (k_max) verstärkt wird, so dass das Ausgangssignal den Maximalwert out_max annimmt.
Verwendung eines Signalprozessors zur Durchführung des Verfahrens nach Anspruch 6.
Signalprozessor nach Anspruch 7 dadurch gekennzeichnet, dass der Signalprozessor ein digitaler Signalprozessor (DSP) ist.