DE10207312A1

DE10207312A1 - Ferroelektrische nichtflüchtige Logikelemente

Info

Publication number: DE10207312A1
Application number: DE10207312A
Authority: DE
Inventors: Jarrod Eliason
Original assignee: Ramtron International Corp
Current assignee: Ramtron International Corp
Priority date: 2001-02-21
Filing date: 2002-02-21
Publication date: 2002-10-17
Also published as: US20040095179A1; US20020113636A1; US6650158B2; JP2003060498A; US6894549B2

Abstract

Verschiedene Logikelemente wie SR-Flip-Flops, JK-Flip-Flops, D-Typ-Flip-Flops, Master-Slave-Flip-Flops, parallele und serielle Schieberegister und dergleichen werden durch ein strategisches Hinzufügen von ferroelektrischen Kondensatoren und Hilfsschaltungen in nichtflüchtige Logikelemente umgewandelt, die in der Lage sind, einen momentanen logischen Ausgangszustand auch dann festzustellen, wenn die externe Versorgung abgeschaltet oder unterbrochen wird. In jedem Fall werden die einen kreuzgekoppelten Leseverstärker aufbauenden Blöcke im Logikelement identifiziert, und die Basiszelle wird bezüglich der Leseeigenschaften modifiziert und/oder optimiert.

Description

VERWEIS AUF VERWANDTE ANMELDUNGEN

Die vorliegende Anmeldung beansprucht die Priorität der US-"Provisional Application" Nr. 60/273 870, eingereicht am 7. März 2001, und der US-"Provisional Application" Nr. 60/270 500, eingereicht am 21. Februar 2001, deren Inhalte hiermit in ihrer Gesamtheit durch Bezugnahme eingeschlossen werden.

HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft generell logische Elemente wie SR-Flip-Flops, JK-Flip-Flops, D-Typ-Flip-Flops, Master- Slave-Flip-Flops, parallele und serielle Schieberegister und dergleichen und insbesondere logische Elemente, die durch das Hinzufügen von ferroelektrischen Kondensatoren und entspre chenden Hilfsschaltungen nichtflüchtig gemacht werden.

Integrierte Schaltungen können in solche mit analogen Funktionen und solche mit digitalen Funktionen unterteilt werden. Mit kombinatorischen Logikelementen, getakteten Regi stern und Speichern können die meisten digitalen Funktionen ausgeführt werden. Bis vor kurzem erfolgte eine klare Unter scheidung zwischen flüchtigen Speichern wie SRAMs und DRAMs und nichtflüchtigen Speichern wie ROMs, EPROMs, EEPROMs und Flash-EEPROMs. Flüchtige Speicher bieten eine hohe Geschwin digkeit und eine hohe Dichte, die Daten gehen jedoch verlo ren, wenn die Stromversorgung abgeschaltet wird. Nichtflüch tige Speicher behalten andererseits ihre Daten, wenn die Stromversorgung abgeschaltet wird, und bieten eine relativ hohe Dichte, die Einschreibzeiten und die Schreibfestigkeit sind jedoch begrenzt.

Es sind heute ferroelektrische Speicher kommerziell verfügbar, die, obwohl nichtflüchtig, eine den flüchtigen Speichern ähnliche Schreibleistung aufweisen. Mit der Weiter entwicklung der Technologie für ferroelektrische Speicher wird daher der Abstand zwischen den flüchtigen und den nicht flüchtigen Speichern immer kleiner werden.

Einen Abstand gibt es auch zwischen getakteten Regi stern und Speichern.

Im wesentlichen sind getaktete Register, etwa die Mehrzweckregister, die in Mikrocontrollern und Mikroprozesso ren verwendet werden, Speicher geringer Dichte, die derart mit kombinatorischen Logikelementen kombiniert sind, daß sich die gewünschte Registerfunktion ergibt. Wegen der relativ neuen Entwicklung von nichtflüchtigen Speichern und deren schlechten Schreibleistungen im Vergleich zu flüchtigen Spei chern sind bisher die getakteten Register immer flüchtig und basieren oft auf kreuzgekoppelten Elementen ähnlich einer SRAM-Zelle.

Im Gegensatz dazu benötigen Speicher mit schwebendem Gate hohe Ströme zum Einprogrammieren jedes Bits, es dauert lange, bis jedes einzelne Bit einprogrammiert ist, und zur Bestimmung des Zustands der Zelle wird dieser laufend über wacht. Bei der gegenwärtigen Vorgehensweise zur Konstruktion von Logiksystemen müssen Daten, die eine Nichtflüchtigkeit erfordern, entweder durch eine Batterie gesichert oder in einem nichtflüchtigen Speicher mit geringer Schreibgeschwin digkeit gespeichert und Byte für Byte beim Hochfahren wieder hergestellt werden.

Was daher wünschenswert ist, ist eine Klasse von lo gischen Schaltungen, die die Funktionalität und die Betriebs eigenschaften der heutigen integrierten Schaltungsversionen dieser Logikschaltungen aufweisen, wobei des weiteren der Nutzen der Nichtflüchtigkeit hinzugefügt ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der vorliegenden Erfindung werden in der fol genden Beschreibung die Methoden angegeben, die dazu verwen det werden, um durch das strategische Hinzufügen von ferro elektrischen Kondensatoren und Hilfsschaltungen dafür logi sche Elemente nichtflüchtig zu machen. In jedem Fall werden die einen kreuzgekoppelten Leseverstärker innerhalb des logi schen Elements aufbauenden Blöcke identifiziert, und die Ba siszelle wird hinsichtlich der Leseleistung modifiziert und/oder optimiert. Noch mehr als die betroffenen fundamenta len Logikelemente erfordern Speicherleseverstärker ein sorg fältig ausgeglichenes Layout, um den Speicherzustand über die Lebensdauer des Bauteiles richtig erfassen zu können. Es wird deshalb darauf geachtet, im Design eine Symmetrie zu erzeu gen, die sich leicht in das Bauteil-Layout übertragen läßt.

Die neuerliche Verfügbarkeit von ferroelektrischen nichtflüchtigen Speichern hoher Leistungsfähigkeit bietet nun die Möglichkeit für eine neue Art von Systemdesign, bei dem die Register nichtflüchtig ausgebildet werden. Die neue Vor gehensweise umfaßt das Ausbilden von nichtflüchtigen Regi stern durch die Anwendung der Technologie für ferroelektri sche Speicher. Auf diese Weise kann der Status einiger oder aller Register gleichzeitig mit dem Einschalten wiederherge stellt werden.

Die Technologie für ferroelektrische Speicher erlaubt durch den auf der Polarisation basierenden Speichermechanis mus das gleichzeitige Auslesen oder Einschreiben von Tausen den von Bits und damit kurze Schreibzeiten sowie eine schnel le Spannungserfassung.

Gegenwärtig werden bei zuverlässigen ferroelektri schen Speichern bei den Lese- und Schreiboperationen kontrol lierte Zeitsequenzen angewendet. Obwohl alle der im folgenden dargestellten Schaltungen theoretisch bei jeder Lesegeschwin digkeit und jeder von Null verschiedenen Abtragezeit für den ferroelektrischen Kondensator funktionieren, werden bei den dargestellten Beispielen Abfrage- und Erfassungslösungen an gewendet, die dem gegenwärtigen Standard entsprechen. Wo Zeitdiagramme dargestellt sind, zeigen diese nicht immer das einzige anwendbare Schema zum Abfragen und Erfassen.

Ferroelektrische Speicher sind bekanntlich bezüglich des Verhältnisses der Lastkapazität zur effektiven Kapazität des Schaltkondensators empfindlich. Dieses Verhältnis wird im allgemeinen das Bit/Zellen-Verhältnis genannt. Bei in Arrays angeordneten ferroelektrischen Speichern reicht oft schon die Lastkapazität aufgrund von parasitären Effekten wie der Sour ce/Drain-Diffusion und der Metall-Substrat-Kapazität aus, um die gewünschten Leistungsparameter zu erhalten. Bei manchen Speichern geringer Dichte reicht jedoch die parasitäre Last kapazität nicht aus, um das gewünschte Bit/Zellen-Verhältnis zu erzeugen. In diesem Fall können eigene, diskrete Lastkon densatoren hinzugefügt werden. Da bei ferroelektrischen Spei chern bereits ein Material hoher Dielektrizität zur Verfügung steht, kann die hinzugefügte Lastkapazität von den ferroelek trischen Lastkondensatoren abgeleitet werden. Im Falle einer nichtflüchtigen Logik ist die parasitäre Lastkapazität im Vergleich zu der Kapazität des ferroelektrischen Speicherkon densators vernachlässigbar. Bereits dadurch wird der Einbau einer eigenen Lastkapazität erforderlich. In früheren Arbei ten über die nichtflüchtige Logik wird diese erforderliche Lastkapazität nicht erwähnt.

Eine erste Ausführungsform der Erfindung umfaßt ein ferroelektrisches, nichtflüchtiges SR-Flip-Flop mit einem Setzeingang, einem Rücksetzeingang, einem Q-Ausgang, einem komplementären Q-Ausgang, mit einem ersten NAND-Gatter mit einem internen Schaltungsknoten, einem ersten Eingang, der mit dem Setzeingang verbunden ist, einem zweiten Eingang, der mit dem Ausgang verbunden ist, und einem Ausgang, der mit dem komplementären Q-Ausgang verbunden ist, und mit einem zweiten NAND-Gatter mit einem internen Schaltungsknoten, einem ersten Eingang, der mit dem Rücksetzeingang verbunden ist, einem zweiten Eingang, der mit dem komplementären Q-Ausgang verbun den ist, und einem Ausgang, der mit dem Q-Ausgang verbunden ist, sowie mit einer ferroelektrischen Kondensatorschaltung, die zwischen den internen Knoten des ersten NAND-Gatters und den internen Knoten des zweiten NAND-Gatters geschaltet ist.

Das erste NAND-Gatter umfaßt einen ersten P-Kanal- Transistor mit einem Gate, das mit dem ersten Eingang verbun den ist, einer Source, die mit einer Spannungsquelle verbun den ist, und einem Drain, das mit dem Ausgang verbunden ist, einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der Spannungsquelle verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zweiten Eingang verbunden ist, und einer Source, die mit dem internen Schaltungsknoten verbunden ist, sowie einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

Alternativ umfaßt das erste NAND-Gatter einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der ersten gesteuerten Stromversorgung ver bunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zweiten Eingang verbunden ist, und einer Source, die mit dem internen Schaltungsknoten verbunden ist, sowie einen zweiten N-Kanal- Transistor mit einem Drain, das mit dem internen Schaltungs knoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zweiten ge steuerten Stromversorgung verbunden ist.

Das zweite NAND-Gatter umfaßt einen ersten P-Kanal- Transistor mit einem Gate, das mit dem ersten Eingang verbun den ist, einer Source, die mit einer Spannungsquelle verbun den ist, und einem Drain, das mit dem Ausgang verbunden ist, einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der Spannungsquelle verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zweiten Eingang verbunden ist, und einer Source, die mit dem internen Schaltungsknoten verbunden ist, sowie einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

Alternativ umfaßt das zweite NAND-Gatter einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der ersten gesteuerten Stromversorgung ver bunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zweiten Eingang verbunden ist, und einer Source, die mit dem internen Schaltungsknoten verbunden ist, sowie einen zweiten N-Kanal- Transistor mit einem Drain, das mit dem internen Schaltungs knoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zweiten ge steuerten Stromversorgung verbunden ist.

Die ferroelektrische Kondensatorschaltung für die er ste und weitere Ausführungsformen umfaßt einen ersten ferro elektrischen Kondensator, der zwischen den internen Schal tungsknoten des ersten NAND-Gatters und Masse geschaltet ist, einen zweiten ferroelektrischen Kondensator, der zwischen den internen Schaltungsknoten des zweiten NAND-Gatters und Masse geschaltetet ist, und eine ferroelektrische Kondensatorschal tung, die zwischen die internen Schaltungsknoten des ersten und des zweiten NAND-Gatters geschaltet ist und die aus seri ell verbundenen, angepaßten ferroelektrischen Kondensatoren bestehen kann, die an einem gemeinsamen Plattenknoten mitein ander verbunden sind. Die ferroelektrische Kondensatorschal tung kann selektiv mit den internen Knoten des ersten und des zweiten NAND-Gatters verbunden werden.

Das SR-Flip-Flop der ersten Ausführungsform sowie weitere Ausführungsformen umfassen wahlweise eine Aufladungs schaltung, eine Ausgleichsschaltung, eine Gatesteuerschaltung und/oder eine interne Ansteuerisolierschaltung.

Eine zweite Ausführungsform der Erfindung umfaßt ein ferroelektrisches, nichtflüchtiges SR-Flip-Flop mit einem Setzeingang, einem Rücksetzeingang, einem Q-Ausgang, einem komplementären Q-Ausgang, mit einem ersten NOR-Gatter mit einem internen Schaltungsknoten, einem ersten Eingang, der mit dem Setzeingang verbunden ist, einem zweiten Eingang, der mit dem Ausgang verbunden ist, und einem Ausgang, der mit dem komplementären Q-Ausgang verbunden ist, und mit einem zweiten NOR-Gatter mit einem internen Schaltungsknoten, einem ersten Eingang, der mit dem Rücksetzeingang verbunden ist, einem zweiten Eingang, der mit dem komplementären Q-Ausgang verbun den ist, und einem Ausgang, der mit dem Q-Ausgang verbunden ist, sowie mit einer ferroelektrischen Kondensatorschaltung, die zwischen den internen Knoten des ersten NOR-Gatters und den internen Knoten des zweiten NOR-Gatters geschaltet ist.

Das erste NOR-Gatter umfaßt einen ersten P-Kanal- Transistor mit einem Gate, das mit dem ersten Eingang verbun den ist, einer Source, die mit einer Spannungsquelle verbun den ist, und einem Drain, das mit dem internen Knoten verbun den ist, einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Knoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist, sowie einen zweiten N- Kanal-Transistor mit einem Drain, das mit dem Ausgang verbun den ist, einem Gate, das mit dem zweiten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

Das erste NOR-Gatter umfaßt wahlweise einen ersten P- Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einen zweiten P- Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Schaltungs knoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zweiten gesteuerten Stromversorgungen verbunden ist, sowie einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit der zweiten gesteuerten Stromversorgung verbunden ist.

Das zweite NOR-Gatter umfaßt einen ersten P-Kanal- Transistor mit einem Gate, das mit dem ersten Eingang verbun den ist, einer Source, die mit einer Spannungsquelle verbun den ist, und einem Drain, das mit dem internen Knoten verbun den ist, einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Schaltungsknoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal- Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist, sowie einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Aus gang verbunden ist, einem Gate, das mit dem zweiten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

Das zweite NOR-Gatter umfaßt wahlweise einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einen zweiten P- Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Schaltungs knoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist, einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zweiten gesteuerten Stromversorgungen verbunden ist, sowie einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit der zweiten gesteuerten Stromversorgung verbunden ist.

Eine dritte Ausführungsform umfaßt ein ferroelektri sches, nichtflüchtiges JK-Flip-Flop mit einem J-Eingang, ei nem K-Eingang, einem Q-Ausgang, einem komplementären Q-Aus gang, einem ferroelektrischen, nichtflüchtigen SR-Flip-Flop mit einem Setzeingang, einem Rücksetzeingang, einem Q- Ausgang, der mit dem Q-Ausgang des JK-Flip-Flops verbunden ist, und einem komplementären Q-Ausgang, der mit dem komple mentären Q-Ausgang des JK-Flip-Flops verbunden ist, mit einem ersten NAND-Gatter mit einem ersten Eingang, der mit dem Q- Ausgang des JK-Flip-Flops verbunden ist, einem zweiten Ein gang, der mit dem K-Eingang verbunden ist, einem dritten Ein gang für die Aufnahme eines Taktsignals und einem Ausgang, der mit dem Setzeingang verbunden ist, und mit einem zweiten NAND-Gatter mit einem ersten Eingang für die Aufnahme des Taktsignals, einem zweiten Eingang, der mit dem J-Eingang verbunden ist, und einem dritten Eingang, der mit dem komple mentären Q-Ausgang des JK-Flip-Flops verbunden ist.

Das SR-Flip-Flop kann entweder ein auf NAND-Gattern basierendes Flip-Flop oder ein auf NOR-Gattern basierendes Flip-Flop sein, das jeweils durch konventionelle oder gesteu erte Stromversorgungen mit Energie versorgt wird.

Eine vierte Ausführungsform umfaßt ein ferroelektri sches, nichtflüchtiges Master-Slave-JK-Flip-Flop mit einem J- Eingang, einem K-Eingang, einem Q-Ausgang, einem komplementä ren Q-Ausgang, einem Takteingang, einem komplementären Takt eingang, mit einem ferroelektrischen, nichtflüchtigen Master- JK-Flip-Flop für die Aufnahme der J-, K- und Takt-Eingangs signale mit einem Q-Ausgang und einem komplementären Q- Ausgang, mit einem Slave-JK-Flip-Flop, das mit dem komplemen tären Takteingang verbunden ist und mit dem Q-Ausgang und dem komplementären Q-Ausgang des Master-JK-Flip-Flops und das einen Q-Ausgang, der mit dem Q-Ausgang des Master-Slave-JK- Flip-Flops verbunden ist, und einen komplementären Q-Ausgang hat, der mit dem komplementären Q-Ausgang des Master-Slave- JK-Flip-Flops verbunden ist.

Die Master- und Slave-Flip-Flops können entweder auf NAND-Gattern basierende Flip-Flops oder auf NOR-Gattern ba sierende Flip-Flops umfassen und können entweder durch kon ventionelle oder gesteuerte Stromversorgungen mit Energie versorgt werden.

Eine fünfte Ausführungsform umfaßt ein ferroelektri sches, nichtflüchtiges D-Typ-Flip-Flop mit einem D-Eingang, einem Q-Ausgang, einer getakteten Master-Stufe auf Transfer gatterbasis mit einem Eingang, der mit dem D-Eingang verbun den ist, und einem Ausgang, sowie mit einer ferroelektri schen, nichtflüchtigen Slave-Stufe auf Transfergatterbasis mit einem Eingang, der mit dem Ausgang der Master-Stufe ver bunden ist, und einem Ausgang, der mit dem Q-Ausgang verbun den ist. Die Slave-Stufe umfaßt ein erstes getaktetes Trans fergatter mit einem Eingang, der den Eingang der Slave-Stufe bildet, und mit einem Ausgang, einen ersten gesteuerten In verter mit einem Eingang, der mit dem Ausgang des ersten ge takteten Transfergatters verbunden ist, und mit einem Aus gang, ein erstes nicht getaktetes Transfergatter mit einem Eingang, der mit dem Ausgang des ersten gesteuerten Inverters verbunden ist, und einem Ausgang, der mit dem Ausgang der Slave-Stufe verbunden ist, ein zweites getaktetes Transfer gatter mit einem Eingang und einem Ausgang, der mit dem Aus gang des ersten getakteten Transfergatters verbunden ist, einen zweiten gesteuerten Inverter mit einem Eingang, der mit dem Ausgang der Slave-Stufe verbunden ist, und mit einem Aus gang, der mit dem Eingang des zweiten getakteten Transfergat ters verbunden ist, ein zweites nicht getaktetes Transfergat ter mit einem Eingang, der mit dem Ausgang der Slave-Stufe verbunden ist, und mit einem Ausgang, der mit Masse verbunden ist, und eine ferroelektrische Kondensatorschaltung, die zwi schen den Ausgang des ersten getakteten Transfergatters und den Ausgang der Slave-Stufe geschaltet ist. Das D-Typ-Flip- Flop der fünften Ausführungsform kann optionale asynchrone Setz- und Löscheingänge enthalten.

Eine sechste Ausführungsform umfaßt ein ferroelektri sches, nichtflüchtiges D-Typ-Flip-Flop mit einem D-Eingang, einem Q-Ausgang, einer ferroelektrischen, nichtflüchtigen Master-Stufe auf Transfergatterbasis mit einem Eingang, der mit dem D-Eingang verbunden ist, und einem Ausgang, sowie mit einer getakteten Slave-Stufe auf Transfergatterbasis mit ei nem Eingang, der mit dem Ausgang der Master-Stufe verbunden ist, und einem Ausgang, der mit dem Q-Ausgang verbunden ist. Die Master-Stufe umfaßt ein erstes getaktetes Transfergatter mit einem Eingang, der den Eingang der Master-Stufe bildet, und mit einem Ausgang, einen ersten gesteuerten Inverter mit einem Eingang, der mit dem Ausgang des ersten getakteten Transfergatters verbunden ist, und mit einem Ausgang, ein erstes nicht getaktetes Transfergatter mit einem Eingang, der mit dem Ausgang des ersten gesteuerten Inverters verbunden ist, und einem Ausgang, der mit dem Ausgang der Master-Stufe verbunden ist, ein zweites getaktetes Transfergatter mit ei nem Eingang und einem Ausgang, der mit dem Ausgang des ersten getakteten Transfergatters verbunden ist, einen zweiten ge steuerten Inverter mit einem Eingang, der mit dem Ausgang der Master-Stufe verbunden ist, und mit einem Ausgang, der mit dem Eingang des zweiten getakteten Transfergatters verbunden ist, und eine ferroelektrische Kondensatorschaltung, die zwi schen den Ausgang des ersten getakteten Transfergatters und den Ausgang der Master-Stufe geschaltet ist. Das D-Typ-Flip- Flop der sechsten Ausführungsform kann des weiteren optionale asynchrone Setz- und Löscheingänge enthalten.

Eine siebte Ausführungsform umfaßt ein nichtflüchti ges N-Bit-Schieberegister mit seriellem Eingang und seriellem Ausgang und mit N ferroelektrischen, nichtflüchtigen D-Typ- Flip-Flops mit jeweils einem D-Eingang, einem Q-Ausgang, ei nem Takteingang und einem ferroelektrischen Steuereingang, wobei der D-Eingang des ersten Flip-Flops den Eingang des Schieberegisters bildet und der Q-Ausgang des N-ten Flip- Flops den Schieberegisterausgang und der Q-Ausgang des (N-1)- ten Flip-Flops mit dem Eingang den N-ten Flip-Flops derart verbunden ist, daß alle Flip-Flops seriell miteinander ver bunden sind, wobei die Takteingänge der einzelnen Flip-Flops miteinander und mit einem Taktbus verbunden sind und die fer roelektrischen Steuereingänge der einzelnen Flip-Flops mit einander und mit einem ferroelektrischen Steuerbus verbunden sind. Bei einer bevorzugten Ausführungsform ist N gleich acht.

Eine achte Ausführungsform umfaßt ein nichtflüchtiges N-Bit-Schieberegister mit parallelem Eingang und seriellem Ausgang und mit N Multiplexern mit jeweils einem ersten Ein gang, einem zweiten Eingang, einem Auswahleingang und einem Ausgang, und mit N ferroelektrischen, nichtflüchtigen D-Typ- Flip-Flops mit jeweils einem D-Eingang, einem Q-Ausgang, ei nem Takteingang und einem ferroelektrischen Steuereingang, wobei der Ausgang des N-ten Multiplexers mit dem D-Eingang des N-ten Flip-Flops verbunden ist und der Q-Ausgang des N- ten Flip-Flops mit dem ersten Eingang des (N+1)-ten Multiple xers derart verbunden ist, daß alle Multiplexer und Flip- Flops miteinander verbunden sind, wobei die Takteingänge der einzelnen Flip-Flops miteinander und mit einem Taktbus ver bunden sind und die ferroelektrischen Steuereingänge der ein zelnen Flip-Flops miteinander und mit einem ferroelektrischen Steuerbus verbunden sind, die zweiten Eingänge der einzelnen Multiplexer einen parallelen Eingang bilden, die Auswahlein gänge der einzelnen Multiplexer miteinander und mit einem Auswahlbus verbunden sind und der Q-Ausgang des letzten Flip- Flops einen seriellen Ausgang bildet. Bei einer bevorzugten Ausführungsform ist N gleich vier.

Die vorstehenden und andere Aufgaben, Merkmale und Vorteile der Erfindung gehen besser aus der folgenden genauen Beschreibung einer bevorzugten Ausführungsform der Erfindung hervor, die sich auf die beiliegenden Zeichnungen bezieht.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt die Standard-Gatter-Darstellung eines SR-Flip-Flops auf NAND-Basis und dessen Wahrheitstabelle;

Fig. 2 eine mögliche CMOS-Ausführung des Flip-Flops der Fig. 1;

Fig. 3 eine schematische Blockdarstellung eines fer roelektrischen Speichers mit einem nichtflüchtigen SR-Flip- Flop auf NAND-Basis gemäß der vorliegenden Erfindung, das auf der Transistorebene auf eine Vielzahl von verschiedenen Arten ausgeführt werden kann;

Fig. 4 eine erste vollständige Version des ferroelek trischen nichtflüchtigen SR-Flip-Flops der Fig. 3 mit einer Ansteuerisolation und ohne Gatesteuerung;

Fig. 5 eine zweite vollständige Version des ferro elektrischen nichtflüchtigen SR-Flip-Flops der Fig. 3 mit Gatesteuerung und ohne Ansteuerisolation;

Fig. 6 eine typische Sawyer-Tower-Schaltung zum Mes sen der Eigenschaften von ferroelektrischen Kondensatoren, bei denen die Lastkapazität C_L so gewählt wird, daß sie viel größer ist als die Kapazität C_F des geprüften ferroelektri schen Kondensators;

Fig. 7 zeigt eine nicht ideale ferroelektrische Lei stungseigenschaft, die allgemein als "Relaxation" bezeichnet wird;

Fig. 8 eine nicht ideale ferroelektrische Lei stungseigenschaft, die allgemein als "Prägung" bezeichnet wird;

Fig. 9 die asymmetrischen Prägung von komplementären Hystereseschleifen;

Fig. 10 eine mögliche Einschalt-Zeitsequenz für die nichtflüchtigen SR-Flip-Flops der Fig. 4 und 5 auf NAND- Basis;

Fig. 11 eine mögliche Schreib-Zeitsequenz für die nichtflüchtigen SR-Flip-Flops der Fig. 4 und 5 auf NAND- Basis;

Fig. 12A ein anderes mögliches nichtflüchtiges SR- Flip-Flop auf NAND-Basis;

Fig. 12B eine vereinfachte Konfiguration des Flip- Flops der Fig. 12A;

Fig. 12C eine mögliche Einschalt-Zeitsequenz für die nichtflüchtigen SR-Flip-Flops der Fig. 12A und 12B auf NAND- Basis;

Fig. 13 zeigt die Standard-Gatter-Darstellung eines SR-Flip-Flops auf NOR-Basis und dessen Wahrheitstabelle;

Fig. 14 eine mögliche CMOS-Ausführung des Flip-Flops der Fig. 13;

Fig. 15 eine schematische Blockdarstellung eines fer roelektrischen, nichtflüchtigen SR-Flip-Flop auf NOR-Basis gemäß der vorliegenden Erfindung, wobei sowohl eine "An steuerisolation" als auch "Gatesteuerung" dargestellt sind, auch wenn bei einer gegebenen Topologie nur eine der Schal tungen erforderlich ist;

Fig. 16 eine erste vollständige Version des ferro elektrischen nichtflüchtigen SR-Flip-Flops der Fig. 15 auf NOR-Basis mit einer Ansteuerisolation und ohne Gatesteuerung;

Fig. 17 eine zweite vollständige Version des ferro elektrischen nichtflüchtigen SR-Flip-Flops der Fig. 15 auf NOR-Basis mit Gatesteuerung und ohne Ansteuerisolation;

Fig. 18 eine mögliche Einschalt-Zeitsequenz für die nichtflüchtigen SR-Flip-Flops der Fig. 16 und 17 auf NOR- Basis;

Fig. 19 eine mögliche Schreib-Zeitsequenz für die nichtflüchtigen SR-Flip-Flops der Fig. 16 und 17 auf NOR- Basis;

Fig. 20 zeigt eine typische Darstellung eines JK- Flip-Flops zusammen mit dessen Wahrheitstabelle;

Fig. 21 zeigt die Substitution eines ferroelektri schen, nichtflüchtigen SR-Flip-Flops zusammen mit dem erfor derlichen Steuersignalbus FNVCTL zur Bildung eines nicht- flüchtigen JK-Flip-Flops;

Fig. 22 eine mögliche Einschalt-Zeitsequenz für das nichtflüchtige JK-Flip-Flop der Fig. 21 (wenn das nichtflüch tige SR-Flip-Flop der Fig. 12A verwendet wird);

Fig. 23 eine mögliche Schreib-Zeitsequenz für das nichtflüchtige JK-Flip-Flop der Fig. 21;

Fig. 24 zeigt ein Master-Slave-JK-Flip-Flop mit einem Master-SR-Flip-Flop auf NAND-Basis, einem Slave-SR-Flip-Flop auf NAND-Basis und vier Hilfs-NAND-Gattern;

Fig. 25 zeigt eine nichtflüchtige Version des Flip- Flops der Fig. 24, bei dem ein ferroelektrisches nichtflüch tiges SR-Flip-Flop wie das SR-Flip-Flop der Fig. 12A in die Master-Stufe des flankengetriggerten JK-Master-Slave-Flip- Flops der Fig. 24 eingesetzt ist;

Fig. 26 zeigt ein Beispiel eines D-Typ-Flip-Flops, das mit einem SR-Flip-Flop und weiteren Logikschaltungen er zeugt wird;

Fig. 27 zeigt ein ferroelektrisches nichtflüchtiges SR-Flip-Flop, etwa das der Fig. 12A, das für das flüchtige SR-Flip-Flop in das nichtflüchtige D-Flip-Flop der Fig. 26 eingesetzt ist;

Fig. 28 zeigt ein flüchtiges D-Flip-Flop auf Trans fergatterbasis mit zwei Sätzen von kreuzgekoppelten Inverter paaren;

Fig. 29A und 29B zeigen modifizierte Slave-Stufen des D-Flip-Flops auf Transfergatterbasis der Fig. 28, um das Flip-Flop nichtflüchtig zu machen;

Fig. 30A und 30B zeigen mögliche Einschalt-Zeit sequenzen für das nichtflüchtige D-Flip-Flop mit der nicht flüchtigen Slave-Stufe der Fig. 29A bzw. 29B;

Fig. 31A und 31B zeigen mögliche Schreib-Zeit sequenzen für das nichtflüchtige D-Flip-Flop auf Transfergat terbasis, bei dem die nichtflüchtige Slave-Stufe der Fig. 29A bzw. 29B verwendet wird;

Fig. 32 zeigt ein nichtflüchtiges D-Typ-Flip-Flop mit einer modifizierten ferroelektrischen nichtflüchtigen Master- Stufe;

Fig. 33 ein alternatives nichtflüchtiges D-Typ-Flip- Flop mit einer modifizierten ferroelektrischen nichtflüchti gen Master-Stufe;

Fig. 34 eine mögliche Einschalt-Zeitsequenz für das nichtflüchtige D-Flip-Flop mit einer nichtflüchtigen Master- Stufe, etwa den in den Fig. 32 und 33 gezeigten;

Fig. 35 zeigt die Ausführung der Slave-Stufe eines nichtflüchtigen D-Typ-Flip-Flops auf der Transistorebene ein schließlich die Ausführung des Leseverstärkers auf der Tran sistorebene, wobei die Stromversorgung über die beiden ge steuerten Stromzuführknoten PNODE und NNODE erfolgt;

Fig. 36 zeigt eine andere Ausführung eines D-Typ- Flip-Flops mit NAND-Gattern mit jeweils zwei Eingängen für eine SET-Setz- und CLR-Lösch-Funktion;

Fig. 37 zeigt die Wahrheitstabelle für das D-Typ- Flip-Flop der Fig. 36;

Fig. 38A und 38B zeigen die Slave-Stufe der Fig. 35, die so modifiziert wurde, daß sie zum Erzielen einer Nicht flüchtigkeit eine gesteuerte ferroelektrische Schaltung sowie Auflade- und Ausgleichsschaltungen umfaßt;

Fig. 39 zeigt die Ausführung der Slave-Stufe der Fig. 38 auf der Transistorebene einschließlich dem Leseverstär kerabschnitt, der über schaltbare Stromzuführungen PNODE und NNODE geschaltet wird;

Fig. 40 zeigt ein D-Flip-Flop auf NOR-Basis mit asyn chronen Setz- und Löschfunktionen;

Fig. 41 zeigt eine anderes Logikelement auf Transfer gatterbasis, das allgemein als "pegelempfindlicher Zwischen speicher" bezeichnet wird und das so modifiziert ist, daß es eine gemäß der vorliegenden Erfindung nichtflüchtige Version darstellt;

Fig. 42 zeigt eine alternative nichtflüchtige pegel empfindliche Zwischenspeicherausführung mit einem nichtflüch tigen SR-Flip-Flop auf NAND-Basis;

Fig. 43 zeigt ein nichtflüchtiges 8-Bit-Schiebe register mit seriellem Eingang und seriellem Ausgang mit nichtflüchtigen D-Flip-Flops, etwa den in den Fig. 27 und 29 dargestellten;

Fig. 44 zeigt den Aufbau eines nichtflüchtigen 4-Bit- Schieberegisters mit parallelem Eingang und seriellem Ausgang mit nichtflüchtigen D-Typ-Flip-Flops;

Fig. 45 zeigt, daß bei einer bevorzugten Ausführungs form der vorliegenden Erfindung die ferroelektrische Lastka pazität normalerweise von den Ausgängen Q und QB der Logik elemente isoliert ist, um den Einfluß auf die Flip-Flop-Zeit gebung minimal zu halten;

Fig. 46 zeigt einen alternativen Aufbau, bei dem die ferroelektrische Lastkapazität an die Ausgänge Q und QB der Logikelemente angekoppelt ist;

Fig. 47 zeigt ein herkömmliches Layout für und den herkömmlichen Querschnitt durch einen Abschnitt eines ferro elektrischen Lastkondensators; und

Fig. 48 das Layout und den Querschnitt für einen Ab schnitt eines erfindungsgemäßen ferroelektrischen Lastkonden sators.

GENAUE BESCHREIBUNG

In der Fig. 1 ist ein flüchtiges SR-Flip-Flop 10 ge zeigt, das durch das Hinzufügen von ferroelektrischen Konden satoren und Hilfselementen in ein nichtflüchtiges SR-Flip- Flop umgewandelt wird. Das sich ergebende Element hat nach wie vor die Funktionalität des SR-Flip-Flops 10 und weist zusätzlich die Nichtflüchtigkeit von ferroelektrischen Spei chern auf. Die Fig. 1 zeigt daher die Standard-Gatter- Darstellung eines SR-Flip-Flops 10 auf NAND-Basis mit NAND- Gattern N1 und N2 und die entsprechende Wahrheitstabelle.

In der Fig. 2 ist eine mögliche CMOS-Ausführung 20 des Flip-Flops 10 gezeigt. Das NAND-Gatter N1 der Fig. 1 wird durch die PMOS-Transistoren N1PA und N1PB und die in Reihe geschalteten NMOS-Transistoren N1NA und N1NB erhalten. Glei chermaßen wird das NAND-Gatter N2 der Fig. 1 wird durch die PMOS-Transistoren N2PA und N2PB und die in Reihe geschalteten NMOS-Transistoren N2NA und N2NB erhalten.

Die Fig. 2 ist so gezeichnet, daß die kreuzgekoppel ten Leseverstärkerelemente ersichtlich sind, die für den er findungsgemäßen ferroelektrischen nichtflüchtigen Speicher erforderlich sind. Beim Lesen werden die Transistoren N1PA, N2PA, N1NA und N2NA zu dem in den Fig. 3 bis 5 gezeigten Le severstärker, während die Transistoren N1NB und N2NB für jede Seite des Leseverstärkers eine virtuelle Masse erzeugen. Die Transistoren N1PB und N2PB werden beim Lesen durch eine von zwei Methoden deaktiviert. Die beiden möglichen Methoden wer den durch eine Ansteuerisolierschaltung 33 und eine Gatesteu erschaltung 35 realisiert, die beide in der Fig. 3 gezeigt sind, auch wenn nur eine für die gegebene Topologie erforder lich ist.

Wie in der Fig. 3 gezeigt, werden die Source-An schlüsse der Transistoren N1PA und N2PA von VDD getrennt und an den gesteuerten Stromzuführknoten PNODE angeschlossen. Bei den gegenwärtigen ferroelektrischen Speichern wird PNODE auf niedrigem oder Dreizustandsniveau gehalten, bis sich zwischen den Ausgängen Q und QB eine anfängliche Spannungsdifferenz ausgebildet hat. Auf die gleiche Weise werden die Source- Anschlüsse der Transistoren N1NA und N2NA normalerweise auf hohem oder Dreizustandsniveau gehalten, bis sich zwischen den Ausgängen Q und QB eine Spannungsdifferenz ausgebildet hat. In den Fig. 3 bis 5 werden die Transistoren N1NB und N2NB dazu verwendet, die Source-Anschlüsse der NMOS-Leseverstär kerelemente auf Dreizustandsniveau zu halten, bis ein Lesen erwünscht ist. Durch das Halten von PNODE auf niedrigem oder Dreizustandniveau und durch das Sicherstellen, daß die Tran sistoren N1NB und N2NB ausgeschaltet sind, hängt die anfäng liche Spannungsdifferenz zwischen den Ausgängen Q und QB nur von den gespeicherten Polaritätszuständen des ferroelektri schen Speichers ab.

Der ferroelektrische Basisspeicherblock für das nichtflüchtige SR-Flip-Flop 30 der Fig. 3 kann auf eine von einer Vielzahl von Arten ausgeführt werden, die genauer wei ter unten beschrieben werden. Das Signal FERROCTL bezieht sich auf ein oder mehrere Steuersignale, die in dem tatsäch lichen ferroelektrischen Speicherblock 34 verwendet werden. Die Fig. 4 und 5 zeigen jeweils eine Version eines kompletten ferroelektrischen nichtflüchtigen SR-Flip-Flops 40, 50. Die Fig. 4 und 5 unterscheiden sich nur in der Methode, die ver wendet wird, um die Transistoren N1PB und N2PB zu deaktivie ren. Die Fig. 4 zeigt eine mögliche Methode zur Ausführung einer Ansteuerisolierschaltung, bei der das Signal ISOCTL nur ein Steuersignal namens ISO erfordert. Die Fig. 5 zeigt eine mögliche Methode zur Ausführung einer Gatesteuerschaltung, bei der das Signal GATECTL nur ein Steuersignal benötigt, das in diesem Beispiel auch als ISO-Signal bezeichnet wird.

In der Fig. 3 sind zwei optionale Blöcke dargestellt.

Der erste Block 32 ist "Aufladung und Ausgleich" betitelt. Vor dem Abfragen eines ferroelektrischen Speichers ist es üblich, sicherzustellen, daß die Bitleitungen (in diesem Fall Q und QB) auf einer bekannten Spannung starten, die gleich ist. Das Signal PRECTL bezieht sich auf ein oder mehrere Steuersignale, die im Auflade- und Ausgleichs-Schaltungsblock 32 verwendet werden.

Der zweite optionale Block 36 in der Fig. 3 ist mit "NNODE-Ausgleich" betitelt. Bei einem typischen CMOS-Lesever stärker sind die Source-Anschlüsse der Transistoren N1NA und N2NA miteinander verbunden. Der NNODE-Ausgleichsblock 36 ver bindet diese Source-Anschlüsse während des Lesens miteinan der, so daß der Leseverstärker mehr sein typisches Aussehen hat.

Da nun die Hinzufügungen eingeführt wurde, die erfor derlich sind, um ein CMOS-SR-Flip-Flop nichtflüchtig zu ma chen (der "ferroelektrische Speicherblock" 34 und entweder die "Ansteuerisolationsschaltungen" 33 oder die "Gatesteuerschal tungen" 35) und optionale Schaltungen genannt wurden (die "Auflade- und Ausgleichsschaltung" 32 und die "NNODE-Aus gleichsschaltung" 36), wird die Ausführung der Fig. 4 und 5 auf Transistorebene genauer erläutert. In der Fig. 4 dienen die Transistoren M9 und M10 zur Ansteuerisolation, um die Transistoren N1PB und N2PB beim Lesen wegzuschalten. Ein ein ziges ISO-Signal bildet den ISOCTL-Bus. In der Fig. 5 werden zwei OR-Gatter 52 und 54 dazu verwendet, um die Gate-An schlüsse der Transistoren N1PB und N2PB auf den hohen Pegel zu bringen, wenn das ISO-Signal auf dem hohen Pegel ist.

Herkömmlich kann das ISO-Signal auch den NEQCTL-Bus im NNODE-Ausgleichsblock 32 bedienen. Ein einziger NMOS- Transistor, M14, führt den Ausgleich beim Lesen durch. Die NMOS-Elemente M11, M12 und M3 dienen zum Aufladen und Aus gleichen der Ausgänge Q und QB. Es ist wieder nur ein Signal, PREQ, erforderlich, um die Steueranforderungen von PRECTL zu erfüllen. IN den Schaltungen der Fig. 4 und 5 ist der Transi stor M13 ein optionales Element.

Wegen der bilateralen Symmetrie der SR-Flip-Flops 30, 40 und 50 wird eine ferroelektrische 2T/2C-Speicherarchi tektur verwendet. Die Kondensatoren 20 und 21 sind die beiden ferroelektrischen Speicherkondensatoren. Der Bus FERROCTL umfaßt drei Signale: PL, WL und optional WLB. Die in den Fig. 4 und 5 gezeigte ferroelektrische Speicherarchitektur weicht von der Standardarchitektur für ferroelektrische Speicher auf zweifache Weise ab. Zum einen erfolgt der Zugriff auf die ferroelektrische Speicherzelle durch die vollständig in CMOS ausgebildeten Transfergatter T1 und T2 anstelle von nur NMOS- Durchlaßgattern. Bei in Arrayform angeordneten ferroelektri schen Speichern rechtfertigt die von nur in NMOS ausgeführten Durchlaßgattern ermöglichte höhere Zellendichte die größere WL-(Wortleitungs-)Steuerkomplexität und Boost-Schaltung. Für kleine bitzählende nichtflüchtige logische Anwendungen ist diese Rechtfertigung weniger offensichtlich. Es können entweder NMOS- oder vollständige CMOS-Durchlaßgatter verwen det werden.

Die zweite Abweichung von den ferroelektrischen Stan dardspeichern ist die Hinzufügung von ferroelektrischen Last kondensatoren Z10 und Z11. Diese Lastkondensatoren wurden bisher nicht in die vorliegenden Schaltungen zur Definition von nichtflüchtigen logischen Schaltungen eingefügt. Die fer roelektrischen Kondensatoren Z10 und Z11 sind erforderlich, um bei der Abfrage der ferroelektrischen Kondensatoren ein geeignetes Bit/Zellen-Verhältnis zu erzeugen. Das Bit/Zellen- Verhältnis legt fest, wie viel von der PL-Abfragespannung an den Speicherkondensatoren Z0 und Z1 abfällt und wie viel Spannung auf den Bitleitungen Q und QB zum Lesen erscheint.

Die an einem ferroelektrischen Speicherkondensator abfallende Spannung wird als Abfragespannung bezeichnet. Auf einer ferroelektrischen Hystereseschleife ist die Spannungs achse tatsächlich diese Abfragespannung und nicht die Span nung, die an die Sawyer-Tower-Testschaltung angelegt wird, die meistens zum Messen von ferroelektrischen Hysterese schleifen verwendet wird. In der in der Fig. 6 gezeigten ty pischen Sawyer-Tower-Schaltung 60 ist die Lastkapazität C_L viel größer als die Kapazität C_F des getesteten ferroelektri schen Kondensators. Wenn C_L viel größer ist als C_F, fällt das meiste der angelegten Spannung über C_F ab, so daß die Abfra gespannung etwa gleich der angelegten Spannung ist. Bei einem ferroelektrischen Speicherarray bestimmt die parasitäre Kapa zität der Bitleitung im Vergleich zu der geschalteten Ladung des ferroelektrischen Kondensators das Bit/Zellen-Verhältnis. Für ein Bit/Zellen-Verhältnis von neun, was analog zu einem C_L ist, das in der Sawyer-Tower-Schaltung 60 neunmal so groß wie C_F ist, ist die Abfragespannung gleich 90% [9/(9+1)] der angelegten Spannung. Für kleinere Bit/Zellen-Verhältnisse nimmt die Abfragespannung als Bruchteil der angelegten Span nung entsprechend ab.

Die große Bedeutung der Abfragespannung beruht auf der Nicht-Idealität der bestehenden ferroelektrischen Mate rialien. Die Fig. 7 und 8 zeigen zwei dieser Nicht-Ideali täten, die Relaxation bzw. die Prägung. Bei einem 2T/2C- Speicher werden beim Schreiben zwei ferroelektrische Spei cherkondensatoren entgegengesetzt polarisiert und mit der gleichen angelegten Spannung ausgelesen. Wenn keine Rest- DRAM-Ladung verbleibt, beginnen beide Speicherkondensatoren mit der Spannung Null über sie, aber mit entgegengesetzten Polarisationszuständen vor dem Lesen. Beide Kondensatoren werden dann mit positiver Spannung gepulst. Wie oben erläu tert, wird die tatsächliche Abfragespannung wegen des niedri gen finiten Bit/Zellen-Verhältnisses von der angelegten Span nung abgeleitet.

In der Fig. 7 ist eine Kombinations-Hystereseschleife 70 gezeigt. Wenn eine ideale Hystereschleife 72 betrachtet wird, wie sie in der Fig. 7 in durchgezogenen Linien darge stellt ist, ist sehr wenig Abfragespannung erforderlich, be vor die Steigungen der entgegengesetzt polarisierten Konden satoren unterschiedlich meßbar sind. Die momentane Steigung der Hysteresekurve bestimmt die momentane Kapazität eines ferroelektrischen Kondensators. Außerdem übersteigt an keiner Stelle der idealisierten Hystereseschleife die Kapazität ei nes 'Nullzustand'-Kondensators die Kapazität eines 'Ein-Zu stand'-Kondensators.

Unglücklicherweise zeigt keines der bekannten ferro elektrischen Materialien unter allen Bedingungen eine ideale Hystereseschleife. Ein bei ferroelektrischen Materialien zu beobachtendes Phänomen ist die Relaxation. Gemäß der theore tischen Erklärung der Relaxation kehren manche Dipole nach dem Wegnehmen der polarisierenden Spannung in ihren ursprüng lichen Zustand zurück. Dieses Zurückfallen führt zu einem vergrößerten linearen Anteil und einem verringerten Schaltan teil bei der nächsten Abfrage.

Die gestrichelte Linie 74 in der Fig. 7 zeigt die Auswirkungen der Relaxation auf die ideale Hysterescheleife 72. Wie zu sehen ist, kann eine ausreichende Abfragespannung immer noch ergeben, daß der korrekte Zustand ausgelesen wird, im Vergleich zum Idealfall ist die erforderliche Abfragespan nung jedoch größer. Bei kleinen Abfragespannungen kann dar überhinaus aufgrund der Relaxation die momentane Kapazität eines 'Null'-Kondensators die Kapazität eines 'Ein'-Konden sators übersteigen. Allein die Relaxation stellt daher an nichtflüchtige Logikkonstruktionen zwei Anforderungen. Zum einen ist die Abfragespannung idealerweise ein ausreichend großer Anteil der angelegten Spannung, um sicherzustellen, daß der Ladungsausgang des 'Ein'-Kondensators den Ladungsaus gang des 'Null'-Kondensators übersteigt. Dies wird durch die Lastkondensatoren Z10 und Z11, die in den Fig. 4 und 5 ge zeigt sind, erreicht. Zweitens sollte das aktive Lesen nicht beginnen, bis die Abfragespannung aus dem Bereich der Mehr deutigkeit heraus ist, der durch die Relaxation entsteht. Dies wird durch die gesteuerte PNODE-Source-Anschlüsse von N1PA und N2PA erreicht.

Die Fig. 8 zeigt eine schematische Hysterese 80, an der die Auswirkungen der Prägung an polarisierten ferroelek trischen Kondensatoren zu sehen sind. Ein geprägter ferro elektrischer Kondensator verhält sich so, als wenn die Schleife längs der Spannungsachse verschoben würde. Wenn ein Kondensator geprägt ist, ist eine höhere Spannung erforder lich, um den Polarisationszustand des Kondensators zu ändern. Die Fig. 8 zeigt symmetrisch geprägte komplementäre Kondensa toren 86 und 88 und die entsprechend verschobenen Hysterese schleifen 82 und 84. Experimentelle Messungen haben ergeben, daß die Prägung ein Grenzschichtphänomen ist. Die Daten zei gen an, daß Kondensatoren, die mit einer bezüglich der unte ren Elektrode positiven oberen Elektrode polarisiert werden, eine andere Prägung zeigen können als Kondensatoren, die mit einer bezüglich der unteren Elektrode negativen oberen Elek trode polarisiert wurden. Die Fig. 9 zeigt die sich ergeben den Auswirkungen einer asymmetrischen Prägung auf komplemen täre Hystereseschleifen 92 und 94, die entgegengesetzt pola risierten Kondensatoren 96 und 98 entsprechen. Eine Analyse der Fig. 9 ergibt, daß für kleine Abfragespannungen ein 'Null'-Kondensator und ein 'Ein'-Kondensator schwer zu unter scheiden sind. Ein ausreichendes Bit/Zellen-Verhältnis und ein gesteuertes Auslesen können diese zweite Nicht-Idealität durch die Prägung berücksichtigen. Bei echten Messungen sind die Relaxation und die Prägung schwer zu trennen, beide be wirken jedoch, daß die erforderliche Abfragespannung zu erhö hen ist.

In allein operierenden nichtflüchtigen Logikschaltun gen ist die parasitäre Kapazität der Bitleitung im Vergleich zu einem Speicherarray wesentlich kleiner. Es kann daher er forderlich sein, die Lastkapazität zu erhöhen. Ferroelektri sche Materialien weisen eine hohe Dielektrizitätskonstante auf, wodurch die dazu erforderliche Kondensatorfläche minimal wird. Die Lastkondensatoren Z10 und Z11 in den Fig. 4 und 5 sind direkt mit den Speicherkondensatoren 20 und 21 verbun den. Die Lastkapazität kann auch außerhalb der Zugriffsele mente T1 und T2 angeschlossen sein. Die gezeigte Verbindung minimiert jedoch die am SR-Flip-Flop hängende kapazitive Last, wodurch die Geschwindigkeitseigenschaften des ursprüng lichen flüchtigen Logikelements erhalten bleiben.

Die Fig. 10 zeigt eine mögliche Einschalt-Zeitsequenz für die in den Fig. 4 und 5 gezeigten nichtflüchtigen SR- Flip-Flops auf NAND-Basis. Diese Hochfahrsequenz kann in die drei Grundoperationen Aufladen, Lesen und normaler Betrieb aufgeteilt werden. Die Aufladezeit umfaßt die Zeit, bis die Stromversorgung, VDD, eine für einen zuverlässigen Betrieb des ferroelektrischen Speichers ausreichende Spannung er reicht hat. Während dieser Zeit bringt die Steuerlogik PREQ auf den hohen Pegel, um die Bitleitungen, Q und QB aufzuladen und auszugleichen. Während der Aufladung wird auch WL hochge halten, damit die internen Knoten des ferroelektrischen Spei chers aufgeladen werden. Das Signal WLB ist nicht darge stellt, es ist immer komplementär zu WL. Das Signal ISO ist zu diesem Zeitpunkt auch auf dem hohen Pegel, damit die Tran sistoren N1PB und N2PB deaktiviert sind und an den Source- Anschlüssen der Transistoren N1NA und N2NA ein virtuelles NNODE erzeugt wird. Die Steuerlogik hält außerdem die S- und R-Eingänge auf dem niedrigen Pegel, damit der Leseverstärker nicht heruntergezogen wird. Schließlich wird PNODE während der Aufladung entweder auf dem niedrigen oder dem Dreifachzu stand gehalten, um ein vorzeitiges Auslesen zu verhindern.

Die Lesesequenz beginnt mit dem Abfallen des Signals PREQ, wodurch die Bitleitungen Q und QB zu floaten beginnen. Dann beginnt die pulsierende PL-Abfrage. In der Fig. 10 sind sowohl das "nur-auf"- als auch das "auf-ab"-Plattenpulsieren gezeigt, die Reaktion der Bitleitung ist jedoch nur für das "auf-ab"-Plattenpulsieren dargestellt. Nach dem Plattenpul sieren erscheint auf den Bitleitungen eine auf der Polarisa tion der ferroelektrischen Kondensatoren beruhende Spannungs differenz, die ausgelesen werden kann. Der Leseverstärker aus den Transistoren N1PA, N2PA, N1NA und N2NA wird dann durch Hochfahren von PNODE und der S- und R-Eingänge aktiviert. Die relative Zeitgebung von PNODE und S und R kann hinsichtlich der erforderlichen Empfindlichkeit und Geschwindigkeit des Leseverstärkers optimiert werden.

Wenn der korrekte logische Zustand erfaßt ist und Q und QB voll getrennt sind, werden die Zustände der ferroelek trischen Speicherkondensatoren wegen der destruktiven Natur des Lesevorganges wiederhergestellt. Die Wiederherstellung erfolgt dadurch, daß das PL-Signal für eine gewisse minimale Wiederherstellzeit sowohl auf den hohen als auch auf den niedrigen Pegel gebracht wird. Die in der Fig. 10 gezeigte Vorgehensweise umfaßt nur bei Lese- und Schreibvorgängen ei nen Zugriff auf die ferroelektrischen Kondensatoren und das Trennen der ferroelektrischen Speicherkondensatoren vom Flip- Flop zu allen anderen Zeiten. Die Speicher- und Lastkondensa toren werden dadurch vom Flip-Flop isoliert, daß WL auf den niedrigen Pegel gebracht wird. Dann wird das Signal ISO auf den niedrigen Pegel gebracht, um den NNODE-Ausgleich zu sper ren und die Transistoren N1PB und N2PB freizugeben. An dieser Stelle ist der Zustand des SR-Flip-Flops auf den Wert zurück gekehrt, der im ferroelektrischen nichtflüchtigen Speicher gespeichert war, und und die S- und R-Eingänge werden im "Halte-Zustand" eines SR-Flip-Flops auf NAND-Basis gehalten.

Schließlich gibt die Steuerlogik die Kontrolle über die S- und R-Eingänge ab und deren normale Verbindungen frei. Wenn die S- und R-Eingänge für das SR-Flip-Flop auf NAND- Basis etwas anderes als '11' sind, wird der wiederhergestell te Zustand durch einen neuen Zwangszustand ersetzt. Das Flip- Flop befindet sich nun im normalen Betriebsmodus und verhält sich wie ein übliches CMOS-Flip-Flop auf NAND-Basis.

Die Fig. 11 zeigt eine mögliche Schreib-Zeitsequenz. In der Fig. 11 erfolgt das Beschreiben des ferroelektrischen Speichers beim Abschalten. Sobald die Steuerschaltung eine abfallende Stromversorgung feststellt, werden die S- und R- Eingänge an dem SR-Flip-Flop auf NAND-Basis auf den hohen Pegel gebracht, um den gegenwärtigen Zustand des Flip-Flops festzuhalten. Dann geht das Signal ISO hoch, um wie beim Le sevorgang N1PB und N2PB zu deaktivieren. Dann steigt WL an und WLB fällt ab, um die Bitleitungen mit den ferroelektri schen Kondensatoren zu verbinden. Dann wird PL auf den hohen und auf den niedrigen Pegel gebracht, um beide Kondensatoren zu polarisieren. Wenn PL hoch ist, wird der 'Null'- Kondensator polarisiert, und wenn PL niedrig ist, wird der 'Ein'-Kondensator polarisiert. Die Reihenfolge der Polarisa tion der Kondensatoren ist nicht kritisch. Nachdem die mini male Polarisationszeit für jeden Kondensator erfüllt ist, kann der Aufladezyklus beginnen. In der Fig. 11 beginnt der Aufladezyklus nicht sofort, sondern die Steuerschaltung er faßt eine Minimalspannung, unterhalb der dann die Aufladung beginnt.

Das Festhalten des Flip-Flops während des Schreibens ist nicht unbedingt erforderlich, es ermöglicht jedoch, daß die Lese- und Schreibvorgänge mit einer gemeinsamen Steuerlo gik ausgeführt werden. Wenn beim Schreiben S und R nicht auf den hohen Pegel gebracht werden, ist ein '00'-Eingangssignal zu vermeiden, da sonst beide der ferroelektrischen Kondensa toren in der gleichen Richtung polarisiert werden. Beim Ein schalten bringt dann der Leseverstärker Q und QB in unbekann te, aber entgegengesetzte Zustände, die nicht dem '11'-Aus gangssignal entsprechen, das normalerweise von einem '00'- Eingangssignal hervorgebracht wird. Wenn sowohl S als auch R beim Schreiben auf dem hohen Pegel gehalten werden, muß das Signal ISO beim Schreiben nicht unbedingt hochgehen, dies erlaubt jeedoch wieder die gemeinsame Verwendung der Steuer logik für Lese- und Schreibvorgänge.

Die Fig. 10 und 11 zeigen Zeitdiagramme, die sich gut in ein Design einpassen, bei dem der nichtflüchtige Speicher beim Einschalten ausgelesen und beim Abschalten beschrieben wird. Es lassen sich auch andere Vorgehensweisen verwenden. In den meisten praktischen Fällen ist nur das Auslesen beim Einschalten erforderlich, das Einschreiben in den nichtflüch tigen Speicher kann jedoch jederzeit erfolgen. Das Einschrei ben beim Abschalten, wie in der Fig. 11 gezeigt, setzt das ferroelektrische Material am wenigsten unter Stress, das Ein schreiben bei Zustandsänderungen ist jedoch eine andere Vor gehensweise, die auch angewendet werden kann. Für ferroelek trische Materialien mit einer geeignet kleinen, von der Zeit unter Spannung abhängigen Prägung und einem geringen Risiko für einen zeitabhängigen dielektrischen Durchbruch (TDDB) und bei einem System, bei dem die SR-Flip-Flop-Verzögerung nicht minimal zu halten ist, kann auf die ferroelektrischen Konden satoren zu jeder Zeit zugegriffen werden. In einem solchen Fall ist WL während des normalen Betriebs auf dem hohen Pe gel, und PL kann beim Herunterfahren oder periodisch gepulst werden oder auch bei VDD/2 gehalten werden, wenn das ferro elektrische Material eine ausreichend kleine Koerzitivspan nung aufweist.

In der Fig. 12A ist ein anderes mögliches nichtflüch tiges SR-Flip-Flop 120 auf NAND-Basis gezeigt. Diese Konfigu ration kann gut bei der Erweiterung des SR-Flip-Flops zum Erzeugen anderer Logikelemente verwendet werden. Bei dieser Konfiguration unterliegen sowohl die PNODE- als auch NNODE- Versorgungsanschlüsse einer Steuerung. Durch diese Steuerung, die unabhängig von den S- und R-Eingangssignalen ist, kann der Leseverstärker gesperrt werden, wenn sich die S- und R- Eingänge des SR-Flip-Flops auf NAND-Basis auf dem hohen Pegel befinden. Die Bedeutung dieses Merkmals wird bei der folgen den Erläuterung des JK-Flip-Flops genauer beschrieben. Da die Versorgung des Leseverstärkers gesteuert wird, ist das Signal ISO der Fig. 12A nicht erforderlich. Die Fig. 12B zeigt diese vereinfachte Konfiguration. Wenn S und R beim Einschaltlesen auf dem hohen Pegel gehalten werden, sind die Transistoren N1NB und N2NB beim Lesen immer angeschaltet und greifen nicht wesentlich in den Lesevorgang ein. Es ist anzumerken, daß die Source-Anschlüsse der Transistoren N1PB und N2PB statt mit der globalen Versorgung auch mit der gesteuerten Versorgung PNODE verbunden werden können, ohne daß sich die Funktionali tät ändert.

Die Fig. 12C zeigt eine mögliche Einschalt-Zeit sequenz 124 für die nichtflüchtigen SR-Flip-Flops auf NAND- Basis der Fig. 12A und 12B. Diese Hochfahrsequenz kann in die drei Grundoperationen Aufladen, Lesen und Normalbetrieb auf geteilt werden. Die Aufladezeit ist die Zeit, bis zu der die Stromversorgung, VDD, eine ausreichende Spannung erreicht hat, damit der ferroelektrische Speicher zuverlässig betrie ben werden kann. Während dieser Zeit hält die Steuerlogik PREQ auf dem hohen Pegel, um die Bitleitungen, Q und QB auf zuladen und auszugleichen. Während der Aufladung wird auch WL hochgehalten, um die internen ferroelektrischen Speicherkno ten aufzuladen. Das Signal WLB ist nicht gezeigt, es ist im mer komplementär zu WL. Die Steuerlogik hält die S- und R- Eingänge auf dem hohen Pegel, um die Transistoren N1NB und N2NB zu aktivieren und den Leseverstärker auf das Herunter ziehen vorzubereiten. Während des Aufladens wird durch das Halten von NNODE im Dreierzustand oder das Hochtreiben von NNODE ein Herunterziehen des Leseverstärkers unmöglich ge macht. Schließlich wird PNODE beim Aufladen entweder hochge halten oder im Dreierzustand gehalten, um ein vorzeitiges Auslesen zu verhindern.

Die Lesesequenz beginnt mit dem Abfall des Signals PREQ, wodurch die Bitleitungen Q und QB freigegeben werden. Dann beginnt die pulsierende PL-Abfrage. In der Fig. 12C ist sowohl das "nur-auf"- als auch das "auf-ab"-Plattenpulsieren gezeigt, die Reaktion der Bitleitung ist jedoch nur für das "auf-ab"-Plattenpulsieren dargestellt. Nach dem Plattenpul sieren liegt auf den Bitleitungen eine Spannungsdifferenz, die auf der Polarisation der ferroelektrischen Kondensatoren beruht und die ausgelesen werden kann. Der Leseverstärker aus den Transistoren N1PA, N2PA, N1NA und N2NA wird dann durch das Bringen von PNODE auf den hohen Pegel und von NNODE auf den niedrigen Pegel aktiviert. Die relative Zeitgebung für PNODE und NNODE kann bezüglich der erforderlichen Empfind lichkeit und Geschwindigkeit des Leseverstärkers optimiert werden.

Wenn der korrekte logische Zustand erfaßt ist und Q und QB voll getrennt sind, werden die Zustände der ferroelek trischen Speicherkondensatoren wegen der destruktiven Natur des Lesevorganges wiederhergestellt. Die Wiederherstellung erfolgt dadurch, daß das PL-Signal für eine gewisse minimale Wiederherstellzeit sowohl auf den hohen als auch auf den niedrigen Pegel gebracht wird. Die in der Fig. 12C gezeigte Vorgehensweise umfaßt nur einen Zugriff auf die ferroelektri schen Kondensatoren bei Lese- und Schreibvorgängen und das Trennen der ferroelektrischen Speicherkondensatoren vom Flip- Flop zu allen anderen Zeiten. Die Speicher- und Lastkondensa toren werden dadurch vom Flip-Flop isoliert, daß WL auf den niedrigen Pegel gebracht wird. An dieser Stelle ist der Zu stand des SR-Flip-Flops auf den Wert zurückgekehrt, der im ferroelektrischen nichtflüchtigen Speicher gespeichert war, und und die S- und R-Eingänge werden im "Halte-Zustand" eines SR-Flip-Flops auf NAND-Basis gehalten.

Schließlich gibt die Steuerlogik die Kontrolle über die S- und R-Eingänge ab und deren normale Verbindungen frei. Wenn die S- und R-Eingänge für das SR-Flip-Flop auf NAND- Basis auf etwas anderem als '11' sind, wird der wiederherge stellte Zustand durch einen neuen Zwangszustand ersetzt. Das Flip-Flop befindet sich nun im normalen Betriebsmodus und verhält sich wie ein übliches CMOS-Flip-Flop auf NAND-Basis.

Anhand der Fig. 13 bis 17 werden nun SR-Flip-Flops auf NOR-Basis beschrieben, beginnend mit dem CMOS-SR-Flip- Flop 130 auf NOR-Basis, das in der Fig. 13 gezeigt ist. Die Fig. 13 zeigt die Standard-Gatter-Darstellung des SR-Flip- Flops 130 auf NOR-Basis und dessen Wahrheitstabelle. Die Fig. 14 zeigt eine mögliche CMOS-Ausführung 140 des Flip-Flops 130. Das NOR-Gatter N1 der Fig. 13 wird durch die in Reihe geschalteten PMOS-Transistoren N1PA und N1PB und die NMOS- Transistoren N1NA und N1NB erhalten. Gleichermaßen wird das NOR-Gatter N2 der Fig. 13 durch die in Reihe geschalteten PMOS-Transistoren N2PA und N2PB und die NMOS-Transistoren N2NA und N2NB erhalten.

Die Fig. 14 ist so gezeichnet, daß die kreuzgekoppel ten Leseverstärkerelemente ersichtlich sind, die für den er findungsgemäßen ferroelektrischen nichtflüchtigen Speicher erforderlich sind. Beim Lesen werden die Transistoren N1PA, N2PA, N1NA und N2NA zu dem in den Fig. 15 bis 17 gezeigten Leseverstärker, während die Transistoren N1PB und N2PB für jede Seite des Leseverstärkers eine virtuelle Versorgung er zeugen. Die Transistoren N1NB und N2NB werden beim Lesen durch eine von zwei Methoden deaktiviert. Die beiden mögli chen Methoden, die "Ansteuerisolierung" und die "Gatesteue rung", sind beide in der Fig. 15 gezeigt, für die gegebene Topologie ist jedoch nur eine erforderlich.

Die Source-Anschlüsse der Transistoren N1NA und N2NA sind von Masse getrennt und an das gesteuerte NNODE ange schlossen. Bei den gegenwärtigen ferroelektrischen Speichern wird NNODE auf hohem oder Dreizustandsniveau gehalten, bis sich zwischen den Ausgängen Q und QB eine anfängliche Span nungsdifferenz ausgebildet hat. Auf die gleiche Weise werden die Source-Anschlüsse der Transistoren N1PA und N2PA norma lerweise auf niedrigem oder Dreizustandsniveau gehalten, bis sich zwischen den Ausgängen Q und QB eine Spannungsdifferenz ausgebildet hat. In den Fig. 15 bis 17 werden die Transisto ren N1PB und N2PB dazu verwendet, die Source-Anschlüsse der PMOS-Leseverstärkerelemente auf Dreizustandsniveau zu halten, bis ein Lesen erwünscht ist. Durch das Halten von NNODE auf hohem oder Dreizustandniveau und durch das Sicherstellen, daß die Transistoren N1PB und N2PB ausgeschaltet sind, hängt die anfängliche Spannungsdifferenz zwischen Q und QB nur von den gespeicherten Polaritätszuständen des ferroelektrischen Spei chers ab.

Die Ausführung des ferroelektrischen Speichers mit den Flip-Flops 160 und 170 der Fig. 16 und 17 wurde allgemein bereits oben in der Beschreibung der SR-Flip-Flops auf NAND- Basis erläutert. Weitere alternative Ausführungen werden im folgenden erläutert. Die Fig. 16 und 17 zeigen jeweils eine Version 160 bzw. 170 eines kompletten ferroelektrischen nichtflüchtigen SR-Flip-Flops auf NOR-Basis. Die Fig. 16 und 17 unterscheiden sich nur in der Methode, die verwendet wird, um die Transistoren N1NB und N2NB zu deaktivieren. Die Fig. 16 zeigt eine mögliche Methode zur Ansteuerisolierung, bei der der ISOCTL-Bus nur ein Steuersignal namens ISOB benötigt. Die Fig. 17 zeigt eine mögliche Methode zur Ausführung einer Gatesteuerschaltung, bei der der GATECTL-Bus nur ein Steuer signal benötigt, das in diesem Beispiel das gleiche Signal ISOB sein kann.

Wie bei den Flip-Flops auf NAND-Basis gibt es zwei optionale Blöcke. Der optionale Auflade- und Ausgleichsblock 152 führt wieder über NMOS-Transistoren und ein einziges Si gnal PREQ eine Grundladung aus. Der zweite optionale Block 151 namens "PNODE-Ausgleich" erfüllt die gleiche Funktion wie der Block "NNODE-Ausgleich" im SR-Flip-Flop auf NAND-Basis. Bei einem typischen CMOS-Leseverstärker sind die Source-An schlüsse der Transistoren N1PA und N2PA miteinander verbun den. Der PNODE-Ausgleichsblock 151 verbindet diese Source-An schlüsse während des Lesens miteinander, so daß der angepaßte Leseverstärker mehr wie ein Standard-Leseverstärker arbeitet.

In der Fig. 16 dienen die Transistoren M9 und M10 zur Ansteuerisolation, um die Transistoren N1NB und N2NB beim Lesen wegzuschalten. Ein einziges aktives niedriges ISOB- Signal bildet den ISOCTL-Bus. In der Fig. 17 werden zwei AND- Gatter dazu verwendet, um die Gate-Anschlüsse der Transisto ren N1NB und N2NB auf den niedrigen Pegel zu bringen, wenn das Signal ISOB auf dem niedrigen Pegel ist. Das Signal ISOB kann auch den PEQCTL-Bus im PNODE-Ausgleichsblock bedienen. Ein einziger PMOS-Transistor, M14, führt den Ausgleich beim Lesen durch. Die NMOS-Elemente M11, M12 und M13 dienen zum Aufladen und Ausgleichen von Q und QB. In den Schaltungen der Fig. 16 und 17 ist der Transistor M13 optional.

Die Fig. 18 zeigt eine mögliche Einschalt-Zeitsequenz 180 für die nichtflüchtigen SR-Flip-Flops auf NOR-Basis der Fig. 16 und 17. Diese Hochfahrsequenz kann in die drei Grund operationen Aufladen, Lesen und Normalbetrieb aufgeteilt wer den. Die Aufladezeit ist die Zeit, bis zu der die Stromver sorgung, VDD, eine ausreichende Spannung erreicht hat, damit der ferroelektrische Speicher zuverlässig betrieben werden kann. Während dieser Zeit hält die Steuerlogik PREQ auf dem hohen Pegel, um die Bitleitungen, Q und QB aufzuladen und auszugleichen. Während der Aufladung wird auch WL hochgehal ten, um die internen ferroelektrischen Speicherknoten aufzu laden. Das Signal ISOB wird zu dieser Zeit auf dem niedrigen Pegel gehalten, um die Transistoren N1NB und N2NB zu deakti vieren und um an den Source-Anschlüssen der Transistoren N1PA und N2PA ein virtuelles PNODE zu erzeugen. Die Steuerlogik hält außerdem die S- und R-Eingänge auf dem hohen Pegel, um ein Hochziehen des Leseverstärkers zu verhindern. Während des Aufladens wird und des Plattenpulsierens wird außerdem NNODE hoch oder im Dreierzustand gehalten, um ein vorzeitiges Aus lesen zu verhindern.

Die Lesesequenz beginnt mit dem Abfall des Signals PREQ, wodurch die Bitleitungen Q und QB freigegeben werden. Dann beginnt die pulsierende PL-Abfrage. In der Fig. 18 ist sowohl das "nur-auf"- als auch das "auf-ab"-Plattenpulsieren gezeigt, die Reaktion der Bitleitung ist jedoch nur für das "auf-ab"-Plattenpulsieren dargestellt. Nach dem Plattenpul sieren erscheint auf den Bitleitungen eine Spannungsdiffe renz, die auf der Polarisation der ferroelektrischen Konden satoren beruht und die ausgelesen werden kann. Der Lesever stärker aus den Transistoren N1PA, N2PA, N1NA und N2NA wird dann durch das Bringen der S- und R-Eingänge auf den niedri gen Pegel und von NNODE auf den niedrigen Pegel aktiviert. Die relative Zeitgebung für die S- und R-Eingänge und NNODE kann bezüglich der erforderlichen Empfindlichkeit und Ge schwindigkeit des Leseverstärkers optimiert werden.

Wenn der korrekte logische Zustand erfaßt ist und Q und QB voll getrennt sind, werden die Zustände der ferroelek trischen Speicherkondensatoren wegen der destruktiven Natur des Lesevorganges wiederhergestellt. Die Wiederherstellung erfolgt dadurch, daß das PL-Signal für eine gewisse minimale Wiederherstellzeit sowohl auf den hohen als auch auf den niedrigen Pegel gebracht wird. Die in der Fig. 18 gezeigte Vorgehensweise umfaßt nur einen Zugriff auf die ferroelektri schen Kondensatoren bei Lese- und Schreibvorgängen und das Trennen der ferroelektrischen Speicherkondensatoren vom Flip- Flop zu allen anderen Zeiten. Die Speicher- und Lastkondensa toren werden dadurch vom Flip-Flop isoliert, daß WL auf den niedrigen Pegel gebracht wird. Dann wird das Signal ISOB auf den hohen Pegel gebracht, um den PNODE-Ausgleich aufzuheben und die Transistoren N1NB und N2NB freizugeben. An dieser Stelle ist dann der Zustand des SR-Flip-Flops auf den Wert zurückgekehrt, der im ferroelektrischen nichtflüchtigen Spei cher gespeichert war, und und die S- und R-Eingänge werden im "Halte-Zustand" eines SR-Flip-Flops auf NOR-Basis gehalten.

Schließlich gibt die Steuerlogik die Kontrolle über die S- und R-Eingänge ab und deren normale Verbindungen frei. Wenn die S- und R-Eingänge für das SR-Flip-Flop auf NOR-Basis auf etwas anderem als '00' sind, wird der wiederhergestellte Zustand durch den neuen Zwangszustand ersetzt. Das Flip-Flop befindet sich nun im normalen Betriebsmodus und verhält sich wie ein übliches CMOS-Flip-Flop auf NOR-Basis.

Die Fig. 19 zeigt eine mögliche Schreib-Zeitsequenz 190. In der Fig. 19 erfolgt das Beschreiben des ferroelektri schen Speichers beim Abschalten. Sobald die Steuerschaltung eine abfallende Stromversorgung feststellt, werden die S- und R-Eingänge an dem SR-Flip-Flop auf NOR-Basis auf den niedri gen Pegel gebracht, um den gegenwärtigen Zustand des Flip- Flops festzuhalten. Dann geht das Signal ISOB auf den niedri gen Pegel, um wie beim Lesevorgang N1NB und N2NB zu deakti vieren. Dann steigt WL an und WLB fällt ab, um die Bitleitun gen mit den ferroelektrischen Kondensatoren zu verbinden. Dann wird PL auf den hohen und auf den niedrigen Pegel ge bracht, um beide Kondensatoren zu polarisieren. Wenn PL hoch ist, wird der 'Null'-Kondensator polarisiert, und wenn PL niedrig ist, wird der 'Ein'-Kondensator polarisiert. Die Rei henfolge der Polarisation der Kondensatoren ist nicht kri tisch. Nachdem die minimale Polarisationszeit für jeden Kon densator erfüllt ist, kann der Aufladezyklus beginnen. In der Fig. 19 beginnt der Aufladezyklus nicht sofort, sondern die Steuerschaltung erfaßt eine Minimalspannung, unterhalb der dann die Aufladung beginnt.

Das Festhalten des Flip-Flops während des Schreibens ist nicht unbedingt erforderlich, es ermöglicht jedoch, daß die Lese- und Schreibvorgänge mit einer gemeinsamen Steuerlo gik ausgeführt werden. Wenn beim Schreiben S und R nicht auf den hohen Pegel gebracht werden, ist ein '11'-Eingangssignal zu vermeiden, da sonst beide der ferroelektrischen Kondensa toren in der gleichen Richtung polarisiert werden. Beim Ein schalten bringt dann der Leseverstärker Q und QB in unbekann te, aber entgegengesetzte Zustände, die nicht dem '00'-Aus gangssignal entsprechen, das normalerweise von einem '11'- Eingangssignal hervorgebracht wird. Wenn sowohl S als auch R beim Schreiben auf dem niedrigen Pegel gehalten werden, muß das Signal ISOB beim Schreiben nicht unbedingt auf dem nied rigen Pegel sein, dies erlaubt jedoch wieder die gemeinsame Verwendung der Steuerlogik für Lese- und Schreibvorgänge.

Die Fig. 18 und 19 zeigen Zeitdiagramme, die sich gut in ein Design einpassen, bei dem der nichtflüchtige Speicher beim Einschalten ausgelesen und beim Abschal 43958 00070 552 001000280000000200012000285914384700040 0002010207312 00004 43839ten beschrieben wird. Es lassen sich auch andere Vorgehensweisen verwenden. In den meisten praktischen Fällen ist nur das Auslesen beim Einschalten erforderlich, das Einschreiben in den nichtflüch tigen Speicher kann jedoch jederzeit erfolgen. Alternative Vorgehensweisen zum Einschreiben wurden oben mit Bezug zu dem SR-Flip-Flop auf NAND-Basis beschrieben.

Die erfindungsgemäße Technik zum Hinzufügen der Nichtflüchtigkeit zu verschiedenen Schaltungselementen kann auch auf ferroelektrische nichtflüchtige JK-Flip-Flops ausge dehnt werden. In Standard-Logikschaltungen bilden SR-Flip- Flops die Basis für viele andere logische Elemente. Auf die gleiche Weise können die oben beschriebenen, nichtflüchtigen SR-Flip-Flops als Bausteine für andere nichtflüchtige Logik elemente verwendet werden. Es wird zuerst ein nichtflüchtiges JK-Flip-Flop beschrieben. Dabei wird in dieser Beschreibung nur das nichtflüchtige SR-Flip-Flop auf NAND-Basis verwendet, es kann aber auch das nichtflüchtige SR-Flip-Flop auf NOR- Basis verwendet werden.

Die Fig. 20 zeigt eine typische Darstellung eines JK- Flip-Flops 200 zusammen mit dessen Wahrheitstabelle. Das flüchtige SR-Flip-Flop 202 der Fig. 20 kann durch ein ferro elektrisches nichtflüchtiges SR-Flip-Flop ersetzt werden, etwa eines der Flip-Flops, die mit Bezug zu den Fig. 12A und 12B beschrieben wurden, um ein nichtflüchtiges JK-Flip-Flop zu erhalten.

Die Fig. 21 zeigt die Substitution eines nichtflüch tigen SR-Flip-Flops 212 zusammen mit dem erforderlichen Steu ersignalbus FNVCTL. Wenn für das nichtflüchtige SR-Flip-Flop 212 das nichtflüchtige Flip-Flop der Fig. 12A verwendet wird, besteht der FNVCTL-Bus aus folgenden Signalen: PNODE, NNODE, PL, WL, WLB, ISO und PREQ. Wenn für das SR-Flip-Flop 212 das nichtflüchtige Flip-Flop der Fig. 12B verwendet wird, wird das Signal ISO aus der FNVCTL-Liste entfernt. In der folgen den Beschreibung von Logikelementen auf der Basis eines nichtflüchtigen SR-Flip-Flops stellt das Flip-Flop der Fig. 12B die bevorzugte Ausführungsform dar. Das Signal ISO ist in den folgenden Zeitdiagrammen und Beschreibungen enthalten, ist jedoch nicht zutreffend, wenn das nichtflüchtige Flip- Flop der Fig. 12B verwendet wird.

Die Fig. 22 zeigt eine mögliche Einschalt-Zeitsequenz für das nichtflüchtige JK-Flip-Flop 210 der Fig. 21 (unter der Annahme, daß das nichtflüchtige SR-Flip-Flop der Fig. 12A verwendet wird). Diese Hochfahrsequenz kann in die drei Grundoperationen Aufladen, Lesen und Normalbetrieb aufgeteilt werden. Die Aufladezeit ist die Zeit, bis zu der die Strom versorgung, VDD, eine ausreichende Spannung erreicht hat, damit der ferroelektrische Speicher zuverlässig betrieben werden kann. Während dieser Zeit hält die Steuerlogik PREQ auf dem hohen Pegel, um die Bitleitungen, Q und QB aufzuladen und auszugleichen. Während der Aufladung wird auch WL hoch und WLB niedrig gehalten, um die internen ferroelektrischen Speicherknoten aufzuladen. Das Signal ISO wird zu dieser Zeit auch auf dem hohen Pegel gehalten, um die Transistoren N1PB und N2PB zu deaktivieren. Die Steuerlogik hält außerdem den CLK-Eingang während des Aufladens auf dem niedrigen Pegel, wodurch die S- und R-Eingänge beide hochgehen. Auch wird PNODE niedrig oder im Dreierzustand gehalten und NNODE hoch oder im Dreierzustand.

Die Lesesequenz beginnt mit dem Abfall des Signals PREQ, wodurch die Bitleitungen Q und QB freigegeben werden.

Dann beginnt die pulsierende PL-Abfrage. In der Fig. 22 ist sowohl das "nur-auf"- als auch das "auf-ab"-Plattenpulsieren gezeigt, die Reaktion der Bitleitung ist jedoch nur für das "auf-ab"-Plattenpulsieren dargestellt. Nach dem Plattenpul sieren erscheint auf den Bitleitungen eine Spannungsdiffe renz, die auf der Polarisation der ferroelektrischen Konden satoren beruht und die ausgelesen werden kann. Der Lesever stärker der Fig. 12A aus den Transistoren N1PA, N2PA, N1NA und N2NA wird dann durch das Bringen von PNODE auf den hohen Pegel und von NNODE auf den niedrigen Pegel aktiviert. Die relative Zeitgebung für PNODE und NNODE kann bezüglich der erforderlichen Empfindlichkeit und Geschwindigkeit des Lese verstärkers optimiert werden.

Wenn der korrekte logische Zustand erfaßt ist und Q und QB voll getrennt sind, werden die Zustände der ferroelek trischen Speicherkondensatoren wegen der destruktiven Natur des Lesevorganges wiederhergestellt. Die Wiederherstellung erfolgt dadurch, daß das PL-Signal für eine gewisse minimale Wiederherstellzeit sowohl auf den hohen als auch auf den niedrigen Pegel gebracht wird. Die in der Fig. 22 gezeigte Vorgehensweise umfaßt nur einen Zugriff auf die ferroelektri schen Kondensatoren bei Lese- und Schreibvorgängen und das Trennen der ferroelektrischen Speicherkondensatoren vom Flip- Flop zu allen anderen Zeiten. Die Speicher- und Lastkondensa toren werden dadurch vom Flip-Flop isoliert, daß WL auf den niedrigen Pegel gebracht wird. Dann wird das Signal ISO auf den niedrigen Pegel gebracht, um die Transistoren N1PB und N2PB freizugeben. An dieser Stelle ist dann der Zustand des internen SR-Flip-Flops, und damit des JK-Flip-Flops, auf den Wert zurückgekehrt, der im ferroelektrischen nichtflüchtigen Speicher gespeichert war, und und die S- und R-Eingänge wer den durch das niedrige CLK-Signal im "Halte-Zustand" eines SR-Flip-Flops auf NAND-Basis gehalten.

Schließlich gibt die Steuerlogik die Kontrolle über den CLK-Eingang ab und dessen normale Verbindung frei. Das Flip-Flop befindet sich nun im normalen Betriebsmodus und verhält sich wie ein übliches JK-Flip-Flop. Wenn die J- und K-Eingänge des SR-Flip-Flops auf NAND-Basis beim Hochgehen von CLK auf etwas anderem sind als '00', wird der wiederher gestellte Zustand durch den neuen Zwangszustand ersetzt.

Die Fig. 23 zeigt eine mögliche Schreib-Zeitsequenz für das nichtflüchtige JK-Flip-Flop 210. In der Fig. 23 er folgt das Einschreiben in den ferroelektrischen Speicher beim Abschalten. Sobald die Steuerschaltung eine abfallende Strom versorgung feststellt, wird das Signal CLK auf den niedrigen Pegel gebracht, wodurch die S- und R-Eingänge an dem SR-Flip- Flop auf NAND-Basis auf den hohen Pegel gehen, um den gegen wärtigen Zustand des Flip-Flops festzuhalten. Dann geht das Signal ISO hoch, um wie beim Lesevorgang N1PB und N2PB zu deaktivieren. Dann steigt WL an und WLB fällt ab, um die Bit leitungen mit den ferroelektrischen Kondensatoren zu verbin den. Dann wird PL auf den hohen und auf den niedrigen Pegel gebracht, um beide Kondensatoren zu polarisieren. Wenn PL hoch ist, wird der 'Null'-Kondensator polarisiert, und wenn PL niedrig ist, wird der 'Ein'-Kondensator polarisiert. Die Reihenfolge der Polarisation der Kondensatoren ist nicht kri tisch. Nachdem die minimale Polarisationszeit für jeden Kon densator erfüllt ist, kann der Aufladezyklus beginnen. In der Fig. 23 beginnt der Aufladezyklus nicht sofort, sondern die Steuerschaltung erfaßt eine Minimalspannung, unterhalb der dann die Aufladung beginnt.

Die Fig. 22 und 23 zeigen Zeitdiagramme, die sich gut in ein Design einpassen, bei dem der nichtflüchtige Speicher beim Einschalten gelesen und beim Abschalten beschrieben wird. Es lassen sich auch andere Vorgehensweisen verwenden, wie es in dem Abschnitt mit dem SR-Flip-Flop auf NAND-Basis beschrieben ist.

Das JK-Flip-Flop 200 der Fig. 20, das in der Fig. 21 nichtflüchtig gemacht wird, bildet die Basis für weitere Flip-Flops. Ein wichtiges Bauteil, das auf dem JK-Flip-Flop aufbaut, ist das flankengetriggerte JK-Master-Slave-Flip-Flop 240, das in der Fig. 24 gezeigt ist. Dieses Flip-Flop wird von der fallenden Flanke getriggert, was heißt, daß bei einem hohen CLK Daten in den Master geladen werden, die dann mit der fallenden Flanke von CLK in den Slave übertragen werden. Das Ausgangssignal des Flip-Flops wird an den Q- und QB-Aus gängen der Slave-Stufe entnommen. Das Flip-Flop 200 umfaßt ein SR-Flip-Flop 242 in der Master-Stufe, ein SR-Flip-Flop 244 in der Slave-Stufe und logische Hilfsschaltungen mit lo gischen Gattern N2, N3, N4 und N5.

Durch die Substitution eines nichtflüchtigen SR-Flip- Flops wie dem SR-Flip-Flop der Fig. 12A für eines oder beide der SR-Flip-Flops in der Fig. 24 kann das Flip-Flop 240 nichtflüchtig gemacht werden. Die einfachste Methode zum Er reichen der Nichtflüchtigkeit ist die Substitution eines nichtflüchtigen SR-Flip-Flops 252 in die Master-Stufe des flankengetriggerten JK-Master-Slave-Flip-Flops 250. Diese Substitution ist in der Fig. 25 gezeigt. Das andere SR-Flip- Flop 254 bleibt ein flüchtiges SR-Flip-Flop.

Die beispielhaften Zeitdiagramme der Fig. 22 und 23 gelten auch für des Master-Slave-JK-Flip-Flop 250 der Fig. 25. Während der Auflade- und Lesevorgänge wird das CLK-Signal wieder auf den niedrigen Pegel gebracht. Mit CLK auf dem niedrigen Pegel gehen die beiden S- und R-Eingänge des ferro elektrischen nichtflüchtigen NAND-SR-Flip-Flops 252 in der Master-Stufe des JK-Flip-Flops nach oben, wodurch mit den FNVCTL-Signalen das Aufladen und Lesen gesteuert werden kann. Wenn CLK unten ist, ist CLKB hoch, wodurch beim Einschaltle sen das Ausgangssignal der Master-Stufe direkt in die Slave- Stufe eingegeben wird. Sobald das nichtflüchtige SR-Flip-Flop 252 in der Master-Stufe wiederhergestellt ist, erscheint an der Slave-Stufe der zuletzt gespeicherte Zustand.

Ein anderes nützliches Logikelement, das mit einem SR-Flip-Flop aufgebaut werden kann, ist das ferroelektrische nichtflüchtige D-Typ-Flip-Flop. Das D-Typ- (oder einfach "D") Flip-Flop kann auch mit Transfergattern aufgebaut werden. Im folgenden Abschnitt werden die Methoden beschrieben, mit de nen aus den beiden Grunddesigns für flüchtige D-Flip-Flops nichtflüchtige D-Flip-Flops hergestellt werden können.

Ein D-Flip-Flop kann aus einem SR-Flip-Flop aufgebaut werden. Ein Beispiel dafür, das sich in vielen Lehrbüchern finden läßt, ist das in der Fig. 26 gezeigte Flip-Flop 260. Bei diesem D-Flip-Flop werden die S- und R-Eingänge des SR- Flip-Flops zu allen Zeiten auf '11' gehalten, außer für eine kurze Zeitspanne nach dem Übergang des CLK von niedrig auf hoch. Während dieser ansteigenden Flanke sind für eine kurze Zeitspanne sowohl CLK als auch CLKB auf dem hohen Pegel. In diesem Übergangszustand ist der S-Eingang des SR-Flip-Flops gleich D und der R-Eingang gleich dem Komplement von D. Im Ergebnis wird mit der ansteigenden Flanke von CLK der Q- Ausgang auf D gesetzt, und Q und QB werden immer auf entge gengesetzte Datenzustände gesetzt. Zu allen anderen Zeiten bleibt das SR-Flip-Flop im zuletzt aufgenommenen Zustand.

Für das flüchtige SR-Flip-Flop kann direkt ein nicht- flüchtiges SR-Flip-Flop 272 wie das in der Fig. 12A gezeigte substitutiert werden, wie es mit dem nichtflüchtigen D-Flip- Flop 270 in der Fig. 27 gezeigt ist. Das Zeitdiagramm der Fig. 22 und 23 auch hier für das Einschalten und Aus schalten verwendet werden. Beim Einschalten wird CLK niedrig gehalten, damit am nichtflüchtigen SR-Flip-Flop das Aufladen und Lesen durchgeführt kann.

Mit einer Master-Slave-Anordnung mit Invertern und Transfergattern kann ebenfalls ein D-Flip-Flop ausgeführt werden. Diese Art von Flip-Flop kann im wesentlichen auf die gleiche Weise, in der das SR-Flip-Flop nichtflüchtig gemacht wurde, so modifiziert werden, das ein nichtflüchtiges D-Flip- Flop entsteht. In der Fig. 28 ist flüchtiges D-Flip-Flop 280 auf Transfergatterbasis gezeigt. Wenn das CLK-Signal auf dem niedrigen Pegel ist, wird das D-Eingangssignal in die Master- Stufe 282 geladen, und die vorher aufgenommenen Daten werden in der Slave-Stufe 284 gehalten. Beim Ansteigen des CLK- Signals werden die in den Master 282 geladenen Daten zum Sla ve 284 übertragen, und der D-Eingang wird vom Master iso liert. Wenn das CLK-Signal hoch ist, werden die in den Master 282 geladenen Daten zwischengespeichert und steuern direkt die Slave-Stufe 284 an. Auf diese Weise werden nur die Daten, die beim Anstieg der Flanke von CLK am D-Eingang anliegen, zum Ausgang durchgelassen.

In der Fig. 28 sind zwei Sätze von kreuzgekoppelten Inverterpaaren dargestellt. Das erste Paar, I1 und I2, liegt im Master-Abschnitt 282, und das zweite Paar, I3 und I4, be findet sich im Slave-Abschnitt 284. Jedes dieser kreuzgekop pelten Inverterpaare kann dafür vorgesehen werden, als Lese verstärker für ein ferroelektrisches nichtflüchtiges D-Flip- Flop zu dienen. Die beiden möglichen nichtflüchtigen Adaptio nen werden im folgenden beschrieben.

Die Fig. 29A zeigt, wie eine Slave-Stufe 290 des D- Flip-Flops auf Transfergatterbasis so modifiziert werden kann, daß das Flip-Flop nichtflüchtig wird. Die Inverter I3 und I4 werden so modifiziert, daß sie für den Leseverstärker gesteuerte Versorgungen ergeben. Es werden zwei Dummy-Trans fergatter T13 und T14 hinzugefügt, um die bestmögliche Wider stands- und Kapazitanzanpassung für den Leseverstärker zu erhalten. Das Transfergatter T14 wird wie das Transfergatter T4 in Reihe zum Inverter I4 in Reihe zum Inverter I3 hinzuge fügt, um den Widerstand auszugleichen. Das Transfergater T14 wird immer durch die Transfergatterverbindungen auf ein ge halten. Das Transfergatter T13 wird als Dummy-Last an den Q- Ausgang angefügt, um die Last zu spiegeln, die T3 am QB- Ausgang hat. Um die bestmögliche Leseverstärkerbalance zu sichern, sollte die Gatterlast der nächsten Stufe am Q-Aus gang auch zum QB-Ausgang hinzugefügt werden. Da in der Fig. 29A keine Last am Q-Ausgang gezeigt ist, ist auch am QB- Ausgang keine Last gezeigt.

Die Fig. 29B zeigt eine alternative Slave-Stufe, bei der zwischen die BLTG- und BLBTG-Knoten eine ferroelektrische Speicher- und Ladeschaltung eingefügt ist.

Mit der Ausbildung eines ausgeglichenen und gesteuer ten Leseverstärkers kann ein ferroelektrischer nichtflüchti ger Speicher und die Steuersignale dafür hinzugefügt werden. Der "Auflade- und Ausgleichsblock" 292 ist nicht erforder lich, weist jedoch einen Betrieb auf, der mit der bestehenden ferroelektrischen Speicherpraxis konsistent ist. Geeignete "ferroelektrische Speicherblöcke" wurden oben in der Be schreibung der nichtflüchtigen SR-Flip-Flops vorgestellt und werden später noch genauer beschrieben.

Die Fig. 30A zeigt eine mögliche Einschalt-Zeit sequenz für das nichtflüchtige D-Flip-Flop 280 mit der nicht flüchtigen Slave-Stufe 290, die in der Fig. 29A gezeigt ist. Diese Hochfahrsequenz kann in die drei Grundoperationen Auf laden, Lesen und Normalbetrieb aufgeteilt werden. Die Aufla dezeit ist die Zeit, bis zu der die Stromversorgung, VDD, eine ausreichende Spannung erreicht hat, damit der ferroelek trische Speicher zuverlässig betrieben werden kann. Während dieser Zeit hält die Steuerlogik PREQ auf dem hohen Pegel, um die Bitleitungen, Q und QB aufzuladen und auszugleichen. Wäh rend der Aufladung wird auch WL hoch und WLB niedrig gehal ten, um die internen ferroelektrischen Speicherknoten aufzu laden. Die Steuerlogik hält außerdem den CLK-Eingang während des Aufladens auf dem niedrigen Pegel, wodurch das Transfer gatter T3 abgeschaltet und damit die Slave-Stufe vom Master getrennt wird. Mit CLK unten und CLKB oben ist das Tranfer gatter T4 angeschaltet, wodurch die Leseverstärker-Rückkopp lung möglich ist. Beim Aufladen und Lesen verhalten sich die Transfergatter T4 und T14 effektiv wie Widerstände. Auch wird beim Aufladen PNODE niedrig oder im Dreierzustand gehalten und NNODE hoch oder im Dreierzustand.

Dann beginnt die pulsierende PL-Abfrage. In der Fig. 30A ist sowohl das "nur-auf"- als auch das "auf-ab"-Plattenpulsieren gezeigt, die Reaktion der Bitleitung ist jedoch nur für das "auf-ab"-Plattenpulsieren dargestellt. Nach dem Plattenpul sieren erscheint auf den Bitleitungen eine Spannungsdiffe renz, die auf der Polarisation der ferroelektrischen Konden satoren beruht und die ausgelesen werden kann. Der Lesever stärker der Fig. 29A aus I3, T14, I4 und T4 wird dann durch das Bringen von PNODE auf den hohen Pegel und von NNODE auf den niedrigen Pegel aktiviert. Die relative Zeitgebung für PNODE und NNODE kann bezüglich der erforderlichen Empfind lichkeit und Geschwindigkeit des Leseverstärkers optimiert werden.

Wenn der korrekte logische Zustand erfaßt ist und Q und QB voll getrennt sind, werden die Zustände der ferroelek trischen Speicherkondensatoren wegen der destruktiven Natur des Lesevorganges wiederhergestellt. Die Wiederherstellung erfolgt dadurch, daß das PL-Signal für eine gewisse minimale Wiederherstellzeit sowohl auf den hohen als auch auf den niedrigen Pegel gebracht wird. Die im Zeitdiagramm 300 der Fig. 30A gezeigte Vorgehensweise umfaßt nur einen Zugriff auf die ferroelektrischen Kondensatoren bei Lese- und Schreibvor gängen und das Trennen der ferroelektrischen Speicherkonden satoren vom Flip-Flop zu allen anderen Zeiten. Die Speicher- und Lastkondensatoren werden dadurch vom Flip-Flop isoliert, daß WL auf den niedrigen Pegel gebracht wird. An dieser Stel le ist dann der Zustand der Slave-Stufe und damit des D-Flip- Flops, auf den Wert zurückgekehrt, der im ferroelektrischen nichtflüchtigen Speicher gespeichert war, und das niedrige CLK-Signal hält die Slave-Stufe im "Datenhalte-Modus".

Schließlich gibt die Steuerlogik die Kontrolle über den CLK-Eingang ab und dessen normale Verbindung frei. Das Flip-Flop befindet sich nun im normalen Betriebsmodus und verhält sich wie ein übliches D-Flip-Flop.

Das Zeitdiagramm der Fig. 30B ist dem der Fig. 30A ähnlich, es entspricht der in der Fig. 29B gezeigten Slave- Stufe.

Die Fig. 31A zeigt eine mögliche Schreib-Zeitsequenz 310 für das nichtflüchtige D-Flip-Flop 280 auf Transfergat terbasis mit einer nichtflüchtigen Slave-Stufe 290. In der Fig. 31A erfolgt das Einschreiben in den ferroelektrischen Speicher beim Abschalten. Sobald die Steuerschaltung eine abfallende Stromversorgung feststellt, wird das Signal CLK auf den niedrigen Pegel gebracht, wodurch die Slave-Stufe 290 in einen "Datenhaltemodus" versetzt wird. Zum Schreiben muß das CLK-Signal nicht nach unten gehen, es wird jedoch dadurch eine gemeinsame Logik zum Lesen und Schreiben möglich. Auch vereinfacht ein Zugriff auf den ferroelektrischen Speicher, der immer auf die gleiche Weise erfolgt, die Bemessung der Bauteile. Dann steigt WL an und WLB fällt ab, um die Bitlei tungen mit den ferroelektrischen Kondensatoren zu verbinden. Dann wird PL auf den hohen und auf den niedrigen Pegel ge bracht, um beide Kondensatoren zu polarisieren. Wenn PL hoch ist, wird der 'Null'-Kondensator polarisiert, und wenn PL niedrig ist, wird der 'Ein'-Kondensator polarisiert. Die Rei henfolge der Polarisation der Kondensatoren ist nicht kri tisch. Nachdem die minimale Polarisationszeit für jeden Kon densator erfüllt ist, kann der Aufladezyklus beginnen. In der Fig. 31A beginnt der Aufladezyklus nicht sofort, sondern die Steuerschaltung erfaßt eine Minimalspannung, unterhalb der dann die Aufladung beginnt.

Das Zeitdiagramm der Fig. 31B ist dem der Fig. 31A ähnlich, es entspricht der in der Fig. 29B gezeigten Slave- Stufe.

Die Fig. 30A, 30B, 31A und 31B zeigen Zeitdiagramme, die sich gut in ein Design einpassen, bei dem der nichtflüch tige Speicher beim Einschalten gelesen und beim Abschalten beschrieben wird. Es lassen sich auch andere Vorgehensweisen verwenden, wie es in dem Abschnitt mit dem SR-Flip-Flop auf NAND-Basis beschrieben ist.

Wie oben angegeben, kann auch die Master-Stufe des D- Flip-Flops auf Transfergitterbasis nichtflüchtig gemacht wer den. Die Fig. 32 zeigt eine Master-Stufe 320, die für eine ferroelektrische Nichtflüchtigkeit modifiziert ist. Der Lese verstärker besteht nun aus dem Inverter I1, dem Transfergat ter T12, dem Inverter I2 und dem Transfergatter T2. Das Transfergater T12 ist in Reihe zum Inverter I1 hinzugefügt, um den effektiven Widerstand des Transfergatters T2 anzupas sen, das sich in Reihe mit dem Inverter I2 befindet. Das Aus gangssignal der Master-Stufe wird direkt dem Inverter I1 ent nommen, um den Widerstand auf dem Datenausbreitungsweg zu minimieren und um dadurch die Ausbreitungsverzögerung minimal zu halten. Um eine symmetrische kapazitive Belastung sicher zustellen, ist an den Ausgang des Inverters I2 das Transfer gatter T13 angeschlossen, das dem Last-Transfergatter T3 am Inverter I1 entspricht. An das Gate des Inverters I2 ist das Transfergatter T11 angeschlossen, um einen Ausgleich mit der Last herbeizuführen, den das Transfergatter T1 auf das Gate des Inverters I1 ausübt.

Der in der Fig. 32 gezeigte Aufbau trägt zwar dazu bei, die Zwischenspeicher-Ausbreitungsgeschwindigkeit minimal zu halten, es wurden jedoch drei neue Transfergatter einge führt. In der Fig. 33 ist ein anderer möglicher Aufbau einer nichtflüchtigen Master-Stufe 330 gezeigt, bei dem nur ein zusätzliches Transfergatter erforderlich ist. Es wird hier nur das Transfergatter T12 für einen Widerstandsausgleich hinzugefügt. Die Transfergatter T3 und T1 können dann geeig net bemessen und angeordnet werden, um eine symmetrische Lastkapazitanz zu erzeugen.

Sowohl in der Fig. 32 als auch in der Fig. 33 wird das Taktsignal in der Master-Stufe beim Lesen idealerweise auf dem hohen Pegel gehalten, um zu verhindern, daß der D- Eingang den Zustand der Master-Stufe festlegt. Das Taktsignal kann beim Lesen auch in der Slave-Stufe hochgehalten werden, das Transfergatter T3 ist jedoch dann an, und die hinzugefüg te Gate-Last des Inverters I3 und die Source-/Drain-Last des Transfergatters T4 ergibt ein kapazitives Ungleichgewicht. Das Taktsignal wird daher in zwei Signale aufgeteilt, ein Master-Taktsignal MCLK und ein Slave-Taktsignal, SCLK.

Die Fig. 34 zeigt eine mögliche Einschalt-Zeitsequenz 340 für das nichtflüchtige D-Flip-Flop mit einer nichtflüch tigen Master-Stufe 320 und 330, wie es in den Fig. 32 und 33 gezeigt ist. Diese Hochfahrsequenz kann in die drei Grundope rationen Aufladen, Lesen und Normalbetrieb aufgeteilt werden. Die Aufladezeit ist die Zeit, bis zu der die Stromversorgung, VDD, eine ausreichende Spannung erreicht hat, damit der fer roelektrische Speicher zuverlässig betrieben werden kann. Während dieser Zeit hält die Steuerlogik PREQ auf dem hohen Pegel, um die Bitleitungen im Master, BL und BLB aufzuladen und auszugleichen. Während der Aufladung wird auch WL hoch und WLB niedrig gehalten, um die internen ferroelektrischen Speicherknoten aufzuladen. Die Steuerlogik hält außerdem wäh rend des Aufladens den MCLK-Eingang hoch und den SCLK-Eingang auf dem niedrigen Pegel, wodurch die Transfergatter T1 und T3 abgeschaltet und damit der D-Eingang und die Slave-Stufe vom Master getrennt werden. Mit MCLK unten und MCLKB oben ist T2 an, wodurch die Leseverstärker-Rückkopplung möglich ist. Beim Aufladen und Lesen verhalten sich die Transfergatter T2 und T12 effektiv wie Widerstände. Auch wird beim Aufladen PNODE niedrig oder im Dreierzustand gehalten und NNODE hoch oder im Dreierzustand.

Die Lesesequenz beginnt mit dem Abfall des Signals PREQ, wodurch BL und BLB freigegeben werden. Dann beginnt die pulsierende PL-Abfrage. In der Fig. 34 ist sowohl das "nur- auf"- als auch das "auf-ab"-Plattenpulsieren gezeigt, die Reaktion der Bitleitung ist jedoch nur für das "auf-ab"- Plattenpulsieren dargestellt. Nach dem Plattenpulsieren er scheint auf den Bitleitungen eine Spannungsdifferenz, die auf der Polarisation der ferroelektrischen Kondensatoren beruht und die ausgelesen werden kann. Der Leseverstärker der Fig. 32 und 33 aus dem Inverter I1, dem Transfergatter T12, dem Inverter I2 und dem Transfergatter T2 wird dann durch das Bringen von PNODE auf den hohen Pegel und von NNODE auf den niedrigen Pegel aktiviert. Die relative Zeitgebung für PNODE und NNODE kann bezüglich der erforderlichen Empfindlichkeit und Geschwindigkeit des Leseverstärkers optimiert werden.

Wenn der korrekte logische Zustand erfaßt ist und BL und BLB voll getrennt sind, werden die Zustände der ferro elektrischen Speicherkondensatoren wegen der destruktiven Natur des Lesevorganges wiederhergestellt. Die Wiederherstel lung erfolgt dadurch, daß das PL-Signal für eine gewisse mi nimale Wiederherstellzeit sowohl auf den hohen als auch auf den niedrigen Pegel gebracht wird. Einige Zeit, nachdem die Daten im nichtflüchtigen Master wiederhergestellt wurden, bringt die Steuerlogik den SCLK-Eingang auf den hohen Pegel, um die wiederhergestellten Daten in die Slave-Stufe zu laden, um sie am Ausgang zur Verfügung zu stellen. Die in der Fig. 34 gezeigte Vorgehensweise umfaßt nur einen Zugriff auf die ferroelektrischen Kondensatoren bei Lese- und Schreibvorgän gen und das Trennen der ferroelektrischen Speicherkondensato ren vom Flip-Flop zu allen anderen Zeiten. Die Speicher- und Lastkondensatoren werden dadurch vom Flip-Flop isoliert, daß WL auf den niedrigen Pegel gebracht wird. An dieser Stelle sind die im Master gespeicherten Daten wiederhergestellt und auf den Slave übertragen worden.

Schließlich gibt die Steuerlogik die Kontrolle über MCLK und SCLK ab und macht sie beide gleich dem normalen CLK- Eingang. Das Flip-Flop befindet sich nun im normalen Be triebsmodus und verhält sich wie ein übliches D-Flip-Flop.

Auch wenn die Master-Stufe dazu verwendet werden kann, um den Datenzustand bei Abwesenheit von Energie festzu halten, ist es schwierig, die richtigen Flip-Flop-Daten im nichtflüchtigen Speicher zu speichern, wenn die Master-Stufe die nichtflüchtige Stufe ist. Diese Schwierigkeit ergibt sich aus der Art, in der das Master-Slave-D-Flip-Flop auf Trans fergatterbasis arbeitet. Wenn das Taktsignal auf dem niedri gen Pegel ist, wird das D-Eingangssignal in den Master gela den. Wenn dann das Taktsignal hochgeht, werden die Daten zum Slave weitergeleitet. Wenn daher das Einschreiben in den fer roelektrischen Speicher erfolgt, wenn sich das Taktsignal auf dem niedrigen Pegel befindet, sind es die momentanen Daten am D-Eingang, die im ferroelektrischen Speicher gespeichert wer den, und nicht die Daten, die zwischengespeichert wurden und die am Ausgang der Slave-Stufe zur Verfügung stehen.

Dieses Problem kann auf verschiedene Arten angegangen werden, von denen zwei im folgenden beschrieben sind. Bei einem möglichen Verfahren kann das System der Bedingung un terworfen werden, daß nur dann ein Einschreiben in den nicht flüchtigen Speicher erfolgt, wenn das Taktsignal auf dem ho hen Pegel ist. Da diese Vorgehensweise für nahezu alle prak tischen Anwendungen ungeeignet ist, wird sie nicht weiter verfolgt.

Die zweite Methode umfaßt das Steuern des Taktsignals und der Leseverstärkerversorgung auf eine solche Weise, daß vor dem Einschreiben in den ferroelektrischen Speicher die Daten vom Slave in den Master geladen werden. Damit dies er folgen kann, müssen die Steuersignale der Transfergatter T3 und T4 in den Fig. 32 und 33 getrennt werden und eine zusätz liche Steuerlogik so eingeführt werden, daß sowohl T3 als auch T4 gleichzeitig eingeschaltet werden können. Bei dieser zweiten Vorgehensweise beginnt das Einschreiben damit, daß die Steuerlogik T4 einschaltet und T3 aus, um die Slave-Daten festzuhalten. Dann schaltet die Steuerlogik T1 aus und setzt PNODE und NNODE auf ihre inaktiven Pegel. Dann wird T3 einge schaltet, während T4 weiter ein bleibt, um an BLB die ge wünschte Spannung auszubilden. Daraufhin werden PNODE und NNODE auf ihre aktiven Pegel zurückgebracht, um den Daten transfer vom Slave zurück zum Master zu beenden. Schließlich werden die Daten im Master in den ferroelektrischen Speicher übertragen.

Diese zweite Vorgehensweise zum Einschreiben der richtigen Daten in eine nichtflüchtige Master-Stufe ergibt jedoch wieder ein unerwünschtes Ausmaß an Steuerkomplexität. Das weiter oben beschriebene nichtflüchtige D-Flip-Flop mit einem nichtflüchtigen Slave ist daher die bevorzugte Ausfüh rungsform eines nichtflüchtigen D-Flip-Flops auf Transfergat terbasis.

Die Fig. 35 zeigt die Ausführung des Leseverstärkers des nichtflüchtigen D-Flip-Flops der Fig. 29 auf Transistor ebene. Es ist nur die Slave-Stufe 350 gezeigt. Wie bei allen hier beschriebenen nichtflüchtigen Logikelementen liegt der Schlüssel zu zuverlässigen nichtflüchtigen Eigenschaften im Aufrechterhalten der kapazitiven und resistiven Balance zwi schen den Bitleitungen in einem maximalen Ausmaß. Die Fig. 29 zeigt die vorgesehene Balance schematisch, während die Fig. 35 ein physikalisches Layout zum Erreichen der gewüsrichten Balance vorschlägt.

Bei vielen Anwendungen sind asynchrone Reset-(Lösch-) und Preset-(Setz-)-Eigenschaften in einem D-Flip-Flop wün schenswert. Die Fig. 36 zeigt, wie diese Eigenschaft in einem D-Flip-Flop 360 in der Regel erhalten wird. Die Inverter im D-Flip-Flop sind hier durch NAND-Gatter N1 und N2 in der Ma ster-Stufe und NAND-Gatter N3 und N4 in der Slave-Stufe er setzt. Die Signale SETB und CLRB sind die aktiven Setz- und Löschsignale auf dem niedrigen Pegel. Die entsprechende logi sche Wahrheitstabelle für das Flip-Flop 360 ist in der Fig. 37 dargestellt. Nach der Beschreibung der Methode, mit der die obigen Flip-Flops nichtflüchtig gemacht werden, sollte die Slave-Stufe 380 für das nichtflüchtige D-Flip-Flop mit asynchronen Setz- und Löschsignalen der Fig. 38A vertraut aussehen. Die Fig. 38A zeigt, daß die NAND-Gatter N3 und N4 von den gesteuerten Versorgungsebenen PNODE und NNODE ver sorgt werden. Der Leseverstärker der Fig. 38A ist in der Fig. 39 auf die Transistorebene erweitert. In der Fig. 38B ist eine alternative Slave-Stufe gezeigt.

Eine Überprüfung der Fig. 39 ergibt, daß der Lesever stärker dem in der Fig. 12B dargestellten nichtflüchtigen SR- Flip-Flop sehr ähnlich ist. Es gibt zwei Hauptunterschiede zwischen den beiden Schemas. In der Fig. 39 sind die Source- Anschlüsse der Transistoren N3PB und N4PB mit PNODE verbun den, während in der Fig. 12B die Source-Anschlüsse der Tran sistoren N1NB und N2NB mit der globalen Versorgungsschiene verbunden sind. Wie bei der Fig. 12B beschrieben ist, daß die Source-Verbindung der Transistoren N1NB und N2NB alternativ mit PNODE erfolgen kann, können die Source-Anschlüsse der Transistoren N3PB und N4PB in der Fig. 12B anstelle mit PNODE auch mit der globalen Versorgungsschiene verbunden werden. Der zweite und wichtigere Unterschied zwischen den Darstel lungen ist das vorhandensein von Transfergattern in Reihe mit den Leseverstärker-Rückkoppelwegen in der Fig. 39. Das Trans fergatter T4 aus den Transistoren T4P und T4N ist ein notwen diger Teil des Master-Slave-D-Flip-Flops auf Transfergatter basis. Das Transfergatter T14 ist andererseits für das funda mentale Logikelement nicht erforderlich, es ist jedoch vorge sehen, um eine resistive und kapazitive Balance im Lesever stärker während der Lesevorgänge sicherzustellen.

Zur Vollständigkeit ist in der Fig. 40 noch ein D- Flip-Flop 400 auf NOR-Basis mit asynchronen Setz- und Lösch- Funktionen gezeigt. In der Fig. 40 sind SET und CLR die akti ven Signale auf hohem Pegel. Die nichtflüchtige Ausführung entspricht der obigen Erläuterung mit Bezug zu dem D-Flip- Flop 360 auf NAND-Basis mit asynchronen Setz- und Lösch- Funktionen.

Ein anderes nützliches Logikelement auf Transfergat terbasis ist der pegelempfindliche Zwischenspeicher. In der Fig. 41 ist eine nichtflüchtige Version 410 des Zwischenspei chers gezeigt. Wenn das CLK-Signal auf dem hohen Pegel ist, laufen die Daten vom D-Eingang direkt zum Q-Ausgang durch.

Wenn CLK abfällt, wird der momentane Zustand in den kreuzge koppelten Invertern festgehalten und der D-Eingang isoliert. Nach der ausführlichen Beschreibung des nichtflüchtigen Sla ve-D-Flip-Flops auf Transfergatterbasis oben sollte der Lese verstärker aus I3, T14, I4 und T4 vertraut sein. Da die Daten nicht festgehalten werden, bis CLK unten ist, kann es für die nichtflüchtige Schreiblogik wünschenswert sein, nur dann ein zuschreiben, wenn CLK auf dem niedrigen Pegel ist. Das Flip- Flop 410 umfaßt einen "Auflade- und Ausgleichs"-Schaltungs block 412 mit dem zugehörigen PRECTL-Bus sowie einen "ferro elektrischen Speicherblock" 414 mit dem zugehörigen FERROCTL- Bus.

Der pegelempfindliche Zwischenspeicher kann auch mit einem SR-Flip-Flop ausgeführt werden. In der Fig. 42 ist ein nichtflüchtiger Zwischenspeicher 420 auf der Basis eines nichtflüchtigen SR-Flip-Flops 422 dargestellt. Auch hier sollte die obige Beschreibung des nichtflüchtigen SR-Flip- Flops ausreichen, die Funktion des nichtflüchtigen Zwischen speichers 420 der Fig. 42 zu erläutern.

Nachdem nun die verschiedenen nichtflüchtigen Flip- Flops beschrieben wurden, kann deren Verwendung in Anwendun gen wie nichtflüchtigen Logiksystemen demonstriert werden. Die Fig. 43 zeigt eine Reihe von miteinander verbundenen nichtflüchtigen D-Flip-Flops 432, etwa solchen, wie sie oben in den Fig. 27 und 29 dargestellt sind, die dazu verwendet werden, ein nichtflüchtiges 8-Bit-Schieberegister 430 mit seriellem Eingang und seriellem Ausgang zu erzeugen. Der Q- Ausgang des einen Flip-Flops 432 ist mit dem D-Eingang des nächsten Flip-Flops 432 in der Reihe verbunden. Die CLK- und FCTL-Busse für die einzelnen Flip-Flops 432 sind miteinander verbunden und bilden zwei gemeinsame Busse, CLK und FCTL. Der Eingang DIN ist der Eingang des ersten Flip-Flops 432 in der Reihe und der Ausgang DOUT der Q-Ausgang des letzten Flip- Flops 432 in der Reihe.

Die Fig. 44 zeigt den Aufbau eines nichtflüchtigen 4- Bit-Schieberegisters 440 mit parallelem Eingang und seriellem Ausgang. In der Fig. 44 können die MUX-Blöcke 442 mit kombi natorischer Logik oder mit Transfergattern aufgebaut sein. Der Ausgang der MUX-Blöcke 442 ist mit den D-Eingängen von Flip-Flops 444 verbunden, und der Q-Ausgang der Flip-Flops 444 ist in sequentieller Art mit den LOW-Eingängen der MUX- Blöcke 442 verbunden. Die HI-Eingänge der MUX-Blöcke 442 bil den den parallelen Eingang, und der Q-Ausgang des letzten Flip-Flops 444 bildet den seriellen Ausgang, der mit Q3 be zeichnet ist. Die Selekteingänge der MUX-Blöcke 442 sind mit einem Preset-PSB-Bus verbunden, der auch dazu verwendet wird, das CLK-Taktsignal zu steuern. Der ferroelektrische Steuerbus FCTL für die einzelnen Flip-Flops 444 ist zusammengeschaltet und mit einem gemeinsamen Bus verbunden. Dem LOW-Eingang des ersten Multiplexers 442 wird das anfängliche Datensignal zu geführt.

In beiden obigen Beispielen wird das ursprünglich flüchtige Logikelement durch die direkte Substitution der nichtflüchtigen D-Flip-Flops und der zugehörigen Steuersigna le nichtflüchtig gemacht. Diese direkte Substitution ermög licht es, überall dort ein nichtflüchtiges Flip-Flop einzu setzen, wo ein flüchtiges Flip-Flop verwendet wird. Weitere Beispiele dafür, wo nichtflüchtige Flip-Flops flüchtige Flip- Flops ersetzen können, umfassen die vielen Register in einem Mikrocontroller (Programmzähler, Akkumulator, Befehlsregi ster), Ereigniszähler und Maschinenzustandsregister.

Die Verfügbarkeit von nichtflüchtigen Logikelementen erzeugt auch neue Konstruktionsmöglichkeiten. Niedrigstrom warte- oder Stoppmoden in Mikrocontrollern, die mit einer nichtflüchtigen Logik ausgestattet sind, können durch echte Ausschaltmoden ersetzt werden. Ereigniszähler mit nichtflüch tigen Flip-Flops können durch das Ereignis selbst mit Energie versorgt werden, wobei der letzte Wert des Zählers beim Ein schalten wiederhergestellt und dann vor dem Abschalten hoch gezählt wird. Eine nichtflüchtige Logik kann auch völlig neue Konstruktionsmöglichkeiten ergeben, die bis jetzt nicht vor stellbar sind.

Der in der obigen Beschreibung vorgestellte ferro elektrische Speicher enthält drei fundamentale Elemente: Fer roelektrische Speicherkondensatoren, Lastkondensatoren und Zugriffselemente. Bei der bevorzugten Ausführungsform werden die diskreten Lastkondensatoren als ferroelektrische Konden satoren ausgeführt, um die sich ergebende Kondensatorfläche minimal zu halten. Es sind für die fundamentalen Elemente mehrere Konfigurationen möglich, die bevorzugte Konfiguration wird hier vorgestellt.

Bei der bevorzugten Konfiguration ist der Lastkonden sator normalerweise vom Logielement isoliert, um den Einfluß auf die Flip-Flop-Zeit minimal zu halten. In der Fig. 45 ist die bevorzugte Konfiguration 450 mit isolierter Lastkapazität gezeigt, während in der Fig. 46 eine alternative Konfigurati on 460 mit an Q und QB angeschlossener Lastkapazität darge stellt ist. Bei ferroelektrischen Speichern in Arrayform wird die Konfiguration 460 der Fig. 46 durch die parasitäre Last kapazität der Bitleitung erzeugt. Wenn in der Fig. 46 Q und QB auf einen neuen Zustand gebracht werden, helfen die Last kondensatoren ZL1 und ZL2 dem Leseverstärker bei der Umschal tung der Zustände der ferroelektrischen Speicherkondensatoren ZS1 und ZS2. Auch wenn die Speicherkondensatoren eine DRAM- Ladung der entgegengesetzten Polarität enthalten, reicht der Ladungsanteil der Lastkapazität allein aus, um die Speicher elemente umzuschalten.

In der Fig. 45 dienen die Lastkondensatoren ZL1 und ZL2 jedoch dazu, die DRAM-Ladung festhalten zu helfen, wenn die Spannung nach einer Wiederherstellung oder einem Schrei ben an den ferroelektrischen Kondensatoren belassen wird. Wenn eine DRAM-Ladung auf den Kondensatoren der Fig. 45 ver bleibt, muß der Leseverstärker alleine kräftig genug sein, den vorherigen Zustand umzukehren. Der Bauteilbemessung und/oder der Geschwindigkeit der Bauteilzugriffsaktivierung ist daher Beachtung zu schenken. Diese Konstruktionsbetrach tung ist nicht nötig, wenn zusätzliche Schaltungen hinzuge fügt werden, um die Kondensatorspannung vor dem Schreiben auszugleichen oder wenn die DRAM-Ladung von den Kondensatoren nach einem Wiederherstellungs- oder Schreibvorgang entfernt wird.

Es sind auch andere Laststrategien möglich, wie das Verwenden von separaten Zugriffselementen für die Speicher kondensatoren und die Lastkondensatoren. Die Lastelemente können auch in diskrete Größen aufgeteilt werden, so daß die Lastkapazität durch Änderungen an einer Metallisierungs schicht leicht modifiziert werden kann. Solche etwas aufwen digeren Konfigurationen erhöhen jedoch unerwünschterweise die Konstruktionskomplexität und die Größe, so daß sie hier nicht genauer beschrieben werden.

Anhand der bevorzugten Ausführungsform der Fig. 45 wird das bevorzugte Layout der ferroelektrischen Speicherkon densatoren und der ferroelektrischen Lastkondensatoren erläu tert. Elektronische Designs sind in der Regel entweder für die geringste Größe, die höchste Geschwindigkeit, den gering sten Energieverbrauch oder die kürzeste Zykluszeit optimiert. Die Geschwindigkeit des Logikelements wurde bereits oben be rücksichtigt. Die Größe des ferroelektrischen Abschnitts im Design der Fig. 45 kann dadurch erheblich verringert werden, daß der typische ferroelektrische Kondensatorstapel umgedreht wird und der Bodenelektrodenanschluß für die Speicher- und Lastkondensatoren gemeinsam ausgeführt wird.

Die Fig. 47 zeigt ein konventionelles Layout 470 und den Querschnitt für eine Seite eines ferroelektrischen Spei chers, während die Fig. 48 das vorgeschlagene Layout 480 und dessen Querschnitt darstellt. Im typischen ferroelektrischen Speicher wird die Bodenelektrode gepullt (PL) und an der obe ren Elektrode ausgelesen. Bei dem vorgeschlagenen Layout wird jedoch die obere Elektrode des Speicherkondensators gepulst und an der gemeinsamen Bodenelektrode ausgelesen. Sowohl die Fig. 47 als auch die Fig. 48 sind funktionale Ausführungen der Schaltungskonfiguration der Fig. 45, wobei die Fig. 48 die bevorzugte Ausführungsform ist.

Die Fig. 47 zeigt ein konventionelles Layout 470 mit einem ersten Kondensator 472 und einem zweiten Lastkondensa tor 474. Der entsprechende Querschnitt zeigt den Querschnitt 476 durch den ersten Kondensator und den Querschnitt 478 durch den zweiten Lastkondensator. Die Fig. 48 zeigt das kom binierte Layout 480 mit dem kombinierten Layout des ersten und zweiten Kondensators. Der entsprechende Querschnitt zeigt den kombinierten Querschnitt 484 durch den ersten und zweiten ferroelektrischen Kondensator in Kombination. Der Hauptpunkt mit Bezug zur Fig. 48 ist, daß in der Nähe des Speicherkon densators keine Extreme in der Topologie auftauchen, und daß der Lastkondensator als ein "Dummy"-Kondensator verwendet wird, das heißt um den Speicherkondensator vor Ätz-Kanten effekten zu schützen.

Nach der Beschreibung und Darstellung des Prinzips der Erfindung anhand einer bevorzugten Ausführungsform davon wird dem Fachmann klar sein, daß die Erfindung in der Anord nung und im Detail modifiziert werden kann, ohne daß von die sem Prinzip abgewichen wird. Es werden daher alle Modifika tionen und Variationen, die innerhalb des Geistes und Umfangs der folgenden Ansprüche liegen, mit beansprucht.

Claims

1. Ferroelektrisches nichtflüchtiges SR-Flip-Flop mit
einem Setzeingang;
einem Rücksetzeingang;
einem Q-Ausgang;
einem komplementären Q-Ausgang;
einem ersten NAND-Gatter mit einem internen Schal tungsknoten, einem ersten Eingang, der mit dem Setzeingang verbunden ist, einem zweiten Eingang, der mit dem Ausgang verbunden ist, und mit einem Ausgang, der mit dem komplemen tären Q-Ausgang verbunden ist;
einem zweiten NAND-Gatter mit einem internen Schal tungsknoten, einem ersten Eingang, der mit dem Rücksetzein gang verbunden ist, einem zweiten Eingang, der mit dem kom plementären Q-Ausgang verbunden ist, und einem Ausgang, der mit dem Q-Ausgang verbunden ist; und mit
einer ferroelektrischen Kondensatorschaltung, die zwischen den internen Knoten des ersten NAND-Gatters und den internen Knoten des zweiten NAND-Gatters geschaltet ist.

2. SR-Flip-Flop nach Anspruch 1, wobei das erste NAND- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer Spannungsquelle verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der Spannungsquelle verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit dem in ternen Schaltungsknoten verbunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

3. SR-Flip-Flop nach Anspruch 1, wobei das erste NAND- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit dem in ternen Schaltungsknoten verbunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zweiten gesteuerten Stromversorgung verbunden ist.

4. SR-Flip-Flop nach Anspruch 1, wobei das zweite NAND- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer Spannungsquelle verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der Spannungsquelle verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit dem in ternen Schaltungsknoten verbunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

5. SR-Flip-Flop nach Anspruch 1, wobei das zweite NAND- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit der ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit dem in ternen Schaltungsknoten verbunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem internen Schaltungsknoten verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zweiten gesteuerten Stromversorgung verbunden ist.

6. SR-Flip-Flop nach Anspruch 1, wobei die ferroelektri sche Kondensatorschaltung umfaßt:
einen ersten ferroelektrischen Kondensator, der zwi schen den internen Schaltungsknoten des ersten NAND-Gatters und Masse geschaltet ist;
einen zweiten ferroelektrischen Kondensator, der zwi schen den internen Schaltungsknoten des zweiten NAND-Gatters und Masse geschaltet ist; und
einen dritten ferroelektrischen Kondensator, der zwi schen die internen Schaltungsknoten des ersten und des zwei ten NAND-Gatters geschaltet ist.

7. SR-Flip-Flop nach Anspruch 1, wobei die ferroelektri sche Kondensatorschaltung umfaßt:
einen ersten ferroelektrischen Kondensator, der zwi schen den internen Schaltungsknoten des ersten NAND-Gatters und Masse geschaltet ist;
einen zweiten ferroelektrischen Kondensator, der zwi schen den internen Schaltungsknoten des zweiten NAND-Gatters und Masse geschaltet ist; und
dritte und vierte, seriell verbundene und angepaßte ferroelektrische Kondensatoren, die zwischen die internen Schaltungsknoten des ersten und des zweiten NAND-Gatters ge schaltet sind.

8. SR-Flip-Flop nach Anspruch 1, mit einer Einrichtung zum selektiven Verbinden der ferroelektrischen Kondensator schaltung mit den internen Knoten des ersten und des zweiten NAND-Gatters.

9. SR-Flip-Flop nach Anspruch 1, mit einer Durchlaßgat terschaltung zum selektiven Verbinden der ferroelektrischen Kondensatorschaltung mit den internen Knoten des ersten und des zweiten NAND-Gatters.

10. SR-Flip-Flop nach Anspruch 1, mit einer Aufladungs schaltung, die mit dem ersten und dem zweiten NAND-Gatter verbunden ist.

11. SR-Flip-Flop nach Anspruch 1, mit einer Ausgleichs schaltung, die mit dem ersten und dem zweiten NAND-Gatter verbunden ist.

12. SR-Flip-Flop nach Anspruch 1, mit einer Gatesteuer schaltung, die mit dem ersten und dem zweiten NAND-Gatter verbunden ist.

13. SR-Flip-Flop nach Anspruch 1, wobei das erste und das zweite NAND-Gatter eine interne Ansteuerisolierschaltung auf weisen.

14. Ferroelektrisches nichtflüchtiges SR-Flip-Flop mit
einem Setzeingang;
einem Rücksetzeingang;
einem Q-Ausgang;
einem komplementären Q-Ausgang;
einem ersten NOR-Gatter mit einem internen Schal tungsknoten, einem ersten Eingang, der mit dem Setzeingang verbunden ist, einem zweiten Eingang, der mit dem Ausgang verbunden ist, und einem Ausgang, der mit dem komplementären Q-Ausgang verbunden ist;
einem zweiten NOR-Gatter mit einem internen Schal tungsknoten, einem ersten Eingang, der mit dem Rücksetzein gang verbunden ist, einem zweiten Eingang, der mit dem kom plementären Q-Ausgang verbunden ist, und einem Ausgang, der mit dem Q-Ausgang verbunden ist; und mit
einer ferroelektrischen Kondensatorschaltung, die zwischen den internen Knoten des ersten NOR-Gatters und den internen Knoten des zweiten NOR-Gatters geschaltet ist.

15. SR-Flip-Flop nach Anspruch 1, wobei das erste NOR- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer Spannungsquelle verbunden ist, und einem Drain, das mit dem internen Knoten verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Knoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse ver bunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

16. SR-Flip-Flop nach Anspruch 1, wobei das erste NOR- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem internen Schaltungsknoten verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Schaltungsknoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zwei ten gesteuerten Stromversorgungen verbunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit der zweiten gesteuerten Stromversorgung verbunden ist.

17. SR-Flip-Flop nach Anspruch 1, wobei das zweite NOR- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer Spannungsquelle verbunden ist, und einem Drain, das mit dem internen Schaltungsknoten verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Schaltungsknoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit Masse ver bunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit Masse verbunden ist.

18. SR-Flip-Flop nach Anspruch 1, wobei das zweite NOR- Gatter umfaßt:
einen ersten P-Kanal-Transistor mit einem Gate, das mit dem ersten Eingang verbunden ist, einer Source, die mit einer ersten gesteuerten Stromversorgung verbunden ist, und einem Drain, das mit dem internen Schaltungsknoten verbunden ist;
einen zweiten P-Kanal-Transistor mit einem Gate, das mit dem zweiten Eingang verbunden ist, einer Source, die mit dem internen Schaltungsknoten verbunden ist, und einem Drain, das mit dem Ausgang verbunden ist;
einen ersten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem ersten Eingang verbunden ist, und einer Source, die mit einer zwei ten gesteuerten Stromversorgungen verbunden ist; und
einen zweiten N-Kanal-Transistor mit einem Drain, das mit dem Ausgang verbunden ist, einem Gate, das mit dem zwei ten Eingang verbunden ist, und einer Source, die mit der zweiten gesteuerten Stromversorgung verbunden ist.

19. SR-Flip-Flop nach Anspruch 1, wobei die ferroelektri sche Kondensatorschaltung umfaßt:
einen ersten ferroelektrischen Kondensator, der zwi schen den zweiten Eingang des ersten NOR-Gatters und Masse geschaltet ist;
einen zweiten ferroelektrischen Kondensator, der zwi schen den zweiten Eingang des zweiten NOR-Gatters und Masse geschaltet ist; und
einen dritten ferroelektrischen Kondensator, der zwi schen die zweiten Eingänge des ersten und des zweiten NOR- Gatters geschaltet ist.

20. SR-Flip-Flop nach Anspruch 1, wobei die ferroelektri sche Kondensatorschaltung umfaßt:
einen ersten ferroelektrischen Kondensator, der zwi schen den zweiten Eingang des ersten NOR-Gatters und Masse geschaltet ist;
einen zweiten ferroelektrischen Kondensator, der zwi schen den zweiten Eingang des zweiten NOR-Gatters und Masse geschaltet ist; und
dritte und vierte, seriell verbundene und angepaßte ferroelektrische Kondensatoren, die zwischen die zweiten Ein gänge des ersten und des zweiten NOR-Gatters geschaltet sind.

21. SR-Flip-Flop nach Anspruch 1, mit einer Einrichtung zum selektiven Verbinden der ferroelektrischen Kondensator schaltung mit den zweiten Eingängen des ersten und des zwei ten NOR-Gatters.

22. SR-Flip-Flop nach Anspruch 1, mit einer Durchlaßgat terschaltung zum selektiven Verbinden der ferroelektrischen Kondensatorschaltung mit den zweiten Eingängen des ersten und des zweiten NOR-Gatters.

23. SR-Flip-Flop nach Anspruch 1, mit einer Aufladungs schaltung, die mit dem ersten und dem zweiten NOR-Gatter ver bunden ist.

24. SR-Flip-Flop nach Anspruch 1, mit einer Ausgleichs schaltung, die mit dem ersten und dem zweiten NOR-Gatter ver bunden ist.

25. SR-Flip-Flop nach Anspruch 1, mit einer Gatesteuer schaltung, die mit dem ersten und dem zweiten NOR-Gatter ver bunden ist.

26. SR-Flip-Flop nach Anspruch 1, wobei das erste und das zweite NOR-Gatter eine interne Ansteuerisolierschaltung auf weisen.

27. Ferroelektrisches nichtflüchtiges JK-Flip-Flop mit
einem J-Eingang;
einem K-Eingang;
einem Q-Ausgang;
einem komplementären Q-Ausgang;
einem ferroelektrischen, nichtflüchtigen SR-Flip-Flop mit einem Setzeingang, einem Rücksetzeingang, einem Q-Aus gang, der mit dem Q-Ausgang des JK-Flip-Flops verbunden ist, und einem komplementären Q-Ausgang, der mit dem komplementä ren Q-Ausgang des JK-Flip-Flops verbunden ist;
einem ersten NAND-Gatter mit einem ersten Eingang, der mit dem Q-Ausgang des JK-Flip-Flops verbunden ist, einem zweiten Eingang, der mit dem K-Eingang verbunden ist, einem dritten Eingang für die Aufnahme eines Taktsignals und einem Ausgang, der mit dem Setzeingang verbunden ist; und mit
einem zweiten NAND-Gatter mit einem ersten Eingang für die Aufnahme des Taktsignals, einem zweiten Eingang, der mit dem J-Eingang verbunden ist, und einem dritten Eingang, der mit dem komplementären Q-Ausgang des JK-Flip-Flops ver bunden ist.

28. JK-Flip-Flop nach Anspruch 27, wobei das SR-Flip-Flop ein auf NAND-Gattern basierendes Flip-Flop umfaßt.

29. JK-Flip-Flop nach Anspruch 27, wobei das SR-Flip-Flop ein auf NOR-Gattern basierendes Flip-Flop umfaßt.

30. JK-Flip-Flop nach Anspruch 27, mit einer ersten ge steuerten Stromversorgung, die mit dem SR-Flip-Flop verbunden ist.

31. JK-Flip-Flop nach Anspruch 30, mit einer zweiten ge steuerten Stromversorgung, die mit dem SR-Flip-Flop verbunden ist.

32. JK-Flip-Flop nach Anspruch 27, wobei das SR-Flip-Flop eine ferroelektrische Kondensatorschaltung mit ersten, zwei ten und dritten ferroelektrischen Kondensatoren umfaßt.

33. JK-Flip-Flop nach Anspruch 32, wobei einer der ferro elektrischen Kondensatoren zwei seriell verbundene und ange paßte ferroelektrische Kondensatoren umfaßt.

34. JK-Flip-Flop nach Anspruch 32, mit einer Einrichtung zum selektiven Anschließen der ferroelektrischen Kondensator schaltung.

35. JK-Flip-Flop nach Anspruch 27, mit einer Aufladungs schaltung, die mit dem SR-Flip-Flop verbunden ist.

36. JK-Flip-Flop nach Anspruch 27, mit einer Ausgleichs schaltung, die mit dem SR-Flip-Flop verbunden ist.

37. JK-Flip-Flop nach Anspruch 27, mit einer Gatesteuer schaltung, die mit dem SR-Flip-Flop verbunden ist.

38. JK-Flip-Flop nach Anspruch 27, wobei das SR-Flip-Flop eine interne Ansteuerisolierschaltung aufweist.

39. Ferroelektrisches nichtflüchtiges Master-Slave-JK- Flip-Flop mit
einem J-Eingang;
einem K-Eingang;
einem Q-Ausgang;
einem komplementären Q-Ausgang;
einem Takteingang;
einem komplementären Takteingang;
einem ferroelektrischen, nichtflüchtigen Master-JK- Flip-Flop für die Aufnahme der J-, K- und Takt-Eingangs signale mit einem Q-Ausgang und einem komplementären Q-Aus gang;
einem Slave-JK-Flip-Flop, das mit dem komplementären Takteingang verbunden ist und mit dem Q-Äusgang und dem kom plementären Q-Ausgang des Master-JK-Flip-Flops und das einen Q-Ausgang, der mit dem Q-Ausgang des Master-Slave-JK-Flip- Flops verbunden ist, und einen komplementären Q-Ausgang auf weist, der mit dem komplementären Q-Ausgang des Master-Slave- JK-Flip-Flops verbunden ist.

40. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Master-Flip-Flop ein auf NAND-Gattern basierendes Flip-Flop umfaßt.

41. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Master-Flip-Flop ein auf NOR-Gattern basierendes Flip-Flop umfaßt.

42. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Slave-Flip-Flop ein auf NAND-Gattern basierendes Flip-Flop umfaßt.

43. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Slave-Flip-Flop ein auf NOR-Gattern basierendes Flip-Flop umfaßt.

44. Master-Slave-Flip-Flop nach Anspruch 39, mit wenig stens einer gesteuerten Stromversorgung, die mit dem Master- Flip-Flop verbunden ist.

45. Master-Slave-Flip-Flop nach Anspruch 39, mit wenig stens einer gesteuerten Stromversorgung, die mit dem Slave- Flip-Flop verbunden ist.

46. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Master-Flip-Flop eine ferroelektrische Kondensatorschaltung mit ersten, zweiten und dritten ferroelektrischen Kondensato ren umfaßt.

47. Master-Slave-Flip-Flop nach Anspruch 46, wobei einer der ferroelektrischen Kondensatoren zwei seriell verbundene und angepaßte ferroelektrische Kondensatoren umfaßt.

48. Master-Slave-Flip-Flop nach Anspruch 46, mit einer Einrichtung zum selektiven Anschließen der ferroelektrischen Kondensatorschaltung.

49. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Slave-Flip-Flop ein nichtflüchtiges ferroelektrisches Flip- Flop umfaßt.

50. Master-Slave-Flip-Flop nach Anspruch 39, wobei das Slave-Flip-Flop eine ferroelektrische Kondensatorschaltung mit ersten, zweiten und dritten ferroelektrischen Kondensato ren umfaßt.

51. Master-Slave-Flip-Flop nach Anspruch 50, wobei einer der ferroelektrischen Kondensatoren zwei seriell verbundene und angepaßte ferroelektrische Kondensatoren umfaßt.

52. Master-Slave-Flip-Flop nach Anspruch 50, mit einer Einrichtung zum selektiven Anschließen der ferroelektrischen Kondensatorschaltung.

53. Master-Slave-Flip-Flop nach Anspruch 39, mit einer Aufladungsschaltung, die mit dem Master-Flip-Flop verbunden ist.

54. Master-Slave-Flip-Flop nach Anspruch 39, mit einer Aufladungsschaltung, die mit dem Slave-Flip-Flop verbunden ist.

55. Master-Slave-Flip-Flop nach Anspruch 39, mit einer Ausgleichsschaltung, die mit dem Master-Flip-Flop verbunden ist.

56. Master-Slave-Flip-Flop nach Anspruch 39, mit einer Ausgleichsschaltung, die mit dem Slave-Flip-Flop verbunden ist.

57. JK-Flip-Flop nach Anspruch 39, mit einer Gatesteuer schaltung, die mit dem Master-Flip-Flop verbunden ist.

58. JK-Flip-Flop nach Anspruch 39, mit einer Gatesteuer schaltung, die mit dem Slave-Flip-Flop verbunden ist.

59. JK-Flip-Flop nach Anspruch 39, wobei das Master-Flip- Flop eine interne Ansteuerisolierschaltung aufweist.

60. JK-Flip-Flop nach Anspruch 39, wobei das Slave-Flip- Flop eine interne Ansteuerisolierschaltung aufweist.

61. Ferroelektrisches nichtflüchtiges D-Typ-Flip-Flop mit
einem D-Eingang;
einem Q-Ausgang;
einer getakteten Master-Stufe auf Transfergatterbasis mit einem Eingang, der mit dem D-Eingang verbunden ist, und einem Ausgang; und mit
einer ferroelektrischen nichtflüchtigen Slave-Stufe auf Transfergatterbasis mit einem Eingang, der mit dem Aus gang der Master-Stufe verbunden ist, und einem Ausgang, der mit dem Q-Ausgang verbunden ist.

62. D-Typ-Flip-Flop nach Anspruch 61, wobei die Slave- Stufe umfaßt:
ein erstes getaktetes Transfergatter mit einem Ein gang, der den Eingang der Slave-Stufe bildet, und mit einem Ausgang;
einen ersten gesteuerten Inverter mit einem Eingang, der mit dem Ausgang des ersten getakteten Transfergatters verbunden ist, und mit einem Ausgang;
ein erstes nicht getaktetes Transfergatter mit einem Eingang, der mit dem Ausgang des ersten gesteuerten Inverters verbunden ist, und einem Ausgang, der mit dem Ausgang der Slave-Stufe verbunden ist;
ein zweites getaktetes Transfergatter mit einem Ein gang und einem Ausgang, der mit dem Ausgang des ersten getak teten Transfergatters verbunden ist;
einen zweiten gesteuerten Inverter mit einem Eingang, der mit dem Ausgang der Slave-Stufe verbunden ist, und mit einem Ausgang, der mit dem Eingang des zweiten getakteten Transfergatters verbunden ist;
ein zweites nicht getaktetes Transfergatter mit einem Eingang, der mit dem Ausgang der Slave-Stufe verbunden ist, und mit einem Ausgang, der mit Masse verbunden ist; und eine ferroelektrische Kondensatorschaltung, die zwi schen den Ausgang des ersten getakteten Transfergatters und den Ausgang der Slave-Stufe geschaltet ist.

63. D-Typ-Flip-Flop nach Anspruch 62, wobei die ferro elektrische Kondensatorschaltung erste, zweite und dritte ferroelLektrische Kondensatoren umfaßt.

64. D-Typ-Flip-Flop nach Anspruch 63, wobei einer der ferroelektrischen Kondensatoren zwei seriell verbundene und angepaßte ferroelektrische Kondensatoren umfaßt.

65. D-Typ-Flip-Flop nach Anspruch 62, mit einer Einrich tung zum selektiven Anschließen der ferroelektrischen Konden satorschaltung.

66. D-Typ-Flip-Flop nach Anspruch 61, mit einer Aufla dungsschaltung, die mit dem Slave-Stufe verbunden ist.

67. D-Typ-Flip-Flop nach Anspruch 61, mit einer Aus gleichsachaltung, die mit der Slave-Stufe verbunden ist.

68. D-Typ-Flip-Flop nach Anspruch 61, mit asynchronen Setz- und Löscheingängen.

69. Ferroelektrisches nichtflüchtiges D-Typ-Flip-Flop mit
einem D-Eingang;
einem Q-Ausgang;
einer ferroelektrischen nichtflüchtigen Master-Stufe auf Transfergatterbasis mit einem Eingang, der mit dem D- Eingang verbunden ist, und einem Ausgang; und mit
einer getakteten Slave-Stufe auf Transfergatterbasis mit einem Eingang, der mit dem Ausgang der Master-Stufe ver bunden ist, und einem Ausgang, der mit dem Q-Ausgang verbun den ist.

70. D-Typ-Flip-Flop nach Anspruch 69, wobei die Master- Stufe umfaßt:
ein erstes getaktetes Transfergatter mit einem Ein gang, der den Eingang der Master-Stufe bildet, und mit einem Ausgang;
einen ersten gesteuerten Inverter mit einem Eingang, der mit dem Ausgang des ersten getakteten Transfergatters verbunden ist, und mit einem Ausgang;
ein erstes nicht getaktetes Transfergatter mit einem Eingang, der mit dem Ausgang des ersten gesteuerten Inverters verbunden ist, und einem Ausgang, der mit dem Ausgang der Master-Stufe verbunden ist;
ein zweites getaktetes Transfergatter mit einem Ein gang und einem Ausgang, der mit dem Ausgang des ersten getak teten Transfergatters verbunden ist;
einen zweiten gesteuerten Inverter mit einem Eingang, der mit dem Ausgang der Master-Stufe verbunden ist, und mit einem Ausgang, der mit dem Eingang des zweiten getakteten Transfergatters verbunden ist; und
eine ferroelektrische Kondensatorschaltung, die zwi schen den Ausgang des ersten getakteten Transfergatters und den Ausgang der Master-Stufe geschaltet ist.

71. D-Typ-Flip-Flop nach Anspruch 70, wobei die ferro elektrische Kondensatorschaltung erste, zweite und dritte ferroelektrische Kondensatoren umfaßt.

72. D-Typ-Flip-Flop nach Anspruch 71, wobei einer der ferroelektrischen Kondensatoren zwei seriell verbundene und angepaßte ferroelektrische Kondensatoren umfaßt.

73. D-Typ-Flip-Flop nach Anspruch 71, mit einer Einrich tung zum selektiven Anschließen der ferroelektrischen Konden satorschaltung.

74. D-Typ-Flip-Flop nach Anspruch 69, mit einer Aufla dungsschaltung, die mit dem Master-Stufe verbunden ist.

75. D-Typ-Flip-Flop nach Anspruch 69, mit einer Aus gleichsschaltung, die mit der Master-Stufe verbunden ist.

76. D-Typ-Flip-Flop nach Anspruch 69, mit asynchronen Setz- und Löscheingängen.

77. Nichtflüchtiges N-Bit-Schieberegister mit seriellem Eingang und seriellem Ausgang, mit
N ferroelektrischen, nichtflüchtigen D-Typ-Flip-Flops mit jeweils einem D-Eingang, einem Q-Ausgang, einem Taktein gang und einem ferroelektrischen Steuereingang, wobei
der D-Eingang des ersten Flip-Flops den Eingang des Schieberegisters bildet,
der Q-Ausgang des N-ten Flip-Flops den Ausgang des Schieberegisters bildet,
der Q-Ausgang des (N-1)-ten Flip-Flops mit dem Ein gang den N-ten Flip-Flops derart verbunden ist, daß alle Flip-Flops seriell miteinander verbunden sind,
die Takteingänge der einzelnen Flip-Flops miteinander und mit einem Taktbus verbunden sind, und
die ferroelektrischen Steuereingänge der einzelnen Flip-Flops miteinander und mit einem ferroelektrischen Steu erbus verbunden sind.

78. Schieberegister nach Anspruch 77, wobei N gleich acht ist.

79. Nichtflüchtiges N-Bit-Schieberegister mit parallelem Eingang und seriellem Ausgang, mit
N Multiplexern mit jeweils einem ersten Eingang, ei nem zweiten Eingang, einem Auswahleingang und einem Ausgang; und mit
N ferroelektrischen, nichtflüchtigen D-Typ-Flip-Flops mit jeweils einem D-Eingang, einem Q-Ausgang, einem Taktein gang und einem ferroelektrischen Steuereingang, wobei
der Ausgang des N-ten Multiplexers mit dem D-Eingang des N-ten Flip-Flops verbunden ist,
der Q-Ausgang des N-ten Flip-Flops mit dem ersten Eingang des (N+1)-ten Multiplexers derart verbunden ist, daß alle Multiplexer und Flip-Flops miteinander verbunden sind,
die Takteingänge der einzelnen Flip-Flops miteinander und mit einem Taktbus verbunden sind,
die ferroelektrischen Steuereingänge der einzelnen Flip-Flops miteinander und mit einem ferroelektrischen Steu erbus verbunden sind,
die zweiten Eingänge der einzelnen Multiplexer einen parallelen Eingang bilden,
die Auswahleingänge der einzelnen Multiplexer mitein ander und mit einem Auswahlbus verbunden sind, und
der Q-Ausgang des letzten Flip-Flops einen seriellen Ausgang bildet.

80. Schieberegister nach Anspruch 79, wobei N gleich vier ist.