DE10205122A1

DE10205122A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE10205122A1
Application number: DE10205122A
Authority: DE
Inventors: Yuuichi Hirano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-14
Filing date: 2002-02-07
Publication date: 2002-10-02
Anticipated expiration: 2022-02-08
Also published as: US6657312B2; KR100418332B1; KR20020073244A; US20020130414A1; DE10205122B4; JP2002270611A

Abstract

Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung als einen ein SOI-Substrat verwendenden Flip-Chip bereitzustellen, bei dem ein Kontakthügel zum Festlegen eines Potentials eines Siliziumsubstrats durch vereinfachte Schritte gebildet werden kann. DOLLAR A Eine Schicht (2) weist eine BOX-Schicht und eine Siliziumschicht des SOI-Substrats, ein selektiv auf der Siliziumschicht gebildetes Halbleiterelement und einen auf dem Halbleiterelement und der Siliziumschicht gebildeten Zwischenschicht-Isolationsfilm auf. In einem Siliziumnitridfilm (4) und der Schicht (2) ist selektiv eine Aussparung (41) gebildet, die sich von einer oberen Oberfläche des Siliziumnitridfilms (4) bis hin zu einer oberen Oberfläche des Siliziumsubstrats (1) erstreckt. Die Aussparung (41) ist in einem Bereich gebildet, in dem das Halbleiterelement nicht gebildet ist. Die Seitenfläche der Aussparung wird durch den Siliziumnitridfilm (4) und die Schicht (2) definiert und ihre Bodenfläche wird durch die obere Oberfläche des Siliziumsubstrats (1) definiert. Ein aus Lötmittel gefertigter Kontakthügel (5d) ist auf einem Abschnitt der oberen Oberfläche des Siliziumsubstrats (1), der die Bodenfläche der Aussparung (41) definiert, gebildet. Der Kontakthügel (5d) ist zum Festlegen des Potentials des Siliziumsubstrats (1) vorgesehen.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor richtung und ein Verfahren zur Herstellung derselben. Speziel ler bezieht sie sich auf eine Struktur eines Flip-Chips, die ein SOI-(Silizium auf Isolator)-Substrat verwendet und ein Verfahren zur Herstellung derselben.

Fig. 25 bis 28 sind schematische Ansichten zur Erklärung eines Lötverfahrens, das einen Flip-Chip verwendet. Fig. 25 und 26 sind Draufsichten und Fig. 27 und 28 sind Schnittansichten. Bezugnehmend auf Fig. 25 wird eine Mehrzahl von Elektrode nanschlußstellen 103 aus Aluminium auf einer oberen Oberfläche eines Flip-Chips 100, der bereits zertrennt wurde, ausgebil det. Ein Siliziumnitridfilm 104 wird auf einem Abschnitt der oberen Oberfläche des Flip-Chips 100 ausgebildet, auf dem die Elektrodenanschlußstellen 103 nicht ausgebildet sind. Bezug nehmend auf Fig. 25 wird auf den Elektrodenanschlußstellen 103 des Flip-Chips 100 ein Kontakthöcker 105 ausgebildet. Bezug nehmend auf Fig. 27 wird der Flip-Chip 100, auf dem der Kon takthöcker 105 ausgebildet ist, in eine Kopfüber-Stellung ge dreht und danach mittels Lötens auf einer auf einem Verdrah tungssubstrat 170 gebildeten Struktur montiert. Weiterhin gibt es, wie in Fig. 28 gezeigt, den Fall, daß der Flip-Chip 100 auf dem Verdrahtungssubstrat 170 montiert wird und danach mit Harz oder Kunststoff 171 versiegelt wird.

Fig. 29 ist eine Schnittansicht, die eine Struktur eines der Anmelderin bekannten Flip-Chips, der ein SOI-Substrat verwen det, zeigt. Auf einem Siliziumsubstrat 101 ist eine Schicht 102 gebildet. Die Schicht 102 weist eine BOX(vergrabene Oxid-)Schicht und eine Siliziumschicht des SOI-Substrats, ein in selektiver Weise auf der Siliziumschicht gebildetes Halb leiterelement und einen auf dem Halbleiterelement und der Si liziumschicht gebildeten Zwischenschicht-Isolationsfilm auf. Auf der Schicht 102 ist eine Mehrzahl von Elektrode nanschlußstellen 103a bis 103d gebildet. Die Elektrode nanschlußstellen 103a bis 103c sind über einen Wolframpfrop fen, der ein in dem Zwischenschicht-Isolationsfilm gebildetes Kontaktloch ausfüllt, und eine Verdrahtung aus Aluminium elektrisch mit dem Halbleiterelement verbunden. Die Elektrode nanschlußstelle 103d ist über einen leitfähigen Pfropfen 173 aus Polysilizium, Wolfram oder dergleichen, der ein Kontakt loch 172 ausfüllt, das sich ausgehend von einer oberen Ober fläche der Schicht 102 bis zu einer oberen Oberfläche des Si liziumsubstrats 101 erstreckt, elektrisch mit dem Siliziumsub strat 101 verbunden. Weiterhin ist auf der Schicht 102 ein Si liziumnitridfilm 104 gebildet, der dergestalt strukturiert ist, daß die Elektrodenanschlußstellen 103a bis 103d freige legt sind. Auf den Elektrodenanschlußstellen 103a bis 103d sind entsprechend Kontakthügel 105a bis 105d aus Lötmittel ge bildet. Der Kontakthügel 105d ist zum Festlegen eines Potenti als des Siliziumsubstrats 101 vorgesehen.

Die Fig. 30 bis 34 sind Schnittansichten, die in aufeinander folgender Reihe Herstellungsschritte des in Fig. 29 gezeigten der Anmelderin bekannten Flip-Chips zeigen. Bezugnehmend auf Fig. 30 wird zunächst ein SOI-Wafer hergestellt und nach Durchführung der üblichen Prozesse zum Herstellen eines Halb leiters, wird eine Struktur erhalten, bei der auf dem Silizi umsubstrat 101 die Schicht 102 gebildet ist. Bezugnehmend auf Fig. 31 wird als nächstes ein Fotolack 174 mit einem vorbe stimmten Öffnungsmuster durch Fotolithographie auf der Schicht 102 gebildet. Als nächstes wird unter Verwendung des Fotolacks 174 als einer Ätzmaske die Schicht 102 einer anisotropen Tro ckenätzung unterzogen, so daß ein Abschnitt der oberen Ober fläche des Siliziumsubstrats 101 freigelegt wird. Dadurch wird das Kontaktloch 172 mit seinen durch die Schicht 102 definier ten Seitenflächen und seiner durch die obere Oberfläche des Siliziumsubstrats 101 definierten Bodenfläche gebildet. Ein derartiger Schritt erfordert ein anisotropes Trockenätzen mit einem sehr hohen Tiefe/Durchmesser-Verhältnis.

Bezugnehmend auf Fig. 32 wird als nächstes nach Entfernung des Fotolacks 174 ein leitender Film 175 aus einem Polysilizium film, einem Wolframfilm oder dergleichen auf der gesamten Oberfläche mittels eines CVD-Verfahrens in einer Dicke ausge bildet, bei der das Kontaktloch 172 gefüllt werden kann. Be zugnehmend auf Fig. 33 wird als nächstes der Polysiliziumfilm 175 mittels des CMP-Verfahrens abgetragen, bis eine obere Ober fläche der Schicht 102 freigelegt ist. Dadurch ist das Kon taktloch 172 mit dem Polysilizium 173 gefüllt. Bezugnehmend auf Fig. 34 wird als nächstes nach dem Ausbilden eines Alumi niumfilms auf der Schicht 102 der Aluminiumfilm strukturiert, wodurch die Elektrodenanschlußstellen 103a bis 103d an vorbe stimmten Positionen auf der Schicht 102 gebildet werden. Die Elektrodenanschlußstelle 103d ist in Kontakt mit dem Polysili zium 173.

Nachfolgend wird nach dem Bilden eines Siliziumnitridfilms auf der gesamten Oberfläche der Siliziumnitridfilm strukturiert, wodurch der Siliziumnitridfilm 104 gebildet wird. Als nächstes werden nach dem Zertrennen der SOI-Wafer die Kontakthügel 105a bis 105d entsprechend auf den Elektrodenanschlußstellen 103a bis 103d gebildet. Dadurch wird die in Fig. 29 gezeigte Struk tur erhalten.

In einem derartigen der Anmelderin bekannten Flip-Chip ist je doch die Elektrodenanschlußstelle 103d über das Polysilizium 173, das das in der Schicht 102 gebildete Kontaktloch 172 füllt, elektrisch mit dem Siliziumsubstrat 101 verbunden. Folglich erfordert dies die Schritte: Ausbilden des Kontaktlo ches 172 in der Schicht 102 durch anisotropes Trockenätzen mit einem sehr hohen Tiefe/Durchmesser-Verhältnis (Fig. 31), Bil den des Polysiliziumfilms 175 auf der gesamten Oberfläche (Fig. 32) und Zurückätzen des Polysiliziumfilms 175 durch ein CMP-Verfahren (Fig. 33). Dies resultiert in Schwierigkeiten in den Herstellungsschritten.

Aufgabe der vorliegenden Erfindung ist die Bereitstellung ei ner Halbleitervorrichtung und eines Verfahrens zum Herstellen derselben, bei denen ein Kontakthügel zum Festlegen eines Po tentials eines Siliziumsubstrats durch vereinfachte Schritte gebildet werden kann.

Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1 und ein Verfahren zum Herstellen einer Halbleiter vorrichtung gemäß Anspruch 7.

Ein erster Aspekt der vorliegenden Erfindung ist auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung weist ein SOI-Substrat mit einem Halbleitersubstrat, einer auf einer Hauptoberfläche des Halbleitersubstrats gebildeten Iso lationsschicht und einer auf der Isolationsschicht gebildeten Halbleiterschicht, ein selektiv auf der Halbleiterschicht ge bildetes Halbleiterelement, einen auf dem Halbleiterelement und der Halbleiterschicht gebildeten Zwischenschicht- Isolationsfilm, eine auf einer Hauptoberfläche des Zwischen schicht-Isolationsfilms gebildete erste Elektrode nanschlußstelle, die elektrisch mit dem Halbleiterelement ver bunden ist, einen auf der ersten Elektrodenanschlußstelle ge bildeten ersten Kontakthügel, eine selektiv ausgebildete Aus sparung, die sich ausgehend von der Hauptoberfläche des Zwi schenschicht-Isolationsfilm zu der Hauptoberfläche des Halb leitersubstrats hin erstreckt und einen auf dem Halbleitersub strat, das eine Bodenfläche der Aussparung definiert, gebilde ten zweiten Kontakthügel auf.

Gemäß eines zweiten Aspekts der vorliegenden Erfindung weist die Halbleitervorrichtung des ersten Aspekts weiterhin eine auf der Hauptoberfläche des Halbleitersubstrats, die die Bo denfläche der Aussparung definiert, gebildete zweite Elektro denanschlußstelle auf, wobei der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle gebildet ist.

Gemäß eines dritten Aspekts der vorliegenden Erfindung weist die Halbleitervorrichtung des zweiten Aspekts weiterhin eine in der Hauptoberfläche des Halbleitersubstrats, die die Boden fläche der Aussparung definiert, gebildete Verunreinigungsre gion auf.

Ein vierter Aspekt der vorliegenden Erfindung ist auf ein Ver fahren zum Herstellen einer Halbleitervorrichtung gerichtet.

Das Verfahren weist die Schritte

a) Herstellen eines SOI-Substrats mit einem Halbleitersub strat, einer auf einer Hauptoberfläche des Halbleitersubstrats gebildeten Isolationsschicht und einer auf der Isolations schicht gebildeten Halbleiterschicht,
b) selektives Bilden eines Halbleiterelementes auf der Halb leiterschicht,
c) Bilden eines Zwischenschicht-Isolationsfilms auf dem Halb leiterelement und der Halbleiterschicht,
d) Bilden einer ersten Elektrodenanschlußstelle auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilms, wobei die erste Elektrodenanschlußstelle elektrisch mit dem Halbleiter element verbunden ist,
e) selektives Bilden einer Aussparung, die sich ausgehend von der Hauptoberfläche des Zwischenschicht-Isolationsfilms zu der Hauptoberfläche des Halbleitersubstrats hin erstreckt und
f) Bilden eines ersten Kontakthügels auf der ersten Elektro denanschlußstelle bzw. eines zweiten Kontakthügels auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung defi niert,

auf.

Gemäß eines fünften Aspekts der vorliegenden Erfindung weist das Verfahren des vierten Aspekts weiterhin den Schritt

a) Bilden einer zweiten Elektrodenanschlußstelle auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, auf,

wobei der Schritt (g) nach dem Schritt (e) und vor dem Schritt (f) durchgeführt wird und der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle in dem Schritt (f) gebildet wird.

Gemäß eines sechsten Aspekts der vorliegenden Erfindung werden die Schritte (d) und (g) durch denselben Verfahrensvorgang ausgeführt.

Gemäß eines siebten Aspekts der vorliegenden Erfindung weist das Verfahren des fünften oder sechsten Aspekts weiterhin den Schritt

a) Bilden einer Verunreinigungsregion in der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, auf, wobei der Schritt (h) nach dem Schritt (e) und vor dem Schritt (g) ausgeführt wird.

Bei der Halbleitervorrichtung gemäß des ersten Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel zum Fest legen eines Potentials des Halbleitersubstrats auf einem Ab schnitt des Halbleitersubstrats, der die Bodenfläche der Aus sparung definiert, gebildet. Verglichen mit einem Halbleiter vorrichtungstyp, bei dem der zweite Kontakthügel und das Halb leitersubstrat über Polysilizium, das ein bis zum Halbleiter substrat reichendes Kontaktloch ausfüllt, miteinander in elek trischen Kontakt gebracht werden, erlaubt dies die Verein fachung der Herstellung.

Bei der Halbleitervorrichtung gemäß des zweiten Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel auf der zweiten Elektrodenanschlußstelle ausgebildet, was verglichen zu dem Fall des Bildens des zweiten Kontakthügels direkt auf dem Halbleitersubstrat in einer verbesserten Haftung des zwei ten Kontakthügels resultiert.

Bei der Halbleitervorrichtung gemäß des dritten Aspekts der vorliegenden Erfindung ist es möglich, an einem Ort, der in Kontakt mit der zweiten Elektrodenanschlußstelle ist, einen Widerstandswert des Halbleitersubstrats zu verringern.

Durch das Verfahren gemäß des vierten Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel zum Festlegen eines Po tentials des Halbleitersubstrats auf einem Abschnitt des Halb leitersubstrats, der die Bodenfläche der Aussparung definiert, in dem Schritt (f) gebildet. Dies erlaubt eine Vereinfachung der Herstellung im Vergleich zu einem Verfahren des Herstel lens einer Halbleitervorrichtung mit den Schritten: Ausbilden eines Kontaktlochs, das bis zum Halbleitersubstrat reicht, Bilden eines Polysiliziumfilms auf der gesamten Oberfläche dergestalt, daß das Kontaktloch gefüllt wird, Zurückätzen des Polysiliziumfilms und Bilden des zweiten Kontakthügels auf dem Polysiliziumfilm, der das Kontaktloch füllt.

Durch das Verfahren gemäß des fünften Aspekts der vorliegenden Erfindung wird der zweite Kontakthügel auf der zweiten Elektro denanschlußstelle gebildet. Verglichen mit dem Fall des Bildens des zweiten Kontakthügels direkt auf dem Halbleiter substrat resultiert dies in einer verbesserten Haftung des zweiten Kontakthügels.

Durch das Verfahren gemäß des sechsten Aspekts der vorliegen den Erfindung kann in dem Schritt (g) die zweite Elektrode nanschlußstelle auf der Hauptoberfläche des Halbleitersub strats gebildet werden, ohne einen speziellen Schritt des Bil dens derselben hinzuzufügen.

Durch das Verfahren gemäß des siebten Aspekts der vorliegenden Erfindung ist es möglich, an einer Position, die in Kontakt mit der zweiten Elektrodenanschlußstelle ist, einen Wider standswert des Halbleitersubstrats zu verringern.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Be schreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht einer Struktur ei nes Flip-Chips gemäß einer ersten Aus führungsform der vorliegenden Erfin dung;

Fig. 2 bis Fig. 13 in aufeinanderfolgender Reihe Schnitt ansichten der Schritte bis zur Bildung eines Siliziumnitridfilms;

Fig. 14 bis Fig. 16 in aufeinanderfolgender Reihe Schnitt ansichten der Schritte beginnend mit der Bildung des Siliziumnitridfilms bis zur Bildung der Kontakthügel;

Fig. 17 eine Schnittansicht einer Struktur ei nes Flip-Chips gemäß einer zweiten Aus führungsform der vorliegenden Erfin dung;

Fig. 18 bis Fig. 22 Schnittansichten der Herstellungs schritte des Flip-Chips der zweiten Ausführungsform in aufeinanderfolgender Reihe;

Fig. 23 eine Schnittansicht einer Struktur ei nes Flip-Chips gemäß einer dritten Aus führungsform der vorliegenden Erfin dung;

Fig. 24 eine Schnittansicht eines Schritts ei nes Herstellungsverfahrens des Flip- Chips der dritten Ausführungsform;

Fig. 25 bis Fig. 28 schematische Ansichten zur Erklärung eines Lötverfahrens, das einen Flip- Chip verwendet;

Fig. 29 eine Schnittansicht einer Struktur ei nes der Anmelderin bekannten Flip-Chips und

Fig. 30 bis Fig. 34 Schnittansichten eines Herstellungsver fahrens des der Anmelderin bekannten Flip-Chips in aufeinanderfolgender Rei he.

Erste Ausführungsform

Fig. 1 ist eine Schnittansicht einer Struktur eines ein SOI- Substrat verwendenden Flip-Chips gemäß einer ersten Ausfüh rungsform. Auf einer oberen Oberfläche eines Siliziumsubstrats 1 wird eine Schicht 2 gebildet. Die Schicht 2 weist eine BOX- Schicht und eine Siliziumschicht des SOI-Substrats, ein selek tiv auf der Siliziumschicht gebildetes Halbleiterelement und einen auf dem Halbleiterelement und der Siliziumschicht gebil deten Zwischenschicht-Isolationsfilm auf. Auf einer oberen Ober fläche der Schicht 2 ist eine Mehrzahl von Elektrode nanschlußstellen 3a bis 3c aus Aluminium gebildet. Die Elektro denanschlußstellen 3a bis 3c sind über einen Wolfram pfropfen, der ein in dem Zwischenschicht-Isolationsfilm gebil detes Kontaktloch füllt, und eine Verdrahtung aus Aluminium elektrisch mit dem Halbleiterelement verbunden. Weiterhin ist auf der oberen Oberfläche der Schicht 2 ein Siliziumnitridfilm 4 gebildet, der so strukturiert ist, daß die Elektrodenanschlußstellen 3a bis 3c freigelegt sind. Die Kontakthügel 5a bis 5c aus Lötmittel sind entsprechend auf den Elektrodenanschlußstellen 3a bis 3c ausgebildet.

In dem Siliziumnitridfilm 4 und der Schicht 2 ist selektiv ei ne Aussparung 41 gebildet, die sich ausgehend von einer oberen Oberfläche des Siliziumnitridfilms 4 bis zu der oberen Ober fläche des Siliziumsubstrats 1 hin erstreckt. Die Aussparung 41 ist in einem Gebiet ausgebildet, in dem das Halbleiterele ment nicht ausgebildet ist. Ihre Seitenfläche wird durch den Siliziumnitridfilm 4 und die Schicht 2 definiert und ihre Bo denfläche wird durch die obere Oberfläche des Siliziumsub strats 1 definiert. Ein Kontakthügel 5d aus Lötmittel ist di rekt auf einem Abschnitt der oberen Oberfläche des Silizium substrats 1, der die Bodenfläche der Aussparung 41 definiert, gebildet. Der Kontakthügel 5d ist zum Festlegen eines Potenti als des Siliziumsubstrats 1 vorgesehen.

Fig. 1 ist so gestaltet, als sei der Kontakthügel 5d an einem Ort gebildet, der niedriger ist als die Kontakthügel 5a bis 5c und als gäbe es einen Unterschied in den Stufen. Die Kontakt hügel 5a bis 5d haben jedoch einen Durchmesser, der von 100 bis 1000 µm reicht, wohingegen die Summe der Dicken der Schicht 2 und des Siliziumnitridfilms 4 in der Größenordnung von eini gen µm (z. B. 3 µm) liegt. Deshalb sind die Dicken der Schicht 2 und des Siliziumnitridfilms 4 so klein, daß sie verglichen mit dem Durchmesser der Kontakthügel 5a bis 5d vernachlässig bar sind. Dies ist in der Tat gleichbedeutend damit, daß die Kontakthügel 5a bis 5d ohne Unterschiede in den Stufen gebil det werden.

Fig. 2 bis Fig. 13 sind Schnittansichten, die in aufeinander folgender Reihe die Schritte bis zur Bildung des Siliziumnit ridfilms 4 zeigen. Bezugnehmend auf Fig. 2 wird zunächst ein SOI-Wafer mit einer Struktur hergestellt, bei der ein Silizi umsubstrat 1, eine BOX-Schicht 6 von ungefähr 400 nm Dicke und eine Siliziumschicht 7 von ungefähr 200 nm Dicke in dieser Reihenfolge gebildet werden. Bezugnehmend auf Fig. 3 werden als nächstes ein Siliziumoxidfilm 8 von ungefähr 20 nm Dicke und ein Siliziumnitridfilm 9 von ungefähr 200 nm Dicke mittels thermischer Oxidation und eines CVD-Verfahrens in dieser Rei henfolge auf einer gesamten oberen Oberfläche der Silizium schicht 7 gebildet.

Bezugnehmend auf Fig. 4 werden als nächstes der Siliziumnit ridfilm 9 und der Siliziumoxidfilm 8 mittels Photolithographie und anisotropem Ätzen in einer vorbestimmten Form struktu riert. Unter Verwendung des zurückbleibenden Abschnitts des Siliziumnitridfilms 9 als einer Ätzmaske wird als nächstes die Siliziumschicht 7 einer anisotropen Trockenätzung unterzogen, bis die BOX-Schicht 6 freigelegt ist. Dadurch wird eine Aus sparung 10 mit ihrer durch die BOX-Schicht 6 definierten Bo denfläche und ihrer durch die Siliziumschicht 7 definierten Seitenfläche gebildet. Bezugnehmend auf Fig. 5 wird als nächs tes durch ein CVD-Verfahren, das ein Plasma hoher Dichte ver wendet, ein Siliziumoxidfilm 11 von ungefähr 500 nm Dicke auf der gesamten Oberfläche gebildet. Nachfolgend wird der Silizi umoxidfilm 11 mittels des CMP-(chemisch-mechanisches Polier)- Verfahrens zurückgeätzt. Die CMP-Prozessierung hält an dem Bo den des zurückgebliebenen Siliziumnitridfilms 9 an.

Bezugnehmend auf Fig. 6 wird als nächstes der zurückgebliebene Abschnitt des Siliziumnitridfilms 9 durch Naßätzen entfernt. Um eine Kanalregion zu bilden, wird danach eine Verunreini gung, wie zum Beispiel Bor (in dem Fall der NMOS-Bildung) durch den Siliziumoxidfilm 8 in die Siliziumschicht 7 implan tiert. Dies geschieht durch ein Ionenimplantationsverfahren mit einigen Zehn kev und einigen 1012 cm². In dem Fall der PMOS-Bildung kann eine Verunreinigung, wie zum Beispiel Arsen, mit einigen Hundert keV und einigen 10¹² cm^-2 implantiert wer den. Als nächstes wird der Siliziumoxidfilm 8 mittels Naßät zens entfernt. Zu diesem Zeitpunkt wird ein oberer Abschnitt des Siliziumoxidfilms 11 ebenfalls bis zu einem gewissen Aus maß durch das Naßätzen entfernt. Folglich wird aus dem zurück bleibenden Abschnitt des Siliziumoxidfilms 11 ein Elemente iso lierender Isolationsfilm 12 erhalten. Nach der Bildung eines Siliziumoxidfilms 13 von ungefähr 5 nm Dicke durch thermische Oxidation wird als nächstes ein Polysiliziumfilm 14 von unge fähr 200 nm Dicke auf der gesamten Oberfläche durch ein CVD- Verfahren gebildet.

Bezugnehmend auf Fig. 7 wird als nächstes des Polysiliziumfilm 14 durch Photolithographie und anisotropes Trockenätzen struk turiert, wodurch ein Polysiliziumfilm 15 gebildet wird. Unter Verwendung des Polysiliziumfilms 15 und des Elemente isolie renden Isolationsfilms 12 als Implantationsmasken wird als nächstes eine Verunreinigung, wie zum Beispiel Arsen (in dem Fall der NMOS-Bildung) mit einigen zehn keV und einigen 10¹⁴ cm^-2 in die Siliziumschicht 7 implantiert. Folglich wird eine niedrigdotierte Region 18 mit verhältnismäßig niedriger Dotierungskonzentration flach in der oberen Oberfläche der Si liziumschicht 7 gebildet. In dem Fall der PMOS-Bildung kann eine Verunreinigung wie zum Beispiel Borfluorid mit einigen zehn keV und einigen 10¹⁴ cm^-2 implantiert werden.

Bezugnehmend auf Fig. 8 werden als nächstes nach dem Bilden eines Siliziumoxidfilms mit einer Dicke von ungefähr einigen Zehn nm auf der gesamten Oberfläche durch das CVD-Verfahren der Siliziumoxidfilm und der Siliziumoxidfilm 13 einer ani sotropen Trockenätzung unterzogen. Dadurch wird auf einer Sei tenfläche des Polysiliziumfilms 15 eine Seitenwand 18 gebil det. Ein Abschnitt des als eine Unterschicht der Seitenwand 18 dienenden Siliziumoxidfilms 13 wird als Teil der Seitenwand 18 angesehen und ist als Bestandteil der Seitenwand 18 gezeigt. Ein als Unterschicht des Polysiliziumfilms 15 dienender ande rer Abschnitt des Siliziumoxidfilms 13 entspricht dem Gateo xidfilm 17. Als nächstes wird mittels eines Ionenimplantati onsverfahrens eine Verunreinigung, wie zum Beispiel Arsen (in dem Fall der NMOS-Bildung) durch den Siliziumoxidfilm 13 mit einigen Zehn keV und einigen 10¹⁵ cm^-2 in die Siliziumschicht 7 implantiert. Dadurch wird eine Source/Drain-Region 19 relativ hoher Dotierungskonzentration gebildet, die die niedrigdotier te Region 16 unter dem Polysiliziumfilm 15 beinhaltet. Die Source/Drain-Region 19 erstreckt sich ausgehend von der oberen Oberfläche der Siliziumschicht 7 hin zu einer oberen Oberflä che der BOX-Schicht 6. In dem Fall der PMOS-Bildung kann eine Verunreinigung, wie zum Beispiel Borfluorid, mit einigen Zehn keV und einigen 10¹⁵ cm^-2 implantiert werden.

Bezugnehmend auf Fig. 9 wird als nächstes nach dem Bilden ei nes Kobaltfilms mit einer Dicke von ungefähr einigen nm auf der gesamten Oberfläche für ungefähr eine Minute eine Wärmebe handlung bei einer Temperatur von einigen Hundert Grad durch geführt. Folglich reagieren Silizium und Kobalt, die miteinan der in Kontakt stehen, um eine Silizierungsreaktion zu verur sachen. Daraus resultierend wird eine obere Oberfläche der Source/Drain-Region 19 zu einer Kobaltsilizidschicht 21 sili ziert, während eine obere Oberfläche des Polysiliziumfilms 15 zu einer Kobaltsilizidschicht 20 siliziert wird. Danach wird ein Teil des Kobaltfilms, der nicht mit Silizium reagiert hat, mittels Naßätzens entfernt.

Bezugnehmend auf Fig. 10 wird als nächstes nach dem Bilden ei nes Siliziumoxidfilms mit einer Dicke von ungefähr 1 µm auf der gesamten Oberfläche mittels eines CVD-Verfahrens durch das CMP-Verfahren eine Filmdicke von ungefähr einigen Hundert nm von einer oberen Oberfläche des Siliziumoxidfilms entfernt. Dadurch wird ein Siliziumoxidfilm 22 mit einer planarisierten oberen Oberfläche gebildet. Bezugnehmend auf Fig. 11 wird als nächstes mittels Photolithographie und anisotropen Trockenät zens ein Kontaktloch 23, das sich ausgehend von einer oberen Oberfläche des Siliziumoxidfilms 22 bis hin zu einer oberen Oberfläche der Silizidschicht 21 erstreckt, selektiv in dem Siliziumoxidfilm 22 gebildet. Als nächstes wird nach dem Bil den eines Wolframfilm von ungefähr 500 nm Dicke auf der gesam ten Oberfläche durch das CVD-Verfahren der Wolframfilm durch das CMP-Verfahren abgetragen, bis die obere Oberfläche des Si liziumoxidfilms 22 freigelegt ist. Dadurch wird ein Wolfram pfropfen 24 gebildet, der das Kontaktloch 23 füllt. Als nächs tes wird auf der oberen Oberfläche des Siliziumoxidfilms 22 eine Aluminiumverdrahtung 25 gebildet, die in Kontakt mit dem Wolframpfropfen 24 steht.

Bezugnehmend auf Fig. 12 werden als nächstes die in den Fig. 10 und 11 gezeigten Schritte wiederholt, um die Silizium oxidfilme 26 und 30, die Kontaktlöcher 27 und 31 und die Wolf rampfropfen 28 und 32 zu bilden. Eine Elektrodenanschlußstelle 3 aus Aluminium (die den in Fig. 1 gezeigten Elektrode nanschlußstellen 3a bis 3c entspricht), die in Kontakt mit dem Wolframpfropfen 32 ist, ist auf einer oberen Oberfläche des zu oberst angeordneten Siliziumoxidfilms 30 ausgebildet. Bezug nehmend auf Fig. 13 wird als nächstes ein Siliziumnitridfilm auf dem Siliziumoxidfilm 30 ausgebildet und der Siliziumnit ridfilm wird strukturiert, um den Siliziumnitridfilm 4 zu er halten.

Die Fig. 14 bis 16 sind Schnittansichten, die beginnend mit der Bildung des Siliziumnitridfilms 4 bis hin zur Bildung der Kontakthügel 5a bis 5d in aufeinanderfolgender Reihe Verfah rensschritte zeigen. Zunächst wird die in Fig. 14 gezeigte Struktur durch die in den Fig. 2 bis 13 gezeigten Herstel lungsschritte erhalten. Bezugnehmend auf Fig. 15 wird als nächstes mittels Photolithographie ein Fotolack 40 mit einem vorbestimmten Öffnungsmuster auf dem Siliziumnitridfilm 4 und den Elektrodenanschlußstellen 3a bis 3c gebildet. Bezugnehmend auf Fig. 16 werden danach unter Verwendung des Photolacks 40 als einer Ätzmaske der Siliziumnitridfilm 4 und die Schicht 2 in dieser Reihenfolge durch anisotropes Trockenätzen mit einer hohen Ätzrate in Richtung der Tiefe des Siliziumsubstrats 1 geätzt, bis die obere Oberfläche des Siliziumsubstrats 1 frei gelegt ist. Dadurch wird die Aussparung 41 mit ihrer durch den Siliziumnitridfilm 4 und die Schicht 2 definierten Seitenflä che und ihrer durch die obere Oberfläche des Siliziumsubstrats 1 definierten Bodenfläche gebildet.

Nach dem Entfernen des Photolacks 40 wird als nächstes an dem SOI-Wafer das Zertrennen durchgeführt. Schließlich werden die Kontakthügel 5a bis 5c entsprechend auf den Elektrode nanschlußstellen 3a bis 3c ausgebildet, während der Kontakthü gel 5d auf dem Abschnitt der oberen Oberfläche des Silizium substrats 1 gebildet wird, der die Bodenfläche der Aussparung 41 definiert. Dadurch wird die in Fig. 1 gezeigte Struktur er halten. Die Kontakthügel 5a bis 5d können vor dem Schritt des Zertrennen des SOI-Wafers gebildet werden. Dies ist der Fall bei der später zu beschreibenden zweiten und dritten Ausfüh rungsform.

Wie beschrieben, wird bei dem Flip-Chip und seinem Herstel lungsverfahren gemäß der ersten Ausführungsform der Kontakthü gel 5d zum Festlegen eines Potentials des Siliziumsubstrats 1 direkt auf einem Abschnitt der oberen Oberfläche des Silizium substrats 1, der durch die Bildung der Aussparung 41 freige legt ist, gebildet. Deshalb werden die Schritte des Bildens des Kontaktlochs 172 (Fig. 31), des Bildens des Polysilizium films 175 (Fig. 32) und des Zurückätzens des Polysiliziumfilms 175 (Fig. 33) des Herstellungsverfahrens des der Anmelderin bekannten Flip-Chips unnötig. Dies erlaubt die Vereinfachung der Herstellung.

Zweite Ausführungsform

Fig. 17 ist eine Schnittansicht, die eine Struktur eines Flip- Chips gemäß einer zweiten Ausführungsform zeigt. Die Schicht 2 wird auf der oberen Oberfläche des Siliziumsubstrats 1 gebil det. In der Schicht 2 wird selektiv eine Aussparung 51 gebil det, die sich ausgehend von der oberen Oberfläche der Schicht 2 bis hin zu der oberen Oberfläche des Siliziumsubstrats 1 er streckt. Die Seitenwand der Aussparung 51 wird durch die Schicht 2 definiert und ihre Bodenfläche wird durch die obere Oberfläche des Siliziumsubstrats 1 definiert. Die Elektrode nanschlußstelle 3d aus Aluminium wird auf einem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, gebildet. Auf der oberen Oberflä che der Schicht 2 ist der Siliziumnitridfilm 4 gebildet, der ebenfalls auf der Seitenfläche und der Bodenfläche der Ausspa rung 51 gebildet ist. Weiterhin ist der Siliziumnitridfilm 4 dergestalt strukturiert, daß die Elektrodenanschlußstellen 3a bis 3d freigelegt sind. Die Kontakthügel 5a bis 5d sind ent sprechend auf den Elektrodenanschlußstellen 3a bis 3d gebil det. Der Kontakthügel 5d ist über die Elektrodenanschlußstelle 3d elektrisch mit dem Siliziumsubstrat 1 verbunden.

Fig. 18 bis Fig. 22 sind Schnittansichten, die in aufeinander folgender Reihe Herstellungsschritte des Flip-Chips der zwei ten Ausführungsform zeigen. Bezugnehmend auf Fig. 18 wird zu nächst durch das gleiche Verfahren wie in der ersten Ausfüh rungsform die Struktur erhalten, bei der die Schicht 2 auf dem Siliziumsubstrat 1 gebildet ist. Als nächstes wird mittels Photolithographie ein Fotolack 50 mit einem vorbestimmten Öff nungsmuster auf der oberen Oberfläche der Schicht 2 gebildet. Unter Verwendung des Fotolacks 50 als einer Ätzmaske wird als nächstes durch anisotropes Trockenätzen mit einer hohen Ätzra te in Richtung der Tiefe des Siliziumsubstrats 1 die Schicht 2 geätzt, bis die obere Oberfläche des Siliziumsubstrats 1 frei gelegt ist. Dadurch wird die Aussparung 51 mit ihrer durch die Schicht 2 definierten Seitenfläche und ihrer durch die obere Oberfläche des Siliziumsubstrats 1 definierten Bodenfläche ge bildet.

Bezugnehmend auf Fig. 19 wird als nächstes, nach Entfernen des Fotolacks 50, auf der gesamten Oberfläche mittels eines Zer stäubungsverfahrens ein Aluminiumfilm 52 mit einer Dicke, die ungefähr von 500 nm bis 1 µm reicht, gebildet. Der Aluminium film 52 wird ebenfalls auf der Seitenfläche und der Bodenflä che der Aussparung 51 gebildet. Bezugnehmend auf Fig. 20 wird als nächstes mittels Photolithographie auf dem Aluminiumfilm 52 ein Fotolack 53 mit einem vorbestimmten Öffnungsmuster ge bildet. Unter Verwendung des Fotolacks 53 als einer Ätzmaske wird als nächstes der Aluminiumfilm 52 einem anisotropen Tro ckenätzen unterzogen. Dadurch werden die Elektrode nanschlußstellen 3a bis 3d gebildet.

Bezugnehmend auf Fig. 21 wird als nächstes, nach dem Entfernen des Fotolacks 53, auf der gesamten Oberfläche mittels eines CVD-Verfahrens ein Siliziumnitridfilm 54 von ungefähr 500 nm Dicke gebildet. Bezugnehmend auf Fig. 22 wird danach mittels Photolithographie auf dem Siliziumnitridfilm 54 ein Fotolack 55 mit einem vorbestimmten Öffnungsmuster gebildet. Unter Ver wendung des Fotolacks 55 als einer Ätzmaske wird danach der Siliziumnitridfilm 54 einem anisotropen Trockenätzen unterzo gen. Dadurch wird der Siliziumnitridfilm 4 gebildet.

Nach Entfernen des Fotolacks 55 wird als nächstes an dem SOI- Wafer das Zertrennen durchgeführt. Schließlich werden die Kon takthügel 5a bis 5d entsprechend auf den Elektroden anschlußstellen 3a bis 3d gebildet, wodurch die in Fig. 17 gezeigte Struktur erhalten wird.

Wie beschrieben, wird bei dem Flip-Chip und seinem Herstel lungsverfahren gemäß der zweiten Ausführungsform die Elektro denanschlußstelle 3d aus Aluminium auf dem Siliziumsubstrat 1 gebildet und der Kontakthügel 5d auf der Elektrode nanschlußstelle 3d gebildet. Verglichen mit dem Flip-Chip ge mäß der ersten Ausführungsform, bei dem der Kontakthügel 5d direkt auf dem Siliziumsubstrat 1 gebildet wird, erlaubt dies eine verbesserte Haftung des Kontakthügels 5d auf der Elektro denanschlußstelle 3d.

Weiterhin wird die Elektrodenanschlußstelle 3d in dem Schritt des Bildens der Elektrodenanschlußstellen 3a bis 3c gebildet. Somit kann die Bildung der Elektrodenanschlußstelle 3d durch geführt werden, ohne einen speziellen Schritt zur Bildung der selben hinzuzufügen.

Dritte Ausführungsform

Fig. 23 ist eine Schnittansicht, die eine Struktur eines Flip- Chips gemäß einer dritten Ausführungsform zeigt. Eine Verun reinigungsregion 60 hoher Dotierung wird in dem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, gebildet. Wenn das Siliziumsub strat 1 eine p-Typ-Leitfähigkeit aufweist, weist die Verunrei nigungsregion 60 eine p⁺-Typ-Leitfähigkeit auf. Mit Ausnahme der Verunreinigungsregion 60 hat der Flip-Chip gemäß der vor liegenden Ausführungsform die gleiche Struktur wie der Flip- Chip der in Fig. 17 gezeigten zweiten Ausführungsform.

Fig. 24 ist eine Schnittansicht, die einen Schritt eines Her stellungsverfahrens des Flip-Chips gemäß der vorliegenden Aus führungsform zeigt. Bezugnehmend auf Fig. 24 wird zunächst die in Fig. 18 gezeigte Struktur durch das gleiche Verfahren wie bei der zweiten Ausführungsform erhalten. Unter Verwendung des Fotolacks 50 als einer Implantationsmaske werden als nächstes Borionen 61 mit einigen Zehn kev und einigen 10¹⁵ cm^-2 in die obere Oberfläche des Siliziumsubstrats 1 implantiert. Dies er laubt in dem Abschnitt der oberen Oberfläche des Siliziumsub strats 1, der die Bodenfläche der Aussparung 51 definiert, die Bildung der p⁺-Verunreinigungsregion 60. Danach folgt der in Fig. 19 gezeigte Schritt.

Wie beschrieben, wird bei dem Flip-Chip und seinem Herstel lungsverfahren gemäß der vorliegenden Ausführungsform die Ver unreinigungsregion 60 hoher Dotierung in dem Abschnitt der oberen Oberfläche des Siliziumsubstrats 1, der die Bodenfläche der Aussparung 51 definiert, gebildet. Verglichen mit dem Flip-Chip gemäß der zweiten Ausführungsform erlaubt dies die Verringerung eines Widerstandswertes des Siliziumsubstrats 1 an einem Ort, der in Kontakt ist mit der Elektrode nanschlußstelle 3d.

Claims

1. Halbleitervorrichtung mit:
einem SOI-Substrat, das ein Halbleitersubstrat (1), eine auf einer Hauptoberfläche des Halbleitersubstrats gebildete Isola tionsschicht (6) und eine auf der Isolationsschicht gebildete Halbleiterschicht (7) aufweist;
einem selektiv auf der Halbleiterschicht gebildeten Halblei terelement;
einem auf dem Halbleiterelement und der Halbleiterschicht ge bildeten Zwischenschicht-Isolationsfilm (22, 26, 30) einer auf einer Hauptoberfläche des Zwischenschicht- Isolationsfilm gebildeten ersten Elektrodenanschlußstelle (3, 3a, 3b, 3c), die elektrisch mit dem Halbleiterelement verbun den ist;
einem auf der ersten Elektrodenanschlußstelle gebildeten ers ten Kontakthügel (5a, 5b, 5c);
einer selektiv gebildeten Aussparung (41, 51), die sich von der Hauptoberfläche des Zwischenschicht-Isolationsfilm bis hin zu der Hauptoberfläche des Halbleitersubstrats erstreckt und einem auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung definiert, gebildeten zweiten Kontakthügel (5d).

2. Halbleitervorrichtung gemäß Anspruch 1, wobei der zweite Kontakthügel direkt auf der Hauptoberfläche des Halbleitersubstrats gebildet ist.

3. Halbleitervorrichtung gemäß Anspruch 1, die weiterhin eine auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, gebildete zweite Elektro denanschlußstelle (3d) aufweist, wobei der zweite Kontakthügel auf der zweiten Elektrode nanschlußstelle gebildet ist.

4. Halbleitervorrichtung gemäß Anspruch 3, wobei die zweite Elektrodenanschlußstelle aus Aluminium gefertigt ist.

5. Halbleitervorrichtung gemäß Anspruch 3 oder 4, die wei terhin eine in der Hauptoberfläche des Halbleitersubstrats, das die Bodenfläche der Aussparung definiert, gebildete Verun reinigungsregion (60) aufweist.

6. Halbleitervorrichtung gemäß Anspruch 5, wobei die Verunreinigungsregion eine Verunreinigungskonzentration aufweist, die höher ist als jene des Halbleitersubstrats.

7. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:

a) Bereitstellen eines SOI-Substrats, das ein Halbleitersub strat, eine auf einer Hauptoberfläche des Halbleitersubstrats gebildete Isolationsschicht und eine auf der Isolationsschicht gebildete Halbleiterschicht aufweist;
b) selektives Bilden eines Halbleiterelementes auf der Halb leiterschicht;
c) Bilden eines Zwischenschicht-Isolationsfilms auf dem Halb leiterelement und der Halbleiterschicht;
d) Bilden einer ersten Elektrodenanschlußstelle auf einer Hauptoberfläche des Zwischenschicht-Isolationsfilms, wobei die erste Elektrodenanschlußstelle elektrisch mit dem Halbleiter element verbunden ist;
e) selektives Bilden einer Aussparung, die sich ausgehend von der Hauptoberfläche des Zwischenschicht-Isolationsfilms bis hin zu der Hauptoberfläche des Halbleitersubstrats erstreckt; und
f) Bilden eines ersten Kontakthügels auf der ersten Elektro denanschlußstelle und eines zweiten Kontakthügels auf dem Halbleitersubstrat, das eine Bodenfläche der Aussparung defi niert.

8. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 7, wobei in dem Schritt (f) der zweite Kontakthügel direkt auf der Hauptoberfläche des Halbleitersubstrats gebildet wird.

9. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 7, das weiterhin den Schritt

a) Bilden einer zweiten Elektrodenanschlußstelle auf der Hauptoberfläche des Halbleitersubstrats, die die Bodenfläche der Aussparung definiert, aufweist, wobei der Schritt (g) nach dem Schritt (e) und vor dem Schritt (f) durchgeführt wird und in dem Schritt (f) der zweite Kontakthügel auf der zweiten Elektro denanschlußstelle gebildet wird.

10. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 9, wobei die in dem Schritt (g) gebildete zweite Elektrode nanschlußstelle aus Aluminium gefertigt ist.

11. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 9 oder 10, wobei die Schritte (d) und (g) durch den gleichen Vorgang ausgeführt werden.

12. Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem der Ansprüche 9 bis 11, das weiterhin den Schritt

a) Bilden einer Verunreinigungsregion in der Hauptoberfläche des Halbleitersubstrats, das, die Bodenfläche der Aussparung definiert, aufweist, wobei der Schritt (h) nach dem Schritt (e) und vor dem Schritt (g) ausgeführt wird.

13. Verfahren zum Herstellen der Halbleitervorrichtung gemäß Anspruch 12, wobei die in dem Schritt (h) gebildete Verunreinigungsregion eine Verunreinigungskonzentration aufweist, die höher ist als jene des Halbleitersubstrats.