DE102023200039A1

DE102023200039A1 - Vertikale Feldeffekttransistorstruktur und Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur

Info

Publication number: DE102023200039A1
Application number: DE102023200039.3A
Authority: DE
Inventors: Daniel Krebs
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2023-01-03
Filing date: 2023-01-03
Publication date: 2024-07-04
Also published as: US20240222495A1; CN118299418A

Abstract

Die Erfindung betrifft eine vertikale Feldeffekttransistorstruktur mit einem Halbleiterkörper (10) mit einer Drift-Zone (16), welche eine erste Dotierung von einem ersten Dotierungstyp aufweist, mehreren ersten Gräben (18a) und mehreren zweiten Gräben (18b), wobei die ersten Gräben (18a) höchsten eine erste Grabentiefe (t1) und die zweiten Gräben (18b) zumindest eine zweite Grabentiefe (t2) aufweisen, und die zweite Grabentiefe (t2) zumindest um 50nm länger als die erste Grabentiefe (t1) ist, je einem Abschirm-Gebiet (22) angrenzend an jedem Grabenboden (20a) der ersten Gräben (18a), welches eine zweite Dotierung von einem zweiten Dotierungstyp (16) aufweist, und je mindestens einer Gate-Elektrode (24) in jedem der ersten und zweiten Gräben (18a, 18b), welche mittels mindestens eines Isolations-Dielektrikums (26) zumindest von dem benachbarten Grabenboden (20a, 20b) und einer benachbarten Grabenseitenwand (28a, 28b) elektrisch isoliert ist, wobei jeder an den Grabenböden (20b) der zweiten Gräben (18b) angrenzende Bereich (10b) des Halbleiterkörpers (10) ausschließlich die erste Dotierung der Drift-Zone (16) aufweist und frei von der zweiten Dotierung ist.

Description

Die Erfindung betrifft eine vertikale Feldeffekttransistorstruktur. Ebenso betrifft die Erfindung ein Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur.
Stand der Technik
In der DE 102 24 201 A1 ist ein Halbleiterbauelement mit Durchbruchstrompfad beschrieben, welches einen Halbleiterkörper mit einer an einer Oberfläche des Halbleiterkörpers liegenden Source-Zone, einer an der Source-Zone angrenzenden Kanal-Zone und mit einer an der Kanal-Zone angrenzenden n-dotierten Drift-Zone umfasst. Mehrere Gräben erstrecken sich von der Oberfläche des Halbleiterkörpers bis in die Drift-Zone, wobei je ein p-dotiertes Abschirm-Gebiet an jedem Grabenboden der Gräben angrenzt. In den Gräben sind je zwei Gate-Elektroden und je eine sich von der Oberfläche des Halbleiterkörpers zwischen den beiden Gate-Elektroden hindurch bis zu dem an dem Grabenboden angrenzenden Abschirm-Gebiet erstreckende Elektrode ausgebildet, wobei die Gate-Elektroden mittels einer Isolationsschicht von dem benachbarten Grabenboden, einer benachbarten Grabenseitenwand und den benachbarten Elektroden des jeweiligen Grabens elektrisch isoliert sind.
Offenbarung der Erfindung
Die vorliegende Erfindung schafft eine vertikale Feldeffekttransistorstruktur mit den Merkmalen des Anspruchs 1 und ein Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur mit den Merkmalen des Anspruchs 9.
Vorteile der Erfindung
Die vorliegende Erfindung schafft vertikale Feldeffekttransistorstrukturen, bei welchen sich zwischen den Abschirm-Gebieten einer erfindungsgemäßen vertikalen Feldeffekttransistorstruktur ein JFET ausbildet, welcher im Kurzschlussfall einen Strom durch die Kanal-Zone der vertikalen Feldeffekttransistorstruktur limitiert. Aufgrund der unterschiedlichen Grabentiefen der ersten und zweiten Gräben der erfindungsgemäßen vertikalen Feldeffekttransistorstruktur und der Ausbildung ihrer Abschirm-Gebiete ausschließlich angrenzend an jedem Grabenboden der ersten Gräben (d.h. einem „Fehlen“ von Abschirm-Gebieten an jedem Grabenboden der zweiten Gräben), ist die erfindungsgemäße vertikale Feldeffekttransistorstruktur außerdem weniger sensitiv gegenüber Prozessvariationen/Prozessvariabilitäten. Während beim Stand der Technik häufig bereits ein Überschreiten eines Soll-Zwischenabstands zwischen zwei benachbarten Abschirm-Gebieten um nur 10 nm (Nanometer) bereits zu einer unzureichenden Begrenzung des Kurzschlussstroms führt, ist dieser Nachteil bei der erfindungsgemäßen vertikalen Feldeffekttransistorstruktur behoben. Ebenso muss bei einer Herstellung der erfindungsgemäßen vertikalen Feldeffekttransistorstruktur nicht mehr befürchtet werden, dass eine Unterschreitung des Soll-Abstands zu einem kompletten Kurzschließen des JFET führt und damit ein Stromfluss unterbunden ist und der Einschaltwiderstand gegen unendlich geht.
Mittels der unterschiedlichen Grabentiefen der ersten und zweiten Gräben der erfindungsgemäßen vertikalen Feldeffekttransistorstruktur und der Ausbildung ihrer Abschirm-Gebiete ausschließlich angrenzend an jedem Grabenboden der ersten Gräben wird somit eine weniger präzise Einhaltung eines Zwischenabstandes zwischen zwei benachbarten Abschirm-Gebieten möglich. Dies erleichtert eine Herstellung der erfindungsgemäßen vertikalen Feldeffekttransistorstruktur unter Einhaltung der vorteilhaften Limitierung des Kurzschlussstroms und trägt damit auch zur Reduzierung ihrer Herstellungskosten bei. Die vorliegende Erfindung steigert damit auch die Einsatzmöglichkeiten für vertikale Feldeffekttransistorstrukturen.
Bei einer vorteilhaften Ausführungsform der vertikalen Feldeffekttransistorstruktur sind für das alle Grabenböden der ersten Gräben zumindest teilflächig bedeckende mindestens eine Isolations-Dielektrikum eine senkrecht zu der Oberfläche des Halbleiterkörpers ausgerichtete erste mittlere Dielektrikumsdicke und für das alle Grabenböden der zweiten Gräben zumindest teilflächig bedeckende mindestens eine Isolations-Dielektrikum eine senkrecht zu der Oberfläche des Halbleiterkörpers ausgerichtete zweite mittlere Dielektrikumsdicke definierbar, wobei die zweite mittlere Dielektrikumsdicke zumindest um einen Faktor von 1,2 größer als die erste mittlere Dielektrikumsdicke ist. Auf diese Weise wird eine den Kurzschlussstrom begrenzende Wirkung zwischen jedem an den Grabenböden der ersten Gräben angrenzendem Abschirm-Gebiet und einer Grabenseitenwand/Trenchseitenwand der benachbarten zweiten Gräben erzeugt/verstärkt.
Als vorteilhafte Weiterbildung kann noch jede der in den zweiten Gräben liegenden Gate-Elektroden je eine erste Teilelektrode und je eine zweite Teilelektrode umfassen, wobei die erste Teilelektrode auf einer zu dem Grabenboden des jeweiligen zweiten Grabens ausgerichteten Seite der zugeordneten zweiten Teilelektrode liegt und ein Zwischenvolumen zwischen der ersten Teilelektrode und der zugeordneten zweiten Teilelektrode mit dem mindestens einen Isolations-Dielektrikum gefüllt ist. Wie anhand der nachfolgenden Beschreibung deutlich wird, führt die Unterteilung der je zwei Gate-Elektroden in den zweiten Gräben zu je der ersten Teilelektrode und der zugeordneten zweiten Teilelektrode zu einer geringeren Feldbelastung des mindestens einen Isolations-Dielektrikums.
Bei einer weiteren vorteilhaften Ausführungsform der vertikalen Feldeffekttransistorstruktur liegen in jedem der ersten Gräben je zwei der Gate-Elektroden, wobei die vertikale Feldeffekttransistorstruktur auf der Oberseite des Halbleiterkörpers eine Metallisierung aufweist, und je eine Fingerstruktur der Metallisierung in jeden ersten Graben zwischen den zwei Gate-Elektroden des jeweiligen ersten Grabens, welche mittels des mindestens einen Isolations-Dielektrikums von der benachbarten Fingerstruktur elektrisch isoliert sind, hineinragt, und wobei jede der in die ersten Gräben hineinragenden Fingerstrukturen sich durch den jeweiligen ersten Graben bis an das benachbarte Abschirm-Gebiet erstreckt. Die Abschirm-Gebiete der hier beschriebenen Ausführungsform der vertikalen Feldeffekttransistorstruktur können somit mittels der durch die ersten Gräben verlaufenden Fingerstrukturen elektrisch kontaktiert werden.
Ergänzend können auch in jedem der zweiten Gräben je zwei der Gate-Elektroden liegen, wobei je eine Fingerstruktur der Metallisierung zumindest in jeden zweiten Graben (zwischen den zwei Gate-Elektroden des jeweiligen zweiten Grabens, welche mittels des mindestens einen Isolations-Dielektrikums von der benachbarten Fingerstruktur elektrisch isoliert sind, hineinragt. Vorzugsweise ist in diesem Fall jede der in die zweiten Gräben hineinragenden Fingerstrukturen mittels des mindestens einen Isolations-Dielektrikums von dem Grabenboden des jeweiligen zweiten Grabens elektrisch isoliert. Die Ausbildung der in die zweiten Gräben hineinragenden Fingerstrukturen ist deshalb mit der Einhaltung einer vorteilhaften zweiten mittleren Dielektrikumsdicke, welche zumindest um einen Faktor von 1,2 größer als die erste mittlere Dielektrikumsdicke ist, vereinbar.
Bei einer weiteren vorteilhaften Ausführungsform der vertikalen Feldeffekttransistorstruktur weist die vertikale Feldeffekttransistorstruktur auf der Oberseite des Halbleiterkörpers eine Metallisierung auf, und jedes der Abschirm-Gebiete ist mittels einer Dotierung vom zweiten Dotierungstyp, welche sich durch mindestens eine zwischen einem ersten Graben und einem benachbarten zweiten Graben liegende Finne erstreckt, an der Metallisierung elektrisch angebunden. Auch auf diese Weise ist eine Kontaktierung der Abschirm-Gebiete der hier beschriebenen Ausführungsform der vertikalen Feldeffekttransistorstruktur möglich.
Bevorzugter ist die Kanal-Zone mit Ionen vom gleichen zweiten Dotierungstyp wie die Abschirm-Gebiete dotiert. Bei n-dotierten Abschirm-Gebieten ist die Kanal-Zone dann n-dotiert, während bei p-dotierten Abschirm-Gebieten der Halbleiterkörper 10 eine p-dotierte Kanal-Zone aufweist. Insbesondere, wenn der Abstand zwischen zwei Gräben klein wird, sich also Finnen von zum Beispiel kleiner 500 nm zwischen den Gräben ausbilden, kann es erwünscht sein, dass die Kanal-Zone mit Ionen vom gleichen ersten Dotierungstyp wie die Drift-Zone dotiert ist.
Insbesondere können die Abschirm-Gebiete eine senkrecht zu der Oberfläche des Halbleiterkörpers ausgerichtete maximale Tiefe aufweisen, welche größer-gleich 50% einer Differenz zwischen der zweiten Grabentiefe minus der ersten Grabentiefe ist. Die maximale Tiefe der Abschirm-Gebiete kann insbesondere größer-gleich 75% der Differenz zwischen der zweiten Grabentiefe minus der ersten Grabentiefe, speziell größer-gleich der Differenz zwischen der zweiten Grabentiefe minus der ersten Grabentiefe sein.
Die vertikale Feldeffekttransistorstruktur kann beispielsweise ein MOSFET, ein TMOSFET und/oder ein FinMOSFET sein. Die vertikale Feldeffekttransistorstruktur ist damit vielseitig einsetzbar. Es wird jedoch darauf hingewiesen, dass eine Ausbildbarkeit der vertikalen Feldeffekttransistorstruktur nicht auf die hier beschriebenen Ausführungsformen beschränkt ist.
Des Weiteren schafft auch ein Ausführen eines korrespondierenden Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur die oben erläuterten Vorteile. Es wird darauf hingewiesen, dass das Verfahren gemäß den vorausgehend erläuterten Ausführungsformen der vertikalen Feldeffekttransistorstruktur weitergebildet werden kann.
Kurze Beschreibung der Zeichnungen
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend anhand der Figuren erläutert. Es zeigen:

1 eine schematische Darstellung einer ersten Ausführungsform der vertikalen Feldeffekttransistorstruktur;
2 eine schematische Darstellung einer zweiten Ausführungsform der vertikalen Feldeffekttransistorstruktur;
3 eine schematische Darstellung einer dritten Ausführungsform der vertikalen Feldeffekttransistorstruktur;
4 eine schematische Darstellung einer vierten Ausführungsform der vertikalen Feldeffekttransistorstruktur;
5a bis 5u schematische Darstellungen von Zwischenprodukten zum Erläutern einer ersten Ausführungsform des Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur;
6a bis 6c schematische Darstellungen von Zwischenprodukten zum Erläutern einer zweiten Ausführungsform des Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur; und
7a bis 7d schematische Darstellungen von Zwischenprodukten zum Erläutern einer dritten Ausführungsform des Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur.

Ausführungsformen der Erfindung
1 zeigt eine schematische Darstellung einer ersten Ausführungsform der vertikalen Feldeffekttransistorstruktur.
Die in 1 schematisch dargestellte vertikale Feldeffekttransistorstruktur hat einen Halbleiterkörper 10 mit einer Oberfläche 10a. Der Halbleiterkörper 10 umfasst mindestens ein Halbleitermaterial, speziell mindestens ein Halbleitermaterial mit breitem Bandabstand, wie z.B. Siliziumkarbid (SiC) und/oder Galliumnitrid (GaN). In dem Halbleiterkörper 10 ist eine benachbart zu der Oberfläche 10a liegende Source-Zone 12 ausgebildet. Die Source-Zone 12 kann insbesondere direkt an der Oberfläche 10a des Halbleiterkörpers 10 angrenzen. Die Source-Zone 12 kann beispielsweise eine (stark) n-dotierte Source-Zone 12 sein. Auf einer von der Oberfläche 10a weg gerichteten Seite der Source-Zone 12 liegt eine Kanal-Zone 14. Insbesondere kann eine p-dotierte Kanal-Zone 14 an der (stark) n-dotierten Source-Zone 12 (direkt) angrenzen. Der Halbleiterkörper 10 weist auch eine Drift-Zone 16 auf, welche (direkt) auf einer von der Source-Zone 12 weg gerichteten Seite der Kanal-Zone 14 ausgebildet ist. Die Drift-Zone 16 weist eine erste Dotierung von einem ersten Dotierungstyp auf. Wahlweise kann bei einer n-dotierten Drift-Zone 16 noch eine Unterzone 16a der Drift-Zone 16 (aufgrund einer n-Spreading-Implantation) eine lokal erhöhte n-Dotierung haben.
An der vertikalen Feldeffekttransistorstruktur sind auch mehrere erste Gräben 18a und mehrere zweite Gräben 18b so durch den Halbleiterkörper 10 strukturiert, dass zwischen zwei benachbarten ersten Gräben 18a je einer der zweiten Gräben 18b und zwischen zwei benachbarten zweiten Gräben 18b je einer der ersten Gräben 18a liegt. Man kann dies auch als eine „abwechselnde Anordnung/Ausbildung“ der ersten und zweiten Gräben 18a und 18b bezeichnen. Jeder der ersten und zweiten Gräben 18a und 18b erstreckt sich ausgehend von der Oberfläche 10a des Halbleiterkörpers 10 bis zu seinem innerhalb der Drift-Zone 16 liegenden Grabenboden 20a oder 20b. Die Source-Zone 12 und die Kanal-Zone 14 werden somit von den ersten und zweiten Gräben 18a und 18b unterbrochen, während die ersten und zweiten Gräben 18a und 18b innerhalb einer Ebene der Drift-Zone 16 münden. Die ersten und zweiten Gräben 18a und 18b können auch als Trenches bezeichnet werden. Die ersten Gräben 18a haben höchstens eine erste Grabentiefe t1, während die zweiten Gräben 18b zumindest eine zweite Grabentiefe t2, welche zumindest um 50 nm (Nanometer) länger als die ersten Grabentiefe t1 ist, aufweisen. Die zweite Grabentiefe t2 kann insbesondere um zumindest 100 nm (Nanometer), wie beispielsweise um zumindest 200 nm (Nanometer), insbesondere um zumindest 300 nm (Nanometer), speziell um zumindest 400 nm (Nanometer), wahlweise auch um zumindest 500 nm (Nanometer), länger als die erste Grabentiefe t1 sein.
Wie in 1 auch erkennbar ist, weist der Halbleiterkörper 10 der vertikalen Feldeffekttransistorstrukturje ein Abschirm-Gebiet 22 angrenzend an jeden Grabenboden 20a der ersten Gräben 18a auf. Jedes der an den Grabenböden 20a der ersten Gräben 18a angrenzenden Abschirm-Gebiete 22 ist mit einer zweiten Dotierung von einem zweiten Dotierungstyp ungleich dem ersten Dotierungstyp der Drift-Zone 16 dotiert. Darunter ist zu verstehen, dass bei einer n-dotierten Drift-Zone 16 die Abschirm-Gebiete 22 p-dotiert sind, während ein mit einer p-dotierten Drift-Zone 16 ausgebildeter Halbleiterkörper 10 n-dotierte Abschirm-Gebiete 22 aufweist. Bevorzugter ist die Kanal-Zone 14 mit Ionen vom gleichen zweiten Dotierungstyp wie die Abschirm-Gebiete 22 dotiert. Die Source-Zone 12 ist mit Ionen vom gleichen ersten Dotierungstyp wie die Drift-Zone 16 dotiert.
Allerdings ist jeder an den Grabenböden 20b der zweiten Gräben 18b angrenzende Bereich 10b des Halbleiterkörpers 10 ausschließlich mit der ersten Dotierung der Drift-Zone 16 dotiert und frei von der zweiten Dotierung der Abschirm-Gebiete 22. Man kann dies auch so umschreiben, dass die Grabenböden 20b der zweiten Gräben 18b frei von einem Abschirm-Gebiet sind, bzw. dass Abschirm-Gebiete an den Grabenböden 20b der zweiten Gräben 18b „fehlen“.
An dem Halbleiterkörper 10 der vertikalen Feldeffekttransistorstruktur sind somit erste und zweite Gräben 18a und 18b mit unterschiedlichen Grabentiefen t1 und t2 ausgeformt, wobei lediglich unter den weniger tiefen ersten Gräben 18a das je eine Abschirm-Gebiet 22 realisiert ist. Trotz des „Fehlens“ von Abschirm-Gebieten (direkt) an den Grabenböden 20b der tieferen zweiten Gräben 18b bilden die an den Grabenböden 20a der ersten Gräben 18a angrenzenden Abschirm-Gebiete 22 einen Sperrschicht-Feldeffekttransistor (JFET, Junctiongate Field-Effect Transistor) aus, welcher im Kurzschlussfall eine Limitierung des durch die Kanal-Zone 14 fließenden Stroms/Kurzschlussstroms bewirkt. Wie in 1 erkennbar ist, liegen die an den Grabenböden 20a der weniger tiefen ersten Gräben 18a angrenzenden Abschirm-Gebiete 22 jeweils nahe an einer Grabenseitenwand/Trenchseitenwand der benachbarten tieferen zweiten Gräben 18b. Die vorteilhafte Limitierung des Kurzschlussstromes wird deshalb nicht mehr durch Raumladungszonen zweier benachbarter Abschirm-Gebiete 22, sondern durch eine Einschnürung des Kurzschlussstromes mittels der Raumladungszone des jeweiligen Abschirm-Gebiets 22 gegen die gegenüberliegende Grabenseitenwand der benachbarten zweiten Gräben 18b bewirkt.
Deshalb hat ein Zwischenabstand zwischen zwei benachbarten Abschirm-Gebieten 22 (im Wesentlichen) keinen Einfluss auf die Limitierung des Kurzschlussstromes. Damit tragen Prozessvariationen/Prozessvariabilitäten, welche zu unterschiedlichen Zwischenabständen zwischen zwei benachbarten Abschirm-Gebieten 22 führen, nicht/kaum zu einer Verschlechterung der gewünschten Funktionsweise der vertikalen Feldeffekttransistorstruktur bei. Man kann dies auch damit umschreiben, dass bei der hier beschriebenen vertikalen Feldeffekttransistorstruktur eine geringere Sensitivität/Anfälligkeit gegenüber Prozessvariationen/Prozessvariabilitäten erreicht ist.
Je mindestens eine Gate-Elektrode 24 ist in jedem der ersten und zweiten Gräben 18a und 18b ausgebildet. Die mindestens eine in jedem Graben 18a oder 18b angeordnete Gate-Elektrode 24 dient zur Steuerung des benachbarten Gebietes der Kanal-Zone 14. Jede der Gate-Elektroden 24 ist mittels mindestens eines Isolations-Dielektrikums 26 zumindest von dem benachbarten Grabenboden 20a oder 20b und einer benachbarten Grabenseitenwand 28a oder 28b des jeweiligen Grabens 18a oder 18b elektrisch isoliert. Das mindestens eine Isolations-Dielektrikum 26 kann mindestens ein elektrisch isolierendes Material, wie beispielsweise Siliziumdioxid und/oder siliziumreiches Siliziumnitrid, umfassen. Die mittels der Gate-Elektroden 24 anlegbare Gate-Spannung bewirkt im Kurzschlussfall eine Ausbildung eines Akkumulationskanals an den zu den Abschirm-Gebieten 22 angrenzenden Grabenseitenwänden der tieferen zweiten Gräben 18b, welcher durch die Raumladungszone des benachbarten Abschirm-Gebiets 22 nur schwer ausgeräumt werden kann. Auch dies trägt zur Reduzierung der Sensitivität der vertikalen Feldeffekttransistorstruktur gegenüber Prozessvariationen/Prozessvariabilitäten bei.
Für das alle Grabenböden 20a der ersten Gräben 18a zumindest teilflächig (direkt) bedeckende mindestens eine Isolations-Dielektrikum 26 ist eine senkrecht zu der Oberfläche 10a des Halbleiterkörpers 10 ausgerichtete erste mittlere Dielektrikumsdicke d1 definierbar. Entsprechend ist auch für das alle Grabenböden 20b der zweiten Gräben 18b zumindest teilflächig (direkt) bedeckende mindestens eine Isolations-Dielektrikum 26 eine senkrecht zu der Oberfläche 10a des Halbleiterkörpers 10 ausgerichtete zweite mittlere Dielektrikumsdicke d2 definierbar. Vorzugsweise ist die zweite mittlere Dielektrikumsdicke d2 zumindest um einen Faktor von 1,2 größer als die erste mittlere Dielektrikumsdicke d1. Das mindestens eine Isolations-Dielektrikum 26 ist damit durch Aufdickung an den Grabenböden 20b der tieferen zweiten Gräben 18b geschützt. Auf die Ausbildung von an den Grabenböden 20b der tieferen zweiten Gräben 18b angrenzenden Abschirm-Gebieten kann somit problemlos verzichtet werden. Die zweite mittlere Dielektrikumsdicke d2 kann auch zumindest um einen Faktor von 1,5, insbesondere zumindest um einen Faktor von 2, speziell zumindest um einen Faktor von 3, größer als die erste mittlere Dielektrikumsdicke d1 sein.
Wahlweise können in jedem der ersten und/oder zweiten Gräben 18a und 18b je zwei der Gate-Elektroden 24 liegen. Als optionale Weiterbildung kann die vertikale Feldeffekttransistorstruktur auf der Oberseite 10a des Halbleiterkörpers 10 noch eine Metallisierung 30 aufweisen, welcher derart ausgebildet ist, dass je eine Fingerstruktur 30a oder 30b der Metallisierung 30 in jeden ersten und/oder zweiten Graben 18 und 18b zwischen den zwei Gate-Elektroden 24 des jeweiligen Grabens 18a oder 18b hineinragt. Die in jeden ersten und zweiten Graben 18 und 18b hineinragenden Fingerstrukturen 30a oder 30b können mittels mindestens eines Isolations-Dielektrikums 26 von den benachbarten zwei Gate-Elektroden 24 elektrisch isoliert sein. Vorzugsweise erstreckt sich jede der in die ersten Gräben 18a hineinragenden Fingerstrukturen 30a durch den jeweiligen ersten Graben 18a bis in das benachbarte Abschirm-Gebiet 22, während jede der in die zweiten Gräben 18b hineinragenden Fingerstrukturen 30b mittels des mindestens einen Isolations-Dielektrikums 26 von dem Grabenboden 20b des jeweiligen zweiten Grabens 18b elektrisch isoliert ist. Die Ausbildung der in die zweiten Gräben 18b hineinragenden Fingerstrukturen 30b ist somit mit einer vergleichsweise großen zweiten mittleren Dielektrikumsdicke d2 vereinbar.
Wahlweise können die ersten und zweiten Gräben 18a und 18b derart verbreitert sein, dass die zwischen zwei benachbarten Gräben 18a und 18b verbleibenden Bereiche des Halbleiterkörpers 10 zu Finnen/Finnenstrukturen 32 verschmälert sind. Mittels der Ausformung der Finnen 32 ist gewährleistbar, dass in den Gräben 18a und 18b ausreichend Platz für die mindestens eine Gate-Elektrode 24, das mindestens eine Isolations-Dielektrikum 26 und evtl. auch für die hineinragende Fingerstruktur 30a oder 30b vorhanden ist. Auf diese Weise ist außerdem ein geringes Pitch-Maß ermöglicht. Da in den tieferen zweiten Gräben 18b kein Platz für einen Anschluss benötigt wird, können die zweiten Gräben 18b wahlweise auch schmäler als die ersten Gräben 18a ausgeführt sein, um Pitch zu sparen.
2 zeigt eine schematische Darstellung einer zweiten Ausführungsform der vertikalen Feldeffekttransistorstruktur.
Wie anhand der vertikalen Feldeffekttransistorstruktur der 2 erkennbar ist, können die Abschirm-Gebiete 22 mit einer senkrecht zu der Oberfläche 10a des Halbleiterkörpers 10 ausgerichteten maximalen Tiefe T ausgebildet werden, welche größer-gleich 50% einer Differenz zwischen der zweiten Grabentiefe t2 minus der ersten Grabentiefe t1 ist. Die Abschirmgebiete 22 können deshalb auch tiefer als die zweiten Gräben 18b in den Halbleiterkörper 10 hineinragen.
Bezüglich weiterer Merkmale der vertikalen Feldeffekttransistorstruktur der 2 und ihrer Vorteile wird auf die vorausgehende Beschreibung der 1 verwiesen.
3 zeigt eine schematische Darstellung einer dritten Ausführungsform der vertikalen Feldeffekttransistorstruktur.
Als einziger Unterschied verglichen mit der Ausführungsform der 1 umfasst bei der vertikalen Feldeffekttransistorstruktur der 3 jede der in den zweiten Gräben 18b liegenden Gate-Elektroden 24 je eine erste Teilelektrode 24a und je eine zweite Teilelektrode 24b. Die erste Teilelektrode 24a ist auf einer zu dem Grabenboden 20b des jeweiligen zweiten Grabens 18b ausgerichteten Seite der zugeordneten zweiten Teilelektrode 24b angeordnet, wobei ein Zwischenvolumen zwischen der ersten Teilelektrode 24a und der zugeordneten zweiten Teilelektrode 24b mit dem mindestens einen Isolations-Dielektrikum 26 gefüllt ist. Die erste Teilelektrode 24a ist damit (künstlich) auf dem niedrigen Potential der Source-Zone 12 gehalten. Die bewirkt eine geringere Feldbelastung des mindestens einen Isolations-Dielektrikums 26 und eine Verstärkung der abschirmenden Wirkung gegenüber einem Kurzschluss. Obwohl dies in 3 nicht bildlich wiedergegeben ist, kann auch bei einer Anordnung von genau einer Gate-Elektrode 24 in jedem der zweiten Gräben 18b die jeweilige Gate-Elektrode 24 je eine erste Teilelektrode 24a und je eine zweite Teilelektrode 24b umfassen.
Bezüglich weiterer Merkmale der vertikalen Feldeffekttransistorstruktur der 3 und ihrer Vorteile wird auf die Beschreibung der 1 verwiesen.
4 zeigt eine schematische Darstellung einer vierten Ausführungsform der vertikalen Feldeffekttransistorstruktur.
Im Unterschied zu den vorausgehend beschriebenen Ausführungsformen der 1 bis 3 weist die vertikale Feldeffekttransistorstruktur der 4 auf der Oberseite 10a ihres Halbleiterkörpers 10 eine Metallisierung 30 ohne Fingerstrukturen auf. Jedes der Abschirm-Gebiete 22 ist deshalb bei der vertikalen Feldeffekttransistorstruktur der 4 mittels einer Dotierung 34 vom zweiten Dotierungstyp, welche sich durch mindestens eine zwischen dem jeweiligen ersten Graben 18a und dem jeweiligen benachbarten zweiten Graben 18b liegende Finne 32 erstreckt, an der Metallisierung 30 elektrisch angebunden. Dies geschieht an mindestens einer Stelle innerhalb des Zellenfelds oder in periodischen Abständen entlang der Gräben 18a und 18b. Es wechseln sich also Stellen mit Source/Kanal/Drift-Dotierung innerhalb der Mesas/Finnen 32 mit der tiefen Dotierung 34 vom zweiten Dotierungstyp ab. Die Dotierung 34 vom zweiten Dotierungstyp kann z.B. eine p-Dotierung 34 sein.
Bezüglich weiterer Merkmale der vertikalen Feldeffekttransistorstruktur der 4 und ihrer Vorteile wird auf die Beschreibung der 1 verwiesen.
Alle vorausgehend beschriebenen vertikalen Feldeffekttransistorstrukturen können vorteilhaft als MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor, Metal-Oxide-Semiconductor Field-Effect Transistor), insbesondere als Leistungs-MOSFET, eingesetzt werden. Ein derartiger MOSFET kann auch als ein MOSFET mit vertikalem Kanalgebiet (TMOSFET, Trench Metal-Oxide-Semiconductor Field-Effect Transistor) oder als MOSFET mit Finnen (FinMOSFET, Fins Metal-Oxide-Semiconductor Field-Effect Transistor) bezeichnet werden. Durch geeignete Wahl ihrer Geometrie, Epitaxie-, Kanal- und Screening-Dotierung können ein Einschaltwiderstand, eine Schwellspannung, ein Kurzschlusswiderstand, eine Oxidbelastung und eine Durchbruchspannung bei jeder der oben erläuterten vertikalen Feldeffekttransistorstrukturen optimiert werden.
Jede der oben erläuterten vertikalen Feldeffekttransistorstrukturen eignet sich für eine Vielzahl von Verwendungen in der Leistungselektronik. Beispielsweise kann eine derartige vertikale Feldeffekttransistorstruktur in einem Wandler, speziell in einem DC/DC-Wandler, einem Inverter, einem Fahrzeugladegerät (Automotive Charger) oder in einem elektrischen Antriebsstrang eines Fahrzeugs eingesetzt werden.
5a bis 5u zeigen schematische Darstellungen von Zwischenprodukten zum Erläutern einer ersten Ausführungsform des Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur.
Bei dem hier beschriebenen Verfahren werden zuerst eine Source-Zone 12, eine Kanal-Zone 14 und eine Drift-Zone 16 in einem Halbleiterkörper 10 ausgebildet. Dabei werden die Source-Zone 12 benachbart zu einer Oberfläche 10a des Halbleiterkörpers 10, die Kanal-Zone 14 auf einer von der Oberfläche 10a weg gerichteten Seite der Source-Zone 12 und die Drift-Zone 16 auf einer von der Source-Zone 12 weg gerichteten Seite der Kanal-Zone 14 in dem Halbleiterkörper 10 ausgebildet. Die Drift-Zone 16 wird mit einer ersten Dotierung von einem ersten Dotierungstyp dotiert. Vorzugsweise erfolgt das Ausbilden der Source-Zone 12 mittels einer (starken) n-Implantation und das Ausbilden der Kanal-Zone 14 mittels einer p-Implantation. Wahlweise kann noch eine n-Spreading-Implantation ausgeführt werden, um in einer Unterzone 16a der n-dotierten Drift-Zone 16 die Konzentration der n-Dotierung lokal zu erhöhen.
Anschließend werden bei der hier beschriebenen Ausführungsform zuerst eine Nitrid-Maske 36 auf der Oberfläche 10a des Halbleiterkörpers 10 und dann eine Oxid-Maske 38 auf einer von dem Halbleiterkörper 10 weg gerichteten Seite der Nitrid-Maske 36 abgeschieden. Danach kann eine von der Nitrid-Maske 36 weg gerichteten Seite der Oxid-Maske 38 mit Polysilizium 40 abgedeckt werden. Eine Ätz-Maske 42 (z. B. aus einem fotosensitiven Lack) kann nun auf einer von der Oxid-Maske 38 weg gerichteten Seite des Polysiliziums 40 geformt werden. Mittels einer Strukturierung von durchgehenden Aussparungen 42a durch die Ätz-Maske 42 können die Positionen von späteren ersten Gräben 18a und zweiten Gräben 18b an dem Halbleiterkörper 10 festgelegt werden. Das auf diese Weise gewonnene Zwischenprodukt ist in 5a dargestellt.
In einem mittels der 5b schematisch wiedergegebenen Verfahrensschritt werden mehrere erste Gräben 18a und mehrere zweite Gräben 18b derart durch die Masken 36 und 38 in den Halbleiterkörper 10 strukturiert, dass zwischen zwei benachbarten ersten Gräben 18a je einer der zweiten Gräben 18b und zwischen zwei benachbarten zweiten Gräben 18b je einer der ersten Gräben 18a liegt. Der Ätzschritt zum gemeinsamen Strukturieren der ersten und zweiten Gräben 18a und 18b kann solange ausgeführt werden, dass sich jeder der ersten und zweiten Gräben 18a und 18b ausgehend von der Oberfläche 10a des Halbleiterkörpers 10 bis zu seinem innerhalb der Drift-Zone liegenden Grabenboden 20a oder 20b erstreckt. Nach dem Abschließen des Ätzschritts haben sowohl die ersten Gräben 18a als auch die zweiten Gräben 18b höchstens eine erste Grabentiefe t1. Die erste Grabentiefe t1 kann beispielsweise bei zwischen 1 µm (Mikrometer) bis 2 µm (Mikrometer) liegen. Eine parallel zu der Oberfläche 10a des Halbleiterkörpers 10 ausgerichtete maximale Breite der ersten und zweiten Gräben 18a und 18b kann z.B. größer-gleich 200 nm (Nanometer) und kleinergleich 1000 nm (Nanometer) sein. Ein späterer Zwischenabstand zwischen (unten erläuterten) Abschirm-Gebieten 22 unter den ersten Gräben 18a und einer benachbarten Trenchseitenwänden der später vertieften zweiten Gräben 18b wird durch die beim Ätzen der Gräben 18a und 18b eingehaltenen Zwischengräbenabstände und durch eine unten erläuterte Gräbenverbreiterung selbst-justiert definiert.
Optionaler Weise wird nach dem Ätzschritt eine Streuoxid-Deposition ausgeführt, um die Grabenböden 20a und 20b und Grabenwände 28a und 28b der ersten und zweiten Gräben 18a und 18b mit einem Streuoxid 44 zu bedecken. In einem weiteren Verfahrensschritt wird je ein Abschirm-Gebiet 22 angrenzend an jedem Grabenboden 20a und 20b der ersten und zweiten Gräben 18a und 18b gebildet, welches mit einer zweiten Dotierung von einem zweiten Dotierungstyp ungleich dem ersten Dotierungstyp der Drift-Zone 16 dotiert wird. 5c zeigt das gewonnene Zwischenprodukt vor einem Entfernen des Streuoxids 44 von den Grabenböden 20a und 20b mittels einer anisotropen Streuoxid-Ätzung.
In 5d ist das Zwischenprodukt nach einem Abscheiden von Polysilizium 46 zum Auffüllen der ersten und zweiten Gräben 18a und 18b schematisch wiedergegeben. Wie in 5e erkennbar ist, kann anschließend das aus den Gräben 18a und 18b hervorstehende Polysilizium 46 mittels eines Polysilizium-Rückätzschrittes entfernt werden. Anschließend wird, wie in 5f bildlich wiedergegeben ist, eine Siliziumdioxidschicht 48 auf dem in den Gräben 18a und 18b verbleibenden Polysilizium 46 gebildet. Dies kann beispielsweise mittels einer Oxid-Deposition erfolgen.
Bei dem hier beschriebenen Verfahren werden nach dem Bilden der Abschirm-Gebiete 22, während die ersten Gräben 18a höchstens mit der ersten Grabentiefe t1 in den Halbleiterkörper 10 strukturiert werden, die zweiten Gräben 18b auf zumindest eine zweite Grabentiefe t2 in den Halbleiterkörper 10 vertieft. Deshalb wird auf der Siliziumdioxidschicht 48 eine weitere Ätz-Maske 50 (insbesondere aus einem fotosensitiven Lack) aufgebracht und durch das Ausbilden von durchgehenden Aussparungen 50a derart strukturiert, dass nach einem Oxidätzschritt das in die zweiten Gräben 18b eingefüllte Polysilizium 46 freiliegt (siehe 5g). Bei der Ausbildung der Ätzmaske 50 auftretende Prozessvariabilitäten haben keinen Einfluss auf den minimal erreichbaren Pitch, bzw. das erreichbare Optimum aus Einschaltwiderstand und Kurzschlussstrom, da die Prozessvariabilität in der Regel kleiner als eine Grabenzwischenbreite zwischen zwei benachbarten Gräben 18a und 18b ist.
5h und 5i zeigen die anschließend zum Vertiefen der zweiten Gräben 18b in den Halbleiterkörper 10 ausgeführte selektive Polysilizium-Ätzung, welche solange ausgeführt wird, bis die zweiten Gräben zumindest die gewünschte zweite Grabentiefe t2, welche zumindest um 50 nm (Nanometer) länger als die erste Grabentiefe t1 ist, aufweisen. Die zweite Grabentiefe t2 kann insbesondere um zumindest 100 nm (Nanometer), wie beispielsweise um zumindest 200 nm (Nanometer), insbesondere um zumindest 300 nm (Nanometer), speziell um zumindest 400 nm (Nanometer), wahlweise auch um zumindest 500 nm (Nanometer), länger als die erste Grabentiefe t1 ausgebildet werden. Während die an jedem Grabenboden 20a der ersten Gräben 18a angrenzenden Abschirm-Gebiete 22 von der mittels der 5h und 5i wiedergegebenen selektiven Polysilizium und SiC-Ätzung (im Wesentlichen) unbeeinträchtigt verbleiben, werden die Grabenböden 20b der zweiten Gräben 18b so in den Halbleiterkörper 10 vertieft, dass jeder an den vertieften Grabenböden 20b der zweiten Gräben 18b angrenzende Bereich 10b des Halbleiterkörpers 10 ausschließlich die erste Dotierung der Drift-Zone 16 aufweist und frei von der zweiten Dotierung der Abschirm-Gebiete 22 ist. Die Ausbildung/Beibehaltung der Abschirm-Gebiete 22 lediglich angrenzend an die Grabenböden 20a der ersten Gräben 18a dient zur Begrenzung des Stromflusses an der Stelle zwischen einem Abschirm-Gebiet 22 und einer benachbarten Grabenseitenwand des tieferen zweiten Grabens 18b, bzw. eines elektrischen Felds unter eine kritische Feldstärke im Sperrfall. 5j zeigt das Zwischenprodukt nach einem Entfernen von (Resten) der Oxid-Maske 38 und (Resten) des Polysiliziums 46.
Vorzugsweise werden dann, wie in 5k schematisch wiedergegeben ist, mittels mehrerer zyklischer Oxidations- und Oxidätzungsschritte die ersten und zweiten Gräben 18a und 18b derart verbreitert, dass die zwischen zwei benachbarten Gräben 18a und 18b verbleibenden Bereiche/Mesas des Halbleiterkörpers 10 zu Finnen/Finnenstrukturen 32 verschmälert werden. Die Nitrid-Maske 36 verhindert eine Oxidation an den Spitzen der Finnen 32 und trägt damit zur Optimierung der Finnenform bei. Die Verwendung der Nitrid-Maske 36 ist jedoch optional.
Bei dem hier beschriebenen Verfahren wird auch je mindestens eine Gate-Elektrode 24 in jedem der ersten und zweiten Gräben 18a und 18b gebildet, wobei jede der Gate-Elektroden 24 mittels mindestens eines Isolations-Dielektrikums 26 zumindest von dem benachbarten Grabenboden 20a oder 20b und der benachbarten Grabenseitenwand 28a oder 28b des jeweiligen Grabens 18a oder 18b elektrisch isoliert wird. Dazu wird zuerst das mindestens eine Isolations-Dielektrikum 26 zumindest teilweise in den ersten und zweiten Gräben 18a und 18b abgeschieden. Die Grabenböden 20a der ersten Gräben 18a und die Grabenböden 20b der zweiten Gräben 18b werden derart zumindest teilflächig mit dem mindestens einen Isolations-Dielektrikum 26 abgedeckt, dass für das alle Grabenböden 20a der ersten Gräben 18a (direkt) bedeckende mindestens eine Isolations-Dielektrikum 26 eine senkrecht zu der Oberfläche 10a des Halbleiterkörpers 10 ausgerichtete erste mittlere Dielektrikumsdicke d1 und für das alle Grabenböden 20b der zweiten Gräben 18b (direkt) bedeckende mindestens eine Isolations-Dielektrikum 26 eine senkrecht zu der Oberfläche 10a des Halbleiterkörpers 10 ausgerichtete zweite mittlere Dielektrikumsdicke d2 definierbar sind. Speziell wird bei der hier beschriebenen Ausführungsform des Verfahrens die zweite mittlere Dielektrikumsdicke d2 zumindest um einen Faktor von 1,2 größer als die erste mittlere Dielektrikumsdicke d1 ausgebildet (siehe 5r). Die zweite mittlere Dielektrikumsdicke d2 kann auch zumindest um einen Faktor von 1,5, insbesondere zumindest um einen Faktor von 2, speziell zumindest um einen Faktor von 3, größer als die erste mittlere Dielektrikumsdicke d1 ausgebildet werden. Deshalb werden bei dem hier beschriebenen Verfahren die ersten und zweiten Gräben 18a und 18b zuerst vollständig mit Siliziumdioxid als dem mindestens einen Isolations-Dielektrikum 26 gefüllt (siehe 5I). Anschließend wird das Siliziumdioxid soweit zurückgeätzt, bis die ersten Gräben 18a frei von dem Siliziumdioxid sind. Wie in 5m schematisch wiedergegeben ist, verbleibt in diesem Fall noch ein Rest des Siliziumdioxids auf den Grabenböden 20b der zweiten Gräben 18b. 5n zeigt das Zwischenprodukt nach einem Bilden einer zusätzlichen Siliziumdioxidschicht als dem mindestens einen Isolations-Dielektrikum 26, sodass auch die Grabenböden 20a und Grabenwände 28a der ersten Gräben 18a (im Wesentlichen) vollständig mit Siliziumdioxid 26 abgedeckt sind.
Bei dem hier beschriebenen Verfahren werden außerdem in jeden der ersten und zweiten Gräben 18a und 18b je zwei der Gate-Elektroden 24 gebildet. Dazu wird das die Grabenböden 20a und 20b und Grabenseitenwände 28a und 28b der ersten und zweiten Gräben 18a und 18b bedeckende Siliziumdioxid 26 mit der Polysiliziumschicht 52 abgedeckt, wie in 5o bildlich wiedergegeben ist. Mittels einer anisotropen, selektiven Polysilizium-Ätzung können die mittigen Bereiche der Grabenböden 20a und 20b anschließend von der Polysiliziumschicht 52 freigelegt werden. Außerdem werden dabei die zuvor aus den Gräben 18a und 18b hervorstehenden Bereiche der Polysiliziumschicht 52 soweit zurückgeätzt, dass lediglich das zum Bilden der Gate-Elektroden 24 benötigte Polysilizium der Polysiliziumschicht 52 in den Gräben 18a und 18b verbleibt (siehe 5p).
Um die Gate-Elektroden 24 gegenüber einer späteren Fingerstruktur 30a oder 30b elektrisch zu isolieren, wird anschließend nochmals, wie anhand der 5q erkennbar ist, Siliziumdioxid 26 als das mindestens eine Isolations-Dielektrikum 26 abgeschieden. Zur Ermöglichung einer späteren elektrischen Kontaktierung der Abschirm-Bereiche 22 und der Source-Zone 12 wird danach das Siliziumdioxid mittels eines kurzen Oxidätzschritts von den mittigen Bereichen der Grabenböden 20a der ersten Gräben 18a und auf den Finnenspitzen entfernt. Dabei wird der kurze Oxidätzschritt so frühzeitig abgebrochen, dass er an den mittigen Bereichen der Grabenböden 20b der zweiten Gräben 18b lediglich eine (unwesentliche) Verdünnung des Siliziumdioxids 26 bewirkt (siehe 5r). Mittels einer anschließenden Reoxidation kann die die Gate-Elektroden 24 gegenüber der späteren benachbarten Fingerstruktur elektrisch isolierende Siliziumdioxidschicht 26 wieder leicht verdickt werden. Das Zwischenergebnis ist in 5s dargestellt.
5t zeigt das Zwischenprodukt nach einer Abscheidung einer Nickelschicht und einer anschließenden Silizidierung, bei der lediglich auf den freiliegenden mittigen Bereichen der Grabenböden 20a der ersten Gräben 18a und an den hervorstehenden Spitzen der Finnen 32 Nickel mit SiC zu Nickelsilizid silizidieren kann. Anschließend wird das restliche Nickel geätzt, sodass nur noch die Nickelsilizidbereiche 54 verbleiben. Anschließend wird auf der Oberseite 10a des Halbleiterkörpers 10 eine Metallisierung 30 mit je einer in jeden der ersten und zweiten Gräben 18a und 18b hineinragenden Fingerstruktur 30a und 30b gebildet. Jede der Fingerstrukturen 30a und 30b wird zwischen den zwei Gate-Elektroden 24 des jeweiligen Grabens 18a oder 18b ausgebildet, welche mittels des mindestens einen Isolations-Dielektrikums 26 von der benachbarten Fingerstruktur 30a oder 30b elektrisch isoliert werden. Bei einer alternativen Ausführungsform können die Abschirm-Gebiete 22 auch entlang der ersten Gräben kontaktiert werden, indem eine entsprechend tiefe p-Implantation in den Finnen 32 ausgebildet wird.
Das in 5u dargestellte Produkt weist somit verglichen mit dem Stand der Technik unterschiedliche Grabentiefen t1 und t2 seiner ersten und zweiten Gräben 18a und 18b und ein „aufgedicktes“ Trenchbodenoxid an den Grabenböden 20b der tieferen zweiten Gräben 18b auf.
6a bis 6c zeigen schematische Darstellungen von Zwischenprodukten zum Erläutern einer zweiten Ausführungsform des Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur.
Das mittels der 6a bis 6c bildlich wiedergegebene Verfahren ist eine Weiterbildung der zuvor erläuterten Ausführungsform.
Dazu wird nach den mittels der 5a bis 5c bildlich wiedergegebenen Verfahrensschritten eine Polysiliziumschicht 56 in und auf den Gräben 18a und 18b abgeschieden, deren Schichtdicke so dünn ist, dass die Gräben 18a und 18b nur teilweise gefüllt werden (siehe 6a). Anschließend werden die mittigen Bereiche der Grabenböden 20a und 20b mittels einer anisotropen, selektiven Polysilizium-Ätzung freigelegt. Optionaler Weise können dabei auch die zuvor aus den Gräben 18a und 18b hervorstehenden Bereiche der Polysiliziumschicht 56 entfernt werden. Das Zwischenprodukt ist in 6b gezeigt.
Wie anhand der 6c erkennbar ist, kann nun mittels einer erneuten Dotierung mit der zweiten Dotierung von dem zweiten Dotierungstyp (ähnlich der zuvor zum Bilden der Abschirm-Gebiete 22 ausgeführten Dotierung) eine maximale Tiefe T der Abschirm-Gebiete 22 senkrecht zu der Oberfläche 10a des Halbleiterkörpers 10 gesteigert werden. Geschieht dies nachdem vorher jeder zweite Graben, den Schritten 5d bis 5h folgend, abgedeckt wurde, kann so der Abstand dieser tieferen Implantation zur Seitenwand des später vertieften zweiten Grabens unabhängig von der ursprünglichen Breite der Abschirmgebiete 22 eingestellt werden. Werden nur die ersten Gräben auf diese Weise implantiert kann die Implantationstiefe T auch tiefer reichen als die Tiefe der zweiten Gräben, da so keine tiefen Bereiche die mit dem zweiten Dotierungstyp dotiert sind bei der Ätzung der zweiten Gräben entfernt werden müssen.
Bezüglich weiterer Verfahrensschritte des Verfahrens der 6a bis 6c wird auf die zuvor erläuterte Ausführungsform verwiesen.
7a bis 7d zeigen schematische Darstellungen von Zwischenprodukten zum Erläutern einer dritten Ausführungsform des Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur.
Als Weiterbildung zu der Ausführungsform der 5a bis 5u wird bei dem Verfahren der 7a bis 7d jede der in den zweiten Gräben 18b liegenden Gate-Elektroden 24 als je eine erste Teilelektrode 24a und je eine zweite Teilelektrode 24 geformt. Dabei wird die erste Teilelektrode 24a auf einer zu dem Grabenboden 20b des jeweiligen zweiten Grabens 18b ausgerichteten Seite der zugeordneten zweiten Teilelektrode 24b angeordnet, während ein Zwischenvolumen zwischen der ersten Teilelektrode 24a und der zugeordneten zweiten Teilelektrode 24b mit dem mindestens einen Isolations-Dielektrikum 26 gefüllt wird.
Dazu wird nach einem Ausführen der mittels der 5a bis 5n bildlich wiedergegebenen Verfahrensschritte eine Polysiliziumabscheidung ausgeführt, um die Graben 18a und 18b mit Polysilizium 58 (vorzugsweise vollständig) zu füllen (siehe 7a). Anschließend wird das Polysilizium 58 soweit zurückgeätzt, bis die ersten Gräben 18a (nahezu) frei von dem Polysilizium 58 sind. Wie in 7b schematisch wiedergegeben ist, verbleibt in diesem Fall noch ein Rest des Polysilizium 58 auf den Grabenböden 20b der zweiten Gräben 18b, welcher die jeweilige erste Teilelektrode 24a bildet. Danach wird erneut Siliziumdioxid als dem mindestens einen Isolations-Dielektrikum 26 abgeschieden, bis die ersten und zweiten Gräben 18a und 18b vollständig gefüllt sind (siehe 7c). Das Siliziumdioxid wird nun soweit zurückgeätzt, bis die ersten Gräben 18a (nahezu) frei von dem Siliziumdioxid sind. Damit verbleibt noch ein die jeweilige erste Teilelektrode 24a bedeckender Rest des Siliziumdioxids in den zweiten Gräben 18b. 7d zeigt das Zwischenprodukt.
Bezüglich weiterer Verfahrensschritte des Verfahrens der 7a bis 7d wird auf die zuvor erläuterte Ausführungsform verwiesen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

DE 10224201 A1 [0002]

Claims

Vertikale Feldeffekttransistorstruktur mit: einem Halbleiterkörper (10) mit einer Oberfläche (1 0a), wobei in dem Halbleiterkörper (10) eine benachbart zu der Oberfläche (10a) liegende Source-Zone (12), eine auf einer von der Oberfläche (10a) weg gerichteten Seite der Source-Zone (12) liegende Kanal-Zone (14) und eine auf einer von der Source-Zone (12) weg gerichteten Seite der Kanal-Zone (14) liegende Drift-Zone (16) ausgebildet sind, und die Drift-Zone (16) eine erste Dotierung von einem ersten Dotierungstyp aufweist; mehreren ersten Gräben (18a) und mehreren zweiten Gräben (18b), wobei zwischen zwei benachbarten ersten Gräben (18a) je einer der zweiten Gräben (18b) und zwischen zwei benachbarten zweiten Gräben (18b) je einer der ersten Gräben (18a) liegt, und jeder der ersten und zweiten Gräben (18a, 18b) sich ausgebend von der Oberfläche (10a) des Halbleiterkörpers (10) bis zu seinem innerhalb der Drift-Zone (16) liegenden Grabenboden (20a, 20b) erstreckt, und wobei die ersten Gräben (18a) höchsten eine erste Grabentiefe (t1) und die zweiten Gräben (18b) zumindest eine zweite Grabentiefe (t2) aufweisen, und die zweite Grabentiefe (t2) zumindest um 50nm länger als die erste Grabentiefe (t1) ist; je einem Abschirm-Gebiet (22) angrenzend an jedem Grabenboden (20a) der ersten Gräben (18a), welches eine zweite Dotierung von einem zweiten Dotierungstyp ungleich dem ersten Dotierungstyp der Drift-Zone (16) aufweist; und je mindestens einer Gate-Elektrode (24) in jedem der ersten und zweiten Gräben (18a, 18b), wobei jede der Gate-Elektroden (24) mittels mindestens eines Isolations-Dielektrikums (26) zumindest von dem benachbarten Grabenboden (20a, 20b) und einer benachbarten Grabenseitenwand (28a, 28b) des jeweiligen Grabens (18a, 18b) elektrisch isoliert ist; dadurch gekennzeichnet, dass jeder an den Grabenböden (20b) der zweiten Gräben (18b) angrenzende Bereich (10b) des Halbleiterkörpers (10) ausschließlich die erste Dotierung der Drift-Zone (16) aufweist und frei von der zweiten Dotierung ist.
Vertikale Feldeffekttransistorstruktur nach Anspruch 1, wobei für das alle Grabenböden (20a) der ersten Gräben (18a) zumindest teilflächig bedeckende mindestens eine Isolations-Dielektrikum (26) eine senkrecht zu der Oberfläche (10a) des Halbleiterkörpers (10) ausgerichtete erste mittlere Dielektrikumsdicke (d1) definierbar ist und für das alle Grabenböden (20b) der zweiten Gräben (18b) zumindest teilflächig bedeckende mindestens eine Isolations-Dielektrikum (26) eine senkrecht zu der Oberfläche (10a) des Halbleiterkörpers (10) ausgerichtete zweite mittlere Dielektrikumsdicke (d2) definierbar ist, und wobei die zweite mittlere Dielektrikumsdicke (d2) zumindest um einen Faktor von 1,2 größer als die erste mittlere Dielektrikumsdicke (d1) ist.
Vertikale Feldeffekttransistorstruktur nach Anspruch 1 oder 2, wobei jede der in den zweiten Gräben (18b) liegenden Gate-Elektroden (24) je eine erste Teilelektrode (24a) und je eine zweite Teilelektrode (24b) umfasst, und wobei die erste Teilelektrode (24a) auf einer zu dem Grabenboden (20b) des jeweiligen zweiten Grabens (18b) ausgerichteten Seite der zugeordneten zweiten Teilelektrode (24b) liegt und ein Zwischenvolumen zwischen der ersten Teilelektrode (24a) und der zugeordneten zweiten Teilelektrode (24b) mit dem mindestens einen Isolations-Dielektrikum (26) gefüllt ist.
Vertikale Feldeffekttransistorstruktur nach einem der vorhergehenden Ansprüche, wobei in jedem der ersten Gräben (18a) je zwei der Gate-Elektroden (24) liegen, wobei die vertikale Feldeffekttransistorstruktur auf der Oberseite (10a) des Halbleiterkörpers (10) eine Metallisierung (30) aufweist, und je eine Fingerstruktur (30a) der Metallisierung (30) zumindest in jeden ersten Graben (18a) zwischen den zwei Gate-Elektroden (24) des jeweiligen ersten Grabens (18a), welche mittels des mindestens einen Isolations-Dielektrikums (26) von der benachbarten Fingerstruktur (30a) elektrisch isoliert sind, hineinragt, und wobei jede der in die ersten Gräben (18a) hineinragenden Fingerstrukturen (30a) sich durch den jeweiligen ersten Graben (18a) bis an das benachbarte Abschirm-Gebiet (22) erstreckt.
Vertikale Feldeffekttransistorstruktur nach Anspruch 4, wobei in jedem der zweiten Gräben (18b) je zwei der Gate-Elektroden (24) liegen, wobei je eine Fingerstruktur (30b) der Metallisierung (30) zumindest in jeden zweiten Graben (18b) zwischen den zwei Gate-Elektroden (24) des jeweiligen zweiten Grabens (18b), welche mittels des mindestens einen Isolations-Dielektrikums (26) von der benachbarten Fingerstruktur (30b) elektrisch isoliert sind, hineinragt, und wobei jede der in die zweiten Gräben (18b) hineinragenden Fingerstrukturen (30b) mittels des mindestens einen Isolations-Dielektrikums (26) von dem Grabenboden (20b) des jeweiligen zweiten Grabens (18b) elektrisch isoliert ist.
Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 3, wobei die vertikale Feldeffekttransistorstruktur auf der Oberseite (10a) des Halbleiterkörpers (10) eine Metallisierung (30) aufweist, und jedes der Abschirm-Gebiete (22) mittels einer Dotierung vom zweiten Dotierungstyp (34), welche sich durch mindestens eine zwischen einem ersten Graben (18a) und einem benachbarten zweiten Graben (18b) liegende Finne (32) erstreckt, an der Metallisierung (30) elektrisch angebunden ist.
Vertikale Feldeffekttransistorstruktur nach einem der vorhergehenden Ansprüche, wobei die Kanal-Zone (14) mit Ionen vom gleichen zweiten Dotierungstyp wie die Abschirm-Gebiete (22) dotiert ist.
Vertikale Feldeffekttransistorstruktur nach einem der vorhergehenden Ansprüche, wobei die Abschirm-Gebiete (22) eine senkrecht zu der Oberfläche (10a) des Halbleiterkörpers (10) ausgerichtete maximale Tiefe (T) aufweisen, welche größer-gleich 50% einer Differenz zwischen der zweiten Grabentiefe (t2) minus der ersten Grabentiefe (t1) ist.
Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur mit den Schritten: Ausbilden einer benachbart zu einer Oberfläche (10a) eines Halbleiterkörpers (10) liegenden Source-Zone (12), einer auf einer von der Oberfläche (10a) weg gerichteten Seite der Source-Zone (12) liegenden Kanal-Zone (14) und einer auf einer von der Source-Zone (12) weg gerichteten Seite der Kanal-Zone (14) liegenden Drift-Zone (16) in dem Halbleiterkörper (10), wobei die Drift-Zone (16) mit einer ersten Dotierung von einem ersten Dotierungstyp dotiert wird; Strukturieren von mehreren ersten Gräben (18a) und mehreren zweiten Gräben (18b) derart, dass zwischen zwei benachbarten ersten Gräben (18a) je einer der zweiten Gräben (18b) und zwischen zwei benachbarten zweiten Gräben (18b) je einer der ersten Gräben (18a) liegt, und jeder der ersten und zweiten Gräben (18a, 18b) sich ausgebend von der Oberfläche (10a) des Halbleiterkörpers (10) bis zu seinem innerhalb der Drift-Zone (16) liegenden Grabenboden (20a, 20b) erstreckt; Bilden je eines Abschirm-Gebiets (22) angrenzend an zumindest jedem Grabenboden (20a) der ersten Gräben (18a), welches mit einer zweiten Dotierung von einem zweiten Dotierungstyp ungleich dem ersten Dotierungstyp der Drift-Zone (16) dotiert wird; und Bilden je mindestens einer Gate-Elektrode (24) in jedem der ersten und zweiten Gräben (18a, 18b), wobei jede der Gate-Elektroden (18a, 18b) mittels mindestens eines Isolations-Dielektrikums (26) zumindest von dem benachbarten Grabenboden (20a, 20b) und einer benachbarten Grabenseitenwand (28a, 28b) des jeweiligen Grabens (18a, 18b) elektrisch isoliert wird; dadurch gekennzeichnet, dass, während die ersten Gräben (18a) höchsten mit einer ersten Grabentiefe (t1) in den Halbleiterkörper (10) strukturiert werden, nach dem Bilden der Abschirm-Gebiete (22) die zweiten Gräben (18b) auf zumindest eine zweite Grabentiefe (t2), welche zumindest um 50nm länger als die erste Grabentiefe (t1) ist, in den Halbleiterkörper (10) vertieft werden, so dass jeder an den vertieften Grabenböden (20b) der zweiten Gräben (18b) angrenzende Bereich (10b) des Halbleiterkörpers (10) ausschließlich die ersten Dotierung der Drift-Zone (16) aufweist und frei von der zweiten Dotierung ist.
Verfahren nach Anspruch 9, wobei die Grabenböden (20a) der ersten Gräben (18a) und die Grabenböden (20b) der zweiten Gräben (18b) derart zumindest teilflächig mit dem mindestens einen Isolations-Dielektrikum (26) abgedeckt werden, dass für das alle Grabenböden (20a) der ersten Gräben (18a) bedeckende mindestens eine Isolations-Dielektrikum (26) eine senkrecht zu der Oberfläche (10a) des Halbleiterkörpers (10) ausgerichtete erste mittlere Dielektrikumsdicke (d1) und für das alle Grabenböden (20b) der zweiten Gräben (18b) bedeckende mindestens eine Isolations-Dielektrikum (26) eine senkrecht zu der Oberfläche (10a) des Halbleiterkörpers (10) ausgerichtete zweite mittlere Dielektrikumsdicke (d2) definierbar sind, wobei die zweite mittlere Dielektrikumsdicke (d2) zumindest um einen Faktor von 1,2 größer als die erste mittlere Dielektrikumsdicke (d1) ausgebildet wird.
Verfahren nach Anspruch 9 oder 10, wobei in jedem der ersten Gräben (18a) je zwei der Gate-Elektroden (24) gebildet werden, und wobei auf der Oberseite (10a) des Halbleiterkörpers (10) eine Metallisierung (30) mit je einer in jeden der ersten Gräben (18a) hineinragenden Fingerstruktur (30a) gebildet wird, und wobei jede der Fingerstrukturen (30a) zwischen den zwei Gate-Elektroden (24) des jeweiligen ersten Grabens (18a), welche mittels des mindestens einen Isolations-Dielektrikums (26) von der benachbarten Fingerstruktur (30a, 30b) elektrisch isoliert werden, ausgebildet wird.
Verfahren nach einem der Ansprüche 9 bis 11, wobei jede der in den zweiten Gräben (18b) liegenden Gate-Elektroden (24) als je eine erste Teilelektrode (24a) und je eine zweite Teilelektrode (24b) gebildet wird, wobei die erste Teilelektrode (24a) auf einer zu dem Grabenboden (20b) des jeweiligen zweiten Grabens (18b) ausgerichteten Seite der zugeordneten zweiten Teilelektrode (24b) angeordnet wird und ein Zwischenvolumen zwischen der ersten Teilelektrode (24a) und der zugeordneten zweiten Teilelektrode (24b9 mit dem mindestens einen Isolations-Dielektrikum (26) gefüllt wird.
Verfahren nach einem der Ansprüche 9 bis 12, wobei nach dem Bilden der Abschirm-Gebiete (22) eine Polysiliziumschicht (56) in und auf den ersten und/oder zweiten Gräben (18a, 18b) abgeschieden und anschließend mittige Bereiche der Grabenböden (20a, 20b) der ersten und/oder zweiten Gräben (18a, 18b) freigelegt werden, und danach eine maximale Tiefe (T) der Abschirm-Gebiete (22) senkrecht zu der Oberfläche (10a) des Halbleiterkörpers (10) mittels einer erneuten Dotierung mit der zweiten Dotierung von dem zweiten Dotierungstyp gesteigert wird.