DE102021118301A1

DE102021118301A1 - Grenzflächenschicht zum abschwächen des grösseneffekts einer speichervorrichtung

Info

Publication number: DE102021118301A1
Application number: DE102021118301.4A
Authority: DE
Inventors: Bi-Shen LEE; Yi Yang Wei; Hai-Dang Trinh; Hsun-Chung KUANG; Cheng-Yuan Tsai
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-05-12
Filing date: 2021-07-15
Publication date: 2022-11-17
Anticipated expiration: 2041-07-16
Also published as: KR20240081473A; TW202245234A; US20220367493A1; DE102021118301B4; US20240381663A1; US20240023344A1; US12035537B2; TWI836265B; US12349366B2; CN115346990A; KR20220153989A

Abstract

Bei einigen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren umfasst das Herstellen einer unteren Elektrodenschicht über einem Substrat und einer unstrukturierten amorphen Initiierungsschicht über der unteren Elektrodenschicht. Eine ferroelektrische Materialzwischenschicht wird hergestellt, die eine im Wesentlichen gleichmäßige amorphe Phase auf der unstrukturierten amorphen Initiierungsschicht aufweist. Ein Temperprozess wird durchgeführt, um die ferroelektrische Materialzwischenschicht in eine ferroelektrische Materialschicht mit einer im Wesentlichen gleichmäßigen orthorhombischen kristallinen Phase umzuwandeln. Eine obere Elektrodenschicht wird über der ferroelektrischen Materialschicht hergestellt. Ein oder mehrere Strukturierungsprozesse werden auf der oberen Elektrodenschicht, der ferroelektrischen Materialschicht, der unstrukturierten amorphen Initiierungsschicht und der unteren Elektrodenschicht durchgeführt, um eine ferroelektrische Speichervorrichtung herzustellen. Eine obere Zwischenschichtdielektrikum-Schicht wird über der ferroelektrischen Speichervorrichtung hergestellt, und ein oberes Interconnect wird hergestellt, um die ferroelektrische Speichervorrichtung zu kontaktieren.

Description

VERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/187,465 , eingereicht am 12. Mai 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
HINTERGRUND
Zahlreiche moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Ein elektronischer Speicher kann ein flüchtiger oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, wenn er eingeschaltet ist, während ein nichtflüchtiger Speicher Daten auch dann speichern kann, wenn der Strom abgeschaltet wird. Ein ferroelektrischer Direktzugriffsspeicher (FeRAM) (FeRAM: ferroelectric random-access memory) ist ein aussichtsreicher Kandidat für eine nichtflüchtige Speichertechnologie der nächsten Generation. Dies ist darauf zurückzuführen, dass FeRAM-Vorrichtungen zahlreiche Vorteile bieten, wie etwa kurze Schreibzeit, hohe Beständigkeit, niedriger Energieverbrauch und geringe Anfälligkeit für eine Beschädigung durch Strahlung
Figurenliste
Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein:

1 zeigt eine Schnittansicht von einigen Ausführungsformen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist, die so konfiguriert ist, dass sie die Leistung der ferroelektrischen Datenspeicherstruktur verbessert.
2 zeigt eine Schnittansicht von einigen weiteren Ausführungsformen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Die 3A-3B zeigen Schnittansichten von einigen weiteren Ausführungsformen von integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Die 4A-4C zeigen Schnittansichten von einigen weiteren Ausführungsformen von integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Die 5-7 zeigen Schnittansichten von einigen weiteren Ausführungsformen von integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine Mehrzahl von amorphen Initiierungsschichten aufweist.
8 zeigt eine Schnittansicht von einigen weiteren Ausführungsformen von integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine Mehrzahl von ferroelektrischen Schaltschichten aufweist, die auf gegenüberliegenden Seiten einer amorphen Initiierungsschicht angeordnet sind.
9 zeigt ein Diagramm, das einige Ausführungsformen von ferroelektrischen Antworten ferroelektrischer Speichervorrichtungen, die verschiedene Größen aufweisen, darstellt.
10 zeigt ein Diagramm, das einige Ausführungsformen von ferroelektrischen Antwortverhältnissen ferroelektrischer Speichervorrichtungen, die verschiedene Größen aufweisen, darstellt.
Die 11A-11B zeigen Diagramme, die einige Ausführungsformen von Speicherfenstern für ferroelektrische Speichervorrichtungen im Laufe der Zeit darstellen.
12 zeigt eine beispielhafte schematische Darstellung eines Speicherschaltkreises mit einer Speichermatrix, die ferroelektrische Speichervorrichtungen umfasst, deren jeweilige ferroelektrische Datenspeicherstruktur eine amorphe Initiierungsschicht aufweist.
Die 13-22 zeigen Schnittansichten von einigen Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Die 23-32 zeigen Schnittansichten von einigen weiteren Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
33 zeigt ein Ablaufdiagramm von einigen Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist

DETAILLIERTE BESCHREIBUNG
Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
Ferroelektrische Direktzugriffsspeicher-Vorrichtungen (FeRAM-Vorrichtungen) (FeRAM: ferroelectric random access memory) haben eine untere Elektrode, die durch eine ferroelektrische Datenspeicherstruktur, die ein ferroelektrisches Material aufweist, von einer oberen Elektrode getrennt ist. Das ferroelektrische Material hat einen materialeigenen elektrischen Dipol, der durch Anlegen eines externen elektrischen Feldes zwischen entgegengesetzten Polaritäten umgeschaltet werden kann. Die verschiedenen Polaritäten stellen unterschiedliche Kapazitäten, die in Form einer Spannung auf einer Bitleitung während einer Lese-Operation abgetastet werden können, für die FeRAM-Vorrichtung bereit. Die unterschiedlichen Kapazitäten sind repräsentativ für unterschiedliche Datenzustände (z. B. eine logische ‚0‘ oder ‚1‘), wodurch die FeRAM-Vorrichtung digital Daten speichern kann.
Es versteht sich, dass einige ferroelektrische Materialien (z. B. Hafnium-Zirconiumoxid), die in einer ferroelektrischen Datenspeicherstruktur verwendet werden, so hergestellt werden können, dass sie eine Mehrzahl von verschiedenen kristallinen Phasen (z. B. monokline, tetragonale und/oder orthorhombische Phasen) infolge eines Einflusses einer darunter befindlichen unteren Elektrode während der Herstellung aufweisen. Es versteht sich weiterhin, dass die Mehrzahl von verschiedenen kristallinen Phasen des ferroelektrischen Materials bewirken, dass verschiedene ferroelektrische Speichervorrichtungen in einer Speichermatrix verschiedene Speicherfenster (z. B. eine Spannungsdifferenz auf einer Bitleitung zwischen einem L-Datenzustand (z. B. einer logischen ‚0‘) und einem H-Datenzustand (z. B. einer logischen ‚1‘)) aufweisen. Zum Beispiel kann eine ferroelektrische Speichervorrichtung, die ein ferroelektrisches Material aufweist, das zu 78 % in der monoklinen Phase, zu 17 % in der orthorhombischen Phase und zu 5 % in der tetragonalen Phase vorliegt, ein Speicherfenster von 0,2 Volt (V) haben, während eine ferroelektrische Speichervorrichtung, die ein ferroelektrisches Material aufweist, das zu 16 % in der monoklinen Phase, zu 62 % in der orthorhombischen Phase und zu 22 % in der tetragonalen Phase vorliegt, ein Speicherfenster von 0,7 V haben kann. Daher kann eine ferroelektrische Speichervorrichtung, die ein ferroelektrisches Material mit einer geringen orthorhombischen Phase aufweist, ein relativ kleines Speicherfenster haben, wodurch es schwer ist, während einer Lese-Operation verschiedene Datenzustände voneinander zu unterscheiden.
Mit abnehmender Größe von FeRAM-Vorrichtungen nehmen Änderungen in der orthorhombischen Phasenverteilung in ferroelektrischen Datenspeicherstrukturen zu, sodass es größere Schwankungen von Vorrichtung zu Vorrichtung zwischen verschiedenen ferroelektrischen Speichervorrichtungen gibt. Zum Beispiel wird unter einer Zellengröße von etwa 135 nm ein Speicherfenster der dazugehörigen Vorrichtungen durch eine relativ große Schwankung von Vorrichtung zu Vorrichtung der FeRAM-Vorrichtungen verkleinert, und dadurch wird eine Fähigkeit einer Sensorschaltung (z. B. eines Leseverstärkers), während einer Lese-Operation zwischen einem L-Datenzustand (z. B. einer logischen ‚0‘) und einem H-Datenzustand (z. B. einer logischen ‚1‘) zu unterscheiden, verringert.
Die vorliegende Offenbarung betrifft bei einigen Ausführungsformen einen integrierten Chip mit einer ferroelektrischen Datenspeicherstruktur, die zwischen einer unteren Elektrode und einer oberen Elektrode angeordnet ist. Die ferroelektrische Datenspeicherstruktur umfasst eine amorphe Initiierungsschicht und eine ferroelektrische Schaltschicht. Die amorphe Initiierungsschicht ist so konfiguriert, dass sie eine kristalline Phase der ferroelektrischen Schaltschicht beeinflusst. Die amorphe Initiierungsschicht kann durch Beeinflussung der kristallinen Phase der ferroelektrischen Schaltschicht bewirken, dass die herzustellende ferroelektrische amorphe Initiierungsschicht eine im Wesentlichen gleichmäßige orthorhombische Phase hat, wodurch die Schwankungen von Vorrichtung zu Vorrichtung über eine Speichermatrix abnehmen und eine Zuverlässigkeit von Lese-Operationen auf einer Speichermatrix verbessert wird.
1 zeigt eine Schnittansicht von einigen Ausführungsformen eines integrierten Chips 100 mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Der integrierte Chip 100 umfasst eine ferroelektrische Speichervorrichtung 104 (z. B. eine FeRAM-Vorrichtung), die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Die ferroelektrische Speichervorrichtung 104 weist eine untere Elektrode 108 auf, die über dem Substrat 102 angeordnet ist. Eine ferroelektrische Datenspeicherstruktur 109 ist zwischen der unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet. Die ferroelektrische Datenspeicherstruktur 109 ist so konfiguriert, dass sie die Polarisation auf der Grundlage einer oder mehrerer Spannungen, die an die untere Elektrode 108 und/oder die obere Elektrode 114 angelegt werden, ändert. Ein oberes Interconnect 116 erstreckt sich durch die dielektrische Struktur 106, um die obere Elektrode 114 zu kontaktieren.
Die ferroelektrische Datenspeicherstruktur 109 weist eine amorphe Initiierungsschicht 110 und eine ferroelektrische Schaltschicht 112 auf. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 direkt die ferroelektrische Schaltschicht 112 kontaktieren. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 zwischen der ferroelektrischen Schaltschicht 112 und der unteren Elektrode 108 angeordnet sein. Bei anderen Ausführungsformen (nicht dargestellt) kann die amorphe Initiierungsschicht 110 durch die ferroelektrische Schaltschicht 112 von der unteren Elektrode 108 getrennt sein. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 eine amorphe Phase aufweisen.
Die amorphe Initiierungsschicht 110 ist so konfiguriert, dass sie eine kristalline Phase (d. h. eine Kristallstruktur) der ferroelektrischen Schaltschicht 112 während der Herstellung der ferroelektrischen Speichervorrichtung 104 beeinflusst. Bei einigen Ausführungsformen zum Beispiel kann die amorphe Initiierungsschicht 110 so konfiguriert sein, dass sie als ein Keimbildungszentrum fungiert, durch das eine kristalline Phase der ferroelektrischen Schaltschicht 112 während der Herstellung der ferroelektrischen Speichervorrichtung 104 (z. B. während des epitaxialen Aufwachsens der ferroelektrischen Schaltschicht 112) beeinflusst wird. Bei einigen Ausführungsformen ist die amorphe Initiierungsschicht 110 so konfiguriert, das sie eine Wechselwirkung zwischen der ferroelektrischen Schaltschicht 112 und der unteren Elektrode 108 verhindert, wodurch verhindert wird, dass die untere Elektrode 108 eine kristalline Struktur der ferroelektrischen Schaltschicht 112 beeinflusst, und ermöglicht wird, dass die herzustellende ferroelektrische Schaltschicht 112 eine amorphe Phase (d. h. amorphe Struktur) hat. Bei einigen dieser Ausführungsformen wird ein späterer Temperprozess so konfiguriert, dass die amorphe Phase der ferroelektrischen Schaltschicht 112 in eine orthorhombische kristalline Struktur umgewandelt wird, wodurch die ferroelektrische Schaltschicht 112 eine im Wesentlichen gleichmäßige orthorhombische Phase erhält (z. B. erhält die ferroelektrische Schaltschicht eine überwiegend orthorhombische Phase).
Durch Beeinflussung der kristallinen Phase der ferroelektrischen Schaltschicht 112 kann die amorphe Initiierungsschicht 110 bewirken, dass die ferroelektrische Schaltschicht 112 eine im Wesentlichen gleichmäßige kristalline Phase hat. Bei einigen Ausführungsformen erstreckt sich die im Wesentlichen gleichmäßige orthorhombische kristalline Phase zwischen äußersten Oberflächen (z. B. äußersten Seitenwände und/oder Ober- und Unterseiten) der ferroelektrischen Schaltschicht 112. Die im Wesentlichen gleichmäßige kristalline Phase kann die Schwankungen von Vorrichtung zu Vorrichtung in der kristallinen Phase, die über eine Speichermatrix auftreten können, verringern. Die Verringerung der Schwankungen von Vorrichtung zu Vorrichtung schwächt die Verkleinerung von Speicherfenstern mit abnehmender Speichervorrichtungsgröße ab, wodurch eine Leistung (z. B. ein Lese-Fenster) des integrierten Chips 100 verbessert wird.
2 zeigt eine Schnittansicht von einigen weiteren Ausführungsformen eines integrierten Chips 200 mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Der integrierte Chip 200 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106 angeordnet ist, die eine Mehrzahl von gestapelten Zwischenschichtdielektrikum-Schichten (ILD-Schichten) (ILD: inter-level dielectric) über einem Substrat 102 umfasst. Bei einigen Ausführungsformen kann die Mehrzahl von gestapelten ILD-Schichten eine oder mehrere untere ILD-Schichten 106L, die zwischen der ferroelektrischen Speichervorrichtung 104 und dem Substrat 102 angeordnet sind, und eine obere ILD-Schicht 106U, die die ferroelektrische Speichervorrichtung 104 umschließt, aufweisen. Bei einigen Ausführungsformen umschließen die eine oder mehreren unteren ILD-Schichten 106L ein oder mehrere untere Interconnects 204a-204c. Bei einigen Ausführungsformen erstreckt sich ein oberes Interconnect 116 durch die obere ILD-Schicht 106U, um die ferroelektrische Speichervorrichtung 104 zu kontaktieren.
Bei einigen Ausführungsformen können das eine oder die mehreren unteren Interconnects 204a-204c die ferroelektrische Speichervorrichtung 104 mit einer Zugriffsvorrichtung 202 koppeln. Bei verschiedenen Ausführungsformen kann die Zugriffsvorrichtung 202 einen Unipolar-Selektor (z. B. eine Diode), einen Bipolar-Selektor (z. B. eine Transistorvorrichtung, die in dem Substrat 102 angeordnet ist) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Zugriffsvorrichtung 202 einen planaren FET, einen FinFET, einen Gate-all-around-Struktur-Transistor (GAA-Transistor), einen Nanolagen-Transistor oder dergleichen aufweisen. Bei einigen dieser Ausführungsformen können das eine oder die mehreren unteren Interconnects 204a-204c die ferroelektrische Speichervorrichtung 104 mit einer Source-Leitung SL koppeln, die Zugriffsvorrichtung 202 kann die ferroelektrische Speichervorrichtung 104 mit einer Wort-Leitung WL koppeln und das obere Interconnect 116 kann die ferroelektrische Speichervorrichtung 104 mit einer Bit-Leitung BL koppeln.
Bei einigen Ausführungsformen kann das eine oder die mehreren unteren Interconnects 204a-204c und/oder das obere Interconnect 116 einen leitfähigen Kontakt 204a, einen Interconnect-Draht 204b und/oder eine Interconnect-Durchkontaktierung 204c aufweisen. Bei einigen Ausführungsformen können das eine oder die mehreren unteren Interconnects 204a-204c und das obere Interconnect 116 Wolfram, Aluminium, Kupfer, Ruthenium und/oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die Mehrzahl von gestapelten ILD-Schichten ein Nitrid (z. B. Siliziumnitrid, Siliziumoxidnitrid), ein Carbid (z. B. Siliziumcarbid), ein Oxid (z. B. Siliziumoxid), Borsilicatglas (BSG), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), ein Low-k-Oxid (z. B. ein mit Kohlenstoff dotiertes Oxid, SiCOH) oder dergleichen aufweisen.
The ferroelektrische Speichervorrichtung 104 umfasst eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Bei einigen Ausführungsformen kann die untere Elektrode 108 ein erstes Metall aufweisen, und die obere Elektrode 114 kann ein zweites Metall aufweisen. Bei einigen Ausführungsformen können das erste Metall und/oder das zweite Metall Wolfram, Tantal, Titan, Tantalnitrid, Titannitrid, Ruthenium, Platin, Iridium, Molybdän oder dergleichen aufweisen. Bei einigen Ausführungsformen können die untere Elektrode 108 und die obere Elektrode 114 jeweils Dicken zwischen etwa 10 Nanometer (nm) und etwa 100 nm, zwischen etwa 5 nm und etwa 50 nm oder anderen ähnlichen Werten haben.
Die ferroelektrische Datenspeicherstruktur 109 weist eine amorphe Initiierungsschicht 110 und eine ferroelektrische Schaltschicht 112 auf. Bei einigen Ausführungsformen trennt die amorphe Initiierungsschicht 110 die ferroelektrische Schaltschicht 112 von der unteren Elektrode 108. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 Siliziumoxid (z. B. SiO_x), Siliziumnitrid (z. B. Si_xN_y), Tantaloxid (z. B. TaO_x), Tantalnitrid (z. B. TaN), Aluminiumoxid (z. B. AlO_x), Aluminiumnitrid (z. B. AlN), Yttriumoxid (z. B. YO_x), Gadoliniumoxid (z. B. GdO_x), Lanthanoxid (z. B. LaO_x), Strontiumoxide (z. B. SrO_x) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die ferroelektrische Schaltschicht 112 ein dielektrisches High-k-Material aufweisen. Bei einigen Ausführungsformen kann die ferroelektrische Schaltschicht 112 zum Beispiel Hafniumoxid, Hafnium-Zirconiumoxid, Zirconiumoxid oder dergleichen aufweisen.
Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 eine Dicke 208 haben, die zwischen etwa 10 Ängström (Å) und etwa 30 Å liegt. Bei anderen Ausführungsformen kann die Dicke 208 zwischen etwa 20 Å und etwa 30 Å, zwischen etwa 25 Å und etwa 30 Å, oder anderen ähnlichen Werten liegen. Wenn die Dicke 208 der amorphen Initiierungsschicht 110 größer als etwa 30 Å ist, wird eine Betriebsspannung der ferroelektrischen Schaltschicht 112 zunehmen. Bei einigen Ausführungsformen kann die ferroelektrische Schaltschicht 112 eine Dicke 210 in einem Bereich zwischen etwa 50 Å und etwa 300 Å, zwischen 100 Å und etwa 400 Å, oder anderen ähnlichen Werten haben.
Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 ein Material aufweisen und/oder sein, das eine relativ hohe Kristallisationstemperatur hat. Durch die relativ hohe Kristallisationstemperatur kann die amorphe Initiierungsschicht 110 während Hochtemperaturprozessen amorph bleiben. Dadurch dass bewirkt wird, dass die amorphe Initiierungsschicht 110 während Hochtemperaturprozessen amorph bleibt, kann die amorphe Initiierungsschicht 110 amorph bleiben und eine Phase der darüber befindlichen ferroelektrischen Schaltschicht 112 so beeinflussen, dass sie amorph ist. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 eine höhere Kristallisationstemperatur als die ferroelektrische Schaltschicht 112 aufweisen, sodass die amorphe Initiierungsschicht 110 amorph bleibt, selbst während die ferroelektrische Schaltschicht 112 in eine kristallinen Phase (z. B. eine orthorhombische kristalline Phase) umgewandelt wird. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 ein Material aufweisen und/oder sein, das eine Kristallisationstemperatur hat, die größer als etwa 400 Grad Celsius (°C), größer als etwa 500 °C, größer als etwa 750 °C oder andere ähnliche Werte ist.
Bei einigen Ausführungsformen kann die untere Elektrode 108 durch eine Diffusionssperre 206 von dem einen oder den mehreren unteren Interconnects 204a-204b und/oder der einen oder den mehreren ILD-Schichten 106L getrennt sein. Bei einigen dieser Ausführungsformen kann die Diffusionssperre 206 eine Unterseite der unteren Elektrode 108 kontaktieren. Bei einigen Ausführungsformen kann die Diffusionssperre 206 Tantalnitrid, Titannitrid oder dergleichen aufweisen.
3A zeigt eine Schnittansicht von einigen weiteren Ausführungsformen eines integrierten Chips 300 mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Der integrierte Chip 300 umfasst einen Speicherbereich 302 und einen Logikbereich 304. Der Speicherbereich 302 weist eine ferroelektrische Speichervorrichtung 104 auf, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Bei einigen Ausführungsformen kann die ferroelektrische Speichervorrichtung 104 in einer Matrix angeordnet sein, die eine Mehrzahl von ferroelektrischen Speichervorrichtungen aufweist. Die ferroelektrische Speichervorrichtung 104 ist mit einer Zugriffsvorrichtung 202 durch ein oder mehrere untere Interconnects 204 in einer oder mehreren unteren ILD-Schichten 106L gekoppelt. Bei einigen Ausführungsformen umfasst die Zugriffsvorrichtung 202 eine Gateelektrode 202a über dem Substrat 102 und zwischen Source-/Drain-Bereichen 202b, die in dem Substrat 102 angeordnet sind. Bei einigen Ausführungsformen kann die Gateelektrode 202a durch ein Gatedielektrikum 202c von dem Substrat 102 getrennt sein. Bei einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 303 in dem Substrat 102 entlang gegenüberliegender Seiten der Zugriffsvorrichtung 202 angeordnet sein. Die eine oder die mehreren Isolationsstrukturen 303 sind so konfiguriert, dass sie die Zugriffsvorrichtung 202 elektrisch von einer benachbarten Vorrichtung isolieren. Bei einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 303 flache Grabenisolationsstrukturen (STI-Strukturen) (STI: shallow trench isolation) umfassen, die ein oder mehrere dielektrische Materialien aufweisen, die in einem oder mehreren Gräben angeordnet sind, die von Seitenwänden des Substrats 102 definiert werden.
Bei einigen Ausführungsformen ist eine untere Isolationsstruktur 310 über der einen oder den mehreren unteren ILD-Schichten 106L angeordnet. Die untere Isolationsstruktur 310 weist Seitenwände auf, die eine Öffnung definieren, die über dem einen oder den mehreren unteren Interconnects 204 angeordnet ist. Eine untere Elektrodendurchkontaktierung 306 erstreckt sich durch die Öffnung, die von den Seitenwänden der unteren Isolationsstruktur 310 definiert wird. Die untere Elektrodendurchkontaktierung 306 koppelt die ferroelektrische Speichervorrichtung 104 mit dem einen oder den mehreren unteren Interconnects 204.
Die ferroelektrische Speichervorrichtung 104 umfasst eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 weist eine amorphe Initiierungsschicht 110 und eine ferroelektrische Schaltschicht 112 auf. Bei einigen Ausführungsformen können die untere Elektrode 108, die amorphe Initiierungsschicht 110, die ferroelektrische Schaltschicht 112 und die obere Elektrode 114 im Wesentlichen planare Schichten aufweisen. Bei diesen Ausführungsformen können die untere Elektrode 108, die amorphe Initiierungsschicht 110, die ferroelektrische Schaltschicht 112 und die obere Elektrode 114 jeweils eine im Wesentlichen planare Unterseite und eine im Wesentlichen planare Oberseite aufweisen, die sich quer zwischen äußersten Seitenwänden erstrecken.
Bei einigen Ausführungsformen kann eine Diffusionssperre 206 zwischen der unteren Elektrode 108 und der unteren Isolationsstruktur 310 angeordnet sein. Bei einigen Ausführungsformen kann sich die Diffusionssperre 206 quer an den äußersten Seitenwänden der unteren Elektrodendurchkontaktierung 306 vorbei bis direkt über eine Oberseite der unteren Isolationsstruktur 310 erstrecken. Bei einigen Ausführungsformen kann die Diffusionssperre 206 auch eine im Wesentlichen planare Schicht aufweisen. Bei einigen alternativen Ausführungsformen (nicht dargestellt) kann die Diffusionssperre 206 äußere Seitenwände und eine Unterseite der unteren Elektrodendurchkontaktierung 306 belegen.
Der Logikbereich 304 umfasst eine Logikvorrichtung 307, die auf und/oder in dem Substrat 102 angeordnet ist. Bei einigen Ausführungsformen kann die Logikvorrichtung 307 eine Transistorvorrichtung (z. B. einen planaren FET, einen FinFET, einen Gate-all-around-Struktur-Transistor (GAA-Transistor), einen Nanolagen-Transistor oder dergleichen) aufweisen. Bei einigen Ausführungsformen können die eine oder die mehreren Isolationsstrukturen 303 auch in dem Substrat 102 entlang gegenüberliegenden Seiten der Logikvorrichtung 307 angeordnet sein. Die Logikvorrichtung 307 ist mit einem oder mehreren zusätzlichen unteren Interconnects 308 gekoppelt, die in der einen oder den mehreren unteren ILD-Schichten 106L angeordnet sind. Das eine oder die mehreren zusätzlichen unteren Interconnects 308 sind weiterhin mit einer Interconnect-Durchkontaktierung 312 gekoppelt, die in der oberen ILD-Schicht 106U angeordnet ist und sich durch die untere Isolationsstruktur 310 erstreckt.
3B zeigt eine Schnittansicht von einigen alternativen Ausführungsformen eines integrierten Chips 314 mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Der integrierte Chip 314 umfasst eine untere Isolationsstruktur 310, die über einer oder mehreren ILD-Schichten 106L angeordnet ist, die ein oder mehrere untere Interconnects 204 umschließen. Eine ferroelektrische Speichervorrichtung 104 ist über der unteren Isolationsstruktur 310 angeordnet. Die untere Isolationsstruktur 310 umfasst eine oder mehrere Seitenwände 310s, die eine Öffnung definieren, die das eine oder die mehreren unteren Interconnects 204 freilegt. Bei einigen Ausführungsformen können die eine oder die mehreren Seitenwände 310s abgewinkelt sein. Bei einigen dieser Ausführungsformen können die eine oder die mehreren Seitenwände 310s durch einen spitzen Winkel, gemessen durch die untere Isolationsstruktur 310, von einer Unterseite der unteren Isolationsstruktur 310 getrennt sein.
Die ferroelektrische Speichervorrichtung 104 umfasst eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 umfasst eine amorphe Initiierungsschicht 110 und eine ferroelektrische Schaltschicht 112. Bei einigen Ausführungsformen sind die untere Elektrode 108, die amorphe Initiierungsschicht 110, die ferroelektrische Schaltschicht 112 und die obere Elektrode 114 konforme Schichten (z. B. die jeweils eine im Wesentlichen V-förmige Struktur haben). Bei einigen dieser Ausführungsformen belegt die untere Elektrode 108 die eine oder die mehreren Seitenwände 310s der unteren Isolationsstruktur 310, die die Öffnung definieren, und hat abgewinkelte innere Seitenwände, die eine erste Aussparung in einer Oberseite der unteren Elektrode 108 definieren. Die amorphe Initiierungsschicht 110 belegt die abgewinkelten inneren Seitenwände der unteren Elektrode 108 und hat abgewinkelte innere Seitenwände, die eine zweite Aussparung in einer Oberseite der amorphen Initiierungsschicht 110 definieren. Die ferroelektrische Schaltschicht 112 belegt die abgewinkelten inneren Seitenwände der amorphen Initiierungsschicht 110 und hat abgewinkelte innere Seitenwände, die eine dritte Aussparung in einer Oberseite der ferroelektrischen Schaltschicht 112 definieren. Die obere Elektrode 114 belegt die abgewinkelten inneren Seitenwände der ferroelektrischen Schaltschicht 112. Bei einigen Ausführungsformen kann die obere Elektrode 114 die dritte Aussparung vollständig füllen.
Da die untere Elektrode 108, die amorphe Initiierungsschicht 110, die ferroelektrische Schaltschicht 112 und die obere Elektrode 114 konforme Schichten sind, haben sie eine Oberfläche, die sich sowohl in einer Querrichtung als auch in einer vertikalen Richtung erstreckt. Dadurch dass die Schichten sich sowohl in Querrichtung als auch in vertikaler Richtung erstrecken, haben sie eine größere effektive Breite (d. h. Abstand zwischen äußeren Seitenwänden einer Schicht gemessen entlang von Oberseiten der Schicht). Durch die größere effektive Breite nimmt eine Größe der ferroelektrischen Schaltschicht 112 zu, ohne dass eine zur Montage der ferroelektrischen Speichervorrichtung 104 erforderliche Fläche zunimmt. Dadurch, dass die Größe der ferroelektrischen Schaltschicht 112 zunimmt, steigt die Wahrscheinlichkeit einer gleichmäßigeren kristallinen Phase (z. B. orthorhombische Phase) in der ferroelektrischen Schaltschicht 112, wodurch eine Leistung der ferroelektrischen Speichervorrichtung 104 verbessert wird.
4A zeigt eine Schnittansicht von einigen weiteren Ausführungsformen eines integrierten Chips 400 mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Der integrierte Chip 400 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Bei einigen Ausführungsformen umfasst die dielektrische Struktur 106 eine Mehrzahl von gestapelten Zwischenschichtdielektrikum-Schichten (ILD-Schichten) (ILD: inter-level dielectric) 106a-106e. Die Mehrzahl von gestapelten ILD-Schichten 106a-106e weist eine oder mehrere untere ILD-Schichten 106a-106d und eine obere ILD-Schicht 106e auf. Die eine oder die mehreren unteren ILD-Schichten 106a-106d umschließen seitlich ein oder mehrere untere Interconnects 204, die so konfiguriert sind, dass sie die ferroelektrische Speichervorrichtung 104 mit einer Zugriffsvorrichtung 202 koppeln.
Bei einigen Ausführungsformen ist eine untere Isolationsstruktur 310 über der einen oder den mehreren unteren ILD-Schichten 106a-106d angeordnet. Die untere Isolationsstruktur 310 weist Seitenwände auf, die eine Öffnung bilden, die sich durch die untere Isolationsstruktur 310 erstreckt. Bei verschiedenen Ausführungsformen kann die untere Isolationsstruktur 310 Siliziumnitrid, Siliziumdioxid und/oder Siliziumcarbid oder dergleichen aufweisen. Bei einigen Ausführungsformen ist eine obere Isolationsstruktur 406 über der ferroelektrischen Speichervorrichtung 104 und auf der unteren Isolationsstruktur 310 angeordnet. Die obere Isolationsstruktur 406 erstreckt sich kontinuierlich von einer ersten Position direkt über der ferroelektrischen Speichervorrichtung 104 bis zu einer zweiten Position, die an eine Oberseite der unteren Isolationsstruktur 310 grenzt. Die obere Isolationsstruktur 406 trennt die ferroelektrische Speichervorrichtung 104 von der oberen ILD-Schicht 106e. Bei einigen Ausführungsformen kann die obere Isolationsstruktur 406 Siliziumnitrid, Siliziumdioxid, Siliziumcarbid und/oder Tetraethylorthosilicat (TEOS) oder dergleichen aufweisen.
Eine untere Elektrodendurchkontaktierung 306 erstreckt sich durch die untere Isolationsstruktur 310. Bei einigen Ausführungsformen kann die untere Elektrodendurchkontaktierung 306 eine Diffusionssperrschicht 306a und eine untere Elektrodendurchkontaktierungsschicht 306b über der Diffusionssperrschicht 306a aufweisen. Die ferroelektrische Speichervorrichtung 104 ist über der unteren Elektrodendurchkontaktierung 306 und der unteren Isolationsstruktur 310 angeordnet. Bei einigen Ausführungsformen weist die ferroelektrische Speichervorrichtung 104 eine untere Elektrode 108 auf, die durch eine ferroelektrische Datenspeicherstruktur 109 von einer oberen Elektrode 114 getrennt ist. Bei einigen Ausführungsformen kann die ferroelektrische Datenspeicherstruktur 109 eine amorphe Initiierungsschicht 110 und eine ferroelektrische Schaltschicht 112 aufweisen.
Bei einigen Ausführungsformen kann eine Hartmaske 402 auf der oberen Elektrode 114 angeordnet sein. Bei einigen Ausführungsformen können ein oder mehrere Seitenwand-Abstandshalter 404 auf gegenüberliegenden Seiten der oberen Elektrode 114 und der Hartmaske 402 angeordnet sein. Die Hartmaske 402 kann ein Metall (z. B. Titan, Tantal oder dergleichen) und/oder ein Dielektrikum (z. B., ein Nitrid, ein Carbid oder dergleichen) aufweisen. Der eine oder die mehreren Seitenwand-Abstandshalter 404 können ein Oxid (z. B. siliziumreiches Oxid), ein Nitrid (z. B. Siliziumnitrid), ein Carbid (z. B. Siliziumcarbid) oder dergleichen aufweisen. Bei einigen Ausführungsformen erstreckt sich das obere Interconnect 116 durch die obere ILD-Schicht 106e und die Hartmaske 402, um die obere Elektrode 114 elektrisch zu kontaktieren.
4B zeigt eine Schnittansicht von einigen alternativen Ausführungsformen eines integrierten Chips 408 mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist
Der integrierte Chip 408 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106, die sich über einem Substrat 102 befindet, angeordnet ist. Die ferroelektrische Speichervorrichtung 104 umfasst eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 weist eine amorphe Initiierungsschicht 110 und eine ferroelektrische Schaltschicht 112 auf. Die untere Elektrode 108, die amorphe Initiierungsschicht 110, die ferroelektrische Schaltschicht 112 und die obere Elektrode 114 sind konforme Schichten (z. B. die jeweils eine im Wesentlichen V-förmige Struktur haben).
Es versteht sich, dass bei verschiedenen Ausführungsformen die offenbarte ferroelektrische Datenspeicherstruktur in verschiedenen Arten von Vorrichtungen (z. B. FRAM (ferroelectric random-access memory - ferroelektrischer Direktzugriffsspeicher), FTJ-Vorrichtungen (FTJ: ferroelectric tunnel junction - ferroelektrischer Tunnelübergang), MTJ-Vorrichtungen (MTJ: magnetic tunnel junction - magnetischer Tunnelübergang), DRAM-Vorrichtungen (DRAM: dynamic random access memory - dynamischer Direktzugriffsspeicher, FeFET-Vorrichtungen (FeFET: ferroelectric field effect transistor - Ferroelektrikum-Feldeffekttransistor) oder dergleichen) angeordnet sein kann. Zum Beispiel zeigt 4C eine Schnittansicht von weiteren Ausführungsformen eines integrierten Chips 410 mit einer offenbarten ferroelektrischen Datenspeicherstruktur, die in einer FeFET-Vorrichtung 412 angeordnet ist.
Die FeFET-Vorrichtung 412 hat eine Gatestruktur 414, die zwischen Source-/Drain-Bereichen 416 in einem Substrat 102 angeordnet ist. Die Gatestruktur 414 umfasst ein Gatedielektrikum 418, das auf dem Substrat 102 angeordnet ist, und ein leitfähiges Material 420, das auf dem Gatedielektrikum 418 angeordnet ist. Eine amorphe Initiierungsschicht 110 ist auf dem leitfähigen Material 420 angeordnet, und eine ferroelektrische Schaltschicht 112 ist auf der amorphen Initiierungsschicht 110 angeordnet. Eine Gateelektrode 422 ist auf der ferroelektrischen Schaltschicht 112 angeordnet. Ein oder mehrere obere Interconnects 424 sind in einer dielektrischen Struktur 106 über dem Substrat 102 angeordnet. Das eine oder die mehreren oberen Interconnects 424 kontaktieren die Gateelektrode 422.
Bei einigen Ausführungsformen kann das Gatedielektrikum 418 ein Oxid wie etwa Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen können das leitfähige Material 420 und/oder die Gateelektrode 422 Titannitrid, Tantalnitrid, Wolfram, Ruthenium oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die ferroelektrische Schaltschicht 112 Hafniumoxid, Hafnium-Zirconiumoxid, Zirconiumoxid, Blei-Zirconat-Titanat (PZT) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann das leitfähige Material 420 Titannitrid, Tantalnitrid, Wolfram, Ruthenium oder dergleichen aufweisen.
Bei einigen alternativen Ausführungsformen kann die offenbarte ferroelektrische Datenspeicherstruktur in einer Speichervorrichtung verwendet werden, die eine FRAM-Vorrichtung sein kann. Bei diesen Ausführungsformen können die obere Elektrode und die untere Elektrode jeweils Titannitrid, Tantalnitrid, Wolfram und/oder Ruthenium oder dergleichen aufweisen. Bei einigen dieser Ausführungsformen kann die ferroelektrische Schaltschicht Hafniumoxid, Hafnium-Zirconiumoxid, Zirconiumoxid, PZT oder dergleichen aufweisen.
Bei anderen alternativen Ausführungsformen kann die offenbarte ferroelektrische Datenspeicherstruktur in einer Speichervorrichtung verwendet werden, die eine FTJ-Vorrichtung sein kann. Bei diesen Ausführungsformen können die obere Elektrode und die untere Elektrode jeweils Titannitrid, Tantalnitrid, Wolfram, Ruthenium, Platin und/oder mit Niob dotiertes Strontiumtitanat (Nb: STO) oder dergleichen aufweisen. Bei einigen dieser Ausführungsformen kann die ferroelektrische Schaltschicht Hafniumoxid, Hafnium-Zirconiumoxid, Zirconiumoxid, PZT, Bariumtitanat oder dergleichen aufweisen.
Bei noch anderen alternativen Ausführungsformen kann die offenbarte ferroelektrische Datenspeicherstruktur in einer Speichervorrichtung verwendet werden, die eine MTJ-Vorrichtung sein kann. Bei diesen Ausführungsformen können die obere Elektrode und die untere Elektrode jeweils Titannitrid, Tantalnitrid, Wolfram und/oder Ruthenium oder dergleichen aufweisen. Bei einigen dieser Ausführungsformen kann die ferroelektrische Schaltschicht Hafniumoxid, Hafnium-Zirconiumoxid, Zirconiumoxid oder dergleichen aufweisen.
Bei noch anderen alternativen Ausführungsformen kann die offenbarte ferroelektrische Datenspeicherstruktur in einer Speichervorrichtung verwendet werden, die eine DRAM-Vorrichtung sein kann. Bei diesen Ausführungsformen können die obere Elektrode und die untere Elektrode jeweils Titannitrid, Tantalnitrid, Wolfram und/oder Ruthenium oder dergleichen aufweisen. Bei einigen dieser Ausführungsformen kann die ferroelektrische Schaltschicht Hafniumoxid, Hafnium-Zirconiumoxid, Aluminium-Hafnium-Zirconiumoxid, Nioboxid oder dergleichen, aufweisen.
5 zeigt einige weitere Ausführungsformen eines integrierten Chips 500 mit einer ferroelektrischen Speichervorrichtung, die eine ferroelektrische Datenspeicherstruktur aufweist, die eine Mehrzahl von amorphen Initiierungsschichten umfasst.
Der integrierte Chip 500 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Die ferroelektrische Speichervorrichtung 104 hat eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 umfasst eine amorphe Initiierungsschicht 110, die auf der unteren Elektrode 108 angeordnet ist, eine ferroelektrische Schaltschicht 112, die auf der amorphen Initiierungsschicht 110 angeordnet ist, und eine zweite amorphe Initiierungsschicht 502, die auf der ferroelektrischen Schaltschicht 112 angeordnet ist. Bei einigen Ausführungsformen kontaktiert die amorphe Initiierungsschicht 110 die untere Elektrode 108, und die zweite amorphe Initiierungsschicht 502 kontaktiert die obere Elektrode 114. Bei einigen Ausführungsformen kann sich die ferroelektrische Schaltschicht 112 kontinuierlich von einer Unterseite, die die amorphe Initiierungsschicht 110 kontaktiert, bis zu einer Oberseite, die die zweite amorphe Initiierungsschicht 502 kontaktiert, erstrecken.
Bei einigen Ausführungsformen können die amorphe Initiierungsschicht 110 und die zweite amorphe Initiierungsschicht 502 das gleiche Material aufweisen und/oder sein. Bei einigen Ausführungsformen können die amorphe Initiierungsschicht 110 und die zweite amorphe Initiierungsschicht 502 zum Beispiel Aluminiumoxid aufweisen. Bei anderen Ausführungsformen kann die amorphe Initiierungsschicht 110 ein erstes Material aufweisen, und die zweite amorphe Initiierungsschicht 502 kann ein zweites Material aufweisen, das von dem ersten Material verschieden ist. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 zum Beispiel Tantalnitrid aufweisen, und die zweite amorphe Initiierungsschicht 502 kann Aluminiumoxid aufweisen.
6 zeigt einige weitere Ausführungsformen eines integrierten Chips 600 mit einer ferroelektrischen Speichervorrichtung, die eine ferroelektrische Datenspeicherstruktur aufweist, die eine Mehrzahl von amorphen Initiierungsschichten umfasst.
Der integrierte Chip 600 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Die ferroelektrische Speichervorrichtung 104 hat eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 umfasst eine amorphe Initiierungsschicht 110, die auf der unteren Elektrode 108 angeordnet ist, eine ferroelektrische Schaltschicht 112, die auf der amorphen Initiierungsschicht 110 angeordnet ist, eine zweite amorphe Initiierungsschicht 502, die auf der ferroelektrischen Schaltschicht 112 angeordnet ist, und eine zweite ferroelektrische Schaltschicht 602, die auf der zweiten amorphen Initiierungsschicht 502 angeordnet ist. Bei einigen Ausführungsformen kontaktiert die amorphe Initiierungsschicht 110 die untere Elektrode 108, und die zweite ferroelektrische Schaltschicht 602 kontaktiert die obere Elektrode 114. Bei einigen Ausführungsformen kann sich die ferroelektrische Schaltschicht 112 kontinuierlich von einer Unterseite, die die amorphe Initiierungsschicht 110 kontaktiert, bis zu einer Oberseite, die die zweite amorphe Initiierungsschicht 502 kontaktiert, erstrecken, und die zweite ferroelektrische Schaltschicht 602 kann sich kontinuierlich von einer Unterseite, die die zweite amorphe Initiierungsschicht 502 kontaktiert, bis zu einer Oberseite, die die obere Elektrode 114 kontaktiert, erstrecken.
Bei einigen Ausführungsformen können die ferroelektrische Schaltschicht 112 und die zweite ferroelektrische Schaltschicht 602 ein gleiches Material aufweisen und/oder sein. Bei einigen Ausführungsformen können die ferroelektrische Schaltschicht 112 und die zweite ferroelektrische Schaltschicht 602 zum Beispiel Hafnium-Zirconiumoxid aufweisen. Bei anderen Ausführungsformen kann die ferroelektrische Schaltschicht 112 ein erstes Material aufweisen, und die zweite ferroelektrische Schaltschicht 602 kann ein zweites Material aufweisen, das von dem ersten Material verschieden ist. Bei einigen Ausführungsformen können die ferroelektrische Schaltschicht 112 und die zweite ferroelektrische Schaltschicht 112 beide im Wesentlichen orthorhombische kristalline Phasen haben.
7 zeigt einige weitere Ausführungsformen eines integrierten Chips 700 mit einer ferroelektrischen Speichervorrichtung, die eine ferroelektrische Datenspeicherstruktur aufweist, die eine Mehrzahl von amorphen Initiierungsschichten umfasst.
Der integrierte Chip 700 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Die ferroelektrische Speichervorrichtung 104 hat eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 umfasst eine amorphe Initiierungsschicht 110, die auf der unteren Elektrode 108 angeordnet ist, eine ferroelektrische Schaltschicht 112, die auf der amorphen Initiierungsschicht 110 angeordnet ist, eine zweite amorphe Initiierungsschicht 502, die auf der ferroelektrischen Schaltschicht 112 angeordnet ist, eine zweite ferroelektrische Schaltschicht 602, die auf der zweiten amorphen Initiierungsschicht 502 angeordnet ist, und eine dritte amorphe Initiierungsschicht 702, die auf der zweiten ferroelektrischen Schaltschicht 602 angeordnet ist. Bei einigen Ausführungsformen kontaktiert die amorphe Initiierungsschicht 110 die untere Elektrode 108, und die dritte amorphe Initiierungsschicht 702 kontaktiert die obere Elektrode 114. Bei einigen Ausführungsformen kann sich die ferroelektrische Schaltschicht 112 kontinuierlich von einer Unterseite, die die amorphe Initiierungsschicht 110 kontaktiert, bis zu einer Oberseite, die die zweite amorphe Initiierungsschicht 502 kontaktiert, erstrecken, und die zweite ferroelektrische Schaltschicht 602 kann sich kontinuierlich von einer Unterseite, die die zweite amorphe Initiierungsschicht 502 kontaktiert, bis zu einer Oberseite, die die dritte amorphe Initiierungsschicht 702 kontaktiert, erstrecken.
Bei einigen Ausführungsformen können die amorphe Initiierungsschicht 110, die zweite amorphe Initiierungsschicht 502 und die dritte amorphe Initiierungsschicht 702 ein gleiches Material aufweisen und/oder sein. Bei einigen Ausführungsformen können die amorphe Initiierungsschicht 110, die zweite amorphe Initiierungsschicht 502 und die dritte amorphe Initiierungsschicht 702 zum Beispiel Aluminiumoxid aufweisen. Bei anderen Ausführungsformen können die amorphe Initiierungsschicht 110, die zweite amorphe Initiierungsschicht 502 und/oder die dritte amorphe Initiierungsschicht 702 verschiedenes Material aufweisen und/oder sein. Bei einigen Ausführungsformen kann die amorphe Initiierungsschicht 110 zum Beispiel Tantalnitrid aufweisen, während die zweite amorphe Initiierungsschicht 502 und die dritte amorphe Initiierungsschicht 702 Aluminiumoxid aufweisen können.
8 zeigt einige weitere Ausführungsformen eines integrierten Chips 800 mit einer ferroelektrischen Speichervorrichtung, die eine ferroelektrische Datenspeicherstruktur aufweist, die eine Mehrzahl von ferroelektrischen Schaltschichten umfasst, die durch eine amorphe Initiierungsschicht getrennt sind.
Der integrierte Chip 800 umfasst eine ferroelektrische Speichervorrichtung 104, die in einer dielektrischen Struktur 106 über einem Substrat 102 angeordnet ist. Die ferroelektrische Speichervorrichtung 104 hat eine ferroelektrische Datenspeicherstruktur 109, die zwischen einer unteren Elektrode 108 und einer obere Elektrode 114 angeordnet ist. Die ferroelektrische Datenspeicherstruktur 109 umfasst eine ferroelektrische Schaltschicht 112, die auf der unteren Elektrode 108 angeordnet ist, eine amorphe Initiierungsschicht 110, die auf der ferroelektrischen Schaltschicht 112 angeordnet ist, und eine zweite ferroelektrische Schaltschicht 602, die auf der amorphen Initiierungsschicht 110 angeordnet ist. Bei einigen Ausführungsformen kontaktiert die ferroelektrische Schaltschicht 112 die untere Elektrode 108, und die zweite ferroelektrische Schaltschicht 602 kontaktiert die obere Elektrode 114. Bei einigen Ausführungsformen kann sich die amorphe Initiierungsschicht 110 kontinuierlich von einer Unterseite, die die ferroelektrische Schaltschicht 112 kontaktiert, bis zu einer Oberseite, die die zweite ferroelektrische Schaltschicht 602 kontaktiert, erstrecken.
Bei einigen Ausführungsformen können die ferroelektrische Schaltschicht 112 und die zweite ferroelektrische Schaltschicht 602 ein gleiches Material aufweisen und/oder sein. Bei einigen Ausführungsformen können die ferroelektrische Schaltschicht 112 und die zweite ferroelektrische Schaltschicht 602 zum Beispiel Hafnium-Zirconiumoxid aufweisen. Bei anderen Ausführungsformen können die ferroelektrische Schaltschicht 112 und die zweite ferroelektrische Schaltschicht 602 verschiedene Materialien aufweisen und/oder sein. Bei einigen Ausführungsformen kann die zweite ferroelektrische Schaltschicht 602 eine im Wesentlichen orthorhombische kristalline Phase haben. Bei einigen Ausführungsformen kann die ferroelektrische Schaltschicht 112 eine Mehrzahl von verschiedenen Phasen haben
9 zeigt ein Diagramm 900, das einige Ausführungsformen von ferroelektrischen Antworten für ferroelektrische Speichervorrichtungen, die verschiedene Größen haben und die keine amorphe Initiierungsschicht haben, darstellt.
Das Diagramm 900 zeigt eine Kapazität auf einem ferroelektrischen Material (y-Achse) als Funktion einer Spannung, die über das ferroelektrische Material (x-Achse) angelegt wird. Wie in Diagramm 900 gezeigt ist, ändern sich die auf dem ferroelektrischen Material gespeicherten Ladungen mit Änderung der angelegten Spannung. Eine ferroelektrische Antwort entspricht einer Differenz zwischen einer maximalen Ladung und einer minimalen Ladung auf dem ferroelektrischen Material. Die Differenz der durch das ferroelektrische Material gespeicherten Ladungen entspricht wiederum verschiedenen Datenzuständen, die durch das ferroelektrische Material gespeichert werden. Wenn zum Beispiel das ferroelektrische Material Ladungen mit einem ersten Wert speichert, dann speichert das ferroelektrische Material einen ersten Datenzustand (z. B. eine logische ‚0‘), und wenn das ferroelektrische Material Ladungen mit einem zweiten Wert speichert, dann speichert das ferroelektrische Material einen zweiten Datenzustand (z. B. eine logische ‚1‘).
Wie durch das Diagramm 900 gezeigt wird, ist die Größe einer ferroelektrischen Antwort für verschieden große ferroelektrische Speichervorrichtungen unterschiedlich. Zum Beispiel zeigt Linie 902 eine ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer Zellengröße, die eine große Breite (z. B. zwischen etwa 500 nm und etwa 550 nm) hat, Linie 906 zeigt eine ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer Zellengröße, die eine mittlere Breite (z. B. zwischen etwa 250 nm und etwa 300 nm) hat, die kleiner als die große Breite ist, und Linie 910 zeigt eine ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer Zellengröße, die eine kleine Breite (z. B. zwischen etwa 100 nm und etwa 150 nm) hat, die kleiner als die mittlere Breite ist.
Wie durch Linie 902 gezeigt wird, hat die ferroelektrische Antwort für eine ferroelektrische Speichervorrichtung in Verbindung mit einer Zellengröße, die die große Breite aufweist, einen ersten Wert 904, der einem ersten Speicherfenster entspricht (z. B. eine Differenz zwischen einem H-Datenzustand und einem L-Datenzustand). Durch den relativ großen ersten Wert 904 kann ein H-Datenzustand relativ leicht von einem L-Datenzustand unterschieden werden. Wie jedoch durch Linie 906 gezeigt wird, hat die ferroelektrische Antwort für eine ferroelektrische Speichervorrichtung in Verbindung mit einer Zellengröße, die die mittlere Breite aufweist, einen zweiten Wert 908, der kleiner als der erste Wert 904 ist. Der zweite Wert 908 macht es schwerer, einen H-Datenzustand von einem L-Datenzustand zu unterscheiden. Wie weiterhin durch Linie 910 gezeigt wird, hat die ferroelektrische Antwort für eine ferroelektrische Speichervorrichtung in Verbindung mit einer Zellengröße, die die kleine Breite aufweist, einen dritten Wert 912, der kleiner als der zweite Wert 908 ist. Der dritte Wert 912 macht es noch schwerer einen H-Datenzustand von einem L-Datenzustand zu unterscheiden.
10 zeigt ein Balkendiagramm 1000, das einige Ausführungsformen von ferroelektrischen Antwortverhältnissen ferroelektrischer Speichervorrichtungen, die verschiedene Größen haben, darstellt.
Die Balken 1002a-1002b zeigen Verhältnisse von ferroelektrischen Antworten zwischen verschieden großen ferroelektrischen Speichervorrichtungen, die keine amorphe Initiierungsschicht (AIL) (AIL: amorphe initiation layer) aufweisen. Balken 1002a zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße (z. B. in Verbindung mit Linie 910 von 9) und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße (z. B. in Verbindung mit Linie 902 von 9). Balken 1002b zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße (z. B. in Verbindung mit Linie 906 von 9) und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße (z. B. in Verbindung mit Linie 902 von 9). Wie durch die Balken 1002a-1002b ersichtlich ist, verursachen die verschiedenen Breiten der ferroelektrischen Speichervorrichtungen einen großen Unterschied in der ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung. Zum Beispiel beträgt die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße etwa 20 % einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße, während die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße etwa 40 % der ferroelektrischen Antwort der ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße beträgt.
Die Balken 1004a-1004b zeigen Verhältnisse von ferroelektrischen Antworten zwischen verschieden großen ferroelektrischen Speichervorrichtungen mit einer amorphen Initiierungsschicht, die von einer unteren Elektrode und einer obere Elektrode durch eine ferroelektrische Schaltschicht (z. B. wie in 8 gezeigt) getrennt ist. Balken 1004a zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Balken 1004b zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Wie durch die Balken 1004a-1004b ersichtlich ist, beträgt bei einigen Ausführungsformen die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße etwa 40 % einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße, während die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße etwa 90 % der ferroelektrischen Antwort der ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße beträgt. Demzufolge verringert die amorphe Initiierungsschicht eine Verschlechterung des Speicherfensters mit abnehmender Größe einer ferroelektrischen Speichervorrichtung.
Die Balken 1006a-1006b zeigen Verhältnisse von ferroelektrischen Antworten zwischen verschieden großen ferroelektrischen Speichervorrichtungen mit einer amorphen Initiierungsschicht, die mit einer unteren Elektrode in Kontakt ist und die von einer oberen Elektrode durch eine ferroelektrische Schaltschicht (z. B. wie in 1 gezeigt) getrennt ist. Balken 1006a zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Balken 1006b zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Wie durch die Balken 1006a-1006b ersichtlich ist, beträgt bei einigen Ausführungsformen die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße etwa 100 % einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße, während die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße etwa 100 % der ferroelektrischen Antwort der ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße beträgt.
Die Balken 1008a-1008b zeigen Verhältnisse von ferroelektrischen Antworten zwischen verschieden großen ferroelektrischen Speichervorrichtungen mit einer ferroelektrischen Schaltschicht, die von einer unteren Elektrode durch eine amorphe Initiierungsschicht getrennt ist und die weiterhin von einer oberen Elektrode durch eine zweite amorphe Initiierungsschicht getrennt ist (z. B. wie in 5 gezeigt ist). Balken 1008a zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Balken 1008b zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Wie aus den Balken 1008a-1008b ersichtlich ist beträgt bei einigen Ausführungsformen die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße etwa 100 % einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße, während die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße etwa 100 % der ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße beträgt.
Die Balken 1010a-1010b zeigen Verhältnisse von ferroelektrischen Antworten zwischen verschieden großen ferroelektrischen Speichervorrichtungen mit einer amorphen Initiierungsschicht auf einer unteren Elektrode, einer ferroelektrischen Schaltschicht auf der amorphen Initiierungsschicht, einer zweiten amorphen Initiierungsschicht auf der ferroelektrischen Schaltschicht und einer zweiten ferroelektrischen Schaltschicht auf der zweiten amorphen Initiierungsschicht (z. B. wie in 6 gezeigt). Balken 1010a zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Balken 1010b zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Wie aus den Balken 1010a-1010b ersichtlich ist, beträgt bei einigen Ausführungsformen die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße etwa 100 % einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße, während die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße etwa 90 % der ferroelektrischen Antwort der ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße beträgt.
Die Balken 1012a-1012b zeigen Verhältnisse von ferroelektrischen Antworten zwischen verschieden großen ferroelektrischen Speichervorrichtungen mit einer amorphen Initiierungsschicht auf einer unteren Elektrode, einer ferroelektrischen Schaltschicht auf der amorphen Initiierungsschicht, einer zweiten amorphen Initiierungsschicht auf der ferroelektrischen Schaltschicht, einer zweiten ferroelektrischen Schaltschicht auf der zweiten amorphen Initiierungsschicht und einer dritten amorphen Initiierungsschicht auf der zweiten ferroelektrischen Schaltschicht (z. B. wie in 7 gezeigt). Balken 1012a zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Balken 1012b zeigt ein Verhältnis einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße und einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße. Wie aus den Balken 1012a-1012b ersichtlich ist, beträgt bei einigen Ausführungsformen die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer kleinen Zellengröße etwa 100 % einer ferroelektrischen Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße, während die ferroelektrische Antwort einer ferroelektrischen Speichervorrichtung in Verbindung mit einer mittleren Zellengröße etwa 90 % der ferroelektrischen Antwort der ferroelektrischen Speichervorrichtung in Verbindung mit einer großen Zellengröße beträgt.
Wie durch das Balkendiagramm 1000 gezeigt wird, verringern demzufolge die eine oder die mehreren amorphen Initiierungsschichten der offenbarten ferroelektrischen Datenspeicherstruktur eine Verschlechterung des Speicherfensters mit abnehmender Größe einer ferroelektrischen Speichervorrichtung, wodurch eine Verkleinerung der ferroelektrischen Speichervorrichtung bei gleichzeitiger Aufrechterhaltung einer guten Leistung möglich wird.
Es versteht sich, dass die offenbarte amorphe Initiierungsschicht auch so konfiguriert ist, dass Änderungen eines Speicherfensters einer ferroelektrischen Datenspeicherstruktur im Laufe der Zeit abnehmen. Zum Beispiel zeigt 11A ein Diagramm 1100, das einige Ausführungsformen eines Speicherfensters einer ferroelektrischen Speichervorrichtung (x-Achse) über eine Mehrzahl von Lese-/Schreib-Zyklen (y-Achse) für ferroelektrische Speichervorrichtungen mit verschiedenen Größen darstellt. Die durch Diagramm 1100 gezeigten Speicherfenster stehen in Verbindung mit ferroelektrischen Speichervorrichtungen, die die offenbarte amorphe Initiierungsschicht nicht aufweisen.
Wie in Diagramm 1100 gezeigt ist, wird das Speicherfenster für eine ferroelektrische Speichervorrichtung in Verbindung mit einer ersten Zellengröße (Linie 1102) für eine ferroelektrische Speichervorrichtung in Verbindung mit einer zweiten Zellengröße (Linie 1104), die kleiner als die erste Zellengröße ist, und für eine ferroelektrische Speichervorrichtung in Verbindung mit einer dritten Zellengröße (Linie 1106), die kleiner als die zweite Zellengröße ist, dargestellt. Das Speicherfenster der ferroelektrischen Speichervorrichtungen wird infolge von Umverteilung von Defekten im Laufe der Zeit im Allgemeinen größer. Mit abnehmender Größe der ferroelektrischen Speichervorrichtung nimmt jedoch eine Änderung des Speicherfensters über einen ersten Bereich 1108 zu. Wenn der erste Bereich groß wird, lässt sich die Zuverlässigkeit der ferroelektrischen Speichervorrichtungen schwerer kontrollieren.
11B zeigt ein Diagramm 1110, das einige Ausführungsformen eines Speicherfensters einer ferroelektrischen Speichervorrichtung (x-Achse) über eine Mehrzahl von Lese-/Schreib-Zyklen (y-Achse) für ferroelektrische Speichervorrichtungen mit verschiedenen Größen darstellt. Die durch Diagramm 1110 gezeigten Speicherfenster stehen in Verbindung mit ferroelektrischen Speichervorrichtungen, die die offenbarte amorphe Initiierungsschicht aufweisen.
Wie in Diagramm 1110 gezeigt ist, wird das Speicherfenster für eine ferroelektrische Speichervorrichtung in Verbindung mit einer ersten Zellengröße (Linie 1112), für eine ferroelektrische Speichervorrichtung in Verbindung mit einer zweiten Zellengröße (Linie 1114), die kleiner als die erste Zellengröße ist, und für eine ferroelektrische Speichervorrichtung in Verbindung mit einer dritten Zellengröße (Linie 1116), die kleiner als die zweite Zellengröße ist, dargestellt. Das Speicherfenster der ferroelektrischen Speichervorrichtungen wird infolge von Umverteilung von Defekten im Laufe der Zeit im Allgemeinen größer. Mit abnehmender Größe der ferroelektrischen Speichervorrichtung nimmt jedoch eine Änderung des Speicherfensters um einen zweiten Bereich 1118, der kleiner als der erste Bereich (1108 von 11A) ist, zu. Durch die geringere Änderung über dem Speicherfenster von verschieden großen Vorrichtungen wird eine Zuverlässigkeit der Speichervorrichtungen verbessert.
12 zeigt eine beispielhafte schematische Darstellung eines ferroelektrischen Speicherschaltkreises 1200 mit ferroelektrischen Speichervorrichtungen, die jeweils eine amorphe Initiierungsschicht aufweisen.
Der ferroelektrische Speicherschaltkreis 1200 umfasst eine ferroelektrische Speichermatrix 1202 mit einer Mehrzahl von ferroelektrischen Speicherzellen 1204_1,1-1204_n,m. Die Mehrzahl von ferroelektrischen Speicherzellen 1204_1,1-1204_n,m sind in der ferroelektrischen Speichermatrix 1202 in Reihen und/oder Spalten angeordnet. Die Mehrzahl von ferroelektrischen Speicherzellen 1204_1,x-1204_n,x in einer Reihe sind betriebsfähig zu Wortleitungen WL_x (x=1-m) gekoppelt. Die Mehrzahl von ferroelektrischen Vorrichtungen 1204_x,1-1204_x,m in einer Spalte sind betriebsfähig zu Bitleitungen BL_x (x=1-n) und Sourceleitungen SL_x (x=1-n) gekoppelt. Bei einigen Ausführungsformen kann die Mehrzahl von ferroelektrischen Speicherzellen 1204_1,1-1204_n,m jeweils eine Zellengröße (z. B. Breite) aufweisen, die weniger als etwa 135 nm beträgt. Bei dieser Zellengröße ist die offenbarte amorphe Initiierungsschicht so konfiguriert, dass sie eine aus der Verkleinerung der Speicherzelle resultierende Effekte, die eine Verschlechterung der Leistung bewirken, wesentlich abschwächt.
Die Wortleitungen WL₁-WL_m, die Bitleitungen BL_1-BL_n und die Sourceleitungen SLr-SL_n sind mit einer Steuerschaltung 1206 gekoppelt. Bei einigen Ausführungsformen umfasst die Steuerschaltung 1206 einen Wortleitungsdekoder 1210, der mit den Wortleitungen WL₁-WL_m gekoppelt ist, einen Bitleitungsdekoder 1208, der mit den Bitleitungen BL₁-BL_n gekoppelt ist und einen Sourceleitungsdekoder 1212, der mit den Sourceleitungen SL₁-SL_n gekoppelt ist. Bei einigen Ausführungsformen umfasst die Steuerschaltung 1206 weiterhin einen Leseverstärker 1214, der mit den Bitleitungen BL₁-BL_n oder den Sourceleitungen SL₁-SL_n gekoppelt ist. Bei einigen Ausführungsformen umfasst die Steuerschaltung 1206 weiterhin eine Steuereinheit 1216, die so konfiguriert ist, dass sie Adressinformationen S_ADR an den Wortleitungsdekoder 1210, den Bitleitungsdekoder 1208 und/oder den Sourceleitungsdecoder 1212 sendet, um die Steuerschaltung 1206 in die Lage zu versetzen, selektiv auf eine oder mehrere der Mehrzahl von ferroelektrischen Speicherzellen 1204_1,1-1204_n,m zuzugreifen.
Während des Betriebs ist die Steuereinheit 1216 zum Beispiel so konfiguriert, dass sie Adressinformationen S_ADR an den Wortleitungsdekoder 1210, den Bitleitungsdekoder 1208 und den Sourceleitungsdekoder 1212 bereitstellt. Auf der Grundlage der Adressinformationen S_ADR ist der Wortleitungsdekoder 1210 so konfiguriert, dass er selektiv eine Vorspannung an eine der Wortleitungen WL₁-WL_m anlegt. Gleichzeitig ist der Bitleitungsdekoder 1208 so konfiguriert, dass er selektiv eine Vorspannung an eine der Bitleitungen BL₁-BL_n anlegt, und/oder der Sourceleitungsdekoder 1212 ist so konfiguriert, dass er selektiv eine Vorspannung an eine der Sourceleitungen SL₁-SL_n anlegt. Durch Anlegen von Vorspannungen an ausgewählte der Wortleitungen WL₁-WL_m, der Bitleitungen RL₁-RL_n und/oder der Sourceleitungen SL₁-SL_n kann der ferroelektrische Speicherschaltkreis 1200 betrieben werden, um unterschiedliche Datenzustände in die Mehrzahl von ferroelektrischen Speicherzellen 1204_1,1-1204_n,m zu schreiben und/oder Datenzustände aus der Mehrzahl von ferroelektrischen Speicherzellen 1204_1,1-1204_n,m zu lesen.
Die 13-22 zeigen Schnittansichten 1300-2200 von einigen Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist. Das Verfahren wird zwar unter Bezugnahme auf die 13-22 beschrieben, aber es versteht sich, dass das Verfahren nicht auf die in den 13-22 offenbarten Strukturen beschränkt ist, sondern eigenständig und unabhängig von den in den 13-22 offenbarten Strukturen verwendet werden kann.
Wie in der Schnittansicht 1300 von 13 gezeigt ist, wird ein Substrat 102 bereitgestellt. Bei verschiedenen Ausführungsformen kann das Substrat 102 jede Art eines Halbleitersubstrats sein (z. B. Silizium, SiGe, SOI, usw.), wie etwa ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, sowie jede Art von Halbleiter- und/oder epitaxialen Schichten in Verbindung damit aufweisen. Bei einigen Ausführungsformen kann das Substrat 102 einen Speicherbereich 302 und einen Logikbereich 304 aufweisen. Bei einigen Ausführungsformen wird eine Zugriffsvorrichtung 202 auf und/oder in dem Substrat 102 in dem Speicherbereich 302 hergestellt. Bei einigen Ausführungsformen wird eine Logikvorrichtung 307 auf und/oder in dem Substrat 102 in dem Logikbereich 304 hergestellt. Bei einigen Ausführungsformen können die Zugriffsvorrichtung 202 und/oder die Logikvorrichtung 307 einen Transistor aufweisen. Bei einigen dieser Ausführungsformen können die Zugriffsvorrichtung 202 und/oder die Logikvorrichtung 307 durch Abscheidung einer dielektrischen Gateschicht und einer Gateelektrodenschicht über dem Substrat 102 hergestellt werden. Die dielektrische Gateschicht und die Gateelektrodenschicht werden später strukturiert, um ein Gatedielektrikum (z. B. 202C) und eine Gateelektrode (z. B. 202a) herzustellen. Das Substrat 102 kann später implantiert werden, um Source-/Drain-Bereiche (z. B. 202b) auf gegenüberliegenden Seiten der Gateelektrode (z. B. 202a) herzustellen. Bei einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 303 in dem Substrat 102 entlang gegenüberliegenden Seiten der Zugriffsvorrichtung 202 und/oder der Logikvorrichtung 307 hergestellt werden.
Wie in der Schnittansicht 1400 von 14 gezeigt ist, werden eine oder mehrere untere ILD-Schichten 106L über dem Substrat 102 hergestellt. Bei einigen Ausführungsformen werden ein oder mehrere untere Interconnects 204 in der einen oder den mehreren unteren ILD-Schichten 106L in dem Speicherbereich 302 hergestellt, und ein oder mehrere zusätzliche untere Interconnects 308 werden in der einen oder den mehreren unteren ILD-Schichten 106L in dem Logikbereich 304 hergestellt. Bei einigen Ausführungsformen können das eine oder die mehreren unteren Interconnects 204 und/oder das eine oder die mehreren zusätzlichen unteren Interconnects 308 einen leitfähigen Kontakt, einen Interconnect-Draht und/oder eine Interconnect-Durchkontaktierung aufweisen. Bei einigen Ausführungsformen können die eine oder die mehreren unteren ILD-Schichten 106L eine oder mehrere gestapelte Zwischenschichtdielektrikum-Schichten (ILD-Schichten) (ILD: inter-level dielectric) aufweisen. Das eine oder die mehreren unteren Interconnects 204 und/oder das eine oder die mehreren zusätzlichen unteren Interconnects 308 können hergestellt werden, indem eine untere ILD-Schicht (z. B. ein Oxid, ein Low-k-Dielektrikum oder ein Ultra-Low-k-Dielektrikum) über dem Substrat 102 hergestellt wird, die untere ILD-Schicht selektiv geätzt wird, um ein Durchkontaktierungsloch und/oder einen Graben in der unteren ILD-Schicht zu bilden, ein leitfähiges Material (z. B. Kupfer, Aluminium, usw.) in dem Durchkontaktierungsloch und/oder dem Graben hergestellt wird und ein Planarisierungsprozess (z. B. ein chemisch-mechanischer Planarisierungsprozess) durchgeführt wird, um überschüssiges leitfähiges Material über der unteren ILD-Schicht zu entfernen.
Wie in der Schnittansicht 1500 von 15 gezeigt ist, wird eine untere Isolationsstruktur 310 über dem einen oder den mehreren unteren Interconnects 204 und/oder der einen oder den mehreren unteren ILD-Schichten 106L hergestellt. Bei einigen Ausführungsformen weist die untere Isolationsstruktur 310 siliziumreiches Oxid, Siliziumcarbid und/oder Siliziumnitrid oder dergleichen auf. Bei einigen Ausführungsformen kann die untere Isolationsstruktur 310 mit einem oder mehreren Abscheidungsprozessen (z. B. einer physikalischen Aufdampfung (PVD) (PVD: physical vapor deposition), einer chemischen Aufdampfung (CVD) (CVD: chemical vapor deposition), einer plasmaunterstützten chemischen Aufdampfung (PE-CVD) (PE-CVD: plasma enhanced CVD) oder dergleichen) hergestellt werden.
Bei einigen Ausführungsformen kann die untere Isolationsstruktur 310 selektiv geätzt werden, um eine Öffnung 1502 zu bilden, die sich durch die untere Isolationsstruktur 310 erstreckt, um eine Oberseite des einen oder der mehreren unteren Interconnects 204 freizulegen. Bei einigen Ausführungsformen kann die Öffnung 1502 später mit einem leitfähigen Material gefüllt werden, um eine untere Elektrodendurchkontaktierung 306 herzustellen, die sich durch die untere Isolationsstruktur 310 erstreckt. Bei einigen Ausführungsformen kann die untere Elektrodendurchkontaktierung 306 ein Metall, ein Metallnitrid und/oder dergleichen aufweisen. Zum Beispiel kann die untere Elektrodendurchkontaktierung 306 Wolfram, Tantalnitrid, Titannitrid, Ruthenium, Platin, Iridium oder dergleichen aufweisen. Bei einigen Ausführungsformen kann das leitfähige Material mit einem Abscheidungsprozess (z. B. einem PVD-Prozess, einem CVD-Prozess, einem PE-CVD-Prozess oder dergleichen) hergestellt werden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess (z. B. ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) durchgeführt werden, um überschüssiges leitfähiges Material über der unteren Isolationsstruktur 310 zu entfernen.
Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird eine Diffusionssperrschicht 1602 über der unteren Isolationsstruktur 310 hergestellt. Bei einigen Ausführungsformen kann die Diffusionssperrschicht 1602 ein Metallnitrid, wie etwa Titannitrid, Tantalnitrid oder dergleichen, aufweisen. Eine untere Elektrodenschicht 1604 wird über der Diffusionssperrschicht 1602 hergestellt. Bei einigen Ausführungsformen kann die untere Elektrodenschicht 1604 Wolfram, Tantal, Tantalnitrid, Titan, Titannitrid, Ruthenium, Platin, Iridium oder dergleichen aufweisen. Bei einigen Ausführungsformen können die Diffusionssperrschicht 1602 und die untere Elektrodenschicht 1604 mit Abscheidungsprozessen (z. B. einem PVD-Prozess, einem CVD-Prozess, einem PE-CVD-Prozess oder dergleichen) hergestellt werden. Bei anderen Ausführungsformen (nicht dargestellt) kann die Diffusionssperrschicht 1602 in der Öffnung in der unteren Isolationsstruktur 310 hergestellt werden, bevor das leitfähige Material in der Öffnung (z. B. 1502 von 15) abgeschieden wird, um die untere Elektrodendurchkontaktierung 306 herzustellen.
Eine unstrukturierte amorphe Initiierungsschicht 1606 wird über der unteren Elektrodenschicht 1604 hergestellt. Bei verschiedenen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 Zirconiumoxid (z. B. ZrO_x), Hafniumoxid (z. B. HfO_x), Siliziumoxid (z. B., SiO_x), Tantaloxid (z. B. TaO_x), Aluminiumoxid (z. B. AlO_x), Titanoxid (z. B. TiO_x), Yttriumoxid (z. B. YO_x), Gadoliniumoxid (z. B. GdO_x), Lanthanoxid (z. B. LaO_x), Strontiumoxid (z. B. SrO_x) und/oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 mit einem Atomlagenabscheidungsprozess (ALD-Prozess) (ALD: atomic layer deposition) hergestellt werden. Bei anderen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 mit einem Hochtemperatur-Oxidationsprozess in einem Ofen hergestellt werden. Bei einigen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 so hergestellt werden, dass sie eine amorphe Phase hat.
Bei einigen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 ein Material mit einer relativ hohen Kristallisationstemperatur aufweisen und/oder sein. Durch die relativ hohe Kristallisationstemperatur kann die unstrukturierte amorphe Initiierungsschicht 1606 während späterer Hochtemperaturprozesse amorph bleiben. Dadurch dass die unstrukturierte amorphe Initiierungsschicht 1606 während späterer Hochtemperaturprozesse amorph bleibt, kann die unstrukturierte amorphe Initiierungsschicht 1606 eine Phase einer später hergestellten ferroelektrischen Materialzwischenschicht (z. B. 1702 von 17) beeinflussen. Bei einigen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 ein erstes Material mit einer ersten Kristallisationstemperatur aufweisen, die höher als eine zweite Kristallisationstemperatur eines zweiten Materials einer später hergestellten ferroelektrischen Materialzwischenschicht (z. B. 1702 von 17) ist, sodass die amorphe Initiierungsschicht 110 amorph bleibt, selbst während die später hergestellte ferroelektrische Materialzwischenschicht in eine kristalline Phase (z. B. eine orthorhombische kristalline Phase) umgewandelt wird. Bei einigen Ausführungsformen kann die unstrukturierte amorphe Initiierungsschicht 1606 ein Material aufweisen und/oder sein, dessen Kristallisationstemperatur, größer als etwa 400 °C, größer als etwa 500 °C, größer als etwa 750 °C oder andere ähnliche Werte ist.
Wie in der Schnittansicht 1700 von 17 gezeigt ist, wird eine ferroelektrische Materialzwischenschicht 1702 auf der unstrukturierten amorphen Initiierungsschicht 1606 hergestellt. Bei einigen Ausführungsformen kann die ferroelektrische Materialzwischenschicht 1702 so hergestellt werden, dass sie eine im Wesentlichen gleichmäßige amorphe Phase hat. Bei einigen Ausführungsformen kann die ferroelektrische Materialzwischenschicht 1702 Hafniumoxid, Hafnium-Zirconiumoxid (HZO), Bleich-Zirconat-Titanat (PZT) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die ferroelektrische Materialzwischenschicht 1702 mit einem Atomlagenabscheidungsprozess (ALD-Prozess) (ALD: atomic layer deposition) hergestellt werden. Bei anderen Ausführungsformen kann die ferroelektrische Materialzwischenschicht 1702 mit einem PVD-Prozess, einem CVD-Prozess, einem PE-CVD-Prozess oder dergleichen hergestellt werden.
Bei einigen weiteren Ausführungsformen können eine oder mehrere zusätzliche unstrukturierte amorphe Initiierungsschichten und/oder eine oder mehrere ferroelektrische Materialzwischenschichten über der unteren Elektrodenschicht 1604 hergestellt werden. Die eine oder die mehreren zusätzlichen unstrukturierten amorphen Initiierungsschichten und/oder eine oder mehreren ferroelektrischen Materialzwischenschichten können den in den 5-8 gezeigten Ausführungsformen entsprechen. Bei einigen Ausführungsformen kann zum Beispiel eine zweite unstrukturierte amorphe Initiierungsschicht (z. B. der zweiten amorphen Initiierungsschicht 502 von 5 entsprechend) auf der ferroelektrischen Materialzwischenschicht hergestellt werden. Bei einigen weiteren Ausführungsformen kann eine zweite ferroelektrische Materialzwischenschicht (z. B. der zweiten ferroelektrischen Schaltschicht 602 von 6 entsprechend) auf der zweiten amorphen Initiierungsschicht hergestellt werden. Bei noch einigen weiteren Ausführungsformen kann eine dritte amorphe Initiierungsschicht (z. B. der dritten amorphen Initiierungsschicht 702 von 7 entsprechend) auf der zweiten ferroelektrischen Materialzwischenschicht hergestellt werden.
Wie in der Schnittansicht 1800 von 18 gezeigt ist, kann ein Temperprozess 1802 nach dem Abscheiden der ferroelektrischen Materialzwischenschicht (1702 von 18) durchgeführt werden. Mit dem Temperprozess 1802 wird eine Phase der ferroelektrischen Materialzwischenschicht (1702 von 18) umgewandelt, um eine ferroelektrische Materialschicht 1804 herzustellen. Zum Beispiel kann mit dem Temperprozess 1802 eine amorphe Phase der ferroelektrischen Materialzwischenschicht in eine ferroelektrische Materialschicht 1804 umgewandelt werden, die eine im Wesentlichen gleichmäßige orthorhombische kristalline Phase aufweist, sodass die ferroelektrische Materialschicht 1804 eine überwiegend orthorhombische kristalline Phase hat. Bei einigen Ausführungsformen kann der Temperprozess 1802 bei einer Temperatur durchgeführt werden, die in einem Bereich zwischen etwa 200 °C und etwa 700 °C, zwischen etwa 200 °C und etwa 500 °C, zwischen etwa 250 °C und etwa 400 °C, zwischen etwa 300 °C und etwa 400 °C oder anderen ähnlichen Werten liegt.
Wie in der Schnittansicht 1900 von 19 gezeigt ist, wird eine obere Elektrodenschicht 1902 über der ferroelektrischen Materialschicht 1804 hergestellt. Die obere Elektrodenschicht 1902 kann ein Metall, ein Metallnitrid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die obere Elektrodenschicht 1902 Wolfram, Tantal, Tantalnitrid, Titan, Titannitrid, Ruthenium, Platin, Iridium oder dergleichen aufweisen. Bei einigen Ausführungsformen kann die obere Elektrodenschicht 1902 mit einem Abscheidungsprozess (z. B. einem PVD-Prozess, einem CVD-Prozess, einem PE-CVD-Prozess, oder dergleichen) hergestellt werden. Bei einigen alternativen Ausführungsformen kann der Temperprozess nach Abscheidung der oberen Elektrodenschicht 1902 durchgeführt werden.
Wie in der Schnittansicht 2000 von 20 gezeigt ist, werden ein oder mehrere Strukturierungsprozesse 2002 auf der oberen Elektrodenschicht (1902 von 19), der ferroelektrischen Materialschicht (1804 von 19), der unstrukturierten amorphen Initiierungsschicht (1606 von 19), der unteren Elektrodenschicht (1604 von 19) und der Diffusionssperrschicht (1602 von 19) durchgeführt, um eine ferroelektrische Speichervorrichtung 104 mit einer ferroelektrischen Schaltschicht 112 und einer amorphen Initiierungsschicht 110, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet sind, herzustellen. Der eine oder die mehreren Strukturierungsprozesse 2002 entfernen einen Teil der oberen Elektrodenschicht (1902 von 19), um die obere Elektrode 114 herzustellen, entfernen einen Teil der ferroelektrischen Materialschicht (1802 von 19), um eine ferroelektrische Schaltschicht 112 herzustellen, entfernen einen Teil der unstrukturierten amorphen Initiierungsschicht (1606 von 19), um eine amorphe Initiierungsschicht 110 herzustellen, entfernen einen Teil der unteren Elektrodenschicht (1604 von 19), um eine untere Elektrode 108 herzustellen, und entfernen einen Teil der Diffusionssperrschicht (1602 von 19), um eine Diffusionssperre 206 herzustellen.
Bei einigen Ausführungsformen können der eine oder die mehreren Strukturierungsprozesse 2002 einen Strukturierungsprozess umfassen, der so konfiguriert ist, dass die obere Elektrodenschicht (1902 von 19) selektiv mit einem Ätzmittel gemäß einer Maskierungsschicht behandelt wird. Bei verschiedenen Ausführungsformen kann die Maskierungsschicht 2004 ein Metall (z. B. Titan, Titannitrid, Tantal oder dergleichen), ein dielektrisches Material (z. B. Siliziumnitrid, Siliziumcarbid oder dergleichen), ein fotoempfindliches Material (z. B. Fotoresist) oder dergleichen aufweisen. Bei einigen weiteren Ausführungsformen können der eine oder die mehreren Strukturierungsprozesse 2002 einen ersten Strukturierungsprozess umfassen, der so konfiguriert ist, dass die obere Elektrodenschicht (1902 von 19) selektiv mit einem ersten Ätzmittel gemäß der Maskierungsschicht behandelt wird, um die obere Elektrode 114 herzustellen. Bei einigen Ausführungsformen können ein oder mehrere Seitenwand-Abstandshalter entlang gegenüberliegenden Seiten der oberen Elektrode 114 und der Maskierungsschicht hergestellt werden, nachdem der erste Strukturierungsprozess beendet worden ist. Bei einigen Ausführungsformen können der eine oder die mehreren Strukturierungsprozesse 2002 weiterhin einen zweiten Strukturierungsprozess umfassen, der nach Herstellung des einen oder der mehreren Seitenwand-Abstandshalter durchgeführt wird. Der zweite Strukturierungsprozess ist so konfiguriert, dass die ferroelektrische Schaltschicht (1802 von 19), die amorphe Initiierungsschicht (1606 von 19) und die untere Elektrodenschicht (1604 von 19) und die Diffusionssperrschicht (1602 von 19) selektiv mit einem zweiten Ätzmittel in Bereichen behandelt werden, die nicht von der Maskierungsschicht und dem einen oder den mehreren Seitenwand-Abstandshaltern bedeckt werden.
Wie in der Schnittansicht 2100 von 21 gezeigt ist, wird eine obere ILD-Schicht 106U über der ferroelektrischen Speichervorrichtung 104 hergestellt. Bei einigen Ausführungsformen kann die obere ILD-Schicht 106U mit einem Abscheidungsprozess (z. B. PVD, CVD, PE-CVD, ALD oder dergleichen) hergestellt werden. Bei verschiedenen Ausführungsformen kann die obere ILD-Schicht 106U Siliziumdioxid, mit Kohlenstoff dotiertes Siliziumdioxid, Siliziumoxidnitrid, Borsilicatglas (BSG), Phosphorsilicatglas (PSG), Borphosphorsilicat (BPSG), Fluorsilicatglas (FSG), undotiertes Silicatglas (USG) und/oder ein poröses dielektrisches Material oder dergleichen aufweisen.
Wie in der Schnittansicht 2200 von 22 gezeigt ist, wird ein oberes Interconnect 116 auf der oberen Elektrode 114 hergestellt. Das obere Interconnect 116 erstreckt sich durch die obere ILD-Schicht 106U bis zu der oberen Elektrode 114. Bei einigen Ausführungsformen kann das obere Interconnect 116 durch selektives Ätzen der oberen ILD-Schicht 106U hergestellt werden, um eine Öffnung zu bilden, die sich von einer Oberseite der oberen ILD-Schicht 106U erstreckt, um eine Oberseite der oberen Elektrode 114 freizulegen. Bei einigen Ausführungsformen kann die Öffnung durch einen dritten Strukturierungsprozess gebildet werden, bei dem ein drittes Ätzmittel verwendet wird, um die obere ILD-Schicht 106U selektiv gemäß einer Maskierungsschicht (z. B. Fotoresist) zu ätzen. Ein leitfähiges Material (z. B. Kupfer, Aluminium, usw.) wird in der Öffnung hergestellt. Bei einigen Ausführungsformen wird nach Herstellung des leitfähigen Materials in der Öffnung ein Planarisierungsprozess (z. B. ein CMP-Prozess) durchgeführt, um überschüssiges leitfähiges Material über einer Oberseite der oberen ILD-Schicht 106U zu entfernen. Bei einigen Ausführungsformen kann auch eine Interconnect-Durchkontaktierung 312 in dem Logikbereich 304 hergestellt werden. Die Interconnect-Durchkontaktierung 312 wird so hergestellt, dass sie sich von der Oberseite der oberen ILD-Schicht 106U bis zu dem einen oder den mehreren zusätzlichen unteren Interconnects 308 erstreckt.
Die 23-32 zeigen Schnittansichten 2300-3200 einiger alternativer Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist. Das Verfahren wird zwar unter Bezugnahme auf die 23-32 beschrieben, aber es versteht sich, dass das Verfahren nicht auf die in den 23-32 offenbarten Strukturen beschränkt ist, sondern eigenständig und unabhängig von den in den 23-32 offenbarten Strukturen verwendet werden kann.
Wie in der Schnittansicht 2300 von 23 gezeigt ist, wird ein Substrat 102 bereitgestellt. Bei einigen Ausführungsformen kann das Substrat 102 einen Speicherbereich 302 und einen Logikbereich 304 umfassen. Bei einigen Ausführungsformen wird eine Zugriffsvorrichtung 202 auf und/oder in dem Substrat 102 in dem Speicherbereich 302 hergestellt. Bei einigen weiteren Ausführungsformen wird eine Logikvorrichtung 307 auf und/oder in dem Substrat 102 in dem Logikbereich 304 hergestellt. Bei einigen Ausführungsformen können die Zugriffsvorrichtung 202 und/oder die Logikvorrichtung 307 so hergestellt werden, wie unter Bezugnahme auf 13 beschrieben worden ist.
Wie in der Schnittansicht 2400 von 24 gezeigt ist, werden eine oder mehrere untere ILD-Schichten 106L über dem Substrat 102 hergestellt. Bei einigen Ausführungsformen werden ein oder mehrere untere Interconnects 204 in der einen oder den mehreren unteren ILD-Schichten 106L in dem Speicherbereich 302 hergestellt, und ein oder mehrere zusätzliche untere Interconnects 308 werden in der einen oder den mehreren unteren ILD-Schichten 106L in dem Logikbereich 304 hergestellt. Bei einigen Ausführungsformen können das eine oder die mehreren unteren Interconnects 204 und/oder das eine oder die mehreren zusätzlichen unteren Interconnects 308 so hergestellt werden, wie unter Bezugnahme auf 14 beschrieben worden ist.
Wie in der Schnittansicht 2500 von 25 gezeigt ist, wird eine untere Isolationsstruktur 310 über der einen oder den mehreren ILD-Schichten 106L und/oder dem einen oder den mehreren unteren Interconnects 204 hergestellt. Bei einigen Ausführungsformen kann die untere Isolationsstruktur 310 selektiv geätzt werden, um eine oder mehrere Seitenwände 310s der unteren Isolationsstruktur 310 herzustellen, die eine Öffnung 2502 definieren, die sich durch die untere Isolationsstruktur 310 erstreckt, um eine Oberseite des einen oder der mehreren unteren Interconnects 204 freizulegen.
Wie in der Schnittansicht 2600 von 26 gezeigt ist, wird eine Diffusionssperrschicht 2602 über der unteren Isolationsstruktur 310 hergestellt. Die Diffusionssperrschicht 2602 erstreckt sich von über der unteren Isolationsstruktur 310 bis in die Öffnung 2502 und entlang der einen oder den mehreren Seitenwänden 310s der unteren Isolationsstruktur 310. Die Diffusionssperrschicht 2602 wird so hergestellt, dass sie abgewinkelte innere Seitenwände hat, die eine erste Aussparung in der Oberseite der Diffusionssperrschicht 2602 definieren. Eine untere Elektrodenschicht 2604 wird über der Diffusionssperrschicht 2602 hergestellt. Die untere Elektrodenschicht 2604 erstreckt sich von über der Diffusionssperrschicht 2602 bis in die Öffnung 2502 und entlang den abgewinkelten inneren Seitenwänden der Diffusionssperrschicht 2602. Die untere Elektrodenschicht 2604 wird so hergestellt, dass sie abgewinkelte innere Seitenwände hat, die eine zweite Aussparung in der Oberseite der Diffusionssperrschicht 2602 definieren. Eine unstrukturierte amorphe Initiierungsschicht 2606 wird über der unteren Elektrodenschicht 2604 hergestellt. Die unstrukturierte amorphe Initiierungsschicht 2606 erstreckt sich von über der unteren Elektrodenschicht 2604 bis in die Öffnung 2502 und entlang den abgewinkelten inneren Seitenwänden der unteren Elektrodenschicht 2604. Die unstrukturierte amorphe Initiierungsschicht 2606 wird so hergestellt, dass sie abgewinkelte innere Seitenwände hat, die eine dritte Aussparung in der Oberseite der unstrukturierten amorphen Initiierungsschicht 2606 definieren.
Wie in der Schnittansicht 2700 von 27 gezeigt ist, wird eine ferroelektrische Materialzwischenschicht 2702 über der unstrukturierten amorphen Initiierungsschicht 2606 hergestellt. Bei einigen Ausführungsformen kann die ferroelektrische Materialzwischenschicht 1702 so hergestellt werden, dass sie eine im Wesentlichen gleichmäßige amorphe Phase hat. Die ferroelektrische Materialzwischenschicht 2702 erstreckt sich von über der unstrukturierten amorphen Initiierungsschicht 2606 bis in die Öffnung 2502 und entlang den abgewinkelten inneren Seitenwänden der unstrukturierten amorphen Initiierungsschicht 2606. Die ferroelektrische Materialzwischenschicht 2702 wird so hergestellt, dass sie abgewinkelte innere Seitenwände hat, die eine vierte Aussparung in der Oberseite der ferroelektrischen Materialzwischenschicht 2702 definieren.
Wie in der Schnittansicht 2800 von 28 gezeigt ist, kann ein Temperprozess 2802 nach Abscheidung der ferroelektrischen Materialzwischenschicht (2702 von 18) durchgeführt werden. Mit dem Temperprozess 2802 wird eine Phase der ferroelektrischen Materialzwischenschicht (2702 von 18) umgewandelt. Zum Beispiel kann mit dem Temperprozess 2802 eine amorphe Phase der ferroelektrischen Materialzwischenschicht in eine ferroelektrische Materialschicht 2804 mit einer im Wesentlichen gleichmäßigen orthorhombischen kristallinen Phase umgewandelt werden. Bei einigen Ausführungsformen kann der Temperprozess 2802 bei einer Temperatur durchgeführt werden, die in einem Bereich zwischen etwa 200 °C und etwa 700 °C, zwischen etwa 200 °C und etwa 500 °C, zwischen etwa 250 °C und etwa 400 °C, zwischen etwa 300 °C und etwa 400 °C oder anderen ähnlichen Werten liegt.
Wie in der Schnittansicht 2900 von 29 gezeigt ist, wird eine obere Elektrodenschicht 2902 über der ferroelektrischen Materialschicht 2804 hergestellt. Die obere Elektrodenschicht 2902 erstreckt sich von über der ferroelektrischen Materialschicht 2804 bis in die vierte Aussparung und entlang den inneren Seitenwänden der ferroelektrischen Materialschicht 2804.
Wie in der Schnittansicht 3000 von 30 gezeigt ist, werden der eine oder die mehreren Strukturierungsprozesse 3004 auf der oberen Elektrodenschicht (2902 von 29), der ferroelektrischen Materialschicht (2802 von 29), der unstrukturierten amorphen Initiierungsschicht (2606 von 29), der unteren Elektrodenschicht (2604 von 29) und der Diffusionssperrschicht (2602 von 29) gemäß einer Maskierungsschicht 3002 durchgeführt. Mit dem einen oder den mehreren Strukturierungsprozessen 3004 wird eine ferroelektrische Speichervorrichtung 104 mit einer ferroelektrischen Schaltschicht 112 und einer amorphen Initiierungsschicht 110 hergestellt, die zwischen einer unteren Elektrode 108 und einer oberen Elektrode 114 angeordnet sind. Der eine oder die mehreren Strukturierungsprozesse 3004 entfernen einen Teil der oberen Elektrodenschicht (2902 von 19), um die obere Elektrode 114 herzustellen, entfernen einen Teil der ferroelektrische Materialschicht (2802 von 19), um eine ferroelektrische Schaltschicht 112 herzustellen, entfernen einen Teil der unstrukturierten amorphen Initiierungsschicht (2606 von 29), um eine amorphe Initiierungsschicht 110 herzustellen, entfernen einen Teil der unteren Elektrodenschicht (2604 von 29), um eine untere Elektrode 108 herzustellen, und entfernen einen Teil der Diffusionssperrschicht (2602 von 29), um eine Diffusionssperre 206 herzustellen.
Wie in der Schnittansicht 3100 von 31 gezeigt ist, wird eine obere ILD-Schicht 106U über der ferroelektrischen Speichervorrichtung 104 hergestellt. Bei einigen Ausführungsformen kann die obere ILD-Schicht 106U so hergestellt werden, wie unter Bezugnahme auf 21 beschrieben worden ist.
Wie in der Schnittansicht 3200 von 32 gezeigt ist, wird ein oberes Interconnect 116 auf der oberen Elektrode 114 hergestellt. Das obere Interconnect 116 erstreckt sich durch die obere ILD-Schicht 106U bis zu der oberen Elektrode 114. Bei einigen Ausführungsformen kann das obere Interconnect 116 so hergestellt werden, wie unter Bezugnahme auf 22 beschrieben worden ist. Bei einigen Ausführungsformen kann auch eine Interconnect-Durchkontaktierung 312 in dem Logikbereich 304 so hergestellt werden, dass sie sich durch die obere ILD-Schicht 106U bis zu dem einen oder den mehreren zusätzlichen unteren Interconnects 308 erstreckt.
33 zeigt ein Ablaufschema von einigen Ausführungsformen eines Verfahrens 3300 zum Herstellen eines integrierten Chips mit einer ferroelektrischen Datenspeicherstruktur, die eine amorphe Initiierungsschicht aufweist.
Das Verfahren wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als denen ausgeführt werden, die hier dargestellt und/oder beschrieben werden. Darüber hinaus sind möglicherweise nicht alle dargestellten Schritte erforderlich, um hier einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren. Außerdem können ein oder mehrere der hier beschriebenen Schritte in nur einem Schritt oder in mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
In Schritt 3302 kann eine Zugriffsvorrichtung auf und/oder in einem Substrat hergestellt werden. 13 zeigt eine Schnittansicht 1300 von einigen Ausführungsformen entsprechend Schritt 3302. 23 zeigt eine Schnittansicht 2300 einer alternativen Ausführungsform entsprechend Schritt 3302.
In Schritt 3304 werden ein oder mehrere untere Interconnects in einer oder mehreren unteren Zwischenschichtdielektrikum-Schichten (ILD-Schichten) über dem Substrat hergestellt. 14 zeigt eine Schnittansicht 1400 von einigen Ausführungsformen entsprechend Schritt 3304. 24 zeigt eine Schnittansicht 2400 einer alternativen Ausführungsform entsprechend Schritt 3304.
In Schritt 3306 wird eine untere Isolationsstruktur über der einen oder den mehreren unteren ILD-Schichten und dem einen oder den mehreren unteren Interconnects hergestellt. 15 zeigt eine Schnittansicht 1500 von einigen Ausführungsformen entsprechend Schritt 3306. 25 zeigt eine Schnittansicht 2500 einer alternativen Ausführungsform entsprechend Schritt 3306.
In Schritt 3308 wird eine Diffusionssperrschicht auf der unteren Isolierschicht und/oder in einer Öffnung, die sich durch die untere Isolationsstruktur bis zu dem einem oder den mehreren unteren Interconnects erstreckt, hergestellt. 16 zeigt eine Schnittansicht 1600 von einigen Ausführungsformen entsprechend Schritt 3308. 26 zeigt eine Schnittansicht 2600 einer alternativen Ausführungsform entsprechend Schritt 3308.
In Schritt 3310 wird eine untere Elektrodenschicht auf der Diffusionssperrschicht hergestellt. 16 zeigt eine Schnittansicht 1600 von einigen Ausführungsformen entsprechend Schritt 3310. 26 zeigt eine Schnittansicht 2600 einer alternativen Ausführungsform entsprechend Schritt 3310.
In Schritt 3312 wird eine unstrukturierte amorphe Initiierungsschicht auf der unteren Elektrodenschicht hergestellt. 16 zeigt eine Schnittansicht 1600 von einigen Ausführungsformen entsprechend Schritt 3312. 26 zeigt eine Schnittansicht 2600 einer alternativen Ausführungsform entsprechend Schritt 3312.
In Schritt 3314 wird eine ferroelektrische Schaltzwischenschicht, die eine im Wesentlichen gleichmäßige amorphe Phase aufweist, auf der unstrukturierten amorphen Initiierungsschicht hergestellt. 17 zeigt eine Schnittansicht 1700 von einigen Ausführungsformen entsprechend Schritt 3314. 27 zeigt eine Schnittansicht 2700 einer alternativen Ausführungsform entsprechend Schritt 3314.
In Schritt 3316 wird ein Temperprozess durchgeführt, um die ferroelektrische Schaltzwischenschicht mit einer im Wesentlichen gleichmäßigen amorphen Phase in eine ferroelektrische Schaltschicht mit einer im Wesentlichen gleichmäßigen orthorhombischen kristallinen Phase umzuwandeln. 18 zeigt eine Schnittansicht 1800 von einigen Ausführungsformen entsprechend Schritt 3316. 28 zeigt eine Schnittansicht 2800 einer alternativen Ausführungsform entsprechend Schritt 3316.
In Schritt 3318 wird eine obere Elektrodenschicht auf der ferroelektrischen Schaltschicht hergestellt. 19 zeigt eine Schnittansicht 1900 von einigen Ausführungsformen entsprechend Schritt 3318. 29 zeigt eine Schnittansicht 2900 einer alternativen Ausführungsform entsprechend Schritt 3318.
In Schritt 3320 werden ein oder mehrere Strukturierungsprozesse durchgeführt, um eine ferroelektrische Speichervorrichtung herzustellen. 20 zeigt eine Schnittansicht 2000 von einigen Ausführungsformen entsprechend Schritt 3320. 30 zeigt eine Schnittansicht 3000 einer alternativen Ausführungsform entsprechend Schritt 3320.
In Schritt 3322 wird eine obere ILD-Schicht über der ferroelektrischen Speichervorrichtung hergestellt. 21 zeigt eine Schnittansicht 2100 von einigen Ausführungsformen entsprechend Schritt 3322. 31 zeigt eine Schnittansicht 3100 einer alternativen Ausführungsform entsprechend Schritt 3322.
In Schritt 3324 wird ein oberes Interconnect so hergestellt, dass es sich durch die obere ILD-Schicht bis zu einer oberen Elektrode der ferroelektrischen Speichervorrichtung erstreckt. 22 zeigt eine Schnittansicht 2200 von einigen Ausführungsformen entsprechend Schritt 3324. 32 zeigt eine Schnittansicht 3200 einer alternativen Ausführungsform entsprechend Schritt 3324.
Dementsprechend betrifft die vorliegende Offenbarung bei einigen Ausführungsformen einen integrierten Chip mit einer ferroelektrischen Speichervorrichtung, die eine ferroelektrische Datenspeicherstruktur aufweist, deren amorphe Initiierungsschicht so konfiguriert ist, dass sie bewirkt, dass eine herzustellende darüber befindliche ferroelektrische Schaltschicht eine im Wesentlichen gleichmäßige orthorhombische kristalline Phase hat. Die im Wesentlichen gleichmäßige orthorhombische kristalline Phase verbessert eine ferroelektrische Antwort der ferroelektrischen Schaltschicht und verbessert dadurch die Leistung der ferroelektrischen Speichervorrichtung.
Bei einigen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren umfasst Folgendes: Herstellen einer unteren Elektrodenschicht über einem Substrat; Herstellen einer unstrukturierten amorphen Initiierungsschicht über der unteren Elektrodenschicht; Herstellen einer ferroelektrischen Materialzwischenschicht auf der unstrukturierten amorphen Initiierungsschicht, wobei die ferroelektrische Materialzwischenschicht so hergestellt wird, dass sie eine im Wesentlichen gleichmäßige amorphe Phase hat; Durchführen eines Temperprozesses, der so konfiguriert ist, dass er die ferroelektrische Materialzwischenschicht in eine ferroelektrische Materialschicht mit einer im Wesentlichen gleichmäßigen orthorhombischen kristallinen Phase umwandelt; Herstellen einer oberen Elektrodenschicht über der ferroelektrischen Materialschicht; Durchführen eines oder mehrerer Strukturierungsprozesse auf der oberen Elektrodenschicht, der ferroelektrischen Materialschicht, der unstrukturierten amorphen Initiierungsschicht und der unteren Elektrodenschicht, um eine ferroelektrische Speichervorrichtung herzustellen; Herstellen einer oberen Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über der ferroelektrischen Speichervorrichtung; und Herstellen eines oberen Interconnects, das sich durch die obere ILD-Schicht erstreckt, um die ferroelektrische Speichervorrichtung zu kontaktieren. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen der oberen Elektrodenschicht nach dem Durchführen des Temperprozesses. Bei einigen Ausführungsformen wird der Temperprozess bei einer Temperatur in einem Bereich zwischen etwa 250 Grad Celsius (°C) und etwa 400 °C durchgeführt. Bei einigen Ausführungsformen weist die unstrukturierte amorphe Initiierungsschicht ein Oxid oder ein Nitrid auf. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten unstrukturierten amorphen Initiierungsschicht auf der ferroelektrischen Materialzwischenschicht; und Strukturieren der zweiten unstrukturierten amorphen Initiierungsschicht, um die ferroelektrische Speichervorrichtung herzustellen. Bei einigen Ausführungsformen ist die zweite unstrukturierte amorphe Initiierungsschicht ein gleiches Material wie die unstrukturierte amorphe Initiierungsschicht. Bei einigen Ausführungsformen ist die zweite unstrukturierte amorphe Initiierungsschicht ein anderes Material als die unstrukturierte amorphe Initiierungsschicht. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten ferroelektrischen Materialzwischenschicht auf der zweiten unstrukturierten amorphen Initiierungsschicht; und Strukturieren der zweiten ferroelektrischen Materialzwischenschicht, um die ferroelektrische Speichervorrichtung herzustellen. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer dritten unstrukturierten amorphen Initiierungsschicht auf der zweiten ferroelektrischen Materialzwischenschicht; und Strukturieren der dritten unstrukturierten amorphen Initiierungsschicht, um die ferroelektrische Speichervorrichtung herzustellen.
Bei anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren umfasst Folgendes: Herstellen eines oder mehrerer unterer Interconnects in einer oder mehreren unteren Zwischenschichtdielektrikum-Schichten (ILD-Schichten) über einem Substrat; Herstellen einer unteren Isolationsstruktur über der einen oder den mehreren unteren ILD-Schichten, wobei die untere Isolationsstruktur Seitenwände hat, die eine Öffnung definieren, die sich durch die untere Isolationsstruktur erstreckt; Herstellen einer unteren Elektrodenschicht über der unteren Isolationsstruktur; Herstellen einer unstrukturierten amorphen Initiierungsschicht über der unteren Elektrodenschicht, wobei die unstrukturierte amorphe Initiierungsschicht eine amorphe Phase hat; Herstellen einer ferroelektrischen Materialzwischenschicht, die eine Oberseite der unstrukturierten amorphen Initiierungsschicht kontaktiert, wobei die unstrukturierte amorphe Initiierungsschicht so konfiguriert ist, dass sie bewirkt, dass die herzustellende ferroelektrische Materialzwischenschicht eine im Wesentlichen amorphe Phase zwischen äußersten Seitenwänden der ferroelektrischen Materialzwischenschicht hat; Durchführen eines Temperprozesses, der so konfiguriert ist, dass die ferroelektrische Materialzwischenschicht aus der amorphen Phase in eine ferroelektrische Materialschicht mit einer kristallinen Phase umgewandelt wird; Herstellen einer oberen Elektrodenschicht über der ferroelektrischen Materialschicht; Durchführen eines oder mehrerer Strukturierungsprozesse auf der oberen Elektrodenschicht, der ferroelektrischen Materialschicht, der unstrukturierten amorphen Initiierungsschicht und der unteren Elektrodenschicht, um eine ferroelektrische Speichervorrichtung herzustellen; Herstellen einer oberen Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über der unteren Isolationsstruktur; und Herstellen eines oberen Interconnects, das sich durch die obere ILD-Schicht erstreckt, um die ferroelektrische Speichervorrichtung zu kontaktieren. Bei einigen Ausführungsformen ist die kristalline Phase eine orthorhombische kristalline Phase. Bei einigen Ausführungsformen weist die unstrukturierte amorphe Initiierungsschicht ein erstes Material mit einer ersten Kristallisationstemperatur auf, und die ferroelektrische Materialzwischenschicht weist ein zweites Material mit einer zweiten Kristallisationstemperatur auf, die kleiner als die erste Kristallisationstemperatur ist. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen der unteren Elektrodenschicht, der unstrukturierten amorphen Initiierungsschicht und der ferroelektrischen Materialzwischenschicht entlang den Seitenwänden der unteren Isolationsstruktur. Bei einigen Ausführungsformen weist die unstrukturierte amorphe Initiierungsschicht Siliziumoxid, Tantaloxid, Aluminiumoxid, Yttriumoxid, Gadoliniumoxid, Lanthanoxid oder Strontiumoxid auf. Bei einigen Ausführungsformen weist die unstrukturierte amorphe Initiierungsschicht Siliziumnitrid, Tantalnitrid oder Aluminiumnitrid auf. Bei einigen Ausführungsformen erstreckt sich die unstrukturierte amorphe Initiierungsschicht kontinuierlich von einer Unterseite, die die untere Elektrodenschicht kontaktiert, bis zu einer Oberseite, die die ferroelektrische Materialzwischenschicht kontaktiert. Bei einigen Ausführungsformen wird die unstrukturierte amorphe Initiierungsschicht bis zu einer Dicke hergestellt, die weniger als oder gleich etwa 30 Ängström beträgt.
Bei noch anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine untere Elektrode mit einem ersten Metall, angeordnet über einem Substrat; eine obere Elektrode mit einem zweiten Metall, angeordnet über der unteren Elektrode; eine ferroelektrische Datenspeicherstruktur, die zwischen der unteren Elektrode und der oberen Elektrode angeordnet ist, wobei die ferroelektrische Datenspeicherstruktur eine ferroelektrische Schaltschicht und eine amorphe Initiierungsschicht, die die ferroelektrische Schaltschicht von der unteren Elektrode trennt, aufweist; die amorphe Initiierungsschicht mit einer Struktur, die so konfiguriert ist, dass sie eine kristalline Phase der ferroelektrischen Schaltschicht beeinflusst; und die ferroelektrische Schaltschicht, die eine im Wesentlichen gleichmäßige orthorhombische kristalline Phase aufweist, die sich zwischen äußersten Oberflächen der ferroelektrischen Schaltschicht erstreckt. Bei einigen Ausführungsformen umfasst der integrierte Chip weiterhin ein oder mehrere untere Interconnects, die in einer oder mehreren unteren Zwischenschichtdielektrikum-Schichten (ILD-Schichten) über dem Substrat angeordnet sind; eine untere Isolationsstruktur, die über der einen oder den mehreren unteren ILD-Schichten angeordnet ist, wobei die untere Isolationsstruktur eine oder mehrere Seitenwände aufweist, die eine Öffnung definieren, die sich durch die untere Isolationsstruktur erstreckt; und die amorphe Initiierungsschicht, die direkt zwischen der einen oder den mehreren Seitenwänden der unteren Isolationsstruktur angeordnet ist. Bei einigen Ausführungsformen weist die ferroelektrische Datenspeicherstruktur eine zweite amorphe Initiierungsschicht auf, die durch die ferroelektrische Schaltschicht von der amorphen Initiierungsschicht getrennt ist.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 63/187465 [0001]

Claims

Verfahren zum Herstellen eines integrierten Chips mit den folgenden Schritten: Herstellen einer unteren Elektrodenschicht über einem Substrat; Herstellen einer unstrukturierten amorphen Initiierungsschicht über der unteren Elektrodenschicht; Herstellen einer ferroelektrischen Materialzwischenschicht auf der unstrukturierten amorphen Initiierungsschicht, wobei die ferroelektrische Materialzwischenschicht so hergestellt wird, dass sie eine im Wesentlichen gleichmäßige amorphe Phase hat; Durchführen eines Temperprozesses, der so konfiguriert ist, dass die ferroelektrische Materialzwischenschicht in eine ferroelektrische Materialschicht mit einer im Wesentlichen gleichmäßigen orthorhombischen kristallinen Phase umwandelt wird; Herstellen einer oberen Elektrodenschicht über der ferroelektrischen Materialschicht; Durchführen eines oder mehrerer Strukturierungsprozesse auf der oberen Elektrodenschicht, der ferroelektrischen Materialschicht, der unstrukturierten amorphen Initiierungsschicht und der unteren Elektrodenschicht, um eine ferroelektrische Speichervorrichtung herzustellen; Herstellen einer oberen Zwischenschichtdielektrikum-Schicht über der ferroelektrischen Speichervorrichtung; und Herstellen eines oberen Interconnects, das sich durch die obere Zwischenschichtdielektrikum-Schicht erstreckt, um die ferroelektrische Speichervorrichtung zu kontaktieren.
Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Herstellen der oberen Elektrodenschicht nach Durchführung des Temperprozesses.
Verfahren nach Anspruch 1 oder 2, wobei der Temperprozess bei einer Temperatur durchgeführt wird, die in einem Bereich zwischen etwa 250 °C und etwa 400 °C liegt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die unstrukturierte amorphe Initiierungsschicht ein Oxid oder ein Nitrid aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen einer zweiten unstrukturierten amorphen Initiierungsschicht auf der ferroelektrischen Materialzwischenschicht; und Strukturieren der zweiten unstrukturierten amorphen Initiierungsschicht, um die ferroelektrische Speichervorrichtung herzustellen.
Verfahren nach Anspruch 5, wobei die zweite unstrukturierte amorphe Initiierungsschicht ein gleiches Material wie die unstrukturierte amorphe Initiierungsschicht aufweist.
Verfahren nach Anspruch 5, wobei die zweite unstrukturierte amorphe Initiierungsschicht ein anderes Material als die unstrukturierte amorphe Initiierungsschicht aufweist.
Verfahren nach einem der Ansprüche 5 bis 7, das weiterhin Folgendes umfasst: Herstellen einer zweiten ferroelektrischen Materialzwischenschicht auf der zweiten unstrukturierten amorphen Initiierungsschicht; und Strukturieren der zweiten ferroelektrischen Materialzwischenschicht, um die ferroelektrische Speichervorrichtung herzustellen.
Verfahren nach Anspruch 8, das weiterhin Folgendes umfasst: Herstellen einer dritten unstrukturierten amorphen Initiierungsschicht auf der zweiten ferroelektrischen Materialzwischenschicht; und Strukturieren der dritten unstrukturierten amorphen Initiierungsschicht, um die ferroelektrische Speichervorrichtung herzustellen.
Verfahren zum Herstellen eines integrierten Chips mit den folgenden Schritten: Herstellen eines oder mehrerer unterer Interconnects in einer oder mehreren unteren Zwischenschichtdielektrikum-Schichten über einem Substrat; Herstellen einer unteren Isolationsstruktur über der einen oder den mehreren unteren Zwischenschichtdielektrikum-Schichten, wobei die untere Isolationsstruktur Seitenwände aufweist, die eine Öffnung definieren, die sich durch die untere Isolationsstruktur erstreckt; Herstellen einer unteren Elektrodenschicht über der unteren Isolationsstruktur; Herstellen einer unstrukturierten amorphen Initiierungsschicht über der unteren Elektrodenschicht, wobei die unstrukturierte amorphe Initiierungsschicht eine amorphe Phase aufweist; Herstellen einer ferroelektrischen Materialzwischenschicht, die eine Oberseite der unstrukturierten amorphen Initiierungsschicht kontaktiert, wobei die unstrukturierte amorphe Initiierungsschicht so konfiguriert ist, dass sie bewirkt, dass die herzustellende ferroelektrische Materialzwischenschicht eine im Wesentlichen amorphe Phase zwischen äußersten Seitenwänden der ferroelektrischen Materialzwischenschicht aufweist; Durchführen eines Temperprozesses, der so konfiguriert ist, dass die ferroelektrische Materialzwischenschicht aus der amorphen Phase in eine ferroelektrische Materialschicht mit einer kristallinen Phase umgewandelt wird; Herstellen einer oberen Elektrodenschicht über der ferroelektrischen Materialschicht; Durchführen eines oder mehrerer Strukturierungsprozesse auf der oberen Elektrodenschicht, der ferroelektrischen Materialschicht, der unstrukturierten amorphen Initiierungsschicht und der unteren Elektrodenschicht, um eine ferroelektrische Speichervorrichtung herzustellen; Herstellen einer oberen Zwischenschichtdielektrikum-Schicht über der unteren Isolationsstruktur; und Herstellen eines oberen Interconnects, das sich durch die obere Zwischenschichtdielektrikum-Schicht erstreckt, um die ferroelektrische Speichervorrichtung zu kontaktieren.
Verfahren nach Anspruch 10, wobei die kristalline Phase eine orthorhombische kristalline Phase ist.
Verfahren nach Anspruch 10 oder 11, wobei die unstrukturierte amorphe Initiierungsschicht ein erstes Material aufweist, das eine erste Kristallisationstemperatur hat, und die ferroelektrische Materialzwischenschicht ein zweites Material aufweist, das eine zweite Kristallisationstemperatur hat, die kleiner als die erste Kristallisationstemperatur ist.
Verfahren nach einem der Ansprüche 10 bis 12, das weiterhin Folgendes umfasst: Herstellen der unteren Elektrodenschicht, der unstrukturierten amorphen Initiierungsschicht und der ferroelektrischen Materialzwischenschicht entlang den Seitenwänden der unteren Isolationsstruktur.
Verfahren nach einem der Ansprüche 10 bis 13, wobei die unstrukturierte amorphe Initiierungsschicht Siliziumoxid, Tantaloxid, Aluminiumoxid, Yttriumoxid, Gadoliniumoxid, Lanthanoxid oder Strontiumoxid aufweist.
Verfahren nach einem der Ansprüche 10 bis 14, wobei die unstrukturierte amorphe Initiierungsschicht Siliziumnitrid, Tantalnitrid oder Aluminiumnitrid aufweist.
Verfahren nach einem der Ansprüche 10 bis 15, wobei die unstrukturierte amorphe Initiierungsschicht sich kontinuierlich von einer Unterseite, die die untere Elektrodenschicht kontaktiert, bis zu einer Oberseite, die die ferroelektrische Materialzwischenschicht kontaktiert, erstreckt.
Verfahren nach einem der Ansprüche 10 bis 16, wobei die unstrukturierte amorphe Initiierungsschicht bis zu einer Dicke von weniger als oder gleich etwa 30 Ängström hergestellt wird.
Integrierter Chip mit: einer unteren Elektrode mit einem ersten Metall, angeordnet über einem Substrat; einer oberen Elektrode mit einem zweiten Metall, angeordnet über der unteren Elektrode; einer ferroelektrischen Datenspeicherstruktur, die zwischen der unteren Elektrode und der oberen Elektrode angeordnet ist, wobei die ferroelektrische Datenspeicherstruktur eine ferroelektrische Schaltschicht und eine amorphe Initiierungsschicht, die die ferroelektrische Schaltschicht von der unteren Elektrode trennt, aufweist; wobei die amorphe Initiierungsschicht eine Struktur hat, die so konfiguriert ist, dass sie eine kristalline Phase der ferroelektrischen Schaltschicht beeinflusst; und wobei die ferroelektrische Schaltschicht eine im Wesentlichen gleichmäßige orthorhombische kristalline Phase aufweist, die sich zwischen äußersten Oberflächen der ferroelektrischen Schaltschicht erstreckt.
Integrierter Chip nach Anspruch 18, der weiterhin Folgendes aufweist: ein oder mehrere untere Interconnects, die in einer oder mehreren unteren Zwischenschichtdielektrikum-Schichten über dem Substrat angeordnet sind; eine untere Isolationsstruktur, die über der einen oder den mehreren unteren Zwischenschichtdielektrikum-Schichten angeordnet ist, wobei die untere Isolationsstruktur eine oder mehrere Seitenwände aufweist, die eine Öffnung definieren, die sich durch die untere Isolationsstruktur erstreckt; und wobei die amorphe Initiierungsschicht direkt zwischen der einen oder den mehreren Seitenwänden der unteren Isolationsstruktur angeordnet ist.
Integrierter Chip nach Anspruch 18 oder 19, wobei die ferroelektrische Datenspeicherstruktur eine zweite amorphe Initiierungsschicht aufweist, die durch die ferroelektrische Schaltschicht von der amorphen Initiierungsschicht getrennt ist.