DE102021116450B3

DE102021116450B3 - Delay stage, delay circuit and method

Info

Publication number: DE102021116450B3
Application number: DE102021116450.8A
Authority: DE
Inventors: Oleg VITRENKO
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2021-06-25
Filing date: 2021-06-25
Publication date: 2022-10-20
Anticipated expiration: 2041-06-26

Abstract

Es werden Verzögerungsstufen, Verzögerungsschaltungen mit derartigen Verzögerungsstufen sowie entsprechende Verfahren dargestellt. Eine Verzögerungsstufe weist einen ersten Eingang (13), einen zweiten Eingang (14), einen ersten Ausgang (15) und einen zweiten Ausgang (16) auf. Der erste Eingang 13 ist mit einem Steueranschluss eines ersten Transistors (17) verbunden, und der zweite Eingang (14) ist mit einem Steueranschluss eines zweiten Transistors (18) verbunden. Ein dritter Transistor (19) ist zwischen den ersten Ausgang (15) und einen Lastanschluss des zweiten Transistors (18) geschaltet, und ein vierter Transistor (110) ist zwischen den zweiten Ausgang (16) und einen Lastanschluss des ersten Transistors (17) geschaltet.Delay stages, delay circuits with such delay stages and corresponding methods are presented. A delay stage has a first input (13), a second input (14), a first output (15) and a second output (16). The first input 13 is connected to a control terminal of a first transistor (17) and the second input (14) is connected to a control terminal of a second transistor (18). A third transistor (19) is connected between the first output (15) and a load terminal of the second transistor (18), and a fourth transistor (110) is connected between the second output (16) and a load terminal of the first transistor (17). .

Description

TECHNISCHES GEBIETTECHNICAL AREA

Die vorliegende Anmeldung betrifft Verzögerungsstufen, Verzögerungsschaltungen und entsprechende VerfahrenThe present application relates to delay stages, delay circuits and corresponding methods

HINTERGRUNDBACKGROUND

Verzögerungsschaltungen werden bei verschiedenen Anwendungen benutzt, um Signale zu verzögern. Dies kann beispielsweise benötigt werden, um unterschiedliche Signallaufzeiten auszugleichen. Eine übliche Art, derartige Verzögerungsschaltungen zu implementieren, ist es, einen CMOS-Inverter oder mehrere hintereinander geschaltete CMOS-Inverter zu verwenden. Eine Verzögerung der Verzögerungsschaltung ergibt sich dann daraus, dass parasitäre Kapazitäten der für die Inverter verwendeten Transistoren geladen oder entladen werden müssen, wenn ein Signalwechsel eines Eingangssignals vorliegt, was zu entsprechenden Verzögerungen führt. Je mehr derartige Inverter hintereinander geschaltet werden, desto größer ist die Verzögerung der Verzögerungsschaltung.Delay circuits are used in various applications to delay signals. This can be required, for example, to compensate for different signal propagation times. A common way of implementing such delay circuits is to use a CMOS inverter or multiple CMOS inverters connected in series. A delay in the delay circuit then results from the fact that parasitic capacitances of the transistors used for the inverters have to be charged or discharged when there is a signal change in an input signal, which leads to corresponding delays. The more such inverters are connected in series, the greater the delay of the delay circuit.

Die Gate-Source-Spannung aktiver Transistoren (das heißt eingeschalteter Transistoren) beträgt dabei üblicherweise im Wesentlichen eine volle Versorgungsspannung, zum Beispiel VDD. Dies führt unter anderem zu einem vergleichsweise hohen Stromverbrauch. Gerade bei mobilen Anwendungen, die mittels einer wiederaufladbaren Batterie betrieben werden, ist jedoch ein möglichst niedriger Stromverbrauch wünschenswert.In this case, the gate-source voltage of active transistors (that is to say switched-on transistors) is usually essentially a full supply voltage, for example VDD. This leads, among other things, to a comparatively high power consumption. However, the lowest possible power consumption is desirable, particularly in the case of mobile applications that are operated using a rechargeable battery.

Die DE 198 00 776 C1 offenbart eine verzögerungsstufe mit vier Transistoren.the DE 198 00 776 C1 discloses a four transistor delay stage.

Die US 5 081 380 A offenbart kaskadierte Verzögerungsschaltungen.the U.S. 5,081,380 A discloses cascaded delay circuits.

KURZFASSUNGSHORT VERSION

Es werden eine Verzögerungsschaltung nach Anspruch 1 oder 5, ein Verfahren zum Verzögern eines Signals nach Anspruch 10 sowie ein Herstellungsverfahren nach Anspruch 11 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.A delay circuit according to claim 1 or 5, a method of delaying a signal according to claim 10 and a manufacturing method according to claim 11 are provided. The dependent claims define further embodiments.

Es wird eine Verzögerungsschaltung bereitgestellt, aufweisend:

einen Signaleingang,
einen Signalausgang,
N Verzögerungsstufen wie unten erläutert, wobei N ≥ 1 ist und wobei:
- - der Signaleingang mit dem ersten Eingang und dem zweiten Eingang einer ersten Verzögerungsstufe der N Verzögerungsstufen gekoppelt ist,
- - für jede m-te Verzögerungsstufe außer einer N-ten Verzögerungsstufe der N Verzögerungsstufen der erste Ausgang der m-ten Verzögerungsstufe mit dem ersten Eingang einer m+1-ten Verzögerungsstufe und der zweite Ausgang der m-ten Verzögerungsstufe mit dem zweiten Eingang der m+1-ten Verzögerungsstufe gekoppelt ist, und
- - der erste Ausgang der N-ten Verzögerungsstufe mit einem Steuereingang eines ersten Ausgangstransistors gekoppelt ist, der zweite Ausgang der N-ten Verzögerungsstufe mit dem Steuereingang eines zweiten Ausgangstransistors gekoppelt ist, wobei ein erster Lastanschluss des ersten Ausgangstransistors mit der ersten Versorgungsspannung zu koppeln ist, wobei ein erster Lastanschluss des zweiten Ausgangstransistors mit der zweiten Versorgungsspannung zu koppeln ist und wobei ein zweiter Lastanschluss des ersten Ausgangstransistors und ein zweiter Lastanschluss des zweiten Ausgangstransistors mit dem Signalausgang gekoppelt sind.

There is provided a delay circuit, comprising:

a signal input,
a signal output,
N stages of delay as explained below, where N ≥ 1 and where:
- - the signal input is coupled to the first input and the second input of a first delay stage of the N delay stages,
- - for each mth delay stage other than an Nth delay stage of the N delay stages, the first output of the mth delay stage to the first input of an m+1th delay stage and the second output of the mth delay stage to the second input of the m +1-th delay stage is coupled, and
- - the first output of the Nth delay stage is coupled to a control input of a first output transistor, the second output of the Nth delay stage is coupled to the control input of a second output transistor, wherein a first load terminal of the first output transistor is to be coupled to the first supply voltage, wherein a first load terminal of the second output transistor is to be coupled to the second supply voltage and wherein a second load terminal of the first output transistor and a second load terminal of the second output transistor are coupled to the signal output.

Gemäß einer ersten Alternative weisen die Verzögerungsstufen jeweils auf:

einen ersten Transistor, wobei ein Steuereingang des ersten Transistors mit einem ersten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des ersten Transistors mit einer ersten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des ersten Transistors mit einem ersten Ausgang der Verzögerungsstufe gekoppelt ist,
einen zweiten Transistor, wobei ein Steuereingang des zweiten Transistors mit einem zweiten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des zweiten Transistors mit einer zweiten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des zweiten Transistors mit einem zweiten Ausgang der Verzögerungsstufe gekoppelt ist,
einen dritten Transistor, wobei ein erster Lastanschluss des dritten Transistors mit dem ersten Ausgang gekoppelt ist und ein zweiter Lastanschluss des dritten Transistors mit dem zweiten Lastanschluss des zweiten Transistors gekoppelt ist, und
einen vierten Transistor, wobei ein erster Lastanschluss des vierten Transistors mit dem zweiten Ausgang gekoppelt ist und ein zweiter Lastanschluss des vierten Transistors mit dem zweiten Lastanschluss des ersten Transistors gekoppelt ist.

According to a first alternative, the delay stages each have:

a first transistor, wherein a control input of the first transistor is coupled to a first input of the delay stage, a first load input of the first transistor is to be coupled to a first supply voltage, and a second load terminal of the first transistor is coupled to a first output of the delay stage,
a second transistor, wherein a control input of the second transistor is coupled to a second input of the delay stage, a first load input of the second transistor is to be coupled to a second supply voltage, and a second load terminal of the second transistor is coupled to a second output of the delay stage,
a third transistor, wherein a first load terminal of the third transistor is coupled to the first output and a second load terminal of the third transistor is coupled to the second load terminal of the second transistor, and
a fourth transistor, wherein a first load terminal of the fourth transistor is coupled to the second output and a second load terminal of the fourth transistor is coupled to the second load terminal of the first transistor is coupled.

Gemäß einer zweiten Alternative weisen die Verzögerungsstufen jeweils auf:

einen ersten Transistor, wobei ein Steuereingang des ersten Transistors mit einem ersten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des ersten Transistors mit einer ersten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des ersten Transistors mit einem ersten Ausgang der Verzögerungsstufe gekoppelt ist,
einen zweiten Transistor, wobei ein Steuereingang des zweiten Transistors mit einem zweiten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des zweiten Transistors mit einer zweiten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des zweiten Transistors mit einem zweiten Ausgang der Verzögerungsstufe gekoppelt ist,
eine erste Einrichtung zum Erzeugen eines Spannungsabfalls, die zwischen dem ersten Ausgang und dem zweiten Lastanschluss des zweiten Transistors gekoppelt ist, und
eine zweite Einrichtung zum Erzeugen eines Spannungsabfalls, die zwischen dem zweiten Ausgang und dem zweiten Lastanschluss des ersten Transistors gekoppelt ist.

According to a second alternative, the delay stages each have:

a first transistor, wherein a control input of the first transistor is coupled to a first input of the delay stage, a first load input of the first transistor is to be coupled to a first supply voltage, and a second load terminal of the first transistor is coupled to a first output of the delay stage,
a second transistor, wherein a control input of the second transistor is coupled to a second input of the delay stage, a first load input of the second transistor is to be coupled to a second supply voltage, and a second load terminal of the second transistor is coupled to a second output of the delay stage,
first means for generating a voltage drop coupled between the first output and the second load terminal of the second transistor, and
second means for creating a voltage drop coupled between the second output and the second load terminal of the first transistor.

Gemäß einem zweiten Aspekt wird ein Verfahren zum Verzögern eines Signals bereitgestellt, umfassend:

Zuführen des Signals an den Signaleingang der obigen Verzögerungsschaltung, und Abgreifen eines verzögerten Signals von dem Signalausgang der Verzögerungsschaltung.
Gemäß einem dritten Aspekt wird ein Verfahren zur Herstellung der obigen Verzögerungsschaltung bereitgestellt.

According to a second aspect there is provided a method for delaying a signal, comprising:

Supplying the signal to the signal input of the above delay circuit, and taking out a delayed signal from the signal output of the delay circuit.
According to a third aspect, there is provided a method of manufacturing the above delay circuit.

Die obige Kurzfassung dient lediglich als kurzer Überblick über manche Ausführungsformen und ist nicht als einschränkend auszulegen.The summary above is provided only as a brief overview of some embodiments and should not be construed as limiting.

Figurenlistecharacter list

1 12 is a circuit diagram of a delay stage for use in example embodiments.
2 12 is a circuit diagram of a delay circuit according to an embodiment.
3 12 is a diagram illustrating the operation of the delay circuit of FIG 2 .
4 12 is a diagram showing the delay circuit of FIG 2 compared to a conventional delay circuit.
5 until 8th 10 are circuit diagrams of delay circuits according to some embodiments.
9 shows a flowchart to illustrate a method for delaying a signal.
10 FIG. 12 shows a flowchart to illustrate a method for manufacturing delay circuits.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Im Folgenden werden verschiedene Ausführungsbeispiele detailliert erläutert. Diese Ausführungsbeispiele dienen lediglich der Veranschaulichung und sind nicht als einschränkend auszulegen. Während spezifische Merkmale (Komponenten, Schritte, Vorgänge, Bauteile etc.) beschrieben werden, können bei anderen Ausführungsbeispielen manche dieser Merkmale weggelassen werden oder durch alternative Merkmale ersetzt werden. Neben den explizit gezeigten und beschriebenen Merkmalen können auch weitere Merkmale, beispielsweise in herkömmlichen Verzögerungsschaltungen verwendete Merkmale, bereitgestellt sein.Various exemplary embodiments are explained in detail below. These embodiments are provided for illustration only and are not to be construed as limiting. While specific features (components, steps, processes, parts, etc.) are described, in other embodiments some of these features may be omitted or replaced with alternative features. In addition to the features explicitly shown and described, further features, for example features used in conventional delay circuits, can also be provided.

Merkmale verschiedener Ausführungsbeispiele können miteinander kombiniert werden, solange nichts anderes angegeben ist. Variationen und Abwandlungen, die für eines der Ausführungsbeispiele beschrieben werden, sind auch auf andere Ausführungsbeispiele anwendbar und werden daher nicht wiederholt erläutert.Features of different exemplary embodiments can be combined with one another unless otherwise stated. Variations and modifications that are described for one of the exemplary embodiments can also be applied to other exemplary embodiments and are therefore not explained repeatedly.

Im Folgenden werden Verzögerungsstufen und Verzögerungsschaltungen beschrieben. Eine Verzögerungsschaltung enthält dabei eine oder mehrere Verzögerungsstufen, und die Anzahl der Verzögerungsstufen bestimmt (neben den Eigenschaften der Verzögerungsstufe selbst), wie stark ein Eingangssignal verzögert wird. Die Verzögerungsstufen enthalten dabei Transistoren.Delay stages and delay circuits are described below. A delay circuit contains one or more delay stages, and the number of delay stages determines (in addition to the properties of the delay stage itself) how much an input signal is delayed. The delay stages contain transistors.

Allgemein werden Transistoren als einen Steueranschluss und zwei Lastanschlüsse aufweisend beschrieben. Durch Anlegen eines entsprechenden Signals an den Steueranschluss kann eine Leitfähigkeit des Transistors zwischen den Lastanschlüssen gesteuert werden. Ein Transistor wird dabei als aus oder inaktiv bezeichnet, wenn er im Wesentlichen eine elektrische Isolation (gegebenenfalls bis auf unvermeidbare geringfügige Leckströme) zwischen den Lastanschlüssen bereitstellt, und als ein oder aktiv beschrieben, wenn er eine niederohmige Verbindung mit einem sogenannten Ein-Widerstand Ron zwischen den Lastanschlüssen bereitstellt. Transistoren können auch nur teilweise eingeschaltet und somit nicht vollständig eingeschaltet sein, so dass ein verglichen mit dem vollständig eingeschalteten Zustand erhöhter Widerstand zwischen den Lastanschlüssen vorliegt.In general, transistors are described as having a control terminal and two load terminals. A conductivity of the transistor between the load terminals can be controlled by applying a corresponding signal to the control terminal. A transistor is described as off or inactive if it essentially provides electrical isolation (possibly apart from unavoidable minor leakage currents) between the load terminals, and as on or active if it has a low-impedance connection with a so-called on- Provides resistance Ron between the load terminals. Transistors can also be only partially on and thus not fully on, so that there is increased resistance between the load terminals compared to the fully on state.

Transistoren können beispielsweise als Feldeffekttransistoren wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), als Bipolartransistoren oder als Bipolartransistoren mit isoliertem Gate (IGBT; insulated gate bipolar transistor) implementiert werden. Im Falle von Feldeffekttransistoren wie MOSFETs entspricht der Gate-Anschluss dem Steueranschluss und die Source- und Drain-Anschlüsse entsprechen den Lastanschlüssen. Im Falle von Bipolartransistoren entspricht der Basisanschluss dem Steueranschluss, und die Emitter-und Kollektor-Anschlüsse entsprechen den Lastanschlüssen. Im Falle von Bipolartransistoren mit isoliertem Gate entspricht der Gate-Anschluss dem Steueranschluss, und die Emitter-und Kollektor-Anschlüsse entsprechen den Lastanschlüssen. Transistoren können auch aus mehreren Transistorzellen aufgebaut sein, um eine höhere Spannungs- oder Stromfestigkeit zu erreichen, das heißt im Wesentlichen aus mehreren parallel oder in Reihe geschalteten Einzeltransistoren bestehen.Transistors can be implemented, for example, as field effect transistors such as metal oxide semiconductor field effect transistors (MOSFETs), as bipolar transistors, or as insulated gate bipolar transistors (IGBT). In the case of field effect transistors such as MOSFETs, the gate terminal corresponds to the control terminal and the source and drain terminals correspond to the load terminals. In the case of bipolar transistors, the base terminal corresponds to the control terminal and the emitter and collector terminals correspond to the load terminals. In the case of insulated gate bipolar transistors, the gate terminal corresponds to the control terminal and the emitter and collector terminals correspond to the load terminals. Transistors can also be made up of a number of transistor cells in order to achieve higher voltage or current resistance, that is to say essentially consist of a number of individual transistors connected in parallel or in series.

Transistoren können verschiedene Leitfähigkeitstypen aufweisen, z.B. n-Kanal-Transistoren oder P-Kanal-Transistoren (zum Beispiel einen NMOS und PMOS) im Falle von Feldeffekttransistoren oder PNP- oder NPN-Transistoren im Falle von Bipolartransistoren.Transistors can be of different conductivity types, e.g., n-channel transistors or p-channel transistors (e.g., an NMOS and PMOS) in the case of field effect transistors, or PNP or NPN transistors in the case of bipolar transistors.

Während in den folgend beschriebenen Ausführungsbeispielen Feldeffekttransistoren, insbesondere in CMOS (complementary MOS) -Technik implementierte Feldeffekttransistoren, als Beispiele verwendet werden, ist dies nicht als einschränkend auszulegen.While field effect transistors, in particular field effect transistors implemented in CMOS (complementary MOS) technology, are used as examples in the exemplary embodiments described below, this should not be interpreted as limiting.

Die 1 zeigt ein Schaltungsdiagramm einer Verzögerungsstufe 10 zur Verwendung in Ausführungsbeispielen. Die Verzögerungsstufe 10 weist einen ersten Eingang 13, einen zweiten Eingang 14, einen ersten Ausgang 15 und einen zweiten Ausgang 16 auf. An dem ersten Ausgang 15 wird ein Signal fbp0 ausgegeben, und an dem zweiten Ausgang 16 wird ein Signal fbn0 ausgegeben.the 1 FIG. 10 shows a circuit diagram of a delay stage 10 for use in exemplary embodiments. The delay stage 10 has a first input 13 , a second input 14 , a first output 15 and a second output 16 . A signal fbp0 is output at the first output 15 and a signal fbn0 is output at the second output 16 .

Die Verzögerungsstufe 10 weist weiter einen PMOS-Transistor 17 als Beispiel für einen ersten Transistor und einen NMOS-Transistor 18 als Beispiel für einen zweiten Transistor auf. Ein Gate-Anschluss des PMOS-Transistors 17 ist mit dem ersten Eingang 14 verbunden, ein Source-Anschluss des PMOS-Transistors 17 ist mit einer ersten Versorgungsspannung 11, beispielsweise VDD, verbunden, und ein Drain-Anschluss des ersten Transistors 13 ist mit dem ersten Ausgang 15 verbunden. Des Weiteren ist ein Gate-Anschluss des NMOS-Transistors 18 mit dem zweiten Eingang 14 verbunden, ein Source-Anschluss des NMOS-Transistors 18 ist mit einer zweiten Versorgungsspannung 12, beispielsweise Masse, verbunden, und ein Drain-Anschluss des PMOS-Transistors 18 ist mit dem zweiten Ausgang 16 verbunden.The delay stage 10 further includes a PMOS transistor 17 as an example of a first transistor and an NMOS transistor 18 as an example of a second transistor. A gate of the PMOS transistor 17 is connected to the first input 14, a source of the PMOS transistor 17 is connected to a first supply voltage 11, for example VDD, and a drain of the first transistor 13 is connected to the first output 15 connected. Furthermore, a gate connection of the NMOS transistor 18 is connected to the second input 14, a source connection of the NMOS transistor 18 is connected to a second supply voltage 12, for example ground, and a drain connection of the PMOS transistor 18 is connected to the second output 16.

Zusätzlich weist die Verzögerungsstufe 10 einen PMOS-Transistor 19 und einen NMOS-Transistor 110 auf. Ein Source-Anschluss des PMOS-Transistors 19, der ein Beispiel für einen dritten Transistor ist, ist mit dem ersten Ausgang 15 (und somit auch mit dem Drain-Anschluss des NMOS-Transistors 17) verbunden, und ein Drain-Anschluss des PMOS-Transistors 19 ist mit dem Drain-Anschluss des NMOS-Transistors 18 (und somit auch mit dem zweiten Ausgang 16) verbunden. Ein Drain-Anschluss des NMOS-Transistors 110 ist mit einem Drain-Anschluss des PMOS-Transistors 17 (und somit auch mit dem ersten Ausgang 15) verbunden, und ein Source-Anschluss des NMOS-Transistors 110 ist mit dem zweiten Ausgang 16 (und somit auch mit dem Drain-Anschluss des NMOS-Transistors 18) verbunden. Die Transistoren 17, 18 und/oder die Transistoren 19, 110 können Transistoren mit minimalen Abmessungen der jeweiligen verwendeten Technologie sein (sog. minimum design rule).In addition, the delay stage 10 has a PMOS transistor 19 and an NMOS transistor 110 . A source of the PMOS transistor 19, which is an example of a third transistor, is connected to the first output 15 (and thus also to the drain of the NMOS transistor 17), and a drain of the PMOS Transistor 19 is connected to the drain of the NMOS transistor 18 (and thus also to the second output 16). A drain of the NMOS transistor 110 is connected to a drain of the PMOS transistor 17 (and thus also to the first output 15), and a source of the NMOS transistor 110 is connected to the second output 16 (and thus also connected to the drain of the NMOS transistor 18). The transistors 17, 18 and/or the transistors 19, 110 can be transistors with minimum dimensions for the respective technology used (so-called minimum design rule).

Im Gegensatz zu einem herkömmlichen Inverter als Verzögerungsstufe, welcher typischerweise nur einen NMOS-Transistor und einen PMOS-Transistor aufweist, deren Gate-Anschlüsse zu einem Eingang des Inverters verschaltet sind und bei dem ein Knoten zwischen den Transistoren als Ausgangsknoten dient, sind also zwei Ausgänge bereitgestellt, und es sind zwei zusätzliche Transistoren 19, 110 bereitgestellt.In contrast to a conventional inverter as a delay stage, which typically has only one NMOS transistor and one PMOS transistor whose gate terminals are connected to an input of the inverter and in which a node between the transistors serves as an output node, there are therefore two outputs are provided and two additional transistors 19, 110 are provided.

Die Transistoren 19, 110 bewirken, wie weiter unten näher erläutert wird, insbesondere einen Spannungsabfall, beispielsweise um eine Transistor-Schwellenspannung Vt. Dies kann bei manchen Ausführungsbeispielen zu einer größeren Verzögerung und einem niedrigeren Stromverbrauch führen, wie weiter unten näher erläutert wird. Bei anderen Ausführungsbeispielen können auch andere Schaltungselemente zum Erzeugen eines derartigen Spannungsabfalls verwendet werden, beispielsweise Dioden, Kombinationen von Transistoren und Dioden, Kombinationen von Transistoren und dergleichen.As will be explained in more detail below, the transistors 19, 110 in particular cause a voltage drop, for example by a transistor threshold voltage Vt. In some embodiments, this can lead to greater delay and lower power consumption, as will be explained in more detail below. In other embodiments, other circuit elements may be used to create such a voltage drop, such as diodes, combinations of transistors and diodes, combinations of transistors, and the like.

Eine oder mehrere derartige Verzögerungsstufen 10 können verschaltet werden, um eine Verzögerungsschaltung zu bilden. Beispiele hierfür werden nunmehr unter Bezugnahme auf die 2 bis 8 erläutert.One or more such delay stages 10 can be interconnected to form a delay circuit. Examples of this are now with reference to the 2 until 8th explained.

Die 2 zeigt eine Verzögerungsschaltung 20, welche eine einzige Stufe 10 aufweist. Die Verzögerungsschaltung 20 weist zudem einen Signaleingang 21 zum Empfangen eines Eingangssignals A und einen Signalausgang 22 zum Abgreifen eines verzögerten Signals Z auf.the 2 FIG. 12 shows a delay circuit 20 having a single stage 10. FIG. The delay circuit 20 also has a signal input 21 for receiving an input signal A and a signal output 22 for tapping off a delayed signal Z.

Der Signaleingang 21 ist dabei mit dem ersten Eingang 13 und dem zweiten Eingang 14 der Stufe 10 und somit mit den Gate-Anschlüssen der Transistoren 17, 18 verbunden.The signal input 21 is connected to the first input 13 and the second input 14 of the stage 10 and thus to the gate terminals of the transistors 17, 18.

Der erste Ausgang 15 der Verzögerungsstufe 10 ist mit einem Gate-Anschluss eines PMOS-Ausgangstransistors 23, der als erster Ausgangstransistor dient, verbunden, und der zweite Ausgang 16 der Verzögerungsstufe 10 ist mit einem Gate-Anschluss eines NMOS-Ausgangstransistors 24, der als zweiter Ausgangstransistor dient, verbunden. Ein Source-Anschluss des PMOS-Ausgangstransistors 23 ist mit einer ersten Versorgungsspannung 25, die gleich der ersten Versorgungsspannung 11 ist, verbunden, und ein Source-Anschluss des NMOS-Ausgangstransistors 24 ist mit einer zweiten Versorgungsspannung 26, die gleich der zweiten Versorgungsspannung 12 ist, verbunden. Ein Drain-Anschluss des PMOS-Ausgangstransistors 23 ist mit einem Drain-Anschluss des NMOS-Ausgangstransistors 24 und mit dem Signalausgang 24 verbunden.The first output 15 of the delay stage 10 is connected to a gate terminal of a PMOS output transistor 23 serving as the first output transistor, and the second output 16 of the delay stage 10 is connected to a gate terminal of an NMOS output transistor 24 serving as the second Output transistor is used, connected. A source of the PMOS output transistor 23 is connected to a first supply voltage 25 equal to the first supply voltage 11 and a source of the NMOS output transistor 24 is connected to a second supply voltage 26 equal to the second supply voltage 12 , tied together. A drain of the PMOS output transistor 23 is connected to a drain of the NMOS output transistor 24 and to the signal output 24 .

Des Weiteren sind Gate-Anschlüsse der Transistoren 19, 110 der Verzögerungsstufe 10 mit dem Signalausgang 22 und somit mit den Drain-Anschlüssen der Ausgangstransistoren 23, 24 verbunden.Furthermore, gate connections of the transistors 19, 110 of the delay stage 10 are connected to the signal output 22 and thus to the drain connections of the output transistors 23, 24.

Die Funktionsweise der Verzögerungsschaltung 20 der 2 wird im Folgenden anhand der 3 und 4 näher erläutert.The operation of the delay circuit 20 of 2 will be used in the following based on the 3 and 4 explained in more detail.

Die 3 zeigt Beispiele für die Signale A, fbp0, fbn0 und Z über der Zeit, welche zur Veranschaulichung der Funktionsweise dienen. Eine Kurve 30 zeigt dabei ein Eingangssignal A, welches zu einer Zeit t0 von einem niedrigen auf einen hohen Pegel schaltet, zu einer Zeit t2 von einem hohen auf einen niedrigen Pegel schaltet, und zu einer Zeit t4 wieder von dem niedrigen Pegel auf den hohen Pegel schaltet. Der hohe Pegel entspricht dabei der ersten Versorgungsspannung 11 (z.B. VDD), und der niedrige Pegel entspricht der zweiten Versorgungsspannung 12 (z.B. Masse). Eine Kurve 31 zeigt das Signal fbp0, eine Kurve 32 zeigt das Signal fbn0 und eine Kurve 33 zeigt das Ausgangssignal Z.the 3 shows examples of the signals A, fbp0, fbn0 and Z over time, which serve to illustrate the functionality. A curve 30 shows an input signal A which switches from a low level to a high level at a time t0, from a high level to a low level at a time t2, and again from a low level to a high level at a time t4 switches. In this case, the high level corresponds to the first supply voltage 11 (eg VDD), and the low level corresponds to the second supply voltage 12 (eg ground). A curve 31 shows the signal fbp0, a curve 32 shows the signal fbn0 and a curve 33 shows the output signal Z.

Vor der Zeit t0 ist wie bereits oben erläutert das Signal A auf einem niedrigen Pegel. Die Signale fbp0, fbn0 sind auf einem hohen Pegel, und das Signal Z ist auf einem niedrigen Pegel. In diesem Zustand ist der NMOS-Transistor 110 der Stufe 10 aus, und der PMOS-Transistor 19 der Stufe 10 ist ein.Before the time t0, as already explained above, the signal A is at a low level. The signals fbp0, fbn0 are at a high level and the signal Z is at a low level. In this state, the stage 10 NMOS transistor 110 is off and the stage 10 PMOS transistor 19 is on.

Zu der Zeit t0 geht dann das Eingangssignal A auf einen hohen Pegel, wie oben erwähnt. Dies führt dazu, dass das Signal fbn0 durch den NMOS-Transistor 18, der damit eingeschaltet wird, schnell auf einen niedrigen Pegel gezogen wird. Dies führt dazu, dass der Ausgangstransistor 24, dessen Gate durch fbn0 angesteuert wird, schnell ausgeschaltet wird.Then, at time t0, the input signal A goes high as mentioned above. This results in the signal fbn0 being rapidly pulled low by the NMOS transistor 18 thereby turning on. This causes the output transistor 24, whose gate is being driven by fbn0, to turn off quickly.

Das Signal fbp0 fällt zunächst auf einen Pegel ab, der durch die Drain-Source-Spannung des PMOS-Transistors 19 definiert wird, welche ungefähr der Schwellenspannung Vt des PMOS-Transistors 19 entspricht. Dadurch wird der Ausgangstransistor 23 nicht voll eingeschaltet, und der Pegel des Ausgangssignals Z steigt vergleichsweise langsam an.The signal fbp0 first falls to a level defined by the drain-source voltage of the PMOS transistor 19, which approximately corresponds to the threshold voltage Vt of the PMOS transistor 19. As a result, the output transistor 23 is not fully switched on, and the level of the output signal Z rises comparatively slowly.

Zu einer Zeit t1 übertrifft dann der Pegel des Ausgangssignals Z, der auch an dem Gate-Anschluss des NMOS-Transistors 110 anliegt, die Schwellenspannung des NMOS-Transistors 110. Dadurch beginnt der NMOS-Transistor 110 leitend zu werden, wodurch das Signal fbp0 schnell auf einen niedrigen Pegel fällt und somit den PMOS-Ausgangstransistor 23 voll einschaltet. Dies führt wiederum dazu, dass das Ausgangssignal Z nun vollständig auf einen hohen Pegel geht. Somit ergibt sich eine Verzögerung des Signals, welche etwas größer ist als die Zeitdifferenz t1-t0. Diese Zeitdifferenz wird nicht hauptsächlich von parasitären Kapazitäten wie bei herkömmlichen auf Inverterketten-basierenden Verzögerungsschaltungen bestimmt, sondern maßgeblich auch durch die Wirkung der Transistoren 19, 110, die unter anderem ein volles Einschalten des PMOS-Ausgangstransistors 23 verzögern.Then, at a time t1, the level of the output signal Z, which is also present at the gate terminal of the NMOS transistor 110, exceeds the threshold voltage of the NMOS transistor 110. As a result, the NMOS transistor 110 begins to become conductive, causing the signal fbp0 to rapidly falls to a low level, thus turning the PMOS output transistor 23 fully on. This in turn results in the output signal Z now going all the way to a high level. This results in a delay in the signal that is slightly greater than the time difference t1-t0. This time difference is not primarily determined by parasitic capacitances as in conventional delay circuits based on inverter chains, but also significantly by the effect of the transistors 19, 110, which among other things delay a full turn-on of the PMOS output transistor 23.

Zur Zeit t2 geht dann das Eingangssignal A wiederum auf einen niedrigen Pegel. Dies führt dazu, dass der PMOS-Transistor 17 eingeschaltet wird und er das Signal fbp0 auf einen hohen Pegel zieht. Das Signal fbn0 steigt hingegen zunächst nur auf einen Pegel, der durch die erste Versorgungsspannung 11 minus der Drain-Source-Spannung des PMOS-Transistors 19 definiert ist, was ungefähr der ersten Versorgungsspannung 11 (zum Beispiel VDD) minus der Schwellenspannung Vt des PMOS-Transistors 19 entspricht. Dies führt dazu, dass der Pegel des Ausgangssignals Z nur langsam sinkt, da der Ausgangs-NMOS-Transistor 24 nicht vollständig eingeschaltet ist.Then, at time t2, the input signal A goes low again. This causes PMOS transistor 17 to turn on and pull signal fbp0 high. The signal fbn0, on the other hand, initially only rises to a level defined by the first supply voltage 11 minus the drain-source voltage of the PMOS transistor 19, which is approximately the first supply voltage 11 (e.g. VDD) minus the threshold voltage Vt of the PMOS transistor Transistor 19 corresponds. As a result, the level of the output signal Z decreases only slowly since the output NMOS transistor 24 is not fully switched on.

Zu einer Zeit t3 hat dann der Pegel des Ausgangssignals Z einen Wert unterhalb der ersten Versorgungsspannung 11 minus der Schwellenspannung Vt des PMOS-Transistors 19 erreicht. Dies führt dazu, dass der PMOS Transistor 19 zu leiten beginnt und das Signal fbn0 schnell auf einen hohen Pegel ansteigt. Dies führt wiederum dazu, dass der Ausgangs-NMOS-Transistor 24 vollständig eingeschaltet wird und er das Ausgangssignal Z auf den niedrigen Pegel entsprechend der zweiten Versorgungsspannung 26 (zum Beispiel Masse) zieht. Auch hier folgt das Ausgangssignal Z also dem Eingangssignal A mit einer Verzögerung, die etwas größer als t3 minus t2 ist. Bei entsprechender symmetrischer Dimensionierung der Transistoren ist dabei diese Verzögerung für den Fall, dass das Eingangssignal A von einem hohen Pegel auf einen niedrigen Pegel geht, innerhalb von Toleranzen gleich der Verzögerung, wenn das Eingangssignal A vom niedrigen Pegel auf den hohen Pegel geht.At a time t3, the level of the output signal Z has then reached a value below the first supply voltage 11 minus the threshold voltage Vt of the PMOS transistor 19. FIG. This causes the PMOS transistor 19 to conduct starts and the signal fbn0 quickly rises to a high level. This in turn causes the output NMOS transistor 24 to turn fully on and pull the output signal Z low corresponding to the second supply voltage 26 (e.g., ground). Here, too, the output signal Z follows the input signal A with a delay that is somewhat greater than t3 minus t2. With appropriate symmetrical dimensioning of the transistors, this delay in the event that the input signal A goes from a high level to a low level is equal to the delay within tolerances when the input signal A goes from the low level to the high level.

Zu der Zeit t4 geht das Signal A dann wieder auf einen hohen Pegel, und die Vorgänge bei t0 und t1 wiederholen sich, das heißt die Zeit t4 entspricht im Wesentlichen der Zeit t0 und die Zeit t5 entspricht im Wesentlichen der Zeit t1.Then, at time t4, the signal A goes high again, and the operations at t0 and t1 are repeated, ie, time t4 substantially corresponds to time t0 and time t5 substantially corresponds to time t1.

Zur weiteren Erläuterung sind in der 4 Signale dargestellt, um die Verzögerungsschaltung 20 der 2 mit einer herkömmlichen Verzögerungsschaltung, die auf Invertern aufgebaut ist, zu vergleichen. Die herkömmliche Verzögerungsschaltung, die zu diesem Vergleich herangezogen wurde, enthält dabei drei Inverterstufen zuzüglich einer verstärkenden Ausgangs-Inverterstufe, die eine ähnliche Funktion aufweisen kann wie die Ausgangstransistoren 23, 24 der 2.For further explanation are in the 4 Signals shown to delay circuit 20 of 2 with a conventional delay circuit built on inverters. The conventional delay circuit that was used for this comparison contains three inverter stages plus an amplifying output inverter stage, which can have a similar function to the output transistors 23, 24 of FIG 2 .

Die 4 zeigt ein Beispiel für ein Eingangssignal, entsprechend dem Signal A der 2. Eine Kurve 41 zeigt das Signal fbp0 am Gate-Anschluss des PMOS-Ausgangstransistors 23, und eine Kurve 42 zeigt das Signal fbn0 am Gate-Anschluss des NMOS-Ausgangstransistors 24 der 2. Abweichungen zu den entsprechenden Kurven der 3 ergeben sich dadurch, dass die 3 schematische Kurven zeigt, während die 4 Simulationsbeispiele darstellt.the 4 shows an example of an input signal, corresponding to signal A of 2 . A curve 41 shows the signal fbp0 at the gate of the PMOS output transistor 23, and a curve 42 shows the signal fbn0 at the gate of the NMOS output transistor 24 of FIG 2 . Deviations from the corresponding curves of 3 result from the fact that the 3 shows schematic curves while the 4 represents simulation examples.

Kurven 53 bis 55 zeigen Ausgangssignale der drei Inverterstufen der herkömmlichen Verzögerungsschaltung. Die Kurve 53 zeigt dabei ein Ausgangssignal der ersten Inverterstufe, die Kurve 54 ein Ausgangssignal der zweiten Inverterstufe und die Kurve 55 ein Ausgangssignal der dritten Inverterstufe. Wie ersichtlich wird mit jeder Stufe das Signal invertiert und verzögert, wobei die Größe der Verzögerung hier wie eingangs erläutert von parasitären Kapazitäten der verwendeten Transistoren abhängt.Curves 53 to 55 show output signals of the three inverter stages of the conventional delay circuit. The curve 53 shows an output signal from the first inverter stage, the curve 54 an output signal from the second inverter stage and the curve 55 an output signal from the third inverter stage. As can be seen, the signal is inverted and delayed with each stage, the extent of the delay here depending on the parasitic capacitances of the transistors used, as explained at the outset.

Eine Kurve 56 zeigt das Ausgangssignal Z der Verzögerungsschaltung 20, und eine Kurve 57 zeigt das Ausgangssignal der herkömmlichen Verzögerungsschaltung. Wie ersichtlich ist die Flankensteilheit der Kurve 56 geringer als diejenige der Kurve 57. Um eine höhere Flankensteilheit zu erreichen, kann die Verzögerungsschaltung noch einen Puffer am Ausgang aufweisen. Eine entsprechende Verzögerungsschaltung 50 ist in der 5 dargestellt. Abgesehen von einem Puffer 51, der mit dem Signalausgang 22 verbunden ist und aus dem Ausgangssignal Z ein gepuffertes Ausgangssignal Z' erzeugt, entspricht die Verzögerungsschaltung 50 der 5 dabei der Verzögerungsschaltung 20 der 2. Ein derartiger Puffer 51 kann auch bei anderen hier beschriebenen Verzögerungsschaltungen, beispielsweise den unter Bezugnahme auf die 7 bis 9 beschriebenen Verzögerungsschaltungen, verwendet werden.A curve 56 shows the output Z of the delay circuit 20, and a curve 57 shows the output of the conventional delay circuit. As can be seen, the edge steepness of curve 56 is less than that of curve 57. In order to achieve a higher edge steepness, the delay circuit can also have a buffer at the output. A corresponding delay circuit 50 is in the 5 shown. Apart from a buffer 51, which is connected to the signal output 22 and generates a buffered output signal Z' from the output signal Z, the delay circuit 50 corresponds to FIG 5 while the delay circuit 20 of 2 . Such a buffer 51 can also be used in other delay circuits described here, for example those with reference to FIG 7 until 9 described delay circuits can be used.

Eine Kurve 58 zeigt dann das gepufferte Ausgangssignal Z', und eine Kurve 59 zeigt ein entsprechendes gepuffertes Ausgangssignal der herkömmlichen Verzögerungsschaltung. Wie ersichtlich ist die Verzögerung bei der Verzögerungsschaltung 20 sogar etwas höher als bei der herkömmlichen Verzögerungsschaltung, obwohl weniger Transistoren benötigt werden, nämlich acht Transistoren für die herkömmliche Verzögerungsschaltung (zwei Transistoren je Inverterstufe zuzüglich der verstärkenden Ausgangs-Inverterstufe), während die Verzögerungsschaltung 20 nur sechs Transistoren benötigt, die wie erläutert zudem teilweise mit minimalen Abmessungen ausgestaltet sein können.A curve 58 then shows the buffered output signal Z' and a curve 59 shows a corresponding buffered output signal of the conventional delay circuit. As can be seen, the delay in the delay circuit 20 is even slightly higher than in the conventional delay circuit, although fewer transistors are required, namely eight transistors for the conventional delay circuit (two transistors per inverter stage plus the boosting output inverter stage), while the delay circuit 20 only six Transistors required, which can also be partially configured with minimal dimensions, as explained.

Eine Kurve 410 zeigt zudem den Stromverbrauch der Verzögerungsschaltung 20, und eine Kurve 411 zeigt den Stromverbrauch der herkömmlichen Verzögerungsschaltung. Wie ersichtlich ist, ist der Stromverbrauch der herkömmlichen Verzögerungsschaltung höher, so dass bei manchen Ausführungsbeispielen durch die Verwendung der Verzögerungsstufe 10 der Stromverbrauch verringert werden kann.Also, a curve 410 shows the current consumption of the delay circuit 20, and a curve 411 shows the current consumption of the conventional delay circuit. As can be seen, the current consumption of the conventional delay circuit is higher, so that in some embodiments the use of the delay stage 10 can reduce the current consumption.

Zu bemerken ist, dass die Kurven der 3 und 4 lediglich der Veranschaulichung dienen und Signalverläufe je nach Implementierung, z.B. von Transistoren, variieren können.It should be noted that the curves of 3 and 4 are for illustration purposes only and waveforms may vary depending on implementation, such as transistors.

Die Verzögerungsschaltungen 20 und 50 der 2 und 5 weisen jeweils eine Stufe 10 auf. Allgemein können N derartige Stufen verwendet werden, wobei N ≥ 1 ist und wobei im Fall N > 1 mehrere derartige Stufen 10 hintereinandergeschaltet werden. Die 6 bis 8 zeigen Beispiele für N = 2 (6), N = 3 (7) und N = 4 ( 8). Die Verzögerungsstufen sind dabei mit Großbuchstaben nummeriert, das heißt 10A, 10B in 6, 10A, 10B, 10C in 7 und 10A, 10B, 10C und 10D in 8, und auch die Bezugszeichen der einzelnen Transistoren entsprechen denen der 1, wobei jeweils der Großbuchstabe der jeweiligen Stufe (A, B, C, D) zur Unterscheidung angehängt ist.The delay circuits 20 and 50 of 2 and 5 each have a level of 10. In general, N such stages can be used, where N≧1 and where, in the case of N>1, several such stages 10 are connected in series. the 6 until 8th show examples for N = 2 ( 6 ), N = 3 ( 7 ) and N = 4 ( 8th ). The delay stages are numbered with capital letters, i.e. 10A, 10B in 6 , 10A , 10B , 10C in 7 and 10A , 10B , 10C and 10D in 8th , and the reference numerals of the individual transistors correspond to those of 1 , where the capital letter of the respective level (A, B, C, D) is appended for differentiation.

Die Signale fbp, fbn sind ebenfalls durchnummeriert, das heißt fbp0, fbn0 für die erste Stufe, fbp1, fbn1 für die zweite Stufe etc.The signals fbp, fbn are also numbered, i.e. fbp0, fbn0 for the first stage, fbp1, fbn1 for the second stage, etc.

Die Kopplung der Stufen ist wie folgt:

Die jeweils erste Stufe (10A in den 6 bis 8) ist mit dem Signaleingang 21 wie die Stufe 10 der 2 und 5 gekoppelt, das heißt der Signaleingang 21 ist mit dem ersten Eingang 13A und dem zweiten Eingang 14B gekoppelt.

The coupling of the stages is as follows:

The respective first stage (10A in the 6 until 8th ) is connected to the signal input 21 like the stage 10 of 2 and 5 coupled, that is, the signal input 21 is coupled to the first input 13A and the second input 14B.

Die jeweiligen Ausgänge 15, 16 der N-ten Stufe 10 (Stufe 10B in 6, 10C in 7 und 10D in 8) sind mit den Ausgangstransistoren 23, 24 ebenfalls wie die Stufe 10 der 2 und 6 gekoppelt. Für die 2 und 5 ist ja N = 1, so dass die erste Stufe und die N-te-Stufe eben die einzige Stufe 10 sind.The respective outputs 15, 16 of the Nth stage 10 (stage 10B in 6 , 10C in 7 and 10D in 8th ) are with the output transistors 23, 24 also like the stage 10 of 2 and 6 coupled. For the 2 and 5 is N = 1, so that the first level and the Nth level are the only level 10.

Für alle Stufen außer der N-ten-Stufe (im Falle der 2 und 5 also für keine Stufe, da es hier ja nur N = 1 ist und es somit nur N-te Stufe gleich der ersten Stufe gibt) gilt zudem die folgende Kopplung:

Der jeweilige erste Ausgang 15 der Stufe ist mit dem jeweiligen ersten Eingang 13 der folgenden Stufe gekoppelt,
zum Beispiel der erste Ausgang 15A mit dem ersten Eingang 13B, der jeweilige zweite Ausgang 16 ist mit dem jeweiligen zweiten Eingang 14 der nachfolgenden Stufe gekoppelt (beispielsweise der zweite Ausgang 16A mit dem zweiten Eingang 14 B), der Gate-Anschluss des jeweiligen PMOS-Transistors 19 ist mit dem zweiten Lastanschluss des jeweiligen PMOS-Transistors 17 der folgenden Stufe gekoppelt (beispielsweise der Gate-Anschluss des PMOS-Transistors 19A mit dem zweiten Lastanschluss des PMOS-Transistors 17B), und
der Gate-Anschluss des jeweiligen EMOS-Transistors 110 ist mit dem zweiten Lastanschluss des jeweiligen NMOS-Transistors 18 der folgenden Stufe gekoppelt (beispielsweise der Gate-Anschluss des NMOS-Transistors 110A mit dem zweiten Lastanschluss des NMOS-Transistors 18B).

For all stages except the Nth stage (in the case of the 2 and 5 i.e. for no stage, since there is only N = 1 here and there is therefore only an Nth stage equal to the first stage), the following coupling also applies:

The respective first output 15 of the stage is coupled to the respective first input 13 of the following stage,
for example the first output 15A to the first input 13B, the respective second output 16 is coupled to the respective second input 14 of the subsequent stage (e.g. the second output 16A to the second input 14B), the gate connection of the respective PMOS Transistor 19 is coupled to the second load terminal of the respective PMOS transistor 17 of the following stage (e.g. the gate terminal of PMOS transistor 19A to the second load terminal of PMOS transistor 17B), and
the gate of each EMOS transistor 110 is coupled to the second load terminal of each NMOS transistor 18 of the following stage (e.g., the gate of NMOS transistor 110A to the second load terminal of NMOS transistor 18B).

Wie aus den 3 und 4 ersichtlich weist die Verzögerungsstufe 10 invertierende Eigenschaften auf, das heißt wenn das Signal A von einem niedrigen auf einen hohen Pegel geht, gehen die Signale fbp0, fbn0 (mit unterschiedlicher Verzögerung) auf einen niedrigen Pegel und umgekehrt. Zudem weisen auch die Ausgangstransistoren 23, 24 die Eigenschaften eines Inverters auf. Dies führt dazu, dass Verzögerungsschaltungen mit einer ungeraden Anzahl von Stufen 10 und den Ausgangstransistoren 23, 24 insgesamt nicht invertierend sind, das heißt von den dargestellten Beispielen sind die Verzögerungsschaltungen 20, 50 und 70 nicht invertierend. Bei einer geraden Anzahl von Verzögerungsstufen 10 und den Ausgangstransistoren 23, 24 ist die jeweilige Verzögerungsschaltung hingegen invertierend, was von den dargestellten Beispielen auf die Verzögerungsschaltungen 60 und 80 zutrifft. Zu bemerken ist, dass ein Puffer wie der Puffer 51 in manchen Fällen zusätzlich invertierende Eigenschaften aufweisen kann, das heißt die obige Betrachtung gilt für das Signal Z an dem Signalausgang 22 und kann durch einen nachfolgenden Puffer oder andere nachfolgende Schaltungsteile noch geändert werden.How from the 3 and 4 as can be seen, the delay stage 10 has inverting properties, i.e. when the signal A goes from a low level to a high level, the signals fbp0, fbn0 (with different delays) go low and vice versa. In addition, the output transistors 23, 24 also have the properties of an inverter. As a result, delay circuits with an odd number of stages 10 and the output transistors 23, 24 are all non-inverting, i.e. of the examples shown, the delay circuits 20, 50 and 70 are non-inverting. With an even number of delay stages 10 and the output transistors 23, 24, however, the respective delay circuit is inverting, which applies to the delay circuits 60 and 80 of the examples shown. It should be noted that a buffer such as buffer 51 can also have inverting properties in some cases, ie the above consideration applies to signal Z at signal output 22 and can still be changed by a subsequent buffer or other subsequent circuit parts.

Die dargestellten Verzögerungsschaltungen können dann zum Verzögern von Signalen verwendet werden. Die 9 zeigt ein Flussdiagramm eines Verfahrens gemäß einem entsprechenden Ausführungsbeispiel.The delay circuits shown can then be used to delay signals. the 9 shows a flowchart of a method according to a corresponding embodiment.

Bei 90 umfasst das Verfahren ein Anlegen eines Eingangssignals an den Signaleingang einer Verzögerungsschaltung, wie beispielsweise des Eingangssignals A an dem Signaleingang 21 der oben beschriebenen Verzögerungsschaltungen. Bei 91 umfasst das Verfahren ein Abgreifen eines entsprechenden verzögerten Signals von einem Signalausgang der jeweiligen Verzögerungsschaltung, beispielsweise des Signals Z von den Signalausgängen 22 der Verzögerungsschaltungen (gegebenenfalls noch modifiziert durch einen nachgeschalteten Puffer wie den Puffer 51).At 90, the method includes applying an input signal to the signal input of a delay circuit, such as the input signal A at the signal input 21 of the delay circuits described above. At 91, the method includes tapping a corresponding delayed signal from a signal output of the respective delay circuit, for example the signal Z from the signal outputs 22 of the delay circuits (possibly modified by a downstream buffer such as the buffer 51).

Die 10 zeigt ein Flussdiagramm zur Veranschaulichung eines Herstellungsverfahrens für entsprechende Verzögerungsschaltungen. Das Verfahren der 10 kann dazu verwendet werden, die oben beschriebenen Verzögerungsschaltungen herzustellen, und wird unter Bezugnahme auf diese beschrieben.the 10 shows a flowchart to illustrate a manufacturing method for corresponding delay circuits. The procedure of 10 can be used to make the delay circuits described above and will be described with reference to them.

Bei 1001 umfasst das Verfahren ein Bereitstellen der Transistoren für die Stufe oder die Stufen der Verzögerungsschaltung sowie für Ausgangstransistoren, beispielsweise der Transistoren 17, 18, 19 und 110 der jeweiligen Stufen sowie der Ausgangstransistoren 23 und 24. Dies kann durch Ausbilden entsprechender Strukturen in ein und/oder auf einem Halbleitersubstrat geschehen. Bei 1002 umfasst das Verfahren dann Einkoppeln der Transistoren zu den Stufen wie in 1 gezeigt sowie Einkoppeln der Stufen untereinander wie ebenfalls oben erläutert. Dies kann beispielsweise in entsprechenden Metalllagen auf dem Halbleitersubstrat erfolgen. Die Herstellung kann dabei insbesondere in CMOS-Technik erfolgen.At 1001, the method includes providing the transistors for the stage or stages of the delay circuit and for output transistors, for example the transistors 17, 18, 19 and 110 of the respective stages and the output transistors 23 and 24. This can be done by forming corresponding structures in and /or happen on a semiconductor substrate. At 1002, the method then includes coupling the transistors to the stages as in FIG 1 shown and coupling the stages to each other as also explained above. This can be done, for example, in corresponding metal layers on the semiconductor substrate. In this case, production can take place in particular using CMOS technology.

Claims

A delay circuit (20; 50; 60; 70; 80) comprising: a signal input (21), a signal output (22), N delay stages (10), where N is greater than or equal to 1, and each of the N delay stages (10) has: a first transistor (17), wherein a control input of the first transistor (17) is coupled to a first input (13) of the delay stage (10), a first load input of the first transistor (17) is to be coupled to a first supply voltage (11). , and a second load terminal of the first transistor (17) is coupled to a first output (15) of the delay stage (10), a second transistor (18), wherein a control input of the second transistor (18) is coupled to a second input (14) of the delay stage (10), a first load input of the second transistor (18) is to be coupled to a second supply voltage (12). , and a second load terminal of the second transistor (18) is coupled to a second output (16) of the delay stage (10), a third transistor (19), a first load terminal of the third transistor (19) being coupled to the first output (15) and a second load terminal of the third transistor (19) being coupled to the second load terminal of the second transistor (18), and a fourth transistor (110), wherein a first load terminal of the fourth transistor (110) is coupled to the second output (16) and a second load terminal of the fourth transistor (110) is coupled to the second load terminal of the first transistor (17), whereby: - the signal input (21) is coupled to the first input (13) and the second input (14) of a first delay stage (10) of the N delay stages (10), - for each mth delay stage (10) except for an Nth delay stage (10) of the N delay stages (10), the first output (15) of the mth delay stage (10) with the first input (13) of an m+1 th delay stage (10) and the second output (16) of the m th delay stage (10) is coupled to the second input (14) of the m+1 th delay stage (10), and - the first output (15) of the Nth delay stage (10) is coupled to a control input of a first output transistor (23), the second output (16) of the Nth delay stage (10) is coupled to the control input of a second output transistor (24) is coupled, wherein a first load terminal of the first output transistor (23) is to be coupled to the first supply voltage or a further first supply voltage (25), wherein a first load terminal of the second output transistor (24) is to be coupled to the second supply voltage or a further second supply voltage (26 ) is to be coupled and wherein a second load connection of the first output transistor (23) and a second load connection of the second output transistor (24) are coupled to the signal output (22).

delay circuit (20; 50; 60; 70; 80). claim 1 wherein the first transistor (17) and the third transistor (19) are of a first conductivity type, and the second transistor (18) and the fourth transistor (110) are of a second conductivity type different from the first conductivity type.

delay circuit (20; 50; 60; 70; 80). claim 1 or 2 , wherein the first transistor (17), the second transistor (18), the third transistor (19) and the fourth transistor (110) are CMOS transistors.

Delay circuit (20; 50; 60; 70; 80) according to any one of Claims 1 until 3 , wherein - the first transistor (17) and the second transistor (18), and/or - the third transistor (19) and the fourth transistor (110) have minimum dimensions.

A delay circuit (20; 50; 60; 70; 80) comprising: a signal input (21), a signal output (22), N delay stages (10), where N is greater than or equal to 1, and wherein each of the N delay stages (10) comprises: a first transistor (17), wherein a control input of the first transistor (17) is coupled to a first input of the delay stage (10), a first load input of the first transistor (17) is to be coupled to a first supply voltage, and a second Load terminal of the first transistor (17) is coupled to a first output of the delay stage (10), a second transistor (18), wherein a control input of the second transistor (18) is coupled to a second input of the delay stage (10), a first load input of the second transistor (18) is to be coupled to a second supply voltage, and a second load terminal of the second transistor (18) is coupled to a second output of the delay stage (10), ei ne first means for generating a voltage drop coupled between the first output and the second load terminal of the second transistor (18), and second means for generating a voltage drop coupled between the second output and the second load terminal of the first transistor tors (17), wherein: - the signal input (21) is coupled to the first input (13) and the second input (14) of a first delay stage (10) of the N delay stages (10), - for each m-th Delay stage (10) except for an Nth delay stage (10) of the N delay stages (10), the first output (15) of the mth delay stage (10) with the first input (13) of an m+1st delay stage (10) and the second output (16) of the mth delay stage (10) is coupled to the second input (14) of the m+1th delay stage (10), and - the first output (15) of the Nth delay stage (10 ) is coupled to a control input of a first output transistor (23), the second output (16) of the Nth delay stage (10) is coupled to the control input of a second output transistor (24), a first load connection of the first output transistor (23) having to couple the first supply voltage or a further first supply voltage (25). ln, wherein a first load connection of the second output transistor (24) is to be coupled to the second supply voltage or to a further second supply voltage (26) and wherein a second load connection of the first output transistor (23) connects a second load connection of the second output transistor (24) to the Signal output (22) are coupled.

delay circuit (20; 50; 60; 70; 80). claim 5 , wherein the first device and the second device are configured to generate a voltage drop from a transistor threshold.

Delay circuit (20; 50; 60; 70; 80) according to any one of Claims 1 until 4 , wherein - for each mth delay stage (10) except for the Nth delay stage (10) of the N delay stages (10), a control terminal of the third transistor (19) of the mth delay stage (10) is connected to the second load terminal of the first transistor (17) of the m+1-th delay stage (10) and a control terminal of the fourth transistor (110) of the m-th delay stage (10) is coupled to the second load terminal of the second transistor (18) of the m+1-th delay stage ( 10) is coupled, and - a control connection of the third transistor (19) of the Nth delay stage (10) and a control connection of the fourth transistor (110) of the Nth delay stage (10) is coupled to the signal output (22).

Delay circuit (20; 50; 60; 70; 80) according to any one of Claims 1 until 7 , further comprising a buffer circuit (51) coupled to the signal output.

Delay circuit (20; 50; 60; 70; 80) according to any one of Claims 1 until 8th , where N is odd to produce a non-inverted delayed signal and N is even to produce an inverted delayed signal.

A method of delaying a signal (A), comprising: applying the signal (A) to the signal input of a delay circuit (20; 50; 60; 70; 80) according to any one of Claims 1 until 9 , and tapping a delayed signal (Z) from the signal output of the delay circuit (20; 50; 60; 70; 80).

Method for manufacturing the delay circuit (20; 50; 60; 70; 80) according to any one of Claims 1 until 9 , comprising: providing the transistors (17, 18, 19, 110) of the N delay stages (10), the first output transistor (23) and the second output transistor (24), and coupling the transistors (17, 18, 19, 110) of N delay stages (10, the first output transistor (23) and the second output transistor (24) to provide the delay circuit (20; 50; 60; 70; 80).