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DE102020201378A1 - Komplementäre feldeffekttransistoren integrierende strukturen und sram-bitzellen - Google Patents

Komplementäre feldeffekttransistoren integrierende strukturen und sram-bitzellen Download PDF

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DE102020201378A1
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nanosheet
gate electrode
drain region
transistor
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DE102020201378.0A
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English (en)
Inventor
Randy W. Mann
Bipul C. Paul
Julien Frougier
Ruilong Xie
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GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
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Publication date
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Abstract

Strukturen und statische RAM-Bitzellen, einschließlich komplementärer Feldeffekttransistoren, und Verfahren zum Bilden solcher Strukturen und Bitzellen. Ein erster komplementärer Feldeffekttransistor weist einen ersten Nanosheet-Speichertransistor, einen zweiten Nanosheet-Speichertransistor, der über den ersten Nanosheet-Speichertransistor gestapelt ist, und eine erste Gate-Elektrode auf, die von dem ersten Nanosheet-Speichertransistor und dem zweiten Nanosheet-Speichertransistor gemeinsam genutzt wird. Ein zweiter komplementärer Feldeffekttransistor weist einen dritten Nanosheet-Speichertransistor, einen vierten Nanosheet-Speichertransistor, der über den dritten Nanosheet-Speichertransistor gestapelt ist, und eine zweite Gate-Elektrode auf, die sich der dritte Nanosheet-Speichertransistor und der vierte Nanosheet-Speichertransistor teilen. Die erste Gate-Elektrode und die zweite Gate-Elektrode sind in einer beabstandeten Anordnung entlang einer Längsachse angeordnet. Alle Gate-Elektroden der SRAM-Bitzelle können in einem 1CPP-Layout angeordnet sein.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Strukturen und SRAM-Bitzellen mit komplementären Feldeffekttransistoren und Verfahren zur Herstellung solcher Strukturen und Bitzellen.
  • Ein statischer RAM (SRAM) kann beispielsweise verwendet werden, um Daten in einem Computersystem zeitweise zu speichern. Eine SRAM-Vorrichtung umfasst eine Anordnung von Bitzellen, in denen jede Bitzelle während des Betriebs ein einzelnes Bit von Daten speichert. Jede SRAM-Bitzelle kann ein 6-Transistor-Design (6T-Design) aufweisen, das ein Paar quer verbundenen Invertern und ein Paar von Zugriffs-Transistoren umfasst, die die Inverter mit komplementären Bitleitungen verbinden. Die beiden Zugriffs-Transistoren werden durch Wortleitungen gesteuert, über die die SRAM-Speicherzelle für Lese- oder Schreibvorgänge ausgewählt wird. Bei einer kontinuierlichen Stromversorgung bleibt der Speicherzustand eines SRAMs erhalten, ohne dass eine Aktualisierung von Daten erforderlich ist.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor umfassen im Allgemeinen Source, Drain und eine Gate-Elektrode, die konfiguriert ist, um einen Strom von Ladungsträgern in einem Kanal, der in einem Halbleiterkörper gebildet ist, zwischen Source und Drain zu schalten. Wenn eine Steuerspannung, die eine bestimmte Schwellenspannung überschreitet, an die Gate-Elektrode angelegt wird, erzeugt der Strom von Ladungsträgern im Kanal zwischen Source und Drain einen Ausgangsstrom der Vorrichtung.
  • Der Körper und der Kanal eines planaren Feldeffekttransistors sind unter der Oberseite eines Substrats angeordnet, auf dem die Gate-Elektrode gelagert ist. Ein Feldeffekttransistor vom Finnentyp (FinFET) stellt eine nicht-planare Vorrichtungsstruktur für einen Feldeffekttransistor dar, die in einer integrierten Schaltung dichter gepackt sein kann als planare Feldeffekttransistoren. Ein FinFET umfasst eine Finne, stark dotierte Source/Drain-Bereiche und eine Gate-Elektrode, die sich um die Finne wickelt. Während des Betriebs bildet sich in der Finne zwischen den Source/Drain-Bereichen ein Kanal für den Strom von Ladungsträgern. Im Vergleich zu planaren Feldeffekttransistoren verbessert die Anordnung zwischen der Gate-Struktur und der Finne die Kontrolle über den Kanal und reduziert den Leckstrom, wenn sich der FinFET in seinem Aus-Zustand befindet. Dies wiederum senkt die Schwellenspannungen im Vergleich zu planaren Feldeffekttransistoren und führt zu einer verbesserten Leistung und einem geringeren Stromverbrauch.
  • Nanosheet-Feldeffekttransistoren wurden als eine fortschrittliche Art von FinFET entwickelt, die eine zusätzliche Erhöhung der Packungsdichte in einer integrierten Schaltung ermöglichen kann. Der Körper eines Nanosheet-Feldeffekttransistors umfasst mehrere Nanosheet-Kanalschichten, die vertikal in einer dreidimensionalen Anordnung gestapelt sind. Abschnitte eines Gatestapels können alle Seiten der einzelnen Nanosheet-Kanalschichten in einer Gate-All-Around-Anordnung umgeben. Die Nanosheet-Kanalschichten sind zunächst in einem Schichtstapel mit Opferschichten aus einem Material (z.B. Silizium-Germanium) angeordnet, das bezüglich dem Material (z.B. Silizium) selektiv geätzt werden kann, das die Nanosheet-Kanalschichten bildet. Die Opferschichten werden geätzt und entfernt, um die Nanosheet-Kanalschichten freizulegen und Räume für die Bildung des Gatestapels zu schaffen.
  • Ein Nanosheet-Feldeffekttransistor kann als Basisstruktur verwendet werden, um einen komplementären Feldeffekttransistor zu bilden. Die Source/Drain-Bereiche eines Nanosheet-Feldeffekttransistors können von den Seitenflächen der Nanosheet-Kanalschichten in Räumen zwischen benachbarten Schichtstapeln in einer Anordnung von Schichtstapeln epitaktisch gewachsen werden. In einem komplementären Feldeffekttransistor werden epitaktische Halbleiterschichten von einer unterschiedlichen Art von Leitfähigkeit mit einer mehrlagigen Anordnung aufgewachsen, um Source/Drain-Bereiche zur Bildung von n- und p-artigen Feldeffekttransistoren bereitzustellen, die mit jedem Schichtstapel von Nanosheet-Kanalschichten verbunden sind.
  • Es sind verbesserte Strukturen und SRAM-Bitzellen einschließlich komplementärer Feldeffekttransistoren und Verfahren zur Bildung solcher Strukturen und Bitzellen erforderlich. Im Allgemeinen bezieht sich die vorliegende Erfindung auf anspruchsvolle Halbleitervorrichtungen, insbesondere auf Halbleitervorrichtungen mit verbesserten Gate-Anschlüssen an Isolationsstrukturen.
  • Zusammenfassung
  • In Ausführungsformen der Erfindung umfasst eine statische RAM (SRAM) -Bitzelle einen ersten Inverter und einen mit dem ersten Inverter querverbundenen zweiten Inverter. Der erste Inverter umfasst einen ersten komplementären Feldeffekttransistor mit einer ersten gemeinsamen Gate-Elektrode und der zweite Inverter umfasst einen zweiten komplementären Feldeffekttransistor mit einer zweiten gemeinsamen Gate-Elektrode. Die SRAM-Bitzelle umfasst ferner einen ersten Durchlass-Gate-Transistor, der mit dem ersten Inverter gekoppelt ist, und einen zweiten Durchlass-Gate-Transistor, der mit dem zweiten Inverter gekoppelt ist. Der erste Durchlass-Gate-Feldeffekttransistor weist eine dritte Gate-Elektrode auf und der zweite Durchlass-Gate-Transistor weist eine vierte Gate-Elektrode auf. Die erste gemeinsame Gate-Elektrode, die zweite gemeinsame Gate-Elektrode, die dritte Gate-Elektrode und die vierte Gate-Elektrode sind in einem Layout mit einem kontaktierten (Poly-) Pitch (1CPP) angeordnet.
  • In Ausführungsformen der Erfindung umfasst eine Struktur eine statische RAM-Bitzelle mit einem ersten komplementären Feldeffekttransistor und einem zweiten komplementären Feldeffekttransistor. Der erste komplementäre Feldeffekttransistor umfasst einen ersten Nanosheet-Speicher-Transistor, einen zweiten Nanosheet-Speicher-Transistor, der über dem ersten Nanosheet-Speicher-Transistor gestapelt ist, und eine erste Gate-Elektrode, die sich der erste Nanosheet-Speicher-Transistor und der zweite Nanosheet-Speicher-Transistor teilen. Der zweite komplementäre Feldeffekttransistor umfasst einen dritten Nanosheet-Speicher-Transistor, einen vierten Nanosheet-Speicher-Transistor, der über dem dritten Nanosheet-Speicher-Transistor gestapelt ist, und eine zweite Gate-Elektrode, die sich der dritte Nanosheet-Speicher-Transistor und der vierte Nanosheet-Speicher-Transistor teilen. Die erste Gate-Elektrode und die zweite Gate-Elektrode sind in einer beabstandeten Anordnung entlang einer Längsachse angeordnet.
  • In Ausführungsformen der Erfindung umfasst ein Verfahren ein Bilden eines ersten Nanosheet-Speicher-Transistors und eines zweiten Nanosheet-Speicher-Transistors, die sich eine erste Gate-Elektrode teilen und die mit dem zweiten Nanosheet-Speicher-Transistor gestapelt sind, der über dem ersten Nanosheet-Speicher-Transistor angeordnet ist, und ein Bilden eines dritten Nanosheet-Speicher-Transistors und eines vierten Nanosheet-Speicher-Transistors, die sich eine zweite Gate-Elektrode teilen und die mit dem über dem dritten Nanosheet-Speicher-Transistor angeordneten vierten Nanosheet-Speicher-Transistor gestapelt sind. Der erste Nanosheet-Speicher-Transistor und der zweite Nanosheet-Speicher-Transistor gehören zu einem ersten komplementären Feldeffekttransistor einer statischen RAM-Bitzelle. Der dritte Nanosheet-Speicher-Transistor und der vierte Nanosheet-Speicher-Transistor gehören zu einem zweiten komplementären Feldeffekttransistor der statischen RAM-Bitzelle. Die erste Gate-Elektrode und die zweite Gate-Elektrode sind in einer beabstandeten Anordnung entlang einer Längsachse angeordnet.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Beschreibung aufgenommen sind und einen Teil dieser Beschreibung bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer allgemeinen Beschreibung oben und der detaillierten Beschreibung unten der Erläuterung der Ausführungsformen der Erfindung.
    • 1 ist eine Querschnittsansicht einer Vorrichtungsstruktur in einer anfänglichen Fertigungsstufe eines Verarbeitungsverfahrens gemäß Ausführungsformen der Erfindung, wobei die Querschnittsansicht im Allgemeinen entlang der Linie 1-1 in 1E verläuft.
    • 1A ist eine Querschnittsansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 1A-1A in 1E verläuft.
    • 1 B ist eine Querschnittsansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 1B-1B in 1E verläuft.
    • 1C ist eine Querschnittsansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 1C-1C in 1E verläuft.
    • 1D ist eine Querschnittsansicht der Gerätestruktur, die im Allgemeinen entlang der Linie 1D-1D in 1E verläuft.
    • 1E ist eine schematische Aufsicht auf die Vorrichtungsstruktur der 1, 1A, 1B, 1C, 1D, in der zur besseren Übersichtlichkeit nur die Opfergatestrukturen und Source/Drain-Bereiche der verschiedenen Feldeffekttransistoren der Vorrichtungsstruktur dargestellt sind.
    • Die 2-7 sind Querschnittsansichten der Vorrichtungsstruktur von 1 in aufeinanderfolgenden Fertigungsstufen nach der Fertigungsstufe von 1.
    • Die 2A-7A sind Querschnittsansichten der Vorrichtungsstruktur von 1A in aufeinanderfolgenden Fertigungsstufen nach der Fertigungsstufe von 1A.
    • 8 ist eine Querschnittsansicht eines anderen Abschnitts der Vorrichtungsstruktur in einer Fertigungsstufe nach der Fertigungsstufe von 7.
    • 8A ist eine schematische Aufsicht der Vorrichtungsstruktur von 8, in der zur besseren Übersichtlichkeit nur die Opfergatestrukturen und Source/Drain-Bereiche der verschiedenen Feldeffekttransistoren der Vorrichtungsstruktur dargestellt sind.
    • 9 ist eine Querschnittsansicht des verschiedenen Abschnitts der Vorrichtungsstruktur in einer Fertigungsstufe nach der Fertigungsstufe von 8.
    • 10 ist eine Schaltungsansicht einer 6-Transistor-SRAM-Bitzelle, die aus den Nanosheet-Transistoren und den komplementären Feldeffekttransistoren aufgebaut ist.
    • 11 ist eine schematische Aufsicht auf die Schaltung der Nanosheet-Transistoren und der komplementären Feldeffekttransistoren, die Verbindungen mit und zwischen den Nanosheet-Transistoren und den komplementären Feldeffekttransistoren von 10 zeigen.
  • Detaillierte Beschreibung
  • Unter Bezugnahme auf die 1, 1A-1E und gemäß den Ausführungsformen der Erfindung umfassen Körpermerkmale 26 jeweils einen Schichtstapel mit Nanosheet-Kanalschichten 10 und Opferschichten 12, die abwechselnd in einer vertikalen Richtung zu den Nanosheet-Kanalschichten 10 angeordnet sind. Die Körpermerkmale 26 sind über einer Isolationsschicht 14 angeordnet, die wiederum über einem Substrat 16 angeordnet ist. Das Substrat 16 kann aus einem Halbleitermaterial, wie beispielsweise einem einkristallinen Silizium, gebildet sein.
  • Die Nanosheet-Kanalschichten 10 der Körpermerkmale 26 sind aus einem Halbleitermaterial gebildet und die Opferschichten 12 der Körpermerkmale 26 sind aus einem anderen Halbleitermaterial gebildet, das so gewählt ist, dass es selektiv auf das Halbleitermaterial der Nanosheet-Kanalschichten 10 entfernt wird. Gemäß der Verwendung hierin bezeichnet der Begriff „selektiv“ in Bezug auf einen Materialabtragungsprozess (z.B. Ätzen), dass bei einer entsprechenden Wahl des Ätzmittels die Materialabtragungsrate (d.h. Ätzrate) für das Zielmaterial größer ist als die Abtragungsrate für mindestens ein anderes Material, das der Materialabtragung ausgesetzt wird. Die Nanosheet-Kanalschichten 10 und die Opferschichten 12 können sequentiell durch einen epitaktischen Wachstumsprozess gebildet werden, wobei die Zusammensetzung während des Wachstums durch eine Auswahl der Reaktanden abwechselnd erfolgt, um die alternierende Anordnung bereitzustellen, und dann mittels Lithographie- und Ätzprozesse strukturiert werden, um die Körpermerkmale 26 zu bilden. In einer Ausführungsform können die Nanosheet-Kanalschichten 10 aus Silizium und die Opferschichten 12 aus Silizium-Germanium (SiGe) mit einem Germaniumgehalt von zwanzig Prozent (20%) bis sechzig Prozent (60%) gebildet werden, das mit einer höheren Rate als Silizium ätzt.
  • Die Opfergatestrukturen 20, 21 sind entsprechend über den Schichtstapeln angeordnet, einschließlich der Nanosheet-Kanalschichten 10 und der Opferschichten 12. Die Opfergatestrukturen 20, 21 können aus einem Halbleitermaterial, wie beispielsweise amorphem Silizium, gebildet werden, das durch eine chemische Gasphasenabscheidung abgeschieden und mit reaktivem lonenätzen unter Verwendung einer Hartmaske strukturiert wird. Die Opfergatestrukturen 20, 21 sind zwischen benachbarten Opfergatestrukturen (nicht dargestellt) auf der Oberseite der obersten Nanosheet-Kanalschicht 10 des Schichtstapels angeordnet. Jede der Opfergatestrukturen 20, 21 ist in Segmente geschnitten, die in Längsrichtung in einer beabstandeten Anordnung verteilt sind. Eine dielektrische Kappe 22 ist über jeder Opfergatestruktur 20, 21 angeordnet. Die dielektrischen Kappen 22 können beispielsweise aus Siliziumnitrid gebildet sein.
  • Auf der Oberseite der obersten Nanosheet-Kanalschicht 10 des Schichtstapels werden dielektrische Abstandhalter 24 gebildet und diese befinden sich angrenzend an die vertikalen Seitenwände von einer jeden der Opfergatestrukturen 20, 21 und ihrer dielektrischen Kappen 22. Die dielektrischen Abstandhalter 24 können aus einem dielektrischen Material mit niedrigem k-Wert, wie beispielsweise SiBCN oder SiOCN, gebildet werden. Die Nanosheet-Kanalschichten 10 und die Opferschichten 12 werden mit einem Ätzprozess strukturiert, der zu den Opfergatestrukturen 20, 21 und dielektrischen Abstandshaltern 24 selbstausgerichtet ist, um Körpermerkmale 26 für die Feldeffekttransistoren in der Vorrichtungsstruktur zu bilden.
  • Die Isolationsschicht 14 kann nach der Bildung der Körpermerkmale 26 gebildet werden. Die Isolationsschicht 14 isoliert die Nanosheet-Kanalschichten 10 und die Opferschichten 12 in jedem Körpermerkmal 26 gegenüber dem Substrat 16 elektrisch. So kann beispielsweise die Isolationsschicht 14 gebildet werden, indem die Gräben in das Substrat 16 geätzt und das Substrat 16 seitlich unter den Körpermerkmalen 26 geätzt wird und dann mit einem dielektrischen Material, wie beispielsweise Siliziumdioxid, das ein elektrischer Isolator ist, gefüllt wird.
  • Im Substrat 16 sind zwischen den Körpermerkmalen 26 Flachgrabenisolationsbereiche 18 angeordnet. Die Flachgrabenisolationsbereiche 18 können gebildet werden, indem eine Struktur aus Gräben durch Lithographie- und Ätzprozessen gebildet wird, die Gräben mit einem dielektrischen Material gefüllt werden, das dielektrische Material mittels chemisch-mechanischem Polieren planarisiert wird und das dielektrische Material mit einem De-Glaze-Prozess ausgespart wird. Das dielektrische Material kann aus einem elektrischen Isolator, wie beispielsweise Siliziumdioxid, gebildet sein, der mittels chemischer Gasphasenabscheidung abgeschieden wird.
  • Innere Abstandshalter 34 sind innerhalb von Vertiefungen angeordnet, die in den Seitenwänden der einzelnen Körpermerkmale 26 festgelegt sind. Zu diesem Zweck werden die Opferschichten 12 relativ zu den Nanosheet-Kanalschichten 10 mit einem trockenen oder nassen isotropen Ätzverfahren seitlich ausgespart, das das Material, das die Opferschichten 12 bildet, selektiv gegenüber dem Material ätzt, das die Nanosheet-Kanalschichten 10 bildet. Da die Nanosheet-Kanalschichten 10 nicht seitlich vertieft sind, erzeugt die seitliche Vertiefung der Opferschichten 12 die Vertiefungen in den Seitenwänden der einzelnen Körpermerkmale 26. Die inneren Abstandhalter 34 können durch Abscheiden einer konformen Schicht, die aus einem dielektrischen Material gebildet ist, wie beispielsweise Siliziumnitrid, das durch eine Atomlagenabscheidung abgeschieden wird, das die Vertiefungen durch Abschnüren füllt, und einem anschließenden Durchführen eines Ätzverfahrens gebildet werden, das die konforme Schicht außerhalb der Vertiefungen entfernt.
  • Source/Drain-Bereiche 36 und Source/Drain-Bereiche 38 werden in Räumen zwischen den Seitenwänden von benachbarten Körpermerkmalen 26 gebildet. Gemäß der Verwendung hierin bezeichnet der Begriff „Source/Drain-Bereich“ einen dotierten Bereich aus Halbleitermaterial, der entweder als Source oder als Drain eines Nanosheet-Feldeffekttransistors fungieren kann. Die Source/Drain-Bereiche 36 sind mit den Nanosheet-Kanalschichten 10 in einem unteren Abschnitt der Körpermerkmale 26 physisch gekoppelt und die Source/Drain-Bereiche 38 sind mit den Nanosheet-Kanalschichten 10 in einem oberen Abschnitt der Körpermerkmale 26 physisch gekoppelt. Die Source/Drain-Bereiche 36 und die Source/Drain-Bereiche 38 sind durch die inneren Abstandshalter 34 von den Opferschichten 12 physisch isoliert und die Source/Drain-Bereiche 36 sind durch die Isolationsschicht 14 vom Substrat 16 elektrisch isoliert.
  • Die Source/Drain-Bereiche 36 können durch einen epitaktischen Wachstumsprozess gebildet werden, bei dem ein Halbleitermaterial aus Wachstumskeimen wächst, die von den freiliegenden Oberflächen der Nanosheet-Kanalschichten 10 an den Seitenwänden der Körpermerkmale 26 bereitgestellt werden, und im Raum zwischen benachbarten Körpermerkmalen 26 zusammenwachsen. Das Halbleitermaterial, das die Source/Drain-Bereiche 36 bildet, kann während des epitaktischen Wachstums mit einem n-Dotiermittel (z.B. Phosphor und/oder Arsen), das eine elektrische Leitfähigkeit vom n-Typ liefert, stark dotiert sein.
  • Nachdem die Source/Drain-Bereiche 36 gebildet wurden, wird eine dielektrische Schicht 32 aus einem dielektrischen Material, wie beispielsweise Siliziumdioxid, über den Source/Drain-Bereichen 36 und im Raum um die Körpermerkmale 26 gebildet. Nach Bildung der dielektrischen Schicht 32 können die Source/Drain-Bereiche 38 durch einen epitaktischen Wachstumsprozess gebildet werden, bei dem ein Halbleitermaterial aus Wachstumskeimen wächst, die von den freiliegenden Oberflächen der obersten Nanosheet-Kanalschichten 10 an den Seitenwänden der Körpermerkmale 26 und oberhalb der dielektrischen Schicht 32 bereitgestellt werden, und im Raum zwischen benachbarten Körpermerkmalen 26 zusammenwachsen. Das Halbleitermaterial, das die Source/Drain-Bereiche 38 bildet, kann stark dotiert sein, so dass es eine elektrische Leitfähigkeit aufweist, die zu der elektrischen Leitfähigkeit der Source/Drain-Bereiche 36 entgegengesetzt ist. In einer Ausführungsform kann das Halbleitermaterial, das die Source/Drain-Bereiche 38 bildet, während des epitaktischen Wachstums mit einem p-Dotiermittel (z.B. Bor) dotiert werden, das eine elektrische Leitfähigkeit vom p-Typ liefert.
  • In jedem Stapel sind die oberen Source/Drain-Bereiche 38 physisch von den unteren Source/Drain-Bereichen 36 des Halbleitermaterials mit entgegengesetzter Leitfähigkeit durch einen Abschnitt der dielektrischen Schicht 32 getrennt, der eine galvanische Trennung gewährleistet. Die gestapelten Source/Drain-Bereiche 36, 38 können zur Bildung von komplementären Feldeffekttransistoren verwendet werden. Zu diesem Zweck definieren die Nanosheet-Kanalschichten 10, die jedem der gestapelten Source/Drain-Bereiche 36, 38 zugeordnet sind, einen Nanosheet-Transistor, der den Source/Drain-Bereich 36 eines Leitfähigkeitstyps und seine verbundene Nanosheet-Kanalschichten 10 umfasst, und einen weiteren Nanosheet-Transistor, der den Source/Drain-Bereich 38 eines anderen Leitfähigkeitstyps und seine verbundenen Nanosheet-Kanalschichten 10 umfasst. Das epitaktische Halbleitermaterial kann an einigen Stellen so entfernt werden, dass nur die Source/Drain-Bereiche 36 verbleiben. An diesen Stellen können Nanosheet-Transistoren gebildet werden, die nur die Source/Drain-Bereiche 36 umfassen und die nicht als komplementäre Feldeffekttransistoren gekennzeichnet sind.
  • Wie in 1E am besten diagrammatisch dargestellt ist, können Vorrichtungsstrukturen, die in jeweiligen sechs Transistorbitzellen (6-T-Bitzellen) 48, 49 des statischen RAM (SRAM) einer SRAM-Speichervorrichtung enthalten sein können, gebildet werden, die die Source/Drain-Bereiche 36, 38, die Opfergatestrukturen 20, 21 und die Körpermerkmale 26 zwischen den Opfergatestrukturen 20, 21 und der Isolationsschicht 14 umfassen. An dieser Stelle des Prozessablaufs stellen die Opfergatestrukturen 20, 21 Platzhalter-Dummy-Strukturen dar, die anschließend gezogen und durch funktionale Gate-Strukturen ersetzt werden. Die SRAM-Bitzellen 48, 49 können zu einer viel größeren Anordnung von SRAM-Bitzellen gehören, die mit den SRAM-Bitzellen 48, 49 identisch sind. Die Source/Drain-Bereiche 36 befinden sich in einer Schicht, die in vertikaler Richtung unterhalb einer Schicht angeordnet ist, die Source/Drain-Bereiche 38 umfasst, wobei die dielektrische Schicht 34 zwischen den benachbarten Schichten liegt. Einer der Source/Drain-Bereiche 38 ist über einen der Source/Drain-Bereiche 36 in Verbindung mit vier der Körpermerkmale 26 gestapelt, um gestapelte Nanosheet-Transistorpaare zu definieren, die zu jeweiligen komplementären Feldeffekttransistoren (CFETs) 50, 52, 54, 56 gehören. In jeder gestapelten Anordnung trägt der Source/Drain-Bereich 36 zur Bildung eines unteren Nanosheet-Feldeffekttransistors eines Inverters und der Source/Drain-Bereich 38 zur Bildung eines oberen Nanosheet-Feldeffekttransistors eines Inverters bei.
  • Die CFETs 50, 52 und 54, 56 liefern jeweils die quer verbundenen Inverter verschiedener SRAM-Bitzellen 48, die in den SRAM-Bitzellen 48, 49 gespeichert sind. In einer Ausführungsform können die den unteren Source/Drain-Bereichen 36 der CFETs 50, 52, 54, 56 zugeordneten Nanosheet-Feldeffekttransistoren als Pull-Down-Transistoren der SRAM-Bitzellen 48, 49 und die den oberen Source/Drain-Bereichen 38 der CFETs 50, 52, 54, 56 zugeordneten Nanosheet-Feldeffekttransistoren als Pull-Up-Transistoren der SRAM-Bitzellen 48, 49 gekennzeichnet sein.
  • In Fällen, in denen die oberen Source/Drain-Bereiche 38 entfernt werden, sind die unteren Source/Drain-Bereiche 36 den Nanosheet-Feldeffekttransistoren (NSFETs) 58, 60, 62, 64 zugeordnet. In der SRAM-Bitzelle 48 können die NSFETs 58, 60 Zugriffs- oder Durchlass-Gate-Transistoren der SRAM-Bitzelle 48 darstellen, die den Zugriff auf die quer verbundenen CFETS 50, 52 während des Lese- und Schreibvorgangs steuern. In der SRAM-Bitzelle 49 können die NSFETs 62, 64 Zugriffs- oder Durchlass-Gate-Transistoren der SRAM-Bitzelle 49 darstellen, die den Zugriff auf die quer verbundenen CFETS 54, 56 während des Lese- und Schreibvorgangs steuern.
  • Die sechs Transistoren in der SRAM-Bitzelle 48 sind mit einem 1CPP-Layout (One Contacted (Poly) Pitch-Layout) angeordnet, das aus einer einzigen Form gebildet wird, die von der Opfergatestruktur 20 bereitgestellt wird. Die einzige Form der Opfergatestruktur 20 wird nach ihrer Bildung in mehrere diskontinuierliche Abschnitte (z.B. vier Abschnitte) geschnitten, die in Längsrichtung entlang einer Längsachse 19 angeordnet sind. Die Abschnitte der Opfergatestruktur 20 sind verteilt und an ihren benachbarten Enden oder Spitzen durch Spalte beabstandet, die sich aus unterschiedlichen Schnitten ergeben, die die Unterteilung bildet. Jeder Schnitt stellt eine Unterbrechung in der Opfergatestruktur 20 dar, so dass jeder der CFETs 50, 52 und der NSFETs 58, 60 einen der Abschnitte umfasst, der anschließend in einen oberen Abschnitt einer funktionalen Gate-Struktur umgewandelt wird. Einer der Abschnitte der Opfergatestruktur 20 ist dem CFET 50 zugeordnet, ein anderer Abschnitt der Opfergatestruktur 20 ist dem CFET 52 zugeordnet, ein anderer Abschnitt der Opfergatestruktur 20 ist dem NSFET 58 zugeordnet und ein anderer Abschnitt der Opfergatestruktur 20 ist dem NSFET 60 zugeordnet.
  • Aufgrund des 1CPP-Layouts sind alle sechs Transistoren und insbesondere die Abschnitte der Opfergatestruktur 20 und die zugehörigen Körpermerkmale 26 innerhalb der SRAM-Bitzelle 48 in Längsrichtung hintereinander ausgerichtet. Die Abschnitte der Opfergatestruktur 20 und die Opferschichten 12 in jedem zugehörigen Körpermerkmal 26 werden anschließend durch Abschnitte einer Ersatzgatestruktur ersetzt und diese Abschnitte der Ersatzgatestruktur sind ebenfalls in der Reihe entlang der Längsachse 19 angeordnet.
  • Die sechs Transistoren in der SRAM-Bitzelle 49 sind ebenfalls in einem 1CPP-Layout angeordnet, das aus einer einzigen Form gebildet wird, die von der Opfergatestruktur 21 bereitgestellt wird. Die einzige Form der Opfergatestruktur 21 wird in mehrere diskontinuierliche Abschnitte (z.B. vier Abschnitte) geschnitten, die in Längsrichtung entlang einer Längsachse 23 angeordnet sind. Die Abschnitte der Opfergatestruktur 21 sind an ihren Enden oder Spitzen durch Spalte beabstandet, die sich aus unterschiedlichen Schnitten ergeben, die die Unterteilung bilden. Jeder Schnitt stellt eine Unterbrechung in der Opfergatestruktur 21 dar, so dass jeder der CFETs 54, 56 und der NSFETs 62, 64 einen der Abschnitte umfasst, der anschließend in einen oberen Abschnitt einer funktionalen Gate-Struktur umgewandelt wird. Einer der Abschnitte der Opfergatestruktur 21 ist dem CFET 54 zugeordnet, ein anderer Abschnitt der Opfergatestruktur 21 ist dem CFET 56 zugeordnet, ein anderer Abschnitt der Opfergatestruktur 21 ist dem NSFET 62 zugeordnet und ein anderer Abschnitt der Opfergatestruktur 21 ist dem NSFET 64 zugeordnet.
  • Aufgrund des 1CPP-Layouts sind alle sechs Transistoren und insbesondere die Abschnitte der Opfergatestruktur 21 und die zugehörigen Körpermerkmale 26 innerhalb der SRAM-Bitzelle 49 längs in einer Reihe seitlich ausgerichtet. Die Abschnitte der Opfergatestruktur 21 und die Opferschichten 12 in jedem zugehörigen Körpermerkmal 26 werden anschließend durch Abschnitte einer Ersatzgatestruktur ersetzt und diese Abschnitte der Ersatzgatestruktur sind ebenfalls in der Reihe entlang der Längsachse 23 angeordnet.
  • Die Transistorreihe der SRAM-Bitzelle 48 ist parallel zur Transistorreihe der SRAM-Bitzelle 49 angeordnet und seitlich davon versetzt. Insbesondere ist die Längsachse 19 der SRAM-Bitzelle 48 parallel zur Längsachse 23 der SRAM-Bitzelle 49 angeordnet und seitlich davon versetzt. Jede der Opfergatestrukturen 20, 21 umfasst drei Schnitte, die die vier Abschnitte der sechs Transistoren definieren, in denen zwei Paare der Transistoren in den CFETs 50, 52 und in den CFETs 54, 56 gestapelt sind.
  • Eine Bitleitung ist mit den NSFETs 58, 62 und eine ergänzende Bitleitung mit den NSFETs 60, 64 verbunden. Das 1CPP-Layout für die SRAM-Bitzellen 48, 49 kann aufgrund der Kompaktheit des Layouts zur Reduzierung der Bitleitungskapazität im Vergleich zu SRAM-Bitzellen mit einem 2CPP-Layout aufgrund einer Reduzierung in der Länge der Bitleitung betrieben werden.
  • Der Einfachheit halber wird der nachfolgende Prozessablauf in Verbindung mit den CFETs 50, 54 unter dem Verständnis beschrieben, dass der Prozessablauf gleichermaßen für die CFETs 52, 56 gilt.
  • Mit Bezug auf die 2, 2A, in denen sich ähnliche Bezugszeichen ähnliche Merkmale in den 1, 1A bezeichnen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens ragen die bedeckten Opfergatestrukturen 20, 21 und dielektrischen Abstandshalter 24 über die Oberseite der Source/Drain-Bereiche 38 hervor und die dielektrischen Abstandshalter 24 umrahmen Öffnungen über jedem der Source/Drain-Bereiche 38. Ein dielektrischer Abstandshalter 40 ist innerhalb der dielektrischen Abstandshalter 24 über jedem Source/Drain-Bereich 38 gebildet. Die dielektrischen Abstandhalter 40 können durch Abscheiden einer konformen dielektrischen Schicht und Ätzen der dielektrischen Schicht mit einem anisotropen Ätzverfahren, wie beispielsweise dem reaktiven lonenätzen, gebildet werden. Die dielektrischen Abstandhalter 40 können aus einem elektrischen Isolator, wie beispielsweise Siliziumdioxid, gebildet werden. Die dielektrischen Abstandshalter 40 erstrecken sich jeweils in vertikaler Richtung von der Oberseite der Source/Drain-Bereiche 38 und können zu den dielektrischen Abstandshaltern 24 und den dielektrischen Kappen 22 koplanar sein. Über jedem Source/Drain-Bereich 38 im Inneren des darüber liegenden dielektrischen Abstandshalters 40 sind jeweils offene Räume 42 angeordnet.
  • Unter Bezugnahme auf die 3 und 3A, in denen sich ähnliche Bezugszeichen auf ähnliche Merkmale in den 2, 2A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird eine Ätzmaske 44 aufgebracht und strukturiert, um eine Öffnung 45 zu bilden, die mit dem offenen Raum 42 im Inneren einer Instanz der dielektrischen Abstandshalter 40 ausgerichtet ist. Die Ätzmaske 44 kann eine Spin-On-Hardmaske (SOH), wie beispielsweise eine organische Planarisierungsschicht (OPL), umfassen, die durch Spin-Coating aufgebracht und durch Lithographie und Ätzen strukturiert wird. Die Materialien des Source/Drain-Bereichs 38, der dielektrischen Schicht 32 und des Source/Drain-Bereichs 36 werden nacheinander mit einem oder mehreren Ätzprozessen, wie beispielsweise dem reaktiven lonenätzen (RIE), selektiv zu den Materialien der dielektrischen Abstandshalter 24, der dielektrischen Kappen 22 und der Isolationsschicht 14 entfernt, um eine Öffnung 46 zu definieren, die sich bis zur Isolationsschicht 14 erstreckt. Der dielektrische Abstandhalter 40 ermöglicht die Selbstausrichtung der Position der Öffnung 46 während eines oder mehrerer Ätzprozesse.
  • Die Öffnungen 42, 46 legen gemeinsam einen Graben fest, der sich vollständig durch die beiden Source/Drain-Bereiche 36, 38 an einer Stelle zwischen den verschiedenen Bitzellen 48, 49 erstreckt. Der unterteilte Source/Drain-Bereich 36 stellt Source/Drain-Bereiche 37 zur Verfügung und der unterteilte Source/Drain-Bereich 36 stellt Source/Drain-Bereiche 39 zur Verfügung, die mit den Source/Drain-Bereichen 37 gestapelt und von den Source/Drain-Bereichen 37 durch jeweils unterteilte Abschnitte der dielektrischen Schicht 32 getrennt sind.
  • Mit Bezug auf die 4 und 4A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 3 und 3A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens werden innerhalb der Öffnung 46 eine Säule 70 und eine Säulenkappe 72 gebildet. Die Säule 70 und die Säulenkappe 72 sind aus verschiedenen dielektrischen Materialien mit unterschiedlichen Dielektrizitätskonstanten und unterschiedlichen Ätzselektivitäten gebildet. In einer Ausführungsform kann die Säule 70 aus Siliziumkarbid (SiC) und die Säulenkappe 72 aus Siliziumnitrid gebildet sein. Das dielektrische Material der Säule 70 kann abgeschieden und zurückgeätzt werden, um den unteren Abschnitt der Öffnung 46 zu füllen. Das dielektrische Material der Säulenkappe 72 kann abgeschieden und zurückgeätzt werden, um den oberen Teil der Öffnung 46 zu überfüllen. Die Source/Drain-Bereiche 37, 39 der verschiedenen Bitzellen 48, 49 sind auf gegenüberliegenden Seiten der Säule 70 angeordnet. Die Source/Drain-Bereiche 37, 39 der beiden Bitzellen 48, 49 sind in direktem Kontakt mit der Säule 70 angeordnet.
  • Mit Bezug auf die 5 und 5A, in denen sich ähnliche Bezugszeichen auf ähnliche Merkmale in den 4 und 4A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird die Ätzmaske 44 entfernt, um die verbleibenden Räume 42 über den Source/Drain-Bereichen 38 wieder zu öffnen. Die Ätzmaske 44 kann durch Veraschen mit einem Sauerstoffplasma entfernt werden. Eine dielektrische Schicht 74 wird abgeschieden und planarisiert, um die verbleibenden Räume 42 über den Source/Drain-Bereichen 36, 38 zu füllen, und sie kann aus dem gleichen dielektrischen Material (z.B. Siliziumdioxid) wie die dielektrischen Abstandshalter 40 gebildet sein. Die Planarisierung kann die dielektrischen Kappen 22 entfernen und die Opfergatestrukturen 20 zum späteren Entfernen freilegen, sowie die Säulenkappe 72 planarisieren.
  • Mit Bezug auf die 6 und 6A, in denen sich ähnliche Bezugszeichen auf ähnliche Merkmale in den 5 und 5A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird ein Replacement-Metal-Gate-Prozess durchgeführt, um Gatestrukturen 76 für die Transistoren der Bitzelle 49 und Gatestrukturen 78 für die Transistoren der Bitzelle 48 zu bilden. Zu diesem Zweck können die Opfergatestrukturen 20 und die Opferschichten 12 nacheinander mit einem oder mehreren Ätzprozessen entfernt werden, die ihre Materialien bezüglich den Materialien der Nanosheet-Kanalschichten 10 und der inneren Abstandshalter 34 selektiv entfernen. Nach dem Entfernen der Abschnitte der Opfergatestruktur 20 und dem Entfernen der Opferschichten 12 zum Freilegen der zugehörigen Nanosheet-Kanalschichten 10 werden die den CFETs 50, 52 und NSFETs 58, 60 zugeordneten Abschnitte der Gate-Struktur 78 in den durch ihre Entfernung geöffneten Räumen gebildet. Nach dem Entfernen der Abschnitte der Opfergatestruktur 21 und dem Entfernen der Opferschichten 12 zum Freilegen der zugehörigen Nanosheet-Kanalschichten 10 werden die den CETs 54, 56 und NSFETs 62, 64 zugeordneten Abschnitte der Gate-Struktur 76 in den durch ihre Entfernung geöffneten Räumen gebildet. Die Säulenkappe 72 deckt und schützt die Säule 70 während des Replacement-Metal-Gate-Prozesses.
  • Jede der Gate-Strukturen 76, 78 kann eine dielektrische Gate-Schicht umfassen, die aus einem oder mehreren dielektrischen Materialien, wie beispielsweise einem High-K-Dielektrikum wie Hafniumoxid und einer dünnen Oxidschicht auf den Außenflächen der Nanosheet-Kanalschichten 10, und einer metallischen Gate-Elektrode gebildet ist. Die dielektrische Gate-Schicht ist zwischen der metallischen Gate-Elektrode und den Außenflächen der Nanosheet-Kanalschichten 10 angeordnet. Die Metall-Gate-Elektrode umfasst eine oder mehrere konforme Barrierenschichten und/oder Austrittsarbeitsmetallschichten, wie beispielsweise Schichten aus Titan-Aluminiumcarbid (TiAIC) und/oder Titannitrid (TiN), und eine Metall-Gate-Füllschicht, die aus einem Leiter, wie beispielsweise Wolfram (W), gebildet ist. Über jeder der Gate-Strukturen 76, 78 ist eine Gate-Kappe 80 aus einem dielektrischen Material, wie beispielsweise Siliziumnitrid, gebildet.
  • Nach dem Austauschprozess ersetzen die den CFETs 50, 52 und NSFETs 58, 60 der Bitzelle 48 zugeordneten Gatestrukturen 78 die Abschnitte der Opfergatestruktur 20 und die Opferschichten 12 der zugehörigen Körpermerkmale 26. Die Gate-Elektroden der den CFETs 50, 52 und NSFETs 58, 60 zugeordneten Gate-Strukturen 78 sind im 1CPP-Layout entlang der Längsachse 19 ausgerichtet, ebenso wie die Abschnitte der Opfergatestruktur 20, die als Platzhalterstrukturen zur Bildung der Gate-Strukturen 78 verwendet wurden. Eine der Gate-Strukturen 76 weist eine dem CFET 50 zugeordnete Gate-Elektrode auf, eine andere der Gate-Strukturen 76 weist eine dem CFET 52 zugeordnete Gate-Elektrode auf, eine andere der Gate-Strukturen 76 weist eine dem NSFET 58 zugeordnete Gate-Elektrode auf und eine andere der Gate-Strukturen 76 weist eine dem NSFET 60 zugeordnete Gate-Elektrode auf. Die Gate-Elektroden der den CFETs 54, 56 und NSFETs 62, 64 zugeordneten Gate-Strukturen 76 sind im 1 CPP-Layout entlang der Längsachse 23 ausgerichtet, ebenso wie die Abschnitte der Opfergatestruktur 20, die als Platzhalterstrukturen zur Bildung der Gate-Strukturen 76 verwendet wurden. Eine Gate-Elektrode von einer der Gate-Strukturen 78 ist dem CFET 54 zugeordnet, eine Gate-Elektrode einer anderen der Gate-Elektroden der Gate-Strukturen 78 ist dem CFET 56 zugeordnet, eine Gate-Elektrode einer anderen der Gate-Strukturen 78 ist dem NSFET 62 zugeordnet und eine Gate-Elektrode einer anderen der Gate-Strukturen 78 ist dem NSFET 64 zugeordnet.
  • Abschnitte der Gate-Strukturen 76, 78 befinden sich in den Räumen, die früher von den entfernten Opferschichten 12 eingenommen wurden. Diese Abschnitte der funktionalen Gatestruktur umhüllen die jeweiligen Außenflächen der einzelnen Nanosheet-Kanalschichten 10 in einer Gate-All-Around-Anordnung. Die Nanosheet-Kanalschichten 10 fungieren als Kanäle für den Ladungsträgerstrom während des Betriebs der CFETs 50, 52, 54, 56, sowie als Kanäle für den Ladungsträgerstrom während des Betriebs der NSFETs 58, 60, 62, 64.
  • Mit Bezug auf die 7 und 7A, in denen sich ähnliche Bezugszeichen auf ähnliche Merkmale in den 6 und 6A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens werden die Kontakte 82, 84, 86, 88 in Kontaktöffnungen gebildet, die durch Entfernen der dielektrischen Abstandshalter 40 und der dielektrischen Schicht 74 mit einem selektiven Ätzverfahren definiert sind. Die Kontakte 82, 84, 86, 88 können ein Metallsilizid, wie beispielsweise Wolframsilizid, Titansilizid, Nickelsilizid oder Kobaltsilizid, sowie einen darüber liegenden Leiter, wie beispielsweise Wolfram oder Kobalt, umfassen. Die Kontakte 82, 84, 86, 88 können durch ein chemisch-mechanisches Polieren planarisiert werden, wobei die Gate-Kappen 80 als Polierstopp wirken. Die Planarisierung kann die Säulenkappe 72 entfernen und auch die Gate-Kappen 80 dünner machen.
  • Die Kontakte 82 und 88 erstrecken sich vertikal, um die Source/Drain-Bereiche 36, 38 des CFET 50, 54 zu umwickeln. Die Kontakte 84 und 86 erstrecken sich auch vertikal, um die Source/Drain-Bereiche 37, 39 der CFETs 50, 54 zu umwickeln. Der Kontakt 84 stellt einen leitfähigen Abstandshalter bereit, der parallel oder im Wesentlichen parallel zur Längsachse 23 ausgerichtet ist, und der Kontakt 86 stellt ebenfalls einen leitfähigen Abstandshalter bereit, der parallel oder im Wesentlichen parallel zur Längsachse 19 ausgerichtet ist. Der Kontakt 84 ist ebenfalls um den Source/Drain-Bereich 36 des NSFET 58 gewickelt und verbindet dadurch die gestapelten Source/Drain-Bereiche 37, 39 des CFET 50 mit dem Source/Drain-Bereich 36 des NSFET 58, um einen Teil eines internen Knotens der SRAM-Bitzelle 48 bereitzustellen. Obwohl nicht dargestellt, verbindet ein weiterer Kontakt 84 die gestapelten Source/Drain-Bereiche 37, 39 des CFET 52 mit dem Source/Drain-Bereich 36 des NSFET 60, um einen Teil eines anderen internen Knotens der SRAM-Bitzelle 48 bereitzustellen. Ein ähnlicher Satz von internen Knotenverbindungen ist zwischen dem CFET 54 und dem NSFET 62 sowie zwischen dem CFET 56 und dem NSFET 64 vorgesehen.
  • Die Kontakte 84 und 86 werden selbstausrichtend ausgebildet, wobei die Säule 70 zwischen den gestapelten Source/Drain-Bereichen 37, 39 des CFET 50 und den gestapelten Source/Drain-Bereichen 37, 39 des CFET 54 angeordnet ist. Die Säule 70 teilt die Source/Drain-Bereiche 37, 39 und die Kontakte 84, 86 zwischen dem CFET 50 und dem CFET 54 und eine weitere Säule (nicht dargestellt) teilt die Source/Drain-Bereiche 37, 39 und einen ähnlichen Satz von Kontakten (nicht dargestellt) zwischen dem CFET 52 und dem CFET 56. Die Source/Drain-Bereiche 37, 39 und die zur SRAM-Bitzelle 48 gehörenden Kontakte 84 sind auf einer Seite der Säule 70 angeordnet und können mit der Säule 70 in direktem Kontakt stehen. Die Source/Drain-Bereiche 37, 39 und die zur SRAM-Bitzelle 49 gehörenden Kontakte 86 sind auf der gegenüberliegenden Seite der Säule 70 angeordnet und können auch mit der Säule 70 in direktem Kontakt stehen.
  • Unter Bezugnahme auf die 8 und 8A, in denen sich ähnliche Bezugszeichen auf ähnliche Merkmale in den 7 und 7A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird eine Ätzmaske 90 aufgebracht und strukturiert, um eine Öffnung 92 zu bilden, die zu den Kontakten 84, 86 und den Gate-Kappen 80 über den Gate-Strukturen 76, 78 ausgerichtet ist. Die Ätzmaske 90 kann eine Spin-On-Hardmaske (SOH), wie beispielsweise eine organische Planarisierungsschicht (OPL), umfassen, die durch Spin-Coating aufgebracht und durch Lithographie und Ätzen strukturiert wird.
  • Die Gate-Kappen 80 werden mit einem oder mehreren Ätzprozessen, wie beispielsweise dem reaktiven lonenätzen (RIE), geätzt, um Räume 93 zu öffnen, die die jeweiligen Metal-Gate-Elektroden der Gate-Strukturen 76, 78 freilegen. Der eine oder die mehreren Ätzprozesse vertiefen auch die dielektrischen Abstandshalter 24, die in der Öffnung 92 freiliegen. Der eine oder die mehreren Ätzprozesse ätzen jedoch die Gate-Kappen 80 selektiv zu den Materialien der Säule 70, den Gatestrukturen 76, 78 und den Kontakten 84, 86.
  • Mit Bezug auf 9, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 8 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens werden lokale Verbindungen 94, 96 in den Räumen 93 (8) gebildet, die durch einen oder mehrere Ätzprozesse geöffnet wurden. Die lokale Verbindung 94 koppelt die Gate-Struktur 76 mit dem Kontakt 84, um einen Abschnitt eines internen Knotens für die SRAM-Bitzelle 49 bereitzustellen. Die lokale Verbindung 96 koppelt die Gate-Struktur 78 mit dem Kontakt 86, um einen Abschnitt eines internen Knotens für die SRAM-Bitzelle 48 bereitzustellen. Die lokalen Verbindungen 94, 96 können durch Abscheiden eines Leiters, wie beispielsweise Wolfram oder Kobalt, gebildet werden, um die Räume 93 zu füllen, und sie können dann mit chemisch-mechanischem Polieren planarisiert werden. Die Bildung der lokalen Verbindungen 94, 96 wird teilweise durch die Säule 70 selbst ausgerichtet, die seitlich zwischen den lokalen Verbindungen 94, 96 angeordnet ist und die lokale Verbindung 94 von der lokalen Verbindung 96 elektrisch trennt. Die lokalen Verbindungen 94, 96, die oberhalb der Gatestrukturen 76, 78 angeordnet sind, erstrecken sich über und quer zu den dielektrischen Abstandshaltern 24. Der Kontakt 84 verbindet auch die gestapelten Source/Drain-Bereiche 37, 39 des CFET 50 mit dem Source/Drain-Bereich 36 des NSFET 58, um einen weiteren Abschnitt eines internen Knotens der SRAM-Bitzelle 48 bereitzustellen, und ist ebenfalls um den Source/Drain-Bereich 36 des NSFET 58 gewickelt. Obwohl nicht dargestellt, verbindet ein weiterer Kontakt 84 die gestapelten Source/Drain-Bereiche 37, 39 des CFET 52 mit dem Source/Drain-Bereich 36 des NSFET 60, um einen Teil eines anderen internen Knotens der SRAM-Bitzelle 48 bereitzustellen. Ähnliche Verbindungen sind zwischen dem CFET 54 und dem NSFET 62 sowie zwischen dem CFET 56 und dem NSFET 64 vorgesehen.
  • Unter Bezugnahme auf die 10 und 11, in denen sich gleichartige Bezugszeichen auf gleichartige Merkmale in den 1-9 beziehen, werden die CFETS 50, 52 und NSFETs 58, 60 der 6-Transistor-SRAM-Bitzelle 48 der SRAM-Speichervorrichtung nach der Middle-of-Line-Verarbeitung zur Bildung von Kontakten dargestellt, wie durch die in 11 ausgefüllten Felder, die mit den CFETS 50, 52 und NSFETs 58, 60 der SRAM-Bitzelle 48 verbunden sind, schematisch dargestellt ist. Die Kontakte können aus einem Leiter, wie beispielsweise einem Silizid und/oder Wolfram, gebildet und in entsprechenden Kontaktöffnungen angeordnet sein, die durch Lithographie und Ätzbearbeitung in einer dielektrischen Schicht gebildet werden.
  • Die NSFETs 58, 60 stellen Durchlass-Gate (PG) -Feldeffekttransistoren dar, der CFET 50 stellt einen Inverter dar, der einen Pull-up (PUL) -Transistor und einen Pull-down (PDL) -Transistor mit gestapelten Source/Drain-Bereichen 36, 38 und gestapelten Source/Drain-Bereichen 37, 39 umfasst, und der CFET 53 stellt einen Inverter dar, der einen Pull-up (PUL) -Transistor und einen Pull-down (PDL) -Transistor mit gestapelten Source/Drain-Bereichen 36, 38 und gestapelten Source/Drain-Bereichen 37, 39 umfasst. Der Kontakt 86 stellt einen leitfähigen Abstandshalter zur Verfügung, der sowohl die Source/Drain-Bereiche 37, 39 des CFET 50 als auch den Source/Drain-Bereich 36 des NSFET 58 mit der lokalen Verbindung 96 verbindet, um den internen Knoten für den mit dem CFET 50 gebildeten Inverter bereitzustellen. Ebenso stellt ein weiterer Kontakt 86 einen weiteren leitfähigen Abstandshalter zur Verfügung, der sowohl die Source/Drain-Bereiche 37, 37 des CFET 52 als auch den Source/Drain-Bereich 36 des NSFET 60 mit einer weiteren lokalen Verbindung 96 verbindet, um den internen Knoten für den mit dem CFET 52 gebildeten Inverter bereitzustellen.
  • Die Gates der PG-Feldeffekttransistoren (NSFETs 58, 60) sind jeweils durch einen oder mehrere Kontakte mit einer Wortleitung (WL) verbunden. Die Source/Drain-Bereiche 37 der CFETs 50, 52 sind mit einer positiven Versorgungsspannung (VDD) und die Source/Drain-Bereiche 39 der CFETs 50, 52 mit einer negativen Versorgungsspannung (Vss) verbunden, die geerdet sein kann. Das Drain eines der PG-Feldeffekttransistoren (NSFET 58) wird durch einen oder mehrere Kontakte mit einer True-Bitleitung (BLT) verbunden. Das Drain des anderen der PG-Feldeffekttransistoren (NSFET 60) wird durch einen oder mehrere Kontakte mit einer komplementären Bitleitung (BLC) verbunden. Die Gatestrukturen 78 der CFETS 50, 52 und NSFETs 58, 60 sind, wie hierin erläutert, in einem 1CPP-Layout im Wesentlichen aufeinander abgestimmt.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips eingesetzt. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z.B. als einzelner Wafer mit mehreren unverpackten Chips), als Bare Die oder in verpackter Form verteilt werden. Der Chip kann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder eines Zwischenprodukts oder eines Endprodukts integriert werden. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips umfasst, wie beispielsweise Computerprodukte mit einem zentralen Prozessor oder Smartphones.
  • Verweise auf Begriffe, die durch eine ungefähre Sprache modifiziert wurden, wie „über“, „ungefähr“ und „wesentlich“, sind nicht auf den genau angegebenen Wert zu beschränken. Die ungefähre Sprache kann der Genauigkeit eines Instruments zur Messung des Wertes entsprechen und, sofern nicht anders von der Genauigkeit des Instruments abhängig, +/- 10% des/der angegebenen Werte anzeigen.
  • Verweise auf Begriffe wie „vertikal“, „horizontal“ usw. werden exemplarisch und nicht beschränkt vorgenommen, um einen Bezugsrahmen zu schaffen. Der hier verwendete Begriff „horizontal“ ist definiert als eine Ebene parallel zu einer konventionellen Ebene eines Halbleitersubstrats, unabhängig von seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur Horizontalen, wie gerade definiert. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Ein Merkmal, das mit oder mit einem anderen Merkmal „verbunden“ oder „gekoppelt“ ist, kann mit oder mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder stattdessen können ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn dazwischenliegende Merkmale fehlen. Ein Merkmal kann mit oder mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist. Ein Merkmal „an“ oder „in Kontakt zu“ einem anderen Merkmal kann direkt an oder in direktem Kontakt zu dem anderen Merkmal sein oder stattdessen können ein oder mehrere dazwischenliegende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder „in direktem Kontakt zu“ einem anderen Merkmal sein, wenn dazwischenliegende Merkmale fehlen. Ein Merkmal kann „indirekt an“ oder „in indirektem Kontakt zu“ einem anderen Merkmal sein, wenn mindestens ein dazwischenliegendes Merkmal vorhanden ist.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgt zur Veranschaulichung, soll aber nicht vollständig oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind dem Fachmann ersichtlich, ohne vom Umfang und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien am besten zu erläutern oder dem Laien zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur, umfassend: eine statische RAM-Bitzelle, die einen ersten komplementären Feldeffekttransistor und einen zweiten komplementären Feldeffekttransistor umfasst, wobei der erste komplementäre Feldeffekttransistor einen ersten Nanosheet-Speichertransistor, einen zweiten Nanosheet-Speichertransistor, der über dem ersten Nanosheet-Speichertransistor gestapelt ist, und eine erste Gate-Elektrode umfasst, die von dem ersten Nanosheet-Speichertransistor und dem zweiten Nanosheet-Speichertransistor gemeinsam genutzt wird, und wobei der zweite komplementäre Feldeffekttransistor, einen dritten Nanosheet-Speichertransistor, einen vierten Nanosheet-Speichertransistor, der über dem dritten Nanosheet-Speichertransistor gestapelt ist, und eine zweite Gate-Elektrode umfasst, die von dem dritten Nanosheet-Speichertransistor und dem vierten Nanosheet-Speichertransistor gemeinsam genutzt wird, wobei die erste Gate-Elektrode und die zweite Gate-Elektrode in einer ersten beabstandeten Anordnung entlang einer Längsachse angeordnet sind.
  2. Struktur nach Anspruch 1, wobei der erste Nanosheet-Speichertransistor des ersten komplementären Feldeffekttransistors einen ersten Source/Drain-Bereich umfasst, der zweite Nanosheet-Speichertransistor des ersten komplementären Feldeffekttransistors einen zweiten Source/Drain-Bereich umfasst, der über dem ersten Source/Drain-Bereich angeordnet ist, und ferner umfassend: einen leitfähigen Abstandshalter, der im Wesentlichen parallel zur Längsachse ausgerichtet ist, wobei der leitfähige Abstandshalter mit dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich gekoppelt ist.
  3. Struktur nach Anspruch 2, ferner umfassend: eine lokale Verbindung, die angeordnet ist, um den leitfähigen Abstandshalter mit der zweiten Gate-Elektrode des zweiten komplementären Feldeffekttransistors zu koppeln.
  4. Struktur nach Anspruch 1, wobei der erste Nanosheet-Speichertransistor des ersten komplementären Feldeffekttransistors einen ersten Source/Drain-Bereich umfasst, der zweite Nanosheet-Speichertransistor des ersten komplementären Feldeffekttransistors einen zweiten Source/Drain-Bereich umfasst, der über dem ersten Source/Drain-Bereich angeordnet ist, und ferner umfassend: eine Isolationsschicht, die aus einem ersten dielektrischen Material gebildet ist; und eine Säule, die aus einem zweiten dielektrischen Material gebildet ist, wobei sich die Säule in einer vertikalen Richtung von der Isolationsschicht erstreckt, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich über der Isolationsschicht und an der Säule angeordnet sind.
  5. Struktur nach Anspruch 4, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich in direktem Kontakt zu der Säule sind.
  6. Struktur nach Anspruch 4, ferner umfassend: einen leitfähigen Abstandshalter, der im Wesentlichen parallel zur Längsachse ausgerichtet ist, wobei der leitfähige Abstandshalter mit dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich gekoppelt ist, wobei der erste Source/Drain-Bereich, der zweite Source/Drain-Bereich und der leitfähige Abstandshalter in direktem Kontakt zu der Säule sind.
  7. Struktur nach Anspruch 6, ferner umfassend: eine lokale Verbindung, die angeordnet ist, um den leitfähigen Abstandshalter mit der zweiten Gate-Elektrode des zweiten komplementären Feldeffekttransistors zu koppeln.
  8. Struktur nach Anspruch 1, ferner umfassend: einen ersten Nanosheet-Zugriffs-Transistor mit einer dritten Gate-Elektrode, wobei die dritte Gate-Elektrode zu der ersten Gate-Elektrode in einer zweiten beabstandeten Anordnung entlang der Längsachse ausgerichtet ist.
  9. Struktur nach Anspruch 8, ferner umfassend: einen zweiten Nanosheet-Zugriffs-Transistor mit einer vierten Gate-Elektrode, wobei die vierte Gate-Elektrode zu der zweiten Gate-Elektrode in einer dritten beabstandeten Anordnung entlang der Längsachse ausgerichtet ist, und wobei die erste Gate-Elektrode und die zweite Gate-Elektrode seitlich zwischen der dritten Gate-Elektrode und der vierten Gate-Elektrode angeordnet sind.
  10. Struktur nach Anspruch 8, wobei der erste Nanosheet-Zugriffs-Transistor ferner einen dritten Source/Drain-Bereich umfasst, der erste Nanosheet-Speichertransistor des ersten komplementären Feldeffekttransistors einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich über dem ersten Source/Drain-Bereich umfasst, und ferner umfassend: einen leitfähigen Abstandshalter, der im Wesentlichen parallel zur Längsachse ausgerichtet ist, wobei der leitfähige Abstandshalter mit dem ersten Source/Drain-Bereich, dem zweiten Source/Drain-Bereich und dem dritten Source/Drain-Bereich gekoppelt ist.
  11. Struktur nach Anspruch 10, ferner umfassend: eine Isolationsschicht, die aus einem ersten dielektrischen Material gebildet ist; und eine Säule, die aus einem zweiten dielektrischen Material gebildet ist, wobei sich die Säule in einer vertikalen Richtung von der Isolationsschicht erstreckt, wobei der erste Source/Drain-Bereich, der zweite Source/Drain-Bereich, der dritte Source/Drain-Bereich und der leitfähige Abstandshalter über der an die Säule angrenzenden Isolationsschicht angeordnet sind.
  12. Struktur nach Anspruch 10, ferner umfassend: eine lokale Verbindung, die angeordnet ist, um den leitfähigen Abstandshalter mit der zweiten Gate-Elektrode des zweiten komplementären Feldeffekttransistors zu koppeln.
  13. Statische RAM (SRAM) -Bitzelle, umfassend: einen ersten Inverter, der einen ersten komplementären Feldeffekttransistor umfasst, wobei der erste komplementäre Feldeffekttransistor eine erste gemeinsame Gate-Elektrode aufweist; einen zweiten Inverter, der mit dem ersten Inverter quergekoppelt ist, wobei der zweite Inverter einen zweiten komplementären Feldeffekttransistor mit einer zweiten gemeinsamen Gate-Elektrode umfasst; einen ersten Durchlass-Gate-Transistor, der mit dem ersten Inverter gekoppelt ist, wobei der erste Durchlass-Gate-Transistor eine dritte Gate-Elektrode aufweist; und einen zweiten Durchlass-Gate-Transistor, der mit dem zweiten Inverter gekoppelt ist, wobei der zweite Durchlass-Gate-Transistor eine vierte Gate-Elektrode aufweist, wobei die erste gemeinsame Gate-Elektrode, die zweite gemeinsame Gate-Elektrode, die dritte Gate-Elektrode und die vierte Gate-Elektrode in einem 1CPP-Layout angeordnet sind.
  14. SRAM-Bitzelle nach Anspruch 13, wobei der erste Durchlass-Gate-Transistor und der zweite Durchlass-Gate-Transistor Nanosheet-Feldeffekttransistoren sind.
  15. SRAM-Bitzelle nach Anspruch 13, wobei der erste komplementäre Feldeffekttransistor einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich umfasst, der über dem ersten Source/Drain-Bereich angeordnet ist, wobei der erste Durchlass-Gate-Transistor einen dritten Source/Drain-Bereich umfasst, und ferner umfassend: einen leitfähigen Abstandshalter, der angeordnet ist, um den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich mit dem dritten Source/Drain-Bereich zu koppeln.
  16. SRAM-Bitzelle nach Anspruch 15, ferner umfassend: eine lokale Verbindung, die angeordnet ist, um den leitfähigen Abstandshalter mit der zweiten gemeinsamen Gate-Elektrode des zweiten komplementären Feldeffekttransistors zu koppeln.
  17. Verfahren, umfassend: ein Bilden eines ersten Nanosheet-Speichertransistors und eines zweiten Nanosheet-Speichertransistors, die sich eine erste Gate-Elektrode teilen und die mit dem zweiten Nanosheet-Speichertransistor gestapelt sind, der über dem ersten Nanosheet-Speichertransistor angeordnet ist; und ein Bilden eines dritten Nanosheet-Speichertransistors und eines vierten Nanosheet-Speichertransistors, die sich eine zweite Gate-Elektrode teilen und die mit dem vierten Nanosheet-Speichertransistor gestapelt sind, der über dem dritten Nanosheet-Speichertransistor angeordnet ist, wobei der erste Nanosheet-Speichertransistor und der zweite Nanosheet-Speichertransistor zu einem ersten komplementären Feldeffekttransistor einer statischen RAM-Bitzelle gehören, der dritte Nanosheet-Speichertransistor und der vierte Nanosheet-Speichertransistor zu einem zweiten komplementären Feldeffekttransistor der statischen RAM-Bitzelle gehören, und die erste Gate-Elektrode und die zweite Gate-Elektrode in einer ersten beabstandeten Anordnung entlang einer Längsachse angeordnet sind.
  18. Verfahren nach Anspruch 17 umfasst ferner: ein Bilden eines ersten Zugriffs-Nanosheet-Transistors mit einer dritten Gate-Elektrode und eines zweiten Zugriffs-Nanosheet-Transistors mit einer vierten Gate-Elektrode, wobei die dritte Gate-Elektrode zu der ersten Gate-Elektrode mit einer zweiten beabstandeten Anordnung entlang der Längsachse ausgerichtet ist und die vierte Gate-Elektrode zu der zweiten Gate-Elektrode mit einer dritten beabstandeten Anordnung entlang der Längsachse ausgerichtet ist.
  19. Verfahren nach Anspruch 17, wobei der erste Nanosheet-Transistor mit Speicherung einen ersten Source/Drain-Bereich und der zweite Nanosheet-Speichertransistor einen zweiten Source/Drain-Bereich umfasst, und ferner umfassend: ein Bilden eines leitfähigen Abstandshalters, der im Wesentlichen parallel zur Längsachse ausgerichtet ist, wobei der leitfähige Abstandshalter den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich mit der zweiten Gate-Elektrode koppelt.
  20. Verfahren nach Anspruch 17, wobei der erste Nanosheet-Speichertransistor auf einer Isolationsschicht angeordnet ist, wobei die Isolationsschicht aus einem ersten dielektrischen Material gebildet ist, und ferner umfassend: ein Bilden eines ersten Source/Drain-Bereichs auf der Isolationsschicht; ein Bilden eines zweiten Source/Drain-Bereichs über dem ersten Source/Drain-Bereich; ein Ätzen einer Öffnung, die sich durch den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich zur Isolationsschicht erstreckt; und ein Abscheiden eines zweiten dielektrischen Materials in der Öffnung, um eine Säule zu definieren.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP1638211S (de) 2018-05-03 2019-08-05
US11126775B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
DE102020109326B4 (de) 2019-04-12 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren zum herstellen und verfahren zum herstellen eines layout-diagramms
US11616062B2 (en) * 2020-04-30 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
DE102021103461A1 (de) 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-isolation für multigate-vorrichtung
CN115552604A (zh) * 2020-05-14 2022-12-30 株式会社索思未来 半导体装置及其制造方法
US11363041B2 (en) 2020-05-15 2022-06-14 International Business Machines Corporation Protecting computer assets from malicious attacks
US11974441B2 (en) * 2020-08-13 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including epitaxial source lines and bit lines
US11923364B2 (en) * 2020-12-04 2024-03-05 Tokyo Electron Limited Double cross-couple for two-row flip-flop using CFET
US11538814B2 (en) 2021-01-29 2022-12-27 Samsung Electronics Co., Ltd. Static random access memory of 3D stacked devices
CN115050646B (zh) * 2021-03-08 2025-05-27 北方集成电路技术创新中心(北京)有限公司 半导体结构及其形成方法
US11968818B2 (en) 2021-03-19 2024-04-23 Samsung Electronics Co., Ltd. SRAM memory cell for stacked transistors with different channel width
US20220392840A1 (en) * 2021-06-04 2022-12-08 Intel Corporation Conductive via structures for gate contact or trench contact
KR20230001172A (ko) 2021-06-28 2023-01-04 삼성전자주식회사 반도체 소자
CN113690238A (zh) * 2021-07-27 2021-11-23 西安电子科技大学重庆集成电路创新研究院 一种集成纳米片结构、sram单元及其制备方法
US12087770B2 (en) * 2021-08-05 2024-09-10 International Business Machines Corporation Complementary field effect transistor devices
US12245413B2 (en) * 2021-09-07 2025-03-04 Macronix International Co., Ltd. Three-dimensional semiconductor structures
US12471364B2 (en) * 2021-09-22 2025-11-11 International Business Machines Corporation Hybrid stacked field effect transistors
US12490511B2 (en) 2021-10-05 2025-12-02 International Business Machines Corporation Stacked complementary field effect transistors
CN114203705B (zh) * 2021-12-14 2025-05-27 复旦大学 静态随机存取存储器结构
WO2023109395A1 (en) * 2021-12-17 2023-06-22 International Business Machines Corporation Separate gate complementary field-effect transistor
US11665877B1 (en) * 2021-12-29 2023-05-30 International Business Machines Corporation Stacked FET SRAM design
US12363990B2 (en) * 2022-01-06 2025-07-15 International Business Machines Corporation Upper and lower gate configurations of monolithic stacked FinFET transistors
KR102874269B1 (ko) 2022-04-28 2025-10-20 삼성전자주식회사 반도체 장치
CN115274669A (zh) * 2022-05-19 2022-11-01 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US20240055430A1 (en) * 2022-08-11 2024-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having mixed cmos architecture and method of manufacturing same
TWI845313B (zh) * 2022-09-29 2024-06-11 美商萬國商業機器公司 堆疊場效電晶體上之垂直逆變器形成
US12342578B2 (en) 2022-11-21 2025-06-24 International Business Machines Corporation Stacked layer memory suitable for SRAM and having a long cell
US20240186401A1 (en) * 2022-12-01 2024-06-06 International Business Machines Corporation Replacement Metal Gate Integration for Gate All Around Transistors
US20240203990A1 (en) * 2022-12-14 2024-06-20 International Business Machines Corporation Stacked cmos devices with two dielectric materials in a gate cut
EP4391039A1 (de) * 2022-12-20 2024-06-26 Imec VZW Verfahren zur herstellung einer halbleitervorrichtung
CN119497362B (zh) * 2023-08-16 2025-10-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102856449B1 (ko) * 2024-01-31 2025-09-09 광주과학기술원 3 p-채널 트랜지스터들과 3 n-채널 트랜지스터들을 갖는 sram 셀 구조 및 상기 sram의 동작 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216902B2 (en) * 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8947912B2 (en) 2010-07-20 2015-02-03 University Of Virginia Licensing & Ventures Group Memory cell including unidirectional gate conductors and contacts
US8597994B2 (en) 2011-05-23 2013-12-03 GlobalFoundries, Inc. Semiconductor device and method of fabrication
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9257439B2 (en) * 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
CN105719687B (zh) * 2014-12-01 2018-12-07 中芯国际集成电路制造(上海)有限公司 一种静态存储电路、静态存储单元及其制作方法
US9583490B2 (en) 2015-01-20 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Inverters and manufacturing methods thereof
KR102455149B1 (ko) * 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
US9607685B2 (en) 2015-07-30 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with strap cells
US10164121B2 (en) 2015-11-25 2018-12-25 Samsung Electronics Co., Ltd. Stacked independently contacted field effect transistor having electrically separated first and second gates
US10790281B2 (en) * 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
US9876098B2 (en) 2016-01-15 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a gate spacer
US10050046B2 (en) * 2016-04-27 2018-08-14 United Microelectronics Corp. Static random-access memory (SRAM) cell array and forming method thereof
US9728541B1 (en) * 2016-06-17 2017-08-08 United Microelectronics Corp. Static random-access memory (SRAM) cell array and forming method thereof
US10038094B2 (en) * 2016-05-31 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure and methods thereof
TWI744358B (zh) * 2016-07-19 2021-11-01 日商東京威力科創股份有限公司 三維半導體裝置及其製造方法
US10229917B2 (en) * 2016-07-29 2019-03-12 International Business Machines Corporation Thin SRAM cell having vertical transistors
US9837414B1 (en) * 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
US9966456B1 (en) * 2016-11-08 2018-05-08 Globalfoundries Inc. Methods of forming gate electrodes on a vertical transistor device
EP3340300A1 (de) 2016-12-21 2018-06-27 IMEC vzw Bit-zelle für einen statischen direktzugriffsspeicher
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
US10418449B2 (en) 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors

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