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DE102020121161A1 - Halbleiterspeichervorrichtungen mit Kontaktstopfen - Google Patents

Halbleiterspeichervorrichtungen mit Kontaktstopfen Download PDF

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DE102020121161A1
DE102020121161A1 DE102020121161.9A DE102020121161A DE102020121161A1 DE 102020121161 A1 DE102020121161 A1 DE 102020121161A1 DE 102020121161 A DE102020121161 A DE 102020121161A DE 102020121161 A1 DE102020121161 A1 DE 102020121161A1
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line
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Dongsoo Woo
Wonchul Lee
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Samsung Electronics Co Ltd
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Abstract

Eine Halbleiterspeichervorrichtung enthält ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist; eine Wortleitung, die eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist und sich über der Mehrzahl an aktiven Bereichen in eine erste horizontale Richtung erstreckt, und eine vergrabene Isolierschicht auf der Wortleitung, eine Bitleitungsstruktur, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, sich in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt und eine Bitleitung aufweist; und einen Wortleitungs-Kontaktstopfen, welcher mit der unteren Wortleitungsschicht durch Durchdringen der vergrabenen Isolierschicht und der oberen Wortleitungsschicht elektrisch verbunden ist und eine Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens aufweist, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens.

Description

  • Querverweis auf ähnliche Anmeldungen
  • Diese Anmeldung beansprucht den Vorteil der Priorität unter 35 U.S.C. § 119 der am 18. Dezember 2019 beim Koreanischen Amt für Geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2019-0170203 , deren Offenbarung durch Verweis in ihrer Gesamtheit hierin aufgenommen ist.
  • Hintergrund
  • Das erfinderische Konzept bezieht sich auf Halbleiterspeichervorrichtungen und insbesondere auf eine Halbleiterspeichervorrichtung mit Kontaktstopfen.
  • Mit den schnellen Entwicklungen in der Elektronikindustrie und den Nachfragen von Benutzern werden elektronische Vorrichtungen kompakter und leichter. Dementsprechend müssen in elektronischen Vorrichtungen verwendete Halbleiterspeichervorrichten typischerweise einen hohen Integrationsgrad aufweisen und somit sind Konstruktionsregeln für die Komponenten der Halbleiterspeichervorrichtungen verringert worden. Somit ist es schwierig, die Zuverlässigkeit von elektrischen Verbindungen zwischen den Komponenten von Halbleiterspeichervorrichtung sicherzustellen.
  • Kurzfassung
  • Das erfinderische Konzept sieht eine Halbleiterspeichervorrichtung mit Kontaktstopfen vor, die zum Vorsehen einer zuverlässigen elektrischen Verbindung imstande sind.
  • Nach einem Aspekt des erfinderischen Konzepts ist eine Halbleiterspeichervorrichtung vorgesehen. Eine Halbleiterspeichervorrichtung enthält ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist, und einem Peripherieschaltungsbereich, in dem mindestens ein aktiver Logikbereich definiert ist; eine Wortleitung, die eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist und sich über der Mehrzahl an aktiven Bereichen in eine erste horizontale Richtung erstreckt, und eine vergrabene Isolierschicht auf der Wortleitung; eine Bitleitungsstruktur, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, sich in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt und eine Bitleitung aufweist; und einen Wortleitungs-Kontaktstopfen, welcher mit der unteren Wortleitungsschicht durch Durchdringen der vergrabenen Isolierschicht und der oberen Wortleitungsschicht elektrisch verbunden ist und eine Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens aufweist, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens, wobei eine seitliche Oberfläche des Wortleitungs-Kontaktstopfens zwischen einer Deckfläche und einer Bodenoberfläche der oberen Wortleitungsschicht von der oberen Wortleitungsschicht vollständig umgeben ist.
  • Eine Halbleiterspeichervorrichtung enthält ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist, und einem Peripherieschaltungsbereich, in dem mindestens ein aktiver Logikbereich definiert ist; eine Wortleitung, die eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist und sich über der Mehrzahl an aktiven Bereichen in eine erste horizontale Richtung erstreckt, und eine vergrabene Isolierschicht auf der Wortleitung; eine Bitleitungsstruktur, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, sich in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt und eine Bitleitung aufweist; und einen Wortleitungs-Kontaktstopfen, welcher mit der unteren Wortleitungsschicht durch Durchdringen der vergrabenen Isolierschicht und der oberen Wortleitungsschicht elektrisch verbunden ist und eine Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens aufweist, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens, wobei eine seitliche Oberfläche des Wortleitungs-Kontaktstopfens zwischen einer Deckfläche und einer Bodenoberfläche der oberen Wortleitungsschicht von der oberen Wortleitungsschicht vollständig umgeben ist.
  • Eine Halbleiterspeichervorrichtung enthält ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist, und einem Peripherieschaltungsbereich, in dem mindestens ein aktiver Logikbereich definiert ist; eine Mehrzahl an Wortleitungen, die eine Mehrzahl an Wortleitungsgräben, die sich jeweils in eine erste horizontale Richtung über der Mehrzahl an aktiven Bereichen erstrecken, um parallel zueinander zu sein, füllen, und jeweils eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist, wobei eine Mehrzahl an vergrabenen Isolierschichten auf der Mehrzahl an Wortleitungen ist; eine Mehrzahl an Bitleitungsstrukturen, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, die sich jeweils in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt, um parallel zueinander zu sein, und jeweils eine Bitleitung und eine Isolierabdeckleitung, welche die Bitleitung bedeckt, aufweisen; eine Füllisolierschicht, die einen Raum zwischen der Mehrzahl an Bitleitungsstrukturen füllt; einen Wortleitungs-Kontaktstopfen mit einer Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens, welcher mit der unteren Wortleitungsschicht durch Durchdringen der Füllisolierschicht, der vergrabenen Isolierschicht und der oberen Wortleitungsschicht verbunden wird und eine seitliche Oberfläche auf einem Niveau zwischen einer Deckfläche und einer Bodenoberfläche der oberen Wortleitungsschicht, die von der oberen Wortleitungsschicht vollständig bedeckt ist, aufweist; eine Mehrzahl an vergrabenen Kontakten, die einen unteren Abschnitt eines Raums zwischen der Mehrzahl an Bitleitungsstrukturen füllt und mit der Mehrzahl an aktiven Bereichen verbunden ist; und eine Mehrzahl an Landing-Pads, die einen oberen Abschnitt des Raums zwischen der Mehrzahl an Bitleitungsstrukturen füllt, sich über der Mehrzahl an Bitleitungsstrukturen erstreckt und dasselbe Material wie ein im Wortleitungs-Kontaktstopfen enthaltenes Material enthält.
  • Figurenliste
  • Für ein deutlicheres Verständnis der Ausführungsbeispiele des erfinderischen Konzepts sorgt die folgende, detaillierte Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen sich gleiche Bezugszeichen durchweg auf gleiche Elemente beziehen. Wobei in den Zeichnungen:
    • 1 eine schematische Draufsicht zur Erläuterung von Hauptkomponenten einer Halbleiterspeichervorrichtung nach Ausführungsbeispielen des erfinderischen Konzepts ist;
    • 2A bis 2G, 3A bis 3G, 4A bis 4G, 5A bis 5G, 6A bis 6G, 7A bis 7G, 8A bis 8G und 9A bis 9G Querschnittsansichten sind, die Stufen in einem Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach Ausführungsbeispielen des erfinderischen Konzepts zeigen;
    • 10A bis 10G Querschnittsansichten sind, die eine Halbleiterspeichervorrichtung in Stufen nach Ausführungsbeispielen des erfinderischen Konzepts darstellen; und
    • 11 eine Querschnittsansicht zum Vergleich der Querschnitte von Kontaktstopfen von Halbleiterspeichervorrichtungen nach Ausführungsbeispielen des erfinderischen Konzepts ist.
  • Detaillierte Beschreibung der Ausführungsformen
  • 1 ist eine schematische Draufsicht zur Erläuterung von Hauptkomponenten einer Halbleiterspeichervorrichtung nach Ausführungsbeispielen des erfinderischen Konzepts.
  • Bezugnehmend auf 1 kann eine Halbleiterspeichervorrichtung 1 einen Speicherzellenbereich CR und einen Peripherieschaltungsbereich PR enthalten. Die Halbleiterspeichervorrichtung 1 kann eine Mehrzahl an aktiven Bereichen ACT im Speicherzellenbereich CR und eine Mehrzahl an aktiven Logikbereichen ACTP im Peripherieschaltungsbereich enthalten.
  • Nach einigen Ausführungsformen kann die Mehrzahl an aktiven Bereichen ACT im Speicherzellenbereich CR derart angeordnet sein, dass sie eine lange Achse in einer diagonalen Richtung zu einer ersten horizontalen Richtung (X-Richtung) und einer zweiten horizontalen Richtung (Y-Richtung) aufweist.
  • Eine Mehrzahl an Wortleitungen WL kann sich jeweils längsweise in die X-Richtung über der Mehrzahl an aktiven Bereichen ACT erstrecken, um parallel zueinander im Speicherzellenbereich CR zu sein. Eine Mehrzahl an Bitleitungen BL kann sich längsweise über der Mehrzahl an Wortleitungen WL in die zweite horizontale Richtung (Y-Richtung), welche die erste horizontale Richtung (Y-Richtung) schneidet, erstrecken, um parallel zueinander zu sein. Die Mehrzahl an Bitleitungen BL kann über direkte Kontakte DC mit der Mehrzahl an aktiven Bereichen ACT verbunden sein.
  • Nach einigen Ausführungsformen kann eine Mehrzahl an vergrabenen Kontakten BC zwischen zwei benachbarten Bitleitungen BL, die benachbart zueinander unter der Mehrzahl an Bitleitungen BL sind, ausgebildet sein. Nach einigen Ausführungsformen kann die Mehrzahl an vergrabenen Kontakten BC in Leitungen in die erste horizontale Richtung (X-Richtung) und die zweite horizontale Richtung (Y-Richtung) angeordnet sein.
  • Eine Mehrzahl an Landing-Pads LP kann auf der Mehrzahl an vergrabenen Kontakten BC ausgebildet sein. Die Mehrzahl an Landing-Pads LP kann derart angeordnet sein, dass sie die Mehrzahl an vergrabenen Kontakten BC in der vertikalen Richtung (Z-Richtung) zumindest teilweise überlappt. In einigen Ausführungsformen kann sich jedes der Mehrzahl an Landing-Pads LP über einer oder zwei dazu benachbarten Bitleitungen BL erstrecken.
  • Eine Mehrzahl an Speicherknoten SN kann über der Mehrzahl an Landing-Pads LP ausgebildet sein. Die Mehrzahl an Speicherknoten SN kann über der Mehrzahl an Bitleitungen BL ausgebildet sein. Die Mehrzahl an Speicherknoten SN können jeweils niedrigere Elektroden einer Mehrzahl an Kondensatoren sein. Die Mehrzahl an Speicherknoten SN kann durch die Mehrzahl an Landing-Pads LP und die Mehrzahl an vergrabenen Kontakten BC mit der Mehrzahl an aktiven Bereichen ACT verbunden sein.
  • Eine Mehrzahl an Gate-Leitungsmustern GLP kann auf der Mehrzahl an aktiven Logikbereichen ACTP im Peripherieschaltungsbereich PR angeordnet sein. Nach einigen Ausführungsformen können sich manche der Mehrzahl an Gate-Leitungsmustern GLP längsweise in die erste horizontale Richtung (X-Richtung) auf aktiven Logikbereichen ACTP erstrecken, um parallel zueinander zu sein, und die verbleibenden einen der Mehrzahl an Gate-Leitungsmustern GLP können sich jeweils längsweise in die zweite horizontale Richtung (Y-Richtung) auf dem aktiven Logikbereich ACTP erstrecken, um parallel zueinander zu sein. Allerdings sind die Ausführungsformen nicht darauf beschränkt. Zum Beispiel kann jedes der Mehrzahl an Gate-Leitungsmustern GLP verschiedene Breiten aufweisen oder kann eine Krümmung aufweisen oder kann sich in verschiedene horizontale Richtungen mit einer variablen Breite erstrecken.
  • Zur Erleichterung der Darstellung fehlen andere Komponenten als die Mehrzahl an aktiven Logikbereichen ACTP und die Mehrzahl an Gate-Leitungsmustern GLP im Peripherieschaltungsbereich PR. Obwohl die Mehrzahl an Gate-Leitungsmustern GLP in 1 lediglich auf der Mehrzahl an aktiven Logikbereichen ACTP angeordnet ist, sind die Ausführungsformen nicht darauf beschränkt. Zum Beispiel können sich zumindest manche der Mehrzahl an Gate-Leitungsmustern GLP nach außerhalb der aktiven Logikbereiche ACTP, nämlich über eine Logikvorrichtungsisolierschicht 115 aus 2E bis 2G, erstrecken.
  • Die Mehrzahl an Gate-Leitungsmustern GLP kann auf demselben Niveau ausgebildet sein wie die Mehrzahl an Bitleitungen BL. Nach einigen Ausführungsformen können die Mehrzahl an Gate-Leitungsmustern GLP und die Mehrzahl an Bitleitungen BL dieselben Materialien enthalten oder zumindest dieselben Materialien teilweise enthalten. Zum Beispiel kann ein Prozess zum Ausbilden der gesamten oder eines Abschnitts der Mehrzahl an Gate-Leitungsmustern GLP derselbe sein wie der gesamte oder ein Abschnitt eines Prozesses zum Ausbilden der Mehrzahl an Bitleitungen BL.
  • 2A bis 2G, 3A bis 3G, 4A bis 4G, 5A bis 5G, 6A bis 6G, 7A bis 7G, 8A bis 8G und 9A bis 9G sind Querschnittsansichten, die Stufen in einem Verfahren zur Herstellung einer Halbleiterspeichervorrichtung nach Ausführungsbeispielen des erfinderischen Konzepts zeigen, und 10A bis 10G sind Querschnittsansichten, die eine Halbleiterspeichervorrichtung in Stufen nach Ausführungsbeispielen des erfinderischen Konzepts darstellen. 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A sind Querschnittsansichten der Stufen entlang Linie A-A' aus 1; 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B sind Querschnittsansichten der Stufen entlang Linie B-B' aus 1; 2C, 3C, 4C, 5C, 6C, 7C, 8C, 9C und 10C sind Querschnittsansichten der Stufen entlang Linie C-C' aus 1; 2D, 3D, 4D, 5D, 6D, 7D, 8D, 9D und 10D sind Querschnittsansichten der Stufen entlang Linie D-D' aus 1; 2E, 3E, 4E, 5E, 6E, 7E, 8E, 9E und 10E sind Querschnittsansichten der Stufen entlang Linie E-E' aus 1; 2F, 3F, 4F, 5F, 6F, 7F, 8F, 9F und 10F sind Querschnittsansichten der Stufen entlang Linie F-F' aus 1; und 2G, 3G, 4G, 5G, 6G, 7G, 8G, 9G und 10G sind Querschnittsansichten der Stufen entlang Linie G-G' aus 1.
  • Bezugnehmend auf 2A bis 2G können ein Vorrichtungsisoliergraben 116T und ein Logikvorrichtungs-Isoliergraben 115T in einem Substrat 110 ausgebildet sein und eine Vorrichtungsisolierschicht 116, die den Vorrichtungsisoliergraben 116T füllt, und eine Logikvorrichtungs-Isolierschicht 115, die den Logikvorrichtungs-Isoliergraben 115T füllt, können ausgebildet sein. Deckflächen des Substrats 110, der Vorrichtungsisolierschicht 116 und der Logikvorrichtungs-Isolierschicht 115 können auf demselben vertikalen Niveau sein.
  • Zum Beispiel kann das Substrat 110 Silizium (Si) enthalten, z.B. kristallines Si, polykristallines Si oder amorphes Si. Alternativ kann das Substrat 110 ein Halbleiterelement, wie Germanium (Ge), oder mindestens einen Verbindungshalbleiter ausgewählt aus Silizium-Germanium (SiGe), Siliziumkarbid (SiC), Galliumarsenid (GaAs), Indiumarsenid (InAs) und Indiumphosphid (InP) enthalten. Das Substrat 110 kann eine Silizium-auf-Isolator(SOI)-Struktur aufweisen. Zum Beispiel kann das Substrat 110 eine vergrabene Oxid(BOX)-Schicht enthalten. Das Substrat 110 kann einen leitfähigen Bereich enthalten, zum Beispiel einen mit Verunreinigungen dotierten Topf oder eine mit Verunreinigungen dotierte Struktur.
  • Die Vorrichtungsisolierschicht 116 und die Logikvorrichtungs-Isolierschicht 115 können ein Material enthalten, das zum Beispiel mindestens eine ausgewählt aus einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxynitridschicht enthält. Die Vorrichtungsisolierschicht 116 kann eine einzelne Schicht, die eine Art von Isolierschicht enthält, eine Doppelschicht, die zwei Arten von Isolierschichten enthält, oder eine Mehrschicht, die mindestens drei Arten von Isolierschichten enthält, sein. Zum Beispiel kann die Vorrichtungsisolierschicht 116 eine Doppelschicht oder eine Mehrschicht sein, die eine Oxidschicht und eine Nitridschicht enthält. Allerdings sind die Ausführungsformen des erfinderischen Konzepts nicht auf die oben beschriebene Struktur der Vorrichtungsisolierschicht 116 beschränkt. Eine Mehrzahl an aktiven Bereichen 118 kann durch die Vorrichtungsisolierschicht 116 im Speicherzellenbereich CR (siehe aktive Bereiche ACT aus 1) des Substrats 110 definiert sein und eine Mehrzahl an aktiven Logikbereichen 117 kann durch die Logikvorrichtungs-Isolierschicht 115 im Peripherieschaltungsbereich PR (siehe aktive Logikbereiche ACTP aus 1) des Substrats 110 definiert sein.
  • In diese Spezifikation werden ein Abschnitt des Substrats 110, in dem die Mehrzahl an aktiven Bereichen 118 angeordnet ist, und ein benachbarter Abschnitt davon als der Zellenbereich CR bezeichnet und ein Abschnitt des Substrats 110, in dem die Mehrzahl an aktiven Logikbereichen 117 angeordnet ist, und ein benachbarter Abschnitt davon werden als der Peripherieschaltungsbereich PR bezeichnet.
  • Nach einigen Ausführungsformen können die Vorrichtungsisolierschicht 116 und die Logikvorrichtungs-Isolierschicht 115 zusammen ausgebildet sein und beide können als eine Vorrichtungsisolierstruktur bezeichnet werden. Zum Beispiel können die Vorrichtungsisolierschicht 116 und die Logikvorrichtungs-Isolierschicht 115 zur selben Zeit im selben Prozess und aus demselben Material ausgebildet werden. Die Vorrichtungsisolierschicht 116 kann ein Abschnitt der Vorrichtungsisolierstruktur sein, der die Mehrzahl an aktiven Bereichen 118 definiert, und die Logikvorrichtungs-Isolierschicht 115 kann ein Abschnitt der Vorrichtungsisolierstruktur sein, der die Mehrzahl an aktiven Logikbereichen 117 definiert. Ein Abschnitt der Vorrichtungsisolierstruktur, der sich an einer Grenze zwischen dem Zellenbereich CR und dem Peripherieschaltungsbereich PR befindet, kann die Vorrichtungsisolierschicht 116 sein oder kann die Logikvorrichtungs-Isolierschicht 115 sein. Die Vorrichtungsisolierschicht 116 und die Logikvorrichtungs-Isolierschicht 115 werden an der Grenze zwischen dem Zellenbereich CR und dem Peripherieschaltungsbereich PR womöglich nicht klar voneinander unterschieden.
  • Wie die aktiven Bereiche ACT in 1 kann jeder der aktiven Bereiche 118 eine relativ lange Inselform mit einer kurzen Achse und einer langen Achse nach einer Draufsicht aufweisen. Wie die aktiven Logikbereiche ACTP in 1 kann jeder der aktiven Logikbereiche 117 eine rechtwinklige Form nach einer Draufsicht aufweisen. Allerdings sind die Ausführungsformen nicht darauf beschränkt und jeder der aktiven Logikbereiche 117 kann jegliche von verschiedenen anderen planaren Formen aufweisen.
  • Eine Mehrzahl an Wortleitungsgräben 120T kann im Substrat 110 ausgebildet sein. Eine Mehrzahl an Wortleitungsgräben 120T kann Linienformen aufweisen, die sich längsweise in die erste horizontale Richtung (X-Richtung) erstrecken, um parallel zueinander zu sein, und in gleichen Intervallen über die aktiven Bereiche 118 hinweg in die zweite horizontale Richtung (Y-Richtung) angeordnet sind. Nach einigen Ausführungsformen kann eine Stufe auf der Bodenoberfläche der Mehrzahl an Wortleitungsgräben 120T sein. Zum Beispiel kann eine Höhe in die vertikale Richtung (Z-Richtung) eines jeden der Mehrzahl an Wortleitungsgräben 120T entlang der ersten horizontalen Richtung (X-Richtung) variieren. Nach einigen Ausführungsformen können die Vorrichtungsisolierschicht 116 und das Substrat 110 zum Ausbilden der Mehrzahl an Wortleitungsgräben 120T, die jeweils eine Stufe auf einer Bodenoberfläche davon aufweisen, jeweils durch getrennte Ätzprozesse geätzt werden und weisen somit unterschiedliche Ätztiefen auf. Zum Beispiel kann eine Ätztiefe des Substrats 110 größer sein als eine Ätztiefe der Vorrichtungsisolierschicht 116, sodass eine Tiefe eines jeden der Mehrzahl an Wortleitungsgräben 120T auf einem höheren vertikalen Niveau über dem Substrat 110 und auf einem niedrigeren vertikalen Niveau über der Vorrichtungsisolierschicht 116 sein kann. Nach einigen Ausführungsformen können die Vorrichtungsisolierschicht 116 und das Substrat 110 zum Ausbilden der Mehrzahl an Wortleitungsgräben 120T, die jeweils eine Stufe auf einer Bodenoberfläche davon aufweisen, gleichzeitig geätzt werden, weisen allerdings aufgrund eines Unterschieds zwischen den jeweiligen Ätzraten der Vorrichtungsisolierschicht 116 und des Substrats 110 unterschiedliche Ätztiefen auf.
  • Nachdem eine resultierende Struktur, in der die Mehrzahl an Wortleitungsgräben 120T ausgebildet ist, gereinigt worden ist, können eine Mehrzahl an dielektrischen Gate-Schichten 122, eine Mehrzahl an Wortleitungen 120 und eine Mehrzahl an vergrabenen Isolierschichten 124 in dieser genannten Reihenfolge innerhalb der Mehrzahl an Wortleitungsgräben 120T ausgebildet werden. Die Mehrzahl an Wortleitungen 120 kann die Mehrzahl an Wortleitungen WL aus 1 bilden. Die Mehrzahl an Wortleitungen 120 kann Linienformen aufweisen, die sich längsweise in die erste horizontale Richtung (X-Richtung) erstrecken, um parallel zueinander zu sein, und in gleichen Intervallen über die aktiven Bereiche 118 hinweg in die zweite horizontale Richtung (Y-Richtung) angeordnet sind. Die Deckflächen der Mehrzahl an Wortleitungen 120 können auf einem niedrigeren Niveau sein als die Deckfläche des Substrats 110. Die Bodenoberflächen der Mehrzahl an Wortleitungen 120 können irreguläre Formen aufweisen und ein Transistor mit einer Sattel-Finnen-Struktur, z.B. einem Sattel-Finnen-Feldeffekttransistor (FinFET), kann in der Mehrzahl an aktiven Bereichen 118 ausgebildet sein.
  • In dieser Spezifikation kann sich der Begriff „Niveau“ auf eine Höhe von der Hauptoberfläche oder der Deckfläche des Substrats 110 in die vertikale Richtung (Z-Richtung) beziehen. Zum Beispiel bezieht sich „auf demselben Niveau sein“ oder „auf einem gewissen Niveau sein“ auf „mit derselben Höhe von der Hauptoberfläche oder der Deckfläche des Substrats 110 in die vertikale Richtung (Z-Richtung)“ oder „an einer gewissen Position in Bezug auf die Hauptoberfläche oder die Deckfläche des Substrats 110 in der vertikalen Richtung (Z-Richtung) sein“, und „auf einem niedrigeren/höheren Niveau sein“ bezieht sich auf „an einer niedrigeren/höheren Position in Bezug auf die Hauptoberfläche oder die Deckfläche des Substrats 110 in die vertikale Richtung (Z-Richtung) sein“.
  • Jede der Mehrzahl an Wortleitungen 120 kann ein Stapel sein, der eine untere Wortleitungsschicht 120a und eine obere Wortleitungsschicht 120b enthält. Zum Beispiel kann die untere Wortleitungsschicht 120a aus einem Metallmaterial, einem leitfähigen Metallnitrid oder einer Kombination daraus ausgebildet sein. Nach einigen Ausführungsformen kann die untere Wortleitungsschicht 120a Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN oder eine Kombination daraus enthalten. Zum Beispiel kann die obere Wortleitungsschicht 120b dotiertes Polysilizium enthalten. Eine untere Oberfläche der oberen Wortleitungsschicht 120b kann eine obere Oberfläche der unteren Wortleitungsschicht 120a berühren. Nach einigen Ausführungsformen kann die untere Wortleitungsschicht 120a eine Kernschicht und eine Sperrschicht, die zwischen der Kernschicht und einer dielektrischen Gate-Schicht 122 angeordnet ist, enthalten. Zum Beispiel kann die Kernschicht ein Metallmaterial oder leitfähige Metallnitride, wie W, WN, TiSiN oder WSiN, enthalten und die Sperrschicht kann ein Metallmaterial oder leitfähige Metallnitride, wie Ti, TiN, Ta oder TaN, enthalten. Wie hierin verwendet, wenn ein Element als ein anderes Element „berührend“ oder „in Berührung mit“ jenem bezeichnet wird, sind keine dazwischenliegenden Elemente am Berührungspunkt vorhanden.
  • Nach einigen Ausführungsformen können Verunreinigungsionen in die aktiven Bereiche 118 des Substrats 110 auf beiden Seiten von jeder der Mehrzahl an Wortleitungen 120 injiziert werden, bevor oder nachdem die Mehrzahl an Wortleitungen 120 ausgebildet worden ist, wodurch Source-Bereiche und Drain-Bereiche innerhalb der Mehrzahl an aktiven Bereichen ACT ausgebildet werden.
  • Jede der Mehrzahl an dielektrischen Gate-Schichten 122 kann aus mindestens einer ausgewählt aus einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer Siliziumoxynitridschicht, einem Oxid/Nitrid/Oxid (ONO) oder einer dielektrischen Schicht mit hohem k-Wert, die eine höhere dielektrische Konstante aufweist als eine Siliziumoxidschicht, ausgebildet sein. Zum Beispiel kann jede der Mehrzahl an dielektrischen Gate-Schichten 122 eine dielektrische Konstante von ungefähr 10 bis ungefähr 25 aufweisen. Nach einigen Ausführungsformen kann die Mehrzahl an dielektrischen Gate-Schichten 122 aus mindestens einem ausgewählt aus den Folgenden ausgebildet sein: Hafniumoxid (HfO), Hafniumsilikat (HfSiO), Hafniumoxynitrid (HfON), Hafniumsiliziumoxynitrid (HfSiON), Lanthanoxid (LaO), Lanthanaluminiumoxid (LaAlO), Zirkoniumoxid (ZrO), Zirkoniumsilikat (ZrSiO), Zirkoniumoxynitrid (ZrON), Zirkoniumsiliziumoxynitrid (ZrSiON), Tantaloxid (TaO), Titanoxid (TiO), Bariumstrontiumtitanoxid (BaSrTiO), Bariumtitanoxid (BaTiO), Strontiumtitanoxid (SrTiO), Yttriumoxid (YO), Aluminiumoxid (AlO) und Bleiskandiumtantaloxid (PbScTaO). Zum Beispiel kann die Mehrzahl an dielektrischen Gate-Schichten 122 aus HfO2, Al2O3, HfA1O3, Ta2O3 oder TiO2 ausgebildet sein.
  • Die Deckflächen der Mehrzahl an vergrabenen Isolierschichten 124 können im Wesentlichen auf demselben Niveau sein wie die Deckfläche des Substrats 110. Jede der Mehrzahl an vergrabenen Isolierschichten 124 kann mindestens eine Materialschicht ausgewählt aus einer Siliziumoxidschicht, einer Siliziumnitridschicht, einer Siliziumoxynitridschicht oder einer Kombination daraus enthalten. Eine Bodenoberfläche einer jeden der Mehrzahl an vergrabenen Isolierschichten 124 kann Deckflächen einer entsprechenden der Mehrzahl an Wortleitungen 120 berühren.
  • Bezugnehmend auf 3A bis 3G ist ein Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) ausgebildet, um die Vorrichtungsisolierschicht 116, die Mehrzahl an aktiven Bereichen 118, die Mehrzahl an vergrabenen Isolierschichten 124, die Logikvorrichtungs-Isolierschicht 115 und die Mehrzahl an aktiven Logikbereichen 117 zu bedecken. Zum Beispiel kann das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) eine Siliziumoxidschicht, eine Siliziumnitridschicht, eine Siliziumoxynitridschicht, eine dielektrische Metallschicht oder eine Kombination daraus enthalten. Nach einigen Ausführungsformen kann das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) durch Stapeln einer Mehrzahl an Isolierschichten, die das erste Isolierschichtmuster 112 und das zweite Isolierschichtmuster 114 enthalten, ausgebildet werden. Nach einigen Ausführungsformen kann das erste Isolierschichtmuster 112 eine Siliziumoxidschicht enthalten und das zweite Isolierschichtmuster 114 kann eine Siliziumnitridschicht enthalten.
  • Nach einigen Ausführungsformen kann das erste Isolierschichtmuster 112 eine dielektrische Nichtmetallschicht enthalten und das zweite Isolierschichtmuster 114 kann eine dielektrische Metallschicht enthalten. Zum Beispiel kann das erste Isolierschichtmuster 112 eine Siliziumoxidschicht, eine Siliziumnitridschicht, eine Siliziumoxynitridschicht oder eine Kombination daraus enthalten. Zum Beispiel kann das zweite Isolierschichtmuster 114 mindestens eines ausgewählt aus den Folgenden enthalten: Hafniumoxid (HfO), Hafniumsilikat (HfSiO), Hafniumoxynitrid (HfON), Hafniumsiliziumoxynitrid (HfSiON), Lanthanoxid (LaO), Lanthanaluminiumoxid (LaAlO), Zirkoniumoxid (ZrO), Zirkoniumsilikat (ZrSiO), Zirkoniumoxynitrid (ZrON), Zirkoniumsiliziumoxynitrid (ZrSiON), Tantaloxid (TaO), Titanoxid (TiO), Bariumstrontiumtitanoxid (BaSrTiO), Bariumtitanoxid (BaTiO), Strontiumtitanoxid (SrTiO), Yttriumoxid (YO), Aluminiumoxid (AlO) und Bleiskandiumtantaloxid (PbScTaO).
  • Anschließend wird eine Mehrzahl an Direktkontaktlöchern 134H ausgebildet, um das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) zu durchdringen und einen Source-Bereich in einem entsprechenden aktiven Bereich 118 freizulegen. Nach einigen Ausführungsformen können sich die Direktkontaktlöcher 134H ins Innere des entsprechenden aktiven Bereichs 118, d.h. den Source-Bereich, erstrecken. Zum Beispiel kann sich jedes Direktkontaktloch 134H auf einem Niveau erstrecken, das niedriger ist als jenes der Deckflächen der entsprechenden aktiven Bereiche 118 und Vorrichtungsisolierschichten 116.
  • Bezugnehmend auf 4A bis 4G ist eine leitfähige Direktkontaktschicht auf der Mehrzahl an aktiven Bereichen 118 und der Vorrichtungsisolierschicht 116 ausgebildet, um die Direktkontaktlöcher 134H zu füllen und das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) zu bedecken. Die leitfähige Direktkontaktschicht kann zum Beispiel Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu oder eine Kombination daraus enthalten. Nach einigen Ausführungsformen kann die leitfähige Direktkontaktschicht eine epitaktische Siliziumschicht enthalten. Nach einigen Ausführungsformen kann die leitfähige Direktkontaktschicht dotiertes Polysilizium enthalten.
  • Anschließend werden eine leitfähige Metallschicht und eine Isolierverschlussschicht, die zum Ausbilden von Bitleitungsstrukturen 140 vorhanden sind, sequenziell ausgebildet, um das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) und die leitfähige Direktkontaktschicht zu bedecken.
  • Nach einigen Ausführungsformen kann die leitfähige Metallschicht eine Stapelstruktur aufweisen, in der eine erste leitfähige Metallschicht und eine zweite leitfähige Metallschicht gestapelt sind. Die leitfähige Metallschicht kann eine leitfähige Schichtstapelstruktur mit einer Doppelschichtstruktur aufweisen, allerdings ist dies nur ein Beispiel und die Ausführungsformen sind nicht darauf beschränkt. Zum Beispiel kann die leitfähige Metallschicht eine einzelne Schicht oder eine Stapelstruktur, die mindestens drei Schichten enthält, enthalten.
  • Die erste leitfähige Metallschicht, die zweite leitfähige Metallschicht und die Isolierverschlussschicht werden geätzt, wodurch eine Mehrzahl an Bitleitungen 147, die jeweils ein erstes leitfähiges Metallmuster 145 und ein zweites leitfähiges Metallmuster 146, die eine Linienform aufweisen, enthalten, und eine Mehrzahl an Isolierverschlussleitungen 148 ausgebildet werden.
  • Nach einigen Ausführungsformen kann das erste leitfähige Metallmuster 145 TiN oder Ti-Si-N (TSN) enthalten und das zweite leitfähige Metallmuster 146 kann Wolfram (W) oder W und Wolframsilizid (WSix) enthalten. Nach einigen Ausführungsformen kann das erste leitfähige Metallmuster 145 als eine Diffusionsbarriere fungieren. Nach einigen Ausführungsformen kann die Mehrzahl an Isolierverschlussleitungen 148 eine Siliziumnitridschicht enthalten.
  • Eine Bitleitung 147 und eine Isolierverschlussleitung 148, welche die Bitleitung 147 bedeckt, können eine Bitleitungsstruktur 140 bilden. Eine Mehrzahl an Bitleitungsstrukturen 140, die eine Mehrzahl an Bitleitungen 147 und eine Mehrzahl an Isolierverschlussleitungen 148 enthält, kann sich längsweise in die zweite horizontale Richtung (Y-Richtung) parallel zu der Hauptoberfläche des Substrats 110 erstrecken, um parallel zueinander zu sein. Die Mehrzahl an Bitleitungen 147 kann die Mehrzahl an Bitleitungen BL aus 1 bilden. Nach einigen Ausführungsformen kann jede der Mehrzahl an Bitleitungsstrukturen 140 ferner ein leitfähiges Halbleitermuster 132 zwischen dem Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) und dem ersten leitfähigen Metallmuster 145 enthalten. Das leitfähige Halbleitermuster 132 kann dotiertes Polysilizium enthalten. Nach einigen Ausführungsformen kann das leitfähige Halbleitermuster 132 weggelassen werden.
  • Während eines Ätzprozesses zum Ausbilden der Mehrzahl an Bitleitungen 147 können Abschnitte der leitfähigen Direktkontaktschicht, welche die Mehrzahl an Bitleitungen 147 nicht vertikal überlappen, ebenfalls geätzt werden, wodurch eine Mehrzahl an leitfähigen Direktkontaktmustern 134 ausgebildet wird. Zu dieser Zeit kann das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) als eine Ätzstoppschicht während des Ätzprozesses zum Ausbilden der Mehrzahl an Bitleitungen 147 und der Mehrzahl an leitfähigen Direktkontaktmustern 134 fungieren. Die Mehrzahl an leitfähigen Direktkontaktmustern 134 kann die Mehrzahl an Direktkontakten DC aus 1 bilden. Die Mehrzahl an Bitleitungen 147 kann über die Mehrzahl an leitfähigen Direktkontaktmustern 134 mit der Mehrzahl an aktiven Bereichen 118 elektrisch verbunden sein.
  • Nach einigen Ausführungsformen können die leitfähigen Halbleitermuster 132 außerdem während eines Prozesses zum Entfernen der Abschnitte der leitfähigen Direktkontaktschicht zum Ausbilden der leitfähigen Direktkontaktmuster 134 ausgebildet werden. Zum Beispiel können die leitfähigen Halbleitermuster 132 Abschnitte der leitfähigen Direktkontaktschicht sein, welche die Bitleitungen 147 vertikal überlappen, aber die Direktkontaktlöcher 134H nicht vertikal überlappen, und sich auf dem Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) befinden, und die leitfähigen Direktkontaktmuster 134 können Abschnitte der leitfähigen Direktkontaktschicht sein, welche die Direktkontaktlöcher 134H direkt überlappen und aktive Bereiche 118 berühren.
  • Eine Isolierabstandsstruktur 150 kann beide Seitenwände von jeder der Mehrzahl an Bitleitungsstrukturen 140 bedecken. Jede der Mehrzahl an Isolierabstandsstrukturen 150 kann ein erstes Isolierabstandsstück 152, ein zweites Isolierabstandsstück 154 und ein drittes Isolierabstandsstück 156 enthalten. Das zweite Isolierabstandsstück 154 kann ein Material mit einer niedrigeren Permittivität als das erste Isolierabstandsstück 152 und das dritte Isolierabstandsstück 156 enthalten. Nach einigen Ausführungsformen können das erste Isolierabstandsstück 152 und das dritte Isolierabstandsstücke 156 eine Nitridschicht enthalten und das zweite Isolierabstandsstück 154 kann eine Oxidschicht enthalten. Nach einigen Ausführungsformen können das erste Isolierabstandsstück 152 und das dritte Isolierabstandsstück 156 eine Nitridschicht enthalten und das zweite Isolierabstandsstück 154 kann ein Material mit einer Ätzselektivität in Bezug auf das erste Isolierabstandsstück 152 und das dritte Isolierabstandsstück 156 enthalten. Wenn zum Beispiel das erste Isolierabstandsstück 152 und das dritte Isolierabstandsstück 156 eine Nitridschicht enthalten, kann das zweite Isolierabstandsstück 154 eine Oxidschicht enthalten und kann während eines nachfolgenden Prozesses entfernt werden, um ein Luftabstandsstück zu sein.
  • Eine Mehrzahl an vergrabenen Kontaktlöchern 170H kann zwischen jeder der Mehrzahl an Bitleitungen 147 ausgebildet sein. Der Innenraum eines jeden der Mehrzahl an vergrabenen Kontaktlöchern 170H kann durch Isolierabstandsstrukturen 150, die jeweilige Seitenwände von zwei benachbarten Bitleitungen 147 aus der Mehrzahl an Bitleitungen 147 jeweils bedecken, und einen aktiven Bereich 118 zwischen den zwei benachbarten Bitleitungen 147 definiert werden. Zusätzlich kann der Innenraum eines jeden der Mehrzahl an vergrabenen Kontaktlöchern 170H ferner durch Seitenoberflächen des ersten und zweiten Isolierschichtmusters 112 und 114 von einer der zwei benachbarten Bitleitungen 147 definiert werden.
  • Die Mehrzahl an vergrabenen Kontaktlöchern 170H kann durch teilweises Entfernen des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) und der aktiven Bereiche 118 durch Verwenden der Mehrzahl an Isolierabstandsstrukturen 150, die jeweils beide Seitenwände einer jeden der Mehrzahl an Bitleitungsstrukturen 140 bedecken, und der Mehrzahl an Isolierverschlussleitungen 148 als Ätzmasken ausgebildet werden. Nach einigen Ausführungsformen kann die Mehrzahl an vergrabenen Kontaktlöchern 170H zunächst durch Durchführen eines anisotropischen Ätzprozesses zum teilweisen Entfernen des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) und der aktiven Bereiche 118 durch Verwenden der Isolierabstandsstrukturen 150, die jeweils beide Seitenwände einer jeden der Mehrzahl an Bitleitungsstrukturen 140 bedecken, und der Mehrzahl an Isolierverschlussleitungen 148 als Ätzmasken und dann durch Durchführen eines isotropischen Ätzprozesses zum ferneren teilweisen Entfernen der aktiven Bereiche 118 derart, dass die jeweiligen Räume der vergrabenen Kontaktlöcher 170H, welche durch die aktiven Bereiche 118 definiert werden, erweitert werden können, ausgebildet werden.
  • Eine Mehrzahl an Gate-Leitungsstrukturen 140P kann auf den aktiven Logikbereichen 117 ausgebildet sein. Nach einigen Ausführungsformen kann mindestens eine Dummy-Bitleitungsstruktur 140D zwischen jeder Bitleitungsstruktur 140 und jeder Gate-Leitungsstruktur 140P angeordnet sein.
  • Jede der Mehrzahl an Gate-Leitungsstrukturen 140P kann eine Gate-Leitung 147'P und eine Isolierverschlussleitung 148, welche die Gate-Leitung 147P bedeckt, enthalten. Die in der Mehrzahl an Gate-Leitungsstrukturen 140P enthaltene Mehrzahl an Gate-Leitungen 147P kann zusammen mit der Mehrzahl an Bitleitungen 147 ausgebildet werden. Zum Beispiel kann die Mehrzahl an Gate-Leitungen 147P ein Stapel des ersten leitfähigen Metallmusters 145 und des zweiten leitfähigen Metallmusters 146 sein. Ein Gate-Isolierschichtmuster 142 kann zwischen jeder Gate-Leitung 147P und jedem aktiven Logikbereich 117 angeordnet sein. Nach einigen Ausführungsformen kann jede der Mehrzahl an Gate-Leitungsstrukturen 140P ferner ein leitfähiges Halbleitermuster 132 zwischen dem Gate-Isolierschichtmuster 142 und dem ersten leitfähigen Metallmuster 145 enthalten. Die Mehrzahl an Gate-Leitungen 147P kann die Mehrzahl an Gate-Leitungsmustern GLP aus 1 bilden.
  • Ein Gate-Isolierabstandsstück 150P kann beide Seitenwände einer jeden Gate-Leitungsstruktur 140P bedecken. Das Gate-Isolierabstandsstück 150P kann zum Beispiel eine Nitridschicht enthalten. Nach einigen Ausführungsformen kann das Gate-Isolierabstandsstück 150P eine einzelne Schicht enthalten, allerdings sind die Ausführungsformen nicht darauf beschränkt. Das Gate-Isolierabstandsstück 150P kann eine Stapelstruktur aufweisen, die zwei oder mehr Schichten enthält.
  • Jede Dummy-Bitleitungsstruktur 140D kann sich längsweise in die zweite horizontale Richtung (Y-Richtung) erstrecken, um parallel mit den Bitleitungsstrukturen 140 zu sein. Jede Dummy-Bitleitungsstruktur 140D kann eine Struktur aufweisen, die jeder Bitleitungsstruktur 140 im Wesentlichen ähnlich ist. Jede Dummy-Bitleitungsstruktur 140D kann eine Dummy-Bitleitung 147D, die das erste leitfähige Metallmuster 145 und das zweite leitfähige Metallmuster 146 enthält, und eine Isolierverschlussleitung 148 enthalten. Beide Seitenwände der Dummy-Bitleitungsstruktur 140D können durch die Isolierabstandsstruktur 150 und/oder das Gate-Isolierabstandsstück 150P bedeckt sein.
  • Nach einigen Ausführungsformen kann eine horizontale Breite der Dummy-Bitleitung 147D in der ersten horizontalen Richtung (X-Richtung) größer sein als eine horizontale Breite einer jeden der Bitleitungen 147 in der ersten horizontalen Richtung (X-Richtung). Nach einigen anderen Ausführungsformen kann die horizontale Breite der Dummy-Bitleitung 147D in der ersten horizontalen Richtung (X-Richtung) der horizontalen Breite einer jeden der Bitleitungen 147 in der ersten horizontalen Richtung (X-Richtung) gleich sein. Nach einigen Ausführungsformen kann eine Mehrzahl an Dummy-Bitleitungsstrukturen 140D enthalten sein und die Dummy-Bitleitungen 147D von einigen der Mehrzahl an Dummy-Bitleitungsstrukturen 140D können horizontale Breiten in der ersten horizontalen Richtung (X-Richtung) aufweisen, die größer sind als die horizontale Breite einer jeden Bitleitung 147, und die Dummy-Bitleitungen 147D der anderen der Mehrzahl an Dummy-Bitleitungsstrukturen 140D können horizontale Breiten in der ersten horizontalen Richtung (X-Richtung) aufweisen, die der horizontalen Breite einer jeden Bitleitung 147 gleich sind.
  • Bezugnehmend auf 5A bis 5G sind eine Mehrzahl an vergrabenen Kontakten 170 und eine Mehrzahl an Isolierzäunen 180 in Räumen unter der Mehrzahl an Isolierabstandsstrukturen 150, die jeweils die Seitenwände der Mehrzahl an Bitleitungsstrukturen 140 bedecken, ausgebildet. Die Mehrzahl an vergrabenen Kontakten 170 und die Mehrzahl an Isolierzäunen 180 können wechselweise zwischen allen zwei benachbarten Isolierabstandsstrukturen 150 unter der Mehrzahl an Isolierabstandsstrukturen 150, die jeweils die Seitenwände der Mehrzahl an Bitleitungsstrukturen 140 bedecken, in der zweiten horizontalen Richtung (Y-Richtung) angeordnet sein. Zum Beispiel kann die Mehrzahl an vergrabenen Kontakten 170 Polysilizium enthalten. Zum Beispiel kann die Mehrzahl an Isolierzäunen 180 eine Nitridschicht enthalten.
  • Nach einigen Ausführungsformen kann die Mehrzahl an vergrabenen Kontakten 170 sowohl in einer Linie in die erste horizontale Richtung (X-Richtung) als auch in einer Linie in die zweite horizontale Richtung (Y-Richtung) angeordnet sein. Jeder der Mehrzahl an vergrabenen Kontakten 170 kann sich von einem aktiven Bereich 1180 aus in die vertikale Richtung (Z-Richtung) senkrecht zum Substrat 110 erstrecken. Die Mehrzahl an vergrabenen Kontakten 170 kann die Mehrzahl an vergrabenen Kontakten BC aus 1 bilden.
  • Die Mehrzahl an vergrabenen Kontakten 170 kann in Räumen ausgebildet sein, welche durch die Mehrzahl an Isolierabstandsstrukturen 150, welche jeweils die Seitenwände der Mehrzahl an Bitleitungsstrukturen 140 bedecken, und die Mehrzahl an Isolierzäunen 180 definiert werden. Die Mehrzahl an vergrabenen Kontakten 170 kann einen unteren Abschnitt der Räume zwischen der Mehrzahl an Isolierabstandsstrukturen 150, welche jeweils die Seitenwände der Mehrzahl an Bitleitungsstrukturen 140 bedecken, füllen.
  • Die Deckflächen der Mehrzahl an vergrabenen Kontakten 170 können auf einem niedrigeren Niveau sein als die Deckflächen der Mehrzahl an Isolierverschlussleitungen 148. Die Deckflächen der Mehrzahl an Isolierzäunen 180 können auf demselben Niveau sein wie die Deckflächen der Mehrzahl an Isolierverschlussleitungen 148 in der vertikalen Richtung (Z-Richtung).
  • Eine Mehrzahl an Landing-Pad-Löchern 190H kann durch die Mehrzahl an Isolierabstandsstrukturen 150 und die Mehrzahl an Isolierzäunen 180 definiert werden. Die Mehrzahl an Landing-Pad-Löchern 190H kann die Mehrzahl an vergrabenen Kontakten 170 vertikal überlappen. Die Mehrzahl an vergrabenen Kontakten 170 kann auf den Bodenoberflächen der Mehrzahl an Landing-Pad-Löchern 190H freigelegt sein.
  • Eine Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) kann auf dem Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) um die Mehrzahl an Gate-Leitungsstrukturen 140P herum ausgebildet sein. Nach einigen Ausführungsformen kann die Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) eine Stapelstruktur aufweisen, in der die erste Füllisolierschicht 172 und die zweite Füllisolierschicht 174 gestapelt sind. Nach einigen Ausführungsformen kann die erste Füllisolierschicht 172 Oxid enthalten und die zweite Füllisolierschicht 174 kann Nitrid enthalten. Die Deckfläche der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), das heißt die Deckfläche der zweiten Füllisolierschicht 174, kann auf demselben Niveau sein wie die Deckfläche einer jeden Gate-Leitungsstruktur 140P.
  • Während die Mehrzahl an vergrabenen Kontakten 170 und/oder die Mehrzahl an Isolierzäunen 180 ausgebildet werden, können jeweilige obere Abschnitte der Isolierverschlussleitung 148, die in den Bitleitungsstrukturen 140, den Dummy-Bitleitungsstrukturen 140D und den Gate-Leitungsstrukturen 140P enthalten sind, der Isolierabstandsstrukturen 150 und des Gate-Isolierabstandsstücks 150P teilweise entfernt werden, und somit können die Niveaus der Deckflächen der Bitleitungsstrukturen 140, der Dummy-Bitleitungsstrukturen 140D und der Gate-Leitungsstrukturen 140P verringert werden.
  • Bezugnehmend auf 6A bis 6G ist eine Mehrzahl an Kontaktlöchern CPHE, CPHF und CPHG ausgebildet, welche die Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) und das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) durchdringt. Die Mehrzahl an Kontaktlöchern CPHE, CPHF und CPHG kann ein erstes Kontaktloch CPHE, ein zweites Kontaktloch CPHF und dritte Kontaktlöcher CPHG enthalten. Die dritten Kontaktlöcher CPHG können ein Gate-Leitungskontaktloch CPHG1 und ein Bitleitungskontaktloch CPHG2 enthalten. Das erste Kontaktloch CPHE und das zweite Kontaktloch CPHF können jeweils als ein Wortleitungs-Kontaktloch CPHE und ein aktives Logikbereichskontaktloch CPHF bezeichnet werden.
  • Das Wortleitungs-Kontaktloch CPHE kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält), einer vergrabenen Isolierschicht 124 und einer oberen Wortleitungsschicht 120b auf eine untere Wortleitungsschicht 120a erstrecken. Nach einigen Ausführungsformen kann sich das Wortleitungs-Kontaktloch CPHE in die untere Wortleitungsschicht 120a ausdehnen.
  • Das aktive Logikbereichskontaktloch CPHF kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) und des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) in den aktiven Logikbereiche 117 erstrecken. Nach einigen Ausführungsformen können sich die aktiven Logikbereichskontaktlöcher CPHF in den aktiven Logikbereich 117 erstrecken.
  • Nach einigen Ausführungsformen können sich die dritten Kontaktlöcher CPHG, nämlich das Gate-Leitungskontaktloch CPHG1 und das Bitleitungskontaktloch CPHG2, durch Durchdringen der Isolierverschlussleitungen 148 und der zweiten leitfähigen Metallmuster 146 zu den ersten leitfähigen Metallmustern 145 erstrecken. Nach einigen Ausführungsformen können sich die dritten Kontaktlöcher CPHG, nämlich das Gate-Leitungskontaktloch CPHG1 und das Bitleitungskontaktloch CPHG2, in die ersten leitfähigen Metallmuster 145 ausdehnen. Nach einigen anderen Ausführungsformen können sich die dritten Kontaktlöcher CPHG, nämlich das Gate-Leitungskontaktloch CPHG1 und das Bitleitungskontaktloch CPHG2, durch Durchdringen der Isolierverschlussleitungen 148 auf die zweiten leitfähigen Metallmuster 146 erstrecken. Nach einigen anderen Ausführungsformen können sich die dritten Kontaktlöcher CPHG, nämlich das Gate-Leitungskontaktloch CPHG1 und das Bitleitungskontaktloch CPHG2, in die zweiten leitfähigen Metallmuster 146 ausdehnen.
  • Zum Beispiel kann sich das Gate-Leitungskontaktloch CPHG1 durch Durchdringen einer Isolierverschlussleitung 148 zu einer Gate-Leitung 147P erstrecken und das Bitleitungskontaktloch CPHG2 kann sich durch Durchdringen einer Isolierverschlussleitung 148 zu einer Bitleitung 147 erstrecken. Nach einigen Ausführungsformen können sich die Gate-Leitungskontaktlöcher CPHG1 durch Durchdringen der Isolierverschlussleitung 148 in die Gate-Leitung 147P ausdehnen und die Bitleitungskontaktlöcher CPHG2 können sich durch Durchdringen der Isolierverschlussleitung 148 in die Bitleitung 147 ausdehnen.
  • Nach einigen Ausführungsformen können das erste Kontaktloch CPHE, das zweite Kontaktloch CPHF und die dritten Kontaktlöcher CPHG durch Verwenden desselben Ätzprozesses gleichzeitig ausgebildet werden. Nach einigen anderen Ausführungsformen kann mindestens eines des ersten Kontaktlochs CPHE, des zweiten Kontaktlochs CPHF und der dritten Kontaktlöcher CPHG durch Verwenden von getrennten Ätzprozessen sequenziell ausgebildet werden.
  • Bezugnehmend auf 7A bis 7G ist ein erweitertes Maskenmuster MKE mit einer erweiterten Öffnung MKEO ausgebildet, die das erste Kontaktloch CPHE und Abschnitte der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174, die benachbart zum ersten Kontaktloch CPHE enthalten sind, enthält) freilegt. Das erweiterte Maskenmuster MKE kann die verbleibenden Abschnitte der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) bedecken. Das erweiterte Maskenmuster MKE kann das zweite Kontaktloch CPHF und die dritten Kontaktlöcher CPHG füllen und kann die Bitleitungsstrukturen 140, die Dummy-Bitleitungsstrukturen 140D, Die Gate-Leitungsstrukturen 140P, die vergrabenen Kontakte 170 und die Isolierzäune 180 bedecken.
  • Anschließend kann eine Locherweiterung HE in einem oberen Abschnitt des ersten Kontaktlochs CPHE durch Entfernen der Abschnitte der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), welche über die erweiterte Öffnung durch Verwenden des erweiterten Maskenmusters MKE als eine Ätzmaske freigelegt wird, ausgebildet sein. Nachdem die Locherweiterung HE ausgebildet worden ist, kann das erweiterte Maskenmuster MKE entfernt werden. Während die Locherweiterung HE ausgebildet wird, kann sich das vertikale Niveau der Bodenoberfläche des ersten Kontaktlochs CPHE verringern. Bezugnehmend auf 8A bis 8G, nachdem die Locherweiterung HE ausgebildet und das erweiterte Maskenmuster MKE entfernt worden ist, wird eine Landing-Pad-Materialschicht 190P ausgebildet, um die Mehrzahl an Landing-Pad-Löchern 190H und die Mehrzahl an Kontaktlöchern CPHE, CPHF und CPHG zu füllen und die Mehrzahl an Bitleitungsstrukturen 140, die Mehrzahl an Gate-Leitungsstrukturen 140P und die mindestens eine Dummy-Bitleitungsstruktur 140D zu bedecken.
  • Die Locherweiterung HE kann durch teilweises Entfernen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) ausgebildet werden. Aufgrund der Locherweiterung HE können eine horizontale Breite und ein horizontaler Querschnitt des oberen Abschnitts des ersten Kontaktlochs CPHE verringert werden. Zum Beispiel kann eine horizontale Breite des oberen Abschnitts des ersten Kontaktlochs CPHE benachbart zu der zweiten Füllisolierschicht 174 breiter sein als eine horizontale Breite eines unteren Abschnitts des ersten Kontaktlochs CPHE benachbart zu einem unteren Abschnitt der ersten Füllisolierschicht 172. Die Bodenoberfläche der Locherweiterung HE kann ein höheres vertikales Niveau aufweisen als ein erstes vertikales Niveau LV1 der Deckfläche der Bitleitung 147 oder der Gate-Leitung 147P, nämlich der Deckfläche des zweiten leitfähigen Metallmusters 146. Zum Beispiel kann das vertikale Niveau der Bodenoberfläche der Locherweiterung HE höher sein als das erste vertikale Niveau LV1 der Deckfläche des zweiten leitfähigen Metallmusters 146 und kann niedriger sein als ein zweites vertikale Niveau LV2 der Deckfläche der Isolierverschlussleitung 148 oder der Deckfläche der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), nämlich der Deckfläche der zweiten Füllisolierschicht 174. In einigen Ausführungsformen kann das vertikale Niveau der Bodenoberfläche der Locherweiterung HE niedriger sein als eine Deckfläche der ersten Füllisolierschicht 172.
  • Nach einigen Ausführungsformen kann die Landing-Pad-Materialschicht 190P eine leitfähige Sperrschicht und eine leitfähige Pat-Materialschicht, die auf der leitfähigen Sperrschicht angeordnet ist, enthalten. Zum Beispiel kann die leitfähige Sperrschicht Metall, leitfähiges Metallnitrid oder eine Kombination daraus enthalten. Nach einigen Ausführungsformen kann die leitfähige Sperrschicht eine Ti/TiN-Stapelstruktur aufweisen. Nach einigen Ausführungsformen kann die leitfähige Pad-Materialschicht Wolfram (W) enthalten.
  • Nach einigen Ausführungsformen kann eine Metallsilizidschicht auf der Mehrzahl an vergrabenen Kontakten 170 ausgebildet werden, bevor die Landing-Pad-Materialschicht 190P ausgebildet wird. Die Metallsilizidschicht kann zwischen der Mehrzahl an vergrabenen Kontakten 170 und der Landing-Pad-Materialschicht 190P angeordnet sein. Die Metallsilizidschicht kann, ist allerdings nicht darauf beschränkt, Kobaltsilizid (Co-Six), Nickelsilizid (NiSix) oder Mangansilizid (MnSix) enthalten.
  • Eine Mehrzahl an Hartmaskenmustern HMKC und HMKP sind auf der Landing-Pad-Materialschicht 190P ausgebildet. Nach einigen Ausführungsformen kann die Mehrzahl an Hartmaskenmustern HMKC und HMKP durch eine Extrem-Ultraviolett(EUV)-Lithographie ausgebildet werden. Die Mehrzahl an Hartmaskenmustern HMKC und HMKP kann ein Zellen-Hartmaskenmuster HMKC, das auf der Mehrzahl an Landing-Pad-Löchern 190H und Abschnitten der Landing-Pad-Materialschicht 190P um die Mehrzahl an Landing-Pad-Löchern 190H herum angeordnet ist, und ein Logik-Hartmaskenmuster HMKP, das auf der Mehrzahl an Kontaktlöchern CPHE, CPHF und CPHG und Abschnitten der Landing-Pad-Materialschicht 190P um die Mehrzahl an Kontaktlöchem CPHE, CPHF und CPHG herum angeordnet ist, enthalten. In einigen Ausführungsformen kann das Zellen-Hartmaskenmuster HMKC die Landing-Pad-Löcher 190H zumindest teilweise überlappen und das Logik-Hartmaskenmuster HMKP kann die Kontaktlöcher CPHE, CPHF und CPHG vertikal überlappen.
  • Bezugnehmend auf 9A bis 9G ist eine Mehrzahl an Landing-Pads 190, welche die Mehrzahl an Landing-Pad-Löchern 190H zumindest teilweise füllt und sich über die Mehrzahl an Bitleitungsstrukturen 140 erstrecken, durch Entfernen von Abschnitten der Mehrzahl an Bitleitungsstrukturen 140 und Abschnitten der Landing-Pad-Materialschicht 190P aus 8A bis 8G um die Mehrzahl an Landing-Pad-Löchern 190H herum durch Verwenden des Zellen-Hartmaskenmusters HMKC als eine Ätzmaske ausgebildet. Die Mehrzahl an Landing-Pads 190 kann mit Vertiefungen 190R dazwischen voneinander getrennt sein. Bezugnehmend auf 9C können Abschnitte eines jeden der Mehrzahl an Isolierzäunen 180 außerdem durch Verwenden des Zellen-Hartmaskenmusters HMKC als eine Ätzmaske entfernt werden.
  • Die Mehrzahl an Landing-Pads 190 kann auf der Mehrzahl an vergrabenen Kontakten 170 angeordnet sein und kann sich über die Mehrzahl an Bitleitungsstrukturen 140 erstrecken. Nach einigen Ausführungsformen kann sich die Mehrzahl an Landing-Pads 190 über die Mehrzahl an Bitleitungen 147 erstrecken. Die Mehrzahl an Landing-Pads 190 kann auf der Mehrzahl an vergrabenen Kontakten 170 angeordnet sein, um jeweils mit der Mehrzahl an vergrabenen Kontakten 170 elektrisch verbunden zu sein. Die Mehrzahl an Landing-Pads 190 kann über die Mehrzahl an vergrabenen Kontakten 170 jeweils mit den aktiven Bereichen 118 verbunden sein. Die Mehrzahl an Landing-Pads 190 kann die Mehrzahl an Landing-Pads LP aus 1 bilden.
  • Jeder vergrabene Kontakt 170 kann zwischen zwei benachbarten Bitleitungsstrukturen 140 sein und jedes Landing-Pad 190 kann sich von zwischen den zwei benachbarten Bitleitungsstrukturen 140 aus zu oberhalb einer der zwei benachbarten Bitleitungsstrukturen 140 erstrecken, wobei die zwei benachbarten Bitleitungsstrukturen 140 den vergrabenen Kontakt 170 dazwischen aufweisen.
  • Eine Mehrzahl an Logikbitleitungen BLP und eine Mehrzahl an Kontaktstopfen CPE, CPF und CPG, welche jeweils die Mehrzahl an Kontaktlöchern CPHE, CPHF und CPHG füllen, werden durch Entfernen der Abschnitte der Landing-Pad-Materialschicht 190P um die Mehrzahl an Kontaktlöchern CPHE, CPHF und CPHG herum durch Verwenden des Logik-Hartmaskenmusters HMKP als eine Ätzmaske ausgebildet. Die Mehrzahl an Logikbitleitungen BLP kann ein Abschnitt der Landing-Pad-Materialschicht 190P auf der Mehrzahl an Kontaktstopfen CPE, CPF und CPG sein, der auf einem höheren Niveau ist als das zweite vertikale Niveau LV2.
  • Die Mehrzahl an Kontaktstopfen CPE, CPF und CPG kann eine Mehrzahl an ersten Kontaktstopfen CPE, eine Mehrzahl an zweiten Kontaktstopfen CPF und eine Mehrzahl an dritten Kontaktstopfen CPG enthalten. Die Mehrzahl an dritten Kontaktstopfen CPG kann eine Mehrzahl an Gate-Leitungs-Kontaktstopfen CPG1 und eine Mehrzahl an Bitleitungs-Kontaktstopfen CPG2 enthalten. Der erste Kontaktstopfen CPE und der zweite Kontaktstopfen CPF können jeweils als ein Wortleitungs-Kontaktstopfen CPE und ein aktiver Logikbereichs-Kontaktstopfen CPF bezeichnet werden.
  • Der Wortleitungs-Kontaktstopfen CPE kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), die einen Abschnitt der Deckfläche von jeder Wortleitung 120 bedeckt, des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält), der vergrabenen Isolierschicht 124 und der oberen Wortleitungsschicht 120b zu der unteren Wortleitungsschicht 120a erstrecken.
  • Jeder Wortleitungs-Kontaktstopfen CPE kann eine Stopfenerweiterung PE aufweisen. Die Stopfenerweiterung PE kann ein Abschnitt des Wortleitungs-Kontaktstopfens CPE sein, der die Locherweiterung HE füllt. Aufgrund der Stopfenerweiterung PE können eine horizontale Breite und ein horizontaler Querschnitt des oberen Abschnitts des Wortleitungs-Kontaktstopfens CPE verringert werden. Die Bodenoberfläche der Stopfenerweiterung PE kann ein höheres vertikales Niveau aufweisen als das erste vertikale Niveau LV1 der Deckfläche des zweiten leitfähigen Metallmusters 146. Zum Beispiel kann das vertikale Niveau der Bodenoberfläche der Stopfenerweiterung PE höher sein als das erste vertikale Niveau LV1 der Deckfläche des zweiten leitfähigen Metallmusters 146 und kann niedriger sein als das zweite vertikale Niveau LV2 der Deckfläche der Isolierverschlussleitung 148. In manchen Ausführungsformen kann das vertikale Niveau der Bodenoberfläche der Stopfenerweiterung PE niedriger sein als eine Deckfläche der ersten Füllisolierschicht 172.
  • Die seitliche Oberfläche eines Abschnitts des Wortleitungs-Kontaktstopfens CPE, der benachbart zu der Deckfläche der unteren Wortleitungsschicht 120a ist, kann von der oberen Wortleitungsschicht 120b umgeben sein. Zum Beispiel kann die seitliche Oberfläche eines Abschnitts des Wortleitungs-Kontaktstopfens CPE auf einem Niveau, das der oberen Wortleitungsschicht 120b, nämlich einem Niveau zwischen der Deckfläche und der Bodenoberfläche der oberen Wortleitungsschicht 120b, entspricht, von der oberen Wortleitungsschicht 120b vollständig umgeben sein.
  • Der aktive Logikbereichs-Kontaktstopfen CPF kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) und des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) zum aktiven Logikbereich 117 erstrecken.
  • Nach einigen Ausführungsformen können sich die dritten Kontaktstopfen CPG, nämlich der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2, durch Durchdringen der Isolierverschlussleitungen 148 und der zweiten leitfähigen Metallmuster 146 zu den ersten leitfähigen Metallmustern 145 erstrecken. Nach einigen anderen Ausführungsformen können sich die dritten Kontaktstopfen CPG, nämlich der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2, durch Durchdringen der Isolierverschlussleitungen 148 zu den zweiten leitfähigen Metallmustern 146 erstrecken. Zum Beispiel kann sich der Gate-Leitungs-Kontaktstopfen CPG1 durch Durchdringen einer Isolierverschlussleitung 148 zu einer Gate-Leitung 147P erstrecken und der Bitleitungs-Kontaktstopfen CPG2 kann sich durch Durchdringen einer Isolierverschlussleitung 148 zu einer Bitleitung 147 erstrecken.
  • Die Mehrzahl an Landing-Pads 190, die Mehrzahl an Logikbitleitungen BLP, die ersten Kontaktstopfen CPE, die zweiten Kontaktstopfen CPF und die dritten Kontaktstopfen CPG können unter Verwendung desselben Ätzprozesses unter Verwendung von sowohl dem Zellen-Hartmaskenmuster HMKC als auch dem Logik-Hartmaskenmuster HMKP als Ätzmasken gleichzeitig ausgebildet werden.
  • Bezugnehmend auf 10A bis 10D kann die Halbleiterspeichervorrichtung 1, die eine Mehrzahl an Kondensatorstrukturen 200 enthält, durch sequenzielles Ausbilden einer Mehrzahl an unteren Elektroden 210, einer dielektrischen Kondensatorschicht 220 und einer oberen Elektrode 230 auf der Mehrzahl an Landing-Pads 190 ausgebildet werden. Die Mehrzahl an unteren Elektroden 210 kann jeweils mit der Mehrzahl an Landing-Pads 190 elektrisch verbunden sein. Die dielektrische Kondensatorschicht 220 kann die Mehrzahl an unteren Elektroden 210 konform bedecken. Die obere Elektrode 230 kann die dielektrische Kondensatorschicht 220 bedecken. Die obere Elektrode 230 kann der Mehrzahl an unteren Elektroden 210 mit der dielektrischen Kondensatorschicht 220 zwischen der oberen Elektrode 230 und der Mehrzahl an unteren Elektroden 210 zugewandt sein. Die dielektrische Kondensatorschicht 220 und die obere Elektrode 230 können integral ausgebildet sein, um die Mehrzahl an unteren Elektroden 210 in einem gewissen Bereich, z.B. einem Speicherzellenbereich CR, zu bedecken. Die Mehrzahl an unteren Elektroden 210 kann die in 1 dargestellte Mehrzahl an Speicherknoten SN bilden.
  • Jede der Mehrzahl an unteren Elektroden 210 kann, ist jedoch nicht darauf beschränkt, eine Festsäulenform mit einem kreisförmigen horizontalen Querschnitt aufweisen. Nach einigen Ausführungsformen kann jede der Mehrzahl an unteren Elektroden 210 eine zylindrische Form mit einem geschlossenen Boden aufweisen. Nach einigen Ausführungsformen, wenn von oben aus betrachtet, kann die Mehrzahl an unteren Elektroden 210 zickzackförmig in die erste horizontale (X-Richtung) oder die zweite horizontale Richtung (Y-Richtung) in einem Wabenmuster angeordnet sein. Nach einigen anderen Ausführungsformen kann die Mehrzahl an unteren Elektroden 210 in Linien in die erste horizontale Richtung (X-Richtung) und die zweite horizontale Richtung (Y-Richtung) in einem Matrixmuster angeordnet sein. Die Mehrzahl an unteren Elektroden 210 kann zum Beispiel mit Verunreinigungen dotiertes Silizium, ein Metall wie Wolfram oder Kupfer oder eine leitfähige Metallverbindung wie Titannitrid enthalten. Obwohl nicht insbesondere gezeigt, kann die Halbleiterspeichervorrichtung 1 ferner mindestens ein Trägermuster enthalten, das Seitenwände der Mehrzahl an unteren Elektroden 210 berührt.
  • Die dielektrische Kondensatorschicht 220 kann zum Beispiel TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba, Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O oder eine Kombination daraus enthalten.
  • Die obere Elektrode 230 kann zum Beispiel dotiertes Silizium, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN oder eine Kombination daraus enthalten.
  • Bevor die Mehrzahl an Kondensatorstrukturen 200 ausgebildet wird, können Isolierstrukturen 195, welche die Vertiefungen 190R füllen, ausgebildet werden. Nach einigen Ausführungsformen kann jede der Isolierstrukturen 195 eine Zwischenschicht-Isolierschicht und eine Ätzstoppschicht enthalten. Zum Beispiel kann die Zwischenschicht-Isolierschicht eine Oxidschicht enthalten und die Ätzstoppschicht kann eine Nitridschicht enthalten. Obwohl die Deckflächen der Isolierstrukturen 195 auf demselben Niveau sind wie die Bodenoberflächen der Mehrzahl an unteren Elektroden 210 in 10A und 10C, sind die Ausführungsformen nicht darauf beschränkt. Zum Beispiel können die Deckflächen der Isolierstrukturen 195 auf einem höheren Niveau sein als die Bodenoberflächen der Mehrzahl an unteren Elektroden 210 und die Mehrzahl an unteren Elektroden 210 kann sich ins Innere der Isolierstrukturen 195 zum Substrat 110 erstrecken.
  • Die Mehrzahl an Logikbitleitungen BLP kann mit einer Abdeckisolierschicht 250, die auf demselben Niveau mit der Mehrzahl an Kondensatorstrukturen 200 sein soll, gefüllt werden. Die Abdeckisolierschicht 250 kann zum Beispiel eine Oxidschicht oder eine Schicht (ULK) mit ultraniedrigem K-Wert enthalten. Die Oxidschicht kann eine Schicht ausgewählt aus einer Borphosphorsilikatglas(BPSG)-Schicht, einer Phosphorsilikat-glas(PSG)-Schicht, einer Borsilikatglas(BSG)-Schicht, einer nicht dotierten Silikatglas(USG)-Schicht, einer Tetra-Ethyl-Ortho-Silikat(TEOS)-Schicht und einer PlasmaSchicht (HDP) mit hoher Dichte sein. Die ULK-Schicht kann eine Schicht ausgewählt aus zum Beispiel einer SiOC-Schicht und einer SiCOH-Schicht sein, die jeweils eine ultraniedrige dielektrische Konstante K von ungefähr 2,2 bis ungefähr 2,4 aufweisen.
  • Die Halbleiterspeichervorrichtung 1 enthält das Substrat 110 mit der Mehrzahl an aktiven Bereichen 118 und der Mehrzahl an aktiven Logikbereichen 117, die Mehrzahl an dielektrischen Gate-Schichten 122, die Mehrzahl an Wortleitungen 120 und die Mehrzahl an vergrabenen Isolierschichten 124, die sequenziell innerhalb der Mehrzahl an Wortleitungsgräben 120T, welche die Mehrzahl an aktiven Bereichen 118 innerhalb des Substrats 110 durchquert, ausgebildet ist, das Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält), das die Vorrichtungsisolierschicht 116, die Mehrzahl an aktiven Bereichen 118 und die Mehrzahl an vergrabenen Isolierschichten 124 bedeckt, die Mehrzahl an Bitleitungsstrukturen 140 auf dem Isolierschichtmuster (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält), die Mehrzahl an Isolierabstandsstrukturen 150, die jeweils beide Seitenwände der Mehrzahl an Bitleitungsstrukturen 140 bedeckt, die Mehrzahl an Gate-Leitungsstrukturen 140P auf der Mehrzahl an aktiven Logikbereichen 117, die Mehrzahl an Gate-Isolierabstandsstücken 150P, die jeweils beide Seitenwände der Mehrzahl an Gate-Leitungsstrukturen 140P bedecken, die Mehrzahl an vergrabenen Kontakten 170, die untere Abschnitt der Abstandsstücke, die durch die Mehrzahl an Isolierzäunen 180 und die Mehrzahl an Isolierabstandsstrukturen 150 definiert werden und mit der Mehrzahl an aktiven Bereichen 118 verbunden sind, füllen, die Mehrzahl an Landing-Pads 190, die obere Abschnitt der Abstandsstücke, die durch die Mehrzahl an Isolierzäunen 180 und die Mehrzahl an Isolierabstandsstrukturen 150 definiert werden und sich jeweils zum oberen Abschnitt von jeder Bitleitungsstruktur 140 erstrecken, und die Mehrzahl an Kondensatorstrukturen 200, welche die Mehrzahl an unteren Elektroden 210, die dielektrische Kondensatorschicht 220 und die obere Elektrode 230 enthält, wobei die Mehrzahl an Kondensatorstrukturen 200 mit der Mehrzahl an Landing-Pads 190 verbunden ist.
  • Die Mehrzahl an Isolierzäunen 180 kann entfernt voneinander zwischen allen zwei benachbarten Isolierabstandsstrukturen 150 unter der Mehrzahl an Isolierabstandsstrukturen 150, die jeweils die Seitenwände der Mehrzahl an Bitleitungsstrukturen 140 bedecken, in der zweiten horizontalen Richtung (Y-Richtung) angeordnet sein. Jeder der Mehrzahl an Isolierzäunen 180 kann sich von zwischen der Mehrzahl an vergrabenen Kontakten 170 zu zwischen der Mehrzahl an Landing-Pads 190 erstrecken.
  • Die Halbleiterspeichervorrichtung 1 kann ferner den Wortleitungs-Kontaktstopfen CPE, den aktiven Logikbereichs-Kontaktstopfen CPF, den Gate-Leitungs-Kontaktstopfen CPG1 und den Bitleitungs-Kontaktstopfen CPG2 enthalten. Der Wortleitungs-Kontaktstopfen CPE, der aktive Logikbereichs-Kontaktstopfen CPF, der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2 können aus demselben Material ausgebildet sein.
  • 10A bis 10G stellen einen Wortleitungs-Kontaktstopfen CPE, einen Gate-Leitungs-Kontaktstopfen CPG1 und einen Bitleitungs-Kontaktstopfen CPG2 und zwei aktive Logikbereichs-Kontaktstopfen CPF dar. Allerdings sind die Ausführungsformen nicht darauf beschränkt. Zum Beispiel kann die Halbleiterspeichervorrichtung 1 eine Mehrzahl an Wortleitungs-Kontaktstopfen CPE, eine Mehrzahl an Gate-Leitungs-Kontaktstopfen CPG1, eine Mehrzahl an Bitleitungs-Kontaktstopfen CPG2 und eine Mehrzahl an aktiven Logikbereichs-Kontaktstopfen CPF enthalten, um der Mehrzahl an Wortleitungen 120, der Mehrzahl an Gate-Leitungen 147P, der Mehrzahl an Bitleitungen 147 und der Mehrzahl an aktiven Logikbereichen 117 zu entsprechen.
  • Jeder Wortleitungs-Kontaktstopfen CPE kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält), der vergrabenen Isolierschicht 12 und der oberen Wortleitungsschicht 120b zu der unteren Wortleitungsschicht 120a erstrecken. Jeder aktive Logikbereichs-Kontaktstopfen CPF kann durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) und des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) mit dem aktiven Logikbereich 117 verbunden werden.
  • Jeder Gate-Leitungs-Kontaktstopfen CPG1 kann durch Durchdringen einer Isolierverschlussleitung 148 mit einer Gate-Leitung 147P verbunden werden und jeder Bitleitungs-Kontaktstopfen CPG2 kann sich durch Durchdringen einer Isolierverschlussleitung 148 zu einer Bitleitung 147 erstrecken. Nach einigen Ausführungsformen kann jeder Gate-Leitungs-Kontaktstopfen CPG1 und jeder Bitleitungs-Kontaktstopfen CPG2 durch Durchdringen der Isolierverschlussleitungen 148 und der zweiten leitfähigen Metallmuster 146 mit den ersten leitfähigen Metallmustern 145 verbunden werden. Nach einigen anderen Ausführungsformen kann jeder Gate-Leitungs-Kontaktstopfen CPG1 und jeder Bitleitungs-Kontaktstopfen CPG2 durch Durchdringen der Isolierverschlussleitungen 148 mit den zweiten leitfähigen Metallmustern 146 verbunden werden.
  • Die Mehrzahl an Logikbitleitungen BLP kann auf den Isolierverschlussleitungen 148 und den Füllisolierschichten (die eine erste und zweite Füllisolierschicht 172 und 174 enthalten) angeordnet sein. Sowohl der Wortleitungs-Kontaktstopfen CPE als auch der aktive Logikbereichs-Kontaktstopfen CPF, der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2 können mit mindestens einer der Mehrzahl an Logikbitleitungen BLP verbunden sein. Nach einigen Ausführungsformen können der Wortleitungs-Kontaktstopfen CPE, der aktive Logikbereichs-Kontaktstopfen CPF, der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2 dasselbe Material enthalten wie das in der Mehrzahl an Logikbitleitungen BLP enthaltene Material und können innerhalb der Mehrzahl an Logikbitleitungen BLP integral ausgebildet sein. Nach einigen Ausführungsformen können der Wortleitungs-Kontaktstopfen CPE, der aktive Logikbereichs-Kontaktstopfen CPF, der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2 dasselbe Material enthalten wie das in der Mehrzahl an Landing-Pads 190 enthaltene Material.
  • Da der Wortleitungs-Kontaktstopfen CPE der Halbleiterspeichervorrichtung 1 nach einem Ausführungsbeispiel des erfinderischen Konzepts die Stopfenerweiterung PE mit einer größeren horizontalen Breite und einem größeren horizontalen Bereich als ein unterer Abschnitt davon als einen oberen Abschnitt davon enthält, kann eine elektrische Verbindung zwischen dem Wortleitungs-Kontaktstopfen CPE und der Logikbitleitung BLP eine verbesserte Zuverlässigkeit vorsehen. Während die Locherweiterung HE ausgebildet wird, um die Stopfenerweiterung PE auszubilden, kann die Bodenoberfläche des Wortleitungs-Kontaktlochs CPHE gesenkt werden und somit kann ein nicht offenes Problem, in dem die Wortleitung 120 nicht auf dem Boden des Wortleitungs-Kontaktlochs CPHE freigelegt ist, verhindert werden.
  • Darüber hinaus, da sich das Wortleitungs-Kontaktloch CPHE zu der unteren Wortleitungsschicht 120a erstreckt, kann der Wortleitungs-Kontaktstopfen CPE sowohl die obere Wortleitungsschicht 120b als auch die untere Wortleitungsschicht 120a berühren und kann dementsprechend mit der oberen Wortleitungsschicht 120b und der unteren Wortleitungsschicht 120a elektrisch verbunden sein. Somit kann sich die Zuverlässigkeit einer elektrischen Verbindung zwischen dem Wortleitungs-Kontaktstopfen CPE und der Wortleitung 120 verbessern.
  • 11 ist eine Querschnittsansicht zum Vergleich der Querschnitte von Kontaktstopfen von Halbleiterspeichervorrichtungen nach Ausführungsformen des erfinderischen Konzepts.
  • Bezugnehmend auf 11 und 10A bis 10G kann die Halbleiterspeichervorrichtung 1 den ersten Kontaktstopfen CPE, den zweiten Kontaktstopfen CPF und den dritten Kontaktstopfen CPG enthalten. Der erste Kontaktstopfen CPE und der zweite Kontaktstopfen CPF können jeweils als ein Wortleitungs-Kontaktstopfen CPE und ein aktiver Logikbereichs-Kontaktstopfen CPF bezeichnet werden. Der dritte Kontaktstopfen CPG kann die Gate-Leitungs-Kontaktstopfen CPG1 und den Bitleitungs-Kontaktstopfen CPG2 enthalten. Der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2 sind einander in Bezug auf ihre Form im Wesentlichen gleich, mit der Ausnahme, dass sie jeweils mit der Gate-Leitung 147P und der Bitleitung 147 verbunden sind, oder 11 stellt den Querschnitt des Bitleitungs-Kontaktstopfens CPG2 dar, um den dritten Kontaktstopfen CPG zu beschreiben, und stellt den Gate-Leitungs-Kontaktstopfen CGP1 nicht dar und beschreibt diesen auch nicht.
  • Der Wortleitungs-Kontaktstopfen CPE kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält), die einen Abschnitt der Deckfläche einer jeden Wortleitung 120 bedeckt, des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält), der vergrabenen Isolierschicht 124 und der oberen Wortleitungsschicht 120b von der Logikbitleitung BLP zu der unteren Wortleitungsschicht 120a erstrecken.
  • Der Wortleitungs-Kontaktstopfen CPE kann eine Stopfenerweiterung PE aufweisen. Aufgrund der Stopfenerweiterung PE können eine horizontale Breite und ein horizontaler Querschnitt des oberen Abschnitts des Wortleitungs-Kontaktstopfens CPE erhöht werden. Die Bodenoberfläche der Stopfenerweiterung PE kann ein höheres vertikales Niveau aufweisen als das erste vertikale Niveau LV1 der Deckfläche des zweiten leitfähigen Metallmusters 146. Zum Beispiel kann das vertikale Niveau der Bodenoberfläche der Stopfenerweiterung PE höher sein als das erste vertikale Niveau LV1 der Deckfläche des zweiten leitfähigen Metallmusters 146 und kann niedriger sein als das zweite vertikale Niveau LV2 der Deckfläche der Isolierverschlussleitung 148.
  • Die seitliche Oberfläche eines Abschnitts des Wortleitungs-Kontaktstopfens CPE, der benachbart zu der Deckfläche der unteren Wortleitungsschicht 120a ist, kann von der oberen Wortleitungsschicht 120b vollständig umgeben sein. Zum Beispiel kann die seitliche Oberfläche eines Abschnitts des Wortleitungs-Kontaktstopfens CPE auf einem Niveau, das der oberen Wortleitungsschicht 120b, nämlich einem Niveau zwischen der Deckfläche und der Bodenoberfläche der oberen Wortleitungsschicht 120b, entspricht, von der oberen Wortleitungsschicht 120b vollständig umgeben sein. Zum Beispiel kann die obere Wortleitungsschicht 120b die seitliche Oberfläche des Abschnitts des Wortleitungs-Kontaktstopfens CPE, der benachbart zu der Deckfläche der unteren Wortleitungsschicht 120a ist und sich um den Umfang des Wortleitungs-Kontaktstopfens CPE herum erstreckt, berühren.
  • Der aktive Logikbereichs-Kontaktstopfen CPF kann sich durch Durchdringen der Füllisolierschicht (die eine erste und zweite Füllisolierschicht 172 und 174 enthält) und des Isolierschichtmusters (das ein erstes und zweites Isolierschichtmuster 112 und 114 enthält) von der Logikbitleitung BLP zum aktiven Logikbereich 117 erstrecken.
  • Der dritte Kontaktstopfen CPG, nämlich der Gate-Leitungs-Kontaktstopfen CPG1, kann sich durch Durchdringen einer Isolierverschlussleitung 148 zu einer Gate-Leitung 147P erstrecken und der Bitleitungs-Kontaktstopfen CPG2 kann sich durch Durchdringen einer Isolierverschlussleitung 148 zu einer Bitleitung 147 erstrecken. Nach einigen Ausführungsformen kann sich der dritte Kontaktstopfen CPG, nämlich der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2, durch Durchdringen der Isolierverschlussleitungen 148 und der zweiten leitfähigen Metallmuster 146 von der Logikbitleitung BLP zu den ersten leitfähigen Metallmustern 145 erstrecken. Nach einigen anderen Ausführungsformen kann sich der dritte Kontaktstopfen CPG, nämlich der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2, durch Durchdringen der Isolierverschlussleitungen 148 von der Logikbitleitung BLP zu den zweiten leitfähigen Metallmustern 146 erstrecken.
  • Ein WEH/WEL-Verhältnis einer horizontalen Breite WEH des Wortleitungs-Kontaktstopfens CPE auf dem zweiten vertikalen Niveau LV2 zu einer horizontalen Breite WEL des Wortleitungs-Kontaktstopfens CPE auf dem ersten vertikalen Niveau LV1 kann größer sein als sowohl ein WFH/WFL-Verhältnis einer horizontalen Breite WFH des aktiven Logikbereichs-Kontaktstopfens CPF auf dem zweiten vertikalen Niveau LV2 zu einer horizontalen Breite WFL des aktiven Logikbereichs-Kontaktstopfen CPF auf dem ersten vertikalen Niveau LV1 als auch ein WGH/WGL-Verhältnis einer horizontalen Breite WGH des dritten Kontaktstopfens CPG, nämlich des Gate-Leitungs-Kontaktstopfens CPG1 und des Bitleitungs-Kontaktstopfens CPG2, auf dem zweiten vertikalen Niveau LV2 zu einer horizontalen Breite WGL des dritten Kontaktstopfens CPG, nämlich des Gate-Leitungs-Kontaktstopfens CPG1 und des Bitleitungs-Kontaktstopfens CPG2, auf dem ersten vertikalen Niveau LV1.
  • Nach einigen Ausführungsformen kann eine Erweiterungslänge des Wortleitungs-Kontaktstopfens CPE von der Logikbitleitung BLP zum Substrat 110 größer sein als jene des aktiven Logikbereichs-Kontaktstopfens CPF und eine Erweiterungslänge des aktiven Logikbereichs-Kontaktstopfens CPF kann größer sein als jene des dritten Kontaktstopfens CPG, nämlich des Gate-Leitungs-Kontaktstopfens CPG1 und des Bitleitungs-Kontaktstopfens CPG2. Zum Beispiel kann sich der Wortleitungs-Kontaktstopfen CPE zu einem niedrigeren vertikalen Niveau erstrecken als der aktive Logikbereichs-Kontaktstopfen CPF und der aktive Logikbereichs-Kontaktstopfen CPF kann sich zu einem niedrigeren vertikalen Niveau erstrecken als der Gate-Leitungs-Kontaktstopfen CPG1 und der Bitleitungs-Kontaktstopfen CPG2.
  • Nach einigen Ausführungsformen kann die horizontale Breite WFL des aktiven Logikbereichs-Kontaktstopfens CPF auf dem ersten vertikalen Niveau LV1 größer sein als die horizontale Breite WEL des Wortleitungs-Kontaktstopfens CPE auf dem ersten vertikalen Niveau LV1 und die horizontale Breite WEL des Wortleitungs-Kontaktstopfens CPE auf dem ersten vertikalen Niveau LV1 kann größer sein als die horizontale Breite WGL des dritten Kontaktstopfens CPG, nämlich des Gate-Leitungs-Kontaktstopfens CPG1 und des Bitleitungs-Kontaktstopfens CPG2, auf dem ersten vertikalen Niveau LV1. Allerdings sind die Ausführungsformen nicht darauf beschränkt.
  • Obwohl das erfinderische Konzept mit Bezug auf Ausführungsformen davon besonders gezeigt und beschrieben worden ist, versteht es sich, dass verschiedene Änderungen in Form und Details darin vorgenommen werden können, ohne dabei vom Geist und Umfang der nachfolgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020190170203 [0001]

Claims (20)

  1. Halbleiterspeichervorrichtung, aufweisend: ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist, und einem Peripherieschaltungsbereich, in dem mindestens ein aktiver Logikbereich definiert ist; eine Wortleitung, die eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist und sich über der Mehrzahl an aktiven Bereichen in eine erste horizontale Richtung erstreckt, wobei eine vergrabene Isolierschicht auf der Wortleitung ist; eine Bitleitungsstruktur, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, sich in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt und eine Bitleitung aufweist; und einen Wortleitungs-Kontaktstopfen, welcher mit der Wortleitung durch Durchdringen der vergrabenen Isolierschicht elektrisch verbunden ist und eine Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens aufweist, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Wortleitungs-Kontaktstopfen die vergrabene Isolierschicht und die obere Wortleitungsschicht durchdringt und sich zu der unteren Wortleitungsschicht erstreckt.
  3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei eine seitliche Oberfläche eines Abschnitts des Wortleitungs-Kontaktstopfens, die benachbart zu einer Deckfläche der unteren Wortleitungsschicht ist, von der oberen Wortleitungsschicht umgeben ist.
  4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Bitleitungsstruktur die Bitleitung und eine Isolierabdeckleitung, welche die Bitleitung bedeckt, aufweist, wobei die Bitleitung eine Stapelstruktur eines ersten leitfähigen Metallmusters und eines zweiten leitfähigen Metallmusters aufweist, und wobei die Bitleitungsstruktur ferner einen Bitleitungs-Kontaktstopfen aufweist, welcher mit der Bitleitung durch Durchdringen der Isolierabdeckleitung elektrisch verbunden ist.
  5. Halbleiterspeichervorrichtung nach Anspruch 4, ferner aufweisend: eine Gate-Leitungsstruktur, die auf dem mindestens einen aktiven Logikbereich angeordnet ist und eine Gate-Leitung mit einer Stapelstruktur des ersten leitfähigen Metallmusters und des zweiten leitfähigen Metallmusters aufweist, wobei die Isolierabdeckleitung die Gate-Leitung bedeckt; und einen Gate-Leitungs-Kontaktstopfen, welcher mit der Gate-Leitung durch Durchdringen der Isolierabdeckleitung elektrisch verbunden ist.
  6. Halbleiterspeichervorrichtung nach Anspruch 5, ferner aufweisend: eine Füllisolierschicht, die einen Raum zwischen der Bitleitungsstruktur und der Gate-Leitungsstruktur füllt, wobei sich der Wortleitungs-Kontaktstopfen durch Durchdringen von sowohl der Füllisolierschicht als auch der vergrabenen Isolierschicht in die Wortleitung ausdehnt.
  7. Halbleiterspeichervorrichtung nach Anspruch 6, ferner aufweisend: einen aktiven Logikbereich-Kontaktstopfen, der mit dem mindestens einen aktiven Logikbereich durch Durchdringen der Füllisolierschicht elektrisch verbunden ist.
  8. Halbleiterspeichervorrichtung nach Anspruch 7, ferner aufweisend: eine Mehrzahl an Logikbitleitungen, die auf der Füllisolierschicht und der Isolierabdeckleitung angeordnet sind, wobei jeder der Wortleitungs-Kontaktstopfen, der aktiven Logikbereich-Kontaktstopfen, der Bitleitungs-Kontaktstopfen und der Gate-Leitungs-Kontaktstopfen mit mindestens einer der Mehrzahl an Logikbitleitungen verbunden ist.
  9. Halbleiterspeichervorrichtung nach Anspruch 8, wobei jeder der Wortleitungs-Kontaktstopfen, der aktiven Logikbereich-Kontaktstopfen, der Bitleitungs-Kontaktstopfen und der Gate-Leitungs-Kontaktstopfen mit der mindestens einen der Mehrzahl an Logikbitleitungen integral ausgebildet ist.
  10. Halbleiterspeichervorrichtung nach Anspruch 7, wobei ein vertikales Niveau einer Bodenoberfläche der Stopfenerweiterung höher ist als ein erstes vertikales Niveau einer Deckfläche der Bitleitung und niedriger ist als ein zweites vertikales Niveau einer Deckfläche der Isolierabdeckleitung.
  11. Halbleiterspeichervorrichtung nach Anspruch 10, wobei ein Verhältnis einer horizontalen Breite des Wortleitungs-Kontaktstopfens auf dem zweiten vertikalen Niveau zu einer horizontalen Breite des Wortleitungs-Kontaktstopfens auf dem ersten vertikalen Niveau größer ist als ein Verhältnis einer horizontalen Breite von jedem der aktiven Logikbereich-Kontaktstopfen und der Bitleitungs-Kontaktstopfen auf dem zweiten vertikalen Niveau zu einer horizontalen Breite von jedem der aktiven Logikbereich-Kontaktstopfen und der Bitleitungs-Kontaktstopfen auf dem ersten vertikalen Niveau.
  12. Halbleiterspeichervorrichtung, aufweisend: ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist, und einem Peripherieschaltungsbereich, in dem mindestens ein aktiver Logikbereich definiert ist; eine Wortleitung, die eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist und sich über der Mehrzahl an aktiven Bereichen in eine erste horizontale Richtung erstreckt, wobei eine vergrabene Isolierschicht auf der Wortleitung ist; eine Bitleitungsstruktur, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, sich in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt und eine Bitleitung aufweist; und einen Wortleitungs-Kontaktstopfen, welcher mit der unteren Wortleitungsschicht durch Durchdringen der vergrabenen Isolierschicht und der oberen Wortleitungsschicht elektrisch verbunden ist und eine Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens aufweist, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens, wobei eine seitliche Oberfläche des Wortleitungs-Kontaktstopfens zwischen einer Deckfläche und einer Bodenoberfläche der oberen Wortleitungsschicht von der oberen Wortleitungsschicht vollständig umgeben ist.
  13. Halbleiterspeichervorrichtung nach Anspruch 12, ferner aufweisend; eine Gate-Leitungsstruktur, die auf dem mindestens einen aktiven Logikbereich angeordnet ist und eine Gate-Leitung aufweist; und einen Bitleitungs-Kontaktstopfen und einen Gate-Leitungs-Kontaktstopfen, die jeweils mit der Bitleitung und der Gate-Leitung elektrisch verbunden sind, wobei die Bitleitungsstruktur und der Gate-Leitungs-Kontaktstopfen ferner jeweils Isolierabdeckleitungen aufweisen, die jeweils die Bitleitung die Gate-Leitung bedecken, und wobei der Bitleitungs-Kontaktstopfen und der Gate-Leitungs-Kontaktstopfen jeweils mit der Bitleitung und der Gate-Leitung durch jeweiliges Durchdringen der Isolierabdeckleitungen elektrisch verbunden sind.
  14. Halbleiterspeichervorrichtung nach Anspruch 13, wobei die Halbleiterspeichervorrichtung ferner eine Füllisolierschicht aufweist, die einen Raum zwischen der Bitleitungsstruktur und der Gate-Leitungsstruktur füllt, wobei sich der Wortleitungs-Kontaktstopfen durch Durchdringen der Füllisolierschicht, der vergrabenen Isolierschicht und der oberen Wortleitungsschicht in die untere Wortleitungsschicht ausdehnt, und wobei die Halbleiterspeichervorrichtung ferner einen aktiven Logikbereich-Kontaktstopfen aufweist, der mit dem mindestens einen aktiven Logikbereich durch Durchdringen der Füllisolierschicht elektrisch verbunden ist.
  15. Halbleiterspeichervorrichtung nach Anspruch 14, wobei ein Verhältnis einer horizontalen Breite des Wortleitungs-Kontaktstopfens auf einem zweiten vertikalen Niveau einer Deckfläche der Isolierabdeckleitung zu einer horizontalen Breite des Wortleitungs-Kontaktstopfens auf einem ersten vertikalen Niveau einer Deckfläche der Bitleitung größer ist als ein Verhältnis einer horizontalen Breite von jedem der aktiven Logikbereich-Kontaktstopfen und der Bitleitungs-Kontaktstopfen auf dem zweiten vertikalen Niveau zu einer horizontalen Breite von jedem der aktiven Logikbereich-Kontaktstopfen und der Bitleitungs-Kontaktstopfen auf dem ersten vertikalen Niveau.
  16. Halbleiterspeichervorrichtung nach Anspruch 12, ferner aufweisend: eine Mehrzahl an vergrabenen Kontakten, die mit der Mehrzahl an aktiven Bereichen verbunden ist, und eine Mehrzahl an Landing-Pads, die auf der Mehrzahl an vergrabenen Kontakten angeordnet ist und sich über der Mehrzahl an Bitleitungsstrukturen erstreckt, wobei der Wortleitungs-Kontaktstopfen und die Mehrzahl an Landing-Pads dasselbe Material enthalten.
  17. Halbleiterspeichervorrichtung, aufweisend: ein Substrat mit einem Speicherzellenbereich, in dem eine Mehrzahl an aktiven Bereichen definiert ist, und einem Peripherieschaltungsbereich, in dem mindestens ein aktiver Logikbereich definiert ist; eine Mehrzahl an Wortleitungen, die eine Mehrzahl an Wortleitungsgräben, die sich jeweils in eine erste horizontale Richtung über der Mehrzahl an aktiven Bereichen erstrecken, um parallel zueinander zu sein, füllen, wobei jede der Mehrzahl an Wortleitungen eine Stapelstruktur einer unteren Wortleitungsschicht und einer oberen Wortleitungsschicht aufweist, wobei eine Mehrzahl an vergrabenen Isolierschichten auf der Mehrzahl an Wortleitungen ist; eine Mehrzahl an Bitleitungsstrukturen, die auf der Mehrzahl an aktiven Bereichen angeordnet ist, die sich jeweils in eine zweite horizontale Richtung senkrecht zu der ersten horizontalen Richtung erstreckt, um parallel zueinander zu sein, und jeweils eine Bitleitung und eine Isolierabdeckleitung, welche die Bitleitung bedeckt, aufweisen; eine Füllisolierschicht, die einen Raum zwischen der Mehrzahl an Bitleitungsstrukturen füllt; einen Wortleitungs-Kontaktstopfen mit einer Stopfenerweiterung in einem oberen Abschnitt des Wortleitungs-Kontaktstopfens, wobei die Stopfenerweiterung eine größere horizontale Breite aufweist als ein unterer Abschnitt des Wortleitungs-Kontaktstopfens, welcher mit der unteren Wortleitungsschicht durch Durchdringen der Füllisolierschicht, der vergrabenen Isolierschicht und der oberen Wortleitungsschicht verbunden wird und eine seitliche Oberfläche auf einem Niveau zwischen einer Deckfläche und einer Bodenoberfläche der oberen Wortleitungsschicht, die von der oberen Wortleitungsschicht vollständig bedeckt ist, aufweist; eine Mehrzahl an vergrabenen Kontakten, die einen unteren Abschnitt eines Raums zwischen der Mehrzahl an Bitleitungsstrukturen füllt und mit der Mehrzahl an aktiven Bereichen verbunden ist, und eine Mehrzahl an Landing-Pads, die einen oberen Abschnitt des Raums zwischen der Mehrzahl an Bitleitungsstrukturen füllt, sich über der Mehrzahl an Bitleitungsstrukturen erstreckt und dasselbe Material wie ein im Wortleitungs-Kontaktstopfen enthaltenes Material enthält.
  18. Halbleiterspeichervorrichtung nach Anspruch 17, ferner aufweisend: eine Gate-Leitungsstruktur, die auf dem mindestens einen aktiven Logikbereich angeordnet ist und eine Gate-Leitung aufweist, die dasselbe Material wie ein in der Bitleitung und der Isolierabdeckleitung, welche die Gate-Leitung bedeckt, enthaltenes Material enthält; und einen Gate-Leitungs-Kontaktstopfen, welcher mit der Gate-Leitung durch Durchdringen der Isolierabdeckleitung elektrisch verbunden ist.
  19. Halbleiterspeichervorrichtung nach Anspruch 18, ferner aufweisend: einen Bitleitungs-Kontaktstopfen, welcher mit der Bitleitung durch Durchdringen der Isolierabdeckleitung elektrisch verbunden ist; und einen aktiven Logikbereich-Kontaktstopfen, der mit dem mindestens einen aktiven Logikbereich durch Durchdringen der Füllisolierschicht elektrisch verbunden ist, wobei der Wortleitungs-Kontaktstopfen, der aktive Logikbereich-Kontaktstopfen, der Bitleitungs-Kontaktstopfen und der Gate-Leitungs-Kontaktstopfen dieselben Materialien enthalten.
  20. Halbleiterspeichervorrichtung nach Anspruch 17, wobei die obere Wortleitungsschicht dotiertes Polysilizium enthält und die untere Wortleitungsschicht ein Metallmaterial, leitfähiges Metallnitrid oder eine Kombination aus einem Metallmaterial und einem leitfähigen Metallnitrid enthält.
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