DE102020128905A1

DE102020128905A1 - Esd-diode-lösung für nanobandarchitekturen

Info

Publication number: DE102020128905A1
Application number: DE102020128905.7A
Authority: DE
Inventors: Nidhi Nidhi; Rahul Ramaswamy; Walid Hafez; Hsu-Yu Chang; Ting Chang; Babak Fallahazad; Tanuj Trivedi; Jeong Dong KIM; Ayan KAR; Benjamin Orr
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2019-12-13
Filing date: 2020-11-03
Publication date: 2021-06-17
Also published as: TW202133450A; TWI897880B; US20210183850A1; US11996403B2; KR20210075838A

Abstract

Hier offenbarte Ausführungsformen beinhalten Halbleitervorrichtungen und Verfahren zum Bilden solcher Vorrichtungen. Bei einer Ausführungsform umfasst eine Halbleitervorrichtung ein Halbleitersubstrat und eine Source. Die Source weist einen ersten Leitfähigkeitstyp auf und ein erster Isolator separiert die Source von dem Halbleitersubstrat. Die Halbleitervorrichtung umfasst ferner einen Drain. Der Drain weist einen zweiten Leitfähigkeitstyp auf, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, und ein zweiter Isolator separiert den Drain von dem Substrat. Bei einer Ausführungsform umfasst der Halbleiter ferner einen Halbleiterkörper zwischen der Source und dem Drain, wobei der Halbleiterkörper von dem Halbleitersubstrat beabstandet ist.

Description

TECHNISCHES GEBIET
Ausführungsformen der vorliegenden Offenbarung betreffen Halbleitervorrichtungen und insbesondere Elektrostatische-Entladung(ESD: Electrostatic Discharge)-Diode-Lösungen für Nanoband- und Nanodrahtarchitekturen.
HINTERGRUND
Da Hersteller integrierter Vorrichtungen die Merkmalsgrößen von Transistorvorrichtungen immer weiter verkleinern, um eine größere Schaltkreisdichte und eine höhere Leistungsfähigkeit zu erreichen, gibt es einen Bedarf, Transistorvorrichtungsströme zu verwalten, während Kurzkanaleffekte, eine parasitäre Kapazität und ein Aus-Zustand-Leckverlust in Vorrichtungen der nächsten Generation reduziert werden. Nichtplanare Transistoren, wie etwa Vorrichtungen auf Finnen- und Nanodrahtbasis, ermöglichen eine verbesserte Steuerung von Kurzkanaleffekten. Zum Beispiel legt sich in nanodrahtbasierten Transistoren der Gate-Stapel um den gesamten Umfang des Nanodrahtes herum, wodurch eine vollständigere Verarmung in dem Kanalgebiet ermöglicht wird und Kurzkanaleffekte aufgrund von steilerem Unterschwellenstromhub (SS) und kleinerer Drain-induzierter Barriereabsenkung (DIBL) reduziert werden.
Verschiedene Schaltkreiselemente außer Transistoren müssen auch in Halbleitervorrichtungen implementiert werden. Ein solches Element ist eine Elektrostatische-Entladung(ESD)-Diode. Typischerweise werden solche ESD-Dioden mit einer n-Wanne und einer p-Wanne in dem Halbleitersubstrat gebildet. Eine solche Konfiguration ist für finnenbasierte Vorrichtungen geeignet, da die Source und der Drain elektrisch mit dem Halbleitersubstrat verbunden sind. Jedoch sind in Nanodraht- und Nanobandvorrichtungen die Source und der Drain von dem Halbleitersubstrat durch eine Isolationsschicht separiert. Die Nanobänder und Nanodrähte sind auch von dem Halbleitersubstrat beabstandet. Entsprechend sind n-Wannen und p-Wannen in dem Halbleitersubstrat nicht mit nanodraht- und nanobandbasierten Architekturen kompatibel.
Figurenliste

1A ist eine Querschnittsveranschaulichung einer Elektrostatische-Entladung(ESD)-Diode in einer finnenbasierten Architektur.
1B ist eine Querschnittsveranschaulichung der ESD-Diode in 1A entlang Linie B-B'.
2A ist eine Querschnittsveranschaulichung einer ESD-Diode in einer nanobandbasierten Architektur gemäß einer Ausführungsform.
2B ist eine Querschnittsveranschaulichung der ESD-Diode in 2A entlang Linie B-B' gemäß einer Ausführungsform.
2C ist eine Querschnittsveranschaulichung der ESD-Diode in 2A entlang Linie C-C' gemäß einer Ausführungsform.
2D ist eine Querschnittsveranschaulichung der ESD-Diode in 2A entlang Linie D-D' gemäß einer Ausführungsform.
2E ist eine Querschnittsveranschaulichung der ESD-Diode in 2A entlang Linie E-E' gemäß einer Ausführungsform.
2F ist eine Querschnittsveranschaulichung einer ESD-Diode mit einem ersten Gebiet der Nanobänder, das länger als ein zweites Gebiet der Nanobänder ist, gemäß einer Ausführungsform.
3A ist eine Querschnittsveranschaulichung einer ESD-Diode mit intrinsischen Nanobändern gemäß einer Ausführungsform, wobei das Verarmungsgebiet entlang im Wesentlichen der gesamten Länge der Nanobänder ist.
3B ist eine Querschnittsveranschaulichung einer ESD-Diode mit intrinsischen Nanobändern gemäß einer Ausführungsform, wobei das Verarmungsgebiet zu dem Drain hin verschoben ist.
3C ist eine Querschnittsveranschaulichung einer ESD-Diode mit intrinsischen Nanobändern gemäß einer Ausführungsform, wobei das Verarmungsgebiet zu der Source hin verschoben ist.
4A-4M sind Querschnittsveranschaulichungen, die einen Prozess zum Bilden einer ESD-Diode mit einer Nanodrahtarchitektur gemäß einer Ausführungsform veranschaulichen.
5A-5G sind Querschnittsveranschaulichungen, die einen Prozess zum Bilden einer ESD-Diode mit einer Nanodrahtarchitektur gemäß einer zusätzlichen Ausführungsform veranschaulichen.
6A-6C sind Querschnittsveranschaulichungen, die einen Prozess zum Bilden einer ESD-Diode mit intrinsischen Halbleiternanobändern gemäß einer Ausführungsform veranschaulichen.
7 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
8 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.

AUSFÜHRUNGSFORMEN DER VOERLIEGENDEN OFFENBARUNG
Hier sind Elektrostatische-Entladung(ESD)-Diode-Lösungen für Nanoband- und Nanodrahtarchitekturen gemäß verschiedenen Ausführungsformen beschrieben. In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die üblicherweise von einem Fachmann eingesetzt werden, um einem anderen Fachmann den Inhalt ihrer Arbeit zu vermitteln. Es wird für einen Fachmann jedoch offensichtlich sein, dass die vorliegende Erfindung mit nur manchen der beschriebenen Aspekte umsetzbar ist. Zu Erklärungszwecken sind spezielle Zahlen, Materialien und Konfigurationen dargelegt, um ein umfassendes Verständnis der veranschaulichenden Implementierungen bereitzustellen. Es wird jedoch für den Fachmann offensichtlich sein, dass die vorliegende Erfindung auch ohne die speziellen Details umsetzbar ist. In anderen Fällen werden wohlbekannte Merkmale weggelassen oder vereinfacht, um die veranschaulichenden Implementierungen nicht zu verschleiern.
Verschiedene Vorgänge sind wiederum als mehrere diskrete Vorgänge auf eine Weise beschrieben, die für das Verständnis der vorliegenden Erfindung am hilfreichsten ist, aber die Reihenfolge der Beschreibung sollte nicht derart ausgelegt werden, dass sie impliziert, dass diese Vorgänge notwendigerweise reihenfolgeabhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation durchgeführt werden.
Nanobandvorrichtungen sind unten ausführlich beschrieben. Jedoch versteht es sich, dass im Wesentlichen ähnliche Vorrichtungen mit Nanodrahtkanälen gebildet werden können. Eine Nanodrahtvorrichtung kann Vorrichtungen beinhalten, bei denen der Kanal eine Breitenabmessung und eine Dickenabmessung aufweist, die im Wesentlichen ähnlich sind, wohingegen eine Nanobandvorrichtung einen Kanal beinhalten kann, der eine Breiteabmessung aufweist, die wesentlich größer oder wesentlich kleiner als eine Dickenabmessung ist.
Wie oben angemerkt, sind Elektrostatische-Entladung(ESD)-Dioden typischerweise mit n-Wannen und p-Wannen in dem Halbleitersubstrat gebildet. Ein Beispiel für eine solche ESD-Vorrichtung 100, die in einer finnen-basierten Architektur implementiert ist, ist in 1A und 1B gezeigt. Bei der veranschaulichten Ausführungsform ist ein Teil einer Finne auf einem Halbleitersubstrat 101 gezeigt. Ein Source-Gebiet 121 und ein Drain-Gebiet 122 befinden sich an entgegengesetzten Enden der Finne. Eine n-Wanne 103 in dem Substrat 101 kann an das Source-Gebiet 121 angrenzen und eine p-Wanne 104 in dem Substrat 101 kann an das Drain-Gebiet 122 angrenzen. Eine solche Konfiguration stellt den benötigten pn-Übergang bereit, weil sich sowohl das Source-Gebiet 121 als auch das Drain-Gebiet 122 in direktem Kontakt mit dem Substrat 101 befinden. Zum Beispiel befindet sich in 1B das Source-Gebiet 121 in direktem Kontakt mit der n-Wanne 103, die in dem Substrat 101 gebildet ist.
Jedoch ist eine solche Konfiguration nicht für Nanobandvorrichtungen geeignet. Insbesondere beinhalten Nanobandvorrichtungen eine Source und einen Drain, die elektrisch von dem Substrat isoliert sind. Zum Beispiel kann eine Isolationsschicht die Source und den Drain von dem Substrat separieren. Die Kanalgebiete (d. h. die Nanobänder) sind direkt mit der Source und dem Drain verbunden. Von daher weisen die Kanalgebiete beide keine direkte Verbindung zu dem darunterliegenden Substrat auf. Entsprechend sind n-Wannen und p-Wannen, die in das Substrat dotiert sind, nicht dazu in der Lage, durch die Source und den Drain kontaktiert zu werden. Daher sind alternative Architekturen notwendig, um einen pn-Übergang oder einen pin-Übergang bereitzustellen, der für ESD-Dioden in nanobandbasierten Vorrichtungen benötigt wird.
Hier offenbarte Ausführungsformen beinhalten die Bildung eines pn-Übergangs in den Nanobändern. Bei einer Ausführungsform ist ein erstes Gebiet des Nanobandes mit n-Typ-Dotierungsstoffen dotiert und ist ein zweites Gebiet des Nanobandes mit p-Typ-Dotierungsstoffen dotiert. Wenn zum Beispiel die Source vom n-Typ ist und der Drain vom p-Typ ist, grenzt das erste Gebiet an die Source an und grenzt das zweite Gebiet an den Drain an. Der pn-Übergang ist dort bereitgestellt, wo das erste Gebiet entlang der Länge des Nanobandes auf das zweite Gebiet trifft.
Hier offenbarte Ausführungsformen beinhalten auch die Bildung eines pinÜbergangs. Im Gleichgewicht kann die Source vom n-Typ sein, kann der Drain vom p-Typ sein und kann das Nanoband ein intrinsischer Halbleiter (d. h. i) sein. Im Gleichgewicht (d. h. mit einer Spannungsdifferenz von null über die Source und den Drain) kann das gesamte Nanoband ein Verarmungsgebiet sein. Bei anderen Ausführungsformen kann die Ladungsträgerkonzentration innerhalb des Nanobandes durch die Wahl eines Austrittsarbeitsmaterial und/oder eines Gate-Dielektrikums, das das Nanoband umgibt, moduliert werden. Das Modulieren der Trägerkonzentration kann das Verarmungsgebiet verschmälern und/oder das Verarmungsgebiet zu entweder der Source oder dem Drain verschieben.
Nun unter Bezugnahme auf 2A ist eine Querschnittsveranschaulichung einer ESD-Diode 200 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die ESD-Diode 200 über einem Substrat 201 angeordnet sein. Das darunterliegende Halbleitersubstrat 201 repräsentiert ein allgemeines Werkstückobjekt, das zum Herstellen integrierter Schaltkreise verwendet wird. Das Halbleitersubstrat 201 beinhaltet häufig einen Wafer oder ein anderes Stück aus Silicium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate 201 beinhalten unter anderem einkristallines Silicium, polykristallines Silicium und Silicium-auf-Isolator (SOI: Silicon On Insulator) sowie ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet werden, wie etwa Substrate, die Germanium, Kohlenstoff oder Gruppe-III-V-Materialien beinhalten. Wie in den Querschnittsveranschaulichungen in 2B-2E gezeigt, kann das darunterliegende Halbleitersubstrat 201 finnenförmig sein. Der veranschaulichte Teil des Halbleitersubstrats 201 kann sich abwärts erstrecken und mit einem größeren Teil des Halbleitersubstrats 201 (z. B. einem Wafer oder dergleichen) vereinigen.
Bei einer Ausführungsform kann die ESD-Diode 200 eine Source 221 und einen Drain 222 umfassen. Die Source 221 kann von einem ersten Leitfähigkeitstyp sein und der Drain 222 kann von einem zweiten Leitfähigkeitstyp sein, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist. Zum Beispiel kann die Source 221 vom n-Typ sein und kann der Drain 222 vom p-Typ sein. Bei einer Ausführungsform können die Source/Drain-Gebiete 221/222 ein epitaktisch aufgewachsenes Halbleitermaterial umfassen. Die Source/Drain-Gebiete 221/222 können eine Siliciumlegierung umfassen. Bei manchen Implementierungen umfassen die Source/Drain-Gebiete 221/222 eine Siliciumlegierung, die in-situ dotiertes Siliciumgermanium, in-situ dotiertes Siliciumcarbid oder in-situ dotiertes Silicium sein kann. Bei alternativen Implementierungen können andere Siliciumlegierungen verwendet werden. Beispielsweise beinhalten alternative Siliciumlegierungsmaterialien, die verwendet werden können, unter anderem Nickelsilicid, Titansilicid, Kobaltsilicid und können möglicherweise mit Bor und/oder Aluminium dotiert sein. Bei anderen Ausführungsformen können die Source/Drain-Gebiete 221/222 alternative Halbleitermaterialien (z. B. Halbleiter, die Gruppe-III-V-Elemente und Legierungen daraus) oder leitfähige Materialien umfassen.
Bei einer Ausführungsform können sich ein oder mehrere Halbleiterkörper 210 zwischen der Source 221 und dem Drain 222 erstrecken. Zum Beispiel kann sich ein vertikaler Stapel aus Halbleiterkörpern 210 zwischen der Source 221 und dem Drain 222 erstrecken. Die Halbleiterkörper 210 können Nanobänder oder Nanodrähte sein. Wie hier verwendet, werden die Halbleiterkörper 210 der Einfachheit halber als Nanobänder 210 bezeichnet. Bei einer Ausführungsform können die Nanobändern 210 ein beliebiges geeignetes Halbleitermaterial sein, wie etwa unter anderem Silicium, Germanium, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP.
Bei einer Ausführungsform können die Nanobänder 210 ein erstes Gebiet 210_A und ein zweites Gebiet 210_B umfassen. Die ersten Gebiete 210_A grenzen an die Source 221 an und die zweiten Gebiete 210_B grenzen an den Drain 222 an. Die ersten Gebiete 210_A können die zweiten Gebiete 210_B an der Grenzfläche 218 direkt kontaktieren. Bei einer Ausführungsform ist die Grenzfläche 218 im Wesentlichen äquidistant zu der Source 221 und dem Drain 222. Zum Beispiel kann das erste Gebiet 210_A eine erste Länge L_A aufweisen und kann das zweite Gebiet 210_B eine zweite Länge L_B aufweisen, die im Wesentlichen gleich der ersten Länge L_A ist. Bei anderen Ausführungsformen (wie unten ausführlicher beschrieben) kann die erste Länge L_A verschieden von der zweiten Länge L_B sein. Bei einer Ausführungsform kann die kombinierte Länge aus der ersten Länge L_A und der zweiten Länge L_B näherungsweise 50 nm oder mehr, näherungsweise 100 nm oder mehr oder näherungsweise 150 nm oder mehr betragen.
Bei einer Ausführungsform können die ersten Gebiete 210_A so dotiert sein, dass sie den gleichen Leitfähigkeitstyp wie die Source 221 haben, und können die zweiten Gebiete 210_B so dotiert sein, dass sie den gleichen Leitfähigkeitstyp wie der Drain 222 haben. Zum Beispielen können die ersten Gebiete 210_A vom ersten Leitfähigkeitstyp (z. B. n-Typ) sein und können die zweiten Gebiete 210_B vom zweiten Leitfähigkeitstyp (z. B. p-Typ) sein. Eine Dotierungsstoffkonzentration der ersten Gebiete 210_A kann niedriger als eine Dotierungsstoffkonzentration der Source 221 sein und eine Dotierungsstoffkonzentration der zweiten Gebiete 210_B kann niedriger als eine Dotierungsstoffkonzentration des Drain 222 sein. Zum Beispiel können die Source 221 und der Drain 222 eine Dotierungsstoffkonzentration von 10¹⁹cm^-3 oder mehr oder näherungsweis 10²⁰cm^-3 oder mehr aufweisen und die ersten Gebiete 210_A und die zweiten Gebiete 210_B können eine Dotierungsstoffkonzentration von näherungsweise 10¹⁹cm^-3 oder weniger oder zwischen näherungsweise zwischen 10¹⁷cm^-3 und 10¹⁹cm^-3 aufweisen. Bei einer Ausführungsform kann eine Dotierungsstoffkonzentration des ersten Gebiets 210_A im Wesentlichen ähnlich einer Dotierungsstoffkonzentration des zweiten Gebiets 210_B sein. Bei anderen Ausführungsformen kann die Dotierungsstoffkonzentration des ersten Gebiets 210_A verschieden von der Dotierungsstoffkonzentration des zweiten Gebiets 210_B sein.
Bei einer Ausführungsform können die Nanobänder 210 von einer Dummy-Gate-Struktur bedeckt sein. Die Dummy-Gate-Struktur kann ein Paar Abstandshalter 231, ein Gate-Dielektrikum 232 und eine Dummy-Gate-Elektrode 235 umfassen. Die Gate-Struktur wird als eine „Dummy“-Gate-Struktur bezeichnet, weil die Dummy-Gate-Elektrode 235 nicht elektrisch mit der Schaltungsanordnung außerhalb der ESD-Diode 200 verbunden ist. Das heißt, die Dummy-Gate-Elektrode 235 kann als eine „potentialfreie“ (Floating) Elektrode bezeichnet werden, da sie auf keiner bestimmten Spannung gehalten wird. Eine Dummy-Gate-Struktur ist aus einigen Gründen bereitgestellt. Ein Grund ist, dass die Anwesenheit einer Dummy-Gate-Struktur einen konsistenten Prozessfluss mit anderen Vorrichtung (z. B. Nanobandtransistoren) erlaubt, die auf dem Substrat 201 gebildet werden. Außerdem stellt die Anwesenheit der Abstandshalter 231 für die Dummy-Gate-Struktur eine begrenzte Öffnung bereit, in der die die Source 221 und der Drain 222 epitaktisch aufgewachsen werden können. Ohne die Abstandshalter 231 würden sich die Source 221 und der Drain 222 lateral über Teilen der ersten Gebiete 210_A bzw. der zweiten Gebiete 210_B erstrecken.
Bei einer Ausführungsform kann ein erster der Abstandshalter 231 an die Source 221 angrenzen und kann ein zweiter der Abstandshalter 231 an den Drain 222 angrenzen. Bei einer Ausführungsform können die ersten Gebiete 210_A durch den ersten Abstandshalter 231 hindurchgehen, um die Source 221 zu kontaktieren, und können die zweiten Gebiete 210_B durch den zweiten Abstandshalter 231 hindurchgehen, um den Drain 222 zu kontaktieren.
Bei einer Ausführungsform ist ein Gate-Dielektrikum 232 um jedes der Nanobänder 210 herum angeordnet. Wie in 2C (die eine Querschnittsveranschaulichung entlang der Linie C-C' in 2A ist) und 2D (die eine Querschnittsveranschaulichung entlang der Linie D-D' in 2A ist) gezeigt, legt sich das Gate-Dielektrikum 232 um einen gesamten Umfang der ersten Gebiete 210_A und der zweiten Gebiete 210_B der Nanobänder 210 herum. Bei einer Ausführungsform kann das Gate-Dielektrikum 232 auch über Innenoberflächen der Abstandshalter 231 und über einem Teil des Substrats 201 angeordnet sein. Eine solche Konfiguration kann bereitgestellt werden, wenn das Gate-Dielektrikum 232 mit einem Atomlagenabscheidung(ALD)-Prozess abgeschieden wird. Bei anderen Ausführungsformen kann ein Oxidationsprozess zum Bilden des Gate-Dielektrikums 232 verwendet werden. Bei solchen Ausführungsformen kann das Gate-Dielektrikum 232 entlang der Innenseitenwände der Abstandshalter 231 fehlen.
Bei einer Ausführungsform können die Materialien, die für das Gate-Dielektrikum 232 gewählt werden, beliebige geeignete Materialien mit hoher dielektrischer Konstante sein. Zum Beispiel kann das Gate-Dielektrikum 232 zum Beispiel ein beliebiges geeignetes Oxid, wie etwa Siliciumdioxid, oder High-k-Gate-Dielektrikum-Materialien sein. Beispiele für High-k-Gate-Dielektrikum-Materialien beinhalten beispielweise Hafniumoxid, Hafniumsiliciumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat.
Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 235 das Gate-Dielektrikum 232 umgeben. Wie in 2C und 2D gezeigt, kann die Dummy-Gate-Elektrode 235 den gesamten Umfang der ersten Gebiete 210_A und der zweiten Gebiete 210_B der Nanobänder 210 umgeben. Wie oben angemerkt, ist die Dummy-Gate-Elektrode 235 nicht direkt mit einer Schaltungsanordnung außerhalb der ESD-Diode 200 verbunden und ist ein potentialfreier leitfähiger Körper. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 235 ein beliebiges geeignetes leitfähiges Material sein. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 235 das gleiche Material sein, wie es für einen oder mehrere Nanobandtransistoren an anderen Stellen auf dem Substrat 201 verwendet wird. Zum Beispiel kann die Dummy-Gate-Elektrode 235 unter anderem Hafnium, Zirconium, Titan, Tantal, Aluminium und Metallcarbide, die diese Elemente beinhalten (z. B. Titancarbid, Zirconiumcarbid, Tantalcarbid, Hafniumcarbid und Aluminiumcarbid), Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide (z. B. Rutheniumoxid) beinhalten. Die Dummy-Gate-Elektrode 235 kann auch ein Austrittsarbeitsmetall und ein Füllmetall (z. B. Wolfram) über dem Austrittsarbeitsmetall umfassen.
Bei einer Ausführungsform sind die Source 221 und der Drain 222 elektrisch von dem Substrat 201 isoliert. Wie in 2B (Die ein Querschnitt entlang der Linie B-B' in 2A ist) und 2E (die ein Querschnitt entlang der Linie E-E' in 2A ist) gezeigt, kann eine Isolationsschicht 233 das Substrat 201 von den unteren Oberflächen der Source 221 und dem Drain 222 separieren. Bei manchen Ausführungsformen kann die Isolationsschicht 233 das gleiche Material wie die Abstandshalter 231 sein. Zum Beispiel kann die Isolationsschicht 233 (oder Teile der Isolationsschicht 233) Restmaterial sein, das während eines Abstandshalterätzprozess übrig bleibt, der zum Bilden der Abstandshalter 231 verwendet wird. Bei anderen Ausführungsformen kann die Isolationsschicht 233 ein anderes Material als die Abstandshalter 231 sein. Die Isolationsschicht 233 kann auch mit Verarbeitungsvorgängen, die von dem zum Bilden der Abstandshalter 231 verwendeten Ätzprozess distinkt sind, angeordnet oder anderweitig gebildet werden.
Nun unter Bezugnahme auf 2F ist eine Querschnittsveranschaulichung einer ESD-Diode 200 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die ESD-Diode 200 in 2F der ESD-Diode 200 in 2A im Wesentlichen ähnlich sein, mit der Ausnahme, dass die Grenzfläche 218 zwischen den ersten Gebieten 210_A und den zweiten Gebieten 210_B verschoben sein kann. Zum Beispiel ist die Grenzfläche 218 in 2F zu dem Drain 222 hin verschoben. Von daher ist eine erste Länge L_A der ersten Gebiete 210_A größer als eine zweite Länge L_B der zweiten Gebiete 210_B . Bei anderen Ausführungsformen kann die Grenzfläche 218 zwischen den ersten Gebieten 210_A und den zweiten Gebieten 210_B zu der Source 221 hin verschoben sein.
Nun unter Bezugnahme auf 3A ist eine Querschnittsveranschaulichung einer ESD-Diode 300 gemäß einer Ausführungsform gezeigt. Die ESD-Diode 300 kann als eine pin-Diode bezeichnet werden. Das heißt, die ESD-Diode 300 umfasst ein n-dotiertes Gebiet (z. B. die Source 321), ein intrinsisches Halbleitergebiet (z. B. die Nanobänder 310) und ein p-dotierte Gebiet (z. B. den Drain 322).
Bei einer Ausführungsform kann die ESD-Diode 300 über einem Substrat 301 angeordnet sein. Das Substrat 301 kann dem oben beschriebenen Substrat 201 ähnlich sein. Bei einer Ausführungsform können die eine oder mehreren Nanobänder 310 eine Source 321 mit einem Drain 322 verbinden. Bei einer Ausführungsform kann die Source 321 kann von einem ersten Leitfähigkeitstyp sein und kann der Drain 322 von einem zweiten Leitfähigkeitstyp sein, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist. Zum Beispiel kann die Source 321 vom n-Typ sein und kann der Drain vom p-Typ sein. Bei einer Ausführungsform können die Nanobänder 310 intrinsische Halbleiter sein. Das heißt, die Nanobänder 310 können im Wesentlichen nichtdotiert sein. Zum Beispiel können die Nanobänder 310 nichtdotiertes Silicium oder irgendein anderes nichtdotiertes Halbleitermaterial sein.
Bei einer Ausführungsform kann die ESD-Diode 300 eine Dummy-Gate-Struktur umfassen. Die Dummy-Gate-Struktur kann der Dummy-Gate-Struktur in der ESD-Diode 200 im Wesentlichen ähnlich sein. Zum Beispiel kann die Dummy-Gate-Struktur ein Paar Abstandshalter 331, ein Gate-Dielektrikum 332 und eine Dummy-Gate-Elektrode 335 umfassen. Ähnlich der Dummy-Gate-Elektrode 235 kann die Dummy-Gate-Elektrode 335 eine potentialfreie Elektrode sein. Das heißt, die Dummy-Gate-Elektrode 335 ist möglicherweise nicht direkt mit einer Schaltungsanordnung außerhalb der ESD-Diode 300 verbunden.
Bei einer Ausführungsform können die Source 321 und der Drain 322 durch eine Isolationsschicht 333 von dem Substrat 301 separiert sein. Zum Beispiel kann die Isolationsschicht 333 das gleiche Material wie die Abstandshalter 331 sein. Bei manchen Ausführungsformen wird wenigstens ein Teil der Isolationsschicht 333 während des Abstandshalterätzprozesses verwendet, der zum Bilden der Abstandshalter 331 verwendet wird. Bei anderen Ausführungsformen wird wenigstens ein Teil der Isolationsschicht 333 mit anderen Prozessen als der Abstandshalterätzprozess gebildet, der zum Bilden der Abstandshalter 331 verwendet wird.
Bei einer Ausführungsform stellt die Verwendung einer pin-ESD-Diode 300 ein großes Verarmungsgebiet 345 bereit. Wenn sich die ESD-Diode 300 zum Beispiel im Gleichgewicht befindet (d. h. mit einer Nullspannung über die Source 321 und den Drain 322 angelegt), kann sich das Verarmungsgebiet 345 im Wesentlichen entlang einer gesamten Länge der Nanobänder erstrecken. Ein größeres Verarmungsgebiet 345 stellt eine höhere Kapazität für die ESD-Diode 300 und einen reduzierten Leckverlust bereit. Falls jedoch eine niedrigere Kapazität (und ein entsprechender höherer Leckverlust) erwünscht ist, dann kann eine Länge des Verarmungsgebiets 345 reduziert werden, indem die Ladungsträger in den Nanobändern 310 reduziert werden. Die Ladungsträger können moduliert werden (d. h. durch Bewirken, dass die Ladungsträger vom p-Typ oder n-Typ sind), indem unterschiedliche Austrittsarbeitsmaterialien für die Dummy-Gate-Elektrode 335 gewählt werden und/oder unterschiedliche Materialien für das Gate-Dielektrikum 332 gewählt werden.
Beispiele für eine Modulation der Ladungsträger und das Verschieben des Verarmungsgebiets 345 sind in 3B und 3C gezeigt. Wie in 3B gezeigt, weist das Verarmungsgebiet 345 eine reduzierte Länge auf und ist zu dem Drain 322 hin verschoben. Eine solche Verschiebung kann durch Verwenden eines n-Typ-Austrittsarbeitsmaterials für die Dummy-Gate-Elektrode 335 induziert werden. Ein n-Typ-Austrittsarbeitsmetall für die Dummy-Gate-Elektrode 335 weist bevorzugt eine Austrittsarbeit auf, die zwischen etwa 3,9 eV und etwa 4,2 eV beträgt. Alternativ dazu weist, wie in 3C gezeigt, das Verarmungsgebiet 345 eine reduzierte Länge auf und ist zu der Source 321 hin verschoben. Eine solche Verschiebung kann durch Verwenden eines p-Typ-Austrittsarbeitsmaterials für die Dummy-Gate-Elektrode 335 induziert werden. Ein p-Typ-Austrittsarbeitsmetall für die Dummy-Gate-Elektrode 335 weist bevorzugt eine Austrittsarbeit auf, die zwischen etwa 4,9 eV und etwa 5,2 eV beträgt.
Nun unter Bezugnahme auf 4A-4M ist eine Reihe von Querschnittsveranschaulichungen, die einen Prozess zum Bilden einer ESD-Diode 400 darstellen, gemäß einer Ausführungsform gezeigt. Die in 4A-4M gebildete ESD-Diode 400 kann eine pn-Diode sein.
Nun unter Bezugnahme auf 4A ist eine Querschnittsveranschaulichung einer ESD-Diode 400 in einer frühen Herstellungsphase gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die ESD-Diode 400 ein Halbleitersubstrat 401 und einen Stapel 450 über dem Halbleitersubstrat 401 umfassen. Der Stapel 450 kann alternierende Schichten von Vorrichtungsschichten 411 und Opferschichten 447 umfassen. Bei einer Ausführungsform sind die Vorrichtungsschichten 411 und die Opferschichten 447 Materialien, die selektiv mit Bezug aufeinander geätzt werden können. Zum Beispiel können die Opferschichten 447 mit einem Ätzprozess entfernt werden, der die Vorrichtungsschichten 411 im Wesentlich unverändert belässt.
Bei einer Ausführungsform können die Vorrichtungsschichten 411 und die Opferschichten 447 jeweils ein Material sein, wie etwa unter anderem Silicium, Germanium, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei einer speziellen Ausführungsform sind die Vorrichtungsschichten 411 Silicium und sind die Opferschichten 447 SiGe. Bei einer anderen speziellen Ausführungsform sind die Vorrichtungsschichten 411 Germanium und sind die Opferschichten 447 SiGe. Die Vorrichtungsschichten 411 und die Opferschichten 447 können in epitaktischen Wachstumsprozessen aufgewachsen werden.
Bei der veranschaulichten Ausführungsform gibt es vier Vorrichtungsschichten 411. Jedoch versteht es sich, dass es eine beliebige Anzahl an Vorrichtungsschichten 411 in dem Stapel 450 geben kann. Bei einer Ausführungsform ist die oberste Schicht des Stapels 450 eine Opferschicht 447. Bei anderen Ausführungsformen ist die oberste Schicht des Stapels 450 eine Vorrichtungsschicht 411.
Nun unter Bezugnahme auf 4B ist eine Querschnittsveranschaulichung der ESD-Diode 400, nachdem Finnen 408 in den Stapel 450 und in das Substrat 401 strukturiert wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die strukturierte Stapelschicht 450 als ein strukturierter Stapel 451 bezeichnet werden. Der strukturierte Stapel 451 kann alternierende Opferschichten 447 und Halbleiterkörper 410 umfassen. In Abhängigkeit von den Abmessungen der Finnen 408 können die Halbleiterkörper 410 Nanodrähte oder Nanobänder sein. Der Einfachheit halber werden die Halbleiterkörper 410 hier als Nanobänder 410 bezeichnet.
Nun unter Bezugnahme auf 4C ist eine Querschnittsveranschaulichung der ESD-Diode 400 entlang der Linie C-C' in 4B gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform ist ein Opfer-Gate 453 über dem strukturierten Stapel 451 angeordnet. Es versteht sich, dass sich das Opfer-Gate 453 auch entlang der Seitenwände des strukturierten Stapels 451 (d. h. in die und aus der in 4C veranschaulichte Ebene hinein bzw. heraus) erstreckt. Bei einer Ausführungsform ist ein Abstandshaltermaterial 431 über dem Opfer-Gate 453 angeordnet.
Nun unter Bezugnahme auf 4D ist eine Querschnittsveranschaulichung der ESD-Diode 400 nach dem Bilden einer Source-Öffnung 461 und einer Drain-Öffnung 462 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die Source-Öffnung 461 und die Drain-Öffnung 462 in dem strukturierten Stapel 451 an entgegengesetzten Enden des Opfer-Gate 453 angeordnet werden. Bei einer Ausführungsform können sich die Abstandshalter 431 entlang der Seiten der Source-Öffnung 461 und der Drain-Öffnung 462 angrenzend an das Opfer-Gate 453 herab erstrecken. Die Abstandshalter 431 können Mulden (d. h. laterale Vertiefungen) in den Opferschichten 447 füllen. Das heißt, die Nanobänder 410 können durch die Abstandshalter 431 hindurchgehen und die Opferschichten 447 enden an der Innenoberfläche der Abstandshalter 431.
Bei einer Ausführungsform kann der Ätzprozess (oder -prozesse) zum Bilden der vertikalen Abstandshalter entlang der Seitenwände des Opfer-Gate 453 zu der Bildung einer Isolationsschicht 433 über der oberen Oberfläche des Halbleitersubstrats 401 führen. Bei manchen Ausführungsformen können die Isolationsschicht 433 und die Abstandshalter 431 das gleiche Material sein. Bei anderen Ausführungsformen kann die Isolationsschicht 433 über dem Substrat 401 mit einem oder mehreren Verarbeitungsvorgängen gebildet werden, die einem Fachmann bekannt sind.
Nun unter Bezugnahme auf 4E ist eine Querschnittsveranschaulichung der ESD-Diode 400 nach dem Anordnen einer Source 421 in der Source-Öffnung 461 gemäß einer Ausführungsform gezeigt. Die Source 421 kann sich in direktem Kontakt mit Enden der Nanobänder 410 befinden. Bei einer Ausführungsform kann die Source 421 mit einem epitaktischen Wachstumsprozess aufgewachsen werden. Materialien und epitaktische Wachstumsprozesse für die Source 421 sind oben ausführlicher beschrieben. Das epitaktische Wachstum der Source 421 ist ein begrenztes Wachstum. Das heißt, die Source 421 ist durch den Abstandshalter 431 angrenzend an das Opfer-Gate 453 begrenzt. Ein (nicht gezeigter) zusätzlicher Abstandshalter oder eine anderen Struktur kann sich entlang des linkes Randes der Source 421 befinden, um das epitaktische Wachstum zu begrenzen. Bei einer Ausführungsform kann das epitaktische Wachstum in die Ebene aus 4E hinein und aus dieser heraus durch einen Isolator, wie etwa ein Oxid, begrenzt werden, der um die Finne 408 herum angeordnet ist, bevor die Source-Öffnung 461 und die Drain-Öffnung 462 gebildet werden.
Bei einer Ausführungsform kann die Source 421 einen ersten Leitfähigkeitstyp aufweisen. Die Source 421 kann während des epitaktischen Wachstums in-situ dotiert werden. Bei manchen Ausführungsformen ist der erste Leitfähigkeitstyp der n-Typ. Bei einer Ausführungsform kann eine Dotierungsstoffkonzentration der Source 421 näherungsweise 10¹⁹cm^-3oder mehr oder näherungsweise 10²⁰cm^-3 oder mehr betragen. Bei einer Ausführungsform wird das epitaktische Wachstum der Source 421 mit einer ersten Maske 491 implementiert. Die erste Maske 491 kann die Drain-Öffnung 462 bedecken. Dies verhindert die Bildung von Material mit dem ersten Leitfähigkeitstyp in der Drain-Öffnung 462.
Nun unter Bezugnahme auf 4F ist eine Querschnittsveranschaulichung der ESD-Diode 400 nach dem Anordnen eines Drain 422 in der Drain-Öffnung 462 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform wird der Drain 422 nach dem Entfernen der ersten Maske 491 angeordnet. Eine zweite Maske 492 wird dann über der Source 421 angeordnet. Dies verhindert die Bildung von Material mit dem zweiten Leitfähigkeitstyp über der Source-Öffnung 421.
Bei einer Ausführungsform kann sich der Drain 422 in direktem Kontakt mit Enden der Nanobänder 410 befinden. Bei einer Ausführungsform kann der Drain 422 mit einem epitaktischen Wachstumsprozess aufgewachsen werden. Materialien und epitaktische Wachstumsprozesse für den Drain 422 sind oben ausführlicher beschrieben. Das epitaktische Wachstum des Drain 422 ist ein begrenztes Wachstum. Das heißt, der Drain 422 ist durch den Abstandshalter 431 angrenzend an das Opfer-Gate 453 begrenzt. Ein (nicht gezeigter) zusätzlicher Abstandshalter oder eine anderen Struktur kann sich entlang des rechten Randes des Drain 422 befinden, um das epitaktische Wachstum zu begrenzen. Bei einer Ausführungsform kann das epitaktische Wachstum in die Ebene aus 4E hinein und aus dieser heraus durch einen Isolator, wie etwa ein Oxid, begrenzt werden, der um die Finne 408 herum angeordnet ist, bevor die Source-Öffnung 461 und die Drain-Öffnung 462 gebildet werden.
Bei einer Ausführungsform kann der Drain 422 einem zweite Leitfähigkeitstyp aufweisen, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist. Der Drain 422 kann während des epitaktischen Wachstums in-situ dotiert werden. Bei manchen Ausführungsformen ist der zweite Leitfähigkeitstyp der p-Typ. Bei einer Ausführungsform kann eine Dotierungsstoffkonzentration des Drain 422 näherungsweise 10¹⁹cm^-3oder mehr oder näherungsweise 10²⁰cm^-3 oder mehr betragen. Bei einer Ausführungsform wird das epitaktische Wachstum des Drain 422 mit einer zweiten Maske 492 implementiert.
Nun unter Bezugnahme auf 4G ist eine Querschnittsveranschaulichung, nachdem die zweite Maske 492 entfernt wurde und das Opfer-Gate 453 entfernt wurden, gemäß einer Ausführungsform gezeigt. Die Entfernung des Opfer-Gate 453 legt die Nanobänder 410 und die Opferschichten 447 frei. Der Opfer-Gate 453 kann mit einem beliebigen geeigneten Ätzprozess entfernt werden.
Nun unter Bezugnahme auf 4H ist eine Querschnittsveranschaulichung, nachdem die Opferschichten 447 entfernt wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform werden die Opferschichten 447 mit einem Ätzprozess entfernt, der bezüglich den Nanobändern 410 selektiv ist. Die Opferschichten 447 können unter Verwendung eines beliebigen bekannten Ätzmittels entfernt werden, das bezüglich den Nanobändern 410 selektiv ist. Bei einer Ausführungsform ist die Selektivität größer als 100:1. Bei einer Ausführungsform, bei der die Nanobänder 410 Silicium sind und die Opferschichten 447 Siliciumgermanium sind, werden die Opferschichten 447 unter Verwendung eines Nassätzmittels, wie etwa unter anderem wässriger Karbonsäure/Salpetersäure/HF-Lösung und wässriger Zitronensäure/Salpetersäure/HF-Lösung, selektiv entfernt. Bei einer Ausführungsform, bei der der Nanodraht 410 Germanium ist, und die Opferschichten 447 Siliciumgermanium sind, werden die Opferschichten 447 unter Verwendung eines Nassätzmittels, wie etwa unter anderem Ammoniumhydroxid(NH₄OH)-, Tetramethylammoniumhydroxid(TMAH)-, Ethylendiaminpyrocatechol(EDP)- oder Kaliumhydroxid(KOH)-Lösung, selektiv entfernt. Bei einer anderen Ausführungsform werden die Opferschichten 447 durch eine Kombination aus Nas- und Trockenätzungsprozessen entfernt.
Nun unter Bezugnahme auf 41 ist eine Querschnittsveranschaulichung, nachdem die ersten Gebiete 410_A gebildet wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform werden die ersten Gebiete 410_A durch eine Öffnung in einer dritten Maske 493 freigelegt. Die dritte Maske 493 bedeckt einen Teil der Nanobänder 410 und den Drain 422. Bei einer Ausführungsform werden Dotierungsstoffe 471 für die ersten Gebiete 410_A bereitgestellt. Zum Beispielen können die ersten Gebiete 410_A mit einem Ionenimplantationsprozess oder dergleichen dotiert werden. Die ersten Gebiete 410_A können so dotiert werden, dass sie den ersten Leitfähigkeitstyp aufweisen. Wenn zum Beispiel die Source 421 vom n-Typ ist, sind die ersten Gebiete 410_A auch vom n-Typ. Bei einer Ausführungsformen können die ersten Gebiete 410_A eine Dotierungsstoffkonzentration aufweisen, die niedriger als eine Dotierungsstoffkonzentration der Source 421 ist. Zum Beispiel kann die Dotierungsstoffkonzentration des ersten Gebiets 410_A näherungsweise 10¹⁹cm^-3 oder weniger oder zwischen 10¹⁷cm^-3 und 10¹⁹cm^-3 betragen.
Bei einer Ausführungsform kann der Dotierungsprozess zu der Bildung von schwach dotierten Gebieten 414 entlang der Länge der ersten Gebiete 410_A führen. Die schwach dotierten Gebiete 414 können Teile der ersten Gebiete 410_A sein, die durch die Abstandshalter 431 von den Dotierungsstoffen abgeschirmt werden. Die schwach dotierten Gebiete 414 können unter Verwendung einer oder mehrerer verschiedener analytischer Techniken identifiziert werden. Zum Beispiel kann Atomsondentomographie (APT: Atom Probe Tomography) verwendet werden, um die Änderung der Dotierungsstoffkonzentration entlang der Länge der ersten Gebiete 410_A zu messen. Aufgrund von Diffusion gibt es möglicherweise keinen stufenweisen Abfall von einer ersten (höheren) Dotierungsstoffkonzentration zu einer zweiten (niedrigeren) Dotierungsstoffkonzentration. Jedoch kann es entlang einer Länge der ersten Gebiete 410_A eine erkennbare Abnahme von einer ersten (höheren) Dotierungsstoffkonzentration zu einer zweiten (niedrigeren) Dotierungsstoffkonzentration geben. Bei einer Ausführungsform kann die Entfernung von dem Beginn der Abnahme zu dem Ende der ersten Gebiete 410_A näherungsweise gleich der Breite des Abstandshalters 431 sein.
Nun unter Bezugnahme auf 4J ist eine Querschnittsveranschaulichung der ESD-Diode 400, nachdem die dritte Maske 493 entfernt wurde und die zweiten Gebiete 410_B gebildet wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform werden die zweiten Gebiete 410_B durch eine Öffnung in einer vierten Maske 494 freigelegt. Die vierte Maske 494 bedeckt die ersten Gebiete 410_A und die Source 421. Bei einer Ausführungsform werden Dotierungsstoffe 472 für die zweiten Gebiete 410_B bereitgestellt. Zum Beispielen können die zweiten Gebiete 410_B mit einem Ionenimplantationsprozess oder dergleichen dotiert werden. Die zweiten Gebiete 410_B können so dotiert werden, dass sie den zweiten Leitfähigkeitstyp aufweisen. Wenn zum Beispiel der Drain 422 vom p-Typ ist, sind die zweiten Gebiete 410_B auch vom p-Typ. Bei einer Ausführungsformen können die zweiten Gebiete 410_B eine Dotierungsstoffkonzentration aufweisen, die niedriger als eine Dotierungsstoffkonzentration des Drain 422 ist. Zum Beispiel kann die Dotierungsstoffkonzentration des zweiten Gebiets 410_B näherungsweise 10¹⁹cm^-3 oder weniger oder zwischen 10¹⁷cm^-3 und 10¹⁹cm^-3 betragen.
Bei einer Ausführungsform kann der Dotierungsprozess zu der Bildung von schwach dotierten Gebieten 414 entlang der Länge der zweiten Gebiete 410_B führen. Die schwach dotierten Gebiete 414 können Teile der zweiten Gebiete 410_B sein, die durch die Abstandshalter 431 von den Dotierungsstoffen abgeschirmt werden. Die schwach dotierten Gebiete 414 können unter Verwendung einer oder mehrerer verschiedener analytischer Techniken identifiziert werden. Zum Beispiel kann APT verwendet werden, um die Änderung der Dotierungsstoffkonzentration entlang der Länge der zweiten Gebiete 410_B zu messen. Aufgrund von Diffusion gibt es möglicherweise keinen stufenweisen Abfall von einer ersten (höheren) Dotierungsstoffkonzentration zu einer zweiten (niedrigeren) Dotierungsstoffkonzentration. Jedoch kann es entlang einer Länge der zweiten Gebiete 410_B eine erkennbare Abnahme von einer ersten (höheren) Dotierungsstoffkonzentration zu einer zweiten (niedrigeren) Dotierungsstoffkonzentration geben. Bei einer Ausführungsform kann die Entfernung von dem Beginn der Abnahme zu dem Ende der zweiten Gebiete 410_B näherungsweise gleich der Breite des Abstandshalters 431 sein.
Nun unter Bezugnahme auf 4K ist eine Querschnittsveranschaulichung der ESD-Diode 400, nachdem die vierte Maske 494 entfernt wurde, gemäß einer Ausführungsform gezeigt. Wie veranschaulicht, weist die ESD-Diode 400 nun eine Source 421, erste Gebiete 410_A angrenzend an die Source 421, zweite Gebiete 410_B angrenzend an die ersten Gebiete 410_A und einen Drain 422 angrenzend an die zweiten Gebiete 410_B auf. Aufgrund der unterschiedlichen Leitfähigkeitstypen der ersten Gebiete 410_A und der zweiten Gebiete 410_B wird ein pn-Übergang bei der Grenzfläche 418 bereitgestellt.
Nun unter Bezugnahme auf 4L ist eine Querschnittsveranschaulichung der ESD-Diode 400, nachdem ein Gate-Dielektrikum 432 über den ersten Gebieten 410_A und den zweiten Gebieten 410_B angeordnet wurde, gemäß einer Ausführungsform gezeigt. Das Gate-Dielektrikum 432 kann mit einem ALD-Prozess oder einem Oxidationsprozess abgeschieden werden. Es ist ein Gate-Dielektrikum 432 gezeigt, das mit einem ALD-Prozess abgeschieden wurde. Bei einer Ausführungsform bedeckt das Gate-Dielektrikum 432 die ersten Gebiete 410_A und die zweiten Gebiete 410_B zusätzlich dazu, das es über Innenoberflächen der Abstandshalter 431 angeordnet ist.
Nun unter Bezugnahme auf 4M ist eine Querschnittsveranschaulichung der ESD-Diode 400, nachdem eine Dummy-Gate-Elektrode 435 über dem Gate-Dielektrikum 432 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 435 mit einen beliebigen geeigneten Abscheidungsprozess abgeschieden werden. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 435 ein Austrittsarbeitsmetall und ein Füllmetall beinhalten. Die Dummy-Gate-Elektrode 435 ist elektrisch von einer Schaltungsanordnung außerhalb der ESD-Diode 400 isoliert. Das heißt, die Dummy-Gate-Elektrode 435 ist eine potentialfreie Elektrode.
Nun unter Bezugnahme auf 5A-5G ist eine Reihe von Querschnittsveranschaulichungen, die einen Prozess zum Bilden einer ESD-Diode 500 darstellen, gemäß einer Ausführungsform gezeigt. Die ESD-Diode 500 ist der ESD-Diode 400 ähnlich, mit der Ausnahme, dass die ersten Gebiete 510_A und die zweiten Gebiete 510_B früher in dem Prozessfluss (d. h. vor der Bildung der Abstandshalter 531) gebildet werden, und beinhaltet die schwach dotierten Gebiete 414 nicht.
Nun unter Bezugnahme auf 5A ist eine Querschnittsveranschaulichung einer ESD-Diode 500 in einer frühen Herstellungsphase gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die ESD-Diode 500 ein Substrat 501 und einen strukturierten Stapel 551 über dem Substrat 501 umfassen. Das Substrat 501 und der strukturierte Stapel 551 können mit Prozessen im Wesentlich jenen oben mit Bezug auf 4A-4B beschriebenen gefertigt werden. Zum Beispiel kann der strukturierte Stapel 551 eine Finne mit alternierenden Schichten aus Nanobändern 510 und Opferschichten 547 sein.
Bei einer Ausführungsform ist eine erste Maske 591 über dem strukturierten Stapel 551 angeordnet und strukturiert. Die Öffnung in der ersten Maske 591 legt die ersten Gebiete 510_A und die Nanobänder 510 frei. Die ersten Gebiete 510_A können mit Dotierungsstoffen 571 dotiert sein. Zum Beispielen können die ersten Gebiete 510_A mit einem Ionenimplantationsprozess dotiert werden. Bei einer Ausführungsform können die ersten Gebiete 510_A einen ersten Leitfähigkeitstyp aufweisen. Bei einer Ausführungsform kann eine Dotierungsstoffkonzentration der ersten Gebiete 510_A näherungsweise 10¹⁹cm^-3 oder weniger oder zwischen 10¹⁷cm^-3 und 10¹⁹cm^-3 betragen.
Nun unter Bezugnahme auf 5B ist eine Querschnittsveranschaulichung der ESD-Diode 500, nachdem die zweiten Gebiet 510_B gebildet wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform wird die erste Maske 591 entfernt und wird eine zweite Maske 592 über dem strukturierten Stapel 551 angeordnet und strukturiert. Die Öffnung in der zweiten Maske 592 legt die zweiten Gebiete 510_B und die Nanobänder 510 frei. Die zweiten Gebiete 510_B können mit Dotierungsstoffen 572 dotiert sein. Zum Beispielen können die zweiten Gebiete 510_B mit einem Ionenimplantationsprozess dotiert werden. Bei einer Ausführungsform können die zweiten Gebiete 510_B einem zweite Leitfähigkeitstyp aufweisen, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist. Bei einer Ausführungsform kann eine Dotierungsstoffkonzentration der zweiten Gebiete 510_B näherungsweise 10¹⁹cm^-3 oder weniger oder zwischen 10¹⁷cm^-3 und 10¹⁹cm^-3 betragen.
Nun unter Bezugnahme auf 5C ist eine Querschnittsveranschaulichung der ESD-Diode 500, nachdem die zweite Maske 592 entfernt wurde und nachdem ein Opfer-Gate 553 abgeschieden wurde und eine Source-Öffnung 561 und eine Drain-Öffnung 562 gebildet wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform ist das Opfer-Gate 553 über der Grenzfläche 518 zwischen den ersten Gebieten 510_A und den zweiten Gebieten 510_B positioniert.
Bei einer Ausführungsform sind die Source-Öffnung 561 und die Drain-Öffnung 562 entlang entgegengesetzten Enden des Opfer-Gate 553 gebildet. Bei einer Ausführungsform können die Abstandshalter 531 die Seitenwände der Source-Öffnung 561 und der Drain-Öffnung 562 auskleiden. Wie gezeigt, gehen die ersten Gebiete 510_A und die zweiten Gebiete 510_B durch die Abstandshalter 531 hindurch. Entsprechend gibt es kein schwach dotiertes Gebiet unterhalb der Abstandshalter, wie es bei der oben beschriebenen ESD-Diode 400 der Fall ist. Bei einer Ausführungsform kann eine Isolationsschicht 533 über den oberen Oberflächen des Substrats 501 angeordnet sein. Die Isolationsschichten 533 können mit dem Abstandshalterätzprozess oder mit anderen hier nicht offenbarten Prozessen gebildet werden.
Nun unter Bezugnahme auf 5D ist eine Querschnittsveranschaulichung der ESD-Diode 500, nachdem eine Source 521 und ein Drain 522 in der Source-Öffnung 561 bzw. der Drain-Öffnung 562 angeordnet wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die Source 521 und der Drain 522 mit epitaktischen Wachstumsprozessen ähnlich jenen oben mit Bezug auf 4E und 4F beschriebenen aufgewachsen werden. Das heißt, die Source 521 kann mit einem ersten epitaktischen Wachstumsprozess aufgewachsen werden, während die Drain-Öffnung 562 maskiert ist, und der Drain 522 kann mit einem zweiten epitaktischen Wachstumsprozess aufgewachsen werden, während die Source 521 maskiert ist.
Bei einer Ausführungsform weist die Source 521 den ersten Leitfähigkeitstyp auf und weist der Drain 522 den zweiten Leitfähigkeitstyp auf. Zum Beispiel kann die Source 521 vom n-Typ sein und kann der Drain 522 vom p-Typ sein. Bei einer Ausführungsform können die Dotierungskonzentrationen der Source 521 und des Drain 522 größer als die Dotierungskonzentrationen der ersten Gebiete 510_A und der zweiten Gebiete 510_B sein. Zum Beispiel kann die Dotierungsstoffkonzentration der Source 521 und des Drain 522 näherungsweise 10¹⁹cm^-3oder mehr oder näherungsweise 10²⁰cm^-3 oder mehr betragen.
Nun unter Bezugnahme auf 5E ist eine Querschnittsveranschaulichung der ESD-Diode 500, nachdem das Opfer-gate 553 und die Opferschichten 547 entfernt wurden gemäß einer Ausführungsform gezeigt. Der Opfer-Gate 553 kann mit einem beliebigen geeigneten Ätzprozess entfernt werden. Die Entfernung des Opfer-Gate 553 legt die Nanobänder 510 und die Opferschichten 547 frei. Nach der Entfernung des Opfer-Gate 553 können die Opferschichten 547 mit einem Ätzprozess entfernt werden, der bezüglich den Nanobändern 510 selektiv ist. Geeignete Ätzprozesse sind oben ausführlicher beschrieben.
Nun unter Bezugnahme auf 5F ist eine Querschnittsveranschaulichung der ESD-Diode 500, nachdem ein Gate-Dielektrikum 532 über den ersten Gebieten 510_A und den zweiten Gebieten 510_B angeordnet wurde, gemäß einer Ausführungsform gezeigt. Das Gate-Dielektrikum 532 kann mit einem ALD-Prozess oder einem Oxidationsprozess abgeschieden werden. Es ist ein Gate-Dielektrikum 532 gezeigt, das mit einem ALD-Prozess abgeschieden wurde. Bei einer Ausführungsform bedeckt das Gate-Dielektrikum 532 die ersten Gebiete 510_A und die zweiten Gebiete 510_B zusätzlich dazu, das es über Innenoberflächen der Abstandshalter 531 angeordnet ist.
Nun unter Bezugnahme auf 5G ist eine Querschnittsveranschaulichung der ESD-Diode 500, nachdem eine Dummy-Gate-Elektrode 535 über dem Gate-Dielektrikum 532 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 535 mit einen beliebigen geeigneten Abscheidungsprozess abgeschieden werden. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 535 ein Austrittsarbeitsmetall und ein Füllmetall beinhalten. Die Dummy-Gate-Elektrode 535 ist elektrisch von einer Schaltungsanordnung außerhalb der ESD-Diode 500 isoliert. Das heißt, die Dummy-Gate-Elektrode 535 ist eine potentialfreie Elektrode.
Nun unter Bezugnahme auf 6A-6C ist eine Reihe von Querschnittsveranschaulichungen, die einen Prozess zum Bilden einer pin-ESD-Diode 600 darstellen, gemäß einer Ausführungsform gezeigt.
Nun unter Bezugnahme auf 6A ist eine Querschnittsveranschaulichung einer ESD-Diode 600 gemäß einer Ausführungsform gezeigt. Die in 6A veranschaulichte ESD-Diode 600 kann unter Verwendung von Verarbeitungsvorgängen gefertigt werden, die im Wesentlichen jenen oben mit Bezug auf 4A-4H beschriebenen ähnlich sind und die hier nicht wiederholt werden. Die Fertigungsprozesse führen zu der Bildung einer ESD-Diode 600 über einem Substrat 601. Die ESD-Diode 600 umfasst eine Source 621, einen Drain 622 und mehrere Nanobänder 610 zwischen der Source 621 und dem Drain 622. Bei einer Ausführungsform können die Source 621 und der Drain 622 durch Isolationsschichten 633 von dem Substrat 601 separiert sein. Bei einer Ausführungsform können die Nanobänder 610 durch Abstandshalter 631 hindurchgehen.
Bei einer Ausführungsform kann die Source 621 kann einen ersten Leitfähigkeitstyp aufweisen und kann der Drain 622 einen zweiten Leitfähigkeitstyp aufweisen, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist. Zum Beispiel kann die Source 621 vom n-Typ sein und kann der Drain 622 vom p-Typ sein. Bei einer Ausführungsform können die Nanobänder 610 nichtdotiert sein. Das heißt, die Nanobänder 610 können ein intrinsischer Halbleiter, wie etwa Silicium, sein. Von daher wird ein pin-Übergang für die ESD-Diode 600 bereitgestellt.
Nun unter Bezugnahme auf 6B ist eine Querschnittsveranschaulichung der ESD-Diode 600, nachdem ein Gate-Dielektrikum 632 über den Nanobändern 610 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Das Gate-Dielektrikum 632 kann mit einem ALD-Prozess oder einem Oxidationsprozess abgeschieden werden. Es ist ein Gate-Dielektrikum 632 gezeigt, das mit einem ALD-Prozess abgeschieden wurde. Bei einer Ausführungsform bedeckt das Gate-Dielektrikum 632 die Nanobänder 610 zusätzlich dazu, das es über Innenoberflächen der Abstandshalter 631 angeordnet ist.
Nun unter Bezugnahme auf 6C ist eine Querschnittsveranschaulichung der ESD-Diode 600, nachdem eine Dummy-Gate-Elektrode 635 über dem Gate-Dielektrikum 632 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 635 mit einen beliebigen geeigneten Abscheidungsprozess abgeschieden werden. Bei einer Ausführungsform kann die Dummy-Gate-Elektrode 635 ein Austrittsarbeitsmetall und ein Füllmetall beinhalten. Die Dummy-Gate-Elektrode 635 ist elektrisch von einer Schaltungsanordnung außerhalb der ESD-Diode 600 isoliert. Das heißt, die Dummy-Gate-Elektrode 635 ist eine potentialfreie Elektrode.
Bei einer Ausführungsform können die Positionierung und Größe des Verarmungsgebiets der Nanobänder 610 durch Wählen unterschiedlicher Materialien für die Dummy-Gate-Elektrode 635 und/oder das Gate-Dielektrikum 632 moduliert werden. Zum Beispiel kann das Wählen eines n-Typ-Austrittsarbeitsmetalls für die Dummy-Gate-Elektrode 635 das Verarmungsgebiet zu dem Drain 622 hin verschieben (ähnlich der in 3B gezeigten Ausführungsform) oder kann das Wählen eines p-Typ-Austrittsarbeitsmetalls für die Dummy-Gate-Elektrode 635 das Verarmungsgebiet zu dem Source 621 hin verschieben (ähnlich der in 3C gezeigten Ausführungsform).
7 veranschaulicht eine Rechenvorrichtung 700 gemäß einer Implementierung einer Ausführungsform der Offenbarung. Die Rechenvorrichtung 700 beherbergt eine Platine 702. Die Platine 702 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 704 und wenigstens eines Kommunikationschips 706, beinhalten. Der Prozessor 704 ist physisch und elektrisch mit der Platine 702 gekoppelt. Bei manchen Implementierungen ist der wenigstens eine Kommunikationschip 706 auch physisch und elektrisch mit der Platine 702 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 706 Teil des Prozessors 704.
In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 700 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 702 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeicherungsvorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter).
Der Kommunikationschip 706 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 700. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium Daten kommunizieren können. Der Ausdruck impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 706 kann beliebige einer Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 700 kann mehrere Kommunikationschips 706 beinhalten. Beispielsweise kann ein erster Kommunikationschip 706 kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip 706 längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
Der Prozessor 704 der Rechenvorrichtung 700 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 704 gekapselt ist. Bei einer Ausführungsform kann der Integrierter-Schaltkreis-Die des Prozessors 704 eine ESD-Diode mit einer Nanobandarchitektur umfassen, wie hier beschrieben ist. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten, die in Registern und/oder einem Speicher gespeichert werden können, umzuwandeln.
Der Kommunikationschip 706 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 706 gekapselt ist. Bei einer Ausführungsform kann der Integrierter-Schaltkreis-Die des Kommunikationschips 706 eine ESD-Diode mit einer Nanobandarchitektur umfassen, wie hier beschrieben ist.
Bei weiteren Implementierungen kann eine andere innerhalb der Rechenvorrichtung 700 untergebrachte Komponente eine ESD-Diode mit einer Nanobandarchitektur, wie hier beschrieben, umfassen.
Bei verschiedenen Implementierungen kann die Rechenvorrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikabspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 700 eine beliebige andere elektronische Vorrichtung, die Daten verarbeitet, sein.
8 veranschaulicht einen Interposer 800, der eine oder mehrere Ausführungsformen der Offenbarung umfasst. Der Interposer 800 ist ein Zwischensubstrat, das zur Überbrückung von einem ersten Substrat 802 zu einem zweiten Substrat 804 verwendet wird. Das erste Substrat 802 kann zum Beispiel ein Integrierter-Schaltkreis-Die sein. Das zweite Substrat 804 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer Integrierter-Schaltkreis-Die sein. Bei einer Ausführungsform kann das erste Substrat 802 und/oder das zweite Substrat 804 eine ESD-Diode mit einer Nanobandarchitektur gemäß hier beschriebenen Ausführungsformen umfassen. Allgemein ist der Zweck eines Interposers 800, eine Verbindung zu einem breiteren Rastermaß aufzuweiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 800 einen Integrierter-Schaltkreis-Die mit einer Kugelgitteranordnung (BGA: Ball Grid Array) 806 koppeln, die anschließend mit dem zweiten Substrat 804 gekoppelt werden kann. Bei manchen Ausführungsformen sind das erste und zweite Substrat 802/804 an gegenüberliegenden Seiten des Interposers 800 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 802/804 an der gleichen Seite des Interposers 800 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 800 miteinander verbunden.
Der Interposer 800 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer 800 aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
Der Interposer 800 kann Metallzwischenverbindungen 808 und Vias 810 beinhalten, einschließlich unter anderem Siliciumdurchkontaktierungen (TSV - Through-Silicon Vias) 812. Der Interposer 800 kann ferner eingebettete Vorrichtungen 814 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen beinhalten unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD(elektrostatische Entladung)-Vorrichtungen. Komplexere Vorrichtungen, wie etwa Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können auch auf dem Interposer 800 gebildet werden. Gemäß Ausführungsformen der Offenbarung können hier offenbarte Einrichtungen oder Prozesse bei der Fertigung des Interposers 800 verwendet werden.
Dementsprechend können Ausführungsformen der vorliegenden Offenbarung Halbleitervorrichtungen, die eine ESD-Diode mit einer Nanobandarchitektur umfassen, und resultierende Strukturen umfassen.
Die obige Beschreibung von veranschaulichten Implementierungen der Erfindung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Erfindung auf die offenbarten genauen Formen beschränken. Obgleich spezielle Implementierungen und Beispiele für die Erfindung hier zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Geltungsbereichs der Erfindung möglich, wie Fachleute auf dem betreffenden Gebiet erkennen werden.
Diese Modifikationen können im Hinblick auf die obige ausführliche Beschreibung an der Erfindung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Ausdrücke sollten nicht so ausgelegt werden, dass sie die Erfindung auf die speziellen Implementierungen, die in der Beschreibung und den Ansprüchen offenbart sind, beschränken. Vielmehr soll der Schutzumfang der Erfindung vollständig durch die folgenden Ansprüche bestimmt werden, die gemäß eingeführter Lehren für die Anspruchsinterpretation ausgelegt werden sollen.
Beispiel 1: eine Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; eine Source, wobei die Source einen ersten Leitfähigkeitstyp aufweist, wobei ein erster Isolator die Source von dem Halbleitersubstrat separiert; einen Drain, wobei der Drain einen zweiten Leitfähigkeitstyp aufweist, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei ein zweiter Isolator den Drain von dem Substrat separiert; und einen Halbleiterkörper zwischen der Source und dem Drain, wobei der Halbleiterkörper von dem Halbleitersubstrat beabstandet ist.
Beispiel 2: die Halbleiter-Vorrichtung aus Beispiel 1, wobei der Halbleiterkörper ein erstes Gebiet angrenzend an die Source und ein zweites Gebiet angrenzend an den Drain umfasst und wobei das erste Gebiet den ersten Leitfähigkeitstyp aufweist und das zweite Gebiet den zweiten Leitfähigkeitstyp aufweist.
Beispiel 3: die Halbleiter-Vorrichtung aus Beispiel 2, wobei eine erste Dotierungsstoffkonzentration des ersten Gebiets geringer als eine zweite Dotierungsstoffkonzentration der Source ist und wobei eine dritte Dotierungsstoffkonzentration des zweiten Gebiets geringer als eine vierte Dotierungsstoffkonzentration des Drains ist.
Beispiel 4: die Halbleitervorrichtung aus Beispiel 2 oder Beispiel 3, wobei eine erste Länge des ersten Gebiets gleich einer zweiten Länge des zweiten Gebiets ist.
Beispiel 5: die Halbleitervorrichtung aus Beispiel 2 oder Beispiel 3, wobei eine erste Länge des ersten Gebiets verschieden von einer zweiten Länge des zweiten Gebiets ist.
Beispiel 6: die Halbleiter-Vorrichtung aus Beispielen 1-5, wobei der Halbleiterkörper ein intrinsischer Halbleiter ist.
Beispiel 7: die Halbleitervorrichtung aus Beispielen 1-6, die ferner Folgendes umfasst: ein Paar Abstandshaltern, das einen ersten Abstandshalter angrenzend an die Source und einen zweiten Abstandshalter angrenzend an den Drain umfasst, wobei der zweite Halbleiterkörper durch das Paar Abstandshaltern hindurchgeht.
Beispiel 8: die Halbleiter-Vorrichtung aus Beispiel 7, wobei der erste Isolator und der zweite Isolator das gleiche Material wie das Paar Abstandshalter sind.
Beispiel 9: die Halbleitervorrichtung aus Beispiel 7 oder Beispiel 8, die ferner Folgendes umfasst: eine Dummy-Gate-Struktur zwischen dem Paar Abstandshalter, wobei die Dummy-Gate-Struktur Folgendes umfasst: ein Gate-Dielektrikum um den Halbleiterkörper herum; und ein Gate-Elektrode um das Gate-Dielektrikum herum.
Beispiel 10: die Halbleiter-Vorrichtung aus Beispiel 9, wobei die Gate-Elektrode elektrisch nicht mit einer Schaltungsanordnung außerhalb der Halbleitervorrichtung verbunden ist.
Beispiel 11: die Halbleiter-Vorrichtung aus Beispielen 7-10, wobei Teile des Halbleiterkörpers, die durch das Paar Abstandshalter hindurchgehen, eine erste Dotierungsstoffkonzentration aufweisen, die niedriger als eine zweite Dotierungsstoffkonzentration von Teilen des Halbleiterkörpers zwischen dem Paar Abstandshaltern ist.
Beispiel 12: die Halbleiter-Vorrichtung aus Beispielen 1-11, wobei der Halbleiterkörper ein Nanodraht oder ein Nanoband ist.
Beispiel 13: eine Elektrostatische-Entladung(ESD)-Diode, die Folgendes umfasst: eine Source, wobei die Source von einem ersten Leitfähigkeitstyp ist; einen Drain, wobei der Drain von einem zweiten Leitfähigkeitstyp ist, der von dem ersten Leitfähigkeitstyp verschieden ist; und mehrere Halbleiterkörper zwischen der Source und dem Drain, wobei ein Verarmungsgebiet der ESD-Diode entlang einer Länge der mehreren Halbleiterkörper ist.
Beispiel 14: die ESD-Diode aus Beispiel 13, wobei die Halbleiterkörper intrinsische Halbleiter sind.
Beispiel 15: die ESD-Diode aus Beispiel 14, wobei das Verarmungsgebiet näher an der Source als an dem Drain ist.
Beispiel 16: die ESD-Diode aus Beispiel 14, wobei das Verarmungsgebiet näher an dem Drain als an der Source ist.
Beispiel 17: die ESD-Diode aus Beispiel 14, wobei das Verarmungsgebiet entlang einer gesamten Länge der mehreren Halbleiterkörper ist.
Beispiel 18: die ESD-Diode aus Beispielen 13-17, wobei die Halbleiterkörper ein erstes Gebiet angrenzend an die Source und ein zweites Gebiet angrenzend an den Drain umfassen, wobei das erste Gebiet den ersten Leitfähigkeitstyp aufweist und das zweite Gebiet den zweiten Leitfähigkeitstyp aufweist.
Beispiel 19: die ESD-Diode aus Beispiel 18, wobei das Verarmungsgebiet im Wesentlichen äquidistant zwischen der Source und dem Drain ist.
Beispiel 20: die ESD-Diode aus Beispielen 13-19, die ferner Folgendes umfasst: eine Dummy-Gate-Struktur, die Folgendes umfasst: ein Paar Abstandshalter, wobei ein erster Abstandshalter an die Source angrenzt und ein zweiter Abstandshalter an den Drain angrenzt; ein Gate-Dielektrikum, das die mehreren Halbleiterkörper umgibt; und ein Gate-Elektrode, die das Gate-Dielektrikum umgibt.
Beispiel 21: ein Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst: Bilden einer Finne, die einen Stapel aus alternierenden Halbleiterkörpern und Opferschichten umfasst; Bilden einer Opfer-Gate-Struktur über der Finne; Bilden einer Source-Öffnung und einer Drain-Öffnung an entgegengesetzten Enden der Finne; Anordnen einer Source in der Source-Öffnung, wobei die Source einen ersten Leitfähigkeitstyp aufweist; Anordnen eines Drains in der Drain-Öffnung, wobei der Drain einen zweiten Leitfähigkeitstyp aufweist; Entfernen der Opfer-Gate-Struktur; Entfernen der Opferschichten; und Anordnen eines Dummy-Gate-Struktur über den Halbleiterkörpern.
Beispiel 22: das Verfahren aus Beispiel 21, das ferner Folgendes umfasst: Dotieren eines ersten Gebiets der Halbleiterkörper mit Dotierungsstoffen des ersten Leitfähigkeitstyps, wobei das erste Gebiet an die Source angrenzt; und Dotieren eines zweiten Gebiets der Halbleiterkörper mit Dotierungsstoffen des zweiten Leitfähigkeitstyps, wobei das zweite Gebiet an den Drain angrenzt.
Beispiel 23: das Verfahren aus Beispiel 21 oder Beispiel 22, das ferner Folgendes umfasst: einen Isolator zwischen einer Oberfläche der Source und einem darunterliegenden Substrat und zwischen einer Oberfläche des Drain und dem darunterliegenden Substrat.
Beispiel 24: eine elektronische Vorrichtung, die Folgendes umfasst: eine Platine; ein elektronisches Gehäuse, das elektrisch mit der Platine gekoppelt; und einen Die, der elektrisch mit dem elektronischen Gehäuse gekoppelt ist, wobei der Die Folgendes umfasst: ein Halbleitersubstrat; eine Source, wobei die Source einen ersten Leitfähigkeitstyp aufweist, wobei ein erster Isolator die Source von dem Halbleitersubstrat separiert; einen Drain, wobei der Drain einen zweiten Leitfähigkeitstyp aufweist, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei ein zweiter Isolator den Drain von dem Substrat separiert; und einen Halbleiterkörper zwischen der Source und dem Drain, wobei der Halbleiterkörper von dem Halbleitersubstrat beabstandet ist.
Beispiel 25: die elektronische Vorrichtung aus Beispiel 24, wobei der Halbleiterkörper ein Nanodraht oder ein Nanoband ist.

Claims

Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; eine Source, wobei die Source einen ersten Leitfähigkeitstyp aufweist, wobei ein erster Isolator die Source von dem Halbleitersubstrat separiert; einen Drain, wobei der Drain einen zweiten Leitfähigkeitstyp aufweist, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei ein zweiter Isolator den Drain von dem Substrat separiert; und einen Halbleiterkörper zwischen der Source und dem Drain, wobei der Halbleiterkörper von dem Halbleitersubstrat beabstandet ist.
Halbleitervorrichtung nach Anspruch 1, wobei der Halbleiterkörper ein erstes Gebiet angrenzend an die Source und ein zweites Gebiet angrenzend an den Drain umfasst und wobei das erste Gebiet den ersten Leitfähigkeitstyp aufweist und das zweite Gebiet den zweiten Leitfähigkeitstyp aufweist.
Halbleitervorrichtung nach Anspruch 2, wobei eine erste Dotierungsstoffkonzentration des ersten Gebiets geringer als eine zweite Dotierungsstoffkonzentration der Source ist und wobei eine dritte Dotierungsstoffkonzentration des zweiten Gebiets geringer als eine vierte Dotierungsstoffkonzentration des Drains ist.
Halbleitervorrichtung nach Anspruch 2 oder 3, wobei eine erste Länge des ersten Gebiets gleich einer zweiten Länge des zweiten Gebiets ist.
Halbleitervorrichtung nach Anspruch 2 oder 3, wobei eine erste Länge des ersten Gebiets verschieden von einer zweiten Länge des zweiten Gebiets ist.
Halbleitervorrichtung nach Anspruch 1, 2, 3, 4 oder 5, wobei der Halbleiterkörper ein intrinsischer Halbleiter ist.
Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5 oder 6, die ferner Folgendes umfasst: ein Paar Abstandshalter, das einen ersten Abstandshalter angrenzend an die Source und einen zweiten Abstandshalter angrenzend an den Drain umfasst, wobei der Halbleiterkörper durch das Paar Abstandshalter hindurchgeht.
Halbleitervorrichtung nach Anspruch 7, wobei der erste Isolator und der zweite Isolator das gleiche Material wie das Paar Abstandshalter sind.
Halbleitervorrichtung nach Anspruch 7 oder 8, die ferner Folgendes umfasst: eine Dummy-Gate-Struktur zwischen dem Paar Abstandshalter, wobei die Dummy-Gate-Struktur Folgendes umfasst: ein Gate-Dielektrikum um den Halbleiterkörper herum; und ein Gate-Elektrode um das Gate-Dielektrikum herum.
Halbleitervorrichtung nach Anspruch 9, wobei die Gate-Elektrode elektrisch nicht mit einer Schaltungsanordnung außerhalb der Halbleitervorrichtung verbunden ist.
Halbleitervorrichtung nach Anspruch 7, 8, 9 oder 10, wobei Teile des Halbleiterkörpers, die durch das Paar Abstandshalter hindurchgehen, eine erste Dotierungsstoffkonzentration aufweisen, die niedriger als eine zweite Dotierungsstoffkonzentration von Teilen des Halbleiterkörpers zwischen dem Paar Abstandshalter ist.
Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 oder 11, wobei der Halbleiterkörper ein Nanodraht oder ein Nanoband ist.
Elektrostatische-Entladung(ESD)-Diode, die Folgendes umfasst: eine Source, wobei die Source von einem ersten Leitfähigkeitstyp ist; einen Drain, wobei der Drain von einem zweiten Leitfähigkeitstyp ist, der von dem ersten Leitfähigkeitstyp verschieden ist; und mehrere Halbleiterkörper zwischen der Source und dem Drain, wobei ein Verarmungsgebiet der ESD-Diode entlang einer Länge der mehreren Halbleiterkörper ist.
ESD-Diode nach Anspruch 13, wobei die Halbleiterkörper intrinsische Halbleiter sind.
ESD-Diode nach Anspruch 14, wobei das Verarmungsgebiet näher an der Source als an dem Drain ist.
ESD-Diode nach Anspruch 14, wobei das Verarmungsgebiet näher an dem Drain als an der Source ist.
ESD-Diode nach Anspruch 14, wobei das Verarmungsgebiet entlang einer gesamten Länge der mehreren Halbleiterkörper ist.
ESD-Diode nach Anspruch 13, 14, 15, 16 oder 17, wobei die Halbleiterkörper ein erstes Gebiet angrenzend an die Source und ein zweites Gebiet angrenzend an den Drain umfassen, wobei das erste Gebiet den ersten Leitfähigkeitstyp aufweist und das zweite Gebiet den zweiten Leitfähigkeitstyp aufweist.
ESD-Diode nach Anspruch 18, wobei das Verarmungsgebiet im Wesentlichen äquidistant zwischen der Source und dem Drain ist.
ESD-Diode nach Anspruch 13, 14, 15, 16, 17, 18 oder 19, die ferner Folgendes umfasst: eine Dummy-Gate-Struktur, die Folgendes umfasst: ein Paar Abstandshalter, wobei ein erster Abstandshalter an die Source angrenzt und ein zweiter Abstandshalter an den Drain angrenzt; ein Gate-Dielektrikum, das die mehreren Halbleiterkörper umgibt; und eine Gate-Elektrode, die das Gate-Dielektrikum umgibt.
Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst: Bilden einer Finne, die einen Stapel aus alternierenden Halbleiterkörpern und Opferschichten umfasst; Bilden einer Opfer-Gate-Struktur über der Finne; Bilden einer Source-Öffnung und einer Drain-Öffnung an entgegengesetzten Enden der Finne; Anordnen einer Source in der Source-Öffnung, wobei die Source einen ersten Leitfähigkeitstyp aufweist; Anordnen eines Drains in der Drain-Öffnung, wobei der Drain einen zweiten Leitfähigkeitstyp aufweist; Entfernen der Opfer-Gate-Struktur; Entfernen der Opferschichten; und Anordnen einer Dummy-Gate-Struktur über den Halbleiterkörpern.
Verfahren nach Anspruch 21, das ferner Folgendes umfasst: Dotieren eines ersten Gebiets der Halbleiterkörper mit Dotierungsstoffen des ersten Leitfähigkeitstyps, wobei das erste Gebiet an die Source angrenzt; und Dotieren eines zweiten Gebiets der Halbleiterkörper mit Dotierungsstoffen des zweiten Leitfähigkeitstyps, wobei das zweite Gebiet an den Drain angrenzt.
Verfahren nach Anspruch 21 oder 22, das ferner Folgendes umfasst: einen Isolator zwischen einer Oberfläche der Source und einem darunterliegenden Substrat und zwischen einer Oberfläche des Drain und dem darunterliegenden Substrat.
Elektronische Vorrichtung, die Folgendes umfasst: eine Platine; ein elektronisches Gehäuse, das elektrisch mit der Platine gekoppelt ist; und einen Die, der elektrisch mit dem elektronischen Gehäuse gekoppelt ist, wobei der Die Folgendes umfasst: ein Halbleitersubstrat; eine Source, wobei die Source einen ersten Leitfähigkeitstyp aufweist, wobei ein erster Isolator die Source von dem Halbleitersubstrat separiert; einen Drain, wobei der Drain einen zweiten Leitfähigkeitstyp aufweist, der zu dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei ein zweiter Isolator den Drain von dem Halbleitersubstrat separiert; und einen Halbleiterkörper zwischen der Source und dem Drain, wobei der Halbleiterkörper von dem Halbleitersubstrat beabstandet ist.
Elektronische Vorrichtung nach Anspruch 24, wobei der Halbleiterkörper ein Nanodraht oder ein Nanoband ist.