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DE102020111087B4 - SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF - Google Patents

SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF Download PDF

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DE102020111087B4
DE102020111087B4 DE102020111087.1A DE102020111087A DE102020111087B4 DE 102020111087 B4 DE102020111087 B4 DE 102020111087B4 DE 102020111087 A DE102020111087 A DE 102020111087A DE 102020111087 B4 DE102020111087 B4 DE 102020111087B4
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DE
Germany
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layer
substrate
insulation layer
region
fin structure
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German (de)
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Inventor
Chun Hsiung Tsai
Yi-Tang LIN
Kuo-Feng Yu
Yu-Ming Lin
Clement Hsingjen Wann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Priority claimed from US16/731,767 external-priority patent/US11393713B2/en
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend einen Feldeffekttransistor, im Folgenden FET genannt, das Verfahren umfassend:Bilden einer Opferregion (20, 212) in einem Substrat (10, 200, 210, 310);Bilden einer Finnenstruktur (220, 225, 235, 315) durch Strukturieren des Substrats (10, 200, 210, 310) und der Opferregion (20, 212);Bilden eines Raums (100) durch mindestens teilweises Ätzen der Opferregion (20, 212), wobei eine verunreinigungshaltige Region, die eine Verunreinigung mit einer Menge umfasst, die höher als das Substrat (10, 200, 210, 310) ist, zwischen dem Raum (100) und dem Substrat (10, 200, 210, 310) angeordnet ist;Bilden einer Isolationsisolierungsschicht (30, 230, 330) über dem Substrat (10, 200, 210, 310) und einer eingebetteten Isolierungsschicht (270, 300) durch Füllen des Raums (100) mit einem Isolierungsmaterial; undBilden einer Gatestruktur (44) und einer Source-/Drain-Region.A method for manufacturing a semiconductor device comprising a field-effect transistor, hereinafter referred to as FET, the method comprising: forming a sacrificial region (20, 212) in a substrate (10, 200, 210, 310); forming a fin structure (220, 225, 235, 315) by patterning the substrate (10, 200, 210, 310) and the sacrificial region (20, 212); forming a space (100) by at least partially etching the sacrificial region (20, 212), wherein an impurity-containing region comprising an impurity in an amount higher than the substrate (10, 200, 210, 310) is arranged between the space (100) and the substrate (10, 200, 210, 310); forming an insulating layer (30, 230, 330) over the substrate (10, 200, 210, 310) and an embedded insulation layer (270, 300) by filling the space (100) with an insulation material; and forming a gate structure (44) and a source/drain region.

Description

HINTERGRUNDBACKGROUND

Das Verringern der parasitischen Kapazität eine der Schlüsseltechnologien, um den Leistungsverbrauch in einer Halbleitervorrichtung zu verringern. Bestehende hobelkomplementäre Metalloxidhalbleiter-Feldeffekttransistoren (CMOS FETs) weisen diffuse Source/Drains (S/D) auf, die parasitische Kapazitäten zwischen der S/D-Region und dem Substrat aufbringen.Reducing parasitic capacitance is one of the key technologies for reducing power consumption in semiconductor devices. Existing complementary metal-oxide-semiconductor field-effect transistors (CMOS FETs) feature diffuse source/drain (S/D) structures that introduce parasitic capacitance between the S/D region and the substrate.

US 2017 / 0 179 299 A1 offenbart ein Halbleiterbauelement. US 9 984 936 B1 offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements. US 10 164 041 B1 offenbart: Ein Verfahren zum Bilden eines GAA-FinFET. US 2016 / 0 315 149 A1 offenbart eine Halbleiterstruktur die eine Rippenstruktur umfasst.US 2017/0 179 299 A1 discloses a semiconductor device. US 9 984 936 B1 discloses a method for manufacturing a semiconductor device. US 10 164 041 B1 discloses: A method for forming a GAA FinFET. US 2016 / 0 315 149 A1 discloses a semiconductor structure comprising a fin structure.

Die Erfindung wird in den unabhängigen Patentansprüchen definiert.The invention is defined in the independent patent claims.

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die folgende ausführliche Beschreibung ist am besten zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird betont, dass dem Standardverfahren der Branche entsprechend verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur illustrativen Zwecken dienen. Die Abmessungen der verschiedenen Eigenschaften können in der Tat willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.

  • 1A zeigt eine Draufsicht, und 1B, 1C, 1D und 1E zeigen Querschnittsansichten einer Halbleitervorrichtung nach Ausführungsformen dieser Offenbarung.
  • 2A, 2B und 2C zeigen Querschnittsansichten einer Halbleitervorrichtung nach Ausführungsformen dieser Offenbarung.
  • 3 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 4 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 5 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 6 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 7 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 8 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 9 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 10 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 11 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 12 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 13 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 14 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 15 zeigt eine Querschnittsansicht einer der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 16 zeigt eine Querschnittsansicht einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 17 zeigt eine Draufsicht einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • 18A, 18B, 18C und 18D zeigen verschiedene Ansichten von Halbleitervorrichtungen nach einer anderen Ausführungsform dieser Offenbarung.
  • 19A und 19B zeigen verschiedene Ansichten von Halbleitervorrichtungen nach einer anderen Ausführungsform dieser Offenbarung.
  • 20, 21, 22, 23, 24A und 24B zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung.
  • 25A, 25B, 25C, 25D und 25E zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung.
  • 26A, 26B, 26C, 26D und 26E zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung.
  • 27, 28, 29 und 30 zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung.
  • 31A und 31B zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung.
  • 32A, 32B, 32C, 32D und 32E zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung.
The following detailed description is best understood when read in conjunction with the accompanying figures. It should be emphasized that, in accordance with industry standard practice, various features are not drawn to scale and are for illustrative purposes only. Indeed, the dimensions of various features may be arbitrarily enlarged or reduced to clarify the explanation.
  • 1A shows a top view, and 1B , 1C , 1D and 1E show cross-sectional views of a semiconductor device according to embodiments of this disclosure.
  • 2A , 2B and 2C show cross-sectional views of a semiconductor device according to embodiments of this disclosure.
  • 3 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 4 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 5 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 6 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 7 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 8 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 9 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 10 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 11 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 12 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 13 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 14 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 15 shows a cross-sectional view of one of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure.
  • 16 shows a cross-sectional view of a semiconductor device according to an embodiment of this disclosure.
  • 17 shows a plan view of a semiconductor device according to an embodiment of this disclosure.
  • 18A , 18B , 18C and 18D show various views of semiconductor devices according to another embodiment of this disclosure.
  • 19A and 19B show various views of semiconductor devices according to another embodiment of this disclosure.
  • 20 , 21 , 22 , 23 , 24A and 24B show cross-sectional views of the different stages a manufacturing operation for a semiconductor device according to another embodiment of this disclosure.
  • 25A , 25B , 25C , 25D and 25E show cross-sectional views of the various stages of a manufacturing operation for a semiconductor device according to another embodiment of this disclosure.
  • 26A , 26B , 26C , 26D and 26E show cross-sectional views of the various stages of a manufacturing operation for a semiconductor device according to another embodiment of this disclosure.
  • 27 , 28 , 29 and 30 show cross-sectional views of the various stages of a manufacturing operation for a semiconductor device according to another embodiment of this disclosure.
  • 31A and 31B show cross-sectional views of the various stages of a manufacturing operation for a semiconductor device according to another embodiment of this disclosure.
  • 32A , 32B , 32C , 32D and 32E show cross-sectional views of the various stages of a manufacturing operation for a semiconductor device according to another embodiment of this disclosure.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereitstellt. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und nicht als einschränkend vorgesehen. Beispielsweise sind die Abmessungen von Elementen nicht auf den offenbarten Bereich oder die Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiterhin kann die Ausbildung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Verschiedene Merkmale können der Einfachheit und Klarheit Willen willkürlich in verschiedenen Maßstäben bezeichnet sein. In den beiliegenden Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen worden sein.It should be understood that the following disclosure provides many different embodiments or examples for implementing various functions of the invention. Specific embodiments or examples of components and arrangements are described below to simplify the present disclosure. These are, of course, only examples and are not intended to be limiting. For example, the dimensions of elements are not limited to the disclosed range or values, but may depend on process conditions and/or desired characteristics of the device. Furthermore, the formation of a first feature or a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and may also include embodiments in which additional features may be formed between the first and second features such that the first and second features need not be in direct contact. Various features may be arbitrarily referenced at different scales for simplicity and clarity. In the accompanying drawings, some layers/features may have been omitted for simplicity.

Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden. Weiterhin kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Ferner können in dem folgenden Herstellungsprozess eine oder mehrere Operationen in/zwischen den beschriebenen Operationen vorliegen und die Reihenfolge der Operationen kann geändert werden. In dieser Offenbarung bedeutet der Begriff „eines aus A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C), und bedeutet nicht ein Element aus A, ein Element aus B und ein Element aus C, wenn dies nicht anders beschrieben ist. Materialien, Konfigurationen, Abmessungen, Verfahren und/oder Operationen, die gleich oder ähnlich wie die mit einer Ausführungsform beschriebenen sein können, können in den anderen Ausführungsformen eingesetzt werden, und eine ausführliche Beschreibung davon kann weggelassen werden.Furthermore, spatially relative terms such as "beneath," "underneath," "lower," "above," "upper," and the like may be used herein for ease of description to describe the relationship of one element or feature to one or more other elements or features as illustrated in the figures. The spatially relative terms are intended to encompass various orientations of the device in use or operation, in addition to the orientation illustrated in the figures. The device may be oriented differently (rotated 90 degrees or in other orientations), and the spatially relative descriptors used herein may also be interpreted accordingly. Furthermore, the term "made of" can mean either "comprising" or "consisting of." Furthermore, in the subsequent manufacturing process, one or more operations may be present within/between the described operations, and the order of the operations may be changed. In this disclosure, the term "one of A, B, and C" means "A, B, and/or C" (A, B, C, A and B, A and C, B and C, or A, B and C), and does not mean one of A, one of B, and one of C unless otherwise described. Materials, configurations, dimensions, methods, and/or operations that may be the same as or similar to those described with one embodiment may be employed in the other embodiments, and a detailed description thereof may be omitted.

Offenbarte Ausführungsformen beziehen sich auf eine Halbleitervorrichtung und ihr Herstellungsverfahren, insbesondere auf Source-/Drain-Regionen eines Feldeffekt-Transistors (FET). Die hierin offenbarten Ausführungsformen gelten allgemein nicht nur für einen planaren FET, sondern auch für andere FETs, wie etwa ein Fin-FET und ein Gate-All-Around-FET.Disclosed embodiments relate to a semiconductor device and its fabrication method, in particular to source/drain regions of a field-effect transistor (FET). The embodiments disclosed herein generally apply not only to a planar FET, but also to other FETs, such as a fin FET and a gate-all-around FET.

1A zeigt eine Draufsicht, 1B zeigt eine Querschnittsansicht, die der Linie X1-X1 (entlang der X-Richtung, d. h. Source-zu-Drain) aus 1A entspricht, und 1C, 1D und 1E zeigen Querschnittsansichten, die Linie Y1-Y1 (entlang der Y-Richtung, d.h. das Gate erweiternd) aus 1A entsprechen, in einer Halbleitervorrichtung nach Ausführungen dieser Offenbarung. 1A shows a top view, 1B shows a cross-sectional view corresponding to the line X1-X1 (along the X direction, i.e. source-to-drain) of 1A corresponds, and 1C , 1D and 1E show cross-sectional views, the line Y1-Y1 (along the Y-direction, ie extending the gate) from 1A correspond, in a semiconductor device according to embodiments of this disclosure.

Wie dargestellt, ist ein FET über einem Substrat 10 gebildet. Der FET umfasst eine Gatedielektrikumschicht 42, die über einer Kanalregion 12 des Substrats 10 und einer Gateelektrodenschicht 44 angeordnet ist. Gateseitenwandabstandhalter 46 sind an gegenüberliegenden Seitenflächen der Gateelektrodenschicht 44 angeordnet.As shown, a FET is formed over a substrate 10. The FET includes a gate dielectric layer 42 disposed over a channel region 12 of the substrate 10 and a gate electrode layer 44. Gate sidewall spacers 46 are disposed on opposite side surfaces of the gate electrode layer 44.

Das Substrat 10 ist beispielsweise ein p-Silizium- oder Germaniumsubstrat mit einer Verunreinigungskonzentration im Bereich von ca. 1 × 1015 cm-3 bis ca. 1 × 1016 cm-3. In einigen Ausführungsformen wird ein p+ Siliziumsubstrat verwendet. In anderen Ausführungsformen ist das Substrat ein n-Silizium- oder Germaniumsubstrat mit einer Verunreinigungskonzentration im Bereich von ca. 1 × 1015 cm-3 bis ca. 1 × 1016 cm-3.The substrate 10 is, for example, a p-type silicon or germanium substrate with an impurity concentration in the range of approximately 1 × 10 15 cm -3 to approximately 1 × 10 16 cm -3 . In some embodiments, a p+ type silicon substrate is used. In other embodiments, the substrate is an n-type silicon or germanium substrate with an impurity concentration in the range of approximately 1 × 10 15 cm -3 to approximately 1 × 10 16 cm -3 .

Alternativ dazu kann das Substrat 10 einen anderen elementaren Halbleiter umfassen, wie etwa Germanium; einen Verbindungshalbleiter, einschließlich Gruppe-IV-IV-Verbindungshalbleiter wie SiC, SiGe und SiGeSn, oder Kombinationen daraus. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI- (Silizium-auf-Isolator) Substrats. Das Substrat 10 kann verschiedene Regionen umfassen, die in geeigneter Weise mit Verunreinigungen dotiert wurden (z. B. p- oder n-Leitfähigkeit).Alternatively, substrate 10 may comprise another elemental semiconductor, such as germanium; a compound semiconductor, including Group IV-IV compound semiconductors such as SiC, SiGe, and SiGeSn; or combinations thereof. In one embodiment, substrate 10 is a silicon layer of an SOI (silicon-on-insulator) substrate. Substrate 10 may include various regions appropriately doped with impurities (e.g., p- or n-type conductivity).

Die Gatedielektrikumschicht 42 umfasst eine oder mehrere Schichten aus Dielektrika, wie Siliziumoxid, Siliziumnitrid oder ein Dielektrikum mit höherem k-Wert, ein anderes geeignetes Dielektrikum und/oder Kombinationen daraus. Beispiele von Dielektrika mit hohem k-Wert umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxidaluminiumoxid-(HfO2-Al2O3) Legierung, andere geeignete Dielektrika mit hohem k-Wert und/oder Kombinationen daraus. Die Gatedielektrikumschicht wird beispielsweise durch chemische Dampfphasenabscheidung (CVD), physische Dampfphasenabscheidung (PVD), Atomlagenabscheidung (ALD), hochdichte Plasma-CVD (HDPCVD) oder andere geeigneten Verfahren und/oder Kombinationen daraus gebildet. Die Dicke der Gatedielektrikumschicht liegt in einigen Ausführungsformen im Bereich von ca. 1 nm bis ca. 20 nm und kann in anderen Ausführungsformen im Bereich von ca. 2 nm bis ca. 10 nm liegen.The gate dielectric layer 42 comprises one or more layers of dielectrics, such as silicon oxide, silicon nitride, or a higher-k dielectric, another suitable dielectric, and/or combinations thereof. Examples of high-k dielectrics include HfO 2 , HfSiO , HfSiON, HfTaO , HfTiO , HfZrO , zirconium oxide, alumina, titania, hafnia-alumina (HfO 2 -Al 2 O 3 ) alloy, other suitable high-k dielectrics, and/or combinations thereof. The gate dielectric layer is formed, for example, by chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), high-density plasma CVD (HDPCVD), or other suitable methods and/or combinations thereof. The thickness of the gate dielectric layer is in the range of about 1 nm to about 20 nm in some embodiments and may be in the range of about 2 nm to about 10 nm in other embodiments.

Die Gateelektrodenschicht 44 umfasst eine oder mehrere leitfähige Schichten. In einigen Ausführungsformen besteht die Gateelektrodenschicht 44 aus dotiertem Polysilizium. In anderen Ausführungsformen umfasst die Gateelektrodenschicht 44 metallisches Material, wie etwa Aluminium, Kupfer, Titan, Tantal, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen daraus. In einigen Ausführungsformen liegt die Gatelänge (entlang der X-Richtung) im Bereich von ca. 20 nm bis ca. 200 nm und in anderen Ausführungsformen im Bereich von ca. 40 nm bis ca. 100 nm.The gate electrode layer 44 includes one or more conductive layers. In some embodiments, the gate electrode layer 44 is made of doped polysilicon. In other embodiments, the gate electrode layer 44 includes metallic material, such as aluminum, copper, titanium, tantalum, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, metal alloys, other suitable materials, and/or combinations thereof. In some embodiments, the gate length (along the X-direction) is in the range of about 20 nm to about 200 nm, and in other embodiments, in the range of about 40 nm to about 100 nm.

In bestimmten Ausführungsformen dieser Offenbarung, sind eine oder mehrere Arbeitsfunktionsanpassungsschichten zwischen der Gatedielektrikumschicht 42 und einer Körpermetallgateelektrode 44 eingesetzt. Die Arbeitsfunktionsanpassungsschicht besteht aus einem leitfähigen Material wie etwa einer einzigen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder mehreren Schichten von zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden eines oder mehrere aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionsanpassungsschicht verwendet, und für einen p-Kanal-FET, werden eines oder mehrere aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionsanpassungsschicht verwendet. Wenn metallische Materialien als die Gateelektrodenschicht verwendet werden, wird die Gateaustauschtechnologie verwendet, um die Gatestruktur herzustellen.In certain embodiments of this disclosure, one or more work-function matching layers are interposed between the gate dielectric layer 42 and a body metal gate electrode 44. The work-function matching layer is composed of a conductive material, such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, or TiAlC, or multiple layers of two or more of these materials. For an n-channel FET, one or more of TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, and TaSi are used as the work-function matching layer, and for a p-channel FET, one or more of TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, and Co are used as the work-function matching layer. When metallic materials are used as the gate electrode layer, gate exchange technology is used to fabricate the gate structure.

Die Gateseitenwandabstandhalter 46 umfassen eine oder mehrere Schichten Isolierungsmaterial, wie etwa SiO2, SiN, SiON, SiOCN oder SiCN, das durch CVD, PVD, ALD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet ist. Ein Dielektrikum mit niedrigen k-Wert kann als die Seitenwandabstandhalter verwendet werden. Die Seitenwandabstandhalter 46 werden durch Bilden einer Deckschicht von Isolierungsmaterial über der Gateelektrodenschicht 44 und Durchführen von anisotropem Ätzen gebildet. In einer Ausführungsform sind die Seitenwandabstandhalterschichten aus siliziumnitridbasiertem Material, wie SiN, SiON, SiOCN oder SiCN, hergestellt.The gate sidewall spacers 46 include one or more layers of insulating material, such as SiO 2 , SiN, SiON, SiOCN, or SiCN, formed by CVD, PVD, ALD, e-beam evaporation, or another suitable process. A low-k dielectric may be used as the sidewall spacers. The sidewall spacers 46 are formed by forming a cap layer of insulating material over the gate electrode layer 44 and performing anisotropic etching. In one embodiment, the sidewall spacer layers are made of silicon nitride-based material, such as SiN, SiON, SiOCN, or SiCN.

Der FET aus 1A bis 1C umfasst auch Source-/Drain-Diffusionsregionen 50 und Source-/Drain-Extensionsregionen 55. Die Source-/Drain-Diffusionsregionen 50 sind n+- oder p+- Regionen, die beispielsweise durch eine oder mehrere Ionenimplantationsoperationen oder Wärmediffusionsoperationen gebildet sind. Die Source-/Drain-Extensionsregionen 55 sind n-, n--, p- oder p--Regionen, die beispielsweise durch eine oder mehrere Taschenumsetzungen gebildet sind. Die Source-/Drain-Extensionsregionen 55 sind unter den Gateseitenwandabstandhaltern 46 gebildet, wie in 1B gezeigt. In einigen Ausführungsformen umfassen die Source-/Drain-Diffusionsregionen 50 eine oder mehrere epitaktische Halbleiterschichten, die eine erhöhte Source-/Drain-Struktur bilden.The FET from 1A to 1C also includes source/drain diffusion regions 50 and source/drain extension regions 55. The source/drain diffusion regions 50 are n+ or p+ regions formed, for example, by one or more ion implantation operations or thermal diffusion operations. The source/drain extension regions 55 are n-, n-, p-, or p- regions formed, for example, by one or more pocket transformations. The source/drain extension regions 55 are formed under the gate sidewall spacers 46, as shown in 1B shown. In some embodiments, the source/drain diffusion regions 50 include one or more epitaxial semiconductor layers forming a raised source/drain structure.

Der FET aus 1A bis 1C umfasst ferner Isolierungsisolierregionen 30, die auch als Shallow-Trench-Isolations- (STI) Regionen bezeichnet werden, um den FET elektrisch von anderen elektrischen Vorrichtungen zu trennen, die auf dem Substrat 10 gebildet sind. Die Isolierungsisolierregionen 30 umfassen in einigen Ausführungsformen eine oder mehrere siliziumbasierte Isolierungsschichten.The FET from 1A to 1C further includes isolation isolation regions 30, also referred to as shallow trench isolation (STI) regions, to electrically isolate the FET from other electrical devices formed on the substrate 10. The isolation isolation regions 30, in some embodiments, include one or more silicon-based insulation layers.

Der FET aus 1A bis 1C umfasst Luftabstandhalter (Luftlücken) 110 in den Räumen 100 mit einem rechteckigen Querschnitt unter den Source-/Drain-Diffusionsregionen 50. Die Luftabstandhalter 110 sind in einigen Ausführungsformen durch das Isolierungsmaterial umgeben, das die Isolierungsisolierregion 30 bildet. Die Luftabstandhalter 110 können Verbindungskapazitäten zwischen Source-/Drain-Diffusionsregionen 50 und dem Substrat 10 eliminieren oder unterdrücken. In einigen Ausführungsformen ist kein Luftabstandhalter unter der Kanalregion angeordnet.The FET from 1A to 1C includes air spacers (air gaps) 110 in the spaces 100 having a rectangular cross-section below the source/drain diffusion regions 50. The air spacers 110 are, in some embodiments, surrounded by the insulating material forming the isolation region 30. The air spacers 110 can eliminate or suppress connection capacitances between the source/drain diffusion regions 50 and the substrate 10. In some embodiments, no air spacer is disposed below the channel region.

In einigen Ausführungsformen liegt die Breite W11 in der X-Richtung des Raums 100 im Bereich von ca. 100 nm bis ca. 500 nm und in anderen Ausführungsformen im Bereich von ca. 200 nm bis ca. 400 nm. Ein Verhältnis der Breite W12 in der X-Richtung des Luftabstandhalters 110 zur Breite W11 (W12/W11) liegt in einigen Ausführungsformen in einem Bereich von 0,5 bis 0,95 und in anderen Ausführungsformen in einem Bereich von ca. 0,7 bis 0,9.In some embodiments, the width W11 in the X-direction of the space 100 is in a range of about 100 nm to about 500 nm, and in other embodiments, in a range of about 200 nm to about 400 nm. A ratio of the width W12 in the X-direction of the air spacer 110 to the width W11 (W12/W11) is in a range of 0.5 to 0.95 in some embodiments, and in a range of about 0.7 to 0.9 in other embodiments.

In einigen Ausführungsformen liegt die Tiefe D11 in der Z-Richtung des Raums 100 im Bereich von ca. 10 nm bis ca. 200 nm und in anderen Ausführungsformen im Bereich von ca. 30 nm bis ca. 100 nm. Ein Verhältnis der Tiefe D12 in der Z-Richtung des Luftabstandhalters 110 zur Tiefe D11 des Raums 100 (D12/D11) liegt in einigen Ausführungsformen in einem Bereich von ca. 0,5 bis ca. 0,9 und in anderen Ausführungsformen in einem Bereich von ca. 0,6 bis ca. 0,8. Ein Seitenverhältnis der Breite W11 des Raums 100 zur Tiefe D11 (W11/D11) des Raums 100 liegt in einigen Ausführungsformen in einem Bereich von ca. 1 bis ca. 10 und in anderen Ausführungsformen in einem Bereich von ca. 2 bis ca. 5.In some embodiments, the depth D11 in the Z-direction of the space 100 is in a range of about 10 nm to about 200 nm, and in other embodiments, in a range of about 30 nm to about 100 nm. A ratio of the depth D12 in the Z-direction of the air spacer 110 to the depth D11 of the space 100 (D12/D11) is in a range of about 0.5 to about 0.9 in some embodiments, and in a range of about 0.6 to about 0.8 in other embodiments. An aspect ratio of the width W11 of the space 100 to the depth D11 (W11/D11) of the space 100 is in a range of about 1 to about 10 in some embodiments, and in a range of about 2 to about 5 in other embodiments.

In einigen Ausführungsformen liegt ein Seitenverhältnis (W11/D11) des Raums 100 in einem Bereich von ca. 2 bis ca. 10 und in anderen Ausführungsformen in einem Bereich von ca. 3 bis ca. 8. In einigen Ausführungsformen liegt ein Seitenverhältnis (W12/D12) des Luftabstandhalters 110 in einem Bereich von ca. 2 bis ca. 10 und in anderen Ausführungsformen in einem Bereich von ca. 3 bis ca. 8.In some embodiments, an aspect ratio (W11/D11) of the space 100 is in a range of about 2 to about 10, and in other embodiments, in a range of about 3 to about 8. In some embodiments, an aspect ratio (W12/D12) of the air spacer 110 is in a range of about 2 to about 10, and in other embodiments, in a range of about 3 to about 8.

Wie in 1C gezeigt, sind der Raum 100 und/oder der Luftabstandhalter 110 ständig entlang der Y-Richtung unter der Source-/Drain-Diffusionsregion 50 mit einer im Wesentlichen konstanten Tiefe D12 angeordnet. In anderen Ausführungsformen sind der Raum 100 und/oder der Luftabstandhalter 110 entlang der Y-Richtung unterbrochen. In einigen Ausführungsformen nimmt die Tiefe D11 des Raums 100 und/oder die Tiefe D12 des Luftabstandhalters 110 ab, wenn die Distanz von der Isolierungsisolierregion 30 zu dem mittleren Abschnitt ansteigt, wie in 1D gezeigt. In einigen Ausführungsformen treffen sich zwei von der linken Seite und von der rechten Seite her gebildete Räume 100 nicht, und sie werden wie in 1E gezeigt durch einen Abschnitt des Substrats 10 getrennt.As in 1C As shown, the space 100 and/or the air spacer 110 are continuously arranged along the Y-direction under the source/drain diffusion region 50 with a substantially constant depth D12. In other embodiments, the space 100 and/or the air spacer 110 are discontinuous along the Y-direction. In some embodiments, the depth D11 of the space 100 and/or the depth D12 of the air spacer 110 decreases as the distance from the isolation region 30 to the central portion increases, as shown in 1D In some embodiments, two spaces 100 formed from the left side and from the right side do not meet, and they are formed as in 1E shown separated by a portion of the substrate 10.

2A zeigt eine Querschnittsansicht, die der Linie X1-X1 (entlang der X-Richtung, d. h. Source-zu-Drain) aus 1A entspricht, und 2B und 2C zeigen eine Querschnittsansicht, die Linie Y1-Y1 (entlang derY-Richtung, d.h. das Gate verlängernd) aus 1A entspricht, in einer Halbleitervorrichtung nach Ausführungsformen dieser Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. 2A shows a cross-sectional view corresponding to the line X1-X1 (along the X direction, i.e. source-to-drain) of 1A corresponds, and 2B and 2C show a cross-sectional view, the line Y1-Y1 (along the Y-direction, ie extending the gate) from 1A corresponds, in a semiconductor device according to embodiments of this disclosure. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and detailed explanation may be omitted.

In den Ausführungsformen aus 2A bis 2C weisen der Raum 100 und der Luftabstandhalter 110 eine dreieckige Form oder eine trapezoide Form auf.In the embodiments from 2A to 2C the space 100 and the air spacer 110 have a triangular shape or a trapezoidal shape.

In einigen Ausführungsformen liegt die Breite W21 in der X-Richtung des Raums 100 im Bereich von ca. 100 nm bis ca. 500 nm und in anderen Ausführungsformen im Bereich von ca. 200 nm bis ca. 400 nm. Ein Verhältnis der Breite W22 in der X-Richtung des Luftabstandhalters 110 zur Breite W21 (W22/W21) liegt in einigen Ausführungsformen in einem Bereich von ca. 0,5 bis ca. 0,95 und in anderen Ausführungsformen in einem Bereich von ca. 0,7 bis ca. 0,9.In some embodiments, the width W21 in the X-direction of the space 100 is in a range of about 100 nm to about 500 nm, and in other embodiments, in a range of about 200 nm to about 400 nm. A ratio of the width W22 in the X-direction of the air spacer 110 to the width W21 (W22/W21) is in a range of about 0.5 to about 0.95 in some embodiments, and in a range of about 0.7 to about 0.9 in other embodiments.

In einigen Ausführungsformen liegt die Tiefe D21 in der Z-Richtung des Raums 100 am Eingang des Raums 100 (eine Kante der Isolationsisolierungsschicht 30) im Bereich von ca. 10 nm bis ca. 200 nm und in anderen Ausführungsformen im Bereich von ca. 30 nm bis ca. 100 nm. Ein Verhältnis der größten Tiefe D22 in der Z-Richtung des Luftabstandhalters 110 zur Tiefe D21 des Raums 100 (D22/D21) liegt in einigen Ausführungsformen in einem Bereich von ca. 0,5 bis ca. 0,9 und in anderen Ausführungsformen in einem Bereich von ca. 0,6 bis 0,8. In einigen Ausführungsformen liegt ein Verhältnis der kleinsten Tiefe D23 in der Z-Richtung des Luftabstandhalters 110 zur größten Tiefe D22 (D23/D22) des Luftabstandhalters 110 in einigen Ausführungsformen in einem Bereich von ca. 0,1 bis ca. 0,9, und in anderen Ausführungsformen in einem Bereich von ca. 0,4 bis ca. 0,8. Ein Verhältnis der Breite W21 des Raums 100 zur Tiefe D2 des Raums 100 (W21/D21) liegt in einigen Ausführungsformen in einem Bereich von ca. 1 bis ca. 10 und in anderen Ausführungsformen in einem Bereich von ca. 2 bis ca. 5. In einigen Ausführungsformen liegt ein Verhältnis der kleinsten Tiefe D24 in der Z-Richtung des Raums 100 zur größten Tiefe D21 (D24/D21) des Raums 100 in einigen Ausführungsformen in einem Bereich von ca. 0 bis ca. 0,8, und in anderen Ausführungsformen in einem Bereich von ca. 0,4 bis ca. 0,6.In some embodiments, the depth D21 in the Z direction of the space 100 at the entrance of the space 100 (an edge of the isolation insulation layer 30) is in a range of about 10 nm to about 200 nm, and in other embodiments, in a range of about 30 nm to about 100 nm. A ratio of the greatest depth D22 in the Z direction of the air spacer 110 to the depth D21 of the space 100 (D22/D21) is in a range of about 0.5 to about 0.9 in some embodiments, and in a range of about 0.6 to 0.8 in other embodiments. In some embodiments, a ratio of the smallest depth D23 in the Z-direction of the air spacer 110 to the largest depth D22 (D23/D22) of the air spacer 110 is in a range of about 0.1 to about 0.9 in some embodiments, and in a range of about 0.4 to about 0.8 in other embodiments. A ratio of the width W21 of the space 100 to the depth D2 of the space 100 (W21/D21) is in a range of about 1 to about 10 in some embodiments, and in a range of about 2 to about 5 in other embodiments. In some embodiments, a ratio of the smallest depth D24 in the Z-direction of the space 100 to the largest depth D21 (D24/D21) of the space 100 is in some in some embodiments in a range of about 0 to about 0.8, and in other embodiments in a range of about 0.4 to about 0.6.

In einigen Ausführungsformen liegt der Winkel θ zwischen der unteren Fläche des Raums 100 und der horizontalen Linie (parallel zur oberen Fläche des Substrats 10) bei mehr als 0 Grad bis 60 Grad oder weniger. In anderen Ausführungsformen liegt der Winkel θ in einem Bereich von ca. 15 Grad bis 45 Grad.In some embodiments, the angle θ between the bottom surface of the space 100 and the horizontal line (parallel to the top surface of the substrate 10) is greater than 0 degrees to 60 degrees or less. In other embodiments, the angle θ is in a range of approximately 15 degrees to 45 degrees.

Wie in 2B gezeigt, sind der Raum 100 und/oder der Luftabstandhalter 110 fortlaufend entlang der Y-Richtung unter der Source-/Drain-Diffusionsregion 50. In einigen Ausführungsformen wird die Tiefe D11 des Raums 100 und/oder die Tiefe des Luftabstandhalters 110 kleiner, wenn die Distanz von der Isolierungsisolierregion 30 zu dem mittleren Abschnitt der Source-/Quellregion 50 ansteigt, wie in 2B gezeigt. In anderen Ausführungsformen sind der Raum 100 und/oder der Luftabstandhalter 110 entlang der Y-Richtung unterbrochen, wie in 2C gezeigt.As in 2B As shown, the space 100 and/or the air spacer 110 are continuous along the Y-direction under the source/drain diffusion region 50. In some embodiments, the depth D11 of the space 100 and/or the depth of the air spacer 110 becomes smaller as the distance from the isolation region 30 to the central portion of the source/drain region 50 increases, as shown in 2B In other embodiments, the space 100 and/or the air spacer 110 are interrupted along the Y-direction, as shown in 2C shown.

3 bis 12 zeigen Querschnittsansichten der verschiedenen Stufen zur Herstellung einer FET-Vorrichtung nach einer Ausführungsform dieser Erfindung. Es versteht sich, dass weitere Operationen vor, während und nach den Verfahren aus 3 bis 12 bereitgestellt sein können, und dass einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. 3 to 12 show cross-sectional views of the various steps for fabricating a FET device according to an embodiment of this invention. It is understood that further operations may be performed before, during, and after the methods of 3 to 12 may be provided, and that some of the operations described below may be replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchangeable. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and detailed explanation may be omitted.

Wie in 3 gezeigt, wird eine Deckschicht 15 über dem Substrat 10 gebildet. Die Deckschicht 15 umfasst eine einzelne Siliziumoxidschicht. In anderen Ausführungsformen umfasst die Deckschicht 15 eine Siliziumoxidschicht und eine Siliziumnitridschicht, die über der Siliziumoxidschicht gebildet ist. Die Siliziumoxidschicht kann durch Verwendung von thermaler Oxidation oder durch einen CVD-Prozess gebildet sein. Der CVD-Prozess umfasst plasmaverstärkte chemische Gasphasenabscheidung (PECVD), eine chemische Gasphasenabscheidung unter atmosphärischem Druck (APCVD), eine Niederdruck-CVD (LPCVD) und eine hochdichte Plasma-CVD (HDPCVD). Eine Atomschichtabscheidung (ALD) kann ebenfalls verwendet werden. Die Dicke der Deckschicht 15 liegt in einigen Ausführungsformen im Bereich von ca. 5 nm bis ca. 50 nm und in anderen Ausführungsformen im Bereich von ca. 10 nm bis ca. 30 nm.As in 3 As shown, a cap layer 15 is formed over the substrate 10. The cap layer 15 comprises a single silicon oxide layer. In other embodiments, the cap layer 15 comprises a silicon oxide layer and a silicon nitride layer formed over the silicon oxide layer. The silicon oxide layer may be formed using thermal oxidation or by a CVD process. The CVD process includes plasma-enhanced chemical vapor deposition (PECVD), atmospheric pressure chemical vapor deposition (APCVD), low-pressure CVD (LPCVD), and high-density plasma CVD (HDPCVD). Atomic layer deposition (ALD) may also be used. The thickness of the cap layer 15 is in the range of about 5 nm to about 50 nm in some embodiments and in the range of about 10 nm to about 30 nm in other embodiments.

In einigen Ausführungsformen werden vor oder nach dem Bilden der Deckschicht 15 eine oder mehrere Ausrichtungsschlüsselstrukturen auf dem Substrat 10 gebildet.In some embodiments, one or more alignment key structures are formed on the substrate 10 before or after forming the cap layer 15.

Durch Verwendung von einer oder mehreren Lithographieoperationen wird eine Photoresiststruktur als eine erste Maskenstruktur 18 über der Deckschicht 15 gebildet wie in 4 gezeigt. Die Breite und der Ort der ersten Maskenstruktur 18 sind im Wesentlichen die gleichen wie die Breite und der Ort der nachfolgend gebildeten Gateelektrode. Die Lithographieoperation erfolgt in einigen Ausführungsformen unter Verwendung der Ausrüstungsschlüsselstrukturen, die auf dem Substrat 10 gebildet wurden. In einigen Ausführungsformen liegt die Dicke der Photoresiststruktur 18 in einem Bereich von ca. 100 nm bis 1000 nm.By using one or more lithography operations, a photoresist pattern is formed as a first mask pattern 18 over the cover layer 15 as in 4 shown. The width and location of the first mask pattern 18 are substantially the same as the width and location of the subsequently formed gate electrode. The lithography operation, in some embodiments, is performed using the equipment key patterns formed on the substrate 10. In some embodiments, the thickness of the photoresist pattern 18 is in a range of approximately 100 nm to 1000 nm.

Nach Bilden der ersten Maskenstruktur 18 werden eine oder mehrere Ionenimplantierungsoperationen 19 ausgeführt, um Opferregionen 20 zu bilden, die Dotiermittel enthalten wie in 5 gezeigt. In einigen Ausführungsformen werden Arsenionen (As) in das Substrat 10 implantiert (dotiert). Ionen anderer Dotiermittelelemente, wie etwa P, As, Sb, Ge, N und/oder C, können ebenfalls verwendet werden. In einigen Ausführungsformen liegt eine Beschleunigungsspannung der Ionenimplantierung 19 in einem Bereich von ca. 0,5 keV bis ca. 10 keV, und in anderen Ausführungsformen in einem Bereich von ca. 2 keV bis ca. 8 keV. Eine Dosismenge der Ionen liegt in einigen Ausführungsformen in einem Bereich von ca. 5 × 1013 Ionen/cm2 bis ca. 5 × 1015 Ionen/cm2, und in anderen Ausführungsformen in einem Bereich von ca. 1 × 1014 Ionen/cm2 bis ca. 1 × 1015 Ionen/cm2. Die Opferregionen 20 weisen in einigen Ausführungsformen eine Tiefe in einem Bereich von ca. 5 nm bis ca. 80 nm auf, und in anderen Ausführungsformen liegt die Tiefe in einem Bereich von ca. 20 nm bis ca. 50 nm.After forming the first mask structure 18, one or more ion implantation operations 19 are performed to form sacrificial regions 20 containing dopants as shown in 5 shown. In some embodiments, arsenic ions (As) are implanted (doped) into the substrate 10. Ions of other dopant elements, such as P, As, Sb, Ge, N, and/or C, may also be used. In some embodiments, an accelerating voltage of the ion implantation 19 is in a range of about 0.5 keV to about 10 keV, and in other embodiments, in a range of about 2 keV to about 8 keV. A dose amount of the ions is in a range of about 5 × 10 13 ions/cm 2 to about 5 × 10 15 ions/cm 2 in some embodiments, and in other embodiments, in a range of about 1 × 10 14 ions/cm 2 to about 1 × 10 15 ions/cm 2 . The sacrificial regions 20 have a depth in a range of about 5 nm to about 80 nm in some embodiments, and in other embodiments the depth is in a range of about 20 nm to about 50 nm.

In einigen Ausführungsformen wird nach den Ionenimplantierungsoperationen und dem Entfernen der Maskenschicht 18 ein thermaler Prozess 21, wie beispielsweise ein Glühprozess, ausgeführt, wie in 6 gezeigt. In bestimmten Ausführungsformen wird der thermale Prozess durch Verwendung von schnellem Wärmeglühen (RTA) 21 mit einer Temperatur in einem Bereich von ca. 900 °C bis ca. 1050 °C für ca. 1 Sekunde bis ca. 10 Sekunden in einer Schutzgasumgebung, wie etwa einer Umgebung mit N2, Ar oder He, ausgeführt.In some embodiments, after the ion implantation operations and the removal of the mask layer 18, a thermal process 21, such as an annealing process, is performed, as shown in 6 In certain embodiments, the thermal process is performed using rapid thermal annealing (RTA) 21 at a temperature in a range of about 900°C to about 1050°C for about 1 second to about 10 seconds in a protective gas environment, such as an N2 , Ar, or He environment.

In einigen Ausführungsformen liegt eine Verunreinigungskonzentration der Opferschicht 20 in einem Bereich von ca. 1 × 1019 Atomen/cm3 bis ca. 5 × 1021 Atomen/cm3, und in anderen Ausführungsformen in einem Bereich von ca. 1 × 1020 Atomen/cm3 bis ca. 1 × 1021 Atomen/cm3,In some embodiments, an impurity concentration of the sacrificial layer 20 is in a range of about 1 × 10 19 atoms/cm 3 to about 5 × 10 21 atoms/cm 3 , and in other embodiments in a range of about 1 × 10 20 atoms/cm 3 to about 1 × 10 21 atoms/cm 3 ,

Nach der Glühoperation 21 wird die Deckschicht 15 unter Verwendung von Nass- und/oder Trockenätzoperationen entfernt.After the annealing operation 21, the cover layer 15 is removed using wet and/or dry etching operations.

Dann wird, wie in 7 gezeigt, eine epitaktische Halbleiterschicht 25 über dem Substrat 10 gebildet, das die Opferschicht 20 umfasst. In einigen Ausführungsformen umfasst die epitaktische Halbleiterschicht 25 eines aus Si, SiGe und Ge. In bestimmten Ausführungsformen ist Si epitaktisch als die epitaktische Halbleiterschicht 25 gebildet. Die epitaktische Halbleiterschicht 25 kann bei einer Temperatur von ca. 600 bis 800 °C unter einem Druck von ca. 666,612 Pascal bis 6666,12 Pascal aufgebaut werden, indem ein Si-haltiges Gas wie SiH4, Si2H6 und/oder SiCl2H2 eingesetzt wird. Ein Ge-haltiges Gas, wie etwa GeH4, Ge2H6 und/oder GeCl2H2, wird für die Fälle von SiGe oder Ge verwendet. In einigen Ausführungsformen ist die epitaktische Halbleiterschicht 25 mit n- oder p-Verunreinigungen dotiert. Die Dicke der epitaktischen Halbleiterschicht 25 liegt in einigen Ausführungsformen im Bereich von ca. 5 nm bis ca. 100 nm und liegt in anderen Ausführungsformen im Bereich von ca. 10 nm bis ca. 30 nm.Then, as in 7 As shown, an epitaxial semiconductor layer 25 is formed over the substrate 10, which includes the sacrificial layer 20. In some embodiments, the epitaxial semiconductor layer 25 comprises one of Si, SiGe, and Ge. In certain embodiments, Si is epitaxially formed as the epitaxial semiconductor layer 25. The epitaxial semiconductor layer 25 may be grown at a temperature of about 600 to 800°C under a pressure of about 666.612 Pascals to 6666.12 Pascals using a Si-containing gas such as SiH 4 , Si 2 H 6 , and/or SiCl 2 H 2 . A Ge-containing gas such as GeH 4 , Ge 2 H 6 , and/or GeCl 2 H 2 is used for the cases of SiGe or Ge. In some embodiments, the epitaxial semiconductor layer 25 is doped with n-type or p-type impurities. The thickness of the epitaxial semiconductor layer 25 is in the range of about 5 nm to about 100 nm in some embodiments and is in the range of about 10 nm to about 30 nm in other embodiments.

Eine zweite Maskenstruktur 27 wird dann über der epitaktischen Halbleiterschicht 25 gebildet, wie in 8 gezeigt. In einigen Ausführungsformen ist die zweite Maskenstruktur 27 eine Photoresiststruktur. In anderen Ausführungsformen ist die zweite Maskenstruktur 27 eine Hartmaskenstruktur aus einer oder mehreren Schichten Siliziumoxid, Siliziumnitrid und SiON. In einigen Ausführungsformen werden eine oder mehrere Deckschichten zwischen der zweiten Maskenstruktur 27 und der epitaktischen Halbleiterschicht 25 gebildet. Die Deckschicht besteht aus Siliziumoxid, Siliziumnitrid und/oder SiON. In bestimmten Ausführungsformen umfasst die Deckschicht eine Siliziumoxidschicht, die an der epitaktischen Halbleiterschicht 25 gebildet ist, und eine Siliziumnitridschicht, die an der Siliziumoxidschicht gebildet ist.A second mask structure 27 is then formed over the epitaxial semiconductor layer 25, as shown in 8 shown. In some embodiments, the second mask structure 27 is a photoresist structure. In other embodiments, the second mask structure 27 is a hard mask structure composed of one or more layers of silicon oxide, silicon nitride, and SiON. In some embodiments, one or more capping layers are formed between the second mask structure 27 and the epitaxial semiconductor layer 25. The capping layer is composed of silicon oxide, silicon nitride, and/or SiON. In certain embodiments, the capping layer comprises a silicon oxide layer formed on the epitaxial semiconductor layer 25 and a silicon nitride layer formed on the silicon oxide layer.

Nachfolgend werden Gräben 35 durch Ätzen der epitaktischen Halbleiterschicht 25, der Opferschicht 20 und des Substrats 10 gebildet, wie in 9 gezeigt. In einigen Ausführungsformen wird Plasmatrockenätzen verwendet. In einigen Ausführungsformen umfasst das Ätzgas ein halogenhaltiges Gas wie HBr. In einigen Ausführungsformen wird das HBr-Gas mit Schutzgas wie He und/oder Ar verdünnt. In einigen Ausführungsformen liegt ein Verhältnis von HBr-Gas zum Verdünnungsgas in einem Bereich von ca. 0,3 bis ca. 0,7, und in anderen Ausführungsformen liegt das Verhältnis in einem Bereich von ca. 0,4 bis ca. 0,6. Andere Gase, die sich zum Ätzen von Silizium eignen, können verwendet werden.Subsequently, trenches 35 are formed by etching the epitaxial semiconductor layer 25, the sacrificial layer 20 and the substrate 10, as shown in 9 shown. In some embodiments, plasma dry etching is used. In some embodiments, the etching gas comprises a halogen-containing gas such as HBr. In some embodiments, the HBr gas is diluted with shielding gas such as He and/or Ar. In some embodiments, a ratio of HBr gas to diluent gas is in a range of about 0.3 to about 0.7, and in other embodiments, the ratio is in a range of about 0.4 to about 0.6. Other gases suitable for etching silicon may be used.

Als nächstes wird, wie in 10 gezeigt, die Opferschicht 20 lateral geätzt, um Räume 100 zu bilden, wie in 10 gezeigt. In einigen Ausführungsformen wird Plasmatrockenätzen verwendet. In einigen Ausführungsformen umfasst das Ätzgas ein chlorhaltiges Gas, wie etwa HCl, Cl2, CF3Cl, CCl4 oder SiCl4. In einigen Ausführungsformen wird das chlorhaltige Gas mit Schutzgas wie He und/oder Ar verdünnt. In einigen Ausführungsformen liegt ein Verhältnis von chlorhaltigem Gas zum Verdünnungsgas in einem Bereich von ca. 0,3 bis ca. 0,7, und in anderen Ausführungsformen liegt das Verhältnis in einem Bereich von ca. 0,4 bis ca. 0,6. In einigen Ausführungsformen werden ein oder mehrere weitere Gase, wie etwa O2, zugegeben. Andere Gase, die sich zum Ätzen von Silizium eignen, können verwendet werden. In einigen Ausführungsformen wird eine weitere Nassätzoperation unter Verwendung von wässriger Lösung von Tetramethylammoniumhydroxid (TMAH) ausgeführt.Next, as in 10 shown, the sacrificial layer 20 is etched laterally to form spaces 100, as in 10 shown. In some embodiments, plasma dry etching is used. In some embodiments, the etching gas comprises a chlorine-containing gas, such as HCl, Cl 2 , CF 3 Cl, CCl 4 , or SiCl 4 . In some embodiments, the chlorine-containing gas is diluted with shielding gas such as He and/or Ar. In some embodiments, a ratio of chlorine-containing gas to diluent gas is in a range of about 0.3 to about 0.7, and in other embodiments, the ratio is in a range of about 0.4 to about 0.6. In some embodiments, one or more other gases, such as O 2 , are added. Other gases suitable for etching silicon may be used. In some embodiments, a further wet etching operation is performed using an aqueous solution of tetramethylammonium hydroxide (TMAH).

Das Ätzen der Opferschicht 20 mit Dotiermitteln, wie etwa As, ist selektiv für das Siliziumsubstrat 10 und die epitaktische Halbleiterschicht 25. Die Ätzselektivität liegt in einigen Ausführungsformen bei ca. 10 bis ca. 100. In einigen Ausführungsformen ist die Opferschicht 20 weiter vollständig geätzt, wie in 10 gezeigt. In anderen Ausführungsformen ist die Opferschicht 20 nur teilweise geätzt und daher Teil der Opferschicht 20, die die Dotiermittelreste um den Raum 100 herum umfasst. In einem solchen Fall wird eine verunreinigungshaltige Schicht mit einer höheren Dotiermittelkonzentration als das Substrat 10 und/oder die epitaktische Halbleiterschicht 25 um den Raum 100 herum angeordnet.The etching of the sacrificial layer 20 with dopants, such as As, is selective for the silicon substrate 10 and the epitaxial semiconductor layer 25. The etch selectivity is in some embodiments from about 10 to about 100. In some embodiments, the sacrificial layer 20 is further fully etched, as in 10 shown. In other embodiments, the sacrificial layer 20 is only partially etched and therefore part of the sacrificial layer 20 comprising the dopant residues around the space 100. In such a case, an impurity-containing layer with a higher dopant concentration than the substrate 10 and/or the epitaxial semiconductor layer 25 is arranged around the space 100.

In einigen Ausführungsformen biegen sich nach Bilden der Räume 100 Endabschnitte der epitaktischen Halbleiterschicht 25 über den Räumen 100 nach oben und bilden eine konkave gebogene Form, wie durch die unterbrochene Linie in 10 gezeigt. In anderen Ausführungsformen biegen sich die Endabschnitte der epitaktischen Halbleiterschicht 25 über den Räumen 100 nach unten und bilden eine konvex gebogene Form.In some embodiments, after forming the spaces 100, end portions of the epitaxial semiconductor layer 25 bend upwards over the spaces 100 and form a concave curved shape, as shown by the broken line in 10 In other embodiments, the end portions of the epitaxial semiconductor layer 25 bend downward over the spaces 100 and form a convexly curved shape.

In einigen Ausführungsformen erreicht weniger Ätzgas ein Ende einer langen Distanz in dem Raum, und daher wird die Ätzrate geringer, wenn der Abstand von dem Graben zunimmt. In einem solchen Fall sinkt, wie in 1D gezeigt, die Tiefe in der Z-Richtung und/oder die Breite in der X-Richtung, wenn die Distanz von dem Graben entlang der Y-Richtung ansteigt, und in einigen Ausführungsformen treffen sich zwei Räume, die von der linken Seite und von der rechten Seite her gebildet sind, nicht, und werden durch einen Abschnitt des Substrats getrennt, wie in 1E gezeigt.In some embodiments, less etching gas reaches one end of a long distance in the space, and therefore the etch rate becomes lower as the distance from the trench increases. In such a case, as in 1D shown, the depth in the Z-direction and/or the width in the X-direction as the distance from the trench increases along the Y-direction, and in some embodiments, two spaces formed from the left side and from the right side meet, not, and are separated by a section of the substrate, as in 1E shown.

Nachdem die Räume 100 gebildet sind, wird die Isolationsisolierungsschicht 30 in den Gräben 35 und den Räumen 100 gebildet, wie in 11 gezeigt. Ein Isolierungsmaterial für die Isolationsisolierungsschicht 30 umfasst eine oder mehrere Schichten Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, fluordotiertes Silikatglas (FSG) oder Dielektrikum mit niedrigem k-Wert. Die Isolationsisolierungsschicht wird durch LPCVD (chemische Niederdruck-Dampfphasenabscheidung), Plasma-CVD oder fließfähige CVD gebildet. In der fließfähigen CVD können fließfähige Dielektrika statt Siliziumoxid abgeschieden werden. Fließfähige Dielektrika können, wie der Name angedeutet, bei der Abscheidung „fließen“, um Lücken oder Räume mit einem hohen Seitenverhältnis zu füllen. Üblicherweise werden verschiedene Chemikalien zu siliziumhaltigen Vorläufern hinzugefügt, damit der abgeschiedene Film fließen kann. In einigen Ausführungsformen werden Stickstoffhydridverbindungen zugegeben. Beispiele von fließfähigen dielektrischen Vorläufern, insbesondere fließfähigen Siliziumoxidvorläufern, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem Mehrfachfunktionsverfahren gebildet. Nachdem der fließfähige Film abgeschieden ist, wird er ausgehärtet und geglüht, um ein oder mehr unerwünschte/s Element(e) zu entfernen, um Siliziumoxid zu bilden. Wenn das/die unerwünschte/n Element(e) entfernt wird/werden, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Glühprozesse durchgeführt. Der fließfähige Film wird mehr als einmal gehärtet und geglüht. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert sein. In anderen Ausführungsformen wird ein ALD-Verfahren verwendet.After the spaces 100 are formed, the insulation insulating layer 30 is formed in the trenches 35 and the spaces 100, as shown in 11 shown. An insulating material for the insulating insulation layer 30 comprises one or more layers of silicon oxide, silicon nitride, silicon oxynitride (SiON), SiOCN, fluorine-doped silicate glass (FSG), or low-k dielectric. The insulating insulation layer is formed by LPCVD (low-pressure chemical vapor deposition), plasma CVD, or flowable CVD. In flowable CVD, flowable dielectrics may be deposited instead of silicon oxide. Flowable dielectrics, as the name suggests, can "flow" during deposition to fill gaps or spaces with a high aspect ratio. Typically, various chemicals are added to silicon-containing precursors to allow the deposited film to flow. In some embodiments, nitrogen hydride compounds are added. Examples of flowable dielectric precursors, particularly flowable silicon oxide precursors, include a silicate, a siloxane, a methylsilsesquioxane (MSQ), a hydrogen silsesquioxane (HSQ), an MSQ/HSQ, a perhydrosilazane (TCPS), a perhydropolysilazane (PSZ), a tetraethylorthosilicate (TEOS), or a silylamine such as trisilylamine (TSA). These flowable silicon oxide materials are formed in a multi-function process. After the flowable film is deposited, it is cured and annealed to remove one or more undesirable elements to form silicon oxide. As the undesirable element(s) is/are removed, the flowable film densifies and shrinks. In some embodiments, multiple annealing processes are performed. The flowable film is cured and annealed more than once. The flowable film may be doped with boron and/or phosphorus. In other embodiments, an ALD process is used.

Die isolierende Schicht 30 wird zuerst in einer dicken Schicht gebildet, sodass die gesamte obere Fläche der epitaktischen Halbleiterschicht 25 bedeckt ist, und die dicke Schicht wird planarisiert, sodass die obere Fläche der epitaktischen Halbleiterschicht 25 ausgesetzt ist. In einigen Ausführungsformen erfolgt ein chemisch-mechanischer Politur- (CMP) Prozess als der Planarisierungsprozess. Nach oder vor dem Ausschneiden der Isolationsisolierungsschicht 30 kann ein thermaler Prozess, wie beispielsweise ein Glühprozess, ausgeführt werden, um die Qualität der Isolationsisolierungsschicht 30 zu verbessern. In bestimmten Ausführungsformen wird der thermale Prozess durch Verwendung von schnellem Wärmeglühen (RTA) mit einer Temperatur in einem Bereich von ca. 900 °C bis ca. 1050 °C für ca. 1,5 Sekunden bis ca. 10 Sekunden in einer Schutzgasumgebung ausgeführt, wie etwa einer Umgebung mit N2, Ar oder He.The insulating layer 30 is first formed in a thick layer such that the entire upper surface of the epitaxial semiconductor layer 25 is covered, and the thick layer is planarized such that the upper surface of the epitaxial semiconductor layer 25 is exposed. In some embodiments, a chemical mechanical polishing (CMP) process is performed as the planarization process. After or before cutting out the insulating layer 30, a thermal process, such as an annealing process, may be performed to improve the quality of the insulating layer 30. In certain embodiments, the thermal process is performed using rapid thermal annealing (RTA) at a temperature in a range of about 900°C to about 1050°C for about 1.5 seconds to about 10 seconds in a protective gas environment, such as an N2 , Ar, or He environment.

Wie in 11 gezeigt, füllt das Isolierungsmaterial für die Isolationsisolierungsschicht 30 die Räume 100 in einigen Ausführungsformen nicht vollständig, sodass Luftabstandhalter 110 in dem Raum 100 gebildet sind. In einigen Ausführungsformen sind die Luftabstandhalter 110 umgeben vollständig das Isolierungsmaterial für die Isolationsisolierungsschicht 30. Die Dicke des Isolierungsmaterials am oberen, unteren und lateralen Ende des Raums 100 ist in einigen Ausführungsformen nicht einheitlich. In anderen Ausführungsformen wird ein Abschnitt der inneren Wand des Raums 100, der die Halbleiterschicht ist, in dem Luftabstandhalter 110 offengelegt. In einigen Ausführungsformen umfasst das laterale Ende des Luftabstandhalters 110 dem Graben 35 gegenüber einen Abschnitt des Substrats 10. In anderen Ausführungsformen umfasst das laterale Ende des Luftabstandhalters 110 dem Graben 35 gegenüber die Verunreinigungen enthaltende Schicht. In einigen Ausführungsformen umfasst ein Abschnitt oder oberen Grenze des Luftabstandhalters 110 einen Abschnitt der epitaktischen Halbleiterschicht 25 und/oder umfasst einen Abschnitt der Verunreinigungen enthaltenden Schicht. In anderen Ausführungsformen umfasst ein Abschnitt der unteren Grenze des Luftabstandhalters 110 einen Abschnitt des Substrats 10 und/oder umfasst einen Abschnitt der Verunreinigungen enthaltenden Schicht. In einigen Ausführungsformen sind die Räume 100 vollständig durch das Isolierungsmaterial gefüllt und kein Luftabstandhalter ist gebildet.As in 11 As shown, in some embodiments, the insulating material for the insulating insulation layer 30 does not completely fill the spaces 100, so that air spacers 110 are formed in the space 100. In some embodiments, the air spacers 110 completely surround the insulating material for the insulating insulation layer 30. The thickness of the insulating material at the top, bottom, and lateral ends of the space 100 is not uniform in some embodiments. In other embodiments, a portion of the inner wall of the space 100, which is the semiconductor layer, is exposed in the air spacer 110. In some embodiments, the lateral end of the air spacer 110 opposite the trench 35 comprises a portion of the substrate 10. In other embodiments, the lateral end of the air spacer 110 opposite the trench 35 comprises the impurity-containing layer. In some embodiments, a portion or upper boundary of the air spacer 110 comprises a portion of the epitaxial semiconductor layer 25 and/or comprises a portion of the impurity-containing layer. In other embodiments, a portion of the lower boundary of the air spacer 110 comprises a portion of the substrate 10 and/or comprises a portion of the impurity-containing layer. In some embodiments, the spaces 100 are completely filled by the insulating material, and no air spacer is formed.

Nachdem die Isolierungsschicht 30 und der Luftabstandhalter 110 gebildet sind, wird eine Gatestruktur, die die Gatedielektrikumschicht 42, die Gateelektrodenschicht 44 und der Gateseitenwandabstandhalter 46 umfasst, über einer Kanalregion der epitaktischen Halbleiterschicht 25 gebildet, wie in 12 gezeigt. Ferner werden die Source-/Drain-Diffusionsregionen 50 und die Source-/Drain-Extensionsregionen 55 gebildet, wie in 12 gezeigt. In einigen Ausführungsformen steht ein Boden der Source-/Drain-Diffusionsregion 50 mit dem Isolierungsmaterial 30 in Kontakt, das in dem Raum 100 gebildet ist. In anderen Ausführungsformen ist der Boden der Source-/Drain-Diffusionsregion 50 von dem Isolierungsmaterial 30 getrennt, das in dem Raum 100 durch einen Abschnitt der epitaktischen Halbleiterschicht 25 gebildet ist. Die Source-/Drain-Diffusionsregionen 50 werden durch eine oder mehrere Ionenimplantierungsoperationen oder eine thermale oder Plasmadiffusionsoperation gebildet.After the insulation layer 30 and the air spacer 110 are formed, a gate structure comprising the gate dielectric layer 42, the gate electrode layer 44, and the gate sidewall spacer 46 is formed over a channel region of the epitaxial semiconductor layer 25, as shown in 12 shown. Furthermore, the source/drain diffusion regions 50 and the source/drain extension regions 55 are formed as shown in 12 shown. In some embodiments, a bottom of the source/drain diffusion region 50 is in contact with the insulating material 30 formed in the space 100. In other embodiments, the bottom of the source/drain diffusion region 50 is separated from the insulating material 30 formed in the space 100 by a portion of the epitaxial semiconductor layer 25. The source/drain diffusion regions 50 are formed by one or more ion implantation operations or a thermal or plasma diffusion operation.

13 bis 15 zeigen Querschnittsansichten der verschiedenen Stufen zur Herstellung einer FET-Vorrichtung nach einer Ausführungsform dieser Erfindung. Es versteht sich, dass weitere Operationen vor, während und nach den Verfahren aus 13 bis 15 bereitgestellt sein können, und dass einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich sind wie die obigen Ausführungsformen können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. 13 to 15 show cross-sectional views of the various steps in the production of a FET Device according to an embodiment of this invention. It is understood that further operations before, during and after the methods of 13 to 15 may be provided, and that some of the operations described below may be replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchangeable. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and detailed explanation may be omitted.

Nach Bildung der Gräben 35 ähnlich wie in 9 werden Räume 100 mit einem dreieckigen oder einem trapezoiden Querschnitt gebildet, wie in 13 gezeigt. In einigen Ausführungsformen erfolgt eine Nassätzoperation unter Verwendung einer wässrigen Lösung von TMAH. Während des Nassätzens fallen Ätznebenprodukte auf die Bodenfläche des geätzten Raums, und die Ätzrate der Bodenfläche wird so kleiner als die Ätzrate der oberen Fläche des geätzten Raums. Dementsprechend weist die Querschnittsform eine Form auf, die eine vertikale Tiefe aufweist, die kleiner wird, wenn die Distanz vom Eingang des Raums zunimmt, wie etwa eine dreieckige oder trapezoide Form.After formation of the trenches 35 similar to 9 Rooms 100 are formed with a triangular or trapezoidal cross-section, as in 13 shown. In some embodiments, a wet etching operation is performed using an aqueous solution of TMAH. During the wet etching, etching byproducts fall onto the bottom surface of the etched space, and the etching rate of the bottom surface thus becomes smaller than the etching rate of the top surface of the etched space. Accordingly, the cross-sectional shape has a shape that has a vertical depth that decreases as the distance from the entrance of the space increases, such as a triangular or trapezoidal shape.

Wie in 13 gezeigt, ist eine verunreinigungshaltige Schicht (Teil der Opferschicht 20) mit einer höheren Verunreinigungskonzentration als das Substrat 10 und/oder die epitaktische Halbleiterschicht 25 unter dem Raum 100 oder darum herum angeordnet.As in 13 As shown, an impurity-containing layer (part of the sacrificial layer 20) having a higher impurity concentration than the substrate 10 and/or the epitaxial semiconductor layer 25 is arranged under the space 100 or around it.

Dann werden, ähnlich wie die Operationen, die mit Bezug auf 11 erklärt sind, die Gräben 35 und die Räume 100 mit dem Isolierungsmaterial für die Isolationsisolierungsschicht 30 gebildet und die Luftabstandhalter 110 werden gebildet, wie in 14 gezeigt.Then, similar to the operations related to 11 are explained, the trenches 35 and the spaces 100 are formed with the insulation material for the insulation insulation layer 30 and the air spacers 110 are formed as in 14 shown.

Nachdem die Isolierungsschicht 30 und der Luftabstandhalter 110 gebildet sind, wird eine Gatestruktur, die die Gatedielektrikumschicht 42, die Gateelektrodenschicht 44 und der Gateseitenwandabstandhalter 46 über einer Kanalregion der epitaktischen Halbleiterschicht 25 umfasst, gebildet, wie in 15 gezeigt. Ferner werden die Source-/Drain-Diffusionsregionen 50 und die Source-/Drain-Extensionsregionen 55 gebildet wie in 15 gezeigt. In einigen Ausführungsformen steht ein Boden der Source-/Drain-Diffusionsregion 50 mit dem Isolierungsmaterial in Kontakt, das in dem Raum 100 gebildet ist. In anderen Ausführungsformen ist der Boden der Source-/Drain-Diffusionsregion 50 von dem Isolierungsmaterial getrennt, das in dem Raum 100 durch einen Abschnitt der epitaktischen Halbleiterschicht 25 gebildet ist.After the insulation layer 30 and the air spacer 110 are formed, a gate structure comprising the gate dielectric layer 42, the gate electrode layer 44, and the gate sidewall spacer 46 is formed over a channel region of the epitaxial semiconductor layer 25, as shown in 15 shown. Furthermore, the source/drain diffusion regions 50 and the source/drain extension regions 55 are formed as shown in 15 shown. In some embodiments, a bottom of the source/drain diffusion region 50 is in contact with the insulating material formed in the space 100. In other embodiments, the bottom of the source/drain diffusion region 50 is separated from the insulating material formed in the space 100 by a portion of the epitaxial semiconductor layer 25.

In einigen Ausführungsformen weist mindestens eine Fläche, die den Raum 100 definiert, eine Zickzackform auf, wie in 16 gezeigt.In some embodiments, at least one surface defining the space 100 has a zigzag shape, as in 16 shown.

In einigen Ausführungsformen erreicht oder kontaktiert weniger Ätzmittel das Ende einer langen Distanz in dem Raum, und daher wird die Ätzrate geringer, wenn der Abstand von dem Graben zunimmt. In einem solchen Fall sinkt, wie in 2B gezeigt, die Tiefe in der Z-Richtung und/oder die Breite in der X-Richtung, wenn die Distanz von dem Graben entlang der Y-Richtung ansteigt, und in einigen Ausführungsformen treffen sich zwei Räume, die von der linken Seite und von der rechten Seite her gebildet sind, nicht, und werden durch einen Abschnitt des Substrats getrennt, wie in 2C gezeigt.In some embodiments, less etchant reaches or contacts the end of a long distance in the space, and therefore the etch rate becomes lower as the distance from the trench increases. In such a case, as in 2B shown, the depth in the Z-direction and/or the width in the X-direction as the distance from the trench increases along the Y-direction, and in some embodiments, two spaces formed from the left side and from the right side do not meet, and are separated by a portion of the substrate, as in 2C shown.

17 zeigt eine Draufsicht einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. 17 shows a plan view of a semiconductor device according to an embodiment of this disclosure. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and detailed explanation may be omitted.

In einigen Ausführungsformen werden, wie in 17 gezeigt, mehrere Gatestrukturen über einer aktiven Region abgeschieden, die Kanalregionen und Source-/Drain-Regionen umfassen, die aus einem Halbleiter gebildet und von der Isolationsisolierungsschicht umgeben sind. In einigen Ausführungsformen sind mindestens zwei der mehreren Gateelektroden 44 verbunden und in anderen Ausführungsformen sind die mehreren Gateelektroden 44 nicht miteinander verbunden. Zu illustrativen Zwecken sind verschiedene Konfigurationen von Luftabstandhaltern in einer Figur dargestellt; es sollte jedoch verstanden werden, dass nicht alle Konfigurationen notwendigerweise in einer Vorrichtung vorliegen. In einigen Ausführungsformen existieren eine oder mehrere Konfigurationen der Luftabstandhalter in einer Vorrichtung.In some embodiments, as in 17 shown, a plurality of gate structures are deposited over an active region, including channel regions and source/drain regions formed from a semiconductor and surrounded by the isolation insulation layer. In some embodiments, at least two of the plurality of gate electrodes 44 are connected, and in other embodiments, the plurality of gate electrodes 44 are not connected to each other. For illustrative purposes, various configurations of air spacers are shown in one figure; however, it should be understood that not all configurations are necessarily present in a device. In some embodiments, one or more configurations of the air spacers exist in a device.

In einigen Ausführungsformen sind Luftabstandhalter unter den Source-/Drain-Diffusionsregionen 50 angeordnet. In einigen Ausführungsformen weist der Luftabstandhalter 110B, der unter der Source-/Drain-Diffusionsregion 50 zwischen zwei Gatestrukturen 44/46 angeordnet ist, andere Abmessungen auf als der Luftabstandhalter 110A, der unter der Source-/Drain-Diffusionsregion 50 entlang der Linien und/oder rechten Gatestruktur angeordnet ist. In einigen Ausführungsformen ist die Breite W31 des Luftabstandhalters 110A unter der Source-/Drain-Diffusionsregion 50 am linken Ende oder am rechten Ende größer als die Breite W32 des Luftabstandhalters 110B unter der Source-/Drain-Diffusionsregion 50 zwischen zwei Gatestrukturen. In einigen Ausführungsformen ist die Länge L31 des Luftabstandhalters 110A unter der Source-/Drain-Diffusionsregion 50 am linken Ende oder am rechten Ende gleich wie oder anders als die Länge L32 des Luftabstandhalters 110B unter der Source-/Drain-Diffusionsregion 50 zwischen zwei Gatestrukturen. In einigen Ausführungsformen weisen die Luftabstandhalter 110C und 110D unter der Source-/Drain-Diffusionsregion in Planansicht zwei sich verjüngende Abschnitte von den Kanten der Source-/Drain-Diffusionsregion 50 an der Isolationsisolierungsschicht 30 zur Mitte der Source-/Drain-Diffusionsregion 50 (entlang der Y-Richtung) auf. Der sich verjüngende Abschnitt wird durch unzureichendes laterales Ätzen der Opferschicht 20 unter der Source-/Drain-Diffusionsregion zwischen zwei Gatestrukturen entlang der Y-Richtung verursacht. In einigen Ausführungsformen ist der Luftabstandhalter 110D unter der Source-/Drain-Diffusionsregion 50 zwischen zwei Gatestrukturen in der Y-Richtung unterbrochen, während der Luftabstandhalter 110C unter der Source-/Drain-Diffusionsregion 50 an dem linken Ende oder dem rechten Ende fortlaufend ist.In some embodiments, air spacers are disposed under the source/drain diffusion regions 50. In some embodiments, the air spacer 110B disposed under the source/drain diffusion region 50 between two gate structures 44/46 has different dimensions than the air spacer 110A disposed under the source/drain diffusion region 50 along the lines and/or right gate structure. In some embodiments, the width W31 of the air spacer 110A under the source/drain diffusion region 50 is at the left end or at the right end is greater than the width W32 of the air spacer 110B under the source/drain diffusion region 50 between two gate structures. In some embodiments, the length L31 of the air spacer 110A under the source/drain diffusion region 50 at the left end or at the right end is the same as or different from the length L32 of the air spacer 110B under the source/drain diffusion region 50 between two gate structures. In some embodiments, the air spacers 110C and 110D under the source/drain diffusion region have two tapered portions from the edges of the source/drain diffusion region 50 at the isolation insulating layer 30 to the center of the source/drain diffusion region 50 (along the Y direction) in plan view. The tapered portion is caused by insufficient lateral etching of the sacrificial layer 20 under the source/drain diffusion region between two gate structures along the Y direction. In some embodiments, the air spacer 110D under the source/drain diffusion region 50 between two gate structures is discontinuous in the Y direction, while the air spacer 110C under the source/drain diffusion region 50 is continuous at the left end or the right end.

In einigen Ausführungsformen wird die Opferschicht an einem relativ tieferen Ort in dem Substrat gebildet, sodass die Oberflächenregion des Substrats 10 nicht die Dotiermittel (z. B. As) umfasst. In einem solchen Fall wird keine epitaktische Halbleiterschicht 25 gebildet, und die Flächenregion wird als eine Kanalregion und Source-/Drain-Diffusionsregionen gebildet.In some embodiments, the sacrificial layer is formed at a relatively deeper location in the substrate, so that the surface region of the substrate 10 does not include the dopants (e.g., As). In such a case, no epitaxial semiconductor layer 25 is formed, and the surface region is formed as a channel region and source/drain diffusion regions.

18A, 18B, 18C und 18D zeigen verschiedene Ansichten von Halbleitervorrichtungen nach einer anderen Ausführungsform dieser Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. In dieser Ausführungsform wird ein Fin FET (Fin FET) zusammen mit der eingebetteten Isolierungsschicht eingesetzt. 18A , 18B , 18C and 18D show various views of semiconductor devices according to another embodiment of this disclosure. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and detailed explanation may be omitted. In this embodiment, a fin FET (Fin FET) is employed together with the embedded insulation layer.

18A ist eine Draufsicht, 18B ist eine Querschnittsansicht entlang Y1-Y1 aus 18A, 18C ist eine Querschnittsansicht entlang X1-X1 aus 18A und 18D ist eine Querschnittsansicht entlang Y2-Y2 aus 18A. 18A is a top view, 18B is a cross-sectional view along Y1-Y1 from 18A , 18C is a cross-sectional view along X1-X1 from 18A and 18D is a cross-sectional view along Y2-Y2 from 18A .

Wie in 18A und 18C gezeigt ist, erstreckt sich eine Kanalregion (Finnenstruktur) 225 in der X-Richtung und eine Metallgatestruktur 260, die sich in der Y-Richtung erstreckt, ist über der Finnenstruktur 225 angeordnet. In der Source-/Drain-Region der Finnenstruktur ist wie in 18B gezeigt eine epitaktische Schicht um die Finnenstruktur 225 gebildet. Ferner ist eine Source-/Drain-Kontaktschicht 280 gebildet. Das leitfähige Material der Source-/Drain-Kontaktschicht 280 umfasst eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN, oder ein anderes geeignetes Material.As in 18A and 18C As shown, a channel region (fin structure) 225 extends in the X-direction and a metal gate structure 260 extending in the Y-direction is arranged over the fin structure 225. In the source/drain region of the fin structure, as shown in 18B As shown, an epitaxial layer is formed around the fin structure 225. Furthermore, a source/drain contact layer 280 is formed. The conductive material of the source/drain contact layer 280 comprises one or more layers of Co, Ni, W, Ti, Ta, Cu, Al, TiN, and TaN, or another suitable material.

In einigen Ausführungsformen ist eine Silizidschicht über der Finnenstruktur 225 gebildet, bevor das leitfähige Material gebildet wird, wie in 18A und 18B gezeigt ist. Die Silizidschicht umfasst eines oder mehrere aus WSi, CoSi, NiSi, TiSi, MoSi und TaSi. Wenn die Finnenstruktur 225 Ge umfasst, wird eine Legierung aus Ge und Metall (z. B. TiGe, NiGe oder CoGe) gebildet, und wenn die epitaktische Schicht Si und Ge umfasst, wird eine Legierung aus Si, Ge und Metall (z. B. NiSiGe oder TiSiGe) gebildet. Wenn die Finnenstruktur 225 einen Gruppe-III-V-Halbleiter umfasst, wird eine Legierung wie Ni-InAlAs gebildet.In some embodiments, a silicide layer is formed over the fin structure 225 before the conductive material is formed, as in 18A and 18B is shown. The silicide layer comprises one or more of WSi, CoSi, NiSi, TiSi, MoSi, and TaSi. When the fin structure 225 comprises Ge, an alloy of Ge and metal (e.g., TiGe, NiGe, or CoGe) is formed, and when the epitaxial layer comprises Si and Ge, an alloy of Si, Ge, and metal (e.g., NiSiGe or TiSiGe) is formed. When the fin structure 225 comprises a Group III-V semiconductor, an alloy such as Ni-InAlAs is formed.

Die Gateelektrodenschicht 260 ist zwischen Gateseitenwandabstandhaltern 248 angeordnet und auf einer Gatedielektrikumschicht 223 gebildet. Die Gatedielektrikumschicht 223 umfasst eine oder mehrere Schichten aus Dielektrikum, wie Siliziumoxid, Siliziumnitrid oder ein Dielektrikum mit hohem k-Wert, ein anderes geeignetes Dielektrikum und/oder Kombinationen daraus. Beispiele von Dielektrika mit hohem k-Wert umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxidaluminiumoxidlegierung (HfO2-Al2O3-Legierung), andere geeignete Dielektrika mit hohem k-Wert und/oder Kombinationen daraus. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 223 eine Grenzflächenschicht, die zwischen den Kanalschichten und dem Dielektrikum gebildet ist. Die Gatedielektrikumschicht 223 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform ist die Gatedielektrikumschicht unter Verwendung eines hochkonformen Abscheidungsprozesses wie ALD gebildet, um das Bilden einer Gatedielektrikumschicht mit einer einheitlichen Dicke um jede Kanalschicht sicherzustellen. Die Dicke der Gatedielektrikumschicht 223 liegt in einer Ausführungsform in einem Bereich von etwa 1 nm bis etwa 6 nm.The gate electrode layer 260 is disposed between gate sidewall spacers 248 and formed on a gate dielectric layer 223. The gate dielectric layer 223 includes one or more layers of dielectric, such as silicon oxide, silicon nitride, or a high-k dielectric, another suitable dielectric, and/or combinations thereof. Examples of high-k dielectrics include HfO 2 , HfSiO , HfSiON, HfTaO , HfTiO , HfZrO , zirconia, alumina, titania, hafnium dioxide-alumina alloy (HfO 2 -Al 2 O 3 alloy), other suitable high-k dielectrics, and/or combinations thereof. In some embodiments, the gate dielectric layer 223 includes an interface layer formed between the channel layers and the dielectric. The gate dielectric layer 223 may be formed by CVD, ALD, or any suitable method. In one embodiment, the gate dielectric layer is formed using a highly conformal deposition process such as ALD to ensure the formation of a gate dielectric layer with a uniform thickness around each channel layer. The thickness of the gate dielectric layer 223, in one embodiment, is in a range of about 1 nm to about 6 nm.

Die Gateelektrodenschicht 260 umfasst eine oder mehrere Schichten aus leitfähigem Material, wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen daraus. Die Gateelektrodenschicht 260 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren gebildet werden. Die Gatedielektrikumschicht und die Elektrodenschicht sind ebenfalls über der oberen Fläche einer ILD-Schicht 250 abgeschieden. Die Gatedielektrikumschicht und die Gateelektrodenschicht, die über der ILD-Schicht 250 gebildet sind, werden dann beispielsweise unter Verwendung von CMP planarisiert, bis die obere Fläche der ILD-Schicht 250 offengelegt ist.The gate electrode layer 260 comprises one or more layers of conductive material, such as polysilicon, aluminum, copper, titanium, tantalum, tungsten, cobalt, molybdenum, tantalum nitride, nickel silicide, cobalt silicide, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, metal alloys, other suitable materials, and/or combinations thereof. The gate electrode layer 260 may be formed by CVD, ALD, electroplating, or another suitable method. The gate dielectric layer and the electrode layer are also disposed over the upper surface of an ILD layer 250. The gate dielectric layer and the gate electrode layer formed over the ILD layer 250 are then planarized, for example, using CMP, until the top surface of the ILD layer 250 is exposed.

In bestimmten Ausführungsformen dieser Offenbarung sind eine oder mehrere Arbeitsfunktionsanpassungsschichten (nicht dargestellt) zwischen der Gatedielektrikumschicht 223 und einer Gateelektrodenschicht 260 eingesetzt. Die Arbeitsfunktionsanpassungsschichten sind aus einem leitfähigen Material wie etwa einer einzigen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder mehreren Schichten von zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FET werden eines oder mehr aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionseinstellschicht verwendet, und für den p-Kanal-FET werden eine oder mehr aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionseinstellschicht verwendet. Die Arbeitsfunktionsanpassungsschicht kann durch ALD, PVD, CVD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Arbeitsfunktionsanpassungsschicht für den n-Kanal-FET und den p-Kanal-FET, die verschiedene Metallschichten verwenden können, getrennt gebildet werden.In certain embodiments of this disclosure, one or more work function adjustment layers (not shown) are interposed between the gate dielectric layer 223 and a gate electrode layer 260. The work function adjustment layers are made of a conductive material, such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, or TiAlC, or multiple layers of two or more of these materials. For the n-channel FET, one or more of TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, and TaSi are used as the work function adjustment layer, and for the p-channel FET, one or more of TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, and Co are used as the work function adjustment layer. The work function adjustment layer may be formed by ALD, PVD, CVD, e-beam evaporation, or another suitable process. Furthermore, the work function matching layer can be formed separately for the n-channel FET and the p-channel FET, which may use different metal layers.

Wie in 18B und 18D gezeigt ist, ist eine Isolationsisolierungsschicht 30 (z. B. STI) über dem Substrat 210 gebildet. Wie in 18B bis 18D gezeigt ist, ist die Finnenstruktur 225 von einem Substrat 210 oder einer unteren Finnenstruktur 220 durch eine eingebettete Isolierungsschicht 270 isoliert, die dem lateralen Abschnitt der Isolationsisolierungsschicht 30 in den obigen Ausführungsformen entspricht. In einigen Ausführungsformen umfasst die eingebettete Isolierungsschicht 270 einen Luftabstandhalter ähnlich Luftabstandhalter 110. In einigen Ausführungsformen sind eine oder mehrere Finnenauskleidungsschichten 228 über den unteren Finnenstrukturen 220 gebildet. Die Finnenauskleidungsschicht 228 kann aus SiN oder einem siliziumnitridbasierten Material hergestellt sein (z. B. SiON oder SiCN). In einigen Ausführungsformen ist eine dotierte Schicht 213 (ein Teil der nachfolgend erklärten Opferschicht 212) zwischen angrenzenden Finnenstrukturen angeordnet. In einigen Ausführungsformen ist eine dotierte Schicht zwischen der eingebetteten Isolierungsschicht 270 und einem Boden der Finnenstruktur 225 und/oder einer Oberseite der unteren Finnenstruktur 220 angeordnet. In einigen Ausführungsformen sind die eingebettete Isolierungsschicht 270 und die Isolationsisolierungsschicht 230 fortlaufend durch dasselbe Isolierungsmaterial gebildet.As in 18B and 18D As shown, an isolation insulation layer 30 (e.g., STI) is formed over the substrate 210. As shown in 18B to 18D As shown, the fin structure 225 is insulated from a substrate 210 or a lower fin structure 220 by an embedded insulation layer 270, which corresponds to the lateral portion of the isolation insulation layer 30 in the above embodiments. In some embodiments, the embedded insulation layer 270 includes an air spacer similar to air spacer 110. In some embodiments, one or more fin liner layers 228 are formed over the lower fin structures 220. The fin liner layer 228 may be made of SiN or a silicon nitride-based material (e.g., SiON or SiCN). In some embodiments, a doped layer 213 (a portion of the sacrificial layer 212 explained below) is disposed between adjacent fin structures. In some embodiments, a doped layer is disposed between the embedded insulation layer 270 and a bottom of the fin structure 225 and/or a top of the lower fin structure 220. In some embodiments, the embedded insulation layer 270 and the insulation insulation layer 230 are continuously formed by the same insulation material.

19A und 19B zeigen verschiedene Ansichten von Halbleitervorrichtungen nach einer anderen Ausführungsform dieser Offenbarung. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. In dieser Ausführungsform wird ein Gate-All-Around-FET (GAA FET) zusammen mit der eingebetteten Isolierungsschicht eingesetzt. 19A and 19B show various views of semiconductor devices according to another embodiment of this disclosure. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and detailed explanation may be omitted. In this embodiment, a gate-all-around FET (GAA FET) is employed along with the embedded insulation layer.

Wie in 19A und 19B gezeigt ist, ist eine untere Finnenstruktur 315 über einem Substrat 310 angeordnet und ein oder mehrere Halbleiterdrähte oder -bleche 320 sind über dem unteren Finnenstruktur 315 angeordnet. Die Kanalregion jedes der Drähte oder Bleche 320 ist mit einer Gatestruktur umwickelt, die eine Gatedielektrikumschicht 342 und eine Gateelektrodenschicht 340 umfasst. In einigen Ausführungsformen umfasst die Gateelektrodenschicht 340 eine oder mehrere Arbeitsfunktionsanpassungsschichten. Wie in 19A und 19B gezeigt ist, ist die Gatestruktur durch einen Gateseitenwandabstandhalter 348 umgeben und eine Isolationsisolierungsschicht 330 ist über dem Substrat 310 angeordnet.As in 19A and 19B As shown, a bottom fin structure 315 is disposed over a substrate 310, and one or more semiconductor wires or sheets 320 are disposed over the bottom fin structure 315. The channel region of each of the wires or sheets 320 is wrapped with a gate structure comprising a gate dielectric layer 342 and a gate electrode layer 340. In some embodiments, the gate electrode layer 340 comprises one or more work function matching layers. As shown in 19A and 19B As shown, the gate structure is surrounded by a gate sidewall spacer 348 and an isolation insulation layer 330 is disposed over the substrate 310.

In einigen Ausführungsformen ist eine epitaktische Source-/Drain-Schicht 360 auf den lateralen Enden der Drähte oder Bleche 320 gebildet. In anderen Ausführungsformen wickelt sich die epitaktische Source-/Drain-Schicht 360 um Source-/Drain-Regionen der Drähte oder Bleche 320.In some embodiments, an epitaxial source/drain layer 360 is formed on the lateral ends of the wires or sheets 320. In other embodiments, the epitaxial source/drain layer 360 wraps around source/drain regions of the wires or sheets 320.

Wie in 19A und 19B gezeigt ist, ist die epitaktische Source-/Drain-Schicht 360 von einem Substrat 310 oder der unteren Finnenstruktur 315 durch eine eingebettete Isolierungsschicht 300 isoliert, die dem lateralen Abschnitt der Isolationsisolierungsschicht 30 in den obigen Ausführungsformen entspricht. In einigen Ausführungsformen umfasst die eingebettete Isolierungsschicht 300 einen Luftabstandhalter 302, der dem Luftabstandhalter 110 ähnelt.As in 19A and 19B As shown, the epitaxial source/drain layer 360 is isolated from a substrate 310 or the bottom fin structure 315 by an embedded insulation layer 300, which corresponds to the lateral portion of the isolation layer 30 in the above embodiments. In some embodiments, the embedded insulation layer 300 includes an air spacer 302 similar to the air spacer 110.

20 bis 25 zeigen Ansichten verschiedener Stufen der Herstellung einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung. Es versteht sich, dass weitere Operationen vor, während und nach den Verfahren aus 20 bis 25 bereitgestellt sein können, und einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. Die Halbleitervorrichtung aus 20 bis 25 entspricht der Halbleitervorrichtung aus 18A bis 18D. 20 to 25 show views of various stages of fabricating a semiconductor device according to an embodiment of this disclosure. It is understood that further operations may be performed before, during, and after the methods of 20 to 25 may be provided, and some of the operations described below may be replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchangeable. Materials, configurations, dimensions, processes and/or operations that are the same or similar to the above embodiments may be employed in the following embodiments and Detailed explanation can be omitted. The semiconductor device of 20 to 25 corresponds to the semiconductor device from 18A to 18D .

Ähnlich wie in 4 wird durch Verwendung von einer oder mehreren Lithographieoperationen eine Photoresiststruktur als eine erste Maskenstruktur 18 über einer Deckschicht 204 gebildet, wie in 20 gezeigt. Ein Ausrichtungsschlüssel 202 ist in einigen Ausführungsformen gebildet.Similar to 4 By using one or more lithography operations, a photoresist pattern is formed as a first mask pattern 18 over a cap layer 204, as shown in 20 shown. An alignment key 202 is formed in some embodiments.

Ähnlich wie in 5 und 6 werden eine oder mehrere Ionenimplantierungsoperationen ausgeführt, um Opferregionen 212 zu bilden, die Dotiermittel enthalten wie in 21 gezeigt. In einigen Ausführungsformen wird nach den Ionenimplantierungsoperationen und dem Entfernen der Maskenschicht 18 ähnlich wie in 6 ein thermaler Prozess, wie beispielsweise ein Temperprozess, ausgeführt. Ferner werden in einigen Ausführungsformen Wellimplantierungsoperationen ausgeführt, um ein n-Well 200N für einen PFET zu bilden und ein p-Well 200P für einen NFET zu bilden.Similar to 5 and 6 one or more ion implantation operations are performed to form sacrificial regions 212 containing dopants as in 21 In some embodiments, after the ion implantation operations and the removal of the mask layer 18, similar to 6 a thermal process, such as an annealing process, is performed. Further, in some embodiments, well implantation operations are performed to form an n-well 200N for a PFET and a p-well 200P for an NFET.

Dann wird, ähnlich wie in 7 gezeigt, eine epitaktische Halbleiterschicht 225 über dem Substrat 10 gebildet, die die Opferschicht 212 umfasst, wie in 22 gezeigt. Da die epitaktische Halbleiterschicht nachfolgend in Finnenstrukturen gebildet wird, wird eine ausreichend dicke epitaktische Schicht 225 gebildet.Then, similar to 7 shown, an epitaxial semiconductor layer 225 is formed over the substrate 10, which includes the sacrificial layer 212, as in 22 shown. Since the epitaxial semiconductor layer is subsequently formed in fin structures, a sufficiently thick epitaxial layer 225 is formed.

Dann werden, wie in 23 gezeigt, Finnenstrukturen 235 durch eine oder mehrere Photolithographie- und Ätzoperationen gebildet. Die Finnenstrukturen 235 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnenstrukturen unter Verwendung eines oder mehrerer Photolithographieprozesse, einschließlich durch Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Dummyschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Dummyschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Dummyschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren. In einigen Ausführungsformen wird eine Hartmaskenstruktur 229 verwendet.Then, as in 23 As shown, fin structures 235 are formed by one or more photolithography and etching operations. The fin structures 235 may be patterned using any suitable method. For example, the fin structures may be patterned using one or more photolithography processes, including double-patterning or multi-patterning processes. Generally, double-patterning or multi-patterning processes combine photolithography and self-aligned processes, allowing the creation of structures having, for example, pitches that are smaller than would otherwise be possible using a single direct photolithography process. For example, in one embodiment, a dummy layer is formed over a substrate and patterned using a photolithography process. Spacers are formed along the patterned dummy layer using a self-aligned process. The dummy layer is then removed, and the remaining spacers may then be used to pattern the fins. In some embodiments, a hard mask structure 229 is used.

Wie in 23 gezeigt ist, umfasst jede der Finnenstruktur 235 einen Abschnitt der epitaktischen Schicht 225, der Opferschicht 212 und einen Teil des Substrats als eine untere Finnenstruktur 201.As in 23 As shown, each of the fin structures 235 includes a portion of the epitaxial layer 225, the sacrificial layer 212, and a portion of the substrate as a bottom fin structure 201.

Dann wird in einigen Ausführungsformen eine Trägerschicht 255, die einen Endabschnitt der Finnenstruktur 235 trägt und die Kanalregion und Source-/Drain-Regionen offenlegt, gebildet, wie in 24A und 24B gezeigt. 24A ist eine Querschnittsansicht entlang der Y-Richtung und 24B ist eine Querschnittsansicht entlang der X-Richtung, die Linie Z1-Z1 aus 24A entspricht. In einigen Ausführungsformen ist die Trägerschicht aus Siliziumnitrid, SiON oder einem anderen geeigneten Dielektrikum hergestellt, das durch CVD, ALD oder ein anderes geeignetes Filmabscheidungsverfahren gebildet ist. Das abgeschiedene Dielektrikum ist unter Verwendung einer oder mehrerer Lithographieoperationen strukturiert. In einigen Ausführungsformen deckt die Trägerschicht 255 etwa 1-10 nm des Kantenabschnitts der Finnenstruktur 235 ab. In einigen Ausführungsformen sind eine oder mehrere Trägerschichten 255 über einem oder mehreren mittleren Abschnitten der Finnenstruktur 235 gebildet.Then, in some embodiments, a support layer 255 supporting an end portion of the fin structure 235 and exposing the channel region and source/drain regions is formed, as shown in 24A and 24B shown. 24A is a cross-sectional view along the Y direction and 24B is a cross-sectional view along the X direction, the line Z1-Z1 from 24A In some embodiments, the support layer 255 is made of silicon nitride, SiON, or another suitable dielectric formed by CVD, ALD, or another suitable film deposition process. The deposited dielectric is patterned using one or more lithography operations. In some embodiments, the support layer 255 covers about 1-10 nm of the edge portion of the fin structure 235. In some embodiments, one or more support layers 255 are formed over one or more central portions of the fin structure 235.

Während oder nach dem Bilden der Finnenstruktur 235 wird die Hartmaskenstruktur 229 entfernt und dann wird die Trägerschicht 255 gebildet, wie in 24A und 24B gezeigt. In anderen Ausführungsformen wird nach Entfernen der Trägerschicht 255 die Hartmaskenstruktur 229 entfernt. In einem solchen Fall bleibt ein Abschnitt der Hartmaskenstruktur 229 unter der Trägerschicht zurück.During or after forming the fin structure 235, the hard mask structure 229 is removed and then the carrier layer 255 is formed, as in 24A and 24B shown. In other embodiments, after removing the carrier layer 255, the hard mask structure 229 is removed. In such a case, a portion of the hard mask structure 229 remains beneath the carrier layer.

Nach dem Bilden der Trägerschicht 255 wird die Opferschicht 212 entfernt, wie in 25A bis 25C gezeigt. 25A ist eine Querschnittsansicht entlang der X-Richtung und 25B ist eine Querschnittsansicht entlang der Y-Richtung. 25C ist eine Querschnittsansicht entlang der X-Richtung, die der Linie Z1-Z1 aus 25B entspricht. In einigen Ausführungsformen ist die Opferschicht 212 vollständig entfernt. In anderen Ausführungsformen bleibt ein Abschnitt der Opferschicht 212 wie in 25D und 25E gezeigt als ein Rest 213 unter der Trägerschicht 225. In einigen Ausführungsformen bleibt wie in 25D und 25E gezeigt ein Rest 214 der Opferschicht 212 als Boden der strukturierten epitaktischen Halbleiterschicht 225 und/oder als Oberseite der unteren Finnenstruktur 201.After forming the carrier layer 255, the sacrificial layer 212 is removed as shown in 25A to 25C shown. 25A is a cross-sectional view along the X direction and 25B is a cross-sectional view along the Y direction. 25C is a cross-sectional view along the X direction corresponding to the line Z1-Z1 of 25B In some embodiments, the sacrificial layer 212 is completely removed. In other embodiments, a portion of the sacrificial layer 212 remains as in 25D and 25E shown as a residue 213 under the carrier layer 225. In some embodiments, as in 25D and 25E shown a remainder 214 of the sacrificial layer 212 as the bottom of the structured epitaxial semiconductor layer 225 and/or as the top of the lower fin structure 201.

Als nächstes wird wie in 26A bis 26C gezeigt eine Isolationsisolierungsschicht 230 gebildet. Dabei umfasst die Isolationsisolierungsschicht 230 eine oder mehrere Schichten aus Isolierungsmaterial, das über dem Substrate 200 gebildet ist. Das Isolierungsmaterial für die erste Isolierungsmaterialschicht 29 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiCN, fluordotiertes Silikatglas (FSG) oder ein Dielektrikum mit niedrigem k-Wert umfassen, das durch LPCVD (chemische Niederdruckgasphasenabscheidung), Plasma-CVD oder fließfähige CVD oder jedes andere geeignete Filmbildungsverfahren gebildet wird. In einigen Ausführungsformen ist die erste Isolierungsmaterialschicht 230 aus Siliziumoxid hergestellt. Eine Temperoperation kann nach dem Bilden der ersten Isolierungsmaterialschicht 230 ausgeführt werden. In einigen Ausführungsformen, wie in 26C gezeigt, wird ein Luftabstandhalter 232 ähnlich wie Luftabstandhalter 110 in der ersten Isolierungsmaterialschicht 230 unter den Finnenstrukturen gebildet. In einigen Ausführungsformen bleibt ein Abschnitt der Opferschicht 212 wie in 26D und 26E gezeigt als ein Rest 213 unter der Trägerschicht 225 zurück. In einigen Ausführungsformen bleibt wie in 26D und 26E gezeigt ein Rest 214 der Opferschicht 212 zwischen der ersten Isolierungsmaterialschicht 230 und einem Boden der strukturierten epitaktischen Halbleiterschicht 225 und/oder einer Oberseite der unteren Finnenstruktur 201 zurück.Next, as in 26A to 26C shown, an insulating insulation layer 230 is formed. The insulating insulation layer 230 comprises one or more layers of insulating material formed over the substrate 200. The insulating material for the first insulating material layer 29 can be silicon oxide, silicon nitride, silicon oxynitride (SiON), SiCN, fluorine-doped silicate glass (FSG) or a low-k dielectric formed by LPCVD (low pressure chemical vapor deposition), plasma CVD, or flowable CVD, or any other suitable film forming process. In some embodiments, the first insulating material layer 230 is made of silicon oxide. An annealing operation may be performed after forming the first insulating material layer 230. In some embodiments, as in 26C As shown, an air spacer 232 similar to air spacer 110 is formed in the first insulation material layer 230 beneath the fin structures. In some embodiments, a portion of the sacrificial layer 212 remains as in 26D and 26E shown as a residue 213 under the carrier layer 225. In some embodiments, as shown in 26D and 26E shown, a remainder 214 of the sacrificial layer 212 remains between the first insulating material layer 230 and a bottom of the patterned epitaxial semiconductor layer 225 and/or a top of the lower fin structure 201.

Nach Bilden der Isolationsisolierungsschicht 230 wird eine Dummygatestruktur gebildet. Die Dummygatestruktur umfasst eine Dummygatedielektrikumschicht und eine Dummygateelektrodenschicht. Die Dummygatedielektrikumschicht umfasst eine oder mehrere Schichten Isolierungsmaterial, wie etwa siliziumoxidbasiertes Material. In einer Ausführungsform wird durch CVD gebildetes Siliziumoxid verwendet. Die Dicke der Dummygatedielektrikumschicht liegt in einigen Ausführungsformen in einem Bereich von ca. 1 nm bis ca. 5 nm.After forming the isolation insulation layer 230, a dummy gate structure is formed. The dummy gate structure includes a dummy gate dielectric layer and a dummy gate electrode layer. The dummy gate dielectric layer includes one or more layers of insulation material, such as silicon oxide-based material. In one embodiment, silicon oxide formed by CVD is used. The thickness of the dummy gate dielectric layer is in a range of approximately 1 nm to approximately 5 nm in some embodiments.

Nach Bilden der Dummygatestrukturen ist eine Abdeckschicht eines Isolierungsmaterials für Seitenwandabstandhalter konform unter Verwendung von CVD oder anderen geeigneten Verfahren gebildet. Die Abdeckschicht wird in einer konformen Weise abgeschieden, sodass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen aufweisend gebildet ist, wie etwa an den Seitenwänden, den horizontalen Flächen und der Oberseite der Dummygatestrukturen. In einigen Ausführungsformen ist die Abdeckschicht mit einer Dicke in einem Bereich von ca. 2 nm bis ca. 20 nm abgeschieden. In einer Ausführungsform unterscheidet sich das Isolierungsmaterial der Abdeckschicht von den Materialien der ersten Isolationsisolierungsschicht und der zweiten Isolationsisolierungsschicht und ist aus einem Siliziumnitridbasierten Material wie etwa SiN, SiON, SiOCN oder SiCN und Kombinationen daraus hergestellt. In einigen Ausführungsformen ist die Abdeckschicht (Seitenwandabstandhalter 245) aus SiN hergestellt. Die Seitenwandabstandhalter 245 sind durch anisotropes Ätzen an gegenüberliegenden Seitenwänden der Dummygatestrukturen gebildet.After forming the dummy gate structures, a cap layer of an insulating material for sidewall spacers is conformally formed using CVD or other suitable methods. The cap layer is deposited in a conformal manner such that it is formed having substantially equal thicknesses on vertical surfaces, such as the sidewalls, the horizontal surfaces, and the top surface of the dummy gate structures. In some embodiments, the cap layer is deposited with a thickness in a range of about 2 nm to about 20 nm. In one embodiment, the insulating material of the cap layer differs from the materials of the first insulating layer and the second insulating layer and is made of a silicon nitride-based material such as SiN, SiON, SiOCN, or SiCN, and combinations thereof. In some embodiments, the cap layer (sidewall spacers 245) is made of SiN. The sidewall spacers 245 are formed by anisotropic etching on opposite sidewalls of the dummy gate structures.

Nach Bilden der Seitenwandabstandhalter 245 wird eine Zwischenschichtdielektriumschicht (ILD-Schicht) 250 gebildet. Die Materialien für die ILD-Schicht 250 umfassen Verbindungen, die Si, O, C und/oder H umfassen, wie Siliziumoxid, SiCOH und SiOC. Organische Materialien wie Polymere können für die ILD-Schicht 250 verwendet werden. Nach dem Bilden der ILD-Schicht 250 erfolgt eine Planarisierungsoperation, wie etwa CMP, sodass die oberen Abschnitte der Dummygateelektrodenschichten der Dummygatestrukturen offengelegt werden.After forming the sidewall spacers 245, an interlayer dielectric (ILD) layer 250 is formed. Materials for the ILD layer 250 include compounds comprising Si, O, C, and/or H, such as silicon oxide, SiCOH, and SiOC. Organic materials such as polymers can be used for the ILD layer 250. After forming the ILD layer 250, a planarization operation, such as CMP, is performed to expose the upper portions of the dummy gate electrode layers of the dummy gate structures.

In einigen Ausführungsformen wird dann eine epitaktische Source-/Drain-Schicht 275 auf der Source-/Drain-Region der Finnenstruktur 225 gebildet. In einigen Ausführungsformen umfasst die epitaktische Source-/Drain-Schicht 275 eine oder mehrere Schichten aus SiP, SiC, SiCP, SiGe, Ge oder anderen geeigneten Materialien.In some embodiments, an epitaxial source/drain layer 275 is then formed on the source/drain region of the fin structure 225. In some embodiments, the epitaxial source/drain layer 275 comprises one or more layers of SiP, SiC, SiCP, SiGe, Ge, or other suitable materials.

Als nächstes werden die Dummygatestrukturen mit einer Metallgatestruktur ersetzt und eine Source-/Drain-Kontaktschicht 280 wird gebildet, wie in 18A bis 18D gezeigt.Next, the dummy gate structures are replaced with a metal gate structure and a source/drain contact layer 280 is formed, as shown in 18A to 18D shown.

27 bis 30 zeigen Ansichten verschiedener Stufen der Herstellung einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung. Es versteht sich, dass weitere Operationen vor, während und nach den Verfahren aus 27 bis 30 bereitgestellt sein können, und einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Operationen, die gleich oder ähnlich wie die obigen Ausführungsformen sind, können in den folgenden Ausführungsformen eingesetzt werden und eine ausführliche Erklärung kann weggelassen werden. Die Halbleitervorrichtung aus 27 bis 30 entspricht der Halbleitervorrichtung aus 19A bis 19B. 27 to 30 show views of various stages of fabricating a semiconductor device according to an embodiment of this disclosure. It is understood that further operations before, during, and after the methods of 27 to 30 may be provided, and some of the operations described below may be replaced or eliminated for further embodiments of the method. The order of operations/processes may be interchangeable. Materials, configurations, dimensions, processes, and/or operations that are the same as or similar to the above embodiments may be employed in the following embodiments, and a detailed explanation may be omitted. The semiconductor device of 27 to 30 corresponds to the semiconductor device from 19A to 19B .

Nach dem Bilden der Opferschicht 212 und dem Entfernen der Deckschicht 15 werden epitaktische Schichten, die mehrere Schichten erster Halbleiterschichten 223 und zweiter Halbleiterschichten 222 umfassen, abwechselnd auf dem Substrat 200 gestapelt. In einer Ausführungsform sind die ersten Halbleiterschichten 223 aus SiGe hergestellt und die zweiten Halbleiterschichten 222 sind aus Si hergestellt. Die ersten und zweiten Halbleiterschichten sind wie in 27 gezeigt abwechselnd epitaktisch über dem Substrat 200 gebildet. In einigen Ausführungsformen bleibt, ähnlich wie in 13 bis 16, ein Abschnitt der Opferschicht 212 in den Finnenstrukturen zurück.After forming the sacrificial layer 212 and removing the cap layer 15, epitaxial layers comprising multiple layers of first semiconductor layers 223 and second semiconductor layers 222 are alternately stacked on the substrate 200. In one embodiment, the first semiconductor layers 223 are made of SiGe and the second semiconductor layers 222 are made of Si. The first and second semiconductor layers are as in 27 shown alternately epitaxially formed over the substrate 200. In some embodiments, similar to 13 to 16 , a section of the sacrificial layer 212 in the fin structures.

Dann werden, ähnlich wie in 23, Finnenstrukturen 235 durch Strukturierungsoperationen gebildet, wie in 28 gezeigt. Während oder nach dem Bilden der Finnenstruktur 235 wird die Opferschicht 225 entfernt, wie in 29 gezeigt. Als nächstes wird wie in 30 gezeigt eine Isolationsisolierungsschicht 230 ähnlich wie in 25 gebildet.Then, similar to 23 , fin structures 235 formed by structuring operations, as in 28 During or after forming the fin structure 235, the sacrificial layer 225 is removed, as shown in 29 Next, as shown in 30 shown an insulation insulation layer 230 similar to that in 25 formed.

Nachfolgend wird die Dummygatestruktur gebildet, die Gateseitenwandabstandhalter 348 werden gebildet, die epitaktische Source-/Drain-Schicht 360 wird gebildet und eine ILD-Schicht 380 wird gebildet. In einigen Ausführungsformen wird die Source-/Drain-Region geätzt und dann wird die epitaktische Source-/Drain-Schicht 360 gebildet.Subsequently, the dummy gate structure is formed, the gate sidewall spacers 348 are formed, the epitaxial source/drain layer 360 is formed, and an ILD layer 380 is formed. In some embodiments, the source/drain region is etched, and then the epitaxial source/drain layer 360 is formed.

Dann wird die Dummygatestruktur entfernt, um einen Gateabstandhalter zu bilden, und die ersten Halbleiterschichten 223 werden in dem Gateabstand entfernt, was die zweite Halbleiterschicht 222 als die Halbleiterdrähte oder -bleche 320 zurücklässt. Dann werden wie in 19A und 19B gezeigt die Gatedielektrikumschicht 342 und die Gateelektrode 340 gebildet.Then, the dummy gate structure is removed to form a gate spacer, and the first semiconductor layers 223 are removed in the gate gap, leaving the second semiconductor layer 222 as the semiconductor wires or sheets 320. Then, as in 19A and 19B shown, the gate dielectric layer 342 and the gate electrode 340 are formed.

In einigen Ausführungsformen bleibt wie in 31A und 31B gezeigt ein Abschnitt der Opferschicht 212 als ein Rest 213 unter der Trägerschicht 225 zurück. In einigen Ausführungsformen bleibt wie in 31A und 31B gezeigt ein Rest 214 der Opferschicht 212 zwischen der ersten Isolierungsmaterialschicht 230 und einem Boden der strukturierten epitaktischen Halbleiterschicht 225 und/oder einer Oberseite der unteren Finnenstruktur 201 zurück. In einigen Ausführungsformen umfasst die eingebettete Isolierungsschicht 270 einen Luftabstandhalter 232, der dem Luftabstandhalter 110 ähnelt, wie in 31B gezeigt.In some embodiments, as in 31A and 31B shown, a portion of the sacrificial layer 212 remains as a residue 213 under the carrier layer 225. In some embodiments, as shown in 31A and 31B shown, a remainder 214 of the sacrificial layer 212 remains between the first insulation material layer 230 and a bottom of the patterned epitaxial semiconductor layer 225 and/or a top of the lower fin structure 201. In some embodiments, the embedded insulation layer 270 includes an air spacer 232 similar to the air spacer 110, as shown in 31B shown.

32A, 32B, 32C, 32D und 32E zeigen Querschnittsansichten der verschiedenen Stufen einer Herstellungsoperation für eine Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung. In einigen Ausführungsformen wird, ähnlich wie bei der oben erklärten der Opferschicht 225, vor dem Entfernen der Opferschicht 225 durch Ätzen eine Trägerschicht 255 an beiden Enden der Finnenstruktur 235 gebildet, um die Kanalregion und die Source-/Drain-Regionen offenzulegen. In einigen Ausführungsformen ist die Trägerschicht 255 aus Siliziumnitrid hergestellt. 32A , 32B , 32C , 32D and 32E show cross-sectional views of the various stages of a manufacturing operation for a semiconductor device according to an embodiment of this disclosure. In some embodiments, similar to the sacrificial layer 225 explained above, prior to removing the sacrificial layer 225 by etching, a support layer 255 is formed at both ends of the fin structure 235 to expose the channel region and the source/drain regions. In some embodiments, the support layer 255 is made of silicon nitride.

Nach dem Bilden der Finnenstruktur 235 wie in 32A gezeigt, wird wie in 32B gezeigt eine Abdeckschicht für die Trägerstruktur 255 gebildet, und dann wird wie in 32C gezeigt eine Maskenschicht 256, wie etwa eine Photoresiststruktur, gebildet. Dann wird die Abdeckschicht geätzt, um wie in 32D gezeigt die Trägerstruktur 255 zu bilden. Wie in 32E gezeigt, werden nach dem Entfernen der Opferschichten und der zweiten Halbleiterschichten 222 die Enden der Finnenstruktur durch die Trägerstruktur 255 unterstützt.After forming the fin structure 235 as in 32A shown, as in 32B shown a cover layer for the support structure 255 is formed, and then as in 32C shown, a mask layer 256, such as a photoresist pattern, is formed. Then, the cover layer is etched to form 32D shown to form the support structure 255. As shown in 32E As shown, after removing the sacrificial layers and the second semiconductor layers 222, the ends of the fin structure are supported by the support structure 255.

In den Ausführungsformen dieser Erfindung ist ein Luftabstandhalter und/oder eine eingebettete Isolierungsschicht unter den Source- und/oder Drain-Diffusionsregionen und/oder der Gateelektrode angeordnet, und so kann die Kapazität zwischen der Source-/Drain-Diffusionsregion und/oder der Gateelektrode und dem Substrat unterdrückt oder eliminiert werden, was wiederum den Leistungsverbrauch verringern und die Geschwindigkeit der Halbleitervorrichtung erhöhen kann.In the embodiments of this invention, an air spacer and/or an embedded insulation layer is disposed under the source and/or drain diffusion regions and/or the gate electrode, and thus the capacitance between the source/drain diffusion region and/or the gate electrode and the substrate can be suppressed or eliminated, which in turn can reduce power consumption and increase the speed of the semiconductor device.

Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele verschiedene Vorteile bieten können.It should be understood that not all advantages have necessarily been discussed herein, that no particular advantage is required for all embodiments or examples, and that other embodiments or examples may provide different advantages.

Nach einem Aspekt dieser Erfindung wird in einem Verfahren des Herstellens einer Halbleitervorrichtung, die einen Feldeffekt-Transistor (FET) umfasst, eine Opferregion in einem Substrat gebildet und eine Finnenstruktur wird durch Strukturieren des Substrats und der Opferregion gebildet. Ein Raum wird durch mindestens teilweises Ätzen der Opferregion gebildet. Eine Isolationsisolierungsschicht befindet sich über dem Substrat und eine eingebettete Isolierungsschicht wird durch Füllen des Raums mit einem Isolierungsmaterial gebildet, und eine Gatestruktur und eine Source-/Drain-Region werden gebildet. In einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird die Opferregion durch eine Ionenimplantierungsoperation gebildet. In einer oder mehreren der vorhergehenden und folgenden Ausführungsformen werden Arsenionen durch die Ionenimplantierungsoperation implantiert. In einer oder mehreren der vorherigen und folgenden Ausführungsformen liegt eine Dosismenge in der Ionenimplantierungsoperation in einem Bereich von 5 × 1013 Ionen/cm2 bis 5 × 1015 Ionen/cm2. In einer oder mehreren der vorherigen und folgenden Ausführungsformen liegt eine Beschleunigungsspannung in der Ionenimplantierungsoperation in einem Bereich von 0,5 keV bis 10 keV. In einer oder mehreren der vorherigen und folgenden Ausführungsformen umfasst das mindestens teilweise Ätzen der Opferregion eine Trockenätzoperation unter Verwendung von chlorhaltigem Gas. In einer oder mehreren der vorherigen und folgenden Ausführungsformen befindet sich die eingebettete Isolierungsschicht unter einer oberen Fläche der Isolationsisolierungsschicht. In einer oder mehreren der vorherigen und folgenden Ausführungsformen umfasst das mindestens teilweise Ätzen der Opferregion eine Nassätzoperation unter Verwendung einer wässrigen Lösung von Tetramethylammoniumhydroxid (TMAH). In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist die eingebettete Isolierungsschicht mit der Isolationsisolierungsschicht verbunden. In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist ein Luftabstandhalter in der eingebetteten Isolierungsschicht gebildet. In einer oder mehreren der vorherigen und folgenden Ausführungsformen wird der Luftabstandhalter vollständig durch ein Isolierungsmaterial der eingebetteten Isolierungsschicht umschlossen. In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist eine verunreinigungshaltige Region, die eine Verunreinigung mit einer Menge umfasst, die höher als das Substrat ist, zwischen dem Raum und dem Substrat angeordnet.According to one aspect of this invention, in a method of manufacturing a semiconductor device including a field-effect transistor (FET), a sacrificial region is formed in a substrate, and a fin structure is formed by patterning the substrate and the sacrificial region. A space is formed by at least partially etching the sacrificial region. An insulating insulating layer is located over the substrate, and an embedded insulating layer is formed by filling the space with an insulating material, and a gate structure and a source/drain region are formed. In one or more of the preceding and following embodiments, the sacrificial region is formed by an ion implantation operation. In one or more of the preceding and following embodiments, arsenic ions are implanted by the ion implantation operation. In one or more of the preceding and following embodiments, a dose amount in the ion implantation operation is in a range from 5 × 10 13 ions/cm 2 to 5 × 10 15 ions/cm 2 . In one or more of the preceding and following embodiments, an acceleration voltage in the ion implantation operation is in a range of 0.5 keV to 10 keV. In one or more of the preceding and following embodiments, the at least partial etching of the sacrificial region comprises a dry etching operation using chlorine-containing gas. In one or more of the preceding and following embodiments, the embedded insulation layer is located below an upper surface of the insulation layer. In one or more of the preceding and following embodiments, the at least partial etching of the sacrificial region comprises a wet etching operation using an aqueous solution of tetramethylammonium hydroxide (TMAH). In one or more of the preceding and following embodiments, the embedded insulation layer is connected to the insulation layer. In one or more of the preceding and following embodiments, an air spacer is formed in the embedded insulation layer. In one or more of the preceding and following embodiments, the air spacer is completely enclosed by an insulation material of the embedded insulation layer. In one or more of the preceding and following embodiments, a contaminant-containing region comprising a contaminant in an amount higher than the substrate is disposed between the space and the substrate.

Nach einem anderen Aspekt dieser Offenbarung wird in einem Verfahren des Herstellens einer Halbleitervorrichtung, die einen FET umfasst, eine Opferregion in einem Substrat gebildet, erste epitaktische Halbleiterschichten und zweite epitaktische Halbleiterschichten werden abwechselnd über dem Substrat gebildet, um eine gestapelte Schicht zu bilden, und eine Finnenstruktur wird durch Strukturieren der gestapelten Schicht, der Opferregion und eines Abschnitts des Substrats gebildet. Ein Raum wird durch mindestens teilweises Ätzen der Opferregion gebildet, eine Isolationsisolierungsschicht wird über dem Substrat gebildet und eine eingebettete Isolierungsschicht füllt den Raum mit einem Isolierungsmaterial, eine Dummygatestruktur und eine Source-/Drain-Region werden gebildet, die Dummygatestruktur wird entfernt, um einen Gateraum zu bilden, die ersten Halbleiterschichten werden in dem Gateraum entfernt und eine Metallgatestruktur wird über den zweiten Halbleiterschichten in dem Gateraum gebildet.. In einer oder mehreren der vorhergehenden und folgenden Ausführungsformen wird die Opferregion durch eine Ionenimplantierungsoperation gebildet. In einer oder mehreren der vorherigen und folgenden Ausführungsformen liegt eine Verunreinigungsmenge der Opferregion in einem Bereich von 1 × 1019 Atomen/cm3 bis 5 × 1021 Atomen/cm3. In einer oder mehreren der vorherigen und folgenden Ausführungsformen liegt eine Dicke der epitaktischen Halbleiterschicht in einem Bereich von 5 nm bis 100 nm. In einer oder mehreren der vorherigen und folgenden Ausführungsformen umfasst die eingebettete Isolierungsschicht einen Luftabstandhalter, und eine Breite des Luftabstandhalters variiert entlang der ersten Richtung in der Draufsicht. In einer oder mehreren der vorherigen und folgenden Ausführungsformen umfasst die eingebettete Isolierungsschicht einen Luftabstandhalter und der Luftabstandhalter ist unterbrochen und verläuft entlang der ersten Richtung der Draufsicht unter der Source-/Drain-Region.According to another aspect of this disclosure, in a method of manufacturing a semiconductor device including an FET, a sacrificial region is formed in a substrate, first epitaxial semiconductor layers and second epitaxial semiconductor layers are alternately formed over the substrate to form a stacked layer, and a fin structure is formed by patterning the stacked layer, the sacrificial region, and a portion of the substrate. A space is formed by at least partially etching the sacrificial region, an isolation insulating layer is formed over the substrate, and an embedded insulating layer fills the space with an insulating material, a dummy gate structure and a source/drain region are formed, the dummy gate structure is removed to form a gate space, the first semiconductor layers are removed in the gate space, and a metal gate structure is formed over the second semiconductor layers in the gate space. In one or more of the preceding and following embodiments, the sacrificial region is formed by an ion implantation operation. In one or more of the preceding and following embodiments, an impurity amount of the sacrificial region is in a range from 1 × 10 19 atoms/cm 3 to 5 × 10 21 atoms/cm 3 . In one or more of the preceding and following embodiments, a thickness of the epitaxial semiconductor layer is in a range from 5 nm to 100 nm. In one or more of the preceding and following embodiments, the embedded insulating layer includes an air spacer, and a width of the air spacer varies along the first direction in the plan view. In one or more of the preceding and following embodiments, the embedded insulating layer includes an air spacer, and the air spacer is discontinuous and extends along the first direction in the plan view below the source/drain region.

Nach einem anderen Aspekt dieser Offenbarung umfasst eine Halbleitervorrichtung einen FinFET. Der FinFET umfasst eine Halbleiterfinnenstruktur, die über einer unteren Finnenstruktur angeordnet ist, die über einem Substrat bereitgestellt ist, eine Isolationsisolierungsschicht, die über dem Substrat angeordnet ist, eine Gatedielektrikumschicht, die über einer Kanalregion der Halbleiterfinnenstrukturen angeordnet ist, eine Gateelektrode, die über der Gatedielektrikumschicht angeordnet ist, eine Source und ein Drain, die an die Kanalregion angrenzend angeordnet sind, und eine eingebettete Isolierungsschicht, die zwischen einem Boden der Finnenstruktur und einer Oberseite der unteren Finnenstruktur angeordnet ist, und fortlaufend aus einem selben Material wie die Isolationsisolierungsschicht hergestellt ist. In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist die eingebettete Isolierungsschicht fortlaufend unter der Kanalregion und einer Source-/Drain-Region der Finnenstruktur angeordnet. In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist ein Luftabstandhalter in der eingebetteten Isolierungsschicht gebildet. In einer oder mehreren der vorherigen und folgenden Ausführungsformen wird der Luftabstandhalter vollständig durch ein Isolierungsmaterial der Isolationsisolierungsschicht eingebettet. In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist eine verunreinigungshaltige Region, die eine Verunreinigung mit einer Menge umfasst, die höher als die untere Finnenstruktur ist, zwischen der eingebetteten Isolierungsschicht und der unteren Finnenstruktur angeordnet.According to another aspect of this disclosure, a semiconductor device comprises a FinFET. The FinFET includes a semiconductor fin structure disposed over a bottom fin structure provided over a substrate, an isolation insulating layer disposed over the substrate, a gate dielectric layer disposed over a channel region of the semiconductor fin structures, a gate electrode disposed over the gate dielectric layer, a source and a drain disposed adjacent to the channel region, and an embedded insulation layer disposed between a bottom of the fin structure and a top of the bottom fin structure and continuously made of a same material as the isolation insulating layer. In one or more of the preceding and following embodiments, the embedded insulation layer is continuously disposed under the channel region and a source/drain region of the fin structure. In one or more of the preceding and following embodiments, an air spacer is formed in the embedded insulation layer. In one or more of the preceding and following embodiments, the air spacer is completely embedded by an insulating material of the isolation insulating layer. In one or more of the preceding and following embodiments, an impurity-containing region comprising an impurity in an amount higher than the lower fin structure is disposed between the embedded insulation layer and the lower fin structure.

Nach einem anderen Aspekt dieser Offenbarung umfasst eine Halbleitervorrichtung Halbleiterdrähte, die über einer unteren Finnenstruktur angeordnet sind, die über einem Substrat bereitgestellt ist, eine Isolationsisolierungsschicht, die über dem Substrat bereitgestellt ist, eine Gatedielektrikumschicht, die sich um eine Kanalregion jedes der Halbleiterdrähte wickelt, eine Gateelektrode, die über der Gatedielektrikumschicht angeordnet ist, eine Source und ein Drain, die an die Kanalregion angrenzend angeordnet sind, und eine eingebettete Isolierungsschicht, die unter den Halbleiterdrähten angeordnet ist, und fortlaufend aus demselben Material hergestellt ist wie die Isolationsisolierungsschicht. In einer oder mehreren der vorherigen und folgenden Ausführungsformen ist ein Luftabstandhalter in der eingebetteten Isolierungsschicht gebildet. Eine verunreinigungshaltige Region, die eine Verunreinigung mit einer Menge umfasst, die höher als die untere Finnenstruktur ist, ist zwischen der eingebetteten Isolierungsschicht und der unteren Finnenstruktur angeordnet.According to another aspect of this disclosure, a semiconductor device includes semiconductor wires arranged over a bottom fin structure provided over a substrate, an isolation insulating layer provided over the substrate, a gate dielectric layer wrapping around a channel region of each of the semiconductor wires, a gate electrode arranged over the gate dielectric layer, a source and a drain arranged adjacent to the channel region, and an embedded insulation layer arranged beneath the semiconductor wires and continuously made of the same material as the isolation insulating layer. In one or more of the preceding and following embodiments, an air spacer is formed in the embedded insulation layer. An impurity-containing region comprising an impurity in an amount higher than the bottom fin structure is arranged between the embedded insulation layer and the bottom fin structure.

Claims (17)

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend einen Feldeffekttransistor, im Folgenden FET genannt, das Verfahren umfassend: Bilden einer Opferregion (20, 212) in einem Substrat (10, 200, 210, 310); Bilden einer Finnenstruktur (220, 225, 235, 315) durch Strukturieren des Substrats (10, 200, 210, 310) und der Opferregion (20, 212); Bilden eines Raums (100) durch mindestens teilweises Ätzen der Opferregion (20, 212), wobei eine verunreinigungshaltige Region, die eine Verunreinigung mit einer Menge umfasst, die höher als das Substrat (10, 200, 210, 310) ist, zwischen dem Raum (100) und dem Substrat (10, 200, 210, 310) angeordnet ist; Bilden einer Isolationsisolierungsschicht (30, 230, 330) über dem Substrat (10, 200, 210, 310) und einer eingebetteten Isolierungsschicht (270, 300) durch Füllen des Raums (100) mit einem Isolierungsmaterial; und Bilden einer Gatestruktur (44) und einer Source-/Drain-Region.A method for manufacturing a semiconductor device comprising a field effect transistor, hereinafter referred to as FET, the method comprising: Forming a sacrificial region (20, 212) in a substrate (10, 200, 210, 310); Forming a fin structure (220, 225, 235, 315) by patterning the substrate (10, 200, 210, 310) and the sacrificial region (20, 212); Forming a space (100) by at least partially etching the sacrificial region (20, 212), wherein an impurity-containing region comprising an impurity in an amount higher than the substrate (10, 200, 210, 310) is arranged between the space (100) and the substrate (10, 200, 210, 310); Forming an insulating layer (30, 230, 330) over the substrate (10, 200, 210, 310) and an embedded insulating layer (270, 300) by filling the space (100) with an insulating material; and forming a gate structure (44) and a source/drain region. Verfahren nach Anspruch 1, wobei die Opferregion (20, 212) durch eine Ionenimplantierungsoperation (19) gebildet wird.Procedure according to Claim 1 , wherein the sacrificial region (20, 212) is formed by an ion implantation operation (19). Verfahren nach Anspruch 2, wobei Ionen aus Arsen durch die Ionenimplantierungsoperation (19) implantiert werden.Procedure according to Claim 2 , wherein ions of arsenic are implanted by the ion implantation operation (19). Verfahren nach Anspruch 2 oder 3, wobei eine Dosismenge in der Ionenimplantierungsoperation (19) in einem Bereich von 5 × 1013 Ionen/cm2 bis 5 × 1015 Ionen/cm2 liegt.Procedure according to Claim 2 or 3 , wherein a dose amount in the ion implantation operation (19) is in a range of 5 × 10 13 ions/cm 2 to 5 × 10 15 ions/cm 2 . Verfahren nach einem der Ansprüche 2 bis 4, wobei eine Beschleunigungsspannung in der Ionenimplantierungsoperation (19) in einem Bereich von 0,5 keV bis 10 keV liegt.Method according to one of the Claims 2 until 4 , wherein an acceleration voltage in the ion implantation operation (19) is in a range of 0.5 keV to 10 keV. Verfahren nach einem der vorhergehenden Ansprüche, wobei das mindestens teilweise Ätzen der Opferregion (20, 212) eine Trockenätzoperation unter Verwendung von chlorhaltigem Gas umfasst.A method according to any one of the preceding claims, wherein the at least partial etching of the sacrificial region (20, 212) comprises a dry etching operation using chlorine-containing gas. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich die eingebettete Isolierungsschicht (270, 300) unter einer oberen Fläche der Isolationsisolierungsschicht (30, 230, 330) befindet.A method according to any one of the preceding claims, wherein the embedded insulation layer (270, 300) is located below an upper surface of the insulation layer (30, 230, 330). Verfahren nach einem der Ansprüche 1 bis 5 und 7, wobei das mindestens teilweise Ätzen der Opferregion (20, 212) eine Nassätzoperation unter Verwendung einer wässrigen Lösung von Tetramethylammoniumhydroxid umfasstMethod according to one of the Claims 1 until 5 and 7 , wherein the at least partial etching of the sacrificial region (20, 212) comprises a wet etching operation using an aqueous solution of tetramethylammonium hydroxide Verfahren nach einem der vorhergehenden Ansprüche, wobei die eingebettete Isolierungsschicht (270, 300) mit der Isolationsisolierungsschicht (30, 230, 330) verbunden ist.Method according to one of the preceding claims, wherein the embedded insulation layer (270, 300) is connected to the insulation insulation layer (30, 230, 330). Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Luftabstandhalter (110, 110A-D, 232, 302) in der eingebetteten Isolierungsschicht (270, 300) gebildet ist.A method according to any one of the preceding claims, wherein an air spacer (110, 110A-D, 232, 302) is formed in the embedded insulation layer (270, 300). Verfahren nach Anspruch 10, wobei der Luftabstandhalter (110, 110A-D, 232, 302) vollständig durch ein Isolierungsmaterial der eingebetteten Isolierungsschicht (270, 300) umschlossen ist.Procedure according to Claim 10 , wherein the air spacer (110, 110A-D, 232, 302) is completely enclosed by an insulating material of the embedded insulating layer (270, 300). Halbleitervorrichtung, umfassend einen Fin-FET, umfassend: eine Halbleiterfinnenstruktur, die über einer unteren Finnenstruktur (201, 220, 315) angeordnet ist, die über einem Substrat (10, 200, 210, 310) bereitgestellt ist; eine Isolationsisolierungsschicht (30, 230, 330), die über dem Substrat (10, 200, 210, 310) angeordnet ist; eine Gatedielektrikumschicht (42, 223, 342), die über einer Kanalregion (12) der Halbleiterfinnenstrukturen angeordnet ist; eine Gateelektrode (44), die über der Gatedielektrikumschicht (42, 223, 342) angeordnet ist; eine Source und ein Drain, die an die Kanalregion (12) angrenzend angeordnet sind; und eine eingebettete Isolierungsschicht (270, 300), die zwischen einem Boden der Halbleiterfinnenstruktur (220, 225, 235) und einer Oberseite der unteren Finnenstruktur (201, 220, 315) angeordnet ist und fortlaufend aus einem selben Material wie die Isolationsisolierungsschicht (30, 230, 330) hergestellt ist, wobei eine verunreinigungshaltige Region, die eine Verunreinigung in einer Menge umfasst, die höher als die untere Finnenstruktur (201, 220, 315) ist, zwischen der eingebetteten Isolierschicht (270, 300) und der unteren Finnenstruktur (201, 220, 315) angeordnet ist.A semiconductor device comprising a fin-FET, comprising: a semiconductor fin structure disposed over a lower fin structure (201, 220, 315) provided over a substrate (10, 200, 210, 310); an isolation layer (30, 230, 330) disposed over the substrate (10, 200, 210, 310); a gate dielectric layer (42, 223, 342) disposed over a channel region (12) of the semiconductor fin structures; a gate electrode (44) disposed over the gate dielectric layer (42, 223, 342); a source and a drain disposed adjacent to the channel region (12); and an embedded insulation layer (270, 300) disposed between a bottom of the semiconductor fin structure (220, 225, 235) and a top of the lower fin structure (201, 220, 315) and continuously made of a same material as the insulation layer (30, 230, 330), wherein an impurity-containing region comprising an impurity in an amount higher than the lower fin structure (201, 220, 315) is disposed between the embedded insulation layer (270, 300) and the lower fin structure (201, 220, 315). Halbleitervorrichtung nach Anspruch 12, wobei die eingebettete Isolierungsschicht (270, 300) fortlaufend unter der Kanalregion (12) und einer Source-/Drain-Region der Finnenstruktur (220, 225, 235) angeordnet ist.Semiconductor device according to Claim 12 , wherein the embedded insulation layer (270, 300) is continuously arranged under the channel region (12) and a source/drain region of the fin structure (220, 225, 235). Halbleitervorrichtung nach Anspruch 12 oder 13, wobei ein Luftabstandhalter (110, 110A-D, 232, 302) in der eingebetteten Isolierungsschicht (270, 300) gebildet ist.Semiconductor device according to Claim 12 or 13 wherein an air spacer (110, 110A-D, 232, 302) is formed in the embedded insulation layer (270, 300). Halbleitervorrichtung nach Anspruch 14, wobei der Luftabstandhalter (110, 110A-D, 232, 302) vollständig durch ein Isolierungsmaterial der eingebetteten Isolierungsschicht (270, 300) umschlossen ist.Semiconductor device according to Claim 14 , wherein the air spacer (110, 110A-D, 232, 302) is completely enclosed by an insulating material of the embedded insulating layer (270, 300). Halbleitervorrichtung, umfassend einen Fin-FET, umfassend: Halbleiterdrähte, die über einer unteren Finnenstruktur (201, 220, 315) angeordnet sind, die über einem Substrat (10, 200, 210, 310) bereitgestellt ist; eine Isolationsisolierungsschicht (30, 230, 330), die über dem Substrat (10, 200, 210, 310) angeordnet ist; eine Gatedielektrikumschicht (42, 223, 342), die sich um eine Kanalregion (12) jedes der Halbleiterdrähte wickelt; eine Gateelektrode (44), die über der Gatedielektrikumschicht (42, 223, 342) angeordnet ist; eine Source und ein Drain, die an die Kanalregion (12) angrenzend angeordnet sind; und eine eingebettete Isolierungsschicht (270, 300), die unter den Halbleiterdrähten angeordnet ist und fortlaufend aus einem selben Material hergestellt ist wie die Isolationsisolierungsschicht (30, 230, 330), wobei eine verunreinigungshaltige Region, die eine Verunreinigung in einer Menge umfasst, die höher als die untere Finnenstruktur (201, 220, 315) ist, zwischen der eingebetteten Isolierungsschicht (270, 300) und der unteren Finnenstruktur (201, 220, 315) angeordnet ist.A semiconductor device comprising a fin FET, comprising: semiconductor wires arranged over a lower fin structure (201, 220, 315) arranged over a Substrate (10, 200, 210, 310) is provided; an insulating layer (30, 230, 330) arranged over the substrate (10, 200, 210, 310); a gate dielectric layer (42, 223, 342) wrapping around a channel region (12) of each of the semiconductor wires; a gate electrode (44) arranged over the gate dielectric layer (42, 223, 342); a source and a drain arranged adjacent to the channel region (12); and an embedded insulation layer (270, 300) disposed under the semiconductor wires and continuously made of a same material as the insulation layer (30, 230, 330), wherein an impurity-containing region comprising an impurity in an amount higher than the lower fin structure (201, 220, 315) is disposed between the embedded insulation layer (270, 300) and the lower fin structure (201, 220, 315). Halbleitervorrichtung nach Anspruch 16, wobei ein Luftabstandhalter (110, 110A-D, 232, 302) in der eingebetteten Isolierungsschicht (270, 300) gebildet ist.Semiconductor device according to Claim 16 wherein an air spacer (110, 110A-D, 232, 302) is formed in the embedded insulation layer (270, 300).
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