[go: up one dir, main page]

DE102020114004A1 - BUFFER SWITCHING BETWEEN DIFFERENT VOLTAGE DOMAINS - Google Patents

BUFFER SWITCHING BETWEEN DIFFERENT VOLTAGE DOMAINS Download PDF

Info

Publication number
DE102020114004A1
DE102020114004A1 DE102020114004.5A DE102020114004A DE102020114004A1 DE 102020114004 A1 DE102020114004 A1 DE 102020114004A1 DE 102020114004 A DE102020114004 A DE 102020114004A DE 102020114004 A1 DE102020114004 A1 DE 102020114004A1
Authority
DE
Germany
Prior art keywords
terminal
pmos transistor
input
signal
nmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020114004.5A
Other languages
German (de)
Inventor
Chia-Hui Chen
Wan-Yen Lin
Chia-Jung Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/875,849 external-priority patent/US11171634B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020114004A1 publication Critical patent/DE102020114004A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

Ein Schaltkreis weist einen ersten Inverter und einen zweiten Inverter auf. Der erste Inverter ist mit einem Eingangsanschluss verbunden. Der Eingangsanschluss empfängt ein Eingangssignal, das sich in einer ersten Spannungsdomäne ändert. Der zweite Inverter ist zwischen den ersten Inverter und einen Ausgangsanschluss geschaltet. Der zweite Inverter erzeugt ein Ausgangssignal, das sich in einer zweiten Spannungsdomäne ändert. Der erste Inverter weist einen ersten PMOS-Transistor und einen ersten NMOS-Transistor auf. Der erste PMOS-Transistor wird mit einem ersten Eingangsverfolgungssignal vorgespannt, das aus dem Eingangssignal erzeugt wird. Das erste Eingangsverfolgungssignal ändert sich in einer dritten Spannungsdomäne. Der erste NMOS-Transistor wird mit einem zweiten Eingangsverfolgungssignal vorgespannt, das aus dem Eingangssignal erzeugt wird. Das zweite Eingangsverfolgungssignal ändert sich in der zweiten Spannungsdomäne.A circuit has a first inverter and a second inverter. The first inverter is connected to an input terminal. The input terminal receives an input signal that changes in a first voltage domain. The second inverter is connected between the first inverter and an output terminal. The second inverter generates an output signal that changes in a second voltage domain. The first inverter has a first PMOS transistor and a first NMOS transistor. The first PMOS transistor is biased with a first input tracking signal generated from the input signal. The first input tracking signal changes in a third voltage domain. The first NMOS transistor is biased with a second input tracking signal generated from the input signal. The second input tracking signal changes in the second voltage domain.

Description

Querverweis auf verwandte AnmeldungCross reference to related application

Die vorliegende Anmeldung beansprucht die Priorität der am 8. Juli 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/871.587, die durch Bezugnahme aufgenommen ist.This application claims priority from U.S. provisional patent application filed on July 8, 2019 with file number 62 / 871,587 , which is incorporated by reference.

Hintergrundbackground

Mit dem Aufkommen der Submikrometer-Technologie werden Abmessungen von Kernkomponenten in einem IC-Chip immer kleiner, sodass Geschwindigkeiten und Kosten steigen. Gleichzeitig müssen auch Betriebsspannungen der Kernkomponenten gesenkt werden, um den kleineren Abmessungen, wie etwa dünneren Oxiden und kleineren Abständen, Rechnung zu tragen. Auf einer Leiterplattenebene bewegen sich Signale zu und von den Kernkomponenten an Grenzflächen jedoch noch immer bei herkömmlichen hohen Spannungen für eine Interoperabilität mit anderen Chips und zum Aufrechterhalten der Signalintegrität. Zum Beispiel können Kernkomponenten in dem IC-Chip eine innere Betriebsspannung von 1,0 V haben, und er kann dennoch mit anderen Bauelementen auf einem 2,5-V-Pegel gekoppelt werden. Bei einem solchen IC-Chip muss dessen Eingabepuffer ein externes Signal mit einem größeren Spannungshubbereich in ein internes Signal mit einem kleineren Spannungshubbereich umwandeln.With the advent of submicron technology, the dimensions of core components in an IC chip are getting smaller, so speeds and costs are increasing. At the same time, the operating voltages of the core components must also be lowered in order to take into account the smaller dimensions, such as thinner oxides and smaller spacings. At a board level, however, signals to and from the core components at interfaces still travel at conventional high voltages for interoperability with other chips and for maintaining signal integrity. For example, core components in the IC chip can have an internal operating voltage of 1.0 V and it can still be coupled to other components at a 2.5 V level. With such an IC chip, its input buffer must convert an external signal with a larger voltage swing range into an internal signal with a smaller voltage swing range.

FigurenlisteFigure list

Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

  • 1 ist ein Schaltbild, das eine Eingabepufferschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 2 ist eine Signalwellenform, die ein Eingangssignal in die Eingabepufferschaltung und ein Ausgangssignal, das von der in 1 gezeigten Eingabepufferschaltung erzeugt wird, gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 3A ist ein Signalbeziehungsdiagramm, das eine Beziehung zwischen dem Eingangssignal und einem ersten Eingangsverfolgungssignal gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 3B ist ein Signalbeziehungsdiagramm, das eine Beziehung zwischen dem Eingangssignal und einem zweiten Eingangsverfolgungssignal gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 4A ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal und dem ersten Eingangsverfolgungssignal gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 4B ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal und dem zweiten Eingangsverfolgungssignal gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 4C ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal und einem ersten invertierten Signal gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 4D ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal und einem zweiten invertierten Signal gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 5A ist ein Schaltbild, das eine weitere Struktur der Tracking-high-Schaltung von 1 zeigt.
  • 5B ist ein Schaltbild, das eine weitere Struktur der Tracking-high-Schaltung von 1 zeigt.
  • 6 ist ein Schaltbild, das eine Eingabepufferschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 7 ist eine Signalwellenform, die ein Eingangssignal SIN in die Eingabepufferschaltung und ein Ausgangssignal, das von der Eingabepufferschaltung von 6 erzeugt wird, gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 8 ist ein Schaltbild, das eine Eingabepufferschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 9 ist eine Signalwellenform, die das Eingangssignal SIN in die Eingabepufferschaltung und ein Ausgangssignal, das von der Eingabepufferschaltung von 8 erzeugt wird, gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 10 ist ein Schaltbild, das eine Eingabepufferschaltung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt.
  • 11 ist ein Ablaufdiagramm eines Verfahrens gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung.
Aspects of the present invention can be best understood from the following detailed description in conjunction with the accompanying drawings. It should be noted that, as is common practice in the industry, various elements are not drawn to scale. Rather, for the sake of clarity for the sake of discussion, the dimensions of the various elements can be enlarged or reduced as desired.
  • 1 Figure 13 is a circuit diagram showing an input buffer circuit according to various embodiments of the present invention.
  • 2 is a signal waveform that includes an input signal to the input buffer circuit and an output signal received from the in 1 The input buffer circuit shown is generated in accordance with various embodiments of the present invention.
  • 3A Figure 13 is a signal relationship diagram showing a relationship between the input signal and a first input trace signal according to various embodiments of the present invention.
  • 3B Figure 13 is a signal relationship diagram showing a relationship between the input signal and a second input trace signal according to various embodiments of the present invention.
  • 4A Figure 13 is a signal waveform showing a relationship between the input signal and the first input tracking signal according to various embodiments of the present invention.
  • 4B Figure 13 is a signal waveform showing a relationship between the input signal and the second input tracking signal according to various embodiments of the present invention.
  • 4C Figure 13 is a signal waveform showing a relationship between the input signal and a first inverted signal according to various embodiments of the present invention.
  • 4D Figure 13 is a signal waveform showing a relationship between the input signal and a second inverted signal according to various embodiments of the present invention.
  • 5A is a circuit diagram showing another structure of the tracking high circuit of 1 shows.
  • 5B is a circuit diagram showing another structure of the tracking high circuit of 1 shows.
  • 6th Figure 13 is a circuit diagram showing an input buffer circuit according to various embodiments of the present invention.
  • 7th FIG. 13 is a signal waveform that includes an input signal SIN to the input buffer circuit and an output signal from the input buffer circuit of FIG 6th is generated, according to various embodiments of the present invention.
  • 8th Figure 13 is a circuit diagram showing an input buffer circuit according to various embodiments of the present invention.
  • 9 FIG. 13 is a signal waveform that includes the input signal SIN to the input buffer circuit and an output signal received from the input buffer circuit of FIG 8th is generated, according to various embodiments of the present invention.
  • 10 Figure 13 is a circuit diagram showing an input buffer circuit according to various embodiments of the present invention.
  • 11 Figure 3 is a flow diagram of a method in accordance with various embodiments of the present invention.

Detaillierte BeschreibungDetailed description

Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.The description below provides many different embodiments or examples for implementing various features of the subject matter provided. Specific examples of components and arrangements are described below in order to simplify the present invention. These are of course only examples and are not intended to be limiting. For example, the manufacture of a first element over or on a second element in the description below may include embodiments in which the first and second elements are made in direct contact, and it may also include embodiments in which additional elements are placed between the first and the second element can be manufactured so that the first and second elements are not in direct contact. Furthermore, in the present invention, reference numbers and / or letters may be repeated in the various examples. This repetition is for the sake of simplicity and clarity and does not per se prescribe a relationship between the various embodiments and / or configurations discussed.

Die Begriffe, die in dieser Patentbeschreibung verwendet werden, haben in der Regel ihre üblichen Bedeutungen auf dem Fachgebiet und in dem speziellen Kontext, in dem jeder Begriff verwendet wird. Die Verwendung von Beispielen in dieser Patentbeschreibung, unter anderem von Beispielen für hier erörterte Begriffe, ist nur erläuternd und beschränkt in keiner Weise den Schutzumfang und den Sinn der Beschreibung oder eines erläuterten Begriffs. Ebenso ist die vorliegende Erfindung nicht auf verschiedene Ausführungsformen beschränkt, die in dieser Patentbeschreibung dargelegt sind.The terms used in this specification usually have their usual meanings in the art and in the specific context in which each term is used. The use of examples in this patent specification, including examples of terms discussed herein, is only illustrative and in no way restricts the scope and meaning of the description or an explained term. Likewise, the present invention is not limited to the various embodiments set forth in this specification.

Es versteht sich, dass die Begriffe „erste(r) / erstes“, „zweite(r) / zweites“ usw. hier zum Beschreiben von verschiedenen Elementen verwendet werden können, aber diese Elemente nicht durch diese Begriffe beschränkt werden sollen. Diese Begriffe dienen lediglich zum Unterscheiden eines Elements von einem anderen Element. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und in ähnlicher Weise könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne von dem Schutzumfang der Ausführungsformen abzuweichen. Der hier verwendete Begriff „und/oder“ umfasst sämtliche Kombinationen aus einem oder mehreren der aufgeführten assoziierten Elemente.It should be understood that the terms "first", "second / second", etc., may be used herein to describe various elements, but these elements are not intended to be limited by these terms. These terms are used only to distinguish one element from another element. For example, a first element could be referred to as a second element and similarly a second element could be referred to as a first element without departing from the scope of the embodiments. The term “and / or” used here includes all combinations of one or more of the associated elements listed.

Die hier verwendeten Begriffe „weist auf‟, „umfasst“, „hat“, „enthält“ und dergleichen sind als offen zu verstehen, d. h., sie bedeuten „der/die/das weist auf‟, aber sie sind nicht darauf beschränkt.The terms “has”, “comprises”, “has”, “contains” and the like used here are to be understood as open, i. i.e., they mean “the one who points out”, but they are not limited to that.

In der gesamten Patentbeschreibung bedeutet die Bezugnahme auf „eine Ausführungsform“ oder „einige Ausführungsformen“, dass ein bestimmtes Element, eine bestimmte Struktur, eine bestimmte Implementierung oder eine bestimmte Eigenschaft, die in Zusammenhang mit der einen oder den mehreren Ausführungsformen beschrieben wird, Bestandteil mindestens einer Ausführungsform der vorliegenden Erfindung ist. Somit bezieht sich die Verwendung der Wendungen „bei einer Ausführungsform“ oder „bei einigen Ausführungsformen“ an verschiedenen Stellen in der gesamten Beschreibung nicht unbedingt immer auf ein und dieselbe Ausführungsform. Außerdem können die bestimmten Elemente, Strukturen, Implementierungen oder Eigenschaften in geeigneter Weise in einer oder mehreren Ausführungsformen kombiniert werden.Throughout this specification, reference to “an embodiment” or “some embodiments” means that at least one element, structure, implementation, or characteristic described in connection with the one or more embodiments is an integral part an embodiment of the present invention. Thus, the use of the phrases “in one embodiment” or “in some embodiments” in various places throughout this specification does not necessarily all refer to the same embodiment. In addition, the particular elements, structures, implementations, or properties can be combined as appropriate in one or more embodiments.

1 ist ein Schaltbild, das eine Eingabepufferschaltung 100a gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Bei einigen Ausführungsformen ist die Eingabepufferschaltung 100a zwischen einen Eingangsanschluss No und einen Ausgangsanschluss N2 geschaltet. Die Eingabepufferschaltung 100a ist so konfiguriert, dass sie auf Grund eines Eingangssignals SIN an dem Eingangsanschluss No ein Ausgangssignal SOUT an dem Ausgangsanschluss N2 erzeugt. 1 Fig. 3 is a circuit diagram showing an input buffer circuit 100a according to various embodiments of the present invention. In some embodiments, the input buffer circuit is 100a between an input terminal No and an output terminal N2 switched. The input buffer circuit 100a is configured in such a way that it generates an output signal SOUT at the output connection based on an input signal SIN at the input connection No N2 generated.

In 2 ist eine Signalwellenform, die das Eingangssignal SIN in die Eingabepufferschaltung 100a und das Ausgangssignal SOUT, das von der in 1 gezeigten Eingabepufferschaltung 100a erzeugt wird, gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Zum besseren Verständnis sind in 2 ähnliche Elemente wie bei den Ausführungsformen von 1 mit den gleichen Bezugszahlen bezeichnet.In 2 is a signal waveform that the input signal SIN into the input buffer circuit 100a and the output signal SOUT, which is derived from the in 1 input buffer circuit shown 100a is generated, according to various embodiments of the present invention. For a better understanding, in 2 similar elements to the embodiments of FIG 1 denoted by the same reference numerals.

2 zeigt ein Simulationsergebnis des Ausgangssignals SOUT in Reaktion darauf, dass der Spannungspegel des Eingangssignals SIN von einem negativen Versorgungspegel VSS auf einen ersten positiven Versorgungspegel VDDH steigt und dann von dem ersten positiven Versorgungspegel VDDH wieder auf den negativen Versorgungspegel VSS sinkt. Wie beispielhaft in 2 gezeigt ist, ist das von der Eingabepufferschaltung 100a erzeugte Ausgangssignal SOUT auf logisch „1“ oder auf dem High-Pegel, wenn das Eingangssignal SIN höher als eine Schwellenspannung Vt ist, und das von dem Eingabepufferschaltung 100a erzeugte Ausgangssignal SOUT ist auf logisch „o“ oder auf dem L-Pegel, wenn das Eingangssignal SIN niedriger als die Schwellenspannung Vt ist. Mit anderen Worten, das Ausgangssignal SOUT hat den gleichen Logikpegel wie das Eingangssignal SIN. 2 shows a simulation result of the output signal SOUT in response to the fact that the voltage level of the input signal SIN rises from a negative supply level VSS to a first positive supply level VDDH and then falls again from the first positive supply level VDDH to the negative supply level VSS. As exemplified in 2 shown is that of the input buffer circuit 100a The output signal SOUT generated is at logic "1" or at the high level if the input signal SIN is higher than a threshold voltage Vt, and that from the input buffer circuit 100a The generated output signal SOUT is at logic “o” or at the L level when the input signal SIN is lower than the threshold voltage Vt. In other words, the output signal SOUT has the same logic level as the input signal SIN.

Wie beispielhaft in 1 und in 2 gezeigt ist, laufen das Eingangssignal SIN und das Ausgangssignal SOUT in unterschiedlichen Spannungsdomänen. Bei einigen Ausführungsformen ist das Eingangssignal SIN ein Signal von einer externen Schaltung oder einer Schnittstellenschaltung (in den Figuren nicht dargestellt) auf einem IC-Chip, und das Eingangssignal SIN ändert sich in einer ersten Spannungsdomäne mit einem größeren Spannungsdifferenzfenster von einem negativen Versorgungspegel VSS auf einen ersten positiven Versorgungspegel VDDH. Zum Beispiel ändert sich das Eingangssignal SIN von etwa o V auf etwa 1,8 V. Bei einigen Ausführungsformen ist das Ausgangssignal SOUT ein Signal, das an Kernkomponenten (in den Figuren nicht dargestellt) in einem IC-Chip gesendet wird, wobei sich das Ausgangssignal SOUT in einer zweiten Spannungsdomäne mit einem schmaleren Spannungsdifferenzfenster von dem negativen Versorgungspegel VSS auf den zweiten positiven Versorgungspegel VDDM ändert, der niedriger als der erste positive Versorgungspegel VDDH ist. Zum Beispiel ändert sich das Ausgangssignal SOUT von etwa o V auf etwa 1,2 V.As exemplified in 1 and in 2 is shown, the input signal SIN and the Output signal SOUT in different voltage domains. In some embodiments, the input signal SIN is a signal from an external circuit or an interface circuit (not shown in the figures) on an IC chip, and the input signal SIN changes in a first voltage domain with a larger voltage difference window from a negative supply level VSS to a first positive supply level VDDH. For example, the input signal SIN changes from about oV to about 1.8V. In some embodiments, the output signal SOUT is a signal that is sent to core components (not shown in the figures) in an IC chip, the output signal being SOUT changes in a second voltage domain with a narrower voltage difference window from the negative supply level VSS to the second positive supply level VDDM, which is lower than the first positive supply level VDDH. For example, the output signal SOUT changes from about o V to about 1.2 V.

Bei einigen Ausführungsformen werden die Kernkomponenten mit kleineren Abmessungen implementiert, wie etwa mit dünneren Oxiden und kleineren Abständen, sodass die Kernkomponenten anfällig für eine Übersteuerungsspannung sind und in einer Spannungsdomäne in dem schmaleren Spannungsdifferenzfenster betrieben werden müssen. Bei einigen Ausführungsformen ist die Eingabepufferschaltung 100a so konfiguriert, dass sie das Eingangssignal SIN, das sich in der ersten Spannungsdomäne ändert, in das Ausgangssignal SOUT umwandelt, das sich in der zweiten Spannungsdomäne ändert, um die Kernkomponenten zu schützen, die mit dem Ausgangssignal SOUT angesteuert werden.In some embodiments, the core components are implemented with smaller dimensions, such as thinner oxides and smaller spacings, such that the core components are prone to overdrive voltage and must operate in a voltage domain in the narrower voltage difference window. In some embodiments, the input buffer circuit is 100a configured to convert the input signal SIN, which changes in the first voltage domain, into the output signal SOUT, which changes in the second voltage domain, in order to protect the core components which are driven by the output signal SOUT.

Wie beispielhaft in 1 gezeigt ist, weist die Eingabepufferschaltung 100a einen ersten Inverter 110, einen zweiten Inverter 120, eine Tracking-high-Schaltung 131, eine Tracking-low-Schaltung 132 und eine weitere Tracking-low-Schaltung 134 auf. Bei einigen Ausführungsformen ist der erste Inverter 110 so konfiguriert, dass er ein erstes invertiertes Signal INB1 in Reaktion auf das Eingangssignal SIN erzeugt, und der zweite Inverter 120 ist so konfiguriert, dass er das Ausgangssignal SOUT in Reaktion auf das erste invertierte Signal INB1 erzeugt.As exemplified in 1 shown has the input buffer circuit 100a a first inverter 110 , a second inverter 120 , a tracking high circuit 131 , a tracking low circuit 132 and another tracking low circuit 134 on. In some embodiments, the first is an inverter 110 configured to generate a first inverted signal INB1 in response to the input signal SIN, and the second inverter 120 is configured to generate the output signal SOUT in response to the first inverted signal INB1.

Wie beispielhaft in 1 gezeigt ist, ist die Tracking-high-Schaltung 131 so konfiguriert, dass sie das Eingangssignal SIN in ein erstes Eingangsverfolgungssignal INH umwandelt. Außerdem wird auf 3A Bezug genommen, die ein Signalbeziehungsdiagramm ist, das eine Beziehung zwischen dem Eingangssignal SIN und dem ersten Eingangsverfolgungssignal INH gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Zum besseren Verständnis sind in 3A ähnliche Elemente wie bei den Ausführungsformen der 1 und 2 mit den gleichen Bezugszahlen bezeichnet. Wie in 3A gezeigt ist, dupliziert die Tracking-high-Schaltung 131 das Eingangssignal SIN als das erste Eingangsverfolgungssignal INH, wenn das Eingangssignal SIN über einem Referenzpegel VDDL ist. Wie in 3A gezeigt ist, hält die Tracking-high-Schaltung 131 das erste Eingangsverfolgungssignal INH auf dem Referenzpegel VDDL, wenn das Eingangssignal SIN niedriger als der Referenzpegel VDDL ist. Mit anderen Worten, in Reaktion darauf, dass sich das Eingangssignal SIN in der ersten Spannungsdomäne (von VSS bis VDDH) ändert, erzeugt die Tracking-high-Schaltung 131 das erste Eingangsverfolgungssignal INH, das sich in einer dritten Spannungsdomäne (von VDDL bis VDDH) ändert.As exemplified in 1 shown is the tracking high circuit 131 configured to convert the input signal SIN into a first input tracking signal INH. It will also be on 3A Reference is made to this, which is a signal relationship diagram showing a relationship between the input signal SIN and the first input tracking signal INH according to various embodiments of the present invention. For a better understanding, in 3A similar elements as in the embodiments of 1 and 2 denoted by the same reference numerals. As in 3A shown duplicates the tracking high circuit 131 the input signal SIN as the first input tracking signal INH when the input signal SIN is above a reference level VDDL. As in 3A shown holds the tracking high circuit 131 the first input tracking signal INH at the reference level VDDL when the input signal SIN is lower than the reference level VDDL. In other words, in response to the input signal SIN changing in the first voltage domain (from VSS to VDDH), the tracking high circuit generates 131 the first input tracking signal INH that changes in a third voltage domain (from VDDL to VDDH).

Bei einigen Ausführungsformen ist der Referenzpegel VDDL ein Spannungspegel zwischen dem negativen Versorgungspegel VSS und dem zweiten positiven Versorgungspegel VDDM. Bei einigen Ausführungsformen kann der Referenzpegel VDDL so konfiguriert sein, dass er gleich dem ersten positiven Versorgungspegel VDDH minus dem zweiten positiven Versorgungspegel VDDM ist. Zum Beispiel ist der Referenzpegel VDDL so konfiguriert, dass er etwa 0,6 V beträgt, wenn der erste positive Versorgungspegel VDDH etwa 1,8 V beträgt und der zweite positive Versorgungspegel VDDM etwa 1,2 V beträgt.In some embodiments, the reference level VDDL is a voltage level between the negative supply level VSS and the second positive supply level VDDM. In some embodiments, the reference level VDDL can be configured to be equal to the first positive supply level VDDH minus the second positive supply level VDDM. For example, the reference level VDDL is configured to be about 0.6V when the first positive supply level VDDH is about 1.8V and the second positive supply level VDDM is about 1.2V.

Wie beispielhaft in 1 gezeigt ist, ist die Tracking-low-Schaltung 132 so konfiguriert, dass sie das Eingangssignal SIN in ein zweites Eingangsverfolgungssignal INL umwandelt. Außerdem wird auf 3B Bezug genommen, die ein Signalbeziehungsdiagramm ist, das eine Beziehung zwischen dem Eingangssignal SIN und dem zweiten Eingangsverfolgungssignal INL gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Zum besseren Verständnis sind in 3B ähnliche Elemente wie bei den Ausführungsformen von 3A mit den gleichen Bezugszahlen bezeichnet. Wie in 3B gezeigt ist, dupliziert die Tracking-low-Schaltung 132 das Eingangssignal SIN als das zweite Eingangsverfolgungssignal INL, wenn das Eingangssignal SIN unter dem zweiten positiven Versorgungspegel VDDM ist. Wie in 3B gezeigt ist, hält die Tracking-low-Schaltung 132 das zweite Eingangsverfolgungssignal INL auf dem zweiten positiven Versorgungspegel VDDM, wenn das Eingangssignal SIN höher als der zweite positive Versorgungspegel VDDM ist. Mit anderen Worten, in Reaktion darauf, dass sich das Eingangssignal SIN in der ersten Spannungsdomäne (von VSS bis VDDH) ändert, erzeugt die Tracking-low-Schaltung 132 das zweite Eingangsverfolgungssignal INL, das sich in der zweiten Spannungsdomäne (von VSS bis VDDM) ändert.As exemplified in 1 shown is the tracking low circuit 132 configured to convert the input signal SIN to a second input tracking signal INL. It will also be on 3B Reference, which is a signal relationship diagram showing a relationship between the input signal SIN and the second input tracking signal INL according to various embodiments of the present invention. For a better understanding, in 3B similar elements to the embodiments of FIG 3A denoted by the same reference numerals. As in 3B shown duplicates the tracking low circuit 132 the input signal SIN as the second input tracking signal INL when the input signal SIN is below the second positive supply level VDDM. As in 3B shown holds the tracking low circuit 132 the second input tracking signal INL at the second positive supply level VDDM when the input signal SIN is higher than the second positive supply level VDDM. In other words, in response to the input signal SIN changing in the first voltage domain (from VSS to VDDH), the tracking low circuit generates 132 the second input tracking signal INL, which changes in the second voltage domain (from VSS to VDDM).

Wie beispielhaft in 1 gezeigt ist, weist bei einigen Ausführungsformen der erste Inverter 110 fünf Transistoren auf, die zwischen dem ersten positiven Versorgungspegel VDDH und dem negativen Versorgungspegel VSS in Reihe geschaltet sind. Bei den in 1 gezeigten Ausführungsformen weist der erste Inverter 110 drei PMOS-Transistoren MP1 bis MP3 und zwei NMOS-Transistoren MN1 und MN2 auf.As exemplified in 1 As shown, in some embodiments the first inverter 110 five transistors which are connected in series between the first positive supply level VDDH and the negative supply level VSS. The in 1 The first inverter has shown embodiments 110 three PMOS transistors MP1 to MP3 and two NMOS transistors MN1 and MN2.

Wie beispielhaft in 1 gezeigt ist, ist bei einigen Ausführungsformen ein Source-Anschluss des PMOS-Transistors MP2 mit dem ersten positiven Versorgungspegel VDDH verbunden. Ein Gate-Anschluss des PMOS-Transistors MP2 wird mit dem Referenzpegel VDDL vorgespannt. Da der Referenzpegel VDDL niedriger als der erste positive Versorgungspegel VDDH ist, wird der PMOS-Transistor MP2 normal eingeschaltet. Ein Drain-Anschluss des PMOS-Transistors MP2 ist mit einem Source-Anschluss des PMOS-Transistors MP1 verbunden. Ein Source-Anschluss des PMOS-Transistors MP1 ist mit dem Drain-Anschluss des PMOS-Transistors MP2 verbunden. Ein Gate-Anschluss des PMOS-Transistors MP1 wird mit dem ersten Eingangsverfolgungssignal INH vorgespannt, das sich in der dritten Spannungsdomäne ändert. Ein Drain-Anschluss des PMOS-Transistors MP1 ist mit einem Source-Anschluss des PMOS-Transistors MP3 verbunden. Ein Gate-Anschluss des PMOS-Transistors MP3 wird mit dem Referenzpegel VDDL vorgespannt. Ein Drain-Anschluss des PMOS-Transistors MP3 ist mit einem ersten Knoten N1 verbunden.As exemplified in 1 In some embodiments, a source terminal of the PMOS transistor MP2 is connected to the first positive supply level VDDH. A gate terminal of the PMOS transistor MP2 is biased with the reference level VDDL. Since the reference level VDDL is lower than the first positive supply level VDDH, the PMOS transistor MP2 is normally turned on. A drain terminal of the PMOS transistor MP2 is connected to a source terminal of the PMOS transistor MP1. A source connection of the PMOS transistor MP1 is connected to the drain connection of the PMOS transistor MP2. A gate terminal of the PMOS transistor MP1 is biased with the first input tracking signal INH which changes in the third voltage domain. A drain terminal of the PMOS transistor MP1 is connected to a source terminal of the PMOS transistor MP3. A gate terminal of the PMOS transistor MP3 is biased with the reference level VDDL. A drain connection of the PMOS transistor MP3 is connected to a first node N1 connected.

Die PMOS-Transistoren MP1 bis MP3 sind so konfiguriert, dass sie einen Spannungspegel des ersten invertierten Signals INB1 an dem ersten Knoten N1 (d. h., dem Ausgangsknoten des ersten Inverters 110) in Reaktion auf ein erstes Eingangsverfolgungssignal INH auf High bringen.The PMOS transistors MP1 to MP3 are configured to have a voltage level of the first inverted signal INB1 at the first node N1 (ie, the output node of the first inverter 110 ) bring INH high in response to a first input tracking signal.

Kommen wir nun zu den 4A bis 4D. 4A ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal SIN und dem ersten Eingangsverfolgungssignal INH gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. 4B ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal SIN und dem zweiten Eingangsverfolgungssignal INL gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. 4C ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal SIN und dem ersten invertierten Signal INB1 gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. 4D ist eine Signalwellenform, die eine Beziehung zwischen dem Eingangssignal SIN und einem zweiten invertierten Signal INB2 gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Zum besseren Verständnis sind in den 4A bis 4D ähnliche Elemente wie bei den Ausführungsformen der 1 und 2 mit den gleichen Bezugszahlen bezeichnet.Now we come to the 4A to 4D . 4A Fig. 13 is a signal waveform showing a relationship between the input signal SIN and the first input tracking signal INH according to various embodiments of the present invention. 4B Figure 13 is a signal waveform showing a relationship between the input signal SIN and the second input tracking signal INL according to various embodiments of the present invention. 4C Figure 13 is a signal waveform showing a relationship between the input signal SIN and the first inverted signal INB1 according to various embodiments of the present invention. 4D Figure 13 is a signal waveform showing a relationship between the input signal SIN and a second inverted signal INB2 according to various embodiments of the present invention. For a better understanding, the 4A to 4D similar elements as in the embodiments of 1 and 2 denoted by the same reference numerals.

Wie in den 4A und 4C gezeigt ist, ist, wenn das Eingangssignal SIN niedriger als die Schwellenspannung Vt ist, das erste Eingangsverfolgungssignal INH entsprechend niedriger als die Schwellenspannung Vt und es schaltet den PMOS-Transistor MP1 ein. Dementsprechend wird auch der PMOS-Transistor MP3 eingeschaltet (MP2 wird ebenfalls eingeschaltet), sodass das invertierte Signal INB1 auf den ersten positiven Versorgungspegel VDDH (auf High) gebracht wird.As in the 4A and 4C as shown, when the input signal SIN is lower than the threshold voltage Vt, the first input tracking signal INH is correspondingly lower than the threshold voltage Vt and turns on the PMOS transistor MP1. Accordingly, the PMOS transistor MP3 is also switched on (MP2 is also switched on), so that the inverted signal INB1 is brought to the first positive supply level VDDH (to high).

Es ist zu beachten, dass Anschlüsse der PMOS-Transistoren MP1 bis MP3 in der dritten Spannungsdomäne (von VDDL bis VDDH) betrieben werden. Ein drittes Spannungsdifferenzfenster (VDDH - VDDL) der dritten Spannungsdomäne ist kleiner als das erste Spannungsdifferenzfenster (VDDH - VSS) der ersten Spannungsdomäne. Wenn zum Beispiel VDDH = 1,8 V ist, VDDL = 0,6 V ist und VSS = 0 V ist, ist das dritte Spannungsdifferenzfenster mit 1,2 V kleiner als das erste Spannungsdifferenzfenster mit 1,8 V. Da in diesem Fall die Anschlüsse der PMOS-Transistoren MP1 bis MP3 in der dritten Spannungsdomäne betrieben werden, können die PMOS-Transistoren MP1 bis MP3 in dem ersten Inverter 110 mit kleiner dimensionierten Transistoren mit einer relativ niedrigeren Spannungstoleranz (im Vergleich zu Transistoren, die in der ersten Spannungsdomäne mit einem größeren Spannungsdifferenzfenster betrieben werden) implementiert werden, und die kleiner dimensionierten PMOS-Transistoren MP1 bis MP3 können mit niedrigeren Leckströmen und einem niedrigeren Energieverbrauch arbeiten.It should be noted that connections of the PMOS transistors MP1 to MP3 are operated in the third voltage domain (from VDDL to VDDH). A third voltage difference window (VDDH - VDDL) of the third voltage domain is smaller than the first voltage difference window (VDDH - VSS) of the first voltage domain. For example, if VDDH = 1.8 V, VDDL = 0.6 V and VSS = 0 V, the third voltage difference window of 1.2 V is smaller than the first voltage difference window of 1.8 V. In this case, the Terminals of the PMOS transistors MP1 to MP3 are operated in the third voltage domain, the PMOS transistors MP1 to MP3 in the first inverter 110 with smaller-sized transistors with a relatively lower voltage tolerance (compared to transistors that are operated in the first voltage domain with a larger voltage difference window), and the smaller-sized PMOS transistors MP1 to MP3 can operate with lower leakage currents and lower energy consumption.

Wie beispielhaft in 1 gezeigt ist, ist ein Drain-Anschluss des NMOS-Transistors MN2 mit dem ersten Knoten N1 verbunden. Ein Gate-Anschluss des NMOS-Transistors MN2 wird mit dem positiven Versorgungspegel VDDM vorgespannt. Ein Source-Anschluss des NMOS-Transistors MN2 ist mit einem Drain-Anschluss des NMOS-Transistors N1 verbunden. Ein Gate-Anschluss des NMOS-Transistors N1 wird mit dem zweiten Eingangsverfolgungssignal INL vorgespannt, das von der zweiten Tracking-low-Schaltung 132 aus dem Eingangssignal erzeugt wird. Ein Source-Anschluss des NMOS-Transistors N1 ist mit dem negativen Versorgungspegel VSS gekoppelt.As exemplified in 1 is shown is a drain of the NMOS transistor MN2 with the first node N1 connected. A gate terminal of the NMOS transistor MN2 is biased with the positive supply level VDDM. A source connection of the NMOS transistor MN2 is connected to a drain connection of the NMOS transistor N1 connected. A gate connection of the NMOS transistor N1 is biased with the second input tracking signal INL generated by the second tracking low circuit 132 is generated from the input signal. A source connection of the NMOS transistor N1 is coupled to the negative supply level VSS.

Die NMOS-Transistoren MN1 und MN2 sind so konfiguriert, dass sie den Spannungspegel des ersten invertierten Signals INB1 an dem ersten Knoten N1 in Reaktion auf ein zweites Eingangsverfolgungssignal INL auf Low bringen.The NMOS transistors MN1 and MN2 are configured to change the voltage level of the first inverted signal INB1 at the first node N1 Bring INL low in response to a second input tracking signal.

Wie in den 4A und 4C gezeigt ist, ist, wenn das Eingangssignal SIN höher als die Schwellenspannung Vt ist, das zweite Eingangsverfolgungssignal INL entsprechend höher als die Schwellenspannung Vt und es schaltet den NMOS-Transistor MN1 ein. Dementsprechend wird auch der NMOS-Transistor MN2 eingeschaltet, sodass das invertierte Signal INB1 auf den negativen Versorgungspegel VSS (auf Low) gebracht wird.As in the 4A and 4C as shown, when the input signal SIN is higher than the threshold voltage Vt, the second input tracking signal INL is correspondingly higher than the threshold voltage Vt and it switches the NMOS transistor MN1 a. Accordingly, the NMOS transistor MN2 is also switched on, so that the inverted signal INB1 is brought to the negative supply level VSS (low).

Es ist zu beachten, dass Anschlüsse der NMOS-Transistoren MN1 und MN2 in der zweiten Spannungsdomäne (von VSS bis VDDM) betrieben werden. Ein zweites Spannungsdifferenzfenster (VDDM - VSS) der zweiten Spannungsdomäne ist kleiner als das erste Spannungsdifferenzfenster (VDDH - VSS) der ersten Spannungsdomäne. Wenn zum Beispiel VDDH = 1,8 V ist, VDDM = 1,2 V ist und VSS = 0 V ist, ist das zweite Spannungsdifferenzfenster mit 1,2 V kleiner als das erste Spannungsdifferenzfenster mit 1,8 V. Bei einigen Ausführungsformen kann das zweite Spannungsdifferenzfenster (VDDM - VSS) im Wesentlichen gleich dem dritten Spannungsdifferenzfenster (VDDH - VDDL) sein, wie vorstehend dargelegt worden ist. Da in diesem Fall die Anschlüsse der NMOS-Transistoren MN1 und MN2 in der zweiten Spannungsdomäne betrieben werden, können die NMOS-Transistoren MN1 und MN2 in dem ersten Inverter 110 mit kleiner dimensionierten Transistoren mit einer relativ niedrigeren Spannungstoleranz (im Vergleich zu Transistoren, die in der ersten Spannungsdomäne mit einem größeren Spannungsdifferenzfenster betrieben werden) implementiert werden, und die kleiner dimensionierten NMOS-Transistoren MN1 und MN2 können mit niedrigeren Leckströmen und einem niedrigeren Energieverbrauch arbeiten.It should be noted that connections of the NMOS transistors MN1 and MN2 are operated in the second voltage domain (from VSS to VDDM). A second voltage difference window (VDDM - VSS) of the second voltage domain is smaller than the first voltage difference window (VDDH - VSS) of the first voltage domain. For example, if VDDH = 1.8 V, VDDM = 1.2 V, and VSS = 0 V, then the second voltage difference window of 1.2 V is smaller than the first voltage difference window of 1.8 V. In some embodiments, this may second voltage difference window (VDDM - VSS) can be substantially equal to the third voltage difference window (VDDH - VDDL), as set out above. In this case, since the terminals of the NMOS transistors MN1 and MN2 are operated in the second voltage domain, the NMOS transistors MN1 and MN2 can be operated in the first inverter 110 with smaller-sized transistors with a relatively lower voltage tolerance (compared to transistors that are operated in the first voltage domain with a larger voltage difference window), and the smaller-sized NMOS transistors MN1 and MN2 can operate with lower leakage currents and lower energy consumption.

Wenn in einigen Beispielen die Pull-up-Transistoren (z. B. MP1 bis MP3) und die Pull-down-Transistoren (z. B. MN1 und MN2) mit dem gleichen Eingangsverfolgungssignal angesteuert werden, wie etwa mit dem zweiten Eingangsverfolgungssignal INL, das sich in der zweiten Spannungsdomäne (von VSS bis VDDM) ändert, werden Vorspannungen für die Pull-up-Transistoren (z. B. MP1 bis MP3) und die Pull-down-Transistoren (z. B. MN1 und MN2) in einen niedrigeren Spannungsbereich (von VSS bis VDDM) verschoben. Es ist nicht ideal, diese Vorspannungen auf den niedrigeren Spannungsbereich zu verschieben, da es wünschenswert ist, dass die Schwellenspannung Vt der Eingabepufferschaltung 100a etwa ein mittlerer Pegel zwischen VSS und VDDH des Eingangssignals SIN ist. Um die Verschiebung der Vorspannungen auf den niedrigeren Spannungsbereich zu kompensieren und die Schwellenspannung Vt aufrechtzuerhalten, müssen die Größen der Pull-up-Transistoren (z. B. MP1 bis MP3) größer als die der Pull-down-Transistoren (z. B. MN1 und MN2) sein, damit die Pull-up-Transistoren (z. B. MP1 bis MP3) in einem breiteren Spannungsdifferenzfenster von VSS bis VDDH betrieben werden können. Bei einigen Ausführungsformen kann ein Verhältnis zwischen einer Größe des Pull-up-Transistors (MP1 bis MP3) und einer Größe des Pull-down-Transistors (z. B. MN1 und MN2) 50 : 1 bis 100 : 1 erreichen. Es ist schwierig, die PMOS-Transistoren und die NMOS-Transistoren auf einem Schaltungslayout mit einer solchen großen Größendifferenz zu implementieren. Mit anderen Worten, der erste Inverter kann ein angemessenes Größenverhältnis zwischen PMOS-Transistoren und NMOS-Transistoren haben.In some examples, if the pull-up transistors (e.g. MP1 to MP3) and the pull-down transistors (e.g. MN1 and MN2) are driven with the same input tracking signal, such as the second input tracking signal INL, that changes in the second voltage domain (from VSS to VDDM) become bias voltages for the pull-up transistors (e.g. MP1 to MP3) and the pull-down transistors (e.g. MN1 and MN2) into one shifted to lower voltage range (from VSS to VDDM). It is not ideal to move these bias voltages to the lower voltage range because it is desirable that the threshold voltage Vt of the input buffer circuit 100a is approximately an intermediate level between VSS and VDDH of the input signal SIN. In order to compensate for the shift in the bias voltages to the lower voltage range and to maintain the threshold voltage Vt, the sizes of the pull-up transistors (e.g. MP1 to MP3) must be larger than those of the pull-down transistors (e.g. MN1 and MN2) so that the pull-up transistors (e.g. MP1 to MP3) can be operated in a wider voltage difference window from VSS to VDDH. In some embodiments, a ratio between a size of the pull-up transistor (MP1 to MP3) and a size of the pull-down transistor (e.g., MN1 and MN2) can reach 50: 1 to 100: 1. It is difficult to implement the PMOS transistors and the NMOS transistors on a circuit layout with such a large difference in size. In other words, the first inverter can have an appropriate size ratio between PMOS transistors and NMOS transistors.

Wie beispielhaft in 1 gezeigt ist, decken das erste Eingangsverfolgungssignal INH für die Pull-up-Transistoren (z. B. MP1 bis MP3) und das zweite Eingangsverfolgungssignal INL für die Pull-down-Transistoren (z. B. MN1 und MN2) den gesamten Spannungsbereich (von VSS bis VDDH) des Eingangssignals SIN ab, da die Pull-up-Transistoren (z. B. MP1 bis MP3) und die Pull-down-Transistoren (z. B. MN1 und MN2) mit unterschiedlichen Eingangsverfolgungssignalen INH und INL angesteuert werden. Bei einigen Ausführungsformen braucht die Eingabepufferschaltung 100a von 1 die Verschiebung der Vorspannungen nicht zu kompensieren, sodass die Größen der Pull-up-Transistoren (z. B. MP1 bis MP3) denen der Pull-down-Transistoren (z. B. MN1 und MN2) ähnlich sein können. Bei einigen Ausführungsformen kann ein Verhältnis zwischen einer Größe des Pull-up-Transistors (MP1 bis MP3) und einer Größe des Pull-down-Transistors (z. B. MN1 und MN2) 1: 1,2 : 1 oder 3 : 2 betragen. Es ist einfacher, die PMOS-Transistoren und die NMOS-Transistoren auf einem Schaltungslayout mit ähnlichen Größen zu implementieren.As exemplified in 1 as shown, the first input trace signal INH for the pull-up transistors (e.g. MP1 to MP3) and the second input trace signal INL for the pull-down transistors (e.g. MN1 and MN2) cover the entire voltage range (from VSS to VDDH) of the input signal SIN, since the pull-up transistors (e.g. MP1 to MP3) and the pull-down transistors (e.g. MN1 and MN2) are driven with different input tracking signals INH and INL. In some embodiments, the input buffer circuit needs 100a of 1 not to compensate for the bias shift, so the sizes of the pull-up transistors (e.g. MP1 to MP3) may be similar to those of the pull-down transistors (e.g. MN1 and MN2). In some embodiments, a ratio between a size of the pull-up transistor (MP1 to MP3) and a size of the pull-down transistor (e.g. MN1 and MN2) may be 1: 1.2: 1 or 3: 2 . It is easier to implement the PMOS transistors and the NMOS transistors on a circuit layout with similar sizes.

Es ist zu beachten, dass die vorgenannten Spannungswerte des Eingangssignals SIN (von etwa o V bis etwa 1,8 V) und des Ausgangssignals SOUT (von etwa o V bis etwa 1,2 V) nur der Erläuterung dienen. Die Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann der zweite positive Versorgungspegel VDDM gleich einer oder höher als eine Hälfte des ersten positiven Versorgungspegels VDDH sein. Wenn zum Beispiel der erste positive Versorgungspegel VDDH auf 3,6 V eingestellt wird, kann der zweite positive Versorgungspegel VDDM gleich oder höher als 1,8 V sein. Wenn der zweite positive Versorgungspegel VDDM kleiner als eine Hälfte des ersten positiven Versorgungspegels VDDH ist, können das erste Eingangsverfolgungssignal INH und das zweite Eingangsverfolgungssignal INL nicht den gesamten Spannungsbereich (von VSS bis VDDH) des Eingangssignals SIN abdecken.It should be noted that the aforementioned voltage values of the input signal SIN (from approx. 0 V to approx. 1.8 V) and of the output signal SOUT (from approx. 0 V to approx. 1.2 V) serve only for explanation. The invention is not limited to this. In some embodiments, the second positive supply level VDDM may be equal to or greater than one half of the first positive supply level VDDH. For example, if the first positive supply level VDDH is set to 3.6V, the second positive supply level VDDM may be equal to or higher than 1.8V. If the second positive supply level VDDM is less than one half of the first positive supply level VDDH, the first input tracking signal INH and the second input tracking signal INL cannot cover the entire voltage range (from VSS to VDDH) of the input signal SIN.

Wie in den 1 und 4C gezeigt ist, kann das erste invertierte Signal INB1 an dem ersten Knoten N1 von den PMOS-Transistoren MP1 bis MP3 auf den ersten positiven Versorgungspegel VDDH (auf High) gebracht werden oder kann von den NMOS-Transistoren MN1 und MN2 auf den negativen Versorgungspegel VSS (auf Low) gebracht werden, sodass sich das erste invertierte Signal INB1 in der ersten Spannungsdomäne ändert.As in the 1 and 4C shown, the first inverted signal INB1 at the first node N1 can be brought to the first positive supply level VDDH (to high) by the PMOS transistors MP1 to MP3 or can be brought to the negative supply level VSS (to low) by the NMOS transistors MN1 and MN2, so that the first inverted signal INB1 in of the first voltage domain changes.

Wie in den 1, 4C und 4D gezeigt ist, wird das erste invertierte Signal INB1 von der Tracking-low-Schaltung 134 in das zweite invertierte Signal INB2 umgewandelt, das sich in der zweiten Spannungsdomäne ändert. Das Verhalten der Tracking-low-Schaltung 134 ist dem der vorgenannten Tracking-low-Schaltung 132 ähnlich, und die Beziehung zwischen dem ersten invertierten Signal INB1 und dem zweiten invertierten Signal INB2 ist der Beziehung zwischen dem Eingangssignal SIN und dem zweiten Eingangsverfolgungssignal INL ähnlich, die in 3B gezeigt ist. Wie in den 4C und 4D gezeigt ist, dupliziert die Tracking-high-Schaltung 131 das erste invertierte Signal INB1 als das zweite invertierte Signal INB2, wenn das erste invertierte Signal INB1 unter dem zweiten positiven Versorgungspegel VDDM ist. Wie in den 4C und 4D gezeigt ist, hält die Tracking-high-Schaltung 131 das zweite invertierte Signal INB2 auf dem zweiten positiven Versorgungspegel VDDM, wenn das erste invertierte Signal INB1 höher als der zweite positive Versorgungspegel VDDM ist. Mit anderen Worten, entsprechend dem ersten invertierten Signal INB1, das sich in der ersten Spannungsdomäne (von VSS bis VDDH) ändert, erzeugt die Tracking-high-Schaltung 131 das zweite invertierte Signal INB2, das sich in der zweiten Spannungsdomäne (von VSS bis VDDM) ändert.As in the 1 , 4C and 4D as shown, the first inverted signal INB1 from the tracking low circuit becomes 134 converted to the second inverted signal INB2 which changes in the second voltage domain. The behavior of the tracking low circuit 134 is that of the aforementioned tracking low circuit 132 and the relationship between the first inverted signal INB1 and the second inverted signal INB2 is similar to the relationship between the input signal SIN and the second input tracking signal INL shown in FIG 3B is shown. As in the 4C and 4D shown duplicates the tracking high circuit 131 the first inverted signal INB1 as the second inverted signal INB2 when the first inverted signal INB1 is below the second positive supply level VDDM. As in the 4C and 4D shown holds the tracking high circuit 131 the second inverted signal INB2 at the second positive supply level VDDM when the first inverted signal INB1 is higher than the second positive supply level VDDM. In other words, according to the first inverted signal INB1 that changes in the first voltage domain (from VSS to VDDH), the tracking high circuit generates 131 the second inverted signal INB2 which changes in the second voltage domain (from VSS to VDDM).

Wie in den 1, 2 und 4D gezeigt ist, ist der zweite Inverter 120 so konfiguriert, dass er das zweite invertierte Signal INB2 in der zweiten Spannungsdomäne in das Ausgangssignal SOUT (das in 2 gezeigt ist) ebenfalls in der zweiten Spannungsdomäne invertiert. Bei einigen Ausführungsformen ist der zweite Inverter 120 so konfiguriert, dass er Signale in der gleichen Spannungsdomäne invertiert, sodass der zweite Inverter 120 mit einem CMOS-Inverter implementiert werden kann.As in the 1 , 2 and 4D shown is the second inverter 120 configured to convert the second inverted signal INB2 in the second voltage domain into the output signal SOUT (the one in 2 is shown) also inverted in the second voltage domain. In some embodiments, the second is an inverter 120 configured to invert signals in the same voltage domain, so the second inverter 120 can be implemented with a CMOS inverter.

Bei den Ausführungsformen, die in 1 gezeigt sind, weist die Tracking-high-Schaltung 131 zwei PMOS-Transistoren MP4 und MP5 auf. Ein Source-Anschluss des PMOS-Transistors MP4 ist mit dem Gate-Anschluss des PMOS-Transistors MP1 verbunden. Ein Gate-Anschluss des PMOS-Transistors MP4 ist mit dem Eingangsanschluss No verbunden. Ein Drain-Anschluss des PMOS-Transistors MP4 ist mit dem Referenzpegel VDDL verbunden. Ein Source-Anschluss des PMOS-Transistors MP5 ist mit dem Gate-Anschluss des PMOS-Transistors MP1 verbunden. Ein Gate-Anschluss des PMOS-Transistors MP5 ist mit dem Referenzpegel VDDL verbunden. Ein Drain-Anschluss des PMOS-Transistors MP5 ist mit dem Eingangsanschluss No verbunden. Wenn das Eingangssignal SIN High ist, wird der PMOS-Transistor MP4 ausgeschaltet und der PMOS-Transistor MP5 wird eingeschaltet, um das Eingangssignal SIN als das erste Eingangsverfolgungssignal INH zu duplizieren. Wenn das Eingangssignal SIN Low ist, wird der PMOS-Transistor MP4 eingeschaltet und er bringt das erste Eingangsverfolgungssignal INH auf den Referenzpegel VDDL (auf Low).In the embodiments described in 1 shown shows the tracking high circuit 131 two PMOS transistors MP4 and MP5. A source terminal of the PMOS transistor MP4 is connected to the gate terminal of the PMOS transistor MP1. A gate terminal of the PMOS transistor MP4 is connected to the input terminal No. A drain connection of the PMOS transistor MP4 is connected to the reference level VDDL. A source connection of the PMOS transistor MP5 is connected to the gate connection of the PMOS transistor MP1. A gate connection of the PMOS transistor MP5 is connected to the reference level VDDL. A drain terminal of the PMOS transistor MP5 is connected to the input terminal No. When the input signal SIN is high, the PMOS transistor MP4 is turned off and the PMOS transistor MP5 is turned on to duplicate the input signal SIN as the first input tracking signal INH. When the input signal SIN is low, the PMOS transistor MP4 is turned on and it brings the first input tracking signal INH to the reference level VDDL (low).

Bei den in 1 gezeigten Ausführungsformen weist die Tracking-low-Schaltung 132 zwei NMOS-Transistoren MN3 und MN4 auf. Ein Source-Anschluss des NMOS-Transistors MN3 ist mit dem zweiten positiven Versorgungspegel VDDM verbunden. Ein Gate-Anschluss des NMOS-Transistors MN3 ist mit dem Eingangsanschluss No verbunden. Ein Drain-Anschluss des NMOS-Transistors MN3 ist mit dem Gate-Anschluss des NMOS-Transistors N1 verbunden. Ein Source-Anschluss des NMOS-Transistors MN4 ist mit dem Gate-Anschluss des NMOS-Transistors N1 verbunden. Ein Gate-Anschluss des NMOS-Transistors MN4 ist mit dem zweiten positiven Versorgungspegel VDDM verbunden. Ein Drain-Anschluss des NMOS-Transistors MN4 ist mit einem Eingangsanschluss No verbunden. Wenn das Eingangssignal SIN Low ist, wird der NMOS-Transistor MN3 ausgeschaltet und der NMOS-Transistor MN4 wird eingeschaltet, um das Eingangssignal SIN als das zweite Eingangsverfolgungssignal INL zu duplizieren. Wenn das Eingangssignal SIN High ist, wird der NMOS-Transistor MN3 eingeschaltet und er hält das zweite Eingangsverfolgungssignal INL auf dem zweiten positiven Versorgungspegel VDDM. Bei einigen Ausführungsformen ist die Struktur der Tracking-low-Schaltung 134 der Struktur der Tracking-low-Schaltung 132 ähnlich.The in 1 The embodiments shown has the tracking low circuit 132 two NMOS transistors MN3 and MN4. A source connection of the NMOS transistor MN3 is connected to the second positive supply level VDDM. A gate terminal of the NMOS transistor MN3 is connected to the input terminal No. A drain connection of the NMOS transistor MN3 is connected to the gate connection of the NMOS transistor N1 connected. A source connection of the NMOS transistor MN4 is connected to the gate connection of the NMOS transistor N1 connected. A gate connection of the NMOS transistor MN4 is connected to the second positive supply level VDDM. A drain terminal of the NMOS transistor MN4 is connected to an input terminal No. When the input signal SIN is low, the NMOS transistor MN3 is turned off and the NMOS transistor MN4 is turned on to duplicate the input signal SIN as the second input tracking signal INL. When the input signal SIN is high, the NMOS transistor MN3 is turned on and it holds the second input tracking signal INL at the second positive supply level VDDM. In some embodiments, the structure is the tracking low circuit 134 the structure of the tracking low circuit 132 similar.

Es ist zu beachten, dass die Tracking-high-Schaltung 131 und die Tracking-low-Schaltungen 132 und 134 nicht auf die in 1 gezeigten Strukturen beschränkt sind. Kommen wir nun zu den 5A und 5B. 5A ist ein Schaltbild, das eine weitere Struktur der Tracking-high-Schaltung 131 von 1 zeigt. 5B ist ein Schaltbild, das eine weitere Struktur der Tracking-high-Schaltung 131 von 1 zeigt. Zum besseren Verständnis sind in den 5A und 5B ähnliche Elemente wie bei den Ausführungsformen von 1 mit den gleichen Bezugszahlen bezeichnet.It should be noted that the tracking circuit is high 131 and the tracking low circuits 132 and 134 not on the in 1 structures shown are limited. Now we come to the 5A and 5B . 5A is a circuit diagram showing another structure of the tracking high circuit 131 of 1 shows. 5B is a circuit diagram showing another structure of the tracking high circuit 131 of 1 shows. For a better understanding, the 5A and 5B similar elements to the embodiments of FIG 1 denoted by the same reference numerals.

Bei den Ausführungsformen, die in 5A gezeigt sind, weist die Tracking-high-Schaltung 131 einen PMOS-Transistor MP4a und einen Widerstand R1 auf. Ein Source-Anschluss des PMOS-Transistors MP4a ist mit dem Gate-Anschluss des PMOS-Transistors MP1 (siehe 1) zum Ausgeben des ersten Eingangsverfolgungssignals INH verbunden. Ein Gate-Anschluss des PMOS-Transistors MP4a ist mit dem Eingangsanschluss No (siehe 1) zum Empfangen des Eingangssignals SIN verbunden. Ein Drain-Anschluss des PMOS-Transistors MP4 ist mit dem Referenzpegel VDDL verbunden. Ein erster Anschluss des Widerstands R1 ist mit dem ersten positiven Versorgungspegel VDDH verbunden. Ein zweiter Anschluss eines Widerstands R2 ist mit dem Gate-Anschluss des PMOS-Transistors MP1 (siehe 1) zum Ausgeben des ersten Eingangsverfolgungssignals INH verbunden. Die Struktur der Tracking-high-Schaltung 131 von 5A erzeugt das erste Eingangsverfolgungssignal INH in Reaktion auf das Eingangssignal SIN, das der in 3A gezeigten Beziehung ähnlich ist.In the embodiments described in 5A shown shows the tracking high circuit 131 a PMOS transistor MP4a and a resistor R1 on. A source connection of the PMOS transistor MP4a is connected to the gate connection of the PMOS transistor MP1 (see 1 ) for outputting the first input tracking signal INH. A gate connection of the PMOS transistor MP4a is connected to the input connection No (see 1 ) connected to receive the input signal SIN. A drain connection of the PMOS transistor MP4 is connected to the reference level VDDL. A first connection of the resistor R1 is connected to the first positive supply level VDDH. A second Connection of a resistor R2 is connected to the gate connection of the PMOS transistor MP1 (see 1 ) for outputting the first input tracking signal INH. The structure of the tracking high circuit 131 of 5A generates the first input tracking signal INH in response to the input signal SIN that the in 3A relationship shown is similar.

Bei den Ausführungsformen, die in 5B gezeigt sind, weist die Tracking-low-Schaltung 132 einen NMOS-Transistor MN3a und einen Widerstand R2 auf. Ein Source-Anschluss des NMOS-Transistors MN3a ist mit dem Gate-Anschluss des NMOS-Transistors N1 (siehe 1) zum Ausgeben des zweiten Eingangsverfolgungssignals INL verbunden. Ein Gate-Anschluss des NMOS-Transistors MN3a ist mit dem Eingangsanschluss No (siehe 1) zum Empfangen des Eingangssignals SIN verbunden. Ein Drain-Anschluss des NMOS-Transistors MN3a ist mit dem zweiten positiven Versorgungspegel VDDM verbunden. Ein erster Anschluss des Widerstands R2 ist mit dem Gate-Anschluss des NMOS-Transistors N1 (siehe 1) zum Ausgeben des zweiten Eingangsverfolgungssignals INL verbunden. Ein zweiter Anschluss des Widerstands R2 ist mit dem negativen Versorgungspegel VSS verbunden. Die Struktur der Tracking-low-Schaltung 132 von 5B erzeugt das zweite Eingangsverfolgungssignal INL in Reaktion auf das Eingangssignal SIN, das der in 3A gezeigten Beziehung ähnlich ist.In the embodiments described in 5B shown shows the tracking low circuit 132 an NMOS transistor MN3a and a resistor R2 on. A source connection of the NMOS transistor MN3a is connected to the gate connection of the NMOS transistor N1 (please refer 1 ) for outputting the second input tracking signal INL. A gate connection of the NMOS transistor MN3a is connected to the input connection No (see 1 ) connected to receive the input signal SIN. A drain connection of the NMOS transistor MN3a is connected to the second positive supply level VDDM. A first connection of the resistor R2 is to the gate terminal of the NMOS transistor N1 (please refer 1 ) for outputting the second input tracking signal INL. A second connection of the resistor R2 is connected to the negative supply level VSS. The structure of the tracking low circuit 132 of 5B generates the second input tracking signal INL in response to the input signal SIN that the in 3A relationship shown is similar.

Mit anderen Worten, die Tracking-high-Schaltung 131 und die Tracking-low-Schaltungen 132 und 134 sind nicht auf die in 1 gezeigten Strukturen beschränkt. Es kann jede äquivalente Schaltung, die ein Verfolgungssignal erzeugen kann, das dem Eingangssignal entspricht (siehe die entsprechenden Beziehungen in den 3A und 3B), in der Eingabepufferschaltung 100a verwendet werden.In other words, the tracking high circuit 131 and the tracking low circuits 132 and 134 are not on the in 1 structures shown. Any equivalent circuit capable of generating a tracking signal corresponding to the input signal (see the corresponding relationships in FIGS 3A and 3B) , in the input buffer circuit 100a be used.

Bei einigen Ausführungsformen weist die in 1 gezeigte Eingabepufferschaltung 100a kaskadierte PMOS- und NMOS-Transistoren auf, wobei jeder der PMOS- und NMOS-Transistoren mit Gate-Signalen in geeigneten Spannungsdomänen vorgespannt wird, sodass die PMOS- und NMOS-Transistoren in kleinen Größen mit einem kleineren Standby-Leckstrom hergestellt werden können. Außerdem kann der erste Inverter 110 in der Eingabepufferschaltung 100a ein angemessenes Größenverhältnis zwischen PMOS-Transistoren und NMOS-Transistoren haben. Wie in 2 gezeigt ist, beträgt eine Einschaltdauer des Ausgangssignals SOUT, das von der Eingabepufferschaltung 100a in Reaktion auf das Eingangssignal SIN erzeugt wird, etwa 50 %. Da der erste Inverter 110 den gesamten Spannungsbereich des Eingangssignals SIN detektieren kann, kann die Einschaltdauer des von der Eingabepufferschaltung 100a erzeugten Ausgangssignals SOUT unter unterschiedlichen Prozess-/Spannungs-/Temperatur(PVT)-Bedingungen näher an etwa 50 % (z. B. etwa 40 % bis etwa 60 %) als in dem Fall liegen, dass der erste Inverter 110 mit einem partiellen Spannungsbereich des Eingangssignals SIN vorgespannt wird. Bei den vorstehenden Ausführungsformen ändert die Eingabepufferschaltung 100a den Pegel des Ausgangssignals SOUT in Reaktion auf das Eingangssignal SIN in Bezug zu der Schwellenspannung.In some embodiments, the in 1 input buffer circuit shown 100a cascaded PMOS and NMOS transistors, each of the PMOS and NMOS transistors being biased with gate signals in appropriate voltage domains, so that the PMOS and NMOS transistors can be manufactured in small sizes with a smaller standby leakage current. In addition, the first inverter 110 in the input buffer circuit 100a Have a reasonable size ratio between PMOS transistors and NMOS transistors. As in 2 as shown, a duty cycle of the output signal SOUT from the input buffer circuit is 100a generated in response to the input signal SIN, about 50%. Since the first inverter 110 can detect the entire voltage range of the input signal SIN, the duty cycle of the input buffer circuit 100a generated output signal SOUT under different process / voltage / temperature (PVT) conditions are closer to about 50% (e.g. about 40% to about 60%) than in the case that the first inverter 110 is biased with a partial voltage range of the input signal SIN. In the above embodiments, the input buffer circuit changes 100a the level of the output signal SOUT in response to the input signal SIN with respect to the threshold voltage.

Bei einigen weiteren Ausführungsformen kann die Eingabepufferschaltung eine Schmitt-Trigger-Funktion haben, die unterschiedliche Schwellenspannungen haben kann, und zwar eine für das Eingangssignal SIN von Low auf High, und eine andere für das Eingangssignal SIN von High auf Low.In some further embodiments, the input buffer circuit can have a Schmitt trigger function that can have different threshold voltages, one for the input signal SIN from low to high and another for the input signal SIN from high to low.

Kommen wir nun zu 6. 6 ist ein Schaltbild, das eine Eingabepufferschaltung 100b gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Bei einigen Ausführungsformen ist die Eingabepufferschaltung 100b zwischen einen Eingangsanschluss No und einen Ausgangsanschluss N2 geschaltet. Die Eingabepufferschaltung 100b ist so konfiguriert, dass sie auf Grund eines Eingangssignals SIN an dem Eingangsanschluss No ein Ausgangssignal SOUT an dem Ausgangsanschluss N2 erzeugt. Zum besseren Verständnis sind in 6 ähnliche Elemente wie bei den Ausführungsformen in den 1 und 5B mit den gleichen Bezugszahlen bezeichnet.We come now to 6th . 6th Fig. 3 is a circuit diagram showing an input buffer circuit 100b according to various embodiments of the present invention. In some embodiments, the input buffer circuit is 100b between an input terminal No and an output terminal N2 switched. The input buffer circuit 100b is configured in such a way that it generates an output signal SOUT at the output connection based on an input signal SIN at the input connection No N2 generated. For a better understanding, in 6th similar elements to the embodiments in FIGS 1 and 5B denoted by the same reference numerals.

Im Vergleich zu der Eingabepufferschaltung 100a von 1 weist die Eingabepufferschaltung 100b von 6 weiterhin eine Rückkopplungsschleife 141 auf, die zwischen den Ausgangsanschluss N2 und den ersten Knoten N1 geschaltet ist. Die Rückkopplungsschleife 141 umfasst NMOS-Transistoren MN5 und MN6. Ein Drain-Anschluss des NMOS-Transistors MN5 ist mit dem ersten Knoten N1 verbunden. Ein Gate-Anschluss des NMOS-Transistors MN5 ist mit dem zweiten positiven Versorgungspegel VDDM verbunden. Ein Drain-Anschluss des NMOS-Transistors MN6 ist mit einem Source-Anschluss des NMOS-Transistors MN5 verbunden. Ein Gate-Anschluss des NMOS-Transistors MN6 ist mit dem Ausgangsanschluss N2 verbunden. Ein Source-Anschluss des NMOS-Transistors MN6 ist mit dem negativen Versorgungspegel VSS verbunden. Bei den Ausführungsformen, die in 6 gezeigt sind, ist die Rückkopplungsschleife 141 ein weiterer Pull-down-Pfad in Bezug zu dem ersten Knoten N1 zusätzlich zu den NMOS-Transistoren MN1 und MN2 in dem ersten Inverter 110.Compared to the input buffer circuit 100a of 1 instructs the input buffer circuit 100b of 6th still a feedback loop 141 on that between the output port N2 and the first knot N1 is switched. The feedback loop 141 includes NMOS transistors MN5 and MN6. A drain connection of the NMOS transistor MN5 is connected to the first node N1 connected. A gate connection of the NMOS transistor MN5 is connected to the second positive supply level VDDM. A drain connection of the NMOS transistor MN6 is connected to a source connection of the NMOS transistor MN5. A gate terminal of the NMOS transistor MN6 is connected to the output terminal N2 connected. A source connection of the NMOS transistor MN6 is connected to the negative supply level VSS. In the embodiments described in 6th shown is the feedback loop 141 another pull-down path in relation to the first node N1 in addition to the NMOS transistors MN1 and MN2 in the first inverter 110 .

Kommen wir nun zu 7. 7 ist eine Signalwellenform, die das Eingangssignal SIN in die Eingabepufferschaltung 100b und das Ausgangssignal SOUT, das von der Eingabepufferschaltung 100b von 6 erzeugt wird, gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Zum besseren Verständnis sind in 7 ähnliche Elemente wie bei den Ausführungsformen von 6 mit den gleichen Bezugszahlen bezeichnet.We come now to 7th . 7th is a signal waveform that the input signal SIN into the input buffer circuit 100b and the Output SOUT from the input buffer circuit 100b of 6th is generated, according to various embodiments of the present invention. For a better understanding, in 7th similar elements to the embodiments of FIG 6th denoted by the same reference numerals.

Wie in den 6 und 7 gezeigt ist, ist während eines Übergangs des Eingangssignals SIN von logisch „1“ auf logisch „o“, z. B. von dem ersten positiven Versorgungspegel VDDH auf den negativen Versorgungspegel VSS, das Eingangssignal SIN zunächst auf dem ersten positiven Versorgungspegel VDDH (logisch „1“), das erste invertierte Signal INB1 ist zunächst auf dem negativen Versorgungspegel VSS (logisch „o“), und das Ausgangssignal SOUT ist zunächst auf dem zweiten positiven Versorgungspegel VDDM (logisch „1“). Die NMOS-Transistoren MN1 und MN2 in dem ersten Inverter 110 werden eingeschaltet, um das erste invertierte Signal INB1 an dem ersten Knoten N1 auf Low zu bringen. Außerdem wird das Ausgangssignal SOUT rückgekoppelt, um den NMOS-Transistor MN6 in der Rückkopplungsschleife 141 einzuschalten. Daher werden auch die NMOS-Transistoren MN5 und MN6 eingeschaltet, um den Spannungspegel an dem ersten Knoten N1 auf Low zu bringen.As in the 6th and 7th is shown, is during a transition of the input signal SIN from logic "1" to logic "o", z. B. from the first positive supply level VDDH to the negative supply level VSS, the input signal SIN initially on the first positive supply level VDDH (logical "1"), the first inverted signal INB1 is initially on the negative supply level VSS (logical "o"), and the output signal SOUT is initially at the second positive supply level VDDM (logic “1”). The NMOS transistors MN1 and MN2 in the first inverter 110 are turned on to the first inverted signal INB1 at the first node N1 to bring it to low. In addition, the output signal SOUT is fed back to the NMOS transistor MN6 in the feedback loop 141 turn on. Therefore, the NMOS transistors MN5 and MN6 are also turned on to the voltage level at the first node N1 to bring it to low.

Da es während des allmählichen Übergangs des Eingangssignals SIN von dem ersten positiven Versorgungspegel VDDH auf den negativen Versorgungspegel VSS zwei Pull-down-Pfade (MN1 und MN2 sowie MN5 und MN6) gegenüber nur einem Pull-up-Pfad (MP1 bis MP3) gibt, kippen das erste invertierte Signal INB1 und das Ausgangssignal SOUT später als die ursprüngliche Schwellenspannung Vt. Wie in 7 gezeigt ist, springt das Ausgangssignal SOUT von dem zweiten positiven Versorgungspegel VDDM auf den negativen Versorgungspegel VSS, wenn das Eingangssignal SIN eine niedrige Schwellenspannung Vt- erreicht. In diesem Fall hat die Eingabepufferschaltung 100b eine Schmitt-Trigger-Funktion, die eine Schwellenspannung Vt in Bezug zu dem Eingangssignal SIN von logisch „o“ bis logisch „1“ und eine weitere Schwellenspannung Vt- in Bezug zu dem Eingangssignal SIN von logisch „1“ bis logisch „o“ hat.Since there are two pull-down paths (MN1 and MN2 as well as MN5 and MN6) compared to only one pull-up path (MP1 to MP3) during the gradual transition of the input signal SIN from the first positive supply level VDDH to the negative supply level VSS, The first inverted signal INB1 and the output signal SOUT toggle later than the original threshold voltage Vt. As in 7th is shown, the output signal SOUT jumps from the second positive supply level VDDM to the negative supply level VSS when the input signal SIN reaches a low threshold voltage Vt-. In this case, the input buffer circuit has 100b a Schmitt trigger function which has a threshold voltage Vt in relation to the input signal SIN from logic "o" to logic "1" and a further threshold voltage Vt- in relation to the input signal SIN from logic "1" to logic "o" .

Mit anderen Worten, die Rückkopplungsschleife 141 in der Eingabepufferschaltung 100b wird zum Reduzieren der niedrigen Schwellenspannung Vt- der Eingabepufferschaltung 100b verwendet, wenn sich das Eingangssignal SIN von logisch „1“ auf logisch „0“ ändert.In other words, the feedback loop 141 in the input buffer circuit 100b is used to reduce the low threshold voltage Vt- of the input buffer circuit 100b used when the input signal SIN changes from logical "1" to logical "0".

Bei einigen weiteren Ausführungsformen kann die Eingabepufferschaltung eine Schmitt-Trigger-Funktion auf beiden Seiten einer Schwellenspannung haben, wenn sich das Eingangssignal SIN von logisch „1“ auf logisch „0“ ändert, und auch, wenn sich das Eingangssignal SIN von logisch „0“ auf logisch „1“ ändert. Kommen wir nun zu 8. 8 ist ein Schaltbild, das eine Eingabepufferschaltung 100c gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Bei einigen Ausführungsformen ist die Eingabepufferschaltung 100c zwischen einen Eingangsanschluss No und einen Ausgangsanschluss N2 geschaltet. Die Eingabepufferschaltung 100c ist so konfiguriert, dass sie auf Grund eines Eingangssignals SIN an dem Eingangsanschluss No ein Ausgangssignal SOUT an dem Ausgangsanschluss N2 erzeugt. Zum besseren Verständnis sind in 8 ähnliche Elemente wie bei den Ausführungsformen in den 1 und 6 mit den gleichen Bezugszahlen bezeichnet.In some further embodiments, the input buffer circuit can have a Schmitt trigger function on both sides of a threshold voltage when the input signal SIN changes from logic “1” to logic “0”, and also when the input signal SIN changes from logic “0”. changes to logical "1". We come now to 8th . 8th Fig. 3 is a circuit diagram showing an input buffer circuit 100c according to various embodiments of the present invention. In some embodiments, the input buffer circuit is 100c between an input terminal No and an output terminal N2 switched. The input buffer circuit 100c is configured in such a way that it generates an output signal SOUT at the output connection based on an input signal SIN at the input connection No N2 generated. For a better understanding, in 8th similar elements to the embodiments in FIGS 1 and 6th denoted by the same reference numerals.

Im Vergleich zu der Eingabepufferschaltung 100b von 6 weist die Eingabepufferschaltung 100c von 8 weiterhin eine Tracking-high-Schaltung 133, einen dritten Inverter 150 und eine weitere Rückkopplungsschleife 142 (die von der Rückkopplungsschleife 141 verschieden ist) auf. Bei einigen Ausführungsformen sind Strukturen der Tracking-high-Schaltung 133 denen der Tracking-high-Schaltung 131 ähnlich, die unter Bezugnahme auf 1 oder 5A erörtert worden ist, und das Verhalten der Tracking-high-Schaltung 133 ist dem der Tracking-high-Schaltung 131 ähnlich, die unter Bezugnahme auf die 3A und 4A erörtert worden ist. Daher brauchen die Strukturen und das Verhalten der Tracking-high-Schaltung 133 nicht nochmals erläutert zu werden. Die Tracking-high-Schaltung 133 wird zum Umwandeln des ersten invertierten Signals INB1, das sich in der ersten Spannungsdomäne ändert, in ein drittes invertiertes Signal INBH verwendet, das sich in der dritten Spannungsdomäne ändert. Das dritte invertierte Signal INBH wird von dem dritten Inverter 150 in ein High-Ausgangssignal OUTH umgewandelt, das sich in der dritten Spannungsdomäne ändert. Das High-Ausgangssignal OUTH wird zu der Rückkopplungsschleife 142 rückgekoppelt.Compared to the input buffer circuit 100b of 6th instructs the input buffer circuit 100c of 8th furthermore a tracking high circuit 133, a third inverter 150 and another feedback loop 142 (the one from the feedback loop 141 is different). In some embodiments, structures of the tracking circuit are high 133 those of the tracking high circuit 131 similar to that with reference to 1 or 5A has been discussed and the behavior of tracking high circuit 133 is that of tracking high circuit 131 similar to that with reference to the 3A and 4A has been discussed. Therefore, the structures and behavior of the tracking need high circuit 133 not to be explained again. The tracking high circuit 133 is used to convert the first inverted signal INB1, which changes in the first voltage domain, into a third inverted signal INBH, which changes in the third voltage domain. The third inverted signal INBH is from the third inverter 150 converted into a high output signal OUTH, which changes in the third voltage domain. The high output signal OUTH becomes the feedback loop 142 fed back.

Wie in 8 gezeigt ist, weist die Rückkopplungsschleife 142 PMOS-Transistoren MP6 und MP7 auf. Ein Source-Anschluss des PMOS-Transistors MP6 ist mit dem ersten positiven Versorgungspegel VDDH verbunden. Ein Gate-Anschluss des PMOS-Transistors MP6 ist mit dem dritten Inverter 150 verbunden. Ein Source-Anschluss des PMOS-Transistors MP7 ist mit einem Drain-Anschluss des PMOS-Transistors MP6 verbunden. Ein Gate-Anschluss des PMOS-Transistors MP7 ist mit dem Referenzpegel VDDL verbunden. Ein Drain-Anschluss des PMOS-Transistors MP7 ist mit dem ersten Knoten N1 verbunden.As in 8th shown has the feedback loop 142 PMOS transistors MP6 and MP7. A source connection of the PMOS transistor MP6 is connected to the first positive supply level VDDH. A gate terminal of the PMOS transistor MP6 is connected to the third inverter 150 connected. A source terminal of the PMOS transistor MP7 is connected to a drain terminal of the PMOS transistor MP6. A gate connection of the PMOS transistor MP7 is connected to the reference level VDDL. A drain of the PMOS transistor MP7 is connected to the first node N1 connected.

Bei den Ausführungsformen, die in 8 gezeigt sind, ist die Rückkopplungsschleife 141 ein weiterer Pull-up-Pfad in Bezug zu dem ersten Knoten N1 zusätzlich zu den PMOS-Transistoren MP1 bis MP3 in dem ersten Inverter 110.In the embodiments described in 8th shown is the feedback loop 141 another pull-up path with respect to the first node N1 in addition to the PMOS transistors MP1 to MP3 in the first inverter 110 .

Kommen wir nun zu 9. 9 ist eine Signalwellenform, die das Eingangssignal SIN in die Eingabepufferschaltung 100c und das Ausgangssignal SOUT, das von der Eingabepufferschaltung 100c von 8 erzeugt wird, gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Zum besseren Verständnis sind in 9 ähnliche Elemente wie bei den Ausführungsformen von 8 mit den gleichen Bezugszahlen bezeichnet.We come now to 9 . 9 is a signal waveform that the input signal SIN into the input buffer circuit 100c and the output signal SOUT obtained from the input buffer circuit 100c of 8th is generated, according to various embodiments of the present invention. For a better understanding, in 9 similar elements to the embodiments of FIG 8th denoted by the same reference numerals.

Wie in den 8 und 9 gezeigt ist, ist während eines Übergangs des Eingangssignals SIN von logisch „0“ auf logisch „1“, z. B. von dem negativen Versorgungspegel VSS auf den ersten positiven Versorgungspegel VDDH, das Eingangssignal SIN zunächst auf dem negativen Versorgungspegel VSS (logisch „0“), das erste invertierte Signal INB1 ist zunächst auf dem ersten positiven Versorgungspegel VDDH (logisch „1“), und das Ausgangssignal SOUT ist zunächst auf dem negativen Versorgungspegel VSS (logisch „0“). Die PMOS-Transistoren MP1 bis MP3 in dem ersten Inverter 110 werden eingeschaltet, um das erste invertierte Signal INB1 an dem ersten Knoten N1 auf High zu bringen. Außerdem wird das High-Ausgangssignal OUTH rückgekoppelt, um den PMOS-Transistor MP6 in der Rückkopplungsschleife 142 einzuschalten. Daher werden auch die PMOS-Transistoren MP6 und MP7 eingeschaltet, um den Spannungspegel an dem ersten Knoten N1 auf High zu bringen.As in the 8th and 9 is shown, is during a transition of the input signal SIN from logic "0" to logic "1", z. B. from the negative supply level VSS to the first positive supply level VDDH, the input signal SIN initially on the negative supply level VSS (logic "0"), the first inverted signal INB1 is initially on the first positive supply level VDDH (logic "1"), and the output signal SOUT is initially at the negative supply level VSS (logical "0"). The PMOS transistors MP1 to MP3 in the first inverter 110 are turned on to the first inverted signal INB1 at the first node N1 to get high. In addition, the high output signal OUTH is fed back to the PMOS transistor MP6 in the feedback loop 142 turn on. Therefore, the PMOS transistors MP6 and MP7 are also turned on to the voltage level at the first node N1 to get high.

Da es während des allmählichen Übergangs des Eingangssignals SIN von dem negativen Versorgungspegel VSS auf den ersten positiven Versorgungspegel VDDH zwei Pull-down-Pfade (MP1 bis MP3 und MP6 und MP7) gibt, kippen das erste invertierte Signal INB1 und das Ausgangssignal SOUT später als die ursprüngliche Schwellenspannung Vt. Wie in 7 gezeigt ist, springt das Ausgangssignal SOUT von dem zweiten positiven Versorgungspegel VDDM auf den negativen Versorgungspegel VSS, wenn das Eingangssignal SIN eine hohe Schwellenspannung Vt+ erreicht. In diesem Fall hat die Eingabepufferschaltung 100c eine Schmitt-Trigger-Funktion, die eine hohe Schwellenspannung Vt+ in Bezug zu dem Eingangssignal SIN von logisch „0“ bis logisch „1“ und eine niedrige Schwellenspannung Vt- in Bezug zu dem Eingangssignal SIN von logisch „1“ bis logisch „0“ hat. Die hohe Schwellenspannung Vt+ ist höher als die Schwellenspannung Vt, und die niedrige Schwellenspannung Vt- ist niedriger als die Schwellenspannung Vt.Since there are two pull-down paths (MP1 to MP3 and MP6 and MP7) during the gradual transition of the input signal SIN from the negative supply level VSS to the first positive supply level VDDH, the first inverted signal INB1 and the output signal SOUT toggle later than that original threshold voltage Vt. As in 7th is shown, the output signal SOUT jumps from the second positive supply level VDDM to the negative supply level VSS when the input signal SIN reaches a high threshold voltage Vt +. In this case, the input buffer circuit has 100c a Schmitt trigger function that sets a high threshold voltage Vt + in relation to the input signal SIN from logic "0" to logic "1" and a low threshold voltage Vt- in relation to the input signal SIN from logic "1" to logic "0" Has. The high threshold voltage Vt + is higher than the threshold voltage Vt, and the low threshold voltage Vt- is lower than the threshold voltage Vt.

Mit anderen Worten, die Rückkopplungsschleife 141 in der Eingabepufferschaltung 100b wird zum Reduzieren der niedrigen Schwellenspannung Vt- der Eingabepufferschaltung 100b verwendet, wenn sich das Eingangssignal SIN von logisch „1“ auf logisch „0“ ändert. Außerdem hat die Eingabepufferschaltung 100c eine Schmitt-Trigger-Funktion auf beiden Seiten der Schwellenspannung, wenn sich das Eingangssignal SIN von logisch „1“ auf logisch „0“ ändert, und auch, wenn sich das Eingangssignal SIN von logisch „0“ auf logisch „1“ ändert.In other words, the feedback loop 141 in the input buffer circuit 100b is used to reduce the low threshold voltage Vt- of the input buffer circuit 100b used when the input signal SIN changes from logical "1" to logical "0". In addition, the input buffer circuit has 100c a Schmitt trigger function on both sides of the threshold voltage when the input signal SIN changes from logical "1" to logical "0", and also when the input signal SIN changes from logical "0" to logical "1".

Kommen wir nun zu 10. 10 ist ein Schaltbild, das eine Eingabepufferschaltung 100d gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt. Bei einigen Ausführungsformen ist die Eingabepufferschaltung 100d zwischen einen Eingangsanschluss No und einen Ausgangsanschluss N2 geschaltet. Die Eingabepufferschaltung 100d ist so konfiguriert, dass sie auf Grund eines Eingangssignals SIN an dem Eingangsanschluss No ein Ausgangssignal SOUT an dem Ausgangsanschluss N2 erzeugt. Zum besseren Verständnis sind in 10 ähnliche Elemente wie bei den Ausführungsformen der 1 bis 9 mit den gleichen Bezugszahlen bezeichnet.We come now to 10 . 10 Fig. 3 is a circuit diagram showing an input buffer circuit 100d according to various embodiments of the present invention. In some embodiments, the input buffer circuit is 100d between an input terminal No and an output terminal N2 switched. The input buffer circuit 100d is configured in such a way that it generates an output signal SOUT at the output connection based on an input signal SIN at the input connection No N2 generated. For a better understanding, in 10 similar elements as in the embodiments of 1 to 9 denoted by the same reference numerals.

Bei einigen Ausführungsformen hat die Eingabepufferschaltung 100d von 10 weiterhin eine Eingangsaktivierungsfunktion, die mit einem Aktivierungssignal gesteuert wird. Wenn das Aktivierungssignal High oder logisch „1“ ist, wird die Eingabepufferschaltung 100d aktiviert, um in Reaktion auf das Eingangssignal SIN das Ausgangssignal SOUT zu erzeugen. Wenn hingegen das Aktivierungssignal Low oder logisch „0“ ist, wird die Eingabepufferschaltung 100d deaktiviert und sie reagiert nicht auf das Eingangssignal SIN.In some embodiments, the input buffer circuit has 100d of 10 furthermore an input activation function which is controlled with an activation signal. When the activation signal is high or logic “1”, the input buffer circuit is activated 100d activated to generate the SOUT output signal in response to the SIN input signal. If, on the other hand, the activation signal is low or logic “0”, the input buffer circuit is 100d deactivated and it does not react to the input signal SIN.

Im Vergleich zu der Eingabepufferschaltung 100b von 6 weist die Eingabepufferschaltung 100d von 10 weiterhin einen PMOS-Transistor MP8, einen NMOS-Transistor MN7, einen weiteren NMOS-Transistor MN8 und ein AND-Logikgate 142 auf. Außerdem ist der zweite Inverter 120 in der Eingabepufferschaltung 100d mit einem NOR-Logikinverter implementiert. Der zweite Inverter 120 führt eine NOR-Verknüpfung zwischen dem zweiten invertierten Signal INB2, das sich in der zweiten Spannungsdomäne ändert, und einem invertierten Aktivierungssignal IEB aus, das sich in der zweiten Spannungsdomäne ändert.Compared to the input buffer circuit 100b of 6th instructs the input buffer circuit 100d of 10 furthermore a PMOS transistor MP8, an NMOS transistor MN7, a further NMOS transistor MN8 and an AND logic gate 142 on. Also is the second inverter 120 in the input buffer circuit 100d implemented with a NOR logic inverter. The second inverter 120 performs a NOR operation between the second inverted signal INB2, which changes in the second voltage domain, and an inverted activation signal IEB, which changes in the second voltage domain.

Ein Source-Anschluss des PMOS-Transistors MP8 ist mit dem ersten positiven Versorgungspegel VDDH verbunden. Ein Gate-Anschluss des PMOS-Transistors MP8 ist mit einem ersten Aktivierungssignal IEH in der dritten Spannungsdomäne gekoppelt. Ein Drain-Anschluss des PMOS-Transistors MP8 ist mit dem Source-Anschluss des PMOS-Transistors MP3 verbunden.A source connection of the PMOS transistor MP8 is connected to the first positive supply level VDDH. A gate connection of the PMOS transistor MP8 is coupled to a first activation signal IEH in the third voltage domain. A drain terminal of the PMOS transistor MP8 is connected to the source terminal of the PMOS transistor MP3.

Ein Source-Anschluss des NMOS-Transistors MN7 ist mit dem negativen Versorgungspegel VSS verbunden. Ein Gate-Anschluss des NMOS-Transistors MN7 ist mit einem zweiten Aktivierungssignal IE gekoppelt, das sich in der zweiten Spannungsdomäne ändert. Ein Drain-Anschluss des NMOS-Transistors MN7 ist mit dem Source-Anschluss des NMOS-Transistors MN1 verbunden.A source connection of the NMOS transistor MN7 is connected to the negative supply level VSS connected. A gate connection of the NMOS transistor MN7 is coupled to a second activation signal IE, which changes in the second voltage domain. A drain connection of the NMOS transistor MN7 is connected to the source connection of the NMOS transistor MN1.

Ein Source-Anschluss des NMOS-Transistors MN8 ist mit dem negativen Versorgungspegel VSS verbunden. Ein Gate-Anschluss des NMOS-Transistors MN8 ist mit dem AND-Logikgate 142 verbunden. Ein Drain-Anschluss des NMOS-Transistors MN8 ist mit dem Source-Anschluss des NMOS-Transistors MN6 verbunden.A source connection of the NMOS transistor MN8 is connected to the negative supply level VSS. A gate connection of the NMOS transistor MN8 is connected to the AND logic gate 142 connected. A drain connection of the NMOS transistor MN8 is connected to the source connection of the NMOS transistor MN6.

Das AND-Logikgate 142 ist so konfiguriert, dass es eine logische AND-Verknüpfung zwischen dem zweiten Aktivierungssignal IE, das sich in der zweiten Spannungsdomäne ändert, und einem Schmitt-Trigger-Aktivierungssignal ST ausführt, das sich in der zweiten Spannungsdomäne ändert.The AND logic gate 142 is configured to perform a logical AND operation between the second activation signal IE, which changes in the second voltage domain, and a Schmitt trigger activation signal ST, which changes in the second voltage domain.

Wenn die Eingangsaktivierungsfunktion eingeschaltet ist und die Schmitt-Trigger-Funktion eingeschaltet ist, sind das erste Aktivierungssignal IEH und das zweite Aktivierungssignal IE so konfiguriert, dass sie logisch „1“ sind; das invertierte Aktivierungssignal IEB ist so konfiguriert, dass es logisch „0“ ist; und das Schmitt-Trigger-Aktivierungssignal ST ist logisch „1“. Der PMOS-Transistor MP8 wird ausgeschaltet. Die NMOS-Transistoren MN7 und MN8 werden eingeschaltet. Die Eingabepufferschaltung 100d wird mit der Schmitt-Trigger-Funktion aktiviert.When the input activation function is switched on and the Schmitt trigger function is switched on, the first activation signal IEH and the second activation signal IE are configured to be logic "1"; the inverted activation signal IEB is configured in such a way that it is logic "0"; and the Schmitt trigger activation signal ST is logic “1”. The PMOS transistor MP8 is turned off. The NMOS transistors MN7 and MN8 are turned on. The input buffer circuit 100d is activated with the Schmitt trigger function.

Wenn die Eingangsaktivierungsfunktion eingeschaltet ist und die Schmitt-Trigger-Funktion ausgeschaltet ist, sind das erste Aktivierungssignal IEH und das zweite Aktivierungssignal IE so konfiguriert, dass sie logisch „1“ sind; das invertierte Aktivierungssignal IEB ist so konfiguriert, dass es logisch „0“ ist; und das Schmitt-Trigger-Aktivierungssignal ST ist logisch „0“. Der PMOS-Transistor MP8 wird ausgeschaltet. Der NMOS-Transistor MN7 wird eingeschaltet, und der NMOS-Transistor MN8 wird ausgeschaltet. Die Eingabepufferschaltung 100d wird ohne die Schmitt-Trigger-Funktion aktiviert.When the input activation function is switched on and the Schmitt trigger function is switched off, the first activation signal IEH and the second activation signal IE are configured to be a logic “1”; the inverted activation signal IEB is configured in such a way that it is logic "0"; and the Schmitt trigger activation signal ST is logic “0”. The PMOS transistor MP8 is turned off. The NMOS transistor MN7 is turned on and the NMOS transistor MN8 is turned off. The input buffer circuit 100d is activated without the Schmitt trigger function.

Wenn die Eingangsaktivierungsfunktion ausgeschaltet ist, sind das erste Aktivierungssignal IEH und das zweite Aktivierungssignal IE so konfiguriert, dass sie logisch „0“ sind; und das invertierte Aktivierungssignal IEB ist so konfiguriert, dass es logisch „1“ ist. Der PMOS-Transistor MP8 wird eingeschaltet. Der NMOS-Transistor MN7 wird ausgeschaltet. Die Eingabepufferschaltung 100d wird deaktiviert.When the input activation function is switched off, the first activation signal IEH and the second activation signal IE are configured in such a way that they are logic “0”; and the inverted activation signal IEB is configured to be logic "1". The PMOS transistor MP8 is turned on. The NMOS transistor MN7 is turned off. The input buffer circuit 100d will be deactivated.

Bei einigen Ausführungsformen ändern sich das zweite Aktivierungssignal IE, das invertierte Aktivierungssignal IEB und das Schmitt-Trigger-Aktivierungssignal ST in der zweiten Spannungsdomäne, und das erste Aktivierungssignal IEH ändert sich in der dritten Spannungsdomäne, sodass die Transistoren in der Eingabepufferschaltung 100d in geeigneten Spannungsänderungsfenstern betrieben werden können.In some embodiments, the second activation signal IE, the inverted activation signal IEB, and the Schmitt trigger activation signal ST change in the second voltage domain, and the first activation signal IEH changes in the third voltage domain, so that the transistors in the input buffer circuit 100d can be operated in suitable voltage change windows.

Bei den Ausführungsformen, die in 10 gezeigt sind, zeigt die Eingabepufferschaltung 100d, wie die Eingangsaktivierungsfunktion in die in 6 gezeigte Eingabepufferschaltung 100b integriert wird. Bei einigen weiteren Ausführungsformen kann die Eingangsaktivierungsfunktion in der in 10 gezeigten Eingabepufferschaltung 100d auch in die Eingabepufferschaltung 100a von 1 oder in die Eingabepufferschaltung 100c von 8 integriert werden.In the embodiments described in 10 shows the input buffer circuit 100d how the input activation function in the in 6th input buffer circuit shown 100b is integrated. In some other embodiments, the input activation function in the in 10 input buffer circuit shown 100d also in the input buffer circuit 100a of 1 or into the input buffer circuit 100c of 8th to get integrated.

11 ist ein Ablaufdiagramm eines Verfahrens 200 gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Bei einigen Ausführungsformen kann das Verfahren 200 von 11 für die Eingabepufferschaltungen 100a bis 100d verwendet werden, die bei den vorstehenden Ausführungsformen erörtert worden sind, die in 1, 6, 8 und/oder 10 gezeigt sind. Zum besseren Verständnis sind in 11 ähnliche Elemente wie bei den Ausführungsformen der 1 bis 10 mit den gleichen Bezugszahlen bezeichnet. Der Kürze halber wird das Verfahren 200 in den folgenden Absätzen zusammen mit den Ausführungsformen der in 1 gezeigten Eingabepufferschaltung 100a und den verwandten Ausführungsformen der 2 bis 5B erörtert. Es ist zu beachten, dass das Verfahren 200 auch bei anderen Ausführungsformen der Eingabepufferschaltungen 100b bis 100d, die in 6, 8 oder 10 gezeigt sind, verwendet werden kann. 11 Figure 3 is a flow diagram of a method 200 according to various embodiments of the present invention. In some embodiments, the method 200 of 11 for the input buffer circuits 100a to 100d that have been discussed in the previous embodiments disclosed in FIG 1 , 6th , 8th and or 10 are shown. For a better understanding, in 11 similar elements as in the embodiments of 1 to 10 denoted by the same reference numerals. For brevity, the procedure is 200 in the following paragraphs together with the embodiments of the in 1 input buffer circuit shown 100a and the related embodiments of 2 to 5B discussed. It should be noted that the procedure 200 also in other embodiments of the input buffer circuits 100b to 100d , in the 6th , 8th or 10 shown can be used.

Bei einigen Ausführungsformen wird das Verfahren 200 von 11 zum Erzeugen des Ausgangssignals SOUT, das sich in der zweiten Spannungsdomäne, z. B. von VSS bis VDDM, ändert, entsprechend dem Eingangssignal SIN verwendet, das sich in der ersten Spannungsdomäne, wie etwa von VSS bis VDDH, ändert, wobei auf 2 Bezug genommen wird.In some embodiments, the method 200 of 11 for generating the output signal SOUT, which is in the second voltage domain, e.g. From VSS to VDDM, corresponding to the input signal SIN used which changes in the first voltage domain such as from VSS to VDDH, where on 2 Is referred to.

Wie beispielhaft in den 1, 4A und 11 gezeigt ist, wird in Reaktion darauf, dass sich das Eingangssignal SIN in der ersten Spannungsdomäne, z. B. von VSS bis VDDH, ändert, ein Schritt S211 von der Tracking-high-Schaltung 131 durchgeführt, um das erste Eingangsverfolgungssignal INH zu erzeugen, das sich in der dritten Spannungsdomäne, z. B. von VDDL bis VDDH, ändert.As exemplified in the 1 , 4A and 11 is shown in response to the input signal SIN being in the first voltage domain, e.g. B. from VSS to VDDH, changes one step S211 from the tracking high circuit 131 performed to generate the first input trace signal INH, which is in the third voltage domain, e.g. B. from VDDL to VDDH changes.

Wie beispielhaft in den 1, 4B und 11 gezeigt ist, wird in Reaktion darauf, dass sich das Eingangssignal SIN in der ersten Spannungsdomäne, z. B. von VSS bis VDDH, ändert, ein Schritt S212 von der Tracking-low-Schaltung 132 durchgeführt, um das zweite Eingangsverfolgungssignal INL zu erzeugen, das sich in der zweiten Spannungsdomäne, z. B. von VSS bis VDDM, ändert.As exemplified in the 1 , 4B and 11 is shown in response to the input signal SIN being in the first voltage domain, e.g. B. from VSS to VDDH, changes one step S212 from the tracking low circuit 132 is performed to generate the second input tracking signal INL, which is in the second voltage domain, e.g. B. from VSS to VDDM changes.

Bei einigen Ausführungsformen hat die erste Spannungsdomäne ein größeres Spannungsdifferenzfenster, das von einem negativen Versorgungspegel VSS bis zu einem ersten positiven Versorgungspegel VDDH reicht. Zum Beispiel deckt die erste Spannungsdomäne einen Bereich von etwa 0 V bis etwa 1,8 V ab. Bei einigen Ausführungsformen hat die zweite Spannungsdomäne ein schmaleres Spannungsdifferenzfenster, das von einem negativen Versorgungspegel VSS bis zu einem zweiten positiven Versorgungspegel VDDM reicht. Zum Beispiel deckt die zweite Spannungsdomäne einen Bereich von etwa 0 V bis etwa 1,2 V ab. Bei einigen Ausführungsformen hat die dritte Spannungsdomäne ein weiteres schmaleres Spannungsdifferenzfenster, das von dem Referenzpegel VDDL bis zu dem ersten positiven Versorgungspegel VDDH reicht. Zum Beispiel deckt die dritte Spannungsdomäne einen Bereich von etwa 0,6 V bis etwa 1,8 V ab. Es ist zu beachten, dass die vorgenannten Spannungswerte nur der Erläuterung dienen.In some embodiments, the first voltage domain has a larger voltage difference window ranging from a negative supply level VSS to a first positive supply level VDDH. For example, the first voltage domain covers a range from about 0V to about 1.8V. In some embodiments, the second voltage domain has a narrower voltage difference window ranging from a negative supply level VSS to a second positive supply level VDDM. For example, the second voltage domain covers a range from about 0V to about 1.2V. In some embodiments, the third voltage domain has a further narrower voltage difference window that extends from the reference level VDDL to the first positive supply level VDDH. For example, the third voltage domain covers a range from about 0.6V to about 1.8V. It should be noted that the voltage values mentioned above are for explanatory purposes only.

Wie beispielhaft in den 1 und 11 gezeigt ist, wird ein Schritt S221 durchgeführt, um einen Pull-up-Transistor (z. B. den PMOS-Transistor MP1) mit dem ersten Eingangsverfolgungssignal INH vorzuspannen. Wie beispielhaft in den 1 und 11 gezeigt ist, wird ein Schritt S222 durchgeführt, um einen Pull-down-Transistor (z. B. den NMOS-Transistor MN1) mit dem zweiten Eingangsverfolgungssignal INL vorzuspannen.As exemplified in the 1 and 11 shown becomes a step S221 is performed to bias a pull-up transistor (e.g., PMOS transistor MP1) with the first input tracking signal INH. As exemplified in the 1 and 11 shown becomes a step S222 is performed to bias a pull-down transistor (e.g., NMOS transistor MN1) with the second input tracking signal INL.

Wie beispielhaft in den 1, 4C und 11 gezeigt ist, wird ein Schritt S230 durchgeführt, um das erste invertierte Signal INB1, das sich in der ersten Spannungsdomäne ändert, mit dem Pull-up-Transistor und dem Pull-down-Transistor in dem ersten Inverter 110 zu erzeugen.As exemplified in the 1 , 4C and 11 shown becomes a step S230 performed to the first inverted signal INB1 changing in the first voltage domain with the pull-up transistor and the pull-down transistor in the first inverter 110 to create.

Wie beispielhaft in den 1, 4D und 11 gezeigt ist, wird ein Schritt S240 durchgeführt, um das erste invertierte Signal INB1 mit der Tracking-low-Schaltung 134 in das zweite invertierte Signal INB2 umzuwandeln, das sich in der zweiten Spannungsdomäne ändert.As exemplified in the 1 , 4D and 11 shown becomes a step S240 performed to the first inverted signal INB1 with the tracking low circuit 134 to the second inverted signal INB2 which changes in the second voltage domain.

Wie beispielhaft in den 1, 2, 4D und 11 gezeigt ist, wird ein Schritt S250 durchgeführt, um das zweite invertierte Signal INB2 mit dem zweiten Inverter 120 in das Ausgangssignal SOUT zu invertieren, das sich in der zweiten Spannungsdomäne ändert. Bei einigen Ausführungsformen ist das Ausgangssignal SOUT ein Signal, das an Kernkomponenten (in den Figuren nicht dargestellt) in einem IC-Chip gesendet wird.As exemplified in the 1 , 2 , 4D and 11 shown becomes a step S250 performed to the second inverted signal INB2 to the second inverter 120 to invert the output signal SOUT, which changes in the second voltage domain. In some embodiments, the output signal SOUT is a signal that is sent to core components (not shown in the figures) in an IC chip.

Bei einigen Ausführungsformen weist ein Schaltkreis einen ersten Inverter und einen zweiten Inverter auf. Der erste Inverter ist mit einem Eingangsanschluss verbunden. Der Eingangsanschluss empfängt ein Eingangssignal, das sich in einer ersten Spannungsdomäne von einem negativen Versorgungspegel bis zu einem ersten positiven Versorgungspegel ändert. Der zweite Inverter ist zwischen den ersten Inverter und einen Ausgangsanschluss geschaltet. Der zweite Inverter erzeugt ein Ausgangssignal, das sich in einer zweiten Spannungsdomäne von dem negativen Versorgungspegel bis zu einem zweiten positiven Versorgungspegel ändert. Der erste Inverter weist einen ersten PMOS-Transistor und einen ersten NMOS-Transistor auf. Der erste PMOS-Transistor wird mit einem ersten Eingangsverfolgungssignal vorgespannt, das aus dem Eingangssignal erzeugt wird. Das erste Eingangsverfolgungssignal ändert sich in einer dritten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel. Der Referenzpegel ist höher als der negative Versorgungspegel. Der erste NMOS-Transistor wird mit einem zweiten Eingangsverfolgungssignal vorgespannt, das aus dem Eingangssignal erzeugt wird. Das zweite Eingangsverfolgungssignal ändert sich in der zweiten Spannungsdomäne.In some embodiments, a circuit includes a first inverter and a second inverter. The first inverter is connected to an input terminal. The input terminal receives an input signal that changes in a first voltage domain from a negative supply level to a first positive supply level. The second inverter is connected between the first inverter and an output terminal. The second inverter generates an output signal that changes in a second voltage domain from the negative supply level to a second positive supply level. The first inverter has a first PMOS transistor and a first NMOS transistor. The first PMOS transistor is biased with a first input tracking signal generated from the input signal. The first input tracking signal changes in a third voltage domain from a reference level to the first positive supply level. The reference level is higher than the negative supply level. The first NMOS transistor is biased with a second input tracking signal generated from the input signal. The second input tracking signal changes in the second voltage domain.

Bei einigen Ausführungsformen ist ein erstes Spannungsdifferenzfenster der ersten Spannungsdomäne größer als ein zweites Spannungsdifferenzfenster der zweiten Spannungsdomäne. Das erste Spannungsdifferenzfenster ist größer als ein drittes Spannungsdifferenzfenster der dritten Spannungsdomäne. Bei einigen Ausführungsformen ist das zweite Spannungsdifferenzfenster im Wesentlichen gleich dem dritten Spannungsdifferenzfenster.In some embodiments, a first voltage difference window of the first voltage domain is larger than a second voltage difference window of the second voltage domain. The first voltage difference window is larger than a third voltage difference window of the third voltage domain. In some embodiments, the second voltage difference window is substantially equal to the third voltage difference window.

Bei einigen Ausführungsformen weist der erste Inverter einen zweiten PMOS-Transistor, einen dritten PMOS-Transistor und einen zweiten NMOS-Transistor auf. Ein Source-Anschluss des zweiten PMOS-Transistors ist mit dem ersten positiven Versorgungspegel verbunden. Ein Gate-Anschluss des zweiten PMOS-Transistors wird mit dem Referenzpegel vorgespannt. Ein Drain-Anschluss des zweiten PMOS-Transistors ist mit einem Source-Anschluss des ersten PMOS-Transistors verbunden. Ein Source-Anschluss des dritten PMOS-Transistors ist mit einem Drain-Anschluss des ersten PMOS-Transistors verbunden. Ein Gate-Anschluss des dritten PMOS-Transistors wird mit dem Referenzpegel vorgespannt. Ein Drain-Anschluss des dritten PMOS-Transistors ist mit einem ersten Knoten verbunden. Ein Drain-Anschluss des zweiten NMOS-Transistors ist ebenfalls mit dem ersten Knoten verbunden. Ein Gate-Anschluss des zweiten NMOS-Transistors wird mit dem zweiten positiven Versorgungspegel vorgespannt. Ein Source-Anschluss des zweiten NMOS-Transistors ist mit einem Drain-Anschluss des ersten NMOS-Transistors verbunden. Ein Source-Anschluss des ersten NMOS-Transistors ist mit dem negativen Versorgungspegel verbunden. Der erste Inverter ist so konfiguriert, dass er ein erstes invertiertes Signal, das sich in der ersten Spannungsdomäne ändert, an dem ersten Knoten erzeugt.In some embodiments, the first inverter includes a second PMOS transistor, a third PMOS transistor, and a second NMOS transistor. A source terminal of the second PMOS transistor is connected to the first positive supply level. A gate terminal of the second PMOS transistor is biased with the reference level. A drain terminal of the second PMOS transistor is connected to a source terminal of the first PMOS transistor. A source terminal of the third PMOS transistor is connected to a drain terminal of the first PMOS transistor. A gate terminal of the third PMOS transistor is biased with the reference level. A drain terminal of the third PMOS transistor is connected to a first node. A drain connection of the second NMOS transistor is also connected to the first node. A gate terminal of the second NMOS transistor is biased with the second positive supply level. A source connection of the second NMOS transistor is connected to a drain connection of the first NMOS transistor connected. A source connection of the first NMOS transistor is connected to the negative supply level. The first inverter is configured to generate a first inverted signal that changes in the first voltage domain at the first node.

Bei einigen Ausführungsformen weist der Schaltkreis weiterhin eine erste Tracking-high-Schaltung, eine erste Tracking-low-Schaltung und eine zweite Tracking-low-Schaltung auf. Die erste Tracking-high-Schaltung ist zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten PMOS-Transistors geschaltet. Die erste Tracking-high-Schaltung ist so konfiguriert, dass sie das Eingangssignal in das erste Eingangsverfolgungssignal umwandelt. Die erste Tracking-low-Schaltung ist zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten NMOS-Transistors geschaltet. Die erste Tracking-low-Schaltung ist so konfiguriert, dass sie das Eingangssignal in das zweite Eingangsverfolgungssignal umwandelt. Die zweite Tracking-low-Schaltung ist zwischen den ersten Knoten und den zweiten Inverter geschaltet. Die zweite Tracking-low-Schaltung ist so konfiguriert, dass sie das erste invertierte Signal in ein zweites invertiertes Signal umwandelt, das sich in der zweiten Spannungsdomäne ändert. Der zweite Inverter ist so konfiguriert, dass er das zweite invertierte Signal in das Ausgangssignal invertiert.In some embodiments, the circuit further comprises a first tracking high circuit, a first tracking low circuit and a second tracking low circuit. The first tracking high circuit is connected between the input connection and a gate connection of the first PMOS transistor. The first tracking high circuit is configured to convert the input signal to the first input tracking signal. The first tracking low circuit is connected between the input connection and a gate connection of the first NMOS transistor. The first tracking low circuit is configured to convert the input signal to the second input tracking signal. The second tracking low circuit is connected between the first node and the second inverter. The second tracking low circuit is configured to convert the first inverted signal into a second inverted signal that changes in the second voltage domain. The second inverter is configured to invert the second inverted signal into the output signal.

Bei einigen Ausführungsformen weist die erste Tracking-high-Schaltung einen vierten PMOS-Transistor und einen fünften PMOS-Transistor auf. Ein Source-Anschluss des vierten PMOS-Transistors ist mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden. Ein Gate-Anschluss des vierten PMOS-Transistors ist mit dem Eingangsanschluss verbunden. Ein Drain-Anschluss des vierten PMOS-Transistors ist mit dem Referenzpegel verbunden. Ein Source-Anschluss des fünften PMOS-Transistors ist mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden. Ein Gate-Anschluss des fünften PMOS-Transistors ist mit dem Referenzpegel verbunden. Ein Drain-Anschluss des fünften PMOS-Transistors ist mit dem Eingangsanschluss verbunden. Die erste Tracking-low-Schaltung weist einen dritten NMOS-Transistor und einen vierten NMOS-Transistor auf. Ein Source-Anschluss des dritten NMOS-Transistors ist mit dem zweiten positiven Versorgungspegel verbunden. Ein Gate-Anschluss des dritten NMOS-Transistors ist mit dem Eingangsanschluss verbunden. Ein Drain-Anschluss des dritten NMOS-Transistors ist mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden. Ein Source-Anschluss des vierten NMOS-Transistors ist mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden. Ein Gate-Anschluss des vierten NMOS-Transistors ist mit dem zweiten positiven Versorgungspegel verbunden. Ein Drain-Anschluss des vierten NMOS-Transistors ist mit dem Eingangsanschluss verbunden.In some embodiments, the first tracking high circuit includes a fourth PMOS transistor and a fifth PMOS transistor. A source connection of the fourth PMOS transistor is connected to the gate connection of the first PMOS transistor. A gate terminal of the fourth PMOS transistor is connected to the input terminal. A drain terminal of the fourth PMOS transistor is connected to the reference level. A source connection of the fifth PMOS transistor is connected to the gate connection of the first PMOS transistor. A gate terminal of the fifth PMOS transistor is connected to the reference level. A drain terminal of the fifth PMOS transistor is connected to the input terminal. The first tracking low circuit has a third NMOS transistor and a fourth NMOS transistor. A source connection of the third NMOS transistor is connected to the second positive supply level. A gate terminal of the third NMOS transistor is connected to the input terminal. A drain connection of the third NMOS transistor is connected to the gate connection of the first NMOS transistor. A source connection of the fourth NMOS transistor is connected to the gate connection of the first NMOS transistor. A gate connection of the fourth NMOS transistor is connected to the second positive supply level. A drain terminal of the fourth NMOS transistor is connected to the input terminal.

Bei einigen Ausführungsformen weist die erste Tracking-high-Schaltung einen vierten PMOS-Transistor und einen ersten Widerstand auf. Ein Source-Anschluss des vierten PMOS-Transistors ist mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden. Ein Gate-Anschluss des vierten PMOS-Transistors ist mit dem Eingangsanschluss verbunden. Ein Drain-Anschluss des vierten PMOS-Transistors ist mit dem Referenzpegel verbunden. Ein erster Anschluss des ersten Widerstands ist mit dem ersten positiven Versorgungspegel verbunden. Ein zweiter Anschluss des ersten Widerstands ist mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden. Die erste Tracking-low-Schaltung weist einen dritten NMOS-Transistor und einen zweiten Widerstand auf. Ein Source-Anschluss des dritten NMOS-Transistors ist mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden. Ein Gate-Anschluss des dritten NMOS-Transistors ist mit dem Eingangsanschluss verbunden. Ein Drain-Anschluss des dritten NMOS-Transistors ist mit dem zweiten positiven Versorgungspegel verbunden. Ein erster Anschluss des zweiten Widerstands ist mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden. Ein zweiter Anschluss des zweiten Widerstands ist mit dem negativen Versorgungspegel verbunden.In some embodiments, the first tracking high circuit includes a fourth PMOS transistor and a first resistor. A source connection of the fourth PMOS transistor is connected to the gate connection of the first PMOS transistor. A gate terminal of the fourth PMOS transistor is connected to the input terminal. A drain terminal of the fourth PMOS transistor is connected to the reference level. A first connection of the first resistor is connected to the first positive supply level. A second connection of the first resistor is connected to the gate connection of the first PMOS transistor. The first tracking low circuit has a third NMOS transistor and a second resistor. A source connection of the third NMOS transistor is connected to the gate connection of the first NMOS transistor. A gate terminal of the third NMOS transistor is connected to the input terminal. A drain connection of the third NMOS transistor is connected to the second positive supply level. A first connection of the second resistor is connected to the gate connection of the first NMOS transistor. A second connection of the second resistor is connected to the negative supply level.

Bei einigen Ausführungsformen weist der Schaltkreis weiterhin eine erste Rückkopplungsschleife auf. Die erste Rückkopplungsschleife weist einen fünften NMOS-Transistor und einen sechsten NMOS-Transistor auf. Ein Drain-Anschluss des fünften NMOS-Transistors ist mit dem ersten Knoten verbunden. Ein Gate-Anschluss des fünften NMOS-Transistors ist mit dem zweiten positiven Versorgungspegel verbunden. Ein Drain-Anschluss des sechsten NMOS-Transistors ist mit einem Source-Anschluss des fünften NMOS-Transistors verbunden. Ein Gate-Anschluss des sechsten NMOS-Transistors ist mit dem Ausgangsanschluss verbunden. Ein Source-Anschluss des sechsten NMOS-Transistors ist mit dem negativen Versorgungspegel verbunden.In some embodiments, the circuit further includes a first feedback loop. The first feedback loop has a fifth NMOS transistor and a sixth NMOS transistor. A drain connection of the fifth NMOS transistor is connected to the first node. A gate connection of the fifth NMOS transistor is connected to the second positive supply level. A drain connection of the sixth NMOS transistor is connected to a source connection of the fifth NMOS transistor. A gate terminal of the sixth NMOS transistor is connected to the output terminal. A source connection of the sixth NMOS transistor is connected to the negative supply level.

Bei einigen Ausführungsformen weist der Schaltkreis weiterhin einen dritten Inverter, eine zweite Tracking-high-Schaltung und eine zweite Rückkopplungsschleife auf. Die zweite Tracking-high-Schaltung ist zwischen den ersten Knoten und den dritten Inverter geschaltet. Die zweite Tracking-high-Schaltung ist so konfiguriert, dass sie das erste invertierte Signal in ein drittes invertiertes Signal invertiert, das sich in der dritten Spannungsdomäne ändert. Die zweite Rückkopplungsschleife weist einen sechsten PMOS-Transistor und einen siebenten PMOS-Transistor auf. Ein Source-Anschluss des sechsten PMOS-Transistors ist mit dem ersten positiven Versorgungspegel verbunden. Ein Gate-Anschluss des sechsten PMOS-Transistors ist mit dem dritten Inverter verbunden. Ein Source-Anschluss des siebenten PMOS-Transistors ist mit einem Drain-Anschluss des sechsten PMOS-Transistors verbunden. Ein Gate-Anschluss des siebenten PMOS-Transistors ist mit dem Referenzpegel verbunden. Ein Drain-Anschluss des siebenten PMOS-Transistors ist mit dem ersten Knoten verbunden.In some embodiments, the circuit further includes a third inverter, a second tracking high, and a second feedback loop. The second tracking high circuit is connected between the first node and the third inverter. The second tracking high circuit is configured to invert the first inverted signal into a third inverted signal that changes in the third voltage domain. The second feedback loop has a sixth PMOS transistor and a seventh PMOS transistor. A source connection of the sixth PMOS transistor is positive with the first Supply level connected. A gate terminal of the sixth PMOS transistor is connected to the third inverter. A source terminal of the seventh PMOS transistor is connected to a drain terminal of the sixth PMOS transistor. A gate terminal of the seventh PMOS transistor is connected to the reference level. A drain terminal of the seventh PMOS transistor is connected to the first node.

Bei einigen Ausführungsformen weist der Schaltkreis weiterhin einen achten PMOS-Transistor und einen siebenten NMOS-Transistor auf. Ein Source-Anschluss des achten PMOS-Transistors ist mit dem ersten positiven Versorgungspegel verbunden. Ein Gate-Anschluss des achten PMOS-Transistors ist mit einem ersten Aktivierungssignal in der dritten Spannungsdomäne gekoppelt. Ein Drain-Anschluss des achten PMOS-Transistors ist mit dem Source-Anschluss des dritten PMOS-Transistors verbunden. Ein Source-Anschluss des siebenten PMOS-Transistors ist mit dem negativen Versorgungspegel verbunden. Ein Gate-Anschluss des siebenten NMOS-Transistors ist mit einem zweiten Aktivierungssignal in der zweiten Spannungsdomäne gekoppelt. Ein Drain-Anschluss des siebenten NMOS-Transistors ist mit dem Source-Anschluss des ersten NMOS-Transistors verbunden.In some embodiments, the circuit further includes an eighth PMOS transistor and a seventh NMOS transistor. A source connection of the eighth PMOS transistor is connected to the first positive supply level. A gate terminal of the eighth PMOS transistor is coupled to a first activation signal in the third voltage domain. A drain terminal of the eighth PMOS transistor is connected to the source terminal of the third PMOS transistor. A source terminal of the seventh PMOS transistor is connected to the negative supply level. A gate connection of the seventh NMOS transistor is coupled to a second activation signal in the second voltage domain. A drain connection of the seventh NMOS transistor is connected to the source connection of the first NMOS transistor.

Bei einigen Ausführungsformen ist der Referenzpegel im Wesentlichen gleich dem ersten positiven Versorgungspegel minus dem zweiten positiven Versorgungspegel.In some embodiments, the reference level is substantially equal to the first positive supply level minus the second positive supply level.

Bei einigen Ausführungsformen weist ein Schaltkreis einen ersten PMOS-Transistor, einen zweiten PMOS-Transistor, einen dritten PMOS-Transistor, einen ersten NMOS-Transistor und einen zweiten NMOS-Transistor auf. Der erste PMOS-Transistor wird mit einem ersten Eingangsverfolgungssignal vorgespannt, das aus dem Eingangssignal erzeugt wird. Das Eingangssignal ändert sich in einer ersten Spannungsdomäne von einem negativen Versorgungspegel bis zu einem ersten positiven Versorgungspegel. Das erste Eingangsverfolgungssignal ändert sich in einer dritten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel. Der Referenzpegel ist höher als der negative Versorgungspegel. Ein Source-Anschluss des zweiten PMOS-Transistors ist mit dem ersten positiven Versorgungspegel verbunden. Ein Gate-Anschluss des zweiten PMOS-Transistors wird mit dem Referenzpegel vorgespannt. Ein Drain-Anschluss des zweiten PMOS-Transistors ist mit einem Source-Anschluss des ersten PMOS-Transistors verbunden. Ein Source-Anschluss des dritten PMOS-Transistors ist mit einem Drain-Anschluss des ersten PMOS-Transistors verbunden. Ein Gate-Anschluss des dritten PMOS-Transistors wird mit dem Referenzpegel vorgespannt. Ein Drain-Anschluss des dritten PMOS-Transistors ist mit einem ersten Knoten verbunden. Der erste NMOS-Transistor wird mit einem zweiten Eingangsverfolgungssignal vorgespannt, das aus dem Eingangssignal erzeugt wird. Das zweite Eingangsverfolgungssignal ändert sich in einer zweiten Spannungsdomäne von dem negativen Versorgungspegel bis zu einem zweiten positiven Versorgungspegel. Ein Source-Anschluss des ersten NMOS-Transistors ist mit dem negativen Versorgungspegel verbunden. Ein Drain-Anschluss des zweiten NMOS-Transistors ist mit dem ersten Knoten verbunden. Ein Gate-Anschluss des zweiten NMOS-Transistors wird mit dem zweiten positiven Versorgungspegel vorgespannt. Ein Source-Anschluss des zweiten NMOS-Transistors ist mit einem Drain-Anschluss des ersten NMOS-Transistors verbunden. Ein erstes invertiertes Signal, das sich in der ersten Spannungsdomäne ändert, wird an dem ersten Knoten erzeugt.In some embodiments, a circuit includes a first PMOS transistor, a second PMOS transistor, a third PMOS transistor, a first NMOS transistor, and a second NMOS transistor. The first PMOS transistor is biased with a first input tracking signal generated from the input signal. The input signal changes in a first voltage domain from a negative supply level to a first positive supply level. The first input tracking signal changes in a third voltage domain from a reference level to the first positive supply level. The reference level is higher than the negative supply level. A source terminal of the second PMOS transistor is connected to the first positive supply level. A gate terminal of the second PMOS transistor is biased with the reference level. A drain terminal of the second PMOS transistor is connected to a source terminal of the first PMOS transistor. A source terminal of the third PMOS transistor is connected to a drain terminal of the first PMOS transistor. A gate terminal of the third PMOS transistor is biased with the reference level. A drain terminal of the third PMOS transistor is connected to a first node. The first NMOS transistor is biased with a second input tracking signal generated from the input signal. The second input tracking signal changes in a second voltage domain from the negative supply level to a second positive supply level. A source connection of the first NMOS transistor is connected to the negative supply level. A drain connection of the second NMOS transistor is connected to the first node. A gate terminal of the second NMOS transistor is biased with the second positive supply level. A source connection of the second NMOS transistor is connected to a drain connection of the first NMOS transistor. A first inverted signal that changes in the first voltage domain is generated at the first node.

Bei einigen Ausführungsformen ist ein erstes Spannungsdifferenzfenster der ersten Spannungsdomäne größer als ein zweites Spannungsdifferenzfenster der zweiten Spannungsdomäne. Das erste Spannungsdifferenzfenster ist größer als ein drittes Spannungsdifferenzfenster der dritten Spannungsdomäne. Bei einigen Ausführungsformen ist das zweite Spannungsdifferenzfenster im Wesentlichen gleich dem dritten Spannungsdifferenzfenster.In some embodiments, a first voltage difference window of the first voltage domain is larger than a second voltage difference window of the second voltage domain. The first voltage difference window is larger than a third voltage difference window of the third voltage domain. In some embodiments, the second voltage difference window is substantially equal to the third voltage difference window.

Bei einigen Ausführungsformen weist der Schaltkreis weiterhin eine erste Tracking-high-Schaltung und eine erste Tracking-low-Schaltung auf. Die erste Tracking-high-Schaltung ist zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten PMOS-Transistors geschaltet. Die erste Tracking-high-Schaltung ist so konfiguriert, dass sie das Eingangssignal in das erste Eingangsverfolgungssignal umwandelt. Die erste Tracking-low-Schaltung ist zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten NMOS-Transistors geschaltet. Die erste Tracking-low-Schaltung ist so konfiguriert, dass sie das Eingangssignal in das zweite Eingangsverfolgungssignal umwandelt.In some embodiments, the circuit further includes a first tracking high circuit and a first tracking low circuit. The first tracking high circuit is connected between the input connection and a gate connection of the first PMOS transistor. The first tracking high circuit is configured to convert the input signal to the first input tracking signal. The first tracking low circuit is connected between the input connection and a gate connection of the first NMOS transistor. The first tracking low circuit is configured to convert the input signal to the second input tracking signal.

Bei einigen Ausführungsformen weist der Schaltkreis weiterhin einen zweite Tracking-low-Schaltung auf, die mit dem ersten Knoten verbunden ist. Die zweite Tracking-low-Schaltung ist so konfiguriert, dass sie das erste invertierte Signal in ein zweites invertiertes Signal umwandelt, das sich in der zweiten Spannungsdomäne ändert. Bei einigen Ausführungsformen weist der Schaltkreis weiterhin einen Inverter auf, der zwischen die zweite Tracking-low-Schaltung und einen Ausgangsanschluss geschaltet ist. Der Inverter erzeugt entsprechend dem zweiten invertierten Signal ein Ausgangssignal, das sich in der zweiten Spannungsdomäne ändert.In some embodiments, the circuit further includes a second tracking low circuit connected to the first node. The second tracking low circuit is configured to convert the first inverted signal into a second inverted signal that changes in the second voltage domain. In some embodiments, the circuit further includes an inverter that is connected between the second tracking low circuit and an output terminal. In accordance with the second inverted signal, the inverter generates an output signal which changes in the second voltage domain.

Bei einigen Ausführungsformen weist ein Verfahren die folgenden Schritte auf: auf Grund eines Eingangssignals, das sich in einer ersten Spannungsdomäne von einem negativen Versorgungspegel bis zu einem ersten positiven Versorgungspegel ändert, Erzeugen eines ersten Eingangsverfolgungssignals, das sich in einer dritten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel ändert; auf Grund des Eingangssignals Erzeugen eines zweiten Eingangsverfolgungssignals, das sich in einer zweiten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel ändert; Vorspannen eines Pull-up-Transistors mit dem ersten Eingangsverfolgungssignal; und Vorspannen eines Pull-down-Transistors mit dem zweiten Eingangsverfolgungssignal.In some embodiments, a method includes the following steps: based on an input signal that changes in a first voltage domain from a negative supply level to a first positive supply level, generating a first input tracking signal that changes in a third voltage domain from a reference level to changes the first positive supply level; based on the input signal, generating a second input tracking signal which varies in a second voltage domain from a reference level to the first positive supply level; Biasing a pull-up transistor with the first input tracking signal; and biasing a pull-down transistor with the second input tracking signal.

Bei einigen Ausführungsformen ist ein erstes Spannungsdifferenzfenster der ersten Spannungsdomäne größer als ein zweites Spannungsdifferenzfenster der zweiten Spannungsdomäne, und das erste Spannungsdifferenzfenster ist größer als ein drittes Spannungsdifferenzfenster der dritten Spannungsdomäne. Bei einigen Ausführungsformen ist das zweite Spannungsdifferenzfenster im Wesentlichen gleich dem dritten Spannungsdifferenzfenster.In some embodiments, a first voltage difference window of the first voltage domain is larger than a second voltage difference window of the second voltage domain, and the first voltage difference window is larger than a third voltage difference window of the third voltage domain. In some embodiments, the second voltage difference window is substantially equal to the third voltage difference window.

Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.Features of various embodiments have been described above so that those skilled in the art may better understand aspects of the present invention. Those skilled in the art will understand that they can readily use the present invention as a basis for designing or modifying other methods and structures to achieve the same goals and / or achieve the same benefits as the embodiments presented herein. Those skilled in the art should also recognize that such equivalent configurations do not depart from the spirit and scope of the present invention, and that they can make various changes, substitutions and modifications without departing from the spirit and scope of the present invention.

Claims (20)

Schaltkreis mit: einem ersten Inverter, der mit einem Eingangsanschluss verbunden ist, wobei der Eingangsanschluss ein Eingangssignal empfängt, das sich in einer ersten Spannungsdomäne von einem negativen Versorgungspegel bis zu einem ersten positiven Versorgungspegel ändert; und einem zweiten Inverter, der zwischen den ersten Inverter und einen Ausgangsanschluss geschaltet ist, wobei der zweite Inverter ein Ausgangssignal erzeugt, das sich in einer zweiten Spannungsdomäne von dem negativen Versorgungspegel bis zu einem zweiten positiven Versorgungspegel ändert, wobei der erste Inverter Folgendes aufweist: einen ersten PMOS-Transistor, der mit einem ersten Eingangsverfolgungssignal, das aus dem Eingangssignal erzeugt wird, vorgespannt wird, wobei sich das erste Eingangsverfolgungssignal in einer dritten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel ändert, wobei der Referenzpegel höher als der negative Versorgungspegel ist, und einen ersten NMOS-Transistor, der mit einem zweiten Eingangsverfolgungssignal, das aus dem Eingangssignal erzeugt wird, vorgespannt wird, wobei sich das zweite Eingangsverfolgungssignal in der zweiten Spannungsdomäne ändert.Circuit with: a first inverter connected to an input terminal, the input terminal receiving an input signal that changes in a first voltage domain from a negative supply level to a first positive supply level; and a second inverter connected between the first inverter and an output terminal, the second inverter generating an output signal that changes in a second voltage domain from the negative supply level to a second positive supply level, the first inverter comprising: a first PMOS transistor biased with a first input tracking signal generated from the input signal, the first input tracking signal changing in a third voltage domain from a reference level to the first positive supply level, the reference level being higher than the negative supply level is and a first NMOS transistor biased with a second input tracking signal generated from the input signal, the second input tracking signal varying in the second voltage domain. Schaltkreis nach Anspruch 1, wobei ein erstes Spannungsdifferenzfenster der ersten Spannungsdomäne größer als ein zweites Spannungsdifferenzfenster der zweiten Spannungsdomäne ist und das erste Spannungsdifferenzfenster größer als ein drittes Spannungsdifferenzfenster der dritten Spannungsdomäne ist.Circuit according to Claim 1 wherein a first voltage difference window of the first voltage domain is larger than a second voltage difference window of the second voltage domain and the first voltage difference window is larger than a third voltage difference window of the third voltage domain. Schaltkreis nach Anspruch 2, wobei das zweite Spannungsdifferenzfenster im Wesentlichen gleich dem dritten Spannungsdifferenzfenster ist.Circuit according to Claim 2 wherein the second voltage difference window is substantially equal to the third voltage difference window. Schaltkreis nach einem der vorhergehenden Ansprüche, wobei der erste Inverter weiterhin Folgendes aufweist: einen zweiten PMOS-Transistor, wobei ein Source-Anschluss des zweiten PMOS-Transistors mit dem ersten positiven Versorgungspegel verbunden ist, ein Gate-Anschluss des zweiten PMOS-Transistors mit dem Referenzpegel vorgespannt wird und ein Drain-Anschluss des zweiten PMOS-Transistors mit einem Source-Anschluss des ersten PMOS-Transistors verbunden ist; einen dritten PMOS-Transistor, wobei ein Source-Anschluss des dritten PMOS-Transistors mit einem Drain-Anschluss des ersten PMOS-Transistors verbunden ist, ein Gate-Anschluss des dritten PMOS-Transistors mit dem Referenzpegel vorgespannt wird und ein Drain-Anschluss des dritten PMOS-Transistors mit einem ersten Knoten verbunden ist; und einen zweiten NMOS-Transistor, wobei ein Drain-Anschluss des zweiten NMOS-Transistors mit dem ersten Knoten verbunden ist, ein Gate-Anschluss des zweiten NMOS-Transistors mit dem zweiten positiven Versorgungspegel vorgespannt wird und ein Source-Anschluss des zweiten NMOS-Transistors mit einem Drain-Anschluss des ersten NMOS-Transistors verbunden ist, wobei ein Source-Anschluss des ersten NMOS-Transistors mit dem negativen Versorgungspegel verbunden ist, und der erste Inverter so konfiguriert ist, dass er ein erstes invertiertes Signal, das sich in der ersten Spannungsdomäne ändert, an dem ersten Knoten erzeugt.Circuit according to one of the preceding claims, wherein the first inverter further comprises: a second PMOS transistor, wherein a source terminal of the second PMOS transistor is connected to the first positive supply level, a gate terminal of the second PMOS transistor is connected to the Reference level is biased and a drain terminal of the second PMOS transistor is connected to a source terminal of the first PMOS transistor; a third PMOS transistor, wherein a source terminal of the third PMOS transistor is connected to a drain terminal of the first PMOS transistor, a gate terminal of the third PMOS transistor is biased with the reference level and a drain terminal of the third PMOS transistor is connected to a first node; and a second NMOS transistor, wherein a drain terminal of the second NMOS transistor is connected to the first node, a gate terminal of the second NMOS transistor is biased with the second positive supply level and a source terminal of the second NMOS transistor is connected to a drain terminal of the first NMOS transistor, a source terminal of the first NMOS transistor being connected to the negative supply level, and the first inverter is configured to generate a first inverted signal that changes in the first voltage domain at the first node. Schaltkreis nach Anspruch 4, der weiterhin Folgendes aufweist: eine erste Tracking-high-Schaltung, die zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten PMOS-Transistors geschaltet ist, wobei die erste Tracking-high-Schaltung so konfiguriert ist, dass sie das Eingangssignal in das erste Eingangsverfolgungssignal umwandelt; eine erste Tracking-low-Schaltung, die zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten NMOS-Transistors geschaltet ist, wobei die erste Tracking-low-Schaltung so konfiguriert ist, dass sie das Eingangssignal in das zweite Eingangsverfolgungssignal umwandelt; und eine zweite Tracking-low-Schaltung, die zwischen den ersten Knoten und den zweiten Inverter geschaltet ist, wobei die zweite Tracking-low-Schaltung so konfiguriert ist, dass sie das erste invertierte Signal in ein zweites invertiertes Signal umwandelt, das sich in der zweiten Spannungsdomäne ändert, wobei der zweite Inverter so konfiguriert ist, dass er das zweite invertierte Signal in das Ausgangssignal invertiert.Circuit according to Claim 4 15, further comprising: a first tracking high circuit connected between the input terminal and a gate terminal of the first PMOS transistor, the first tracking high circuit configured to take the input signal into the first Input tracking signal converts; a first tracking low circuit connected between the input terminal and a gate terminal of the first NMOS transistor, the first tracking low circuit configured to convert the input signal into the second input tracking signal; and a second tracking low circuit connected between the first node and the second inverter, the second tracking low circuit configured to convert the first inverted signal to a second inverted signal that translates into the second voltage domain changes, wherein the second inverter is configured to invert the second inverted signal into the output signal. Schaltkreis nach Anspruch 5, wobei die erste Tracking-high-Schaltung Folgendes aufweist: einen vierten PMOS-Transistor, wobei ein Source-Anschluss des vierten PMOS-Transistors mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden ist, ein Gate-Anschluss des vierten PMOS-Transistors mit dem Eingangsanschluss verbunden ist und ein Drain-Anschluss des vierten PMOS-Transistors mit dem Referenzpegel verbunden ist, und einen fünften PMOS-Transistor, wobei ein Source-Anschluss des fünften PMOS-Transistors mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden ist, ein Gate-Anschluss des fünften PMOS-Transistors mit dem Referenzpegel verbunden ist und ein Drain-Anschluss des fünften PMOS-Transistors mit dem Eingangsanschluss verbunden ist, und die erste Tracking-low-Schaltung Folgendes aufweist: einen dritten NMOS-Transistor, wobei ein Source-Anschluss des dritten NMOS-Transistors mit dem zweiten positiven Versorgungspegel verbunden ist, ein Gate-Anschluss des dritten NMOS-Transistors mit dem Eingangsanschluss verbunden ist und ein Drain-Anschluss des dritten NMOS-Transistors mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden ist, und einen vierten NMOS-Transistor, wobei ein Source-Anschluss des vierten NMOS-Transistors mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden ist, ein Gate-Anschluss des vierten NMOS-Transistors mit dem zweiten positiven Versorgungspegel verbunden ist und ein Drain-Anschluss des vierten NMOS-Transistors mit dem Eingangsanschluss verbunden ist.Circuit according to Claim 5 , wherein the first tracking high circuit comprises: a fourth PMOS transistor, wherein a source terminal of the fourth PMOS transistor is connected to the gate terminal of the first PMOS transistor, a gate terminal of the fourth PMOS transistor is connected to the input terminal and a drain terminal of the fourth PMOS transistor is connected to the reference level, and a fifth PMOS transistor, wherein a source terminal of the fifth PMOS transistor is connected to the gate terminal of the first PMOS transistor , a gate terminal of the fifth PMOS transistor is connected to the reference level and a drain terminal of the fifth PMOS transistor is connected to the input terminal, and the first tracking low circuit comprises: a third NMOS transistor, wherein a The source connection of the third NMOS transistor is connected to the second positive supply level, a gate connection of the third NMOS transistor is connected to the input connection is connected and a drain terminal of the third NMOS transistor is connected to the gate terminal of the first NMOS transistor, and a fourth NMOS transistor, wherein a source terminal of the fourth NMOS transistor to the gate terminal of the first NMOS transistor is connected, a gate terminal of the fourth NMOS transistor is connected to the second positive supply level and a drain terminal of the fourth NMOS transistor is connected to the input terminal. Schaltkreis nach Anspruch 5, wobei die erste Tracking-high-Schaltung Folgendes aufweist: einen vierten PMOS-Transistor, wobei ein Source-Anschluss des vierten PMOS-Transistors mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden ist, ein Gate-Anschluss des vierten PMOS-Transistors mit dem Eingangsanschluss verbunden ist und ein Drain-Anschluss des vierten PMOS-Transistors mit dem Referenzpegel verbunden ist, und und einen ersten Widerstand, wobei ein erster Anschluss des ersten Widerstands mit dem ersten positiven Versorgungspegel verbunden ist und ein zweiter Anschluss des ersten Widerstands mit dem Gate-Anschluss des ersten PMOS-Transistors verbunden ist, und die erste Tracking-low-Schaltung Folgendes aufweist: einen dritten NMOS-Transistor, wobei ein Source-Anschluss des dritten NMOS-Transistors mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden ist, ein Gate-Anschluss des dritten NMOS-Transistors mit dem Eingangsanschluss verbunden ist und ein Drain-Anschluss des dritten NMOS-Transistors mit dem zweiten positiven Versorgungspegel verbunden ist, und einen zweiten Widerstand, wobei ein erster Anschluss des zweiten Widerstands mit dem Gate-Anschluss des ersten NMOS-Transistors verbunden ist und ein zweiter Anschluss des zweiten Widerstands mit dem negativen Versorgungspegel verbunden ist.Circuit according to Claim 5 , wherein the first tracking high circuit comprises: a fourth PMOS transistor, wherein a source terminal of the fourth PMOS transistor is connected to the gate terminal of the first PMOS transistor, a gate terminal of the fourth PMOS transistor is connected to the input terminal and a drain terminal of the fourth PMOS transistor is connected to the reference level, and and a first resistor, wherein a first terminal of the first resistor is connected to the first positive supply level and a second terminal of the first resistor is connected to the Gate terminal of the first PMOS transistor is connected, and the first tracking low circuit comprises: a third NMOS transistor, wherein a source terminal of the third NMOS transistor is connected to the gate terminal of the first NMOS transistor , a gate terminal of the third NMOS transistor is connected to the input terminal and a drain terminal of the third NMOS transistor mi t is connected to the second positive supply level, and a second resistor, a first terminal of the second resistor being connected to the gate terminal of the first NMOS transistor and a second terminal of the second resistor being connected to the negative supply level. Schaltkreis nach einem der Ansprüche 5 bis 7, der weiterhin eine erste Rückkopplungsschleife aufweist, wobei die erste Rückkopplungsschleife Folgendes umfasst: einen fünften NMOS-Transistor, wobei ein Drain-Anschluss des fünften NMOS-Transistors mit dem ersten Knoten verbunden ist und ein Gate-Anschluss des fünften NMOS-Transistors mit dem zweiten positiven Versorgungspegel verbunden ist; und einen sechsten NMOS-Transistor, wobei ein Drain-Anschluss des sechsten NMOS-Transistors mit einem Source-Anschluss des fünften NMOS-Transistors verbunden ist, ein Gate-Anschluss des sechsten NMOS-Transistors mit dem Ausgangsanschluss verbunden ist und ein Source-Anschluss des sechsten NMOS-Transistors mit dem negativen Versorgungspegel verbunden ist.Circuit according to one of the Claims 5 to 7th further comprising a first feedback loop, the first feedback loop comprising: a fifth NMOS transistor, wherein a drain terminal of the fifth NMOS transistor is connected to the first node and a gate terminal of the fifth NMOS transistor is connected to the second positive supply level is connected; and a sixth NMOS transistor, wherein a drain terminal of the sixth NMOS transistor is connected to a source terminal of the fifth NMOS transistor, a gate terminal of the sixth NMOS transistor is connected to the output terminal and a source terminal of the sixth NMOS transistor is connected to the negative supply level. Schaltkreis nach einem der Ansprüche 5 bis 8, der weiterhin Folgendes aufweist: einen dritten Inverter; eine zweite Tracking-high-Schaltung, die zwischen den ersten Knoten und den dritten Inverter geschaltet ist, wobei die zweite Tracking-high-Schaltung so konfiguriert ist, dass sie das erste invertierte Signal in ein drittes invertiertes Signal invertiert, das sich in der dritten Spannungsdomäne ändert; und eine zweite Rückkopplungsschleife, wobei die zweite Rückkopplungsschleife Folgendes umfasst: einen sechsten PMOS-Transistor, wobei ein Source-Anschluss des sechsten PMOS-Transistors mit dem ersten positiven Versorgungspegel verbunden ist und ein Gate-Anschluss des sechsten PMOS-Transistors mit dem dritten Inverter verbunden ist, und einen siebenten PMOS-Transistor, wobei ein Source-Anschluss des siebenten PMOS-Transistors mit einem Drain-Anschluss des sechsten PMOS-Transistors verbunden ist, ein Gate-Anschluss des siebenten PMOS-Transistors mit dem Referenzpegel verbunden ist und ein Drain-Anschluss des siebenten PMOS-Transistors mit dem ersten Knoten verbunden ist.Circuit according to one of the Claims 5 to 8th further comprising: a third inverter; a second tracking high circuit connected between the first node and the third inverter, the second tracking high circuit configured to invert the first inverted signal into a third inverted signal that turns into the third Voltage domain changes; and a second feedback loop, the second feedback loop comprising: a sixth PMOS transistor, wherein a source terminal of the sixth PMOS transistor is connected to the first positive supply level and a gate terminal of the sixth PMOS transistor is connected to the third inverter , and a seventh PMOS transistor, wherein a source terminal of the seventh PMOS transistor is connected to a drain terminal of the sixth PMOS transistor, a gate terminal of the seventh PMOS transistor is connected to the reference level, and a drain terminal of the seventh PMOS transistor is connected to the first node. Schaltkreis nach einem der Ansprüche 4 bis 9, der weiterhin Folgendes aufweist: einen achten PMOS-Transistor, wobei ein Source-Anschluss des achten PMOS-Transistors mit dem ersten positiven Versorgungspegel verbunden ist, ein Gate-Anschluss des achten PMOS-Transistors mit einem ersten Aktivierungssignal in der dritten Spannungsdomäne gekoppelt ist und ein Drain-Anschluss des achten PMOS-Transistors mit dem Source-Anschluss des dritten PMOS-Transistors verbunden ist; und einen siebenten NMOS-Transistor, wobei ein Source-Anschluss des siebenten PMOS-Transistors mit dem negativen Versorgungspegel verbunden ist, ein Gate-Anschluss des siebenten NMOS-Transistors mit einem zweiten Aktivierungssignal in der zweiten Spannungsdomäne gekoppelt ist und ein Drain-Anschluss des siebenten NMOS-Transistors mit dem Source-Anschluss des ersten NMOS-Transistors verbunden ist.Circuit according to one of the Claims 4 to 9 further comprising: an eighth PMOS transistor, wherein a source terminal of the eighth PMOS transistor is connected to the first positive supply level, a gate terminal of the eighth PMOS transistor is coupled to a first activation signal in the third voltage domain, and a drain terminal of the eighth PMOS transistor is connected to the source terminal of the third PMOS transistor; and a seventh NMOS transistor, wherein a source terminal of the seventh PMOS transistor is connected to the negative supply level, a gate terminal of the seventh NMOS transistor is coupled to a second activation signal in the second voltage domain, and a drain terminal of the seventh NMOS transistor is connected to the source terminal of the first NMOS transistor. Schaltkreis nach einem der vorhergehenden Ansprüche, wobei der Referenzpegel im Wesentlichen gleich dem ersten positiven Versorgungspegel minus dem zweiten positiven Versorgungspegel ist.Circuit according to one of the preceding claims, wherein the reference level is substantially equal to the first positive supply level minus the second positive supply level. Schaltkreis mit: einem ersten PMOS-Transistor, der mit einem ersten Eingangsverfolgungssignal, das aus dem Eingangssignal erzeugt wird, vorgespannt wird, wobei sich das Eingangssignal in einer ersten Spannungsdomäne von einem negativen Versorgungspegel bis zu einem ersten positiven Versorgungspegel ändert, sich das erste Eingangsverfolgungssignal in einer dritten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel ändert und der Referenzpegel höher als der negative Versorgungspegel ist; einem zweiten PMOS-Transistor, wobei ein Source-Anschluss des zweiten PMOS-Transistors mit dem ersten positiven Versorgungspegel verbunden ist, ein Gate-Anschluss des zweiten PMOS-Transistors mit dem Referenzpegel vorgespannt wird und ein Drain-Anschluss des zweiten PMOS-Transistors mit einem Source-Anschluss des ersten PMOS-Transistors verbunden ist; einem dritten PMOS-Transistor, wobei ein Source-Anschluss des dritten PMOS-Transistors mit einem Drain-Anschluss des ersten PMOS-Transistors verbunden ist, ein Gate-Anschluss des dritten PMOS-Transistors mit dem Referenzpegel vorgespannt wird und ein Drain-Anschluss des dritten PMOS-Transistors mit einem ersten Knoten verbunden ist; einem ersten NMOS-Transistor, der mit einem zweiten Eingangsverfolgungssignal, das aus dem Eingangssignal erzeugt wird, vorgespannt wird, wobei sich das zweite Eingangsverfolgungssignal in einer zweiten Spannungsdomäne von dem negativen Versorgungspegel bis zu einem zweiten positiven Versorgungspegel ändert und ein Source-Anschluss des ersten NMOS-Transistors mit dem negativen Versorgungspegel verbunden ist; und einem zweiten NMOS-Transistor, wobei ein Drain-Anschluss des zweiten NMOS-Transistors mit dem ersten Knoten verbunden ist, ein Gate-Anschluss des zweiten NMOS-Transistors mit dem zweiten positiven Versorgungspegel vorgespannt wird und ein Source-Anschluss des zweiten NMOS-Transistors mit einem Drain-Anschluss des ersten NMOS-Transistors verbunden ist, wobei ein erstes invertiertes Signal, das sich in der ersten Spannungsdomäne ändert, an dem ersten Knoten erzeugt wird.Circuit with: a first PMOS transistor biased with a first input tracking signal generated from the input signal, the input signal changing in a first voltage domain from a negative supply level to a first positive supply level, the first input tracking signal changing in a third voltage domain changes from a reference level to the first positive supply level and the reference level is higher than the negative supply level; a second PMOS transistor, wherein a source terminal of the second PMOS transistor is connected to the first positive supply level, a gate terminal of the second PMOS transistor is biased with the reference level and a drain terminal of the second PMOS transistor is biased The source of the first PMOS transistor is connected; a third PMOS transistor, wherein a source terminal of the third PMOS transistor is connected to a drain terminal of the first PMOS transistor, a gate terminal of the third PMOS transistor is biased with the reference level and a drain terminal of the third PMOS transistor is connected to a first node; a first NMOS transistor biased with a second input tracking signal generated from the input signal, the second input tracking signal changing in a second voltage domain from the negative supply level to a second positive supply level and a source terminal of the first NMOS -Transistor is connected to the negative supply level; and a second NMOS transistor, wherein a drain terminal of the second NMOS transistor is connected to the first node, a gate terminal of the second NMOS transistor is biased with the second positive supply level and a source terminal of the second NMOS transistor is biased is connected to a drain terminal of the first NMOS transistor, a first inverted signal which changes in the first voltage domain being generated at the first node. Schaltkreis nach Anspruch 12, wobei ein erstes Spannungsdifferenzfenster der ersten Spannungsdomäne größer als ein zweites Spannungsdifferenzfenster der zweiten Spannungsdomäne ist und das erste Spannungsdifferenzfenster größer als ein drittes Spannungsdifferenzfenster der dritten Spannungsdomäne istCircuit according to Claim 12 wherein a first voltage difference window of the first voltage domain is larger than a second voltage difference window of the second voltage domain and the first voltage difference window is larger than a third voltage difference window of the third voltage domain Schaltkreis nach Anspruch 13, wobei das zweite Spannungsdifferenzfenster im Wesentlichen gleich dem dritten Spannungsdifferenzfenster ist.Circuit according to Claim 13 wherein the second voltage difference window is substantially equal to the third voltage difference window. Schaltkreis nach einem der Ansprüche 12 bis 14, der weiterhin Folgendes aufweist: eine erste Tracking-high-Schaltung, die zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten PMOS-Transistors geschaltet ist, wobei die erste Tracking-high-Schaltung so konfiguriert ist, dass sie das Eingangssignal in das erste Eingangsverfolgungssignal umwandelt; und eine erste Tracking-low-Schaltung, die zwischen den Eingangsanschluss und einen Gate-Anschluss des ersten NMOS-Transistors geschaltet ist, wobei die erste Tracking-low-Schaltung so konfiguriert ist, dass sie das Eingangssignal in das zweite Eingangsverfolgungssignal umwandelt.Circuit according to one of the Claims 12 to 14th 15, further comprising: a first tracking high circuit connected between the input terminal and a gate terminal of the first PMOS transistor, the first tracking high circuit configured to take the input signal into the first Input tracking signal converts; and a first tracking low circuit connected between the input terminal and a gate terminal of the first NMOS transistor, wherein the first tracking low circuit is configured to convert the input signal into the second input tracking signal. Schaltkreis nach einem der Ansprüche 12 bis 15, die weiterhin eine zweite Tracking-low-Schaltung aufweist, die mit dem ersten Knoten verbunden ist, wobei die zweite Tracking-low-Schaltung so konfiguriert ist, dass sie das erste invertierte Signal in ein zweites invertiertes Signal umwandelt, das sich in der zweiten Spannungsdomäne ändert.Circuit according to one of the Claims 12 to 15th , further comprising a second tracking low circuit connected to the first node, the second tracking low circuit so is configured to convert the first inverted signal to a second inverted signal that changes in the second voltage domain. Schaltkreis nach Anspruch 16, der weiterhin einen Inverter aufweist, der zwischen die zweite Tracking-low-Schaltung und einen Ausgangsanschluss geschaltet ist, wobei der Inverter entsprechend dem zweiten invertierten Signal ein Ausgangssignal erzeugt, das sich in der zweiten Spannungsdomäne ändert.Circuit according to Claim 16 which further comprises an inverter connected between the second tracking low circuit and an output terminal, the inverter generating an output signal that changes in the second voltage domain in accordance with the second inverted signal. Verfahren mit den folgenden Schritten: auf Grund eines Eingangssignals, das sich in einer ersten Spannungsdomäne von einem negativen Versorgungspegel bis zu einem ersten positiven Versorgungspegel ändert, Erzeugen eines ersten Eingangsverfolgungssignals, das sich in einer dritten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel ändert; auf Grund des Eingangssignals Erzeugen eines zweiten Eingangsverfolgungssignals, das sich in einer zweiten Spannungsdomäne von einem Referenzpegel bis zu dem ersten positiven Versorgungspegel ändert; Vorspannen eines Pull-up-Transistors mit dem ersten Eingangsverfolgungssignal; und Vorspannen eines Pull-down-Transistors mit dem zweiten Eingangsverfolgungssignal.Procedure with the following steps: based on an input signal that changes in a first voltage domain from a negative supply level to a first positive supply level, generating a first input tracking signal that changes in a third voltage domain from a reference level to the first positive supply level; based on the input signal, generating a second input tracking signal which varies in a second voltage domain from a reference level to the first positive supply level; Biasing a pull-up transistor with the first input tracking signal; and Biasing a pull-down transistor with the second input tracking signal. Verfahren nach Anspruch 18, wobei ein erstes Spannungsdifferenzfenster der ersten Spannungsdomäne größer als ein zweites Spannungsdifferenzfenster der zweiten Spannungsdomäne ist und das erste Spannungsdifferenzfenster größer als ein drittes Spannungsdifferenzfenster der dritten Spannungsdomäne ist.Procedure according to Claim 18 wherein a first voltage difference window of the first voltage domain is larger than a second voltage difference window of the second voltage domain and the first voltage difference window is larger than a third voltage difference window of the third voltage domain. Verfahren nach Anspruch 19, wobei das zweite Spannungsdifferenzfenster im Wesentlichen gleich dem dritten Spannungsdifferenzfenster ist.Procedure according to Claim 19 wherein the second voltage difference window is substantially equal to the third voltage difference window.
DE102020114004.5A 2019-07-08 2020-05-26 BUFFER SWITCHING BETWEEN DIFFERENT VOLTAGE DOMAINS Pending DE102020114004A1 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962871587P 2019-07-08 2019-07-08
US62/871,587 2019-07-08
US16/875,849 US11171634B2 (en) 2019-07-08 2020-05-15 Buffer circuit between different voltage domains
US16/875,849 2020-05-15

Publications (1)

Publication Number Publication Date
DE102020114004A1 true DE102020114004A1 (en) 2021-01-14

Family

ID=74005484

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020114004.5A Pending DE102020114004A1 (en) 2019-07-08 2020-05-26 BUFFER SWITCHING BETWEEN DIFFERENT VOLTAGE DOMAINS

Country Status (3)

Country Link
KR (1) KR102370950B1 (en)
CN (1) CN112202441B (en)
DE (1) DE102020114004A1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230104923A (en) * 2021-06-07 2023-07-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. Earth Leakage Isolation for Low-Dropout Regulators
CN114679169B (en) * 2022-04-11 2024-06-07 杭州城芯科技有限公司 High-speed ADC input buffer with PVT constant bias circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2947122B2 (en) * 1995-05-08 1999-09-13 ヤマハ株式会社 Buffer circuit
KR102242582B1 (en) * 2014-10-10 2021-04-22 삼성전자주식회사 Receiver circuit and signal receiving method thereof
US20160191059A1 (en) * 2014-12-29 2016-06-30 Sandisk Technologies Inc. Cross-coupled level shifter with transition tracking circuits

Also Published As

Publication number Publication date
CN112202441B (en) 2024-09-06
KR102370950B1 (en) 2022-03-07
CN112202441A (en) 2021-01-08
KR20210006862A (en) 2021-01-19

Similar Documents

Publication Publication Date Title
DE69117553T2 (en) Output circuit
DE69616726T2 (en) Voltage regulating converter
DE3177289T2 (en) MOS TRANSISTOR CIRCUIT WITH PUNCH PROTECTION.
DE69528542T2 (en) Output circuit for use in a semiconductor integrated circuit
DE69809623T2 (en) Logical MOS circuit and semiconductor device
DE102011055325B4 (en) Flip-flop circuit
DE3779784T2 (en) LOGICAL CIRCUIT.
DE102004012239A1 (en) Circuit for transforming a signal in a differential mode into an unbalanced signal with reduced power consumption in the standby state
DE10022770A1 (en) Integrated circuit current read-amplifier design, has output voltage level control circuit provided with first and second resistors and NMOS transistor connected to their point
DE102019204598B4 (en) Low power input buffer using reverse gate MOS
DE10232346B4 (en) Circuit arrangement and method for data signal reproduction
DE10063307A1 (en) Interception circuit for data and its control method
DE69310162T2 (en) Level conversion circuit
DE19951620B4 (en) Differential amplifier circuit
DE102020114004A1 (en) BUFFER SWITCHING BETWEEN DIFFERENT VOLTAGE DOMAINS
DE68925856T2 (en) Logical Bicmos circuit
DE10026622A1 (en) Drive circuit for transistors in high voltage integrated circuit, has protection module connected to signal lines, that prevents logical circuit from changing the logic signal, if voltage of both signal lines are varied in transition
DE69121175T2 (en) Flip-flop circuit with a CMOS hysteresis inverter
DE69735659T2 (en) Differential signal generator circuit with a circuit for current peak suppression
DE3323446A1 (en) INPUT SIGNAL LEVEL CONVERTER FOR A MOS DIGITAL CIRCUIT
DE69601342T2 (en) Input circuit for setting the mode
DE102017110448A1 (en) level converter
DE10352685A1 (en) buffer circuit
DE69426720T2 (en) Semiconductor circuit arrangement with a combination of CMOS and bipolar circuits
DE2925331A1 (en) CMOS LSI circuit with dual-purpose contacts - has complementary transistor pair responding to level change greater than that needed by buffer

Legal Events

Date Code Title Description
R012 Request for examination validly filed