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DE102016118207B4 - SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME - Google Patents

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DE102016118207B4
DE102016118207B4 DE102016118207.9A DE102016118207A DE102016118207B4 DE 102016118207 B4 DE102016118207 B4 DE 102016118207B4 DE 102016118207 A DE102016118207 A DE 102016118207A DE 102016118207 B4 DE102016118207 B4 DE 102016118207B4
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cap insulating
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Ru-Gun Liu
Sai-Hooi Yeong
Yen-Ming Chen
Yung-Sung Yen
Ying-Yan Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst:Bilden von Gate-Aufbauten (40), die sich in einer ersten Richtung erstrecken und in einer zweiten, die erste Richtung kreuzenden Richtung angeordnet sind, wobei jeder der Gate-Aufbauten (40) eine Gateelektrode (44), eine Gate-Kappenisolierschicht (60), die über der Gateelektrode (44) angeordnet ist, und Seitenwand-Spacer (46), die an entgegengesetzten Flächen der Gateelektrode (44) und der Gate-Kappenisolierschicht (60) angeordnet sind, umfasst;Bilden von Source/Drain-Aufbauten zwischen zwei benachbarten Gate-Aufbauten (40),wobei jeder der Source/Drain-Aufbauten eine Source/Drain-Leitschicht (70) und eine Source/Drain-Kappenisolierschicht (80), die auf der Source/Drain-Leitschicht (70) angeordnet ist, umfasst;selektives Entfernen der Gate-Kappenisolierschicht (60) von zumindest einem der Gate-Aufbauten (40), während zumindest einer der restlichen Gate-Aufbauten (40) geschützt wird, wodurch die Gateelektrode (44) des zumindest einen der Gate-Aufbauten (40) freigelegt wird;selektives Entfernen der Source/Drain-Kappenisolierschicht (80) von zumindest einem der Source/Drain-Aufbauten, während zumindest einer der restlichen Source/Drain-Aufbauten geschützt wird, wodurch die Source/Drain-Leitschicht (70) des zumindest einen der Source/Drain-Aufbauten freigelegt wird;Bilden einer leitenden Deckschicht (101) auf der freigelegten Gateelektrode (44) und der freigelegten Source/Drain-Leitschicht (70); undVornehmen einer Planarisierungstätigkeit an der Deckschicht (101), damit leitende Kontaktschichten (100, 105) auf der freigelegten Gateelektrode (44) und der freigelegten Source/Drain-Leitschicht (70) gebildet werden und die oberen Flächen der leitenden Kontaktschichten (100, 105) koplanar sind mit den oberen Flächen der Gate-Kappenisolierschicht (60) und der Source/Drain-Kappenisolierschicht (80).A method of manufacturing a semiconductor device, the method comprising:forming gate structures (40) extending in a first direction and arranged in a second direction crossing the first direction, each of the gate structures (40) comprising a gate electrode (44), a gate cap insulating layer (60) disposed over the gate electrode (44), and sidewall spacers (46) disposed on opposite surfaces of the gate electrode (44) and the gate cap insulating layer (60);forming source/drain structures between two adjacent gate structures (40), each of the source/drain structures comprising a source/drain conductive layer (70) and a source/drain cap insulating layer (80) disposed on the source/drain conductive layer (70);selectively removing the gate cap insulating layer (60) from at least one of the gate structures (40) while at least one of the remaining gate structures (40), thereby exposing the gate electrode (44) of at least one of the gate structures (40);selectively removing the source/drain cap insulation layer (80) from at least one of the source/drain structures while protecting at least one of the remaining source/drain structures, thereby exposing the source/drain conductive layer (70) of at least one of the source/drain structures;forming a conductive cap layer (101) on the exposed gate electrode (44) and the exposed source/drain conductive layer (70); andperforming a planarization operation on the cap layer (101) so that conductive contact layers (100, 105) are formed on the exposed gate electrode (44) and the exposed source/drain conductive layer (70) and the upper surfaces of the conductive contact layers (100, 105) are coplanar with the upper surfaces of the gate cap insulating layer (60) and the source/drain cap insulating layer (80).

Description

TECHNISCHES GEBIETTECHNICAL AREA

Die Offenbarung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, und genauer einen Aufbau und ein Herstellungsverfahren für einen Selbstausrichtungskontakt oder einen Opferschichtaufbau über Source/Drain-Bereichen.The disclosure relates to a method of manufacturing a semiconductor device, and more particularly to a structure and method of manufacturing a self-alignment contact or sacrificial layer structure over source/drain regions.

ALLGEMEINER STAND DER TECHNIKGENERAL STATE OF THE ART

Mit der Abnahme der Abmessungen von Halbleitervorrichtungen wird verbreitet ein Opferschichtaufbau (SAC) benutzt, um z.B. in einem Feldeffekttransistor (FET) Source/Drain(S/D)-Kontakte herzustellen, die dichter an Gate-Aufbauten liegen. Typischerweise wird eine SAC durch Strukturieren einer Zwischenschichtdielektrikums(ILD)-Schicht auf einer Gatestruktur und zwischen Seitenwand-Spacern hergestellt. Die SAC-Schicht wird durch eine dielektrische Füllung und eine Planarisierung nach einer Rückätzung des Metall-Gates gebildet. Die SAC-Schicht auf dem Gate, typischerweise als Nitrid, erzeugt verglichen mit dem Dielektrikum der ILD, das typischerweise ein Oxid ist, eine gute Ätzselektivität auf dem S/D. Dieser selektive Ätzprozess verbessert das S/D-Kontakt-Prozessfenster. Mit der Zunahme der Vorrichtungsdichte (d.h., der Abnahme der Abmessungen der Halbleitervorrichtung) wird die Dicke des Seitenwand-Spacers dünner, was einen Kurzschluss zwischen dem S/D-Kontakt und den Gateelektroden verursachen kann. Entsprechend war es nötig, SAC-Strukturen bereitzustellen, um das Prozessfenster der Bildung einer elektrischen Isolation zwischen den S/D-Kontakten und Gateelektroden zu erlangen.As semiconductor device dimensions decrease, a sacrificial layer structure (SAC) is widely used to create source/drain (S/D) contacts closer to gate structures, e.g. in a field effect transistor (FET). Typically, a SAC is created by patterning an interlayer dielectric (ILD) layer on a gate structure and between sidewall spacers. The SAC layer is formed by dielectric filling and planarization after etching back the metal gate. The SAC layer on the gate, typically a nitride, produces good etch selectivity on the S/D compared to the ILD dielectric, which is typically an oxide. This selective etch process improves the S/D contact process window. As device density increases (i.e., semiconductor device dimensions decrease), the sidewall spacer thickness becomes thinner, which can cause a short circuit between the S/D contact and the gate electrodes. Accordingly, it was necessary to provide SAC structures to achieve the process window of forming electrical isolation between the S/D contacts and gate electrodes.

Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 9 202 751 B2 , US 2013 / 0 175 583 A1 , WO 13 / 095 548 A1 , WO 14 / 046 856 A1 , US 2011 / 0 156 107 A1 und US 2011 / 0 193 161 A1 .State of the art relating to the subject matter of the invention can be found, for example, in US 9 202 751 B2 , US 2013 / 0 175 583 A1 , WO 13 / 095 548 A1 , WO 14 / 046 856 A1 , US 2011 / 0 156 107 A1 and US 2011 / 0 193 161 A1 .

Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.The invention is defined by the main claim and the subordinate claims. Further embodiments of the invention are given in the dependent claims.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die vorliegende Offenbarung wird am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn diese mit den beiliegenden Zeichnungen gelesen wird. Es wird betont, dass verschiedene Merkmale gemäß der Standardpraxis in der Industrie nicht maßstabgetreu gezeichnet sind und nur zu Erläuterungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Besprechung beliebig vergrößert oder verkleinert sein.

  • 1A zeigt eine beispielhafte Draufsicht (von oben her gesehen), die ein Stadium eines sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. 1B zeigt eine beispielhafte Schnittansicht entlang der Linie X1-X1 in 14A. 1C ist eine vergrößerte Ansicht des in 1B gezeigten Gate-Aufbaus. 1D zeigt eine beispielhafte perspektivische Ansicht, die ein Stadium eines sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • 2 bis 13 zeigen beispielhafte Schnittansichten, die verschiedene Stadien des sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
  • 14 bis 23 zeigen beispielhafte Schnittansichten, die verschiedene Stadien des sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulichen.
  • 24 zeigt eine beispielhafte Schnittansicht, die einen der Vorteile der vorliegenden Ausführungsformen veranschaulicht.
  • 25 zeigt einen beispielhaften Gestaltungsaufbau nach einer Ausführungsform der vorliegenden Offenbarung.
The present disclosure is best understood from the following detailed description when read with the accompanying drawings. It is emphasized that various features are not drawn to scale in accordance with standard industry practice and are used for illustration purposes only. In fact, the dimensions of the various features may be arbitrarily increased or reduced for clarity of discussion.
  • 1A shows an exemplary plan view (viewed from above) illustrating a stage of a sequential manufacturing process of a semiconductor device according to an embodiment of the present disclosure. 1B shows an exemplary sectional view along the line X1-X1 in 14A . 1C is an enlarged view of the 1B shown gate structure. 1D shows an exemplary perspective view illustrating a stage of a sequential manufacturing process of a semiconductor device according to an embodiment of the present disclosure.
  • 2 to 13 show exemplary cross-sectional views illustrating various stages of the sequential manufacturing process of a semiconductor device according to an embodiment of the present disclosure.
  • 14 to 23 show exemplary sectional views illustrating various stages of the sequential manufacturing process of a semiconductor device according to another embodiment of the present disclosure.
  • 24 shows an exemplary sectional view illustrating one of the advantages of the present embodiments.
  • 25 shows an exemplary design structure according to an embodiment of the present disclosure.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bietet. Nachstehend werden bestimmte Ausführungsformen von oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Überdies kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten, bei denen das erste und das zweite Merkmal in einem direkten Kontakt gebildet werden, und kann sie auch Ausführungsformen beinhalten, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Verschiedene Merkmale können der Einfachheit und der Klarheit halber beliebig in unterschiedlichen Maßstäben gezeichnet sein.It should be understood that the following disclosure provides many different embodiments or examples for carrying out various features of the invention. Specific embodiments of or examples of components and arrangements are described below to simplify the present disclosure. Moreover, the formation of a first feature over or on a second feature in the following description may include embodiments where the first and second features are formed in direct contact, and may also include embodiments where additional features may be formed between the first and second features such that the first and second features may not be in direct contact. Various features may be drawn at different scales arbitrarily for simplicity and clarity.

Ferner können räumlich bezogene Ausdrücke wie „unter“, „unterhalb“, „darunter“, „über“, „oberhalb“ und dergleichen hier zur Erleichterung der Beschreibung verwendet sein, um die wie in den Figuren veranschaulichte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad oder in andere Ausrichtungen gedreht) sein, und die hier verwendeten räumlich bezogenen Beschreiber können ebenfalls entsprechend interpretiert werden. Zudem kann der Ausdruck „bestehend aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.Furthermore, spatially related terms such as "under,""beneath,""underneath,""above," and the like may be used herein for ease of description to describe the relationship of one element or feature to another element(s) or feature(s) as illustrated in the figures. The spatially related terms are intended to encompass various orientations of the device in use or operation in addition to the orientation illustrated in the figures. The device may be oriented differently (rotated 90 degrees or other orientations), and the spatially related descriptors used herein may also be interpreted accordingly. Additionally, the term "consisting of" may mean either "comprising" or "consisting of."

1A und 1B zeigen ein Stadium eines sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform der vorliegenden Offenbarung. 1A zeigt eine Draufsicht (eine Ansicht im Grundriss) und 1B zeigt eine Schnittansicht entlang der Linie X1-X1 in 1A. 1A and 1B show a stage of a sequential manufacturing process of a semiconductor device according to an embodiment of the present disclosure. 1A shows a top view (a view in plan) and 1B shows a sectional view along the line X1-X1 in 1A .

1A und 1B zeigen einen Aufbau einer Halbleitervorrichtung, nachdem Metall-Gate-Aufbauten gebildet wurden. In 1A und 1B sind Metall-Gate-Aufbauten 40 über einer Kanalschicht, zum Beispiel einem Teil eines über einem Substrat 10 gebildeten Finnenaufbaus 20, gebildet. Die Metall-Gate-Aufbauten 40 umfassen einen ersten bis vierten Metall-Gate-Aufbau 40A, 40B, 40C und 40D und erstrecken sich in der Y-Richtung und sind in der X-Richtung angeordnet. Die Dicke der Metall-Gate-Aufbauten 40 liegt bei einigen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 80 nm. Jeder der Gate-Aufbauten 40 umfasst eine Gatedielektrikumsschicht 42, eine Metall-Gateelektrode 44 und Seitenwand-Spacer 46, die an Hauptseitenwänden der Metall-Gateelektrode 44 bereitgestellt sind. Die Seitenwand-Spacer 46 bestehen aus zumindest einem aus SiN, SiON, SiCN oder SiOCN. Die Filmdicke der Seitenwand-Spacer 46 an der Unterseite der Seitenwand-Spacer liegt bei einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 15 nm und bei anderen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 8 nm. Ferner sind neben den Gate-Aufbauten Source/Drain-Bereiche 25 gebildet, und sind Räume zwischen den Gate-Aufbauten mit einer ersten Zwischenschichtdielektrikums(ILD)-Schicht 50 gefüllt. Die erste ILD-Schicht 50 umfasst eine oder mehrere Schichten aus einem Isoliermaterial wie etwa SiO2, SiON, SiOCN oder SiCN. Bei einer Ausführungsform wird SiO2 verwendet. In dieser Offenbarung werden eine Source und ein Drain austauschbar verwendet und bezieht sich „Source/Drain“ auf eines aus einer Source und einem Drain. 1A and 1B show a structure of a semiconductor device after metal gate structures have been formed. In 1A and 1B Metal gate structures 40 are formed over a channel layer, for example, a portion of a fin structure 20 formed over a substrate 10. The metal gate structures 40 include first through fourth metal gate structures 40A, 40B, 40C, and 40D and extend in the Y direction and are arranged in the X direction. The thickness of the metal gate structures 40 is in a range of about 20 nm to about 80 nm in some embodiments. Each of the gate structures 40 includes a gate dielectric layer 42, a metal gate electrode 44, and sidewall spacers 46 provided on major sidewalls of the metal gate electrode 44. The sidewall spacers 46 are made of at least one of SiN, SiON, SiCN, or SiOCN. The film thickness of the sidewall spacers 46 at the bottom of the sidewall spacers is in a range of about 3 nm to about 15 nm in some embodiments and in a range of about 4 nm to about 8 nm in other embodiments. Further, source/drain regions 25 are formed adjacent to the gate structures, and spaces between the gate structures are filled with a first interlayer dielectric (ILD) layer 50. The first ILD layer 50 includes one or more layers of an insulating material such as SiO 2 , SiON, SiOCN, or SiCN. In one embodiment, SiO 2 is used. In this disclosure, a source and a drain are used interchangeably and "source/drain" refers to one of a source and a drain.

1C ist eine vergrößerte Ansicht des Gate-Aufbaus. Der Metall-Gate-Aufbau 40 umfasst eine oder mehrere Schichten 45 aus einem Metallmaterial wie etwa Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi und anderen leitfähigen Materialien. Eine Gatedielektrikumsschicht 42, die zwischen der Kanalschicht und der Metall-Gateelektrode 44 angeordnet ist, umfasst eine oder mehrere Schichten von Metalloxiden wie etwa einem High-k-Metalloxid. Beispiele für Metalloxide, die für High-k-Dielektrika verwendet werden, beinhalten Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische davon. Bei einigen Ausführungsformen ist zwischen der Kanalschicht und der Gatedielektrikumsschicht 42 eine Grenzflächen-Dielektrikumsschicht 41, die zum Beispiel aus Siliziumdioxid besteht, gebildet. 1C is a magnified view of the gate structure. The metal gate structure 40 includes one or more layers 45 of a metal material such as Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, and other conductive materials. A gate dielectric layer 42 disposed between the channel layer and the metal gate electrode 44 includes one or more layers of metal oxides such as a high-k metal oxide. Examples of metal oxides used for high-k dielectrics include oxides of Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, and/or mixtures thereof. In some embodiments, an interface dielectric layer 41, for example made of silicon dioxide, is formed between the channel layer and the gate dielectric layer 42.

Bei einigen Ausführungsformen sind zwischen die Gatedielektrikumsschicht 42 und das Metallmaterial 45 eine oder mehrere Austrittsarbeitsregulierungsschichten 43 eingefügt. Die Austrittsarbeitsregulierungsschichten 43 bestehen aus einem leitenden Material wie etwa einer Einzelschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden eines oder mehrere aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeitsregulierungsschicht verwendet, und für einen p-Kanal-FET werden eines oder mehrere aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeitsregulierungsschicht verwendet.In some embodiments, one or more work function regulation layers 43 are interposed between the gate dielectric layer 42 and the metal material 45. The work function regulation layers 43 are made of a conductive material, such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, or TiAlC, or a multilayer of two or more of these materials. For an n-channel FET, one or more of TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, and TaSi are used as the work function regulation layer, and for a p-channel FET, one or more of TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, and Co are used as the work function regulation layer.

Bei dieser Ausführungsform werden Fin-Feldeffekttransistoren (FinFETs), die durch einen Gateersatzprozess hergestellt wurden, eingesetzt.In this embodiment, fin field effect transistors (FinFETs) manufactured by a gate replacement process are used.

1D zeigt eine beispielhafte perspektivische Ansicht eines FinFET-Aufbaus. 1D shows an example perspective view of a FinFET structure.

Zuerst wird ein Finnenaufbau 310 über einem Substrat 300 hergestellt. Der Finnenaufbau umfasst einen unteren Bereich und einen oberen Bereich als Kanalbereich 315. Das Substrat ist zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Bei anderen Ausführungsformen ist das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Alternativ kann das Substrat einen anderen elementaren Halbleiter wie etwa Germanium; einen Verbindungshalbleiter, der Gruppe-IV-IV-Verbindungshalbleiter wie etwa SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter wie etwa GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP umfasst; oder Kombinationen davon umfassen. Bei einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI(Silizium-auf-Isolator)-Substrats.First, a fin structure 310 is formed over a substrate 300. The fin structure includes a bottom region and an top region as a channel region 315. The substrate is, for example, a p-type silicon substrate having an impurity concentration in a range of about 1 × 10 15 cm -3 to about 1 × 10 18 cm -3 . In other embodiments, the substrate is an n-type silicon substrate having an impurity concentration in a range of about 1 × 10 15 cm -3 to about 1 × 10 18 cm -3 . Alternatively, the substrate may comprise another elemental semiconductor such as germanium; a compound semiconductor comprising group IV-IV compound semiconductors such as SiC and SiGe, group III-V compound semiconductors such as GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP; or combinations thereof. In the case of In this embodiment, the substrate is a silicon layer of an SOI (silicon-on-insulator) substrate.

Nach dem Bilden des Finnenaufbaus 310 wird über dem Aufbau 310 eine Isolationsisolierschicht 320 gebildet. Die Isolationsisolierschicht 320 umfasst eine oder mehrere Schichten aus Isoliermaterialien wie etwa Siliziumoxid, Siliziumoxinitrid oder Siliziumnitrid, die durch LPCVD (chemische Abscheidung aus der Dampfphase bei Niederdruck), Plasma-CVD oder fließfähige CVD gebildet sind. Die Isolationsisolierschicht kann durch eine oder mehrere Schichten aus Spin-On-Glass (SOG), SiO, SiON, SiOCN und oder fluordotiertem Silikatglas (FSG) gebildet sein.After forming the fin structure 310, an isolation insulating layer 320 is formed over the structure 310. The isolation insulating layer 320 comprises one or more layers of insulating materials such as silicon oxide, silicon oxynitride, or silicon nitride formed by LPCVD (low pressure chemical vapor deposition), plasma CVD, or flowable CVD. The isolation insulating layer may be formed by one or more layers of spin-on glass (SOG), SiO, SiON, SiOCN, and/or fluorine-doped silicate glass (FSG).

Nach dem Bilden der Isolationsisolierschicht 320 über dem Finnenaufbau wird eine Planarisierungstätigkeit vorgenommen, um einen Teil der Isolationsisolierschicht 320 zu entfernen. Die Planarisierungstätigkeit kann ein chemisch-mechanisches Polieren(CMP) und/oder einen Rückätzprozess umfassen. Dann wird die Isolationsisolierschicht 320 weiter entfernt (vertieft), damit der obere Bereich des Finnenaufbaus freigelegt wird.After forming the isolation insulating layer 320 over the fin structure, a planarization operation is performed to remove a portion of the isolation insulating layer 320. The planarization operation may include a chemical mechanical polishing (CMP) and/or an etch-back process. Then, the isolation insulating layer 320 is further removed (recessed) to expose the top portion of the fin structure.

Über dem freigelegten Finnenaufbau wird ein Dummy-Gate-Aufbau gebildet. Der Dummy-Gate-Aufbau umfasst eine Dummy-Gateelektrodenschicht, die aus Polysilizium gebildet ist, und eine Dummy-Gatedielektrikumsschicht. An Seitenwänden der Dummy-Gateelektrodenschicht werden auch Seitenwand-Spacer 350, die eine oder mehrere Schichten aus Isoliermaterialien umfassen, gebildet. Nach der Bildung des Dummy-Gate-Aufbaus wird der Finnenaufbau 310, der nicht von dem Dummy-Gate-Aufbau bedeckt ist, unter die obere Fläche der Isolationsisolierschicht 320 vertieft. Dann wird über dem vertieften Finnenaufbau unter Verwendung eines Epitaxialwachstumsverfahrens ein Source/Drain-Bereich 360 gebildet. Der Source/Drain-Bereich kann ein Dehnungsmaterial umfassen, um auf den Kanalbereich 315 eine Beanspruchung auszuüben.A dummy gate structure is formed over the exposed fin structure. The dummy gate structure includes a dummy gate electrode layer formed of polysilicon and a dummy gate dielectric layer. Sidewall spacers 350 comprising one or more layers of insulating materials are also formed on sidewalls of the dummy gate electrode layer. After the formation of the dummy gate structure, the fin structure 310 not covered by the dummy gate structure is recessed below the top surface of the isolation insulating layer 320. A source/drain region 360 is then formed over the recessed fin structure using an epitaxial growth process. The source/drain region may include a strain material to apply stress to the channel region 315.

Dann wird über dem Dummy-Elektrodenaufbau und dem Source/Drain-Bereich 360 eine Zwischenschichtdielektrikums-Schicht (ILD) 370 gebildet. Nach einer Planarisierungstätigkeit wird der Dummy-Gate-Aufbau entfernt, um einen Gateraum herzustellen. Dann wird in dem Gateraum ein Metall-Gate-Aufbau 330 gebildet, der eine Metall-Gateelektrode und eine Gatedielektrikumsschicht wie etwa eine High-k-Dielektrikumsschicht umfasst. In 1D ist die Ansicht von Teilen des Metall-Gate-Aufbaus 330, der Seitenwände 330 und der ILD 370 geschnitten, um den darunter befindlichen Aufbau zu zeigen.Then, an interlayer dielectric (ILD) layer 370 is formed over the dummy electrode structure and the source/drain region 360. After a planarization operation, the dummy gate structure is removed to form a gate space. Then, a metal gate structure 330 is formed in the gate space, which includes a metal gate electrode and a gate dielectric layer, such as a high-k dielectric layer. In 1D is a view of portions of the metal gate structure 330, the side walls 330, and the ILD 370 cut away to show the structure underneath.

Der Metall-Gate-Aufbau 330 und die Seitenwände 330, die Source/der Drain 360 und die ILD 370 von 1D entsprechen im Wesentlichen jeweils dem Metall-Gate-Aufbau 40, den Source/Drain-Bereichen 25 und der ersten Zwischenschichtdielektrikums-Schicht (ILD) 50 von 1A und 1B.The metal gate structure 330 and the side walls 330, the source/drain 360 and the ILD 370 of 1D essentially correspond to the metal gate structure 40, the source/drain regions 25 and the first interlayer dielectric layer (ILD) 50 of 1A and 1B .

2 bis 13 zeigen beispielhafte Schnittansichten, die der Linie X1-X1 in 1A entsprechen und verschiedene Stadien des sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform der vorliegenden Offenbarung veranschaulichen. Es versteht sich, das vor, während und nach den Prozessen, die durch 2 bis 13 gezeigt sind, zusätzliche Tätigkeiten bereitgestellt sein können, und dass einige der Tätigkeiten, die nachstehend beschrieben sind, für zusätzliche Ausführungsformen des Verfahrens ersetzt oder beseitigt sein können. Die Reihenfolge der Tätigkeiten/Prozesse kann austauschbar sein. 2 to 13 show exemplary sectional views corresponding to the line X1-X1 in 1A and illustrate various stages of the sequential manufacturing process of a semiconductor device according to an embodiment of the present disclosure. It is understood that before, during and after the processes described by 2 to 13 shown, additional activities may be provided, and some of the activities described below may be substituted or eliminated for additional embodiments of the method. The order of activities/processes may be interchangeable.

Wie in 2 gezeigt werden die Metall-Gateelektroden 44 durch einen Trocken- und/oder einen Nassätzprozess unter die obere Fläche der Seitenwand-Spacer 46 vertieft. Die verbleibende Höhe H1 der vertieften Gateelektrode 44 liegt bei einigen Ausführungsformen in einem Bereich von etwa 15 nm bis etwa 50 nm.As in 2 As shown, the metal gate electrodes 44 are recessed below the upper surface of the sidewall spacers 46 by a dry and/or a wet etch process. The remaining height H1 of the recessed gate electrode 44 is in a range of about 15 nm to about 50 nm in some embodiments.

Nachdem die Gateelektroden 44 vertieft wurden, wird wie in 2 gezeigt eine erste Deckschicht 61 aus einem ersten Isoliermaterial gebildet. Das erste Isoliermaterial umfasst eines oder mehrere aus SiC, SiON, SiOCN, SiCN und SiN.After the gate electrodes 44 have been recessed, as in 2 shown, a first cover layer 61 is formed from a first insulating material. The first insulating material comprises one or more of SiC, SiON, SiOCN, SiCN and SiN.

An der Deckschicht 61 wird eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein chemisch-mechanischer Polierprozess (CMP) vorgenommen, damit die Gate-Kappenisolierschichten 60 über der Gateelektrode 44 gebildet werden, wie in 3 gezeigt ist.A planarization operation such as an etch-back process or a chemical mechanical polishing (CMP) process is performed on the cap layer 61 to form the gate cap insulating layers 60 over the gate electrode 44, as shown in 3 is shown.

Wie in 4 gezeigt wird die erste ILD-Schicht 50 durch eine Trocken- und/oder eine Nassätzung entfernt, wodurch Öffnungen 65 gebildet werden und die Source/Drain-Bereiche 25 an den Böden der Öffnungen 65 freigelegt werden.As in 4 As shown, the first ILD layer 50 is removed by a dry and/or a wet etch, thereby forming openings 65 and exposing the source/drain regions 25 at the bottoms of the openings 65.

Anschließend wird eine Deckschicht aus einem ersten leitenden Material 71 gebildet, wie in 5 gezeigt ist. Das erste leitende Material 71 umfasst eines oder mehrere aus W, Co, Ni oder Ti. An der Grenzfläche zwischen dem ersten leitenden Material 71 und dem Source/Drain-Aufbau 25 kann eine Silizidschicht wie etwa WSi, CoSi2 oder TiSi gebildet werden. Bei einer Ausführungsform wird W verwendet.Subsequently, a cover layer of a first conductive material 71 is formed, as in 5 The first conductive material 71 comprises one or more of W, Co, Ni, or Ti. A silicide layer such as WSi, CoSi 2 , or TiSi may be formed at the interface between the first conductive material 71 and the source/drain structure 25. In one embodiment, W is used.

An der Deckschicht 71 wird eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein CMP-Prozess vorgenommen, damit über den Source/Drain-Bereichen 25 die Source/Drain-Leitschichten 70 gebildet werden, wie in 6 gezeigt ist.A planarization process such as an etch-back process or a CMP process is performed on the cover layer 71 so that the source ce/drain regions 25, the source/drain conductive layers 70 are formed, as in 6 is shown.

Dann werden wie in 7 gezeigt die Source/Drain-Leitschichten 70 durch eine Trocken- und/oder eine Nassätztätigkeit unter die obere Fläche der Seitenwand-Spacer 46 vertieft. Die verbleibende Höhe H2 der Source/Drain-Leitschicht 70 liegt bei einigen Ausführungsformen in einem Bereich von etwa 15 nm bis etwa 50 nm.Then, as in 7 As shown, the source/drain conductive layers 70 are recessed below the upper surface of the sidewall spacers 46 by a dry and/or a wet etching operation. The remaining height H2 of the source/drain conductive layer 70 is in a range of about 15 nm to about 50 nm in some embodiments.

Anschließend wird wie in 8 gezeigt eine Deckschicht aus einem zweiten Isoliermaterial 81 gebildet. Das zweite Isoliermaterial 81 unterscheidet sich von dem ersten Isoliermaterial 61 und umfasst eines oder mehrere aus SiC, SiON, Al2O3, SiOCN, SiCN und SiN. Die beiden Materialien für das erste und das zweite Isoliermaterial sind austauschbar, um unterschiedliche Prozessanforderungen zu erfüllen.Then, as in 8th shown, a cover layer is formed of a second insulating material 81. The second insulating material 81 is different from the first insulating material 61 and includes one or more of SiC, SiON, Al 2 O 3 , SiOCN, SiCN and SiN. The two materials for the first and second insulating materials are interchangeable to meet different process requirements.

An der Deckschicht 81 wird eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein CMP-Prozess vorgenommen, damit über den Source/Drain-Leitschichten 70 Source/Drain-Kappenisolierschichten 80 gebildet werden, wie in 9 gezeigt ist. Wie in 9 gezeigt sind mehrere Gate-Aufbauten, die sich in der Y-Richtung erstrecken, in gleichen Abständen in der X-Richtung angeordnet. Jeder der Gate-Aufbauten umfasst eine Gateelektrode 44 eine Gate-Kappenisolierschicht 60, die über der Gateelektrode 44 angeordnet ist, und Seitenwand-Spacer 46, die an entgegengesetzten Seitenflächen der Gateelektrode 44 und der Gate-Kappenisolierschicht 60 angeordnet sind. Ferner sind zwischen zwei benachbarten Gate-Aufbauten mehrere Source/Drain-Aufbauten angeordnet. Jeder der Source/Drain-Aufbauten umfasst eine Source/Drain-Leitschicht 70 und eine Source/Drain-Kappenisolierschicht 80, die über der Source/Drain-Leitschicht 70 angeordnet ist.A planarization operation such as an etch-back process or a CMP process is performed on the cap layer 81 to form source/drain cap insulating layers 80 over the source/drain conductive layers 70, as shown in 9 As shown in 9 shown are a plurality of gate structures extending in the Y direction, arranged at equal intervals in the X direction. Each of the gate structures includes a gate electrode 44, a gate cap insulating layer 60 disposed over the gate electrode 44, and sidewall spacers 46 disposed on opposite side surfaces of the gate electrode 44 and the gate cap insulating layer 60. Furthermore, a plurality of source/drain structures are arranged between two adjacent gate structures. Each of the source/drain structures includes a source/drain conductive layer 70 and a source/drain cap insulating layer 80 disposed over the source/drain conductive layer 70.

Die Dicke H4 der Gate-Kappenisolierschicht 60 liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm. Die Dicke H3 der Source/Drain-Kappenisolierschicht 80 liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm.The thickness H4 of the gate cap insulating layer 60 is in a range of about 10 nm to about 40 nm in some embodiments. The thickness H3 of the source/drain cap insulating layer 80 is in a range of about 10 nm to about 40 nm in some embodiments.

Als nächstes werden wie in 10 gezeigt zumindest ein Gate-Aufbau (z.B. die Gate-Aufbauten 40C und 40D) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht durch eine erste Maskenschicht 72 abgedeckt, während zumindest ein Gate-Aufbau (z.B. 40A und 40B) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht freigelegt sind. Dann werden die Gate-Kappenisolierschichten 60 selektiv entfernt wodurch eine Gate-Öffnung 85 gebildet wird.Next, as in 10 , at least one gate structure (eg, gate structures 40C and 40D) and at least one source/drain structure including the source/drain cap insulating layer are covered by a first mask layer 72, while at least one gate structure (eg, 40A and 40B) and at least one source/drain structure including the source/drain cap insulating layer are exposed. Then, the gate cap insulating layers 60 are selectively removed, thereby forming a gate opening 85.

Hier bestehen die Gate-Kappenisolierschicht 60, die Source/Drain-Kappenisolierschicht 80 und die Seitenwand-Spacer 45 aus unterschiedlichen Isoliermaterialien. Insbesondere sind die Source/Drain-Kappenisolierschicht 80 und die Seitenwand-Spacer 45 Materialien mit einer hohen Ätzselektivität (etwa 4 oder mehr) gegenüber der Gate-Kappenisolierschicht 60 beim Ätzen der Gate-Kappenisolierschicht 60. Bei einigen Ausführungsformen beträgt die Ätzselektivität etwa 6 bis 20. Entsprechend kann die Gate-Kappenisolierschicht 60 auf eine selbstausgerichtete Weise selektiv entfernt werden. Wie in 10 gezeigt kann sich eine Kanteder Öffnungsstruktur der ersten Maskenschicht 72 auf zumindest einer Source/Drain-Kappenisolierschicht 80 befinden.Here, the gate cap insulating layer 60, the source/drain cap insulating layer 80 and the sidewall spacers 45 are made of different insulating materials. In particular, the source/drain cap insulating layer 80 and the sidewall spacers 45 are materials having a high etch selectivity (about 4 or more) to the gate cap insulating layer 60 when etching the gate cap insulating layer 60. In some embodiments, the etch selectivity is about 6 to 20. Accordingly, the gate cap insulating layer 60 can be selectively removed in a self-aligned manner. As shown in 10 As shown, an edge of the opening structure of the first mask layer 72 may be located on at least one source/drain cap insulation layer 80.

Bei einigen Ausführungsformen wird über dem Aufbau von 9 vor der Bildung der ersten Maskenschicht 72 eine zweite ILD-Schicht 110 (siehe 24) gebildet, die zum Beispiel aus SiO2 (oder einem oder mehreren aus SiON, SiOCN, SiCN oder SiCO) besteht. In einem solchen Fall wird zuerst die zweite ILD unter Verwendung der ersten Maskenschicht 72 als Ätzmaske geätzt, und werden dann die Gate-Kappenisolierschichten 60 geätzt. Die Ätzbedingung für das Ätzen der zweiten ILD kann sich von der Ätzbedingung für das Ätzen der Gate-Kappenisolierschichten unterscheiden.In some embodiments, the structure of 9 before the formation of the first mask layer 72, a second ILD layer 110 (see 24 ) consisting of, for example, SiO 2 (or one or more of SiON, SiOCN, SiCN, or SiCO). In such a case, first, the second ILD is etched using the first mask layer 72 as an etching mask, and then the gate cap insulating layers 60 are etched. The etching condition for etching the second ILD may be different from the etching condition for etching the gate cap insulating layers.

In gleicher Weise werden wie in 11 gezeigt zumindest ein Gate-Aufbau (z.B. die Gate-Aufbauten 40A und 40A) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht durch eine zweite Maskenschicht 74 abgedeckt, während zumindest ein Gate-Aufbau (z.B. 40D) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht freigelegt sind. Dann werden die Source/Drain-Kappenisolierschichten 80 selektiv entfernt, wodurch eine Source/Drain-Öffnung 87 gebildet wird. Hier sind die Gate-Kappenisolierschicht 60 und die Seitenwand-Spacer 45 Materialien mit einer hohen Ätzselektivität (etwa 4 oder mehr) gegenüber der Source/Drain-Kappenisolierschicht 80 beim Ätzen der Source/Drain-Kappenisolierschicht 80. Bei einigen Ausführungsformen beträgt die Ätzselektivität etwa 6 bis 20. Entsprechend kann die Source/Drain-Kappenisolierschicht 80 auf eine selbstausgerichtete Weise selektiv entfernt werden. Wie in 11 gezeigt kann sich eine Kanteder Öffnungsstruktur der zweiten Maskenschicht 74 auf zumindest einer Gate-Kappenisolierschicht 60 befinden.In the same way as in 11 As shown, at least one gate structure (eg, gate structures 40A and 40A) and at least one source/drain structure including the source/drain cap insulating layer are covered by a second mask layer 74, while at least one gate structure (eg, 40D) and at least one source/drain structure including the source/drain cap insulating layer are exposed. Then, the source/drain cap insulating layers 80 are selectively removed, thereby forming a source/drain opening 87. Here, the gate cap insulating layer 60 and the sidewall spacers 45 are materials having a high etch selectivity (about 4 or more) to the source/drain cap insulating layer 80 when etching the source/drain cap insulating layer 80. In some embodiments, the etch selectivity is about 6 to 20. Accordingly, the source/drain cap insulating layer 80 can be selectively removed in a self-aligned manner. As in 11 As shown, an edge of the opening structure of the second mask layer 74 may be located on at least one gate cap insulating layer 60.

Die Reihenfolge des Entfernens der Gate-Kappenisolierschicht 60 und des Entfernens der Source/Drain-Kappenisolierschicht 80 ist austauschbar.The order of removing the gate cap insulating layer 60 and removing the source/drain cap insulating layer 80 is interchangeable.

Anschließend wird wie in 12 gezeigt eine Deckschicht 101 aus einem zweiten leitenden Material gebildet. Das zweite leitende Material umfasst eines oder mehrere aus Cu, W, Co, Ni, Ti oder einer Legierung davon.Then, as in 12 shown, a cover layer 101 is formed of a second conductive material. The second conductive material comprises one or more of Cu, W, Co, Ni, Ti or an alloy thereof.

Wie in 13 gezeigt wird an der Deckschicht 101 eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein CMP-Prozess vorgenommen, damit über der Gateelektrode und den Source/Drain-Leitschichten 70 Gate-Kontaktschichten 100 und Source/Drain-Kontaktschichten 105 gebildet werden.As in 13 shown, a planarization operation such as an etch-back process or a CMP process is performed on the cap layer 101 to form gate contact layers 100 and source/drain contact layers 105 over the gate electrode and the source/drain conductive layers 70.

Es versteht sich, dass die Vorrichtung, die in 13 gezeigt ist, weiteren CMOS-Prozessen unterzogen wird, um verschiedene Merkmale wie Zwischenverbindungs-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.It is understood that the device used in 13 shown, undergoes further CMOS processes to form various features such as interconnect metal layers, dielectric layers, passivation layers, etc.

14 bis 23 zeigen beispielhafte Schnittansichten, die verschiedene Stadien des sequentiellen Herstellungsprozesses einer Halbleitervorrichtung nach einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulichen. Es versteht sich, das vor, während und nach den Prozessen, die durch 14 bis 23 gezeigt sind, zusätzliche Tätigkeiten bereitgestellt sein können, und dass einige der Tätigkeiten, die nachstehend beschrieben sind, für zusätzliche Ausführungsformen des Verfahrens ersetzt oder beseitigt sein können. Die Reihenfolge der Tätigkeiten/Prozesse kann austauschbar sein. Was die Gestaltungen, Aufbauten, Materialien, Prozesse und/oder Tätigkeiten betrifft, können bei dieser Ausführungsform im Wesentlichen die gleichen wie bei der obigen Ausführungsform angewendet werden, und es kann auf ihre ausführliche Erklärung verzichtet sein. 14 to 23 show exemplary sectional views illustrating various stages of the sequential manufacturing process of a semiconductor device according to another embodiment of the present disclosure. It is understood that before, during and after the processes performed by 14 to 23 shown, additional operations may be provided, and some of the operations described below may be replaced or eliminated for additional embodiments of the method. The order of the operations/processes may be interchangeable. As for the designs, structures, materials, processes and/or operations, substantially the same as those in the above embodiment may be applied to this embodiment, and their detailed explanation may be omitted.

Nach der Bildung des Aufbaus von 3 wird zumindest einer der Source/Drain-Bereiche mit der ersten ILD 50 durch eine Maskenschicht 53 abgedeckt, wie in 13 gezeigt ist. Die Maskenschicht 53 umfasst eine Hartmaskenschicht 52 und eine organische Harzschicht 54. Die Hartmaskenschicht 52 umfasst eine oder mehrere Schichten aus TiN, SiN, Ti, Si, TiO2 und SiO2. Bei einer Ausführungsform wird eine Stapelschicht aus SiO2/Si/SiO2 verwendet. Auf der Silizium/Oxid-Stapelschicht der Hartmaskenschicht 52 wird eine Photoresistschicht oder eine untere Antireflexionsbeschichtungsschicht 54 gebildet.After the formation of the structure of 3 at least one of the source/drain regions with the first ILD 50 is covered by a mask layer 53, as in 13 The mask layer 53 includes a hard mask layer 52 and an organic resin layer 54. The hard mask layer 52 includes one or more layers of TiN, SiN, Ti, Si, TiO 2 and SiO 2 . In one embodiment, a stacked layer of SiO 2 /Si/SiO 2 is used. A photoresist layer or bottom anti-reflective coating layer 54 is formed on the silicon/oxide stacked layer of the hard mask layer 52.

Durch Verwenden der Maskenschicht 53 als Ätzmaske werden die ersten ILD-Schichten 50 von den Source/Drain-Bereichen, die nicht von der Maskenschicht 53 bedeckt sind, entfernt.By using the mask layer 53 as an etch mask, the first ILD layers 50 are removed from the source/drain regions not covered by the mask layer 53.

Dann wird ähnlich wie in 5 eine Deckschicht aus einem ersten leitenden Material 71 gebildet, wie in 15 gezeigt ist. Vor dem Bilden der ersten leitenden Materialschicht wird zumindest die organische Harzschicht 54 entfernt. Anschließend wird an der Deckschicht 71 eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein CMP-Prozess vorgenommen, damit die Source/Drain-Leitschichten 70 über den Source/Drain-Bereichen 25 gebildet werden, wie in 16 gezeigt ist. Durch die Planarisierungstätigkeit wird die Hartmaskenschicht 52 entfernt.Then, similar to 5 a cover layer of a first conductive material 71 is formed as in 15 is shown. Before forming the first conductive material layer, at least the organic resin layer 54 is removed. Subsequently, a planarization operation such as an etch-back process or a CMP process is performed on the cap layer 71 so that the source/drain conductive layers 70 are formed over the source/drain regions 25, as shown in 16 is shown. The planarization operation removes the hard mask layer 52.

Als nächstes werden ähnlich wie in 7 die Source/Drain-Leitschichten 70 durch eine Trocken- und/oder eine Nassätztätigkeit unter die obere Fläche der Seitenwand-Spacer 46 vertieft, wie in 17 gezeigt ist.Next, similar to 7 the source/drain conductive layers 70 are recessed below the upper surface of the sidewall spacers 46 by a dry and/or a wet etching operation, as in 17 is shown.

Anschließend wird ähnlich wie in 8 eine Deckschicht aus einem zweiten Isoliermaterial 81 gebildet, wie in 18 gezeigt ist. Ähnlich wie in 9 wird an der Deckschicht 81 eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein CMP-Prozess vorgenommen, damit die Source/Drain-Kappenisolierschichten 80 über den Source/Drain-Leitschichten 70 gebildet werden, wie in 19 gezeigt ist.Then, similar to 8th a cover layer of a second insulating material 81 is formed, as in 18 Similar to 9 a planarization operation such as an etch-back process or a CMP process is performed on the cap layer 81 to form the source/drain cap insulating layers 80 over the source/drain conductive layers 70, as shown in 19 is shown.

Als nächstes werden ähnlich wie in 10 zumindest ein Gate-Aufbau (z.B. die Gate-Aufbauten 40C und 40D) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht durch eine erste Maskenschicht 72 abgedeckt, während zumindest ein Gate-Aufbau (z.B. 40A und 40B) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht freigelegt sind. Dann werden die Gate-Kappenisolierschichten 60 selektiv entfernt, wodurch eine Gate-Öffnung 85 gebildet wird, wie in 20 gezeigt ist. Wie in 20 gezeigt kann sich eine Kanteder Öffnungsstruktur der ersten Maskenschicht 72 auf der ersten ILD-Schicht 50 befindet, die auf zumindest einem Source/Drain-Bereich 25 angeordnet ist.Next, similar to 10 at least one gate structure (eg, gate structures 40C and 40D) and at least one source/drain structure with the source/drain cap insulating layer are covered by a first mask layer 72, while at least one gate structure (eg, 40A and 40B) and at least one source/drain structure with the source/drain cap insulating layer are exposed. Then, the gate cap insulating layers 60 are selectively removed, thereby forming a gate opening 85, as shown in 20 As shown in 20 As shown, an edge of the opening structure of the first mask layer 72 may be located on the first ILD layer 50, which is arranged on at least one source/drain region 25.

Hier bestehen die Gate-Kappenisolierschicht 60, die Source/Drain-Kappenisolierschicht 80, die Seitenwand-Spacer 45 und die erste ILD-Schicht 50 aus unterschiedlichen Isoliermaterialien. Insbesondere sind die Source/Drain-Kappenisolierschicht 80, die Seitenwand-Spacer 45 und die erste ILD-Schicht 50 Materialien mit einer hohen Ätzselektivität (etwa 4 oder mehr) gegenüber der Gate-Kappenisolierschicht 60 beim Ätzen der Gate-Kappenisolierschicht 60. Bei einigen Ausführungsformen beträgt die Ätzselektivität etwa 6 bis 20. Entsprechend kann die Gate-Kappenisolierschicht 60 auf eine selbstausgerichtete Weise selektiv entfernt werden.Here, the gate cap insulating layer 60, the source/drain cap insulating layer 80, the sidewall spacers 45, and the first ILD layer 50 are made of different insulating materials. In particular, the source/drain cap insulating layer 80, the sidewall spacers 45, and the first ILD layer 50 are materials having a high etch selectivity (about 4 or more) to the gate cap insulating layer 60 when etching the gate cap insulating layer 60. In some embodiments, the etch selectivity is about 6 to 20. Accordingly, the gate cap insulating layer 60 can be selectively removed in a self-aligned manner.

Ähnlich wie in 11 werden zumindest ein Gate-Aufbau (z.B. die Gate-Aufbauten 40A und 40B) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht durch eine zweite Maskenschicht 74 abgedeckt, während zumindest ein Gate-Aufbau (z.B. 40D) und zumindest ein Source/Drain-Aufbau mit der Source/Drain-Kappenisolierschicht freigelegt sind. Dann wird die Source/Drain-Kappenisolierschicht 80 selektiv entfernt, wodurch eine Source/Drain-Öffnung 87 gebildet wird, wie in 21 gezeigt ist. Wie in 21 gezeigt kann sich eine Kante der Öffnungsstruktur der zweiten Maskenschicht 74 auf zumindest einer Gate-Kappenisolierschicht befinden.Similar to 11 At least one gate structure (eg gate structures 40A and 40B) and at least one source/drain structure are provided with the Source/drain cap insulating layer is covered by a second mask layer 74, while at least one gate structure (eg 40D) and at least one source/drain structure are exposed with the source/drain cap insulating layer. Then, the source/drain cap insulating layer 80 is selectively removed, thereby forming a source/drain opening 87, as shown in 21 As shown in 21 As shown, an edge of the opening structure of the second mask layer 74 may be located on at least one gate cap insulating layer.

Die Reihenfolge des Entfernens der Gate-Kappenisolierschicht 60 und des Entfernens der Source/Drain-Kappenisolierschicht 80 ist austauschbar.The order of removing the gate cap insulating layer 60 and removing the source/drain cap insulating layer 80 is interchangeable.

Anschließend wird ähnlich wie in 12 eine Deckschicht 101 aus einem zweiten leitenden Material gebildet, wie in 22 gezeigt ist. An der Deckschicht 101 wird eine Planarisierungstätigkeit wie etwa ein Rückätzprozess oder ein CMP-Prozess vorgenommen, damit über der Gateelektrode 44 und den Source/Drain-Leitschichten 70 Gate-Kontaktschichten 100 und Source/Drain-Kontaktschichten 105 gebildet werden, wie in 23 gezeigt ist.Then, similar to 12 a cover layer 101 is formed from a second conductive material, as in 22 A planarization operation such as an etch-back process or a CMP process is performed on the cap layer 101 to form gate contact layers 100 and source/drain contact layers 105 over the gate electrode 44 and the source/drain conductive layers 70, as shown in 23 is shown.

Es versteht sich, dass die in 23 gezeigte Vorrichtung weiteren CMOS-Prozessen unterzogen wird, um verschiedene Merkmale wie Zwischenverbindungs-Metallschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.It is understood that the 23 The device shown is subjected to further CMOS processes to form various features such as interconnect metal layers, dielectric layers, passivation layers, etc.

Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben sind, bieten gegenüber der bestehenden Technik etliche Vorteile.The various embodiments or examples described here offer several advantages over existing technology.

24 zeigt eine beispielhafte Schnittansicht, die einen der Vorteile der vorliegenden Erfindung veranschaulicht. 24 shows an exemplary sectional view illustrating one of the advantages of the present invention.

24 veranschaulicht den Aufbau, wenn eine Maskenstruktur mit einer Öffnung (z.B. einer Kontaktlochstruktur) über der Gateelektrode 44 zum Beispiel aufgrund einer Prozessschwankung um das Ausmaß D1 nach links verschoben ist. Mittels der Maskenstruktur wird die zweite ILD-Schicht 110 geätzt und wird dann die Gate-Kappenisolierschicht 60 geätzt. Aufgrund der Fehlausrichtung kann es zu dem Ätzen eines Teils der Seitenwand-Spacer 46 und/oder eines Teils der Source/Drain-Kappenisolierschicht 80 kommen. Doch da die Ätzselektivität der Seitenwand-Spacer 46 und der Source/Drain-Kappenisolierschicht 80 gegenüber der Gate-Kappenisolierschicht 60 ausreichend hoch ist, kann das Ausmaß einer derartigen Ätzung auf ein Mindestmaß verringert werden. Entsprechend kann der Gate-Kontakt 100 auf eine selbstausrichtende Weise gebildet werden und wird ein Kurzschluss zu der Source/Drain-Leitschicht 70 vermieden. 24 illustrates the structure when a mask pattern having an opening (e.g., a via pattern) above the gate electrode 44 is shifted to the left by the amount D1 due to, for example, a process variation. Using the mask pattern, the second ILD layer 110 is etched and then the gate cap insulating layer 60 is etched. Due to the misalignment, etching of a portion of the sidewall spacers 46 and/or a portion of the source/drain cap insulating layer 80 may occur. However, since the etch selectivity of the sidewall spacers 46 and the source/drain cap insulating layer 80 to the gate cap insulating layer 60 is sufficiently high, the extent of such etching may be minimized. Accordingly, the gate contact 100 may be formed in a self-aligned manner and a short circuit to the source/drain conductive layer 70 is avoided.

Ähnlich kann wie in 24 gezeigt eine Maskenstruktur mit einer Öffnung (z.B. einer Kontaktlochstruktur) über der Source/Drain-Leitschicht 70 zum Beispiel aufgrund einer Prozessschwankung um das Ausmaß D2 nach rechts verschoben sein. Mittels der Maskenstruktur wird die zweite ILD-Schicht 110 geätzt, und wird dann die Source/Drain-Kappenisolierschicht 80 geätzt. Aufgrund der Fehlausrichtung kann es zu dem Ätzen eines Teils der Seitenwand-Spacer 46 und/oder eines Teils der Gate-Kappenisolierschicht 60 kommen. Doch da die Ätzselektivität der Seitenwand-Spacer 46 und der Gate-Kappenisolierschicht 60 gegenüber der Source/Drain-Kappenisolierschicht 80 ausreichend hoch ist, kann das Ausmaß einer derartigen Ätzung auf ein Mindestmaß verringert werden. Entsprechend kann der Source/Drain-Kontakt 105 auf eine selbstausrichtende Weise gebildet werden und wird ein Kurzschluss zu der Gateelektrode 44 vermieden.Similarly, as in 24 shown, a mask structure with an opening (e.g., a via structure) above the source/drain conductive layer 70 may be shifted to the right by the amount D2, for example due to a process variation. By means of the mask structure, the second ILD layer 110 is etched, and then the source/drain cap insulating layer 80 is etched. Due to the misalignment, etching of a portion of the sidewall spacers 46 and/or a portion of the gate cap insulating layer 60 may occur. However, since the etch selectivity of the sidewall spacers 46 and the gate cap insulating layer 60 to the source/drain cap insulating layer 80 is sufficiently high, the extent of such etching may be minimized. Accordingly, the source/drain contact 105 may be formed in a self-aligned manner and a short circuit to the gate electrode 44 is avoided.

Aufgrund der obigen Vorteile der selbstausrichtenden Kontakte ist es auch möglich, eine Gatestrukturendichte zu verringern.Due to the above advantages of self-aligned contacts, it is also possible to reduce gate structure density.

25 zeigt einen beispielhaften Gestaltungsaufbau nach einer Ausführungsform der vorliegenden Offenbarung. 25 zeigt einen beispielhaften Gestaltungsaufbau um eine Zellengrenze von zwei Standardzellen. 25 shows an exemplary design structure according to an embodiment of the present disclosure. 25 shows an example design structure around a cell boundary of two standard cells.

In 25 sind vier Gatestrukturen P40, die sich in der Y-Richtung erstrecken, in gleichen Abständen in der X-Richtung angeordnet. Zwischen zwei benachbarten Gatestrukturen sind Source/Drain-Strukturen P70 angeordnet. Über den Gatestrukturen sind Gate-Kontaktstrukturen P100A über einer Finnenstruktur P20 angeordnet. Außerdem ist über den Gatestrukturen über einem anderen Bereich als den Finnenstrukturen P20 eine Gate-Kontaktstruktur P100B angeordnet. Über den Source/Drain-Strukturen P70 sind Source/Drain-Kontakte P105 angeordnet.In 25 four gate structures P40 extending in the Y direction are arranged at equal intervals in the X direction. Source/drain structures P70 are arranged between two adjacent gate structures. Gate contact structures P100A are arranged above the gate structures via a fin structure P20. In addition, a gate contact structure P100B is arranged above the gate structures over a region other than the fin structures P20. Source/drain contacts P105 are arranged above the source/drain structures P70.

Da der Gate-Kontakt 100 bei der vorliegenden Ausführungsform auf eine selbstausrichtende Weise im Wesentlichen frei von einem Kurzschluss zu der Source/Drain-Leitschicht 70 gebildet werden kann, kann die Gate-Kontaktstruktur P100A (der Gate-Kontakt 100) über der Finnenstruktur P20 (der Finnenstruktur 20), in der die Source/Drain-Strukturen P70 (die Source/Drain-Leitschicht 70) angeordnet sind, eingerichtet werden, wie in dem Bereich A1 von 25 gezeigt ist.Since the gate contact 100 in the present embodiment can be formed in a self-aligned manner substantially free from a short circuit to the source/drain conductive layer 70, the gate contact structure P100A (the gate contact 100) can be arranged over the fin structure P20 (the fin structure 20) in which the source/drain structures P70 (the source/drain conductive layer 70) are arranged, as shown in the region A1 of 25 is shown.

In gleicher Weise kann in dem Bereich A2 von 25 die Gate-Kontaktstruktur P100B näher an der Finnenstruktur P20 angeordnet werden. Der Abstand S1 zwischen der Gate-Kontaktstruktur P100B und der Finnenstruktur P20 ist kleiner als etwa 15 nm und liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 12 nm.In the same way, in the area A2 of 25 the gate contact structure P100B can be arranged closer to the fin structure P20. The distance S1 between the gate contact structure P100B and the fin structure P20 is smaller than about 15 nm and, in some embodiments, is in a range of about 5 nm to about 12 nm.

Entsprechend ist es möglich, eine Gate-Strukturdichte zu verringern.Accordingly, it is possible to reduce a gate structure density.

Es wird sich verstehen, dass hier nicht notwendigerweise alle Vorteile besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.It will be understood that not all advantages have necessarily been discussed here, that no particular advantage is required for all embodiments or examples, and other embodiments or examples may provide other advantages.

Claims (19)

Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden von Gate-Aufbauten (40), die sich in einer ersten Richtung erstrecken und in einer zweiten, die erste Richtung kreuzenden Richtung angeordnet sind, wobei jeder der Gate-Aufbauten (40) eine Gateelektrode (44), eine Gate-Kappenisolierschicht (60), die über der Gateelektrode (44) angeordnet ist, und Seitenwand-Spacer (46), die an entgegengesetzten Flächen der Gateelektrode (44) und der Gate-Kappenisolierschicht (60) angeordnet sind, umfasst; Bilden von Source/Drain-Aufbauten zwischen zwei benachbarten Gate-Aufbauten (40), wobei jeder der Source/Drain-Aufbauten eine Source/Drain-Leitschicht (70) und eine Source/Drain-Kappenisolierschicht (80), die auf der Source/Drain-Leitschicht (70) angeordnet ist, umfasst; selektives Entfernen der Gate-Kappenisolierschicht (60) von zumindest einem der Gate-Aufbauten (40), während zumindest einer der restlichen Gate-Aufbauten (40) geschützt wird, wodurch die Gateelektrode (44) des zumindest einen der Gate-Aufbauten (40) freigelegt wird; selektives Entfernen der Source/Drain-Kappenisolierschicht (80) von zumindest einem der Source/Drain-Aufbauten, während zumindest einer der restlichen Source/Drain-Aufbauten geschützt wird, wodurch die Source/Drain-Leitschicht (70) des zumindest einen der Source/Drain-Aufbauten freigelegt wird; Bilden einer leitenden Deckschicht (101) auf der freigelegten Gateelektrode (44) und der freigelegten Source/Drain-Leitschicht (70); und Vornehmen einer Planarisierungstätigkeit an der Deckschicht (101), damit leitende Kontaktschichten (100, 105) auf der freigelegten Gateelektrode (44) und der freigelegten Source/Drain-Leitschicht (70) gebildet werden und die oberen Flächen der leitenden Kontaktschichten (100, 105) koplanar sind mit den oberen Flächen der Gate-Kappenisolierschicht (60) und der Source/Drain-Kappenisolierschicht (80). A method of manufacturing a semiconductor device, the method comprising: forming gate structures (40) extending in a first direction and arranged in a second direction crossing the first direction, each of the gate structures (40) comprising a gate electrode (44), a gate cap insulating layer (60) disposed over the gate electrode (44), and sidewall spacers (46) disposed on opposite surfaces of the gate electrode (44) and the gate cap insulating layer (60); forming source/drain structures between two adjacent gate structures (40), each of the source/drain structures comprising a source/drain conductive layer (70) and a source/drain cap insulating layer (80) disposed on the source/drain conductive layer (70); selectively removing the gate cap insulating layer (60) from at least one of the gate assemblies (40) while protecting at least one of the remaining gate assemblies (40), thereby exposing the gate electrode (44) of the at least one of the gate assemblies (40); selectively removing the source/drain cap insulating layer (80) from at least one of the source/drain assemblies while protecting at least one of the remaining source/drain assemblies, thereby exposing the source/drain conductive layer (70) of the at least one of the source/drain assemblies; forming a conductive cap layer (101) on the exposed gate electrode (44) and the exposed source/drain conductive layer (70); and performing a planarization operation on the cap layer (101) so that conductive contact layers (100, 105) are formed on the exposed gate electrode (44) and the exposed source/drain conductive layer (70) and the upper surfaces of the conductive contact layers (100, 105) are coplanar with the upper surfaces of the gate cap insulating layer (60) and the source/drain cap insulating layer (80). Verfahren nach Anspruch 1, wobei bei dem selektiven Entfernen der Gate-Kappenisolierschicht (60) zumindest eine Source/Drain-Kappenisolierschicht (80) nicht geschützt wird.Procedure according to Claim 1 wherein the selective removal of the gate cap insulating layer (60) does not protect at least one source/drain cap insulating layer (80). Verfahren nach Anspruch 1 oder 2, wobei bei dem selektiven Entfernen der Source/Drain-Kappenisolierschicht (80) zumindest eine Gate-Isolierschicht (60) nicht geschützt wird.Procedure according to Claim 1 or 2 wherein the selective removal of the source/drain cap insulating layer (80) does not protect at least one gate insulating layer (60). Verfahren nach einem der vorhergehenden Ansprüche, wobei bei dem selektiven Entfernen der Gate-Kappenisolierschicht (60) der zumindest eine der restlichen Gate-Aufbauten (40) durch eine schützende Struktur (72) geschützt wird, und sich eine Kante der schützenden Struktur (72) auf zumindest einer Source/Drain-Kappenisolierschicht (80) befindet.Method according to one of the preceding claims, wherein during the selective removal of the gate cap insulating layer (60), the at least one of the remaining gate structures (40) is protected by a protective structure (72), and an edge of the protective structure (72) is located on at least one source/drain cap insulating layer (80). Verfahren nach einem der vorhergehenden Ansprüche, wobei bei dem selektiven Entfernen der Source/Drain-Kappenisolierschicht (80) der zumindest eine der restlichen Source/Drain-Aufbauten durch eine schützende Struktur (74) geschützt wird, und sich eine Kante der schützenden Struktur (74) auf zumindest einer Gate-Kappenisolierschicht (60) befindet.Method according to one of the preceding claims, wherein in the selective removal of the source/drain cap insulating layer (80), the at least one of the remaining source/drain structures is protected by a protective structure (74), and an edge of the protective structure (74) is located on at least one gate cap insulating layer (60). Verfahren nach einem der vorhergehenden Ansprüche, wobei sich eine obere Fläche der Gateelektrode (44) in einer Ebene befindet, die sich von einer oberen Fläche der Source/Drain-Leitschicht (70) unterscheidet.A method according to any preceding claim, wherein an upper surface of the gate electrode (44) is in a plane different from an upper surface of the source/drain conductive layer (70). Verfahren nach Anspruch 6, wobei sich die obere Fläche der Gateelektrode (44) in einer niedrigeren Ebene als die obere Fläche der Source/Drain-Leitschicht (70) befindet.Procedure according to Claim 6 , wherein the upper surface of the gate electrode (44) is at a lower level than the upper surface of the source/drain conductive layer (70). Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gate-Kappenisolierschicht (60) aus einem anderen Material als die Source/Drain-Kappenisolierschicht (80) besteht.A method according to any preceding claim, wherein the gate cap insulating layer (60) is made of a different material than the source/drain cap insulating layer (80). Verfahren nach Anspruch 8, wobei die Gate-Kappenisolierschicht (60) und die Source/Drain-Kappenisolierschicht (80) aus zumindest einem aus SiC, SiOCN, SiON, SiCN und SiN bestehen.Procedure according to Claim 8 wherein the gate cap insulating layer (60) and the source/drain cap insulating layer (80) consist of at least one of SiC, SiOCN, SiON, SiCN and SiN. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Seitenwand-Spacer (46) aus einem anderen Material als die Gate-Kappenisolierschicht (60) und die Source/Drain-Kappenisolierschicht (80) bestehen.A method according to any preceding claim, wherein the sidewall spacers (46) are made of a different material than the gate cap insulating layer (60) and the source/drain cap insulating layer (80). Verfahren nach Anspruch 10, wobei die Seitenwand-Spacer (46) aus zumindest einem aus SiC, SiON, Al2O3, SiOCN, SiCN und SiN bestehen.Procedure according to Claim 10 , wherein the sidewall spacers (46) consist of at least one of SiC, SiON, Al 2 O 3 , SiOCN, SiCN and SiN. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden eines ersten Gate-Aufbaus (40A), eines zweiten Gate-Aufbaus (40B), eines dritten Gate-Aufbaus (40C) und eines vierten Gate-Aufbaus (40D), die sich in einer ersten Richtung (Y) erstrecken, über einem Substrat (10), wobei der erste Gate-Aufbau (40A) eine erste Gateelektrode (44), eine erste Gatedielektrikumsschicht (42), und erste Seitenwand-Spacer (46), die an entgegengesetzten Seitenflächen der erste Gateelektrode (44) angeordnet sind, umfasst, der zweite Gate-Aufbau (40B) eine zweite Gateelektrode (44), eine zweite Gatedielektrikumsschicht (42), und zweite Seitenwand-Spacer (46), die an entgegengesetzten Seitenflächen der zweiten Gateelektrode (44) angeordnet sind, umfasst, der dritte Gate-Aufbau (40C) eine dritte Gateelektrode (44), eine dritte Gatedielektrikumsschicht (42), und dritte Seitenwand-Spacer (46), die an entgegengesetzten Seiten der dritten Gateelektrode (44) angeordnet sind, umfasst, der vierte Gate-Aufbau (40D) eine vierte Gateelektrode (44), eine vierte Gatedielektrikumsschicht (42), und vierte Seitenwand-Spacer (46), die an entgegengesetzten Seitenflächen der vierten Gateelektrode (40) angeordnet sind, umfasst, und der erste bis vierte Gate-Aufbau (40A-40D) in einer zweiten Richtung (X), die die erste Richtung kreuzt, angeordnet sind; Bilden eines ersten Source/Drain-Bereichs (25) zwischen dem ersten und dem zweiten Gate-Aufbau (40A, 40B), eines zweiten Source/Drain-Bereichs (25) zwischen dem zweiten und dem dritten Gate-Aufbau (40B, 40C), und eines dritten Source/Drain-Bereichs (25) zwischen dem dritten und dem vierten Gate-Aufbau (40C, 40D); Bilden einer ersten Isolierschicht (50) über dem ersten bis dritten Source/Drain-Bereich (25); Vertiefen der ersten bis vierten Gateelektrode (44) unter obere Flächen der ersten bis vierten Seitenwand-Spacer (46), wodurch jeweils eine erste bis vierte Gate-Öffnung gebildet wird; jeweiliges Bilden einer ersten bis vierten Gate-Kappenisolierschicht (60) in der ersten bis vierten Gate-Öffnung; Entfernen der ersten Isolierschicht (50), um den ersten und den dritten Source/Drain-Bereich (25) freizulegen; jeweiliges Bilden einer ersten und einer dritten Source/Drain-Leitschicht (70) über dem ersten und dem dritten Source/Drain-Bereich (25); Vertiefen der ersten und der dritten Source/Drain-Leitschicht (70) unter obere Flächen der ersten bis vierten Seitenwand-Spacer (46), wodurch jeweils eine erste und eine dritte Source/Drain-Öffnung (75) gebildet werden; jeweiliges Bilden einer ersten und einer dritten Source/Drain-Kappenisolierschicht (80) in der ersten und der dritten Source/Drain-Öffnung (75); Entfernen der ersten und der zweiten Gate-Kappenisolierschicht (60), während die dritte und die vierte Gate-Kappenisolierschicht (60) und die dritte Source/Drain-Kappenisolierschicht (80) geschützt werden, wodurch die erste und die zweite Gateelektrode (44) freigelegt werden; Entfernen der dritten Source/Drain-Kappenisolierschicht (80), während die erste Source/Drain-Kappenisolierschicht (80) geschützt wird, wodurch der dritte Source/Drain-Bereich freigelegt wird; Bilden einer leitenden Deckschicht (101) auf der freigelegten ersten und zweiten Gateelektrode (44) und dem freigelegten dritten Source/Drain-Bereich; und Vornehmen einer Planarisierungstätigkeit an der Deckschicht (101), damit leitende Kontaktschichten (100, 105) auf der freigelegten ersten und zweiten Gateelektrode (44) und dem freigelegten dritten Source/Drain-Bereich gebildet werden und die oberen Flächen der leitenden Kontaktschichten (100, 105) koplanar sind mit den oberen Flächen der Gate-Kappenisolierschicht (60) und der Source/Drain-Kappenisolierschicht (80).A method of manufacturing a semiconductor device, the method comprising: forming a first gate structure (40A), a second gate structure (40B), a third gate structure (40C), and a fourth gate structure (40D) extending in a first direction (Y) over a substrate (10), the first gate structure (40A) comprising a first gate electrode (44), a first gate dielectric layer (42), and first sidewall spacers (46) disposed on opposite side surfaces of the first gate electrode (44), the second gate structure (40B) comprising a second gate electrode (44), a second gate dielectric layer (42), and second sidewall spacers (46) disposed on opposite side surfaces of the second gate electrode (44), the third gate structure (40C) comprising a third gate electrode (44), a third gate dielectric layer (42), and third sidewall spacers (46) arranged on opposite sides of the third gate electrode (44), the fourth gate structure (40D) comprises a fourth gate electrode (44), a fourth gate dielectric layer (42), and fourth sidewall spacers (46) arranged on opposite side surfaces of the fourth gate electrode (40), and the first to fourth gate structures (40A-40D) are arranged in a second direction (X) crossing the first direction; forming a first source/drain region (25) between the first and second gate structures (40A, 40B), a second source/drain region (25) between the second and third gate structures (40B, 40C), and a third source/drain region (25) between the third and fourth gate structures (40C, 40D); Forming a first insulating layer (50) over the first to third source/drain regions (25); recessing the first to fourth gate electrodes (44) below upper surfaces of the first to fourth sidewall spacers (46), thereby forming first to fourth gate openings, respectively; forming first to fourth gate cap insulating layers (60) in the first to fourth gate openings, respectively; removing the first insulating layer (50) to expose the first and third source/drain regions (25); forming first and third source/drain conductive layers (70) over the first and third source/drain regions (25), respectively; recessing the first and third source/drain conductive layers (70) below upper surfaces of the first to fourth sidewall spacers (46), thereby forming first and third source/drain openings (75), respectively; forming first and third source/drain cap insulating layers (80) in the first and third source/drain openings (75), respectively; removing the first and second gate cap insulating layers (60) while protecting the third and fourth gate cap insulating layers (60) and the third source/drain cap insulating layer (80), thereby exposing the first and second gate electrodes (44); removing the third source/drain cap insulating layer (80) while protecting the first source/drain cap insulating layer (80), thereby exposing the third source/drain region; forming a conductive cap layer (101) on the exposed first and second gate electrodes (44) and the exposed third source/drain region; and performing a planarization operation on the cap layer (101) so that conductive contact layers (100, 105) are formed on the exposed first and second gate electrodes (44) and the exposed third source/drain region and the upper surfaces of the conductive contact layers (100, 105) are coplanar with the upper surfaces of the gate cap insulating layer (60) and the source/drain cap insulating layer (80). Verfahren nach Anspruch 12, wobei bei dem Entfernen der ersten Isolierschicht (50), um den ersten und dritten Source/Drain-Bereich (25) freizulegen, der zweite Source/Drain-Bereich (25) geschützt wird und die erste Isolierschicht (50), die über dem zweiten Source/Drain-Bereich gebildet ist, nicht entfernt wird.Procedure according to Claim 12 wherein removing the first insulating layer (50) to expose the first and third source/drain regions (25) protects the second source/drain region (25) and does not remove the first insulating layer (50) formed over the second source/drain region. Verfahren nach Anspruch 12 oder 13, wobei die erste bis vierte Gate-Kappenisolierschicht (60) aus einem anderen Material als die erste und die dritte Source/Drain-Kappenisolierschicht (80) bestehen, die erste bis vierte Gate-Kappenisolierschicht (60) und die erste und die dritte Source/Drain-Kappenisolierschicht (80) aus zumindest einem aus SiC, SiON, SiOCN, SiCN und SiN bestehen, der erste bis vierte Seitenwand-Spacer (46) aus einem anderen Material als die erste bis vierte Gate-Kappenisolierschicht (60) und die erste und die dritte Source/Drain-Kappenisolierschicht (80) bestehen, und der erste bis vierte Seitenwand-Spacer (46) aus zumindest einem aus SiC, SiON, Al2O3, SiOCN, SiCN und SiN bestehen.Procedure according to Claim 12 or 13 , wherein the first to fourth gate cap insulating layers (60) are made of a different material than the first and third source/drain cap insulating layers (80), the first to fourth gate cap insulating layers (60) and the first and third source/drain cap insulating layers (80) are made of at least one of SiC, SiON, SiOCN, SiCN and SiN, the first to fourth sidewall spacers (46) are made of a different material than the first to fourth gate cap insulating layers (60) and the first and third source/drain cap insulating layers (80), and the first to fourth sidewall spacers (46) are made of at least one of SiC, SiON, Al 2 O 3 , SiOCN, SiCN and SiN. Halbleitervorrichtung, umfassend: einen ersten Gate-Aufbau , der eine erste Gateelektrode (44) und eine erste Kappenisolierschicht (60), die über der ersten Gateelektrode (44) angeordnet ist, umfasst; einen zweiten Gate-Aufbau, der eine zweite Gateelektrode (44) und eine erste leitende Kontaktschicht (100), die auf der ersten Gateelektrode (44) angeordnet ist, umfasst; einen ersten Source/Drain-Aufbau, der eine erste Source/Drain-Leitschicht (70) und eine zweite Kappenisolierschicht (80), die über der ersten Source/Drain-Leitschicht (70) angeordnet ist, umfasst; und einen zweiten Source/Drain-Aufbau, der eine zweite Source/Drain-Leitschicht (70) und eine zweite leitende Kontaktschicht (105), die über der zweiten Source/Drain-Leitschicht (70) angeordnet ist, umfasst, wobei der erste Gate-Aufbau neben einem aus dem ersten und dem zweiten Source/Drain-Aufbau angeordnet ist, zwischen dem ersten Gate-Aufbau und dem einen aus dem ersten und dem zweiten Source/Drain-Aufbau eine Spacer-Schicht (46) angeordnet ist, und die Spacer-Schicht (46) aus einem anderen Material als die erste Kappenisolierschicht (60) und die zweite Kappenisolierschicht (80) besteht, wobei die oberen Oberflächen der ersten leitenden Kontaktschicht (100), der zweiten leitenden Kontaktschicht (105), der ersten Kappenisolierschicht (60) und der zweiten Kappenisolierschicht (80) koplanar sind.A semiconductor device comprising: a first gate structure comprising a first gate electrode (44) and a first cap insulating layer (60) disposed over the first gate electrode (44); a second gate structure comprising a second gate electrode (44) and a first conductive contact layer (100) disposed on the first gate electrode (44); a first source/drain structure comprising a first source/drain conductive layer (70) and a second cap insulating layer (80) disposed over the first source/drain conductive layer (70); and a second source/drain structure comprising a second source/drain conductive layer (70) and a second conductive contact layer (105) disposed over the second source/drain conductive layer (70), wherein the first gate structure is disposed adjacent to one of the first and second source/drain structures, a spacer layer (46) is disposed between the first gate structure and the one of the first and second source/drain structures, the spacer layer (46) is made of a different material than the first cap insulating layer (60) and the second cap insulating layer (80), wherein the top surfaces of the first conductive contact layer (100), the second conductive contact layer (105), the first cap insulating layer (60), and the second cap insulating layer (80) are coplanar. Halbleitervorrichtung nach Anspruch 15, wobei sich eine obere Fläche der ersten Gateelektrode (44) in einer Ebene befindet, die sich von einer oberen Fläche der ersten Source/Drain-Leitschicht (70) unterscheidet.Semiconductor device according to Claim 15 wherein an upper surface of the first gate electrode (44) is in a plane different from an upper surface of the first source/drain conductive layer (70). Halbleitervorrichtung nach Anspruch 15 oder 16, wobei die erste Kappenisolierschicht (60) aus einem anderen Material als die zweite Kappenisolierschicht (80) besteht.Semiconductor device according to Claim 15 or 16 , wherein the first cap insulating layer (60) is made of a different material than the second cap insulating layer (80). Halbleitervorrichtung nach Anspruch 17, wobei die erste Kappenisolierschicht (60) und die zweite Kappenisolierschicht (80) aus zumindest einem aus SiC, SiON, SiOCN, SiCN und SiN bestehen.Semiconductor device according to Claim 17 , wherein the first cap insulating layer (60) and the second cap insulating layer (80) consist of at least one of SiC, SiON, SiOCN, SiCN and SiN. Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, wobei die Spacer-Schicht (46) aus zumindest einem aus SiC, SiON, Al2O3, SiOCN, SiCN und SiN besteht.Semiconductor device according to one of the Claims 15 until 18 , wherein the spacer layer (46) consists of at least one of SiC, SiON, Al 2 O 3 , SiOCN, SiCN and SiN.
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