DE102016116026B4

DE102016116026B4 - Halbleitervorrichtung und Herstellungsverfahren

Info

Publication number: DE102016116026B4
Application number: DE102016116026.1A
Authority: DE
Inventors: Jeng-Ya David Yeh; Hui-Chi CHEN; Hsiang-Ku Shen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-12-29
Filing date: 2016-08-29
Publication date: 2024-02-01
Anticipated expiration: 2036-08-30
Also published as: DE102016116026A1; US11935787B2; US20220384260A1

Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend:
Ausbilden einer ersten Gate-Struktur (10) über einem Substrat, wobei die erste Gate-Struktur (10) eine erste Gateelektrode, eine erste isolierende Deckschicht (20), die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter (30), die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht (20) angeordnet sind, und zweite Seitenwandabstandshalter (35) auf den ersten Seitenwandabstandshaltern umfasst, wobei die erste Gate-Struktur sich in einer ersten Richtung erstreckt;
Ausbilden eines ersten Source/Drain-Bereichs (50);
Ausbilden einer ersten Isolierschicht (40) über dem ersten Source/Drain-Bereich (50); nach dem Ausbilden der ersten Isolierschicht, Ausbilden einer Vertiefung in der ersten isolierenden Deckschicht (20) und der zweiten Seitenwandabstandshalter (35) und
einer Vertiefung in den ersten Seitenwandabstandshaltern (30), wodurch ein erster vertiefter Raum (61-63) gebildet wird; und
Ausbilden einer ersten Schutzschicht (70) in dem ersten vertieften Raum, wobei: der erste vertiefte Raum eine π-Form hat, die in einer Schnittansicht entlang einer zweiten Richtung senkrecht zur ersten Richtung einen Kopfabschnitt (62) über der ersten isolierenden Deckschicht (20) und der zweiten Seitenwandabstandshalter (35) und
zwei Schenkelabschnitte (61, 63) über den ersten Seitenwandabstandshalter (30) aufweist, und die erste Schutzschicht (70) eine π-Form hat, die in einer Schnittansicht entlang der zweiten Richtung einen Kopfabschnitt (72) und zwei Schenkelabschnitte (73, 75) aufweist.

Description

TECHNISCHES GEBIET
Die Offenbarung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere eine Struktur und ein Herstellungsverfahren für eine selbstjustierende Kontaktstruktur über Source/Drain-Bereichen.
Halbleitervorrichtungen des Standes der Technik sind z.B. in der US 2015 / 0 263 160 A1 , US 2014 / 0 110 798 A1 und US 9 209 273 B1 beschrieben.
HINTERGRUND
Mit der Verringerung der Abmessungen von Halbleitervorrichtungen wurden selbstjustierende Kontakte (SAC; self-aligned contact) allgemein beispielsweise zur Herstellung von Source/Drain(S/D)-Kontakten eingesetzt, die näher an Gate-Strukturen in einem Feldeffekttransistor (FET) angeordnet sind. Üblicherweise wird ein SAC durch Strukturieren einer Zwischendielektrikums(ILD)-Schicht hergestellt, unter der eine Kontakt-Ätzstoppschicht (CESL; contact etch-stop layer) über der Gate-Struktur ausgebildet wird, die Seitenwandabstandshalter aufweist. Das anfängliche Ätzen der ILD-Schicht stoppt an der CESL und dann wird die CESL geätzt, um die SACs auszubilden. Während die Bauteildichte zunimmt (d.h., die Abmessungen der Halbleitervorrichtung verringert werden), wird die Dicke der Seitenwandabstandshalter kleiner, was zu einem Kurzschluss zwischen dem S/D-Kontakt und den Gateelektroden führen kann. Daher wurde es nötig, SAC-Strukturen und ein Herstellungsverfahren mit verbesserter elektrischer Isolation zwischen den S/D-Kontakten und den Gateelektroden bereitzustellen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.

1A zeigt eine beispielhafte Draufsicht (Sicht von oben), die ein Stadium eines sequentiellen Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt 1B zeigt eine beispielhafte Querschnittsansicht entlang der Linie X1-X1 der 1A. 1C ist eine vergrößerte Ansicht der in 1B gezeigten Gate-Struktur. 1D zeigt eine beispielhafte Perspektivansicht, die ein Stadium eines sequentiellen Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
2 bis 10 zeigen beispielhafte Querschnittsansichten, die zu der Linie X1-X1 von 1A gehören, die verschiedene Stadien des sequentiellen Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigen.

DETAILLIERTE BESCHREIBUNG
Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Abmessungen der Elemente sind beispielsweise nicht auf offenbarte Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können der Einfachheit und Klarheit halber in verschiedenen Maßstäben gezeichnet sein.
Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
1A und 1B zeigen ein Stadium eines sequentiellen Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A zeigt eine Draufsicht (Sicht von oben) und 1B zeigt eine Querschnittsansicht entlang der Linie X1-X1 von 1A.
1A und 1B zeigen eine Struktur einer Halbleitervorrichtung, nachdem Metallgate-Strukturen ausgebildet wurden. In 1A und 1B wurden Metallgate-Strukturen 10 über einer Kanalschicht 5 ausgebildet, beispielsweise als Teil einer Stegstruktur, und isolierende Deckschichten 20, auch als Isolierschicht bezeichnet, sind über den Metallgate-Strukturen 10 in Z-Richtung angeordnet. Die Metallgate-Strukturen 10 erstrecken sich in Y-Richtung und sind in X-Richtung angeordnet. Die Dicke der Metallgate-Strukturen 10 liegt in einigen Ausführungsformen im Bereich von etwa 15 nm bis etwa 50 nm. Die Breite der isolierenden Deckschicht 20 liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm und im Bereich von etwa 15 nm bis etwa 20 nm in anderen Ausführungsformen. Seitenwandabstandshalter 30, die als erste Seitenwand bezeichnet werden können, sind auf Seitenwänden der Metallgate-Struktur 10 und der isolierenden Deckschicht 20 vorgesehen. Die Filmdicke der Seitenwandabstandshalter 30 am Boden der Seitenwandabstandshalter liegt in einigen Ausführungsformen im Bereich von etwa 3 nm bis etwa 15 nm und im Bereich von etwa 4 nm bis etwa 8 nm in anderen Ausführungsformen. Die Kombination aus der Metallgate-Struktur 10, der isolierenden Deckschicht 20 und der Seitenwandabstandshalter 30 kann gemeinsam als Gate-Struktur bezeichnet werden. Weiter werden Source-/Drain-Bereiche 50 angrenzend an die Gate-Strukturen ausgebildet und Zwischenräume zwischen den Gate-Strukturen werden mit einer ersten Zwischendielektrikums(ILD)-Schicht 40 gefüllt. Zusätzlich wird eine Kontakt-Ätzstoppschicht (CESL) 35, die auch als zweite Seitenwand bezeichnet werden kann, auf den Seitenwandabstandshaltern 30 ausgebildet, wie in 1A und 1B gezeigt ist. Die Filmdicke der CESL 35 liegt in einigen Ausführungsformen im Bereich von etwa 3 nm bis etwa 15 nm und im Bereich von etwa 4 nm bis etwa 8 nm in anderen Ausführungsformen.
1C ist eine vergrößerte Ansicht der Gate-Struktur. Die Metallgate-Struktur 10 umfasst eine oder mehrere Schichten 18 aus Metallmaterial, beispielsweise Al, Cu, W, Ti, Ta, TiN, TiAl, TiAIC, TiAlN, TaN, NiSi, CoSi und anderen leitfähigen Materialien. Eine Gate-Dielektrikumsschicht 14, die zwischen der Kanalschicht 5 und dem Metallgate angeordnet ist, umfasst eine oder mehrere Schichten aus Metalloxiden wie beispielsweise High-k-Metalloxiden. Beispiele von Metalloxiden, die für die High-k-Dielektrika verwendet werden, umfassen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Mischungen davon. In einigen Ausführungsformen wird eine dielektrische Grenzschicht 12, die beispielsweise aus Siliziumdioxid hergestellt ist, zwischen der Kanalschicht 5 und der Gate-Dielektrikumsschicht 14 ausgebildet.
In einigen Ausführungsformen sind eine oder mehrere Austrittsarbeits-Einstellschichten 16 zwischen der Gate-Dielektrikumsschicht 14 und dem Metallmaterial 18 angeordnet. Die Austrittsarbeits-Einstellschichten 16 sind aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAIC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FET wird eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeits-Einstellschicht verwendet und für den p-Kanal-FET wird eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeits-Einstellschicht verwendet.
Die isolierende Deckschicht 20 umfasst eine oder mehrere Schichten aus isolierendem Material wie beispielsweise Siliziumnitrid-basiertem Material, das SiN, SiCN und SiOCN umfasst. Der Seitenwandabstandshalter 30 ist aus einem anderen Material als die isolierende Deckschicht 20 hergestellt und umfasst eine oder mehrere Schichten aus isolierendem Material wie beispielsweise Siliziumoxid-basiertem Material, das SiOC und SiOCN umfasst, oder einem Low-k-Dielektrikum, das eine Dielektrizitätskonstante von etwa 3 bis etwa 4 hat. In einigen Ausführungsformen ist die CESL 35 aus einem anderen Material als die isolierende Deckschicht 20 hergestellt und umfasst eine oder mehrere Schichten aus isolierendem Material wie beispielsweise Siliziumnitrid-basiertem Material, das SiN, SiCN und SiOCN umfasst. In einigen Ausführungsformen ist die CESL 35 aus dem gleichen Material wie die isolierende Deckschicht 20 hergestellt. Die erste ILD-Schicht 40 umfasst eine oder mehrere Schichten aus isolierendem Material einschließlich Siliziumoxid-basiertem Material, beispielsweise Siliziumdioxid (SiO₂) und SiON.
Das Material der Seitenwandabstandshalter 30 und der CESL 35, das Material der isolierenden Deckschicht 20 und ein Material der ersten ILD-Schicht 40 unterscheiden sich in bestimmten Ausführungsformen voneinander, so dass jede dieser Schichten selektiv geätzt werden kann. In einer Ausführungsform ist der Seitenwandabstandshalter 30 aus SiOC oder SiOCN hergestellt, die isolierende Deckschicht 20 und die CESL 35 sind aus SiN hergestellt und die erste ILD-Schicht 40 ist aus SiO₂ hergestellt.
In dieser Ausführungsform werden durch ein Gate-Ersetzungsverfahren hergestellte Fin-Feldeffekttransistoren (FinFETs) verwendet.
1D zeigt eine beispielhafte Perspektivansicht einer FinFET-Struktur.
Zunächst wird eine Stegstruktur 310 über einem Substrat 300 hergestellt. Die Stegstruktur umfasst einen Bodenbereich und einen oberen Bereich als Kanalbereich 315. Das Substrat ist beispielsweise ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 bis etwa 1 × 10¹⁸ cm^-3. In anderen Ausführungsformen ist das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 bis etwa 1 × 10¹⁸ cm^-3. Alternativ kann das Substrat andere elementare Halbleiter umfassen, beispielsweise Germanium; einen Verbindungshalbleiter, der IV-IV-Verbindungshalbleiter wie SiC und SiGe aufweist; Gruppe-III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP; oder Kombinationen davon. In einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI-(Silizium-auf-Isolator)-Substrats.
Nach dem Ausbilden der Stegstruktur 310 wird eine Trennisolierschicht 320 über der Stegstruktur 310 ausgebildet. Die Trennisolierschicht 320 umfasst eine oder mehrere Schichten aus isolierenden Materialien, beispielsweise Siliziumoxid, Siliziumoxinitrid oder Siliziumnitrid, die durch LPCVD (chemische Dampfabscheidung bei Niederdruck), Plasma-CVD oder fließfähiger CVD ausgebildet werden. Die Trennisolierschicht kann durch eine oder mehrere Schichten aus Spin-on-Glas (SOG), SiO, SiON, SiOCN und/oder Fluordotiertem Silikatglas (FSG) ausgebildet werden.
Nach dem Ausbilden der Trennisolierschicht 320 über der Stegstruktur wird ein Planarisierungsvorgang durchgeführt, um einen Teil der Trennisolierschicht 320 zu entfernen. Das Planarisierungsverfahren kann ein chemisch-mechanisches Polieren (CMP) und/oder ein Rückätzverfahren umfassen. Dann wird die Trennisolierschicht 320 weiter entfernt (vertieft), so dass der obere Bereich der Stegstruktur freigelegt wird.
Eine Dummy-Gate-Struktur wird über der freigelegten Stegstruktur ausgebildet. Die Dummy-Gate-Struktur umfasst eine Dummy-Gateelektrodenschicht, die aus Polysilizium und einer Dummy-Gate-Dielektrikumsschicht hergestellt ist. Seitenwandabstandshalter 350, die eine oder mehrere Schichten aus isolierenden Materialien aufweisen, werden auch auf Seitenwänden der Dummy-Gateelektrodenschicht ausgebildet. Nachdem die Dummy-Gatestruktur ausgebildet wurde, wird die Stegstruktur 310, die nicht durch die Dummy-Gatestruktur bedeckt ist, unter die obere Fläche der Trennisolierschicht 320 vertieft. Dann wird ein Source/Drain-Bereich 360 über der vertieften Stegstruktur durch ein epitaktisches Wachstums verfahren ausgebildet. Der Source/Drain-Bereich kann ein Spannungsmaterial aufweisen, um Spannung auf den Kanalbereich 315 auszuüben.
Dann wird eine Zwischendielektrikums(ILD)-Schicht 370 über der Dummy-Gatestruktur und dem Source/Drain-Bereich 360 ausgebildet. Nach einem Planarisierungsvorgang wird die Dummy-Gatestruktur entfernt, um einen Gate-Raum herzustellen. Dann wird in dem Gate-Raum eine Metallgate-Struktur 330 ausgebildet, die eine Metallgate-Elektrode und eine Gate-Dielektrikumsschicht aufweist, beispielsweise eine high-k-dielektrische Schicht. Weiter wird eine isolierende Deckschicht 340 über der Metallgate-Struktur 330 ausgebildet. Zusätzlich wird eine CESL (nicht in 1D gezeigt) auf den Seitenwänden 330 ausgebildet. In 1D ist die Darstellung von Teilen der Metallgate-Struktur 330, der isolierenden Deckschicht 330 und der ILD 370 weggeschnitten, um die darunterliegende Struktur zu zeigen.
Die Metallgate-Struktur 330, die isolierende Deckschicht 340, die Seitenwände 330, die Source/Drain 360 und die ILD 370 von 1D entsprechen jeweils im Wesentlichen den Metallgate-Strukturen 10, der isolierenden Deckschicht 20, den Seitenwandabstandshaltern 30, den Source/Drain-Bereichen 50 und der ersten Zwischendielektrikumsschicht (ILD) 40 von 1A und 1B.
2 bis 10 zeigen beispielhafte Querschnittsansichten, die zu der Linie X1-X1 von 1A gehören und die verschiedene Stadien des sequentiellen Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Vorgängen vorgesehen sein können, die in den 2 bis 10 gezeigt sind, und dass einige der unten beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt oder entfernt werden können. Die Reihenfolge der Vorgänge/Verfahren kann vertauscht werden.
Wie 2 gezeigt ist, werden die isolierende Deckschicht 20 und die CESL 35 vertieft, indem ein Trocken- und/oder Nassätzverfahren eingesetzt wird. Da die isolierende Deckschicht 20 und die CESL 35 aus dem gleichen Material hergestellt sind und aus einem Material hergestellt sind, das sich von dem der Seitenwandabstandshalter 30 und der ersten ILD-Schicht 40 unterscheidet, können die isolierende Deckschicht 20 und die CESL 35 im Wesentlichen selektiv geätzt werden. Die Tiefe D1 des vertieften Raums 25 über der vertieften isolierenden Deckschicht 20, gemessen von der oberen Fläche der ersten ILD-Schicht 40, liegt in einigen Ausführungsformen im Bereich von etwa 10 nm bis etwa 30 nm und im Bereich von etwa 15 nm bis etwa 25 nm in anderen Ausführungsformen. Die Tiefe des vertieften Raums 26 über der vertieften CESL 35 ist im Wesentlichen gleich groß wie die Tiefe D1 (die Differenz ist kleiner als etwa 1 nm). Die Tiefe des vertieften Raums 26 kann jedoch kleiner oder größer als die Tiefe D1 sein (die Differenz ist nicht kleiner als etwa 1 nm).
Wie in 3 gezeigt ist, werden die Seitenwandabstandshalter 30 vertieft, indem ein Trocken- und/oder Nassätzverfahren verwendet wird, wodurch ein vertiefter Raum 37 ausgebildet wird. Da die Seitenwandabstandshalter 30 aus einem anderen Material als die isolierende Deckschicht 20, die CESL 35 und die erste ILD-Schicht 40 hergestellt sind, können die Seitenwandabstandsschichten 30 im Wesentlichen selektiv geätzt werden. Wie in 3 gezeigt ist, hat die Vertiefung eine π-Form, die einen Kopfabschnitt 62 und zwei Schenkelabschnitte 61, 63 in einer Schnittansicht entlang der X-Richtung aufweist. Die Tiefe D2 des vertieften Raums 37, gemessen von der oberen Fläche der ersten ILD-Schicht 40, ist mindestens etwa 5 nm größer als D1 und liegt in einigen Ausführungsformen im Bereich von etwa 20 nm bis etwa 50 nm und im Bereich von etwa 10 nm bis etwa 30 nm in anderen Ausführungsformen. Die Höhe H1 der Unterseite des vertieften Raums 37, gemessen von der oberen Fläche der Gate-Struktur 10 (z.B. des Metallgates 18), liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 30 nm.
Wie in 3 gezeigt ist, ist die Tiefe D2 größer als die Tiefe D1 und die Differenz größer als etwa 3 nm. Man beachte, dass die isolierende Deckschicht 20 und die CESL 35 vertieft werden können, nachdem die Seitenwandabstandshalter 30 vertieft wurden.
Eine Schutzschicht wird nachfolgend in den vertieften Räumen 25, 26 und 37 ausgebildet. Wie in 4 gezeigt ist, werden eine oder mehrere durchgehende Schichten aus einem isolierenden Material über der Struktur ausgebildet, die in 3 gezeigt ist, und ein Planarisierungsvorgang, etwa ein Rückätzverfahren und/oder ein chemisch-mechanisches Polier-(CMP-)Verfahren wird durchgeführt, wodurch die Struktur von 5 erhalten wird. Das Isoliermaterial kann durch CVD, physikalische Dampfabscheidung (PVD) einschließlich Sputtern, Atomlagenabscheidung (ALD) oder andere geeignete Filmbildungsverfahren ausgebildet werden. Nach dem Planarisierungsvorgang liegt in einigen Ausführungsformen die Dicke H2 der Schutzschicht 70, gemessen von der oberen Fläche der isolierenden Deckschicht 20, im Bereich von etwa 5 nm bis etwa 20 nm und im Bereich von etwa 7 nm bis etwa 15 nm in anderen Ausführungsformen.
Die Schutzschicht 70 besteht aus einem Material, das einen hohen Ätzwiderstand gegen ein Siliziumoxid-basiertes Material hat. In einigen Ausführungsformen wird mindestens eines von Aluminiumnitrid, Aluminiumoxynitrid, Aluminiumoxid, Titanoxid, Zirkoniumoxid als Schutzschicht 70 eingesetzt.
Wie in 5 gezeigt ist, hat die Schutzschicht 70 eine π-Form, die einen Kopfabschnitt 72 und zwei Schenkelabschnitte 73, 75 in einer Schnittansicht entlang der X-Richtung aufweist. Die Länge H3 der Schenkelabschnitte liegt in einigen Ausführungsformen im Bereich von etwa 5 nm bis etwa 10 nm.
Nachdem die Schutzschicht 70 ausgebildet wurde, wird die erste ILD-Schicht 40 über dem Source/Drain-Bereich 50 unter Verwendung geeigneter Lithographie- und Ätzvorgänge entfernt, wie in 6 gezeigt ist, wodurch Kontaktöffnungen oder Kontaktlöcher 85 ausgebildet werden, um mindestens einen Source/Drain-Bereich 50 freizulegen.
In einigen Ausführungsformen wird die erste ILD vollständig entfernt und dann eine zweite ILD über den Gate-Strukturen ausgebildet. Dann wird unter Verwendung eines Lithographievorgangs und eines Ätzvorgangs das Kontaktloch 85 ausgebildet, um mindestens einen Source/Drain-Bereich 50 freizulegen, wie in 6 gezeigt ist.
Wie 6 gezeigt ist, wird während des Ätzens des Kontaktlochs ein Teil der Schutzschicht 70 ebenfalls geätzt. Da die Schutzschicht 70 jedoch einen höheren Ätzwiderstand als die CESL 35 während des Ätzens des Kontaktlochs aufweist, das ein Oxidätzen ist, kann das Ausmaß des geätzten Teils der CESL 35 minimiert werden. Weiter werden aufgrund der Schutzschicht 70 die isolierende Deckschicht 20 und die Seitenwandabstandshalter 30 während des Ätzens des Kontaktlochs nicht geätzt. Daher behalten die oberen Enden der isolierenden Deckschicht 20 die im Wesentlichen rechtwinkligen Ecken. Da die isolierende Deckschicht 20 davor geschützt ist, geätzt zu werden, kann ein Kurzschluss zwischen dem Metallgate 10 und dem Source/Drain-Kontakt 95 (siehe 8 und 9) vermieden werden.
Nachdem das Kontaktloch 85 ausgebildet wurde, wird ein leitendes Material 90 über der Struktur von 6 ausgebildet. Wie in 7 gezeigt ist, werden eine oder mehrere Schichten aus leitfähigem Material 90 wie Wolfram, Titan, Kobalt, Tantal, Kupfer, Aluminium oder Nickel oder Silizide davon oder andere geeignete Materialien über der Struktur von 6 ausgebildet. Dann wird ein Planarisierungsvorgang wie beispielsweise ein CMP-Verfahren durchgeführt, um die Struktur von 8 zu erhalten. Der Raum zwischen zwei Gate-Strukturen wird durch das leitende Material gefüllt, wodurch ein Source/Drain-Kontakt 95 in Kontakt mit dem Source/Drain-Bereich 50 ausgebildet wird.
Bei dieser Ausführungsform wird die Schutzschicht 70 nicht entfernt und verbleibt, wie in 9 gezeigt ist. In einem solchen Fall kann die Schutzschicht 70 als Polierstoppschicht in dem CMP-Verfahren dienen. Der Source/Drain-Kontakt 95 steht in Kontakt mit dem Source/Drain-Bereich 50. In einigen Ausführungsformen wird die Schutzschicht 70 weiter während des CMP-Verfahrens oder durch das nachfolgende CMP-Verfahren für die isolierende S/D-Deckschicht entfernt.
Nachdem der Source-/Drain-Kontakt 95 ausgebildet wurde, wird der obere Teil des Source/Drain-Kontakts 95 entfernt (vertieft) und eine isolierende S/D-Deckschicht 100 ausgebildet, wie in 9 gezeigt ist. Eine durchgehende Schicht aus einem isolierenden Material wie beispielsweise SiC oder SiOC wird ausgebildet und ein CMP-Vorgang durchgeführt. In 9 liegt in einigen Ausführungsformen die Dicke H3 des Kopfabschnitts der π-Form der Schutzschicht 70 in einem Bereich von etwa 1 nm bis etwa 5 nm in einigen Ausführungsformen. Weiter ist die Dicke H4 (Länge) des Schenkelabschnitts der π-Form der Schutzschicht 70 größer als die Dicke H3 des Kopfabschnitts. Das Verhältnis von H4 zu H3 (H4/H3) liegt in einigen Ausführungsformen im Bereich von etwa 1 bis etwa 10 und im Bereich von etwa 2 bis etwa 6 in anderen Ausführungsformen.
Eine Ätzstoppschicht (ESL) 105 und eine dritte ILD-Schicht 108 werden anschließend über der Struktur von 9 ausgebildet. Dann wird ein Strukturierungsvorgang durchgeführt, um Kontaktlöcher auszubilden. Die Kontaktlöcher werden mit einem oder mehreren leitenden Materialien gefüllt, um Kontaktstecker 110, 115 auszubilden, und eine erste Metallverdrahtung 120 und eine zweite Metallverdrahtung 125 werden über den Kontaktsteckern 110 bzw. 115 ausgebildet, wie in 10 gezeigt ist. Die erste und die zweite Metallverdrahtung und die Kontaktstecker können durch ein Dual-Damascene-Verfahren ausgebildet werden. In einigen Ausführungsformen wird die ESL 105 nicht ausgebildet.
Es versteht sich, dass die Vorrichtung in 10 weiteren CMOS-Verfahren unterzogen wird, um verschiedene Elemente wie Verbindungsmetallschichten, dielektrische Schichten, Passivierungsschichten usw. auszubilden.
Die verschiedenen hier beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. Zum Beispiel ist es in der vorliegenden Offenbarung möglich, da eine Schutzschicht 70 über dem Metallgate, den Seitenwandabstandshaltern und der isolierenden Deckschicht ausgebildet wird, zu verhindern, dass die isolierende Deckschicht während des Ätzens eines Kontaktlochs geätzt wird, wodurch ein Kurzschluss zwischen dem Metallgate und dem Source/Drain-Kontakt verhindert wird.
Gemäß einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Gate-Struktur über einem Substrat ausgebildet. Die erste Gate-Struktur umfasst eine erste Gateelektrode, eine erste isolierende Deckschicht, die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter, die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht angeordnet sind, und zweite Seitenwandabstandshalter, die auf den ersten Seitenwandabstandshaltern angeordnet sind. Die erste Gate-Struktur erstreckt sich entlang einer ersten Richtung. Ein erster Source/Drain-Bereich wird ausgebildet. Eine erste Isolierschicht wird über dem ersten Source/Drain-Bereich ausgebildet. Nach dem Ausbilden der ersten Isolierschicht werden die erste isolierende Deckschicht und die zweiten Seitenwandabstandshalter vertieft und die ersten Seitenwandabstandshalter werden vertieft, wodurch ein erster vertiefter Raum gebildet wird. Eine erste Schutzschicht wird in dem ersten vertieften Raum ausgebildet. Der erste vertiefte Raum hat eine π-Form, die in einer Schnittansicht entlang einer zweiten Richtung senkrecht zur ersten Richtung einen Kopfabschnitt über der ersten isolierenden Deckschicht und der zweiten Seitenwandabstandshalter und zwei Schenkelabschnitte über den ersten Seitenwandabstandshalter aufweist. Die erste Schutzschicht hat eine π-Form, die in einer Schnittansicht entlang der zweiten Richtung einen Kopfabschnitt und zwei Schenkelabschnitte aufweist.
Gemäß einem weiteren Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Gate-Struktur und eine zweite Gate-Struktur über einem Substrat ausgebildet. Die erste Gate-Struktur umfasst eine erste Gateelektrode, eine erste isolierende Deckschicht, die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter, die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht angeordnet sind, und erste Ätzstoppschichten, die auf den ersten Seitenwandabstandshaltern angeordnet sind. Die zweite Gate-Struktur umfasst eine zweite Gateelektrode, eine zweite isolierende Deckschicht die über der zweiten Gate-Elektrode angeordnet ist, zweite Seitenwandabstandshalter, die auf gegenüberliegenden Seitenflächen der zweiten Gate-Elektrode und der zweiten isolierenden Deckschicht angeordnet sind, und zweite Ätzstoppschichten, die auf den ersten Seitenwandabstandshaltern angeordnet sind. Die erste und die zweite Gate-Struktur erstrecken sich entlang einer ersten Richtung. Ein erster Source/Drain-Bereich wird in einem Bereich zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur ausgebildet. Eine erste Isolierschicht wird über dem Source/Drain-Bereich und zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur ausgebildet. Nach dem Ausbilden der ersten Isolierschicht werden die erste und die zweite isolierende Deckschicht und die erste und die zweite Ätzstoppschicht vertieft und der erste und der zweite Seitenwandabstandshalter werden vertieft, wodurch ein erster vertiefter Raum über der ersten Gateelektrode und ein zweiter vertiefter Raum über der zweiten Gateelektrode ausgebildet wird. Eine erste Schutzschicht wird in dem ersten vertieften Raum ausgebildet und eine zweite Schutzschicht wird in dem zweiten vertieften Raum ausgebildet. Sowohl der erste als auch der zweite vertiefte Raum haben eine π-Form, die einen Kopfabschnitt und zwei Schenkelabschnitte in einer Schnittansicht entlang einer zweiten Richtung aufweist, die senkrecht zu der ersten Richtung ist. Sowohl die erste als auch die zweite Schutzschicht haben eine π-Form, die einen Kopfabschnitt und zwei Schenkelabschnitte in einer Schnittansicht entlang der zweiten Richtung aufweist.
In Übereinstimmung mit noch einem weiteren Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine erste Gate-Struktur, die auf einem Substrat angeordnet ist und sich in einer ersten Richtung erstreckt. Die erste Gate-Struktur umfasst eine erste Gateelektrode, eine erste isolierende Deckschicht, die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter, die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht angeordnet sind, und zweite Seitenwandabstandshalter, die über den ersten Seitenwandabstandshaltern angeordnet sind. Die Halbleitervorrichtung umfasst weiter eine erste Schutzschicht, die über der ersten isolierenden Deckschicht, den ersten Seitenwandabstandshaltern und den zweiten Seitenwandabstandshaltern ausgebildet ist. Die erste Schutzschicht hat eine π-Form, die einen Kopfabschnitt und zwei Schenkelabschnitte in einer Schnittansicht entlang einer zweiten Richtung aufweist, die senkrecht zu der ersten Richtung ist.

Claims

Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer ersten Gate-Struktur (10) über einem Substrat, wobei die erste Gate-Struktur (10) eine erste Gateelektrode, eine erste isolierende Deckschicht (20), die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter (30), die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht (20) angeordnet sind, und zweite Seitenwandabstandshalter (35) auf den ersten Seitenwandabstandshaltern umfasst, wobei die erste Gate-Struktur sich in einer ersten Richtung erstreckt; Ausbilden eines ersten Source/Drain-Bereichs (50); Ausbilden einer ersten Isolierschicht (40) über dem ersten Source/Drain-Bereich (50); nach dem Ausbilden der ersten Isolierschicht, Ausbilden einer Vertiefung in der ersten isolierenden Deckschicht (20) und der zweiten Seitenwandabstandshalter (35) und einer Vertiefung in den ersten Seitenwandabstandshaltern (30), wodurch ein erster vertiefter Raum (61-63) gebildet wird; und Ausbilden einer ersten Schutzschicht (70) in dem ersten vertieften Raum, wobei: der erste vertiefte Raum eine π-Form hat, die in einer Schnittansicht entlang einer zweiten Richtung senkrecht zur ersten Richtung einen Kopfabschnitt (62) über der ersten isolierenden Deckschicht (20) und der zweiten Seitenwandabstandshalter (35) und zwei Schenkelabschnitte (61, 63) über den ersten Seitenwandabstandshalter (30) aufweist, und die erste Schutzschicht (70) eine π-Form hat, die in einer Schnittansicht entlang der zweiten Richtung einen Kopfabschnitt (72) und zwei Schenkelabschnitte (73, 75) aufweist.
Verfahren nach Anspruch 1, wobei die erste isolierende Deckschicht (20) aus dem gleichen Material wie die zweiten Seitenwandabstandshalter (35) hergestellt ist und aus einem anderen Material als die ersten Seitenwandabstandshalter (30) hergestellt ist.
Verfahren nach Anspruch 1 oder 2, wobei die erste isolierende Deckschicht (20) und die zweiten Seitenwandabstandshalter (35) aus einem Siliziumnitrid-basierten Material hergestellt sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Seitenwandabstandshalter (30) aus einem Siliziumoxid-basierten Material hergestellt sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Seitenwandabstandshalter (30) aus mindestens einem von SiOC und SiOCN hergestellt sind.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Schutzschicht (70) aus mindestens einem von Aluminiumnitrid, Aluminiumoxynitrid, Aluminiumoxid, Titanoxid, Zirkoniumoxid hergestellt ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Vertiefung (62) in der ersten isolierenden Deckschicht (20) und den zweiten Seitenwandabstandshaltern (35) vor dem Ausbilden der Vertiefung (61, 63) in den ersten Seitenwandabstandshaltern (30) durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 6, wobei das Ausbilden der Vertiefung (62) in der ersten isolierenden Deckschicht (20) und den zweiten Seitenwandabstandshaltern (35) nach dem Ausbilden der Vertiefung (61, 63) in den ersten Seitenwandabstandshaltern (30) durchgeführt wird.
Verfahren nach einem der vorhergehenden Ansprüche, das weiter nach dem Ausbilden der ersten Schutzschicht (70) umfasst: Entfernen eines Teils der ersten Isolierschicht (40) über dem Source/Drain-Bereich (50), wodurch ein Kontaktloch (85) ausgebildet wird; und Füllen des Kontaktlochs (85) mit einem leitfähigen Material (90); Ausbilden einer Vertiefung in dem eingefüllten leitfähigen Material (90); und Ausbilden einer zweiten Isolierschicht (100) über der Vertiefung in dem leitfähigen Material (90), wobei beim Ausbilden des Kontaktlochs (85) die erste isolierende Deckschicht (20) nicht geätzt wird.
Verfahren nach Anspruch 9, wobei die zweite Isolierschicht (100) aus mindestens einem von SiOC, SiC und SiOCN hergestellt ist.
Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer ersten Gate-Struktur (10) und einer zweiten Gate-Struktur (10) über einem Substrat, wobei die erste Gate-Struktur (10) eine erste Gateelektrode, eine erste isolierende Deckschicht (20), die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter (30), die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht (20) angeordnet sind, und erste Ätzstoppschichten 35 umfasst, die auf den ersten Seitenwandabstandshaltern (30) angeordnet sind, wobei die zweite Gate-Struktur (10) eine zweite Gateelektrode, eine zweite isolierende Deckschicht (20), die über der zweiten Gateelektrode angeordnet ist, zweite Seitenwandabstandshalter (30), die auf gegenüberliegenden Seitenflächen der zweiten Gateelektrode und der zweiten isolierenden Deckschicht angeordnet sind, und zweite Ätzstoppschichten (35) umfasst, die auf den zweiten Seitenwandabstandshaltern (30) angeordnet sind, wobei die erste und die zweite Gate-Struktur (10) sich in einer ersten Richtung erstrecken; Ausbilden eines ersten Source/Drain-Bereichs (50) in einem Bereich zwischen der ersten Gate-Struktur (10) und der zweiten Gate-Struktur (10); Ausbilden einer ersten Isolierschicht (40) über dem Source/Drain-Bereich (50) und zwischen der ersten Gate-Struktur (10) und der zweiten Gate-Struktur (20); nach dem Ausbilden der ersten Isolierschicht (40), Ausbilden einer Vertiefung in der ersten und der zweiten isolierenden Deckschicht (20) und den ersten und den zweiten Ätzstoppschichten (35), und Ausbilden einer Vertiefung in den ersten und den zweiten Seitenwandabstandshaltern (30), wodurch ein erster vertiefter Raum (61-63) über der ersten Gateelektrode (10) und ein zweiter vertiefter Raum (61-63) über der zweiten Gateelektrode (10) ausgebildet wird; und Ausbilden einer ersten Schutzschicht (70) in dem ersten vertieften Raum und einer zweiten Schutzschicht (70) in dem zweiten vertieften Raum, wobei: der erste und der zweite vertiefte Raum (61-63) jeweils eine π-Form hat, die in einer Schnittansicht entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, einen Kopfabschnitt (62) und zwei Schenkelabschnitte (61, 63) aufweist, und die erste und die zweite Schutzschicht (70) jeweils eine π-Form hat, die in einer Schnittansicht entlang der zweiten Richtung einen Kopfabschnitt (72) und zwei Schenkelabschnitte (73, 75) aufweist.
Verfahren nach Anspruch 11, wobei die erste und die zweite isolierende Deckschicht (20) aus dem gleichen Material wie die erste und die zweite Ätzstoppschichten (35) hergestellt sind und aus einem anderen Material als die ersten und die zweiten Seitenwandabstandshalter (30) hergestellt sind.
Verfahren nach Anspruch 11 oder 12, wobei: die erste und die zweite isolierende Deckschicht (20) aus SiN hergestellt sind und die ersten und die zweiten Seitenwandabstandshalter (30) aus mindestens einem von SiOC und SiOCN hergestellt sind.
Verfahren nach einem der Ansprüche 11 bis 13, wobei die erste und die zweite Schutzschicht (70) aus mindestens einem von Aluminiumnitrid, Aluminiumoxynitrid, Aluminiumoxid, Titanoxid, Zirkoniumoxid hergestellt sind.
Verfahren nach einem der Ansprüche 11 bis 14, wobei das Ausbilden der Vertiefung in der ersten und der zweiten Isolierschicht (40) und den ersten und den zweiten Ätzstoppschichten (35) vor dem Ausbilden der Vertiefung in den ersten und den zweiten Seitenwandabstandshaltern (35) durchgeführt wird.
Verfahren nach einem der Ansprüche 11 bis 15, das weiter nach dem Ausbilden der ersten Schutzschicht (70) umfasst: Entfernen der ersten Isolierschicht (40), die über dem Source/Drain-Bereich (50) angeordnet ist, wodurch ein Kontaktloch ausgebildet wird; und Füllen des Kontaktlochs mit einem leitfähigen Material (90); Ausbilden einer Vertiefung in dem eingefüllten leitfähigen Material (90); und Ausbilden einer zweiten Isolierschicht (100) über der Vertiefung in dem leitfähigen Material (90), wobei beim Ausbilden des Kontaktlochs die erste und die zweite isolierende Deckschicht (20) nicht geätzt werden.
Halbleitervorrichtung, umfassend: eine erste Gate-Struktur (10), die eine erste Gateelektrode aufweist, eine erste isolierende Deckschicht (20), die über der ersten Gateelektrode angeordnet ist, erste Seitenwandabstandshalter (30), die auf gegenüberliegenden Seitenflächen der ersten Gateelektrode und der ersten isolierenden Deckschicht (20) angeordnet sind, und zweite Seitenwandabstandshalter (35), die auf den ersten Seitenwandabstandshaltern (30) angeordnet sind, wobei die erste Gate-Struktur sich in einer ersten Richtung erstreckt; und eine erste Schutzschicht (70), die über der ersten isolierenden Deckschicht (20), den ersten Seitenwandabstandshaltern (30) und den zweiten Seitenwandabstandshaltern (35) ausgebildet ist, wobei die erste Schutzschicht (70) eine π-Form hat, die in einer Schnittansicht entlang einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, einen Kopfabschnitt (72) und zwei Schenkelabschnitte (73, 75) aufweist; wobei die erste isolierende Deckschicht (20) und die zweiten Seitenwandabstandshalter (35) aus SiN hergestellt sind und die ersten Seitenwandabstandshalter (30) aus mindestens einem von SiOC und SiOCN hergestellt sind; und/oder die erste Schutzschicht (70) aus mindestens einem von Aluminiumnitrid, Aluminiumoxynitrid, Aluminiumoxid, Titanoxid, Zirkoniumoxid hergestellt ist.
Halbleitervorrichtung nach Anspruch 17, wobei Unterseiten der Schenkelabschnitte (73, 75) in Kontakt mit oberen Flächen der ersten Seitenwandabstandshalter (30) stehen.