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DE102016100856B4 - Vertical metal-insulator-metal capacitor and manufacturing process therefor - Google Patents

Vertical metal-insulator-metal capacitor and manufacturing process therefor Download PDF

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DE102016100856B4
DE102016100856B4 DE102016100856.7A DE102016100856A DE102016100856B4 DE 102016100856 B4 DE102016100856 B4 DE 102016100856B4 DE 102016100856 A DE102016100856 A DE 102016100856A DE 102016100856 B4 DE102016100856 B4 DE 102016100856B4
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layer
conductive structures
vertical conductive
overlying
forming
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Wen-Shiang Liao
Chwen-Pu Jou
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Priority claimed from US14/996,070 external-priority patent/US9941195B2/en
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Abstract

Halbleitervorrichtung (200), umfassend:ein Die-Bauelement (208);eine Formschicht (209), welche das Die-Bauelement umgibt;mehrere erste vertikale leitfähige Strukturen (124), die innerhalb der Formschicht (209) gebildet sind; undmehrere zweite vertikale leitfähige Strukturen (144), die innerhalb der Formschicht (209) gebildet sind;wobei die ersten vertikalen leitfähigen Strukturen (124) und die zweiten vertikalen leitfähigen Strukturen (144) miteinander verflochten sind, und eine isolierende Struktur zwischen den ersten vertikalen leitfähigen Strukturen (124) und den zweiten vertikalen leitfähigen Strukturen (144) gebildet ist;wobei eine Formmasse in der Formschicht (209) aufgetragen ist, um das Die-Bauelement (208) zu umgeben, und ein dielektrisches Material (160) in der Formschicht aufgetragen ist, um die isolierende Struktur zu bilden; undwobei das dielektrische Material (160) eine SrRuO3-SrTiO3-SrRuO3Struktur oder eine ZrO2-Al2O3-ZrO2Struktur umfasst.A semiconductor device (200) comprising: a die component (208); a mold layer (209) surrounding the die component; a plurality of first vertical conductive structures (124) formed within the mold layer (209); and a plurality of second vertical conductive structures (144) formed within the mold layer (209); wherein the first vertical conductive structures (124) and the second vertical conductive structures (144) are intertwined, and an insulating structure between the first vertical conductive structures Structures (124) and the second vertical conductive structures (144) is formed; wherein a molding compound is applied in the mold layer (209) to surround the die component (208), and a dielectric material (160) is applied in the mold layer is to form the insulating structure; and wherein the dielectric material (160) comprises a SrRuO3-SrTiO3-SrRuO3 structure or a ZrO2-Al2O3-ZrO2 structure.

Description

HINTERGRUNDBACKGROUND

Die Verwendung von Kondensatoren in integrierten Schaltkreisen ist weitverbreitet. Die Kapazität eines Kondensators ist proportional zur Kondensatorfläche und der dielektrischen Konstante (k) der Isolierungsschicht, und ist indirekt proportional zur Dicke der Isolierungsschicht. Deshalb ist bevorzugt, um die Kapazität zu erhöhen, die Fläche und den k-Wert zu erhöhen und die Dicke der Isolierungsschicht zu verringern.The use of capacitors in integrated circuits is widespread. The capacitance of a capacitor is proportional to the capacitor area and the dielectric constant (k) of the insulation layer, and is indirectly proportional to the thickness of the insulation layer. Therefore, in order to increase the capacitance, it is preferable to increase the area and the k-value and to decrease the thickness of the insulating layer.

Ein Problem, welches mit der vergrößerten Fläche verbunden ist, besteht darin, dass es einer größeren Chipfläche bedarf. Herkömmliche Metall-Isolator-Metall- (MIM) Kondensatoren in integrierten Schaltkreisen haben verschiedene horizontale Kammstrukturen. Die horizontale Strukturkapazität hängt mit einer Zwischen-Metallschichtdicke zusammen. Jedoch ist die Dicke einer Zwischen-Metallschicht sehr schwer zu steuern. Dies führt zu hohen Schwankungen der MIM-Produktionskapazität für einen Zielwert. Dementsprechend sind neue Verfahren und Strukturen für MIM Kondensatoren wünschenswert.One problem associated with the increased area is that it requires a larger chip area. Conventional metal-insulator-metal (MIM) capacitors in integrated circuits have various horizontal comb structures. The horizontal structure capacity is related to an intermediate metal layer thickness. However, the thickness of an intermediate metal layer is very difficult to control. This leads to large fluctuations in the MIM production capacity for a target value. Accordingly, new methods and structures for MIM capacitors are desirable.

Die US 2010/0230806 A1 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung umfassend die Schritte Bereitstellen eines temporären Trägers und Abscheiden einer Keimschicht über dem temporären Träger sowie die Bildung einer Vielzahl von leitenden Säulen vertikal über der Keimschicht.The US 2010/0230806 A1 relates to a method for manufacturing a semiconductor device comprising the steps of providing a temporary carrier and depositing a seed layer over the temporary carrier and forming a plurality of conductive pillars vertically over the seed layer.

Die US 2014/0021583 A1 betrifft eine Halbleiterstruktur mit einem Kondensator mit einer ersten Platte und einer zweiten Platte in einer Einkapselung, wobei sich gegenüberliegende Oberflächen der ersten Platte und der zweiten Platte in einer Richtung von der ersten Seite eines Gehäuses zur zweiten Seite des Gehäuses erstrecken.The US 2014/0021583 A1 relates to a semiconductor structure having a capacitor with a first plate and a second plate in an encapsulation, wherein opposite surfaces of the first plate and the second plate extend in a direction from the first side of a housing to the second side of the housing.

FigurenlisteFigure list

Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.

  • 1 ist ein schematisches Diagramm, welches eine Halbleiterstruktur mit einem vertikalen Kondensator gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt;
  • 2 ist ein schematisches Diagramm, welches ein integriertes Fan-Out- (InFO) Package, das die Halbleiterstruktur aus 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält, darstellt;
  • 3 ist ein Ablaufdiagramm, welches ein Verfahren zur Herstellung der Halbleiterstruktur in 2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt;
  • 4-19 sind Querschnittsansichten des Packages in 2 in verschiedenen Stufen des Herstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
  • 20 ist ein schematisches Diagramm, welches ein integriertes Fan-Out- (InFO) Package, das die Halbleiterstruktur in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält, darstellt;
  • 21 ist ein Ablaufdiagramm, welches ein Verfahren zur Herstellung der Halbleiterstruktur in 20 gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt;
  • 22-26 sind Querschnittsansichten des Packages in 20 in verschiedenen Stufen des Herstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Offenbarung;
  • 27 ist ein schematisches Diagramm, welches ein integriertes Fan-Out- (InFO) Package, das die Halbleiterstruktur in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält, darstellt; und
  • 28 ist ein schematisches Diagramm, welches ein integriertes Fan-Out- (InFO) Package, das die Halbleiterstruktur in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält, darstellt.
Aspects of the present disclosure can be best understood from the following detailed description when read with the accompanying figures. It is emphasized that, in accordance with standard industry practice, various features are not drawn to scale. Indeed, the dimensions of the various features can be enlarged or reduced at will for purposes of clear discussion.
  • 1 FIG. 3 is a schematic diagram illustrating a semiconductor structure with a vertical capacitor in accordance with some embodiments of the present disclosure;
  • 2 Figure 13 is a schematic diagram showing an integrated fan-out (InFO) package that comprises the semiconductor structure 1 according to some embodiments of the present disclosure;
  • 3 FIG. 13 is a flow diagram illustrating a method for fabricating the semiconductor structure in FIG 2 according to some embodiments of the present disclosure;
  • 4-19 are cross-sectional views of the package in 2 at various stages of the manufacturing process in accordance with some embodiments of the present disclosure;
  • 20th FIG. 13 is a schematic diagram showing an integrated fan-out (InFO) package incorporating the semiconductor structure in FIG 1 according to some embodiments of the present disclosure;
  • 21st FIG. 13 is a flow diagram illustrating a method for fabricating the semiconductor structure in FIG 20th according to some embodiments of the present disclosure;
  • 22-26 are cross-sectional views of the package in 20th at various stages of the manufacturing process in accordance with some embodiments of the present disclosure;
  • 27 FIG. 13 is a schematic diagram showing an integrated fan-out (InFO) package incorporating the semiconductor structure in FIG 1 according to some embodiments of the present disclosure; and
  • 28 FIG. 13 is a schematic diagram showing an integrated fan-out (InFO) package incorporating the semiconductor structure in FIG 1 according to some embodiments of the present disclosure.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des bereitgestellten Gegenstandes vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.The following disclosure provides many different embodiments or examples for implementing various features of the subject matter provided. Specific examples of components and arrangements are described below to simplify the present disclosure. These are of course only examples and are not intended to be limiting. For example, the formation of a first feature over or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and may also include embodiments in which additional features between the first and second features may be formed so that the first and second features may not be in direct contact. In addition, the present disclosure may include reference numbers and / or repeat letters in the various examples. This repetition is for the sake of simplicity and clarity and does not in itself define a relationship between the various embodiments and / or configurations discussed.

Obwohl die Begriffe „erstes“, „zweites“, usw. hierin verwendet sein können um verschiedene Elemente zu beschreiben, sollten diese Elemente nicht durch diese Begriffe begrenzt sein. Diese Begriffe werden verwendet, um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet sein und ebenso könnte ein zweites Element als ein erstes Element bezeichnet sein, ohne vom Umfang der Ausführungsformen abzuweichen. Wie hierin verwendet enthält der Begriff „und/oder“ sämtliche Kombinationen aus einem oder mehreren der zugehörigen aufgezählten Gegenstände. Although the terms “first,” “second,” etc. may be used herein to describe various elements, those elements should not be limited by these terms. These terms are used to distinguish one element from another. For example, a first element could be referred to as a second element and likewise a second element could be referred to as a first element without departing from the scope of the embodiments. As used herein, the term “and / or” includes any combination of one or more of the associated listed items.

Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmale(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.In addition, spatial terms such as "below", "below", "lower", "above", "upper" and the like can be used here for simple description to indicate a relationship of an element or feature to one or more other element (s) or describe feature (s) depicted in the figures. The spatial terms are intended to include different orientations of the device in use or operation in addition to the orientation shown in the figures. The device can be oriented differently (90 degrees or rotated in other orientations) and the spatial descriptors used herein can also be interpreted accordingly.

In diesem Dokument kann der Begriff „gekoppelt“ auch als „elektrisch gekoppelt“ bezeichnet werden und der Begriff „verbunden“ kann als „elektrisch verbunden“ bezeichnet werden. „Gekoppelt“ und „verbunden“ können auch verwendet werden um anzuzeigen, dass zwei oder mehr Elemente zusammenarbeiten oder miteinander interagieren.In this document, the term “coupled” can also be referred to as “electrically coupled” and the term “connected” can be referred to as “electrically connected”. “Coupled” and “connected” can also be used to indicate that two or more elements are working together or interacting with one another.

1 ist ein schematisches Diagramm, welches eine Halbleiterstruktur 100 darstellt, die einen vertikalen Kondensator 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält. 1 Fig. 13 is a schematic diagram showing a semiconductor structure 100 represents a vertical capacitor 100 according to some embodiments of the present disclosure.

Wie veranschaulichend in 1 gezeigt, enthält die Halbleiterstruktur 100 Elektroden 120 und 140. Die Elektrode 120 enthält eine leitfähige Ebene 122 und vertikale leitfähige Strukturen 124. Die Elektrode 140 enthält eine leitfähige Ebene 142 und vertikale leitfähige Strukturen 144. Die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 sind miteinander verflochten und ein dielektrisches Material 160 ist zwischen die Elektrode 120 und die Elektrode 140 gefüllt.As illustrative in 1 shown includes the semiconductor structure 100 Electrodes 120 and 140 . The electrode 120 contains a conductive layer 122 and vertical conductive structures 124 . The electrode 140 contains a conductive layer 142 and vertical conductive structures 144 . The vertical conductive structures 124 and the vertical conductive structures 144 are intertwined and a dielectric material 160 is between the electrode 120 and the electrode 140 filled.

Die leitfähige Ebene 122 und die leitfähige Ebene 142 beinhalten leitfähiges Material, beinhaltend, zum Beispiel, Kupfer, Silber, Gold und dergleichen. In manchen Ausführungsformen beinhalten die leitfähige Ebene 122 und die leitfähige Ebene 142 andere passende leitfähige Materialien als Metall.The conductive level 122 and the conductive plane 142 include conductive material including, for example, copper, silver, gold, and the like. In some embodiments, include the conductive plane 122 and the conductive plane 142 suitable conductive materials other than metal.

Es wird auf 2 Bezug genommen. 2 ist ein schematisches Diagramm, welches ein integriertes Fan-Out-(InFO) Package 200 darstellt, welches die Halbleiterstruktur 100 wie in 1 gezeigt, gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält. Mit Bezug auf die Ausführungsformen von 1 sind zur Vereinfachung des Verständnisses ähnliche Elemente in 2 mit derselben Bezugsnummer gekennzeichnet.It will be on 2 Referenced. 2 Figure 13 is a schematic diagram showing an integrated fan-out (InFO) package 200 represents which the semiconductor structure 100 as in 1 is shown in accordance with some embodiments of the present disclosure. With reference to the embodiments of 1 similar items are shown in 2 marked with the same reference number.

Zur Veranschaulichung, das Package 200 enthält eine Polymerbasisschicht 203, eine InFO Rückseitenumverdrahtung (RDL) 204, eine Keimschicht 205, ein leitfähiges Material 206, eine leitfähige Form-Durchkontaktierung (Through Molding Via, TMV) 207, ein Die-Bauelement 208, eine Formschicht 209, eine leitfähige Schicht 210, Polymerschichten 211, 213 und 215, Umverdrahtungsschichten (RDLs) 212 und 214, Under-Bump-Metallurgien (UBMs) 216 und externe Verbinder 217.To illustrate, the Package 200 contains a polymer base layer 203 , an InFO rear rewiring (RDL) 204 , a seed layer 205 , a conductive material 206 , a conductive through molding via (TMV) 207 , a die component 208 , a molding layer 209 , a conductive layer 210 , Polymer layers 211 , 213 and 215 , Rewiring layers (RDLs) 212 and 214 , Under-Bump Metallurgies (UBMs) 216 and external connectors 217 .

Wie in 2 veranschaulichend gezeigt, ist die in 1 gezeigte Halbleiterstruktur 100 in manchen Ausführungsformen im integrierten Fan-Out- (InFO) Package 200 gebildet. Da die Halbleiterstruktur 100 zeitgleich mit anderen Merkmalen des Packages 200 gefertigt wird, sind die Herstellungskosten relativ niedrig.As in 2 Illustratively shown is the in 1 semiconductor structure shown 100 in some embodiments in the integrated fan-out (InFO) package 200 educated. Because the semiconductor structure 100 at the same time as other features of the package 200 is manufactured, the manufacturing costs are relatively low.

Zur Veranschaulichung, die Halbleiterstruktur 100 enthält vertikale leitfähige Strukturen 124, welche innerhalb der Formschicht 209 gebildet sind und elektrisch an die leitfähige Ebene 122 gekoppelt sind, und vertikale leitfähige Strukturen 144, welche innerhalb der Formschicht 209 gebildet sind und elektrisch an die leitfähige Ebene 142 gekoppelt sind. Die leitfähige Ebene 142 ist über der Formschicht 209 angeordnet. Die vertikalen leitfähigen Strukturen 124 und 144 sind durch das leitfähige Material 206 gebildet, welches die Keimschicht 205 überlagert, welche innerhalb der Form-Durchkontaktierungen (TMVs) eingefüllt sind, die sich durch die Formmasse (MC) erstrecken. Die leitfähige Fläche 122 ist innerhalb der InFO-Rückseiten-RDL 204 gebildet. Die leitfähige Ebene 142 ist innerhalb der RDL 212 gebildet und das Die-Bauelement 208 und die leitfähige Ebene 142 sind mittels der RDL 214 elektrisch gekoppelt.To illustrate, the semiconductor structure 100 contains vertical conductive structures 124 which are within the mold layer 209 are formed and electrically connected to the conductive plane 122 are coupled, and vertical conductive structures 144 which are within the mold layer 209 are formed and electrically connected to the conductive plane 142 are coupled. The conductive level 142 is above the mold layer 209 arranged. The vertical conductive structures 124 and 144 are due to the conductive material 206 formed, which is the seed layer 205 superimposed, which are filled within the mold vias (TMVs) that extend through the molding compound (MC). The conductive surface 122 is formed within the InFO back RDL 204. The conductive level 142 is within the RDL 212 formed and the die component 208 and the conductive plane 142 are by means of the RDL 214 electrically coupled.

In manchen Ausführungsformen haben die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 eine quadratische Form, eine rechteckige Form, eine Kreisform, eine ovale Form, jede andere passende Form in einem Querschnitt oder jegliche Kombinationen davon. Die vertikalen leitfähigen Strukturen 124 sind einheitlich auf der leitfähigen Ebene 122 verteilt und die vertikalen leitfähigen Strukturen 144 sind einheitlich unter der leitfähigen Ebene 142 verteilt. In manchen Ausführungsformen sind die vertikalen leitfähigen Strukturen 124 in einem quadratischen Gittermuster auf der leitfähigen Ebene 122 verteilt und die vertikalen leitfähigen Strukturen 144 sind in einem quadratischen Gittermuster unter der leitfähigen Ebene 142 verteilt.In some embodiments, the vertical conductive structures 124 and the vertical conductive structures 144 a square shape, a rectangular shape, a circle shape, an oval shape, any other suitable shape in one Cross-section or any combination thereof. The vertical conductive structures 124 are uniform on the conductive level 122 distributed and the vertical conductive structures 144 are uniform under the conductive level 142 distributed. In some embodiments, the vertical conductive structures are 124 in a square grid pattern on the conductive plane 122 distributed and the vertical conductive structures 144 are in a square grid pattern below the conductive plane 142 distributed.

In manchen Ausführungsformen wird die Formmasse MC in der Formschicht 209 so aufgetragen, dass sie das Die-Bauelement 208, die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 auf der Polymerbasisschicht 203 umgibt. Anders gesagt, in einigen Ausführungsformen wird die Formmasse MC im integrierten Fan-Out- (InFO) Package 200 als das dielektrische Material 160, dargestellt in 1, zwischen die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 eingefüllt. In einigen Ausführungsformen enthält die Formmasse MC ein Polymer oder Siliziumdioxid mit hoher Dielektrizitätszahl.In some embodiments, the molding compound MC is in the molding layer 209 so applied that they are the die component 208 who have favourited Vertical Conductive Structures 124 and the vertical conductive structures 144 on the polymer base layer 203 surrounds. In other words, in some embodiments, the molding compound MC is in the integrated fan-out (InFO) package 200 than the dielectric material 160 , shown in 1 , between the vertical conductive structures 124 and the vertical conductive structures 144 filled. In some embodiments, the molding compound MC contains a polymer or silicon dioxide with a high dielectric constant.

In einigen Ausführungsformen überlagert die Polymerschicht 211 die Formschicht 209. Die RDL 212 überlagert die Polymerschicht 211. Die Polymerschicht 213 überlagert die RDL 212. Die RDL 214 überlagert die Polymerschicht 213. Die Polymerschicht 215 überlagert die RDL 214. Die Under-Bump-Metallurgien (UBMs) 216 sind über der RDL 214 gebildet. Die externen Verbinder 217 sind auf den UBMs 216 angeordnet und als Eingabe/Ausgabe- (I/O) Pads konfiguriert, zum Beispiel Lotkugeln beinhaltend, zur elektrischen Verbindung mit dem Die-Bauelement 208 durch die RDL 214. In einigen Ausführungsformen sind die externen Verbinder 217 Kugelgitteranordnungs- (Ball Grid Array, BGA) Kugeln, Controlled Collapse Chip-Verbinder (C4, Chip-Verbinder mit gesteuertem Kollaps) oder dergleichen. In einigen Ausführungsformen werden die Verbinder 217 verwendet, um das Package 200 mit anderen Package-Komponenten zu verbinden, einschließlich zum Beispiel eines anderen Die-Bauelements, Interposers, Package-Substraten, gedruckter Leiterplatten, einer Hauptplatine oder dergleichen.In some embodiments, the polymer layer overlies 211 the molding layer 209 . The RDL 212 overlays the polymer layer 211 . The polymer layer 213 superimposed on the RDL 212 . The RDL 214 overlays the polymer layer 213 . The polymer layer 215 superimposed on the RDL 214 . The Under-Bump Metallurgies (UBMs) 216 are above the RDL 214 educated. The external connectors 217 are on the UBMs 216 and configured as input / output (I / O) pads, for example including solder balls, for electrical connection to the die component 208 through the RDL 214 . In some embodiments the are external connectors 217 Ball Grid Array (BGA) balls, controlled collapse chip connector ( C4 , Controlled collapse chip connector) or the like. In some embodiments, the connectors 217 used to create the Package 200 connect to other package components including, for example, another die device, interposer, package substrates, printed circuit boards, a motherboard, or the like.

3 ist ein Ablaufdiagramm, welches ein Verfahren 300 zum Bilden des in 2 dargestellten, integrierten Fan-Out- (InFO) Packages 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. Für ein besseres Verständnis der vorliegenden Offenbarung wird das Verfahren 300 in Bezug auf die in 1-2 gezeigte Halbleiterstruktur 100 besprochen, ist aber nicht darauf beschränkt. 3 Figure 3 is a flow chart showing a method 300 to form the in 2 integrated fan-out (InFO) packages shown 200 according to some embodiments of the present disclosure. For a better understanding of the present disclosure, the method 300 in relation to the in 1-2 semiconductor structure shown 100 discussed, but not limited to.

Zur Veranschaulichung, der Herstellungsprozess des in 2 dargestellten integrierten Fan-Out- (InFO) Packages 200 ist durch das Verfahren 300 zusammen mit 4-19 beschrieben. 4-19 sind Querschnittsansichten des integrierten Fan-Out- (InFO) Packages 200 in verschiedenen Stufen des Herstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Nach den verschiedenen Stufen in 4-19 hat das Package 200 die Querschnittsansicht in 2. Obwohl 4-19 zusammen mit dem Verfahren 300 beschrieben sind, ist klar, dass die Strukturen, welche in 4-19 offenbart sind, nicht auf das Verfahren 300 beschränkt sind. Ähnliche Elemente sind zur Vereinfachung des Verständnisses in 4-19 mit denselben Bezugszeichen gekennzeichnet.To illustrate, the manufacturing process of the in 2 integrated fan-out (InFO) packages shown 200 is through the process 300 along with 4-19 described. 4-19 are cross-sectional views of the integrated fan-out (InFO) package 200 at various stages of the manufacturing process in accordance with some embodiments of the present disclosure. According to the different levels in 4-19 has the package 200 the cross-sectional view in 2 . Although 4-19 along with the procedure 300 it is clear that the structures described in 4-19 are not disclosed to the method 300 are limited. Similar elements are included in. For ease of understanding 4-19 marked with the same reference numerals.

Während offenbarte Verfahren hierin als eine Serie von Handlungen oder Ereignissen dargestellt und beschrieben sind, ist klar, dass die dargestellte Reihung solcher Handlungen oder Ereignisse nicht in einem einschränkenden Sinne zu interpretieren ist. Zum Beispiel können manche Handlungen in verschiedener Reihenfolge und/oder zeitgleich mit anderen Handlungen oder Ereignissen, abgesehen von jenen, die hierin dargestellt und/oder beschrieben sind, eintreten. Zusätzlich können nicht alle dargestellten Handlungen notwendig sein, um eine(n) oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin umzusetzen. Des Weiteren können ein oder mehr der hierin geschilderten Handlungen in einer oder mehr separaten Handlungen und/oder Phasen ausgeführt werden.While disclosed methods are shown and described herein as a series of acts or events, it should be understood that the series of such acts or events presented is not to be interpreted in a limiting sense. For example, some acts may occur in a different order and / or at the same time as other acts or events other than those illustrated and / or described herein. Additionally, not all acts illustrated may be necessary to implement one or more aspects or embodiments of the description herein. Furthermore, one or more of the actions described herein can be performed in one or more separate actions and / or phases.

Mit Bezug auf das Verfahren 300 in 3, sind in Betrieb S310, wie in 4 dargestellt, der Träger 201, die Klebeschicht 202 und die Polymerbasisschicht 203 bereitgestellt.With regard to the procedure 300 in 3 , are in operation S310 , as in 4th pictured, the carrier 201 who have favourited the adhesive layer 202 and the polymer base layer 203 provided.

In einigen Ausführungsformen enthält der Träger 201 Glas, Keramik oder ein anderes geeignetes Material, um eine strukturelle Unterstützung während der Bildung verschiedener Merkmale im Package-Bauelement bereitzustellen. In einigen Ausführungsformen ist die Klebeschicht 202, beinhaltend, zum Beispiel, eine Klebstoffschicht, eine Licht-zu-Hitze Umwandlungs- (LTHC) Beschichtung, einen ultravioletten (UV) Film oder dergleichen, über dem Träger 201 angeordnet. Die Polymerbasisschicht 203 wird auf den Träger 201 über die Klebeschicht 202 aufgetragen. In einigen Ausführungsformen werden der Träger 201 und die Klebeschicht 202 nach dem Packaging-Prozess vom InFO Package entfernt. In einigen Ausführungsformen wird die Polymerbasisschicht 203 aus PolyBenzOxazol (PBO), Ajinomoto Buildup Film (ABF), Polyimid, BenzoCycloButen (BCB), Solder Resist (SR) Film, Die-Attach Film (DAF) oder dergleichen gebildet, aber die vorliegende Offenbarung ist nicht darauf beschränkt.In some embodiments, the carrier includes 201 Glass, ceramic, or other suitable material to provide structural support during the formation of various features in the package component. In some embodiments, the adhesive layer is 202 , including, for example, a layer of adhesive, a light-to-heat conversion (LTHC) coating, an ultraviolet (UV) film, or the like, over the backing 201 arranged. The polymer base layer 203 will be on the carrier 201 over the adhesive layer 202 applied. In some embodiments, the carrier 201 and the adhesive layer 202 removed from the InFO Package after the packaging process. In some embodiments, the polymer base layer is 203 formed of PolyBenzOxazole (PBO), Ajinomoto Buildup Film (ABF), polyimide, BenzoCycloButene (BCB), Solder Resist (SR) Film, Die-Attach Film (DAF) or the like, but the present disclosure is not limited thereto.

Mit Bezug auf das Verfahren in 3 wird im Vorgang S320 anschließend die InFO Rückseitenumverdrahtungsschicht (RDL) 204 gebildet, wie in 5 dargestellt. In einigen Ausführungsformen enthält die Rückseiten-RDL 204 leitfähige Merkmale, beinhaltend zum Beispiel leitfähige Leitungen und/oder Durchkontaktierungen, die in einer oder mehr Polymerschichten gebildet sind. In einigen Ausführungsformen werden die Polymerschichten mit einem geeigneten Verfahren, beinhaltend zum Beispiel eine Spin-on Beschichtungstechnik, Sputtern und dergleichen, aus jedem geeigneten Material gebildet, beinhaltend PI, PBO, BCB, Epoxid, Silikon, Acrylate, nanogefülltes Phenoharz, Siloxan, ein fluoriertes Polymer, Polynorbornen oder dergleichen.With reference to the procedure in 3 is in the process S320 then the InFO Backside Redistribution Layer (RDL) 204 formed as in 5 shown. In some embodiments, the backside includes RDL 204 conductive features including, for example, conductive lines and / or vias formed in one or more polymer layers. In some embodiments, the polymer layers are formed from any suitable material, including PI, PBO, BCB, epoxy, silicone, acrylates, nano-filled phenolic resin, siloxane, a fluorinated one, using a suitable process including, for example, a spin-on coating technique, sputtering, and the like Polymer, polynorbornene or the like.

In einigen Ausführungsformen werden die leitfähigen Merkmale in Polymerschichten gebildet. Die Bildung solcher leitfähigen Merkmale enthält ein Strukturieren von Polymerschichten, zum Beispiel mit einer Kombination von Fotolithografie- und Ätzprozessen, und Bilden der leitfähigen Merkmale in den strukturierten Polymerschichten, zum Beispiel, Ablagern einer Keimschicht (z.B. TiCu) und dann Plattieren einer leitfähigen Metallschicht (z.B. Cu), und Verwenden einer Maskenschicht, um die Form der leitfähigen Merkmale zu definieren. Zur Veranschaulichung, einige leitfähige Merkmale sind gestaltet, die leitfähige Ebene 122 der Halbleiterstruktur 100 zu bilden, und einige andere leitfähige Merkmale sind gestaltet, um funktionelle Schaltkreise und Eingabe/Ausgabe-Merkmale für anschließend befestigte Dies zu bilden.In some embodiments, the conductive features are formed in polymer layers. The formation of such conductive features includes patterning polymer layers, for example with a combination of photolithography and etching processes, and forming the conductive features in the patterned polymer layers, for example, depositing a seed layer (e.g. TiCu) and then plating a conductive metal layer (e.g. Cu), and using a mask layer to define the shape of the conductive features. To illustrate, some conductive features are designed to be the conductive level 122 the semiconductor structure 100 and some other conductive features are designed to form functional circuitry and input / output features for subsequently attached dies.

Als nächstes wird in Vorgang S330, ein strukturierter Fotolack 601 über der InFO Rückseiten-RDL 204 und dem Träger 201 gebildet, wie in 6 dargestellt. In einigen Ausführungsformen wird zum Beispiel Fotolack 601 als eine Deckschicht über der Rückseiten-RDL 204 abgeschieden. Als nächstes werden Abschnitte des Fotolacks 601 unter Verwendung einer Fotomaske (nicht dargestellt) belichtet. Belichtete oder nicht belichtete Abschnitte des Fotolacks 601 werden dann, abhängig davon ob ein negativer oder positiver Lack verwendet wird, entfernt. Der sich ergebende strukturierte Fotolack 601 enthält Öffnungen 602, welche an Außenbereichen des Trägers 201 angeordnet sind. In einigen Ausführungsformen legen die Öffnungen 602 des Weiteren leitfähige Merkmale in der Rückseiten-RDL 204 frei.Next is in process S330 , a structured photoresist 601 above the InFO rear RDL 204 and the wearer 201 formed as in 6th shown. For example, in some embodiments, photoresist 601 as a top layer over the back RDL 204 deposited. Next are sections of the photoresist 601 exposed using a photo mask (not shown). Exposed or unexposed sections of the photoresist 601 are then removed, depending on whether a negative or positive varnish is used. The resulting structured photoresist 601 contains openings 602 which are on the outside of the wearer 201 are arranged. In some embodiments, the openings lay 602 furthermore conductive features in the rear RDL 204 free.

Als nächstes wird die Keimschicht 205 in Vorgang S340 so abgeschieden, dass sie den strukturierten Fotolack 601 überlagert, wie in 7 dargestellt.Next is the seed layer 205 in process S340 deposited in such a way that they have the structured photoresist 601 superimposed as in 7th shown.

Als nächstes werden die Öffnungen 602 in Vorgang S350 mit dem leitfähigen Material 206 gefüllt, beinhaltend, zum Beispiel, Kupfer, Titan, Nickel, Tantal, Palladium, Silber oder Gold und dergleichen, um leitfähige Durchkontaktierungen zu bilden, wie in 8 dargestellt. In einigen Ausführungsformen werden die Öffnungen 602 während eines Plattierungsprozess mit dem leitfähigen Material 206 plattiert, beinhaltend, zum Beispiel, elektrochemisches Plattieren, stromloses Plattieren oder dergleichen. In einigen Ausführungsformen überfüllt das leitfähige Material 206 die Öffnungen 602 und ein chemischmechanischer Polier- (CMP) Prozess wird ausgeführt, um überschüssige Abschnitte des leitfähigen Materials 206 über dem Fotolack 601 zu entfernen, wie in 9 dargestellt.Next up are the openings 602 in process S350 with the conductive material 206 filled, including, for example, copper, titanium, nickel, tantalum, palladium, silver or gold, and the like, to form conductive vias, as in FIG 8th shown. In some embodiments, the openings 602 during a plating process with the conductive material 206 plated, including, for example, electrochemical plating, electroless plating, or the like. In some embodiments, the conductive material overflows 206 the openings 602 and a chemical mechanical polishing (CMP) process is performed to remove excess portions of the conductive material 206 over the photoresist 601 to remove, as in 9 shown.

Als nächstes wird in Vorgang S360 der Fotolack 601 entfernt, wie in 10 dargestellt. In einigen Ausführungsformen wird ein Nassabtrageprozess verwendet, um den Fotolack 601 zu entfernen. In einigen Ausführungsformen enthält die Nassabtragelösung Dimethylsulfoxid (DMSO) und TetramethylAmmoniumhydroxid (TMAH), um das Fotolackmaterial zu entfernen.Next is in process S360 the photoresist 601 removed as in 10 shown. In some embodiments, a wet stripping process is used to remove the photoresist 601 to remove. In some embodiments, the wet stripping solution includes dimethyl sulfoxide (DMSO) and tetramethyl ammonium hydroxide (TMAH) to remove the photoresist material.

Dadurch werden die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 über der InFO Rückseiten-RDL 204 beziehungsweise der Polymerbasisschicht 203 gebildet. Zur Veranschaulichung, in einigen Ausführungsformen sind die leitfähigen Form-Durchkontaktierungen 207 über der Rückseiten-RDL 204 gebildet. In einigen Ausführungsformen haben die leitfähigen Form-Durchkontaktierungen 207 eine quadratische Form, eine rechteckige Form, eine Kreisform, eine ovale Form, jede andere geeignete Form in einem Querschnitt oder jegliche Kombinationen davon. Alternativ werden in einigen Ausführungsformen die leitfähigen Form-Durchkontaktierungen 207 durch leitfähige Bolzen oder leitfähige Kabeln ersetzt, beinhaltend, zum Beispiel, Kupfer-, Titan-, Nickel-, Tantal, Palladium-, Silber- oder Goldkabel. In einigen Ausführungsformen werden die leitfähigen Form-Durchkontaktierungen 207 voneinander und von den vertikalen leitfähigen Strukturen 124 und den vertikalen leitfähigen Strukturen 144 durch die Öffnungen 1001 beabstandet. Zur Veranschaulichung, zumindest eine Öffnung 1001 zwischen den leitfähigen Durchkontaktierungen 207 und der Halbleiterstruktur 100 ist groß genug, um eine oder mehr Halbleiter-Dies darin anzuordnen.This creates the vertical conductive structures 124 and the vertical conductive structures 144 above the InFO rear RDL 204 or the polymer base layer 203 educated. By way of illustration, in some embodiments the conductive mold vias are 207 over the back RDL 204 educated. In some embodiments, the conductive mold have vias 207 a square shape, a rectangular shape, a circle shape, an oval shape, any other suitable shape in a cross section, or any combination thereof. Alternatively, in some embodiments, the conductive mold vias 207 replaced by conductive bolts or conductive cables, including, for example, copper, titanium, nickel, tantalum, palladium, silver or gold cables. In some embodiments, the conductive mold vias 207 from each other and from the vertical conductive structures 124 and the vertical conductive structures 144 through the openings 1001 spaced. To illustrate, at least one opening 1001 between the conductive vias 207 and the semiconductor structure 100 is large enough to accommodate one or more semiconductor dies.

Als nächstes werden in Vorgang S370 ein oder mehr Die-Bauelemente 208 an dem Package 200 montiert und befestigt, wie in 11 dargestellt. Zur Veranschaulichung, das Package-Bauelement 200 enthält den Träger 201 und die Rückseiten-RDL 204 mit leitfähigen Merkmale, wie gezeigt. In einigen Ausführungsformen sind auch andere Zwischenverbindungsstrukturen, beinhaltend, zum Beispiel, die leitfähigen Form-Durchkontaktierungen 207, elektrisch gekoppelt an die leitfähigen Merkmale in der Rückseiten-RDL 204, enthalten. In einigen Ausführungsformen wird eine Klebeschicht verwendet, um den Die-Bauelement 208 an der Rückseiten-RDL 204 zu fixieren.Next will be in process S370 one or more die components 208 on the package 200 assembled and fastened as in 11 shown. To illustrate, the package component 200 contains the carrier 201 and the back RDL 204 with conductive features as shown. In some embodiments, other interconnect structures are also including, for example, the conductive mold vias 207 , electrically coupled to the conductive features in the rear RDL 204 , contain. In some embodiments, an adhesive layer is used to secure the die component 208 on the rear RDL 204 to fix.

Als nächstes wird in Vorgang S380 die Formmasse MC innerhalb der Formschicht 209 im Package 200 gebildet, nachdem das Die-Bauelement 208 an die Rückseiten-RDL 204 in der Öffnung 1001 montiert wurde, wie in 12 dargestellt. Die Formmasse MC wird ausgegeben, um Lücken zwischen dem Die-Bauelement 208 und den leitfähigen Form-Durchkontaktierungen 207 und Lücken zwischen den vertikalen leitfähigen Strukturen 124 und den vertikalen leitfähigen Strukturen 144 zu füllen. In einigen Ausführungsformen wird die Formmasse MC in die Lücken zwischen den vertikalen leitfähigen Strukturen 124 und den vertikalen leitfähigen Strukturen 144 gefüllt, um eine isolierende Struktur zu bilden.Next is in process S380 the molding compound MC within the molding layer 209 in the package 200 formed after the die component 208 to the rear RDL 204 in the opening 1001 was assembled as in 12 shown. The molding compound MC is dispensed to fill gaps between the die component 208 and the conductive mold vias 207 and gaps between the vertical conductive structures 124 and the vertical conductive structures 144 to fill. In some embodiments, the molding compound MC is in the gaps between the vertical conductive structures 124 and the vertical conductive structures 144 filled to form an insulating structure.

In einigen Ausführungsformen enthält die Formmasse MC Material mit einer relativ hohen dielektrischen Konstante, beinhaltend, zum Beispiel, ein Polymer oder Siliziumoxid mit hoher Dielektrizitätszahl. In einigen Ausführungsformen sind Pressformen, Spritzpressen und Flüssigummantelungsguss geeignete Verfahren zum Bilden einer Formmasse MC, aber die vorliegende Offenbarung ist nicht darauf beschränkt. Zum Beispiel wird eine Formmasse MC in flüssiger Form ausgegeben. Anschließend wird ein Härtungsprozess zum Verfestigen der Formmasse MC ausgeführt. In einigen Ausführungsformen überläuft die Füllung von Formmasse MC die leitfähigen Form-Durchkontaktierungen 207, das Die-Bauelement 208 und die vertikalen leitfähigen Strukturen 124 und 144, so dass die Formmasse MC Deckflächen des Die-Bauelements 208 und der leitfähigen Form-Durchkontaktierungen 207 bedeckt.In some embodiments, the molding compound MC contains material with a relatively high dielectric constant including, for example, a polymer or silicon oxide with a high dielectric constant. In some embodiments, compression molding, transfer molding, and liquid jacket molding are suitable methods of forming a molding compound MC, but the present disclosure is not limited thereto. For example, a molding compound MC is dispensed in liquid form. A hardening process for solidifying the molding compound MC is then carried out. In some embodiments, the filling of molding compound MC overflows the conductive molded vias 207 , the die component 208 and the vertical conductive structures 124 and 144 so that the molding compound MC cover surfaces of the die component 208 and the conductive mold vias 207 covered.

Anschließend wird in Vorgang S390 ein Schleifprozess ausgeführt. Anschließend wird in Vorgang S399 ein chemischmechanischer Polier- (CMP) Prozess ausgeführt. In Vorgang S390 und S399 werden überschüssige Abschnitte der Formmasse MC entfernt und die Formmasse MC wird zurückgeschliffen, um ihre gesamte Dicke zu reduzieren und dadurch die leitfähigen Form-Durchkontaktierungen 207 und die vertikalen leitfähigen Strukturen 124 und 144 freizulegen, wie in 13 dargestellt.Then in process S390 a grinding process carried out. Then in process S399 a chemical mechanical polishing (CMP) process is carried out. In process S390 and S399 Excess sections of the molding compound MC are removed and the molding compound MC is ground back in order to reduce its entire thickness and thereby the conductive molded vias 207 and the vertical conductive structures 124 and 144 to expose as in 13 shown.

Weil die resultierende Struktur leitfähige Form-Durchkontaktierungen 207 enthält, welche sich durch eine Formmasse MC erstrecken, werden die leitfähigen Form-Durchkontaktierungen 207 und die vertikalen leitfähigen Strukturen 124 und 144 auch als Form-Durchkontaktierungen (TMVs), Zwischendurchkontaktierungen (TIVs) und dergleichen bezeichnet. Zur Veranschaulichung, die leitfähigen Form-Durchkontaktierungen 207 stellen elektrische Verbindungen zu der Rückseiten-RDL 204 im Package 200 bereit. In einigen Ausführungsformen wird der Ausdünnungsprozess, der verwendet wird, um die leitfähigen Form-Durchkontaktierungen 207 freizulegen, des Weiteren verwendet, um leitfähige Säulen 2081 des Die-Bauelements 208 freizulegen.Because the resulting structure is conductive form vias 207 contains, which extend through a molding compound MC, the conductive molded vias 207 and the vertical conductive structures 124 and 144 also referred to as form vias (TMVs), intermediate vias (TIVs), and the like. To illustrate, the conductive form vias 207 make electrical connections to the rear RDL 204 in the package 200 ready. In some embodiments, the thinning process that is used to form the conductive vias 207 furthermore used to expose conductive pillars 2081 of the die component 208 to expose.

Anschließend wird in Vorgang S400 die leitfähige Schicht 210 gebildet, welche die Formschicht und die Formmasse MC überlagert, wie in 14 dargestellt. Zum Beispiel enthält in einigen Ausführungsformen das leitfähige Material, welches die leitfähige Schicht 210 bildet, Kupfer, Silber, Gold oder dergleichen.Then in process S400 the conductive layer 210 which is superposed on the molding layer and the molding compound MC, as shown in FIG 14th shown. For example, in some embodiments, the conductive material includes the conductive layer 210 forms, copper, silver, gold or the like.

Anschließend wird in Vorgang S410 ein strukturierter Fotolack 1501 über der leitfähigen Schicht 210 gebildet, wie in 15 dargestellt. Abschnitte des Fotolacks 1501 werden unter Verwendung einer Fotomaske (nicht gezeigt) belichtet. Belichtete oder nicht belichtete Abschnitte von Fotolack 1501 werden dann entfernt, abhängig davon ob ein negativer oder positiver Lack verwendet wurde. Abschnitte von Fotolack 1501 werden entfernt, um Öffnungen zu bilden, welche in dem Bereich der leitfähigen Schicht 210, der die vertikalen leitfähigen Strukturen 124 überlagert, freigelegt sind, und der resultierende strukturierte Fotolack 1501 ist in dem Bereich der leitfähigen Schicht 210, der die vertikalen leitfähigen Strukturen 144 überlagert, angeordnet.Then in process S410 a structured photoresist 1501 over the conductive layer 210 formed as in 15th shown. Sections of the photoresist 1501 are exposed using a photo mask (not shown). Exposed or unexposed sections of photoresist 1501 are then removed, depending on whether a negative or positive varnish was used. Sections of photoresist 1501 are removed to form openings in the area of the conductive layer 210 showing the vertical conductive structures 124 overlaid, exposed, and the resulting structured photoresist 1501 is in the area of the conductive layer 210 showing the vertical conductive structures 144 superimposed, arranged.

Anschließend wird in Vorgang S420 ein Ätzprozess ausgeführt, um die freigelegten Abschnitte der leitfähigen Schicht 210 zu entfernen, wie in 16 dargestellt. In einigen Ausführungsformen enthält der Ätzprozess ein Plasmaätzen, aber die vorliegende Offenbarung ist nicht darauf beschränkt.Then in process S420 An etching process is performed to the exposed portions of the conductive layer 210 to remove, as in 16 shown. In some embodiments, the etching process includes plasma etching, but the present disclosure is not so limited.

Anschließend wird in Vorgang S430 der Fotolack 1501 entfernt, wie in 16 dargestellt. In einigen Ausführungsformen wird ein Plasmaveraschen oder Nassabtrageprozess verwendet, um den Fotolack 1501 zu entfernen. In einigen Ausführungsformen folgt dem Plasmaveraschungsprozess ein Nasstauchen in einer Schwefelsäure- (H2SO4) Lösung, um ein Package 200 zu reinigen und verbleibendes Fotolackmaterial zu entfernen.Then in process S430 the photoresist 1501 removed as in 16 shown. In some embodiments, a plasma ashing or wet ablation process is used to remove the photoresist 1501 to remove. In some embodiments, the plasma ashing process is followed by a wet dip in a sulfuric acid (H 2 SO 4 ) solution to form a package 200 to clean and remove remaining photoresist material.

Dadurch wird die leitfähige Ebene 142 innerhalb der leitfähigen Schicht 210 gebildet und elektrisch an die vertikalen leitfähigen Strukturen 144 gekoppelt. Wenn der Vorgang S430 vollendet ist, wird die Halbleiterstruktur 100, welche die Elektrode 120 und die Elektrode 140 enthält, im Package 200 gebildet. Wie in 16 veranschaulichend gezeigt, enthält die Elektrode 120 die leitfähige Ebene 122 und die vertikalen leitfähigen Strukturen 124, und die Elektrode 140 enthält die leitfähige Ebene 142 und die vertikalen leitfähigen Strukturen 144. Die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 sind miteinander verflochten und die Formmasse MC ist, als das dielektrische Material 160, zwischen die Elektrode 120 und die Elektrode 140 gefüllt.This creates the conductive layer 142 within the conductive layer 210 formed and electrically connected to the vertical conductive structures 144 coupled. When the operation S430 is completed, the semiconductor structure becomes 100 showing the electrode 120 and the electrode 140 contains, in the package 200 educated. As in 16 Illustratively shown includes the electrode 120 the conductive plane 122 and the vertical conductive structures 124 , and the electrode 140 contains the conductive layer 142 and the vertical conductive structures 144 . The vertical conductive structures 124 and the vertical conductive structures 144 are intertwined and the molding compound is MC as the dielectric material 160 , between the electrode 120 and the electrode 140 filled.

Anschließend wird in Vorgang S440 die strukturierte Polymerschicht 211 mit Öffnungen gebildet, welche die Formmasse MC und die leitfähige Schicht 210 überlagert, wie in 17 dargestellt. In einigen Ausführungsformen enthält die Polymerschicht 211 PI, PBO, BCB, Epoxid, Silikon, Acrylate, nanogefülltes Phenoharz, Siloxan, ein fluoriertes Polymer, Polynorbornen oder dergleichen. In einigen Ausführungsformen wird die Polymerschicht 211 selektiv einem Plasmaätzmittel ausgesetzt, beinhaltend, zum Beispiel, CF4, CHF3, C4F8, HF, usw., welches eingestellt ist, die Polymerschicht 211 zu ätzen, um die Öffnungen zu bilden.Then in process S440 the structured polymer layer 211 formed with openings, which the molding compound MC and the conductive layer 210 superimposed as in 17th shown. In some embodiments, the polymer layer contains 211 PI, PBO, BCB, epoxy, silicone, acrylates, nano-filled phenolic resin, siloxane, a fluorinated polymer, polynorbornene or the like. In some embodiments, the polymer layer is 211 selectively exposed to a plasma etchant including, for example, CF 4 , CHF 3 , C 4 F 8 , HF, etc., which is adjusted to the polymer layer 211 to etch to form the openings.

In einigen Ausführungsformen sind die Öffnungen mit einem leitfähigen Material gefüllt. Zur Veranschaulichung, eine Keimschicht (nicht gezeigt) ist in den Öffnungen gebildet und das leitfähige Material wird in den Öffnungen zum Beispiel durch einen elektrochemischen Beschichtungsprozess, stromlosen Beschichtungsprozess oder dergleichen aufgetragen. Die resultierenden Durchkontaktierungslöcher in der Polymerschicht 211 sind elektrisch an die leitfähige Säule 2081, die leitfähige Schicht 210 oder die leitfähigen Form-Durchkontaktierungen 207 gekoppelt, wie veranschaulichend gezeigt.In some embodiments, the openings are filled with a conductive material. To illustrate, a seed layer (not shown) is formed in the openings and the conductive material is applied in the openings by, for example, an electrochemical plating process, electroless plating process, or the like. The resulting via holes in the polymer layer 211 are electrically connected to the conductive pillar 2081 , the conductive layer 210 or the conductive mold vias 207 coupled as shown illustratively.

In einigen Ausführungsformen sind eine oder mehrere zusätzliche Polymerschichten mit leitfähigen Merkmalen über der Polymerschicht 211 gebildet. In Vorgang S450 wird die RDL 212 mit leitfähigen Merkmale gebildet, wie in 17 dargestellt. Wie veranschaulichend gezeigt, sind in einigen Ausführungsformen die leitfähigen Merkmale durch die Durchkontaktierungslöcher in der Polymerschicht 211 elektrisch an die leitfähige Schicht 210 gekoppelt.In some embodiments, one or more additional polymer layers with conductive features are over the polymer layer 211 educated. In process S450 becomes the RDL 212 formed with conductive features, as in 17th shown. As illustratively shown, in some embodiments the conductive features are through the vias in the polymer layer 211 electrically to the conductive layer 210 coupled.

Anschließend wird in Vorgang S460 die strukturierte Polymerschicht 213 mit Öffnungen gebildet, die die strukturierte Polymerschicht 211 und die RDL 212 überlagert, wie in 18 dargestellt. In einigen Ausführungsformen enthält die Polymerschicht 213 PI, PBO, BCB, Epoxid, Silikon, Acrylate, nanogefülltes Phenoharz, Siloxan, ein fluoriertes Polymer, Polynorbornen oder dergleichen. In einigen Ausführungsformen wird die Polymerschicht 213 selektiv einem Plasmaätzmittel ausgesetzt, beinhaltend, zum Beispiel, CF4, CHF3, C4F8, HF, usw., welches eingestellt, ist die Polymerschicht 214 zu ätzen, um die Öffnungen zu bilden.Then in process S460 the structured polymer layer 213 formed with openings that support the structured polymer layer 211 and the RDL 212 superimposed as in 18th shown. In some embodiments, the polymer layer contains 213 PI, PBO, BCB, epoxy, silicone, acrylates, nano-filled phenolic resin, siloxane, a fluorinated polymer, polynorbornene or the like. In some embodiments, the polymer layer is 213 selectively exposed to a plasma etchant including, for example, CF 4 , CHF 3 , C 4 F 8 , HF, etc., which is set in the polymer layer 214 to etch to form the openings.

Anschließend wird in Vorgang S470 die RDL 214 mit zumindest einem leitfähigen Merkmal gebildet, wie in 18 dargestellt. Wie veranschaulichend gezeigt, sind die leitfähigen Merkmale in einigen Ausführungsformen durch die Durchkontaktierungslöcher in der Polymerschicht 213 elektrisch an die leitfähigen Merkmale in der RDL 212 gekoppelt. Das leitfähige Merkmal ist durch die leitfähigen Durchkontaktierungen und die leitfähige Säule 2081 elektrisch an das Die-Bauelement 208 gekoppelt und durch die leitfähigen Durchkontaktierungen und die leitfähige Schicht 210 elektrisch an die Elektrode 140 gekoppelt. In einigen Ausführungsformen sind die RDLs 212 und 214 im Wesentlichen ähnlich der Rückseiten-RDL 204, sowohl in der Zusammensetzung wie auch im Bildungsprozess, und daher wird auf eine ausführliche Beschreibung der Kürze wegen verzichtet. In einigen Ausführungsforen wird die strukturierte Polymerschicht 215 so gebildet, dass sie die strukturierte Polymerschicht 213 und die RDL 214 überlagert, wie in 18 dargestellt.Then in process S470 the RDL 214 formed with at least one conductive feature, as in FIG 18th shown. As illustratively shown, in some embodiments the conductive features are through the via holes in the polymer layer 213 electrically to the conductive features in the RDL 212 coupled. The conductive feature is through the conductive vias and the conductive pillar 2081 electrically to the die component 208 coupled and through the conductive vias and the conductive layer 210 electrically to the electrode 140 coupled. In some embodiments, the are RDLs 212 and 214 essentially similar to the back RDL 204 , both in their composition and in the formation process, and therefore a detailed description is not given for brevity. In some execution forums, the structured polymer layer 215 formed so that it has the structured polymer layer 213 and the RDL 214 superimposed as in 18th shown.

Anschließend werden in Vorgang S480 externe Verbinder 217 gebildet, welche als Eingabe/Ausgabe- (I/O) Pads konfiguriert sind, beinhaltend, zum Beispiel, Lotkugeln auf Under-Bump-Metallurgien (UBMs) 216, um durch die RDL 214 elektrisch mit dem Die-Bauelement 208 verbunden zu werden, wie in 19 dargestellt. In einigen Ausführungsformen sind die Verbinder 217 Kugelgitteranordnungs- (BGA) Kugeln, Controlled Collapse Chip-Verbinder (C4) oder dergleichen, die auf UBMs 216 angeordnet sind, welche über der RDL 214 gebildet sind. In einigen Ausführungsformen werden die Verbinder 217 verwendet, um das InFO Package 200 elektrisch mit anderen Package-Komponenten zu verbinden, beinhaltend, zum Beispiel, ein anderes Die-Bauelement, Interposer, Package-Substrate, gedruckte Leiterplatten, eine Hauptplatine und dergleichen.Then in process S480 external connector 217 formed which are configured as input / output (I / O) pads, including, for example, solder balls on under-bump metallurgies (UBMs) 216 to go through the rdl 214 electrically with the die component 208 to be connected as in 19th shown. In some embodiments the connectors are 217 Ball grid assembly (BGA) balls, controlled collapse chip connector ( C4 ) or the like on UBMs 216 which are arranged above the RDL 214 are formed. In some embodiments, the connectors 217 used to create the InFO Package 200 electrically connect to other package components including, for example, another die component, interposers, package substrates, printed circuit boards, a motherboard, and the like.

Anschließend werden der Träger 201 und die Klebeschicht 202 vom InFO Package entfernt. Die resultierende Struktur ist in 2 gezeigt. In einigen Ausführungsformen wird die Polymerbasisschicht 203 auch vom InFO Package entfernt. In einigen alternativen Ausführungsformen wird die Polymerbasisschicht 203 nicht entfernt und als eine Bodenschutzschicht im resultierenden Package belassen.Subsequently, the carrier 201 and the adhesive layer 202 removed from the InFO Package. The resulting structure is in 2 shown. In some embodiments, the polymer base layer is 203 also removed from the InFO Package. In some alternative embodiments, the polymer base layer is used 203 not removed and left in the resulting package as a soil protection layer.

Die obigen Darstellungen beinhalten beispielhafte Vorgänge, die Vorgänge werden aber nicht unbedingt in der gezeigten Reihenfolge ausgeführt. Vorgänge können entsprechend dem Wesen und Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung hinzugefügt, ersetzt, anders gereiht und/oder wie angemessen entfernt werden.The above illustrations include exemplary operations, but the operations are not necessarily carried out in the order shown. Events may be added, replaced, reordered, and / or removed as appropriate, according to the spirit and scope of various embodiments of the present disclosure.

Es wird auf 20 Bezug genommen. 20 ist eine schematische Darstellung, welche ein anderes integriertes Fan-Out- (InFO) Package 200 darstellt, das die Halbleiterstruktur 100 in 1 gemäß einigen anderen Ausführungsformen der vorliegenden Offenbarung enthält. Mit Bezug auf die Ausführungsformen von 2 sind ähnliche Elemente in 20 zur Erleichterung des Verständnisses mit denselben Bezugszeichen gekennzeichnet.It will be on 20th Referenced. 20th Figure 13 is a schematic diagram showing another integrated fan-out (InFO) package 200 represents the semiconductor structure 100 in 1 in accordance with some other embodiments of the present disclosure. With reference to the embodiments of 2 are similar elements in 20th marked with the same reference numerals to facilitate understanding.

Verglichen mit den in 2 gezeigten Ausführungsformen sind in den in 20 veranschaulichend gezeigten Ausführungsformen das dielektrische Material 160 und die Formmasse MC verschiedene Materialien. Das dielektrische Material 160 ist zwischen die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 in der Halbleiterstruktur 100 gefüllt, um eine isolierende Struktur zu bilden. Zum Beispiel ist in einigen Ausführungsformen der Wert der Dielektrizitätskonstante (oder die Permittivität) des dielektrischen Materials größer als jener der Formmasse MC. In einigen Ausführungsformen ist die Formmasse MC in der Formschicht außerhalb der Halbleiterstruktur 100 aufgebracht, um das Die-Bauelement 208 zu umgeben, und die Formmasse MC hat eine niedrige Dielektrizitätszahl, z.B. kleiner als ungefähr 3,9 und sogar kleiner als ungefähr 2,5 in anderen Ausführungsformen. In einigen Ausführungsformen enthält die Formmasse MC jedes geeignete Material, beinhaltend, zum Beispiel, ein Epoxidharz, eine Gussunterfüllung oder dergleichen.Compared to the in 2 Embodiments shown are in the in 20th Embodiments shown illustratively include the dielectric material 160 and the molding compound MC various materials. The dielectric material 160 is between the vertical conductive structures 124 and the vertical conductive structures 144 in the semiconductor structure 100 filled to form an insulating structure. For example, in some embodiments, the value of the dielectric constant (or permittivity) of the dielectric material is greater than that of the molding compound MC. In some embodiments, the molding compound MC is in the molding layer outside the semiconductor structure 100 applied to the die component 208 to surround, and the molding compound MC has a low dielectric constant, for example less than about 3.9 and even less than about 2.5 in other embodiments. In some embodiments, the molding compound MC contains any suitable material including, for example, an epoxy resin, a cast underfill, or the like.

In einigen Ausführungsformen enthält das dielektrische Material 160 ein Polymer mit hoher Dielektrizitätszahl in flüssigem Zustand bei Raumtemperatur (z.B. 25°C), beinhaltend, zum Beispiel, Polyimid (PI), Polybenzoxazol (PBO), usw. In einigen Ausführungsformen enthält das dielektrische Material 160 SiO2 oder Spin-On-Glas (SOG) in flüssigem Zustand bei Raumtemperatur oder niedriger Temperatur (z.B. unter 250°C), dessen dielektrische Konstante größer als oder gleich annähernd 4 ist. In einigen anderen Ausführungsformen enthält das dielektrische Material 160 SiNx oder andere Dielektrika mit hoher Dielektrizitätszahl in flüssigem Zustand. In einigen anderen Ausführungsformen enthält das dielektrische Material 160 chemisch dampfabgeschiedenes SiO2 (CVD-SiO2), SiNx- oder SiOxNy-Abscheidung mit niedriger Temperatur (z.B. 180°C), beinhaltend, zum Beispiel, atmosphärische Druck-CVD (APCVD), subatmosphärische CVD (SACVD), plasmaverstärkte CVD (PECVD), metallorganische CVD (MOCVD), usw. In einigen anderen Ausführungsformen enthält das dielektrische Material 160 eine dielektrische Abscheidung mit hoher Dielektrizitätszahl bei niedriger Temperatur (z.B. 210°C), beinhaltend, zum Beispiel, ZrO2-Al2O3-ZrO2(ZAZ) oder eine andere dielektrische Abscheidung mit hoher Dielektrizitätszahl, zum Beispiel, ZrO2, Al2O3, HfOx, HfSiOx, ZrTiOx, TiO2, TaOx, usw. In einigen anderen Ausführungsformen enthält das dielektrische Material 160 eine hybride atomlagenabgeschiedene SrO (ALD-SrO) Elektrode und eine chemisch dampf abgeschiedene RuO2 (CVD-RuO2) dielektrische Schicht. Zum Beispiel enthält das dielektrische Material 160 in einigen anderen Ausführungsformen eine SrRuO3-SrTiO3-SrRuO3 (SRO-STO-SRO) Struktur.In some embodiments, the dielectric material includes 160 a high dielectric constant polymer in the liquid state at room temperature (eg 25 ° C) including, for example, polyimide (PI), polybenzoxazole (PBO), etc. In some embodiments, the dielectric material includes 160 SiO 2 or spin-on-glass (SOG) in a liquid state at room temperature or low temperature (e.g. below 250 ° C), the dielectric constant of which is greater than or equal to approximately 4. In some other embodiments, the dielectric material includes 160 SiNx or other dielectrics with a high relative permittivity in the liquid state. In some other embodiments, the dielectric material includes 160 chemically vapor-deposited SiO 2 (CVD-SiO 2 ), SiNx or SiOxNy deposition at low temperature (e.g. 180 ° C), including, for example, atmospheric pressure CVD (APCVD), subatmospheric CVD (SACVD), plasma-enhanced CVD (PECVD) ), organometallic CVD (MOCVD), etc. In some other embodiments, the dielectric material includes 160 a dielectric deposition with a high dielectric constant at low temperature (e.g. 210 ° C), including, for example, ZrO 2 -Al 2 O 3 -ZrO 2 (ZAZ) or another dielectric deposition with a high dielectric constant, for example, ZrO 2 , Al 2 O 3 , HfOx, HfSiOx, ZrTiOx, TiO 2 , TaOx, etc. In some other embodiments, the dielectric material includes 160 a hybrid atomic layer-deposited SrO (ALD-SrO) electrode and a chemically vapor-deposited RuO 2 (CVD-RuO 2 ) dielectric layer. For example, the dielectric material includes 160 in some other embodiments, a SrRuO 3 -SrTiO 3 -SrRuO 3 (SRO-STO-SRO) structure.

21 ist ein Ablaufdiagramm, welches ein Verfahren 2100 zum Bilden des integrierten Fan-Out- (InFO) Packages 200, wie in 20 dargestellt, gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. Zum besseren Verständnis der vorliegenden Offenbarung wird das Verfahren 2100 in Bezug auf die in 1 und 20 gezeigte Halbleiterstruktur 100 besprochen, ist aber nicht darauf beschränkt. 21st Figure 3 is a flow chart showing a method 2100 to form the integrated fan-out (InFO) package 200 , as in 20th according to some embodiments of the present disclosure. For a better understanding of the present disclosure, the method 2100 in relation to the in 1 and 20th semiconductor structure shown 100 discussed, but not limited to.

Zur Veranschaulichung, der Herstellungsprozess des integrierten Fan-Out- (InFO) Packages 200, dargestellt in 20, ist durch das Verfahren 2100 mit 22-26 beschrieben, 22-26 sind Querschnittsansichten des integrierten Fan-Out- (InFO) Packages 200 in verschiedenen Stufen des Herstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Nach den verschiedenen Stufen in 4-19 und 22-26 hat das Package 200 die Querschnittsansicht in 20. Obwohl 22-26 gemeinsam mit dem Verfahren 2100 beschrieben sind, ist klar, dass die in 22-26 offenbarten Strukturen nicht auf das Verfahren 2100 beschränkt sind. Mit Bezug auf die Ausführungsformen von 4-19 sind ähnliche Elemente in 22-26 zur Erleichterung des Verständnisses mit denselben Bezugszeichen gekennzeichnet.To illustrate, the manufacturing process of the integrated fan-out (InFO) package 200 , shown in 20th , is through the process 2100 With 22-26 described, 22-26 are cross-sectional views of the integrated fan-out (InFO) package 200 at various stages of the manufacturing process in accordance with some embodiments of the present disclosure. According to the different levels in 4-19 and 22-26 has the package 200 the cross-sectional view in 20th . Although 22-26 together with the procedure 2100 it is clear that the in 22-26 disclosed structures does not apply to the procedure 2100 are limited. With reference to the embodiments of 4-19 are similar elements in 22-26 marked with the same reference numerals to facilitate understanding.

Verglichen mit dem in 3 dargestellten Verfahren 300, enthält die Formmasse MC im Verfahren 2100, dargestellt in 21, Material mit einer relativ niedrigen dielektrischen Konstante, beinhaltend, zum Beispiel, ein Epoxidharz, eine Gussunterfüllung oder dergleichen.Compared to the in 3 presented procedure 300 , contains the molding compound MC in the process 2100 , shown in 21st , Material with a relatively low dielectric constant including, for example, an epoxy resin, a cast underfill or the like.

Nachdem der Schleifprozess in Vorgang S390, wie in 13 dargestellt, ausgeführt wurde, wird Vorgang S391 ausgeführt. In Vorgang S391 wird ein strukturierter Fotolack 2201 über der Formmasse MC gebildet, wie in 22 dargestellt. Abschnitte des Fotolacks 2201 werden unter Verwendung einer Fotomaske (nicht gezeigt) belichtet. Belichtete oder nicht belichtete Abschnitte des Fotolacks 2201 werden dann entfernt, abhängig davon ob ein negativer oder positiver Lack verwendet wird. Abschnitte des Fotolacks 2201 werden entfernt, um Öffnungen zu bilden, welche in dem Bereich der Formmasse MC zwischen den vertikalen leitfähigen Strukturen 124 und den vertikalen leitfähigen Strukturen 144 freigelegt sind, und der resultierende strukturierte Fotolack 2201 ist im Bereich der Formmasse MC, die das Die-Bauelement 208 umgibt, angeordnet.After the grinding process in operation S390 , as in 13 has been performed, the process is performed S391 executed. In process S391 becomes a structured photoresist 2201 formed over the molding compound MC, as in FIG 22nd shown. Sections of the photoresist 2201 are exposed using a photo mask (not shown). Exposed or unexposed sections of the photoresist 2201 are then removed, depending on whether a negative or positive varnish is used. Sections of the photoresist 2201 are removed to form openings in the area of the molding compound MC between the vertical conductive structures 124 and the vertical conductive structures 144 are exposed, and the resulting structured photoresist 2201 is in the area of the molding compound MC, which is the die component 208 surrounds, arranged.

Anschließend wird in Vorgang S393 ein Ätzprozess ausgeführt, um die freigelegten Abschnitte der Formmasse MC zwischen den vertikalen leitfähigen Strukturen 124 und den vertikalen leitfähigen Strukturen 144 zu entfernen, wie in 23 dargestellt. In einigen Ausführungsformen wird ein Nassätzen unter Verwendung von HF und AMAR (Cu + NH3-Verbindung) angewandt. In einigen anderen Ausführungsformen wird eine Nassätzung unter Verwendung von HF und LDPP, welches TMAH enthält, angewandt.Then in process S393 an etching process is carried out to the exposed portions of the molding compound MC between the vertical conductive structures 124 and the vertical conductive structures 144 to remove, as in 23 shown. In some embodiments, wet etching using HF and AMAR (Cu + NH 3 compound) applied. In some other embodiments, a wet etch using HF and LDPP, which includes TMAH, is applied.

Anschließend wird in Vorgang S395 der Fotolack 2201 entfernt, wie in 24 dargestellt. In einigen Ausführungsformen wird ein Nassabtrageprozess verwendet, um den Fotolack 2201 zu entfernen. In einigen Ausführungsformen werden während des Nassabtrageprozesses Dimethylsulfoxid (DMSO) und Tetramethylammoniumhydroxid (TMAH) verwendet, um das Fotolackmaterial zu entfernen. Zum Beispiel wird der Fotolack 2201 unter Verwendung von Dimethylsulfoxid (DMSO) entfernt, um Fotolack 2201 aufzulösen und Fotolack 2201 aufzuquellen, und Tetramethylammoniumhydroxid (TMAH) wird verwendet, um die Polymervernetzung zu zerschneiden.Then in process S395 the photoresist 2201 removed as in 24 shown. In some embodiments, a wet stripping process is used to remove the photoresist 2201 to remove. In some embodiments, dimethyl sulfoxide (DMSO) and tetramethylammonium hydroxide (TMAH) are used to remove the photoresist material during the wet stripping process. For example, the photoresist 2201 using dimethyl sulfoxide (DMSO) removed to photoresist 2201 dissolve and photoresist 2201 swell, and tetramethylammonium hydroxide (TMAH) is used to cut the polymer crosslink.

Anschließend wird in Vorgang S397 das dielektrische Material 160 zwischen den vertikalen leitfähigen Strukturen 124 und den vertikalen leitfähigen Strukturen 144 und über der Formschicht 209 gebildet, wie in 25 dargestellt. In einigen Ausführungsformen ist die dielektrische Konstante des dielektrischen Materials 160 höher als jene der Formmasse MC.Then in process S397 the dielectric material 160 between the vertical conductive structures 124 and the vertical conductive structures 144 and over the molding layer 209 formed as in 25th shown. In some embodiments, the dielectric constant is the dielectric material 160 higher than that of the MC molding compound.

Anschließend wird der chemisch-mechanische Polier- (CMP) Prozess in Vorgang S399 ausgeführt, um überschüssige Abschnitte des dielektrischen Materials 160 zu entfernen und um leitfähige Merkmale wie leitfähiges Material 206, leitfähige Durchkontaktierungen 207 und die leitfähigen Säule 2081 freizulegen, wie in 26 dargestellt. Dadurch wird das dielektrische Material 160, das sich von der Formmasse MC unterscheidet, zwischen die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 gefüllt.Then the chemical mechanical polishing (CMP) process begins S399 executed to remove excess portions of dielectric material 160 remove and around conductive features such as conductive material 206 , conductive vias 207 and the conductive pillar 2081 to expose as in 26th shown. This creates the dielectric material 160 , which differs from the molding compound MC, between the vertical conductive structures 124 and the vertical conductive structures 144 filled.

In einigen Ausführungsformen enthält das Verfahren 2100 Vorgänge S310-S390, welche vor Vorgang S391 ausgeführt werden, und Vorgänge S400-S480, welche nach Vorgang S399 ausgeführt werden. Vorgänge S310-S390 und S400-S480 im Verfahren 2100 sind ähnlich jenen im Verfahren 300 und sind vollständig in den zuvor erwähnten Absätzen und 4-20 beschrieben. Daher wird auf eine ausführliche Beschreibung der Kürze wegen verzichtet.In some embodiments, the method includes 2100 Operations S310-S390 which before operation S391 and operations S400-S480 which after operation S399 are executed. Operations S310-S390 and S400-S480 in the process 2100 are similar to those in the process 300 and are fully contained in the aforementioned paragraphs and 4-20 described. A detailed description is therefore omitted for the sake of brevity.

Die obigen Darstellungen beinhalten beispielhafte Vorgänge, aber die Vorgänge werden nicht unbedingt in der gezeigten Reihenfolge ausgeführt. Vorgänge können entsprechend dem Wesen und Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung hinzugefügt, ersetzt, anders gereiht und/oder wie angemessen entfernt werden.The above illustrations include example operations, but the operations are not necessarily carried out in the order shown. Events may be added, replaced, reordered, and / or removed as appropriate, according to the spirit and scope of various embodiments of the present disclosure.

Es wird auf 27 Bezug genommen. 27 ist eine schematische Darstellung, welche ein anderes integriertes Fan-Out- (InFO) Package 200 darstellt, beinhaltend die Halbleiterstruktur 100 in 1 in Übereinstimmung mit verschiedenen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf die Ausführungsformen von 2 sind ähnliche Elemente in 27 zur Vereinfachung des Verständnisses mit denselben Bezugszeichen gekennzeichnet.It will be on 27 Referenced. 27 Figure 13 is a schematic diagram showing another integrated fan-out (InFO) package 200 represents, including the semiconductor structure 100 in 1 in accordance with various embodiments of the present disclosure. With reference to the embodiments of 2 are similar elements in 27 marked with the same reference numerals to simplify understanding.

Verglichen mit den in 2 dargestellten Ausführungsformen enthält das Die-Bauelement 208 in den in 20 veranschaulichend gezeigten Ausführungsformen zwei leitfähige Säulen 2081 und 2082, und die leitfähige Form-Durchkontaktierung 207 ist an einer anderen Seite des Die-Bauelements 208 angeordnet. Zur Veranschaulichung, in einigen Ausführungsformen ist die leitfähige Form-Durchkontaktierung 207 durch die RDLs 212 und 214 elektrisch an den externen Verbinder 217a gekoppelt, um an die Masse angeschlossen zu werden, und mittels der Rückseitenumverdrahtungsschicht 204 elektrisch an die vertikalen leitfähigen Strukturen 124 gekoppelt. Dadurch ist die unterste Elektrode der MIM-Struktur an die Masse gekoppelt. Die leitfähige Säule 2081 ist elektrisch durch RDLs 212 und 214 in die positive Spannungsseite der Finger-MIM gekoppelt. Zusätzlich sind die vertikalen Strukturen 144 mittels der RDL 212 elektrisch aneinandergekoppelt. Dadurch ist die oberste Elektrode der MIM Struktur mittels der RDL 214 und der leitfähigen Säule 2081 an das Die-Bauelement 208 gekoppelt. Die leitfähige Säule 2082 ist elektrisch durch die RDLs 212 und 214 an den externen Verbinder 217b gekoppelt, um das Eingangssignal für das Die-Bauelement 208 mittels des externen Verbinders 217b zu empfangen. Ähnlich der in 2 dargestellten Ausführungsform wird die Formmasse MC mit hoher Dielektrizitätszahl in die Formschicht 209 gefüllt und zwischen die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 in der Halbleiterstruktur 100 gefüllt, um eine MIM-Kondensatorstruktur vom Fingertyp zu bilden, die das Signalrauschen, das vom Die 208 durch die leitfähige Säule 2081 und RDLs 214, 212 und 210 gesendet wird, unterdrückt. In einigen Ausführungsformen haben die vertikalen leitfähigen Strukturen 124 und 144 eine quadratische Form, eine rechteckige Form, jede andere geeignete Form in einem Querschnitt oder jegliche Kombinationen davon.Compared to the in 2 The illustrated embodiments includes the die component 208 in the in 20th Embodiments shown illustratively have two conductive pillars 2081 and 2082 , and the conductive mold via 207 is on another side of the die component 208 arranged. By way of illustration, in some embodiments the conductive mold is via 207 through the RDLs 212 and 214 electrically to the external connector 217a coupled to be connected to ground and through the rear side redistribution layer 204 electrically to the vertical conductive structures 124 coupled. As a result, the bottom electrode of the MIM structure is coupled to ground. The conductive pillar 2081 is electrical through RDLs 212 and 214 coupled into the positive voltage side of the finger MIM. Additionally are the vertical structures 144 using the RDL 212 electrically coupled together. This is the top electrode of the MIM structure by means of the RDL 214 and the conductive pillar 2081 to the die component 208 coupled. The conductive pillar 2082 is electrical through the RDLs 212 and 214 to the external connector 217b coupled to the input signal for the die device 208 by means of the external connector 217b to recieve. Similar to the in 2 The embodiment shown is the molding compound MC with a high dielectric constant in the molding layer 209 filled and between the vertical conductive structures 124 and the vertical conductive structures 144 in the semiconductor structure 100 filled to form a finger-type MIM capacitor structure which reduces the signal noise emitted by the die 208 through the conductive pillar 2081 and RDLs 214 , 212 and 210 sent is suppressed. In some embodiments, the vertical conductive structures 124 and 144 a square shape, a rectangular shape, any other suitable shape in a cross section, or any combination thereof.

Der Herstellungsprozess des in 27 dargestellten integrierten Fan-Out- (InFO) Packages 200 ist mit dem Herstellungsprozess des in 2 dargestellten, integrierten Fan-Out- (InFO) Packages 200 vergleichbar, welches vollständig in den obigen Absätzen beschrieben ist und daher der Kürze wegen weggelassen wird.The manufacturing process of the in 27 integrated fan-out (InFO) packages shown 200 is familiar with the manufacturing process of the in 2 integrated fan-out (InFO) packages shown 200 comparable, which is fully described in the above paragraphs and is therefore omitted for the sake of brevity.

Es wird auf 28 Bezug genommen. 28 ist eine schematische Darstellung, welche ein anderes integriertes Fan-Out- (InFO) Package 200 darstellt, beinhaltend die Halbleiterstruktur 100 in 1 in Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf die Ausführungsformen von 20 sind ähnliche Elemente in 28 zur Vereinfachung des Verständnisses mit denselben Bezugszeichen gekennzeichnet.It will be on 28 Referenced. 28 Figure 13 is a schematic diagram showing another integrated fan-out (InFO) package 200 represents, including the semiconductor structure 100 in 1 in accordance with other embodiments of the present disclosure. With reference to the embodiments of 20th are similar elements in 28 marked with the same reference numerals to simplify understanding.

Verglichen mit den in 27 gezeigten Ausführungsformen sind in den in 28 veranschaulichend gezeigten Ausführungsformen das dielektrische Material 160 und die Formmasse MC verschiedene Materialien. Das dielektrische Material 160 ist zwischen die vertikalen leitfähigen Strukturen 124 und die vertikalen leitfähigen Strukturen 144 in der Halbleiterstruktur 100 gefüllt, um eine isolierende Struktur zu bilden. Zum Beispiel ist, in einigen Ausführungsformen, der Wert der Dielektrizitätskonstante (oder die Permittivität) des dielektrischen Materials 160 größer als jener der Formmasse MC. In einigen Ausführungsformen wird die Formmasse MC in der Formschicht außerhalb der Halbleiterstruktur 100 aufgebracht, um das Die-Bauelement 208 zu umgeben, und die Formmasse MC hat eine niedrige Dielektrizitätszahl, z.B. kleiner als ungefähr 3,9, und sogar kleiner als ungefähr 2,5 in anderen Ausführungsformen. In einigen Ausführungsformen enthält die Formmasse MC jedes geeignete Material, beinhaltend, zum Beispiel, ein Epoxidharz, eine Gussunterfüllung oder dergleichen. Ebenso ist der Herstellungsprozess des in 28 dargestellten integrierten Fan-Out- (InFO) Packages 200 ähnlich dem Herstellungsprozess des in 20 dargestellten integrierten Fan-Out- (InFO) Packages 200, welches vollständig in den obigen Absätzen beschrieben ist und daher der Kürze wegen weggelassen wird.Compared to the in 27 Embodiments shown are in the in 28 Embodiments shown illustratively include the dielectric material 160 and the molding compound MC various materials. The dielectric material 160 is between the vertical conductive structures 124 and the vertical conductive structures 144 in the semiconductor structure 100 filled to form an insulating structure. For example, in some embodiments, the value is the dielectric constant (or permittivity) of the dielectric material 160 greater than that of the molding compound MC. In some embodiments, the molding compound MC is in the molding layer outside the semiconductor structure 100 applied to the die component 208 to surround, and the molding compound MC has a low dielectric constant, for example less than about 3.9, and even less than about 2.5 in other embodiments. In some embodiments, the molding compound MC contains any suitable material including, for example, an epoxy resin, a cast underfill, or the like. The manufacturing process of the in 28 integrated fan-out (InFO) packages shown 200 similar to the manufacturing process of the in 20th integrated fan-out (InFO) packages shown 200 which is fully described in the above paragraphs and is therefore omitted for brevity.

In einigen Ausführungsformen ist ein Halbleiterbauelement offenbart, wobei das Halbleiterbauelement ein Die-Bauelement, eine Formschicht welche das Die-Bauelement umgibt, mehrere erste vertikale leitfähige Strukturen welche innerhalb der Formschicht gebildet sind, und mehrere zweite vertikale leitfähige Strukturen welche innerhalb der Formschicht gebildet sind, enthält. Die ersten vertikalen leitfähigen Strukturen und die zweiten vertikalen leitfähigen Strukturen sind miteinander verflochten und eine isolierende Struktur ist zwischen den ersten vertikalen leitfähigen Strukturen und den zweiten vertikalen leitfähigen Strukturen gebildet.In some embodiments, a semiconductor component is disclosed, wherein the semiconductor component is a die component, a mold layer surrounding the die component, a plurality of first vertical conductive structures which are formed within the mold layer, and a plurality of second vertical conductive structures which are formed within the mold layer contains. The first vertical conductive structures and the second vertical conductive structures are intertwined with each other, and an insulating structure is formed between the first vertical conductive structures and the second vertical conductive structures.

Es ist auch ein Verfahren offenbart, welches ein Bilden einer ersten leitfähigen Ebene auf einem Substrat; ein Bilden mehrerer erster vertikaler leitfähiger Strukturen auf der ersten leitfähigen Ebene und elektrisch an die erste leitfähige Ebene gekoppelt; ein Bilden mehrerer zweiter vertikaler leitfähiger Strukturen auf dem Substrat, in welchem die ersten vertikalen leitfähigen Strukturen und die zweiten vertikalen leitfähigen Strukturen miteinander verflochten sind, und eine isolierende Struktur zwischen den ersten vertikalen leitfähigen Strukturen und den zweiten vertikalen leitfähigen Strukturen gebildet ist; ein Befestigen eines Die-Bauelements am Substrat; ein Auftragen einer Formmasse in einer Formschicht, welche das Substrat überlagert, um das Die-Bauelement zu umgeben; und ein Bilden einer zweiten leitfähigen Ebene auf der Formschicht, in welcher die zweite leitfähige Ebene elektrisch an die zweiten vertikalen leitfähigen Strukturen gekoppelt ist, enthält.A method is also disclosed which includes forming a first conductive plane on a substrate; forming a plurality of first vertical conductive structures on the first conductive plane and electrically coupled to the first conductive plane; forming a plurality of second vertical conductive structures on the substrate in which the first vertical conductive structures and the second vertical conductive structures are intertwined, and an insulating structure is formed between the first vertical conductive structures and the second vertical conductive structures; attaching a die device to the substrate; applying a molding compound in a molding layer overlying the substrate to surround the die component; and forming a second conductive plane on the mold layer in which the second conductive plane is electrically coupled to the second vertical conductive structures.

Es ist auch ein Verfahren offenbart, welches ein Bilden einer Kondensatorstruktur auf einem Substrat, in welchem die Kondensatorstruktur mehrere erste vertikale leitfähige Strukturen, mehrere zweite vertikale leitfähige Strukturen und eine isolierende Struktur zwischen den ersten vertikalen leitfähigen Strukturen und den zweiten vertikalen leitfähigen Strukturen enthält; ein Befestigen eines Die-Bauelements auf dem Substrat; und ein Auftragen einer Formmasse in einer Formschicht, welche das Substrat überlagert, um das Die-Bauelement und die Kondensatorstruktur zu umgeben, enthält.A method is also disclosed which includes forming a capacitor structure on a substrate in which the capacitor structure includes a plurality of first vertical conductive structures, a plurality of second vertical conductive structures, and an insulating structure between the first vertical conductive structures and the second vertical conductive structures; mounting a die device on the substrate; and applying a molding compound in a molding layer overlying the substrate to surround the die device and capacitor structure.

Claims (14)

Halbleitervorrichtung (200), umfassend: ein Die-Bauelement (208); eine Formschicht (209), welche das Die-Bauelement umgibt; mehrere erste vertikale leitfähige Strukturen (124), die innerhalb der Formschicht (209) gebildet sind; und mehrere zweite vertikale leitfähige Strukturen (144), die innerhalb der Formschicht (209) gebildet sind; wobei die ersten vertikalen leitfähigen Strukturen (124) und die zweiten vertikalen leitfähigen Strukturen (144) miteinander verflochten sind, und eine isolierende Struktur zwischen den ersten vertikalen leitfähigen Strukturen (124) und den zweiten vertikalen leitfähigen Strukturen (144) gebildet ist; wobei eine Formmasse in der Formschicht (209) aufgetragen ist, um das Die-Bauelement (208) zu umgeben, und ein dielektrisches Material (160) in der Formschicht aufgetragen ist, um die isolierende Struktur zu bilden; und wobei das dielektrische Material (160) eine SrRuO3-SrTiO3-SrRuO3 Struktur oder eine ZrO2-Al2O3-ZrO2 Struktur umfasst. A semiconductor device (200) comprising: a die component (208); a molding layer (209) surrounding the die component; a plurality of first vertical conductive structures (124) formed within the mold layer (209); and a plurality of second vertical conductive structures (144) formed within the mold layer (209); wherein the first vertical conductive structures (124) and the second vertical conductive structures (144) are intertwined, and an insulating structure is formed between the first vertical conductive structures (124) and the second vertical conductive structures (144); wherein a molding compound is deposited in the molding layer (209) to surround the die component (208) and a dielectric material (160) is deposited in the molding layer to form the insulating structure; and wherein the dielectric material (160) comprises a SrRuO 3 -SrTiO 3 -SrRuO 3 structure or a ZrO 2 -Al 2 O 3 -ZrO 2 structure. Halbleitervorrichtung nach Anspruch 1, wobei eine Formmasse in die Formschicht (209) aufgebracht ist, um das Die-Bauelement (208) zu umgeben und um die isolierende Struktur zu bilden.Semiconductor device according to Claim 1 wherein a molding compound is applied in the molding layer (209) to surround the die component (208) and to form the insulating structure. Halbleitervorrichtung nach Anspruch 2, wobei die Formmasse Polymer oder Siliziumdioxid umfasst.Semiconductor device according to Claim 2 , wherein the molding compound comprises polymer or silicon dioxide. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material (160) eine höhere dielektrische Konstante als die Formmasse hat.A semiconductor device according to any preceding claim, wherein the dielectric Material (160) has a higher dielectric constant than the molding compound. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material (160) Polyimid oder Polybenzoxazol umfasst.A semiconductor device according to any preceding claim, wherein the dielectric material (160) comprises polyimide or polybenzoxazole. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material (160) Siliziumnitrid oder Siliziumdioxid umfasst.A semiconductor device according to any preceding claim, wherein the dielectric material (160) comprises silicon nitride or silicon dioxide. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material (160) zumindest eines von ZrO2, Al2O3, HfOx, HfSiOx, ZrTiOx, TiO2 und TaOx umfasst.A semiconductor device according to any preceding claim, wherein the dielectric material (160) comprises at least one of ZrO 2 , Al 2 O 3 , HfOx, HfSiOx, ZrTiOx, TiO 2, and TaOx. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die ersten vertikalen leitfähigen Strukturen (124) in einem Gittermuster verteilt sind und die zweiten vertikalen leitfähigen Strukturen (144) in einem Gittermuster verteilt sind.A semiconductor device according to any preceding claim, wherein the first vertical conductive structures (124) are distributed in a grid pattern and the second vertical conductive structures (144) are distributed in a grid pattern. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, des Weiteren umfassend: eine erste Polymerschicht (211), welche die Formschicht (209) überlagert; eine erste Umverdrahtungsschicht (212), welche die erste Polymerschicht(211) überlagert; eine zweite Polymerschicht (213), welche die erste Umverdrahtungsschicht (212) überlagert; und eine zweite Umverdrahtungsschicht (214), welche die zweite Polymerschicht (213) überlagert; wobei eine zweite leitfähige Ebene (142) in der ersten Umverdrahtungsschicht (212) gebildet ist, und das Die-Bauelement (208) und die zweite leitfähige Ebene (142) mittels der zweiten Umverdrahtungsschicht (214) elektrisch gekoppelt sind.A semiconductor device according to any preceding claim, further comprising: a first polymer layer (211) overlying the molding layer (209); a first redistribution layer (212) overlying the first polymer layer (211); a second polymer layer (213) overlying the first redistribution layer (212); and a second redistribution layer (214) overlying the second polymer layer (213); wherein a second conductive level (142) is formed in the first redistribution layer (212), and the die component (208) and the second conductive level (142) are electrically coupled by means of the second redistribution layer (214). Verfahren (300), umfassend: Bilden einer ersten leitfähigen Ebene (122) auf einem Substrat; Bilden mehrerer erster vertikaler leitfähiger Strukturen (124) auf der ersten leitfähigen Ebene (122), die elektrisch an die erste leitfähige Ebene gekoppelt sind; Bilden mehrerer zweiter vertikaler leitfähiger Strukturen (144) auf dem Substrat, wobei die ersten vertikalen leitfähigen Strukturen (124) und die zweiten vertikalen leitfähigen Strukturen (144) miteinander verflochten sind, und eine isolierende Struktur zwischen den ersten vertikalen leitfähigen Strukturen (124) und den zweiten vertikalen leitfähigen Strukturen (144) gebildet ist; Befestigen eines Die-Bauelements (208) an dem Substrat; Auftragen einer Formmasse in einer Formschicht (209), die das Substrat überlagert, um das Die-Bauelement (208) zu umgeben; und Bilden einer zweiten leitfähigen Ebene (142) auf der Formschicht (209), wobei die zweite leitfähige Ebene (142) elektrisch an die zweiten vertikalen leitfähigen Strukturen (144) gekoppelt ist; Bilden einer ersten Polymerschicht (211) mit mehreren Öffnungen, welche die Formschicht (209) überlagert; und Bilden einer ersten Umverdrahtungsschicht (212), welche die erste Polymerschicht (211) überlagert, um die zweite leitfähige Struktur (142) zu bilden; und Bilden einer zweiten Polymerschicht (213) mit mehreren Öffnungen, welche die erste Umverdrahtungsschicht (212) überlagert; Bilden einer zweiten Umverdrahtungsschicht (214), welche die zweite Polymerschicht (213) überlagert; und Bilden einer dritten Polymerschicht (215), welche die zweite Umverdrahtungsschicht überlagert, wobei das Die-Bauelement (208) und die zweite leitfähige Ebene (142) mittels der zweiten Umverdrahtungsschicht (214) elektrisch gekoppelt sind.A method (300) comprising: Forming a first conductive plane (122) on a substrate; Forming a plurality of first vertical conductive structures (124) on the first conductive plane (122) that are electrically coupled to the first conductive plane; Forming a plurality of second vertical conductive structures (144) on the substrate, wherein the first vertical conductive structures (124) and the second vertical conductive structures (144) are intertwined, and an insulating structure between the first vertical conductive structures (124) and the second vertical conductive structures (144) are formed; Attaching a die component (208) to the substrate; Applying a molding compound in a molding layer (209) overlying the substrate to surround the die component (208); and Forming a second conductive plane (142) on the molding layer (209), the second conductive plane (142) electrically coupled to the second vertical conductive structures (144); Forming a first polymer layer (211) having a plurality of openings overlying the molding layer (209); and Forming a first redistribution layer (212) overlying the first polymer layer (211) to form the second conductive structure (142); and Forming a second polymer layer (213) having a plurality of openings overlying the first redistribution layer (212); Forming a second redistribution layer (214) overlying the second polymer layer (213); and Forming a third polymer layer (215) overlying the second redistribution layer, wherein the die component (208) and the second conductive plane (142) are electrically coupled by means of the second redistribution layer (214). Verfahren nach Anspruch 10, des Weiteren umfassend: Auftragen der Formmasse in der Formschicht (209), welche das Substrat überlagert, um das Die-Bauelement (208), die ersten vertikalen leitfähigen Strukturen (124) und die zweiten vertikalen leitfähigen Strukturen (144) zu umgeben.Procedure according to Claim 10 , further comprising: applying the molding compound in the molding layer (209) overlying the substrate to surround the die component (208), the first vertical conductive structures (124) and the second vertical conductive structures (144). Verfahren nach einem der Ansprüche 10 oder 11, des Weiteren umfassend: Auftragen eines dielektrischen Materials (160, 209) zwischen den ersten vertikalen leitfähigen Strukturen (124) und den zweiten vertikalen leitfähigen Strukturen (144), um eine isolierende Struktur zu bilden, wobei das dielektrische Material (160) eine höhere dielektrische Konstante als die Formmasse hat.Method according to one of the Claims 10 or 11 , further comprising: applying a dielectric material (160, 209) between the first vertical conductive structures (124) and the second vertical conductive structures (144) to form an insulating structure, the dielectric material (160) being a higher dielectric Constant than the molding compound. Verfahren, umfassend: Bilden einer Kondensatorstruktur auf einer Package-Struktur, wobei die Kondensator-Struktur mehrere erste vertikale leitfähige Strukturen (124), mehrere zweite vertikale leitfähige Strukturen (144) und eine isolierende Struktur zwischen den ersten leitfähigen Strukturen (124) und den zweiten vertikalen leitfähigen Strukturen (144) umfasst; Befestigen eines Die-Bauelements (208) auf dem Substrat; und Auftragen einer Formmasse in einer Formschicht (209), welche das Substrat überlagert, um das Die-Bauelement (208) und die Kondensatorstruktur zu umgeben; wobei die Kondensatorstruktur des Weiteren eine erste leitfähige Ebene (122) umfasst, welche elektrisch an die ersten vertikalen leitfähigen Strukturen (124) gekoppelt ist, und eine zweite leitfähige Ebene (142), welche elektrisch an die zweiten vertikalen leitfähigen Strukturen (144) gekoppelt ist, und das Verfahren des Weiteren umfasst: Bilden einer Rückseitenumverdrahtungsschicht (204), welche das Substrat überlagert, um die erste leitfähige Ebene (122) zu bilden Bilden einer ersten Polymerschicht (211) mit mehreren Öffnungen, welche die Formschicht (209) überlagert; und Bilden einer ersten Umverdrahtungsschicht (212), welche die erste Polymerschicht (211) überlagert, um die zweite leitfähige Ebene (142) zu bilden; und Bilden einer zweiten Polymerschicht (313) mit mehreren Öffnungen, welche die erste Umverdrahtungsschicht (212) überlagert; Bilden einer zweiten Umverdrahtungsschicht (214), welche die zweite Polymerschicht (213) überlagert; und Bilden einer dritten Polymerschicht (215), welche die zweite Umverdrahtungsschicht (214) überlagert, wobei das Die-Bauelement (208) und die zweite leitfähige Ebene (142) mittels der zweiten Umverdrahtungsschicht (214) elektrisch verbunden sind.A method comprising: forming a capacitor structure on a package structure, the capacitor structure having a plurality of first vertical conductive structures (124), a plurality of second vertical conductive structures (144), and an insulating structure between the first conductive structures (124) and the second vertical conductive structures (144); Mounting a die component (208) on the substrate; and applying a molding compound in a molding layer (209) overlying the substrate to surround the die device (208) and the capacitor structure; wherein the capacitor structure further comprises a first conductive plane (122) electrically coupled to the first vertical conductive structures (124) and a second conductive plane (142) electrically coupled to the second vertical conductive structures (144) , and the method further comprises: Forming a backside redistribution layer (204) overlying the substrate to form the first conductive plane (122) forming a first polymer layer (211) having a plurality of openings overlying the molding layer (209); and forming a first redistribution layer (212) overlying the first polymer layer (211) to form the second conductive plane (142); and forming a second polymer layer (313) having a plurality of openings overlying the first redistribution layer (212); Forming a second redistribution layer (214) overlying the second polymer layer (213); and forming a third polymer layer (215) overlying the second redistribution layer (214), the die component (208) and the second conductive plane (142) being electrically connected by means of the second redistribution layer (214). Verfahren nach Anspruch 13, wobei die isolierende Struktur ein dielektrisches Material (160) mit einer höheren dielektrischen Konstante als die Formmasse umfasst.Procedure according to Claim 13 wherein the insulating structure comprises a dielectric material (160) having a higher dielectric constant than the molding compound.
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