[go: up one dir, main page]

DE102014215009A1 - Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung - Google Patents

Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung Download PDF

Info

Publication number
DE102014215009A1
DE102014215009A1 DE102014215009.4A DE102014215009A DE102014215009A1 DE 102014215009 A1 DE102014215009 A1 DE 102014215009A1 DE 102014215009 A DE102014215009 A DE 102014215009A DE 102014215009 A1 DE102014215009 A1 DE 102014215009A1
Authority
DE
Germany
Prior art keywords
layer
electrode layer
insulation
electrode
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014215009.4A
Other languages
English (en)
Other versions
DE102014215009B4 (de
Inventor
Christof SINGLE
Jochen Tomaschko
Rainer Straub
Juergen Butz
Thomas Mayer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102014215009.4A priority Critical patent/DE102014215009B4/de
Priority to TW104124355A priority patent/TWI654781B/zh
Priority to KR1020150107375A priority patent/KR20160015178A/ko
Priority to US14/814,182 priority patent/US9461234B2/en
Priority to CN201510457929.1A priority patent/CN105321953B/zh
Publication of DE102014215009A1 publication Critical patent/DE102014215009A1/de
Application granted granted Critical
Publication of DE102014215009B4 publication Critical patent/DE102014215009B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/05—Manufacture of multilayered piezoelectric or electrostrictive devices, or parts thereof, e.g. by stacking piezoelectric bodies and electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/06—Forming electrodes or interconnections, e.g. leads or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/074—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/08—Shaping or machining of piezoelectric or electrostrictive bodies
    • H10N30/081—Shaping or machining of piezoelectric or electrostrictive bodies by coating or depositing using masks, e.g. lift-off
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/08—Shaping or machining of piezoelectric or electrostrictive bodies
    • H10N30/085—Shaping or machining of piezoelectric or electrostrictive bodies by machining
    • H10N30/086—Shaping or machining of piezoelectric or electrostrictive bodies by machining by polishing or grinding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/20—Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators
    • H10N30/204—Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators using bending displacement, e.g. unimorph, bimorph or multimorph cantilever or membrane benders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/30—Piezoelectric or electrostrictive devices with mechanical input and electrical output, e.g. functioning as generators or sensors
    • H10N30/302—Sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/50—Piezoelectric or electrostrictive devices having a stacked or multilayer structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/704—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/85—Piezoelectric or electrostrictive active materials
    • H10N30/853—Ceramic compositions
    • H10N30/8548—Lead-based oxides
    • H10N30/8554—Lead-zirconium titanate [PZT] based
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/88—Mounts; Supports; Enclosures; Casings
    • H10N30/883—Additional insulation means preventing electrical, physical or chemical damage, e.g. protective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Micromachines (AREA)
  • General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)

Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine piezoelektrische Schichtanordnung und eine entsprechende piezoelektrische Schichtanordnung. Das Herstellungsvefahren umfasst die Schritte: Abscheiden einer ersten Elektrodenschicht (2) auf einem Substrat (1), Abscheiden einer ersten Isolationsschicht (3) auf der ersten Elektrodenschicht (2), Bilden von einer Durchgangsöffnung (10) in der ersten Isolationsschicht (3) zum Freilegen der ersten Elektrodenschicht (2) innerhalb der Durchgangsöffnung (10), Abscheiden einer piezoelektrischen Schicht (4) auf der ersten Isolationsschicht (3) und auf der ersten Elektrodenschicht (2) innerhalb der Durchgangsöffnung (10), Rückpolieren der resultierenden Struktur zum Bilden einer planaren Oberfläche (OF), an der ein von der ersten Isolationsschicht (3) umgebener piezoeelektischer Schichtbereich (4a) freiliegt, und Abscheiden und Strukturieren einer zweiten Elektrodenschicht (5) auf der ersten Isolationsschicht (3), welche den piezoeelektischen Schichtbereich (1) kontaktiert.

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine piezoelektrische Schichtanordnung und eine entsprechende piezoelektrische Schichtanordnung.
  • Stand der Technik
  • Piezoelektrische Materialien, insbesondere PZT (Blei-Zirkonat-Titanat), werden in der Technologie nichtflüchtiger elektronischer Speichervorrichtungen (Fe-RAM) wie auch in der Mikromechanik als Aktor- und Sensormaterial eingesetzt wird.
  • Obwohl nicht darauf beschränkt, werden die vorliegende Erfindung und die ihr zugrundeliegende Problematik anhand von PZT erläutert.
  • 5 zeigt eine schematische Querschnittsdarstellung einer beispielhaften piezoelektrischen PZT-Schichtanordnung, wie aus der US 7,164,179 B2 bekannt.
  • In 5 bezeichnet Bezugszeichen 1 ein Halbleitersubstrat, beispielsweise ein Silizium-Halbleitersubstrat. Ein Schichtstapel bestehend aus einer Haft-/Barrierenschicht 2a, einer unteren Elektrodenschicht 2b und einer optionalen Keimschicht 2c, zusammenfassend mit Bezugszeichen 2 bezeichnet, ist auf der Oberseite OS des Halbleitersubstrats 1 aufgebracht. Dieser Schichtstapel 2 sowie eine darüber befindliche PZT-Schicht 40 mit einer oberen Elektrode 5 werden ganzflächig auf dem Halbleitersubstrat 1 abgeschieden und werden durch Fotolithografie und anschließende Ätzprozesse strukturiert.
  • Eine typische Höhe h1 des Schichtstapels 2 ist 50 bis 500 nm (Nanometer), eine typische Höhe h2 der PZT-Schicht 40 ist 1 bis 5 µm (Mikrometer), und eine typische Höhe h3 der oberen Elektrode 5 ist 50 bis 400 nm (Nanometer).
  • Durch den Einsatz von PZT-Dünnschicht-Multistacks im Bereich der mechanischen Aktorik ist es möglich, die mechanische Auslenkung bei niedrigeren Betriebsspannungen zu erhöhen. Für einen Einsatz als Sensormaterial kann dadurch die Empfindlichkeit bei der Detektion von mechanischen Verformungen gesteigert werden.
  • Die für den Einsatz als Aktormaterial erforderlichen Schichthöhen h1, h2 und h3 der Elektroden und der weiteren Hilfsschichten resultieren in einer Topografie von > 1 µm, was die Integration in moderne CMOS-Prozesse verhindert, die auf planare Oberflächen angewiesen sind. Außerdem wird durch eine solche Topografie die Herstellung von PZT-Dünnschicht-Multistacks erschwert.
  • Offenbarung der Erfindung
  • Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine piezoelektrische Schichtanordnung nach Anspruch 1 und eine entsprechende piezoelektrische Schichtanordnung nach Anspruch 13.
  • Bevorzugte Weiterbildungen sind Gegenstand der Unteransprüche.
  • Vorteile der Erfindung
  • Die der vorliegenden Erfindung zugrunde liegende Idee ist die Herstellung einer piezoelektrischen Schichtanordnung mittels einem strukturierten Isolationsmaterial, beispielsweise Oxid, in Kombination mit einem CMP-Schritt (chemisch-mechanisches Polieren), auch bekannt als Damascene-Prozess. Dadurch können topografiefreie Oberflächen erzeugt werden, was eine Weiterprozessierung in modernen ASIC-Prozessen ermöglicht und weiterhin eine monolithische Integration von ASIC- und Aktor- bzw. Sensormaterial in einem Chip ermöglicht.
  • Gemäß einer bevorzugten Ausführungsform wird die erste Elektrodenschicht vor dem Abscheiden einer piezoelektrischen Schicht strukturiert. Eine Strukturierung vor der späteren Abscheidung der piezoelektrischen Schicht hat den Vorteil, dass beispielsweise mit der unteren Elektrodenschicht eine Verdrahtungsebene realisiert werden kann.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird vor dem Bilden von der Durchgangsöffnung eine Startschicht auf der ersten Isolationsschicht abgeschieden oder nach dem Bilder der Duchgangsgsöffnung eine Startschicht abgeschieden, welche die Oberseite der Isolationsschicht bzw. die Oberseite der Isolationsschicht und die Seitenwänder der Durchgangsöffnung bedeckt, wobei die piezoelektrische Schicht auf der Startschicht und auf der ersten Elektrodenschicht innerhalb der Durchgangsöffnung abgeschieden wird. Dies ermöglicht eine kristallfehlerfreie Bildung der piezoelektrische Schicht
  • Gemäß einer weiteren bevorzugten Ausführungsform wird das Rückpolieren auf der Startschicht gestoppt. Dies ermöglicht einen präzisen Polierstopp.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird nach dem Rückpolieren die Startschicht auf der ersten Isolationsschicht zusammen mit der zweiten Elektrodenschicht strukturiert.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird nach dem Rückpolieren die Startschicht entfernt und der piezoeelektische Schichtbereich rückgedünnt. So lassen sich etwaige Kristalldefekte im oberen Teil des piezoelektischen Schichtbereichs entfernen.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird eine zweite Isolationsschicht auf der ersten Isolationsschicht und der ersten Elektrodenschicht abgeschieden wird. Diese kann als Schutzschicht oder als Basis für einen weiteren Damscene-Schritt dienen.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird ein erstes Kontaktloch zur ersten Elektrodenschicht in der ersten und zweiten Isolationsschicht und ein zweites Kontaktloch zur zweiten Elektrodenschicht in der zweiten Isolationsschicht gebildet. So können die Elektrodenschichten parallel von der Oberseite kontaktiert werden.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird vor der Öffnung der Kontaktlöcher eine weitereDurchgangsöffnung in der zweiten Isolationsschicht zum Freilegen der zweiten Elektrodenschicht innerhalb der weiteren Durchgangsöffnung gebildet, eine weitere piezoelektrische Schicht auf der zweiten Isolationsschicht und auf der zweiten Elektrodenschicht innerhalb der weiteren Durchgangsöffnung gebildet, die resultierende Struktur zum Bilden einer weiteren planaren Oberfläche, an der ein von der zweiten Isolationsschicht umgebener weiterer piezoeelektischer Schichtbereich freiliegt, rückpoliert, und eine dritte Elektrodenschicht, welche den weiteren piezoeelektischen Schichtbereich kontaktiert, abgeschieden und strukturiert wird. So lassen sich konsekutiv mit analogen Prozessschritten Multistapel herstellen.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird eine dritte Isolationsschicht auf der zweiten Isolationsschicht und der dritten Elektrodenschicht abgeschieden wird. Diese kann wiederum als Schutzschicht oder als Basis für einen weiteren Damscene-Schritt dienen.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird mindestens noch ein weiterer von der dritten Isolationsschicht umgebener piezoeelektischer Schichtbereich auf der dritten Elektrodenschicht gebildet.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird die erste Elektrodenschicht und/oder die zweite Elektrodenschicht und/oder die dritte Elektrodenschicht als Schichtstapel gebildet. Dies erhöht das Haftvermögen.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnungen angegebenen Ausführungsbeispiele näher erläutert. Es zeigen
  • 1a)–f) schematische Querschnittsdarstellungen von Verfahrensstadien eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2a)–d) schematische Querschnittsdarstellungen von Verfahrensstadien eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 3 eine schematische Querschnittsdarstellung eines Verfahrensstadiums eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 4a), b) schematische Querschnittsdarstellungen von Verfahrensstadien eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer vierten Ausführungsform der vorliegenden Erfindung; und
  • 5 eine schematische Querschnittsdarstellung einer beispielhaften piezoelektrische PZT-Schichtanordnung, wie aus der US 7,164,179 B2 bekannt.
  • Ausführungsformen der Erfindung
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche bzw. funktionsgleiche Elemente.
  • 1a)–f) zeigen schematische Querschnittsdarstellungen von Verfahrensstadien eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • In 1a) bezeichnet Bezugszeichen 1 ein Silizium-Wafersubstrat, auf dem in einem ersten Prozessschritt die für die PZT-Schicht benötigten Haft-/Barriere- und Keimschichten aufgebracht werden. Diese bestehen üblicherweise aus Siliziumdioxid als Isolator, gefolgt von einer Titan-Titanoxid-Haftschicht alternativ Tantal oder Tantalpentoxid und einer Platinschicht als untere Elektrode, welche gleichzeitig als Keimschicht dient. Aus Gründen der Übersichtlichkeit werden diese Schichten im Folgenden zusammenfassend mit Bezugszeichen 2 als untere Elektrodenschicht bezeichnet.
  • Die untere Elektrodenschicht 2 kann als Schichtstapel ganzflächig abgeschieden werden und entweder anfangs oder später im Prozessablauf durch geeignete Ätzprozesse strukturiert werden.
  • Eine Strukturierung vor der späteren Abscheidung der PZT-Schicht hat den Vorteil, dass beispielsweise mit dem Platin der unteren Elektrodenschicht 2 eine Verdrahtungsebene realisiert werden kann, um später einen elektrischen Kontakt zum Piezo-Aktor herzustellen. Die Strukturierung des Platins kann beispielsweise durch Ionenstrahlätzen erfolgen.
  • Auf der unteren Elektrodenschicht 2 wird eine Isolationsschicht 3, beispielsweise aus Siliziumdioxid, abgeschieden. Falls die Oberfläche der Isolationsschicht 3 durch die unterliegenden strukturierten Schichten bereits eine Topografie von mehr als 100 nm aufweist, sollte diese Topografie mittels eines zwischengeschalteten chemisch-mechanischen Polierschritts (CMP) entfernt werden. Dieser Zwischenschritt ist jedoch optional. Die Dicke der verbleibenden Isolationsschicht 3 definiert die spätere Schichthöhe des piezoelektrischen Schichtbereichs und muss dementsprechend eingestellt werden. Typische Schichtdicken liegen im Bereich von 500 nm bis 5 µm.
  • Anschließend wird weiter mit Bezug auf 1a) die Isolationsschicht 3 mittels Fotolithografie und Ätzverfahren strukturiert. So wird eine Durchgangsöffnung 10 hergestellt, in denen die Isolationsschicht 3 vollständig entfernt wird und die untere Elektrodenschicht 2 freigelegt ist.
  • Weiter mit Bezug auf 1b) wird im nächsten Prozessschritt eine piezoelektrische Schicht 4, hier eine PZT-Schicht, ganzflächig abgeschieden. Als Verfahren kann dazu ein gepulstes Laserstrahlverdampfen (PLD), ein Wechselfeld-Sputtern (RF-PVD), eine metallorganische Gasphasenepitaxie (MOCVD) oder ein Sol-Gel(CSD)-Verfahren eingesetzt werden. Die abgeschiedene Schichtdicke der piezoelektrischen Schicht 4 sollte dabei größer sein als diejenige der zuvor abgeschiedenen Isolationsschicht 3.
  • In Bereichen auf der Isolationsschicht 3, in denen die piezoelektrische Schicht 4 ohne darunterliegende Keimschicht (hier Platin) aufwächst, kann es dabei zu Störungen in der Kristallstruktur kommen, wie durch kleine Risse C in 1b) angedeutet. Diese Risse C werden aber in einem folgenden Prozessschritt wieder entfernt. Mögliche (nicht dargestellte) Mikrorisse an den Flanken der Durchgangsöffnung 10 sind ebenfalls unkritisch.
  • Weiter mit Bezug auf 1c) erfolgt eine Strukturierung der piezoelektrischen Schicht 4, indem mittels chemisch-mechanischem Polieren das piezoelektrische Material außerhalb der Durchgangsöffnung 10 von der Isolationsschicht 3 entfernt wird. Hierbei ist zweckmäßigerweise eine CMP-Suspension zu wählen, die eine möglichst hohe Selektivität zwischen dem piezoelektrischen Material und dem Material der Isolationsschicht 3 liefert. Wie in 1c) dargestellt, liegt nach diesem Strukturierungsprozess eine topografiefreie planare Oberfläche OF vor, an der ein von der Isolationsschicht 3 umgebener piezoelektrischer PZT-Schichtbereich 4a freiliegt.
  • Wie in 1d) dargestellt, wird in einem weiteren Prozessschritt die obere Elektrodenschicht 5 abgeschieden und strukturiert, welche vorzugsweise ebenfalls aus Platin besteht.
  • Gemäß 1e) wird anschließend noch eine zweite Isolationsschicht 6 auf der resultierenden Struktur abgeschieden, welche ebenfalls aus Siliziumdioxid oder auch aus Siliziumnitrid besteht. Als alternative Passivierungen können Aluminiumoxid oder Aluminiumnitrid eingesetzt werden.
  • Schließlich mit Bezug auf 1f) werden Kontaktlöcher V1, V2 zur unteren Elektrodenschicht 2 bzw. zur oberen Elektrodenschicht 5 in den Isolationsschichten 3, 6 geätzt.
  • 2a)–d) zeigen schematische Querschnittsdarstellungen von Verfahrensstadien eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Bei der zweiten Ausführungsform wird gemäß 2a) auf der unstrukturierten ersten Isolationsschicht 3 ein Barrierenschicht/Keimschicht-Elektrodenstapel als Startschicht 2a für das PZT-Wachstum abgeschieden. Damit sind, wie in 2b) dargestellt, nach dem Bilden der Durchgangsöffnung 10 für das Wachstum der piezoelektrischen Schicht auf der Isolationsschicht 3 dieselben Bedingungen hergestellt, wie innerhalb der Durchgangsöffnung 10.
  • Weiter mit Bezug auf 2c) wird nun die piezoelektrische Schicht 4 über der Struktur von 2b) abgeschieden und bis zur Oberseite der Startschicht 2a planarisiert, sodass auch hier eine planare topografiefreie Oberfläche OF gebildet werden kann.
  • Im Falle, dass die oberste Schicht der Startschicht 2a eine Platinschicht ist, wird in diesem Fall eine CMP-Suspension gewählt, die eine größtmögliche Selektivität von piezoelektrischem Material zu Platin aufweist.
  • Nach der Planarisierung wird gemäß 2d) die obere Elektrodenschicht 5 über der resultierenden Struktur abgeschieden und mittels Fotolithogafie und einem Ätzschritt mitsamt der Startschicht 2a strukturiert.
  • Wie bei der ersten Ausführungsform kann auch bei der zweiten Ausführungsform nach Erreichen des Zustandes von 2d) eine zweite Isolationsschicht 6 abgeschieden und zur Bildung von Kontaktlöchern strukturiert werden.
  • 3 zeigt eine schematische Querschnittsdarstellung eines Verfahrensstadiums eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • Bei der dritten Ausführungsform wird gemäß 3 ausgehend vom Prozesszustand gemäß 2c) ein ganzflächiges Ätzen der Startschicht 2a durchgeführt und dabei auch die obere Grenzfläche des piezoelektrischen Schichtbereichs 4a rückgedünnt. Dieser Prozess ist vorteilhaft, wenn durch den CMP-Polierschritt eine beschädigte Zone in dem piezoelektrischen Schichtbereich 4a erzeugt wird, denn eine solche beschädigte Zone kann die piezoelektrischen Eigenschaften verschlechtern, was einen unerwünschten Effekt darstellt. Für das Ätzverfahren wird zweckmäßigerweise ein Ionenstrahlätzverfahren oder ein anderes Plasmaätzverfahren eingesetzt, wobei die Ätzraten der unterschiedlichen Materialien geeignet einzustellen sind.
  • Die übrigen Prozessschritte der dritten Ausführungsform entsprechen den bereits im Zusammenhang mit der ersten und zweiten Ausführungsform beschriebenen Prozessschritten.
  • 4a), b) zeigen schematische Querschnittsdarstellungen von Verfahrensstadien eines Herstellungsverfahrens für eine piezoelektrische Schichtanordnung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • Bei der vierten Ausführungsform wird mit den bereits im Zusammenhang mit der ersten bis dritten Ausführungsform erläuterten Prozessschritten ein topografiefreier piezoelektrischer Multistapel hergestellt. Diese Multistapel werden bereits in Bulk-PZT-Materialien mit Abmessungen im Zentimeterbereich eingesetzt. Der Vorteil dieser Multistapel ist eine Parallelschaltung von vielen piezoelektrischen Schichten, die im Falle eines Aktors bei gleicher angelegter Spannung höhere Deformationen erzielen können. Im Einsatz als Sensormaterial wird bei mechanischer Verformung eine höhere Ladungsverschiebung erzielt, was zu einer höheren Auflösung des Sensors führt.
  • Für die Herstellung eines derartigen Multistapels wird ausgehend vom Prozesszustand gemäß 1e) eine weitere Durchgangsöffnung 10' in der zweiten Isolationsschicht 6 geätzt, sodass die obere Elektrodenschicht 5 innerhalb der Durchgangsöffnung 10' freigelegt ist und wiederum das obenliegende Platin als Keimschicht für eine folgende Schichtabscheidung einer weiteren piezoelektrischen Schicht 4' dient.
  • Nach Abscheiden der weiteren piezoelektrischen Schicht 4', hier ebenfalls einer PZT-Schicht, erfolgt dann, wie bereits erläutert, ein chemisch-mechanisches Polieren der piezoelektrischen Schicht 4', bei dem die Oberseite der zweiten Isolationsschicht 6 freigelegt wird, sodass sich der weitere piezoelektrische Schichtbereich 4b innerhalb der Durchgangsöffnung 10' befindet und zusammen mit der zweiten Isolationsschicht eine weitere planare topografietopografie Oberfläche OF' bildet.
  • Weiter mit Bezug auf 4b) lässt sich auf dem zweiten piezoelektrischen Bereich 4b eine weitere obere Elektrodenschicht 5' bilden, welche gleichzeitig als Startschicht für eine erneute Abscheidung einer piezoelektrischen Schicht und anschließender Strukturierung zur Bildung eines dritten piezoelektrischen Bereichs 4c dient, der in eine dritte Isolationsschicht 7 eingebettet ist.
  • Nach anschließender Bildung noch einer weiteren oberen Elektrodenschicht 5'' erfolgt die Abscheidung einer vierten Isolationsschicht 8, in der dann die Kontaktlöcher V1, V2, V3, V4 geätzt werden, welche die Elektrodenschichten 2, 5, 5' und 5'' elektrisch kontaktierbar machen, beispielsweise durch späteres Einbringen entsprechender leitfähiger Kontaktstöpsel aus Metall.
  • Die Prozessabfolge der alternierenden Stapelung von piezoelektrischen Schichtbereichen und dazwischenliegenden Elektrodenschichten, welche als Startschichten dienen, kann beliebig häufig wiederholt werden, bis die gewünschte Anzahl der piezoelektrischen Schichten abgeschieden ist, um die erwünschte Stapelhöhe zu erreichen.
  • Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele vorstehend vollständig beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere sind die oben erwähnten piezoelektrischen Schichtmaterialien, Isolationsmaterialien sowie Elektrodenmaterialien nur beispielhaft und können je nach Anwendung entsprechend gewählt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 7164179 B2 [0004, 0028]

Claims (15)

  1. Herstellungsverfahren für eine piezoelektrische Schichtanordnung mit den Schritten: Abscheiden einer ersten Elektrodenschicht (2) auf einem Substrat (1); Abscheiden einer ersten Isolationsschicht (3) auf der ersten Elektrodenschicht (2); Bilden von einer Durchgangsöffnung (10) in der ersten Isolationsschicht (3) zum Freilegen der ersten Elektrodenschicht (2) innerhalb der Durchgangsöffnung (10); Abscheiden einer piezoelektrischen Schicht (4) auf der ersten Isolationsschicht (3) und auf der ersten Elektrodenschicht (2) innerhalb der Durchgangsöffnung (10); Rückpolieren der resultierenden Struktur zum Bilden einer planaren Oberfläche (OF), an der ein von der ersten Isolationsschicht (3) umgebener piezoeelektischer Schichtbereich (4a) freiliegt; und Abscheiden und Strukturieren einer zweiten Elektrodenschicht (5) auf der ersten Isolationsschicht (3), welche den piezoeelektischen Schichtbereich (1) kontaktiert.
  2. Herstellungsverfahren nach Anspruch 1, wobei die erste Elektrodenschicht (2) vor dem Abscheiden einer piezoelektrischen Schicht (4) strukturiert wird.
  3. Herstellungsverfahren nach Anspruch 1 oder 2, wobei vor dem Bilden von der Durchgangsöffnung (10) eine Startschicht (2a) auf der ersten Isolationsschicht (3) abgeschieden oder nach dem Bilder der Duchgangsgsöffnung (10) eine Startschicht (2a) abgeschieden, welche die Oberseite der Isolationsschicht bzw. die Oberseite der Isolationsschicht (3) und die Seitenwänder der Durchgangsöffnung (10) bedeckt, wobei die piezoelektrische Schicht (4) auf der Startschicht (2a) und auf der ersten Elektrodenschicht (20) innerhalb der Durchgangsöffnung (10) abgeschieden wird.
  4. Herstellungsverfahren nach Anspruch 3, wobei das Rückpolieren auf der Startschicht (2a) gestoppt wird.
  5. Herstellungsverfahren nach Anspruch 4, wobei nach dem Rückpolieren die Startschicht (2a) auf der ersten Isolationsschicht (3) zusammen mit der zweiten Elektrodenschicht (5) strukturiert wird.
  6. Herstellungsverfahren nach Anspruch 4, wobei nach dem Rückpolieren die Startschicht (2a) entfernt und der piezoeelektische Schichtbereich (4a) rückgedünnt wird.
  7. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, wobei eine zweite Isolationsschicht (6) auf der ersten Isolationsschicht (3) und der ersten Elektrodenschicht (2) abgeschieden wird.
  8. Herstellungsverfahren nach Anspruch 7, wobei ein erstes Kontaktloch (V1) zur ersten Elektrodenschicht (2) in der ersten und zweiten Isolationsschicht (3, 6) und ein zweites Kontaktloch (V2) zur zweiten Elektrodenschicht (5) in der zweiten Isolationsschicht (6) gebildet werden.
  9. Herstellungsverfahren nach Anspruch 7, wobei eine weitere Durchgangsöffnung (10‘) in der zweiten Isolationsschicht (6) zum Freilegen der zweiten Elektrodenschicht (5) innerhalb der weiteren Durchgangsöffnung (10) gebildet wird, eine weitere piezoelektrische Schicht (4‘) auf der zweiten Isolationsschicht (6) und auf der zweiten Elektrodenschicht (5) innerhalb der weiteren Durchgangsöffnung (10‘) gebildet wird, die resultierende Struktur zum Bilden einer weiteren planaren Oberfläche (OF‘), an der ein von der zweiten Isolationsschicht (6) umgebener weiterer piezoeelektischer Schichtbereich (4b) freiliegt, rückpoliert wird, und eine dritte Elektrodenschicht (5‘), welche den weiteren piezoeelektischen Schichtbereich (4b) kontaktiert, abgeschieden und strukturiert wird.
  10. Herstellungsverfahren nach Anspruch 9, wobei eine dritte Isolationsschicht (7) auf der zweiten Isolationsschicht (6) und der dritten Elektrodenschicht (5‘) abgeschieden wird.
  11. Herstellungsverfahren nach Anspruch 10, wobei mindestens noch ein weiterer von der dritten Isolationsschicht (7) umgebener piezoeelektischer Schichtbereich (4c) auf der dritten Elektrodenschicht (5‘) gebildet wird.
  12. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, wobei die erste Elektrodenschicht (2) und/oder die zweite Elektrodenschicht (5) und/oder die dritte Elektrodenschicht (5‘) und/oder folgende Elektrodenschichten als Schichtstapel gebildet werden.
  13. Piezoelektrische Schichtanordnung mit: einem Substrat (1); einer ersten Elektrodenschicht (2), welche auf dem Substrat (1) angeordnet ist; einer ersten Isolationsschicht (3) welche auf der ersten Elektrodenschicht (2) angeordnet ist; einer Durchgangsöffnung (10) in der ersten Isolationsschicht (3); einem von der ersten Isolationsschicht (3) umgebenen piezoeelektischen Schichtbereich (4a) auf der ersten Elektrodenschicht (2) innerhalb der Durchgangsöffnung (10); und einer zweiten Elektrodenschicht (5) auf der ersten Isolationsschicht (3), welche den piezoeelektischen Schichtbereich (4a) kontaktiert.
  14. Piezoelektrische Schichtanordnung nach Anspruch 13, wobei eine zweite Isolationsschicht (6) auf der auf der zweiten Elektrodenschicht und der ersten Isolationsschicht (3) und der ersten Elektrodenschicht (2) mit einer weiteren Durchgangsöffnung (10‘), ein von der zweiten Isolationsschicht (6) umgebener weiterer piezoeelektischen Schichtbereich (4b) auf der zweiten Elektrodenschicht (5) innerhalb der weiteren Durchgangsöffnung (10‘); einer dritten Elektrodenschicht (5‘) auf der zweiten Isolationsschicht (6), welche den weiteren piezoeelektischen Schichtbereich (4b) kontaktiert, gebildet werden.
  15. Piezoelektrische Schichtanordnung nach Anspruch 13, wobei mindestens noch ein weiterer von der dritten Isolationsschicht (7) umgebener piezoeelektischer Schichtbereich (4c) auf der dritten Elektrodenschicht (5‘) gebildet wird.
DE102014215009.4A 2014-07-30 2014-07-30 Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung Active DE102014215009B4 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102014215009.4A DE102014215009B4 (de) 2014-07-30 2014-07-30 Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung
TW104124355A TWI654781B (zh) 2014-07-30 2015-07-28 壓電式層裝置的製造方法以及相關的壓電式層裝置
KR1020150107375A KR20160015178A (ko) 2014-07-30 2015-07-29 압전층 배열체 제조 방법 및 상응하는 압전층 배열체
US14/814,182 US9461234B2 (en) 2014-07-30 2015-07-30 Manufacturing method for a piezoelectric layer arrangement and corresponding piezoelectric layer arrangement
CN201510457929.1A CN105321953B (zh) 2014-07-30 2015-07-30 用于压电层布置的制造方法和相应的压电层布置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102014215009.4A DE102014215009B4 (de) 2014-07-30 2014-07-30 Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung

Publications (2)

Publication Number Publication Date
DE102014215009A1 true DE102014215009A1 (de) 2016-02-04
DE102014215009B4 DE102014215009B4 (de) 2022-03-17

Family

ID=55079482

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014215009.4A Active DE102014215009B4 (de) 2014-07-30 2014-07-30 Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung

Country Status (5)

Country Link
US (1) US9461234B2 (de)
KR (1) KR20160015178A (de)
CN (1) CN105321953B (de)
DE (1) DE102014215009B4 (de)
TW (1) TWI654781B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722169B1 (en) * 2015-11-05 2017-08-01 Sae Magnetics (H.K.) Ltd. Thin-film piezoelectric material element, head gimbal assembly and hard disk drive
JP6882722B2 (ja) * 2017-01-19 2021-06-02 株式会社村田製作所 圧電素子、及び圧電素子を用いた共振子
WO2019059833A1 (en) * 2017-09-22 2019-03-28 Fingerprint Cards Ab ULTRASOUND TRANSDUCER DEVICE, ACOUSTIC BIOMETRIC IMAGING SYSTEM, AND MANUFACTURING METHOD
CN111095267A (zh) * 2017-09-22 2020-05-01 指纹卡有限公司 超声换能器装置、声学生物计量成像系统以及制造方法
CN107889142B (zh) * 2017-11-30 2021-05-11 Oppo广东移动通信有限公司 Lte网络接入结果的检测方法及装置、计算机存储介质
GB201902452D0 (en) 2019-02-22 2019-04-10 Pyreos Ltd Microsystem and method for making the microsystem
CN115014478B (zh) * 2022-06-27 2026-02-13 云南大学 一种全金属结构的固态装配型微质量传感器及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164179B2 (en) 2002-08-07 2007-01-16 Matsushita Electric Industrial Co., Ltd. Angular-velocity sensor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69610482T2 (de) 1995-07-14 2001-02-01 Seiko Epson Corp., Tokio/Tokyo Laminierter druckkopf für das tintenstrahlaufzeichnen, herstellungsverfahren dafür und mit dem aufzeichnungskopf ausgerüsteter drucker
US7291520B2 (en) * 2002-06-24 2007-11-06 Seiko Epson Corporation Piezoelectric element and liquid jet head using the piezoelectric element
JP4977946B2 (ja) * 2004-06-29 2012-07-18 富士ゼロックス株式会社 インクジェット記録ヘッドの製造方法
JP2009130151A (ja) * 2007-11-26 2009-06-11 Nec Tokin Corp 積層型圧電アクチュエータ
US8053951B2 (en) 2008-11-04 2011-11-08 Fujifilm Corporation Thin film piezoelectric actuators

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164179B2 (en) 2002-08-07 2007-01-16 Matsushita Electric Industrial Co., Ltd. Angular-velocity sensor

Also Published As

Publication number Publication date
CN105321953B (zh) 2020-09-29
KR20160015178A (ko) 2016-02-12
TW201607090A (zh) 2016-02-16
US20160035959A1 (en) 2016-02-04
DE102014215009B4 (de) 2022-03-17
TWI654781B (zh) 2019-03-21
CN105321953A (zh) 2016-02-10
US9461234B2 (en) 2016-10-04

Similar Documents

Publication Publication Date Title
DE102014215009B4 (de) Herstellungsverfahren für eine piezoelektrische Schichtanordnung und entsprechende piezoelektrische Schichtanordnung
DE102010008044B4 (de) MEMS-Mikrofon und Verfahren zur Herstellung
DE102019116900B4 (de) Elektronische vorrichtung, die einen kondensator umfasst
EP1454344B1 (de) Verfahren zur herstellung eines integrierten halbleiterproduktes mit metall-isolator-metall-kondensator
DE112018000336T5 (de) Kondensator
WO2006105898A1 (de) Mikromechanisches bauelement, verfahren zur herstellung und verwendung
DE19859627A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102007003450A1 (de) Halbleiterbauelement mit verschiedenen Kondensatoren und Herstellungsverfahren
EP1963227B1 (de) Mikromechanisches bauelement und herstellungsverfahren
DE102020125660A1 (de) Bosch-tiefenätzung mit hohem seitenverhältnis
DE102007054077A1 (de) Verfahren zum Herstellen einer integrierten Schaltung und Anordnung mit einem Substrat
EP1113981A1 (de) Mikromechanisches bauelement und verfahren zu dessen herstellung
DE102018122563B4 (de) Halbleitervorrichtung mit einem integrierten kondensator und verfahren zum herstellen von dieser
EP0645613B1 (de) Herstellverfahren für Dünnschicht-Absolutdrucksensoren
EP2943988B1 (de) Verfahren und vorrichtung zum herstellen eines multilagenelektrodensystems
DE10161286A1 (de) Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
DE10008573A1 (de) Halbleiterbauelement und Herstellungsverfahren
WO2001084605A1 (de) Verfahren zur herstellung von kondensatorstrukturen
WO2023041246A1 (de) Mikromechanisches drucksensorelement
EP3887783B1 (de) Interferometereinrichtung und verfahren zur herstellung einer interferometereinrichtung
DE102010000864A1 (de) Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
DE102017213636A1 (de) Verfahren zur Herstellung von dünnen MEMS Chips auf SOI Substrat und mikromechanisches Bauelement
DE102010039180B4 (de) Verfahren zum Herstellen von Halbleiterchips und entsprechender Halbleiterchip
DE10326087B4 (de) Bauelement mit einer Nutzstruktur und einer Hilfsstruktur
DE102021128880B3 (de) Integriertes energy-harvesting-system

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0041290000

Ipc: H10N0030060000

R020 Patent grant now final