DE102014209357B4

DE102014209357B4 - Leiterplatte und Verfahren zur Herstellung einer Leiterplatte

Info

Publication number: DE102014209357B4
Application number: DE102014209357.0A
Authority: DE
Inventors: Johannes Bock; Thomas Hofmann; Michael Pechtold; Bernhard Schuch
Original assignee: Vitesco Technologies Germany GmbH
Current assignee: Schaeffler Technologies AG and Co KG
Priority date: 2013-07-02
Filing date: 2014-05-16
Publication date: 2023-02-16
Anticipated expiration: 2034-05-17
Also published as: DE102014209357A1

Abstract

Leiterplatte (1') mit innen liegenden Leiterbahnen (5'), die auf wenigstens einer Leiterbahnebene (L1 bis Ln) angeordnet sind, sowie mit mindestens einem elektronischen Bauteil (2'), welches mittels mindestens eines Anschluss-Pins (3') mit einer der Leiterbahnen (5') verbunden ist, wobei das elektronische Bauteil (2') innerhalb der Leiterbahnebene (L1 bis Ln) dieser Leiterbahn (5') angeordnet ist, so dass das elektronische Bauteil (2') teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene (L1 bis Ln) positioniert ist, wobei mindestens eine Kupferlage (6) oberhalb und unterhalb des elektronischen Bauteils (2') angeordnet ist.

Description

Die Erfindung betrifft einen Schaltungsträger, wie eine Leiterplatte, mit innen liegenden Leiterbahnen und einem elektronischen Bauteil. Des Weiteren betrifft die Erfindung ein Verfahren zur Herstellung einer Leiterplatte.
Leiterplatten als Schaltungsträger von elektronischen Schaltungen und Bauteilen, wie Steuergeräte, Sensoren, die im Allgemeinen von einem Gehäuse umgeben sind, sind hinlänglich bekannt. Die Bestückung und Integration von verschiedenen gehäusten Bauteilen, zum Beispiel Hall-Sensoren, Beschleunigungssensoren, erfolgt üblicherweise zwischen Außenlagen oder Oberflächen eines Schaltungsträgers oder einer Leiterplatte durch unterschiedliche sogenannte „Surface Mounted“ Technologien und „Embedding“-Technologien, die aus der Leiterplattentechnik bekannt sind.
1 und 2 zum Stand der Technik zeigt eine Leiterplatte 1 mit einem elektronischen Bauteil 2. Derzeit werden die Bauteile 2 durch die „Surface Mounted“ Technologie gleich orientiert auf der Oberfläche der Leiterplatte 1 montiert (= sogenannte Oberflächenbestückung) . Das heißt, Anschlussbeine oder Anschluss-Pins 3 der Bauteile 2 werden auf sogenannte Padflächen 4, die mit einer Lotpaste versehen sind, ausgerichtet und anschließend in einem Reflow-Lötprozess verlötet. Die Padflächen 4 sind mit Leiterbahnen 5 verbunden oder sind Teil, insbesondere ein vergrößertes Ende, einer Leiterbahn 5. Die Anschluss-Pins 3 auf der Unterseite des Gehäuses der Bauteile 2 sind somit eben mit der Leiterplatte 1 verbunden.
Das hat bei der Anwendung in Getriebesteuerungen den Nachteil, dass die gehäusten Bauteile 2 direkt oder indirekt (die Getriebesteuerung befindet sich in der mit ölumspülten Getriebeglocke) mit dem Getriebeöl in Kontakt stehen. Durch die im Getriebeöl enthaltenen aggressiven Anteile können die Funktionalitäten des jeweiligen Bauteils 2 stark beeinflusst werden, was in Einzelfällen auch zum Ausfall führen kann. Des Weiteren können andere Umgebungsmedien leichter in das Gehäuseinnere des Bauteils 2 gelangen und dieses schädigen.
Um die vorher genannten Nachteile zu umgehen, ist es bekannt, die Bauteile 2 neben der existierenden konventionellen Oberflächenbestückung auch in die Leiterplatte 1 zu integrieren.
3 zum Stand der Technik zeigt ein sogenanntes SOT23-Gehäuse eines elektronischen Bauteils 2, das konventionell in eine Leiterplatte 1 integriert ist.
In diesem Bereich der sogenannten „Embedding“ Technologie sind bereits verschiedene Konzepte vorhanden. Zwei Beispiele seien nachfolgend kurz genannt:

Bei der sogenannten AML (Aktiver MultiLayer) „Embedding“ Technologie der Firma Leiterplatten Hofmann Regensburg wird eine Leiterplattenlage mittels „konventioneller“ Reflow-Löttechnik (Oberflächenbestückung wie nach 1 und 2 zum Stand der Technik) bestückt. Diese Leiterplattenlage wird als eine „Innenlage“ in einen Multilayerverbund einer Leiterplatte 1 eingelegt und somit integriert.

Bei der sogenannten „Laser Cavity“ Technik der Fa. Würth wird eine Kavität in einen Multilayerkern einer Leiterplatte 1 gelasert und diese Kavität mit dem Bauteil 2 bestückt. Das Bauteil 2, zum Beispiel ein Chip mit Au-Stud-Bumps, wird in die Kavität platziert und mittels Ultraschallschweißen mit dem Multilayerkern verbunden. Nachfolgend werden auf und unter dem bestückten Multilayerkern weitere Prepreg- und strukturierte Kupferlagen verlegt und anschließend zur Multilayer-Leiterplatte verpresst.
Nachteile der bisherigen Integrationsmethoden sind, dass die Leiterplattendicke zunimmt und falls Sensoren integriert (=„embedded“) werden, sind diese von zum Teil mehreren Prepreg-Lagen umgeben und somit von der Umgebung oder Leiterplattenoberfläche „weit“ entfernt. Des Weiteren können Luftspalte zwischen Bauteil 2 und Kavitätswand entstehen, die die Funktionalität des Bauteils 2, wie eines Chips, in seinem Einsatzgebiet beeinflussen.
Weitere Leiterplatten aus dem Stand der Technik sind beispielsweise aus DE 10 2009 027 530 A1 , DE 103 34 575 A1 , EP 1 280 392 A1 und US 2005 / 0 167 819 A1 bekannt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine möglichst kompakte Leiterplatte mit innen liegenden Leiterbahnen und einem elektronischen Bauteil anzugeben. Darüber hinaus ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung einer Leiterplatte anzugeben.
Die Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst. Hinsichtlich des Verfahrens wird die Aufgabe erfindungsgemäß durch die im Patentanspruch 6 angegebenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die erfindungsgemäße Leiterplatte umfasst innen liegende Leiterbahnen, die auf wenigstens einer Leiterbahnebene angeordnet sind, sowie mindestens ein elektronisches Bauteil, welches mittels mindestens eines Anschluss-Pins mit einer der Leiterbahnen verbunden ist, wobei das elektronische Bauteil innerhalb der Leiterbahnebene dieser Leiterbahn angeordnet ist, so dass das elektronische Bauteil teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene positioniert ist.
Damit können die aus dem Stand der Technik genannten Nachteile reduziert werden, wenn das oder die insbesondere gehäusten elektronischen Bauteile in die Leiterplattenkavität „umgekehrt“ integriert werden. Das elektronische Bauteil ist insbesondere ein Halbleiterbauteil, wie ein Halbleiterchip, der von einem Gehäuse und/oder einem Kunststoffmantel umgeben ist.
Um dabei eine exakte Positionierung des Bauteils zu ermöglichen und um sicherzustellen, dass das gehäuste Bauteil, wie ein Chip, komplett mit Leiterplattenfüllstoffen oder Leiterplattenmaterial (Resin) umgeben ist, wird das Bauteil umgekehrt in die Leiterplatte eingebettet und integriert, so dass das Bauteil oberhalb und unterhalb der Leiterbahnebene positioniert ist. Die dafür benötigte Kavität kann exakt mechanisch oder via Laser erzeugt werden. Durch das umgedrehte Verbauen des Bauteils in die Leiterplatte kann deren Dicke deutlich verringert werden. Dies führt ebenfalls dazu, dass der Abstand des Bauteils zur jeweiligen Leiterplattenoberfläche reduziert ist und somit gegenüber herkömmlichen Leiterplatten geringer ist. Somit eignet sich die erfindungsgemäße Leiterplatte insbesondere zur Integration von als Sensoren ausgebildeten elektronischen Bauteilen, da diese oberflächennah in die Leiterplatte integriert sind und somit genauere und feinere Messungen ermöglicht sind.
Ein weiterer Vorteil dieser Leiterplatte ergibt sich dadurch, dass das integrierte Bauteil durch das gezielte Einbringen von Kupferlagen eine bessere elektromagnetische Verträglichkeit aufweisen kann. Durch das Einsparen von Prepreglagen, welche beim nicht umgedrehten Integrieren notwendig sind, entsteht auch eine Preiseinsparung bei der Herstellung.
Der Vorteil des Schutzes gegen äußere Medien bleibt bei dieser Anordnung weiterhin erhalten. Ein zusätzlicher Vorteil bei Bauteilen, die mit höheren Leistungen beaufschlagt werden, ist, dass die entstehende Verlustleistung des Bauteils, wie eines Chips, durch gezielt eingebrachte Kupferlagen über oder unterhalb des Bauteils schneller abgeführt werden kann. Dies wird ebenfalls durch den geringen Abstand zur Leiterplattenoberfläche und den somit geringen Abstand zur Wärmesenke (Kühlkörper) realisiert.
Eine Weiterbildung der Erfindung sieht vor, dass das elektronische Bauteil in einer vergossenen Kavität angeordnet ist, die zwischen zwei innen liegenden Leiterbahnen in einer Leiterbahnebene ausgebildet ist, so dass das elektronische Bauteil teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene positioniert ist. Eine solche zentrierte Positionierung ermöglicht einen besonders kompakten Leiterplattenaufbau mit einer möglichst geringen Leiterplattenhöhe.
Eine Ausführungsform sieht vor, dass das elektronische Bauteil in einem vorgegebenen Randabstand zur Leiterbahn angeordnet ist. Hierdurch eignet sich die Leiterplatte insbesondere zur Integration eines als Sensor ausgebildeten elektronischen Bauteils.
Eine weitere Ausführungsform sieht vor, dass der Anschluss-Pin als eine Bond-Verbindung ausgebildet ist, die in Art eines Armes von dem elektronischen Bauteil abgeht und derart, insbesondere S-förmig, gebogen ist, dass dessen freies Ende auf einer der Leiterbahnen aufliegt. Dies ermöglicht eine ebene und flache Verbindung von Anschluss-Pin und Leiterbahn sowie eine hinreichend große Verbindungsfläche.
Zusätzlich ist mindestens eine Kupferlage oberhalb und unterhalb des elektronischen Bauteils angeordnet. Diese Kupferflächen dienen dem Schutz des Bauteils. Insbesondere dienen die Kupferflächen als Wärmeableiter.
Eine weitere Ausführungsform sieht vor, dass das innen liegende elektronische Bauteil in Bezug auf die Leiterplattenhöhe zentriert angeordnet ist. Hierdurch ist bei einem als Sensor ausgebildeten elektronischen Bauteil eine beidseitige Sensoroberfläche im Bereich der betreffenden Leiterplattenoberflächen ermöglicht. Darüber hinaus ermöglicht eine solche zentrierte Anordnung eine kompakte Leiterplatte mit einer möglichst geringen Leiterplattenhöhe.
Beim erfindungsgemäßen Verfahren zur Herstellung einer Leiterplatte mit innen liegenden Leiterbahnen und einem elektronischen Bauteil wird in eine Leiterplatte eine Kavität derart eingebracht, insbesondere gelasert, dass das Bauteil in diese Kavität innerhalb der Leiterbahnebene der Leiterbahn anordenbar ist, so dass das Bauteil in dieser Kavität teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene positioniert wird und der Anschluss-Pin mit der Leiterbahn verbunden wird und anschließend die Kavität mit dem darin positionierten Bauteil vergossen wird.
Gegenüber aufwendigen Embedded-Technologien mit sogenannten Prepreg-Lagen ermöglicht das erfindungsgemäße Verfahren ein einfaches und somit vollständiges Vergießen der Kavität ohne Luftspalte. Die Bauteile können je nach Anwendungsfall in verschiedenen Ausführungen (zum Beispiel als SOT (= Small Outline Transistor), QFP (= Quad Flat Package), DPAK (= Decawatt Package, auch unter TO-252 bekannt), DIL (= Dual in-Line), DIP (= Dual in-Line Package), usw.) integriert werden. Viele gängige Chipgehäuse können somit beim erfindungsgemäßen Verfahren in Abhängigkeit der Kontaktierungsart- und/oder -möglichkeiten in die Leiterplatte eingebettet und integriert werden.
Erfindungsgemäß wird vor einem Vergießen der Kavität eine Kupferlage oberhalb und unterhalb des Bauteils eingebracht.
Ausführungsbeispiele der Erfindung werden anhand einer Zeichnung näher erläutert. Dabei zeigt:

4 schematisch in Schnittdarstellung eine Leiterplatte mit innen und außen liegenden Leiterbahnen und einem integrierten elektronischen Bauteil.

Einander entsprechende Bauteile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
4 zeigt eine erfindungsgemäße Leiterplatte 1' mit innen und außen liegenden Leiterbahnen 5'. Dabei können mehrere Leiterbahnen 5' auf wenigstens einer Leiterbahnebene L1 bis Ln angeordnet sein.
Ein elektronisches Bauteil 2' ist zwischen zwei Leiterbahnen 5' einer Leiterbahnebene L1 in einer Kavität angeordnet. Das elektronische Bauteil 2' ist beispielsweise ein Halbleiterbauelement, insbesondere ein Chip, ein Sensor, ein Steuergerät, etc..
Das elektronische Bauteil 2' ist mittels mindestens eines Anschluss-Pins 3' mit einer der Leiterbahnen 5' verbunden. Im Ausführungsbeispiel nach 4 ist das elektronische Bauteil 2' mit zwei innen liegenden Leiterbahnen 5' der Leiterbahnebene L1 verbunden.
Das elektronische Bauteil 2' ist innerhalb der Leiterbahnebene L1 dieser innen liegenden Leiterbahnen 5' angeordnet, so dass das elektronische Bauteil 2' teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene L1 positioniert ist.
Dabei ist das elektronische Bauteil 2' in einem vorgegebenen Randabstand a zu den innen liegenden Leiterbahnen 5' angeordnet, so dass eine einfache Montage ermöglicht ist.
Beispielsweise ist/sind der/die Anschluss-Pin/s 3' jeweils als eine Bond-Verbindung ausgebildet, die in Art eines Armes von dem elektronischen Bauteil 2' abgeht und derart, insbesondere S-förmig, gebogen ist, dass dessen freies Ende auf einer der Leiterbahnen 5' aufliegt. Dies ermöglicht eine ebene und flache Verbindung von Anschluss-Pin 3' und Leiterbahn 5'.
Je nach Art des elektronischen Bauteils 2' kann oberhalb und/oder unterhalb des elektronischen Bauteils 2 zusätzlich mindestens eine Kupferlage 6 (gestrichelte Linie) angeordnet sein. Diese Kupferflächen oder -lagen 6 dienen dem Schutz des elektronischen Bauteils 2' und können entsprechend dick oder groß ausgebildet sein. Insbesondere dient die Kupferlage 6 als Wärmeableiter.
Wie in der Schnittdarstellung gezeigt, ist das innen liegende elektronische Bauteil 2' in Bezug auf die Leiterplattenhöhe zentriert angeordnet, so dass der jeweilige Bauteilabstand b zur Leiterplattenoberfläche in etwa gleich groß und insbesondere gering ist. Hierdurch ist bei einem als Sensor ausgebildeten elektronischen Bauteil 2' eine beidseitige Sensoroberfläche im Bereich der betreffenden Leiterplattenoberflächen ermöglicht. Ferner weist die Leiterplatte 1' hierdurch eine möglichst geringe Leiterplattenhöhe auf.
Zur Herstellung einer solchen Leiterplatte 1` mit innen liegenden Leiterbahnen 5' und zentriert angeordnetem elektronischen Bauteil 2' wird in ein Rohmaterial der Leiterplatte 2' mit innen liegenden Leiterbahnen 5' eine Kavität derart eingebracht, insbesondere gelasert, dass das elektronische Bauteil 2' in diese Kavität innerhalb der Leiterbahnebene L1 der innen liegenden Leiterbahnen 5' anordenbar ist, so dass das elektronische Bauteil 2' in dieser Kavität teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene L1 positioniert wird und der Anschluss-Pin 3' mit der Leiterbahn 5' verbunden wird und anschließend die Kavität mit dem darin positionierten elektronischen Bauteil 2' vergossen wird.
Somit ist das elektronische Bauteil 2' in einer vergossenen Kavität angeordnet, die im Ausführungsbeispiel nach 4 zwischen zwei oder mehr innen liegenden Leiterbahnen 5' in einer Leiterbahnebene L1 ausgebildet ist, so dass das elektronische Bauteil 2' teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene L1 positioniert ist. Eine solche zentrierte Positionierung ermöglicht einen besonders kompakten Leiterplattenaufbau mit einer möglichst geringen Leiterplattenhöhe.

Claims

Leiterplatte (1') mit innen liegenden Leiterbahnen (5'), die auf wenigstens einer Leiterbahnebene (L1 bis Ln) angeordnet sind, sowie mit mindestens einem elektronischen Bauteil (2'), welches mittels mindestens eines Anschluss-Pins (3') mit einer der Leiterbahnen (5') verbunden ist, wobei das elektronische Bauteil (2') innerhalb der Leiterbahnebene (L1 bis Ln) dieser Leiterbahn (5') angeordnet ist, so dass das elektronische Bauteil (2') teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene (L1 bis Ln) positioniert ist, wobei mindestens eine Kupferlage (6) oberhalb und unterhalb des elektronischen Bauteils (2') angeordnet ist.
Leiterplatte (1') nach Anspruch 1, wobei das elektronische Bauteil (2') in einer vergossenen Kavität angeordnet ist, die zwischen zwei innen liegenden Leiterbahnen (5') in einer Leiterbahnebene (L1 bis Ln) ausgebildet ist, so dass das elektronische Bauteil (2') teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene (L1 bis Ln) positioniert ist.
Leiterplatte (1') nach Anspruch 2, wobei das elektronische Bauteil (2') in einem vorgegebenen Randabstand (a) zur Leiterbahn (5') angeordnet ist.
Leiterplatte (1') nach einem der vorhergehenden Ansprüche, wobei der Anschluss-Pin (3`) als eine Bond-Verbindung ausgebildet ist, die in Art eines Armes von dem elektronischen Bauteil (2') abgeht und derart, insbesondere S-förmig, gebogen ist, dass dessen freies Ende auf einer der Leiterbahnen (5') aufliegt.
Leiterplatte (1') nach einem der vorhergehenden Ansprüche, wobei das elektronische Bauteil (2') in Bezug auf die Leiterplattenhöhe zentriert angeordnet ist.
Verfahren zur Herstellung einer Leiterplatte (1') mit innen liegenden Leiterbahnen (5') und einem elektronischen Bauteil (2') nach einem der vorhergehenden Ansprüche, wobei in die Leiterplatte (1') eine Kavität derart eingebracht, insbesondere gelasert, wird, dass das elektronische Bauteil (2') in diese Kavität innerhalb der Leiterbahnebene (L1 bis Ln) der Leiterbahn (5') anordenbar ist, so dass das elektronische Bauteil (2') in dieser Kavität teilweise oberhalb und teilweise unterhalb dieser Leiterbahnebene (L1 bis Ln) positioniert wird und der Anschluss-Pin (3') mit der Leiterbahn (5') verbunden sowie anschließend die Kavität mit dem darin positionierten elektronischen Bauteil (2') vergossen wird, wobei vor einem Vergießen der Kavität eine Kupferlage (6) oberhalb und unterhalb des elektronischen Bauteils (2') eingebracht wird.