DE102009051521B4

DE102009051521B4 - Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen für High Electron Mobility Transistoren (HEMT) und eine entsprechende Halbleiterschichtanordnung

Info

Publication number: DE102009051521B4
Application number: DE102009051521A
Authority: DE
Inventors: Gabriel Kittler; Ralf Lerner
Original assignee: X Fab Semiconductor Foundries GmbH
Current assignee: X Fab Semiconductor Foundries GmbH
Priority date: 2009-10-31
Filing date: 2009-10-31
Publication date: 2012-04-26
Anticipated expiration: 2029-11-01
Also published as: US20120223367A1; WO2011051500A1; US8546207B2; DE102009051521A1

Abstract

Verfahren zur Herstellung einer Siliziumhalbleiterscheibe mit Gruppe III–V-Schichtstrukturen für die Integration von Siliziumbauelementen mit auf Gruppe III–V-Schichtstrukturen basierenden High Electron Mobility Transistoren (HEMT), mit folgenden Schritten – Einsatz einer SOI-Siliziumscheibe mit durch Isolationsschichten (22, 26) voneinander elektrisch isolierten Bereichen (24a, 24b) einer aktiven Siliziumschicht (24); – Aufbringen eines strukturierten Schichtstapels, gebildet aus einer Zwischenschicht (60) zur Gitterparameteranpassung, die auf der aktiven Siliziumschicht (24) liegt, einer darüber befindlichen III–V-Halbleiterschicht (30) und einer den strukturierten Schichtstapel abschließenden IIIxIII1-x-V-Halbleiterschicht (62) so, dass dieser Stapel in einer der Bauelementgröße entsprechenden Ausdehnung auf zwei durch einen Isolationsgraben (26c) voneinander elektrisch isolierten Gebieten (24a, 24b) der aktiven Halbleiterschicht (24) zu liegen kommt; – Ausbildung von Source und Drain (S, D) so, dass die Source über dem einen und das Drain über dem anderen der zwei elektrisch voneinander isolierten Gebiete (24a, 24b) zu liegen kommen; – Ausbildung eines Gates (G) so, dass sich...

Description

Die Erfindung betrifft die Herstellung oder Erzeugung von Siliziumhalbleiterscheiben (Wafer) mit strukturierten III–V-Halbleiterschichten im Rahmen der Silizium-CMOS-Prozesstechnologie, im speziellen Fall auch Gruppe-III-Nitridschichten (z. B. GaN, AlN oder InN) und so die monolithische Integration von Siliziumbauelementen mit High Electron Mobility-Transistoren (HEMT) als III–V-Halbleiterbauelement wobei die Möglichkeit einer Kombination von Si-basierter Logik mit einzelnen speziellen III–V-Halbleiterbauelementen gegeben ist.
Die reine Abscheidung bzw. Schichterzeugung von Gruppe-III-Nitridschichten auf Siliziumscheiben, insbesondere mit (111)-Orientierung unter Verwendung von Pufferschichten wird in DE 102 06 750 A1 , DE 102 19 223 A1 sowie WO 2008/132204 A2 beschrieben. Dabei handelt es sich um ganzflächige Abscheidungen ohne jegliche Strukturierung und ohne Freilegung der ursprünglichen Si-Oberfläche. Eine große Herausforderung eines Verfahrens zur Herstellung besteht darin, die Schichtverspannungen, die aufgrund der unterschiedlichen Gitterkonstanten und -struktur entsteht, durch Verwendung geeigneter Pufferschichten zu minimieren, so dass es nicht zu Rissen in den Schichten bzw. zum Anstieg von Gitterdefekten kommt.
WO 2006/138378 A1 , US 2006/0284247 A1 und US 7,420,226 B2 zeigen eine gebondete Multischichtscheibe, um die Silizium-CMOS-Technologie mit III–V-Halbleitern auf einer Scheibe zu integrieren. Die Multischichtscheibe besteht aus einer Substratscheibe eines Materials mit hoher Wärmeleitfähigkeit (z. B. SiC oder Diamant) mit darauf befindlichen durchgängigen Schichten: einer einkristallinen Schicht (z. B. (111)-orientiertes Silizium), darauf die III–V-Schicht (z. B. AlGaN/GaN), darauf eine Passivierungsschicht (z. B. aus Nitrid), darauf eine Siliziumschicht. In einem ersten Bereich werden in der Siliziumschicht CMOS-Transistoren erzeugt, in einem zweiten Bereich wird die Siliziumschicht weggeätzt und in der tiefer liegenden freigelegten III–V-Schicht ein High Electron Mobility Transistor (HEMT) erzeugt.
US 2007/0105274 A1 (bzw. US 2007/0105335 A1 und US 2007/0105256 A1 ) zeigen eine Siliziumsubstratscheibe, auf welche weitere monokristalline Halbleiter- und Isolatorschichten aufgebracht werden. Diese Multischichtscheibe wird durch Bonden hergestellt. Es werden auch Strukturen gezeigt, bei denen sich an der Oberfläche in unterschiedlichen Regionen unterschiedliche Halbleitermaterialien befinden. Als Beispiel sei die dortige 8 genannt, bei der eine Multischichtscheibe an der Oberfläche aus Siliziumbereichen und aus monokristallinen Halbleiterbereichen besteht, die durch Isolatorschichten voneinander getrennt sind. In der dortigen 9 wird ein Herstellungsverfahren beschrieben, das als Ausgangsscheibe zunächst eine Multischichtscheibe zugrunde legt, anschließend in einem ersten Bereich Silizium-Bauelemente (allerdings nur sogen. Front-end-Schritte, d. h. Prozessschritte bis zur Kontaktebene ohne Metallisierung) erzeugt, danach in einem zweiten Bereich in die Tiefe ätzt, bis auf eine kristalline Halbleiterschicht, und die erzeugte Vertiefung durch eine epitaktisch gewachsene monokristalline Halbleiterschicht wieder auffüllt. Es schließen sich die Front-end-Prozessschritte für Strukturen in der monokristallinen Halbleiterschicht und die Back-end-Schritte (d. h. Herstellung der Metallisierung) an.
Aus der WO 03/032397 A2 (Cree) sind HEMTs bekannt, die drei Aufgaben erfüllen. Sie verringern ”trapping”, haben zusätzliche Lagen zur Reduzierung des Leckstroms im Gatebereich und erlauben einen vergrößerten Betriebsstrom (”drive current”).
Aus der zuvor genannten US 2007/0105274 A1 (Fitzgerald, MIT) ist die dortige 8 als Stand der Technik hier als 1 übernommen. Die in 1 gezeigte Halbleiteranordnung als Struktur besteht aus zwei Bereichen 18 und 19 und benutzt eine Mehrschichtscheibe als Ausgangsmaterial. Der erste Bereich 18 besteht aus einer einkristallinen Siliziumschicht 14, die über einer Isolationsschicht 13 abgeschieden wurde. Unterhalb der Isolationsschicht 13 liegt eine monokristalline Halbleiterschicht 12 (bestehend aus einer Germanium und/oder Silizium-Germaniumschicht) sowie eine Siliziumsubstratschicht 11.
Der zweite Bereich 19 besteht aus einer zweiten einkristallinen Halbleiterschicht 16 und 17, die mindestens auf einem Teil der einkristallinen Halbleiterschicht 12 liegt. Die beiden Bereiche 18 und 19 sind durch eine Isolationsschicht 15 (Oxid, Nitrid oder Kombination davon) voneinander isoliert.
Durchgängige Schichten auf Substraten, z. B. Substraten aus einkristallinem Silizium, mit vom Substrat abweichenden Ausdehnungskoeffizienten, wie sie bei den bekannten Verfahren verwendet werden, beinhalten Schwierigkeiten bei der Herstellung der Schichtanordnung, die in der elastischen Verspannung der Schichtanordnung und der Gefahr der Entstehung von Strukturbaufehlern in den aktiven einkristallinen Halbleiterschichten bestehen, was zur Verschlechterung der Kenndaten, zu einer Ausbeutereduzierung und zur Verringerung der Zuverlässigkeit der in den gestörten Schichten aufgebauten Bauelemente führt, ganz abgesehen von dem erhöhten Verfahrens- und Materialaufwand.
Ausgehend von dem vorstehend erläuterten Stand der Technik ist es eine Aufgabe der Erfindung, ein Verfahren zur Erzeugung von Schichtstrukturen auf Halbleiterscheiben für spezielle zu integrierende III–V-Halbleiterbauelemente wie HEMTs anzugeben, die ein möglichst defektfreies Wachstum eines III–V-Halbleitermaterials auf speziellen Teil-Bereichen eines CMOS-Siliziumwafers ermöglichen, wobei sich eine planare oder möglichst planare Oberfläche sowie eine elektrische Isolation des III–V-Halbleiterbauelementes von der restlichen Scheibe ergeben soll. Eine Beeinflussung bzw. Schädigung durch die Silizium CMOS-Prozessschritte einerseits auf die III–V-Schichten und andererseits eine Schädigung der CMOS-Strukturen durch die III–V-Prozessschritte soll nicht auftreten. Unter gleicher Problemstellung ist eine Halbleiteranordnung vorzuschlagen.
Gelöst wird die Aufgabe mit den in den Ansprüchen 1 oder 2 angegebenen Merkmalen. Diese werden hier einbezogen.
Gemäß der Erfindung ist das Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit III–V-Schichtstrukturen zur Integration von auf III–V-Halbleiterschichten basierenden HEMTs mit Silizium-Halbleiterbauelementen so gestaltet, dass sich Vorteile für die Funktion eines HEMT ergeben.
Um kostengünstig fertigen zu können, kann die Integration auf CMOS-üblichen Scheibendurchmessern (6 Zoll und größer) erfolgen. Damit können für den Fertigungsprozess für diese Scheibendurchmesser verfügbare, moderne Fertigungsanlagen verwendet werden.
Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der schematischen Schnittzeichnungen erläutert. Es zeigen
1 eine Schichtanordnung im Querschnitt einer Halbleiterscheibe dem Stand der Technik entsprechend, vgl. 8 von US 2007/0105274 A1 ;
2 eine Schichtanordnung im Querschnitt einer erfindungsgemäßen Halbleiterscheibe zur Herstellung eines auf einer III–V-Halbleiterschichtstruktur basierenden HEMTs, angrenzend an voneinander elektrisch isolierte Bereiche der aktiven Siliziumschicht 24.
In Übereinstimmung mit 2 wird von einer SOI-Siliziumscheibe, bestehend aus einer Silizium-Trägerscheibe 20, einer vergrabenen Oxidschicht 22 und einer aktiven Siliziumschicht 24 ausgegangen. Durch das Einbringen von Isolationsgräben 26 (als 26a, 26b, 26c) wird die aktive Schicht 24 in einzelne Bereiche (Gebiete) unterteilt, die voneinander elektrisch isoliert sind. Zwei davon sind 24a und 24b.
Die Isolationsgräben 26a, 26b, 26c können Siliziumoxid-Seitenwände haben.
Unter Ausbildung einer Zwischenschicht 60 zur Gitterparameteranpassung, einer III–V-Halbleiterschicht 30 und einer III_xIII_1-x-V-Halbleiterschicht 62 wird ein HEMT erzeugt.
Dieser liegt auf den zwei, durch den Isolationsgraben 26c voneinander elektrisch isolierten Gebieten 24a, 24b der aktiven Schicht 24.
Ein Sourcegebiet S des HEMT liegt dabei oberhalb des einen der isolierten Gebiete, das Drain D oberhalb des anderen isolierten Gebiets 24a. Die horizontale Länge des HEMT wird u. a. durch eine benötigte Durchbruchspannung, d. h. durch die Länge der Raumladungszone zwischen Source und Drain bestimmt.
Eine vertikale Höhe der III–V-Halbleiterschicht 30 kann sehr dünn ausgeführt werden, da die III–V-Halbleiterschicht 30 in vertikaler Richtung nicht die komplette Drainspannung abbauen muss, sondern die aktive Schicht 24 einen Teil der Spannungsfestigkeit übernimmt.
Das Gate G ist so auf dem Schichtstapel 30, 60, 62 angeordnet, dass es oberhalb des Gebiets 24b hegt, über dem auch die Source S gelegen ist.
Aufgrund der reduzierten Dicke der Halbleiterschicht 30 ist die Stufenhöhe der III–V-Halbleiterschichten deutlich reduziert und es kann eine fast planare Oberfläche erreicht werden.
Bezugszeichenliste

11: Trägerscheibe (Siliziumsubstrat)
12: Germanium und/oder Silizium-Germaniumschicht
13: Isolationsschicht
14: einkristalline Siliziumschicht
15: Isolationsschicht
16: monokristalline Halbleiterschicht
17: monokristalline Halbleiterschicht
18: erster Bereich
19: zweiter Bereich
20: Silizium-Trägerscheibe (Substrat)
22: vergrabenes Oxid
24: aktive Siliziumschicht
26: Isolationsgraben mit Siliziumoxid-Seitenwänden
30: III–V-Halbleiterschicht
60: Zwischenschicht zur Gitterparameteranpassung
62: III_xIII_1-x-V-Halbleiterschicht
5: Source
G: Gate
D: Drain

Claims

Verfahren zur Herstellung einer Siliziumhalbleiterscheibe mit Gruppe III–V-Schichtstrukturen für die Integration von Siliziumbauelementen mit auf Gruppe III–V-Schichtstrukturen basierenden High Electron Mobility Transistoren (HEMT), mit folgenden Schritten – Einsatz einer SOI-Siliziumscheibe mit durch Isolationsschichten (22, 26) voneinander elektrisch isolierten Bereichen (24a, 24b) einer aktiven Siliziumschicht (24); – Aufbringen eines strukturierten Schichtstapels, gebildet aus einer Zwischenschicht (60) zur Gitterparameteranpassung, die auf der aktiven Siliziumschicht (24) liegt, einer darüber befindlichen III–V-Halbleiterschicht (30) und einer den strukturierten Schichtstapel abschließenden III_xIII_1-x-V-Halbleiterschicht (62) so, dass dieser Stapel in einer der Bauelementgröße entsprechenden Ausdehnung auf zwei durch einen Isolationsgraben (26c) voneinander elektrisch isolierten Gebieten (24a, 24b) der aktiven Halbleiterschicht (24) zu liegen kommt; – Ausbildung von Source und Drain (S, D) so, dass die Source über dem einen und das Drain über dem anderen der zwei elektrisch voneinander isolierten Gebiete (24a, 24b) zu liegen kommen; – Ausbildung eines Gates (G) so, dass sich dieses über dem elektrisch isolierten Gebiet (24a) der aktiven Siliziumschicht (24) befindet, über welchem auch die Source liegt.
Halbleiterschichtanordnung zur monolithischen Integration von auf Gruppe III–V-Halbleiterschichtstrukturen basierenden Electron Mobility Transistoren (HEMT) mit Siliziumbauelementen, gebildet aus einem Schichtstapel, der sich auf der Oberfläche einer aktiven Siliziumschicht (24) einer SOI-Scheibe befindet, der Schichtstapel bestehend aus einer Zwischenschicht (60), die auf der aktiven Siliziumschicht (24) liegt, einer darüber befindlichen III–V-Halbleiterschicht (30) und darauf einer III_xIII_1-x-V-Halbleiterschicht (62), wobei der Stapel in Bauelementgröße auf zwei, durch einen Isolationsgraben (26c) voneinander elektrisch isolierten Gebieten (24a, 24b) der aktiven Halbleiterschicht (24) liegt und eine Source (5) auf oder oberhalb dem einen (24b) und ein Drain (D) auf oder oberhalb dem anderen (24a) der zwei voneinander elektrisch isolierten Gebiete der aktiven Halbleiterschicht (24) liegt und wobei ein Gate über dem elektrisch isolierten Gebiet (24b) angeordnet ist, über dem auch die Source (5) angeordnet ist.