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DE102009030296A1 - Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe - Google Patents

Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe Download PDF

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DE102009030296A1
DE102009030296A1 DE102009030296A DE102009030296A DE102009030296A1 DE 102009030296 A1 DE102009030296 A1 DE 102009030296A1 DE 102009030296 A DE102009030296 A DE 102009030296A DE 102009030296 A DE102009030296 A DE 102009030296A DE 102009030296 A1 DE102009030296 A1 DE 102009030296A1
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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00Lapping machines or devices; Accessories
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  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe, umfassend folgende Schritte in der angegebenen Reihenfolge: (a) Abscheiden einer epitaktischen Schicht auf einer Seite einer Halbleiterscheibe; (b) erste Politur der epitaxierten Seite der Halbleiterscheibe unter Verwendung eines Poliertuchs mit fest gebundenen Abrasiven und unter Zufuhr einer Poliermittellösung, die frei von Feststoffen ist; (c) CMP-Polieren der epitaxierten Seite der Halbleiterscheibe unter Verwendung eines weichen Poliertuchs, das keine fest gebundenen Abrasive enthält, unter Zufuhr einer Poliermittelsuspension; (d) erneutes Abscheiden einer epitaktischen Schicht auf der zuvor expitaxierten und polierten Seite der Halbleiterscheibe.

Description

  • Gegenstand der Erfindung ist ein Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe.
  • Ein äußerst wichtiger Parameter einer Halbleiterscheibe, an den immer höhere Anforderungen gestellt werden (vgl. ITRS „International Technology Roadmap for Semiconductors”), ist die Nanotopographie. Die Nanotopographie wird üblicherweise ausgedrückt als Höhenschwankung PV (= „peak to valley”), bezogen auf quadratische Messfenster der Fläche 2 mm × 2 mm.
  • Zur Untersuchung der Nanotopographie eignet sich beispielsweise das Gerät Nanomapper® von KLA Tencor. Dieses Interferometer eignet sich zur Messung der Topographie im Bereich von –20 nm und +20 nm auf der Vorderseite einer Halbleiterscheibe. Während der Messungen befindet sich die Halbleiterscheibe auf einem weichen, flachen Scheibenhalter (Chuck). Die sich ergebenden peak-to-valley (PV)-Werte werden gefiltert (Gauß Hochpass-Filter) und auf Kreisen von 2 mm Durchmesser (zusätzlich auch auf Kreisen mit 10 mm Durchmesser) bezüglich peak-to-valley Abweichungen analysiert. Bei der THA („threshold height analysis”)-Analyse, zu Details siehe SEMI-Norm M43, wird schließlich der 3 Sigma-PV-wert aus der Verteilung aller PV-Werte als sog. THA-Wert berechnet.
  • Oftmals wird dieser THA-Wert auch als THA-2 bezeichnet, um deutlich zu machen, dass kleine Analysefenster von 2 mm Durchmesser herangezogen wurden.
  • Für Elektronik, Mikroelektronik und Mikro-Elektromechanik werden als Ausgangsmaterialien (Substrate) Halbleiterscheiben mit extremen Anforderungen an globale und lokale Ebenheit, einsseitenbezogene lokale Ebenheit (Nanotopographie), Rauhigkeit und Sauberkeit benötigt. Halbleiterscheiben sind Scheiben aus Halbleitermaterialien, insbesondere Verbindungshalbleiter wie Galliumarsenid und überwiegend Elementhalbleiter wie Silicium und gelegentlich Germanium. Gemäß dem Stand der Technik werden Halbleiterscheiben in einer Vielzahl von aufeinander folgenden Prozessschritten hergestellt, die sich allgemein in folgende Gruppen einteilen lassen:
    • a) Herstellung eines einkristallinen Halbleiterstabs (Kristallzucht);
    • b) Auftrennen des Stabs in einzelne Scheiben;
    • c) mechanische Bearbeitung;
    • d) chemische Bearbeitung;
    • e) chemo-mechanische Bearbeitung;
    • f) ggf. Herstellung von Schichtstrukturen.
  • Die Kristallzucht erfolgt durch Ziehen und Rotation eines vororientierten einkristallinen Impflings (Keim) aus einer Siliciumschmelze, das sog. CZ(„Czochralski”)-Verfahren oder durch Rekristallisation eines aus der Gasphase abgeschiedenen polykristallinen Kristalls entlang einer mittels einer Induktionsspule erzeugten Schmelzzone, die langsam axial durch den Kristall geführt wird, also durch das sog. FZ(„Floating Zone”)-Verfahren.
  • Es ist im Stand der Technik des CZ-Kristallziehens bekannt, dass sich im komplexen Zusammenspiel aus Schmelzenkonvektion und -diffusion, Dotierstoff-Segregation an der Wachstumsgrenzfläche und Wärmeleitung und -strahlung von Schmelze und Stab eine für die jeweiligen Prozessparameter charakteristische Form der Wachstumsgrenzfläche ausbildet.
  • Die komplexen Materialtransportphänomene in der Schmelze und während der Materialabscheidung an der Phasengrenzfläche führen zu einer räumlich schwankenden Konzentration des abgeschiedenen Dotierstoffs im wachsenden Halbleiter-Einkristall.
  • Aufgrund der Rotationssymmetrie von Ziehprozess, Ziehvorrichtung und wachsendem Halbleiterstab sind die Dotierstoff-Konzentrationsschwankungen weitgehend radialsymmetrisch. d. h. sie bilden konzentrische Ringe schwankender Dotierstoffkonzentration entlang der Symmetrieachse des Halbleiter-Einkristalls.
  • Diese Dotierstoff-Konzentrationsschwankungen werden auch als „Striations” (Streifenbildung) bezeichnet.
  • Diese können durch Messung der lokalen Oberflächen-Leitfähigkeit oder nach Behandlung mit einer Defektätze auch strukturell als Unebenheit sichtbar gemacht werden.
  • Das Sägen des Halbleiterstabes zum Auftrennen in einzelne Halbleiterscheiben führt zu oberflächennahen Schichten der erhaltenen Halbleiterscheiben, deren Einkristallinität geschädigt ist. Diese geschädigten Schichten werden nachfolgend durch chemische und chemo-mechanische Bearbeitung entfernt.
  • Die Materialabtragsrate bei chemischer oder chemo-mechanischer Bearbeitung der Oberfläche einer Halbleiterscheibe hängt von den lokalen chemischen bzw. elektronischen Eigenschaften der Halbleiteroberfläche ab. Es bilden sich entsprechend der Dotierstoff-Konzentrationsschwankungen ringförmige Unebenheiten in der Oberfläche der Halbleiterscheibe heraus. Diese konzentrische Höhenmodulation der Oberfläche nach chemischer oder chemo-mechanischer Bearbeitung wird ebenfalls als „Striations” (Streifenbildung) bezeichnet.
  • Halbleiterscheiben mit Eignung als Substrat für besonders anspruchsvolle Anwendungen in der Elektronik, Mikroelektronik oder Mikro-Elektromechanik müssen einen besonders hohen Grad an Ebenheit und Homogenität ihrer Oberfläche aufweisen. Die Ebenheit der Substratscheibe begrenzt nämlich maßgeblich die erzielbaren Ebenheiten der einzelnen Schaltungsebenen typischer Mehrlagen-Bauteile, die auf ihnen später fotolithografisch strukturiert werden. Wenn die Ausgangsebenheit unzureichend ist, kommt es später bei den verschiedenen Planarisierungsprozessen der einzelnen Verdrahtungsebenen zu Durchstößen durch die aufgebrachten Isolierungslagen und infolge dessen zu Kurzschlüssen und somit Ausfall der so hergestellten Bauelemente.
  • Daher werden im Stand der Technik Halbleiterscheiben bevorzugt, die möglichst schwache und langwellige Dotierstoff-Konzentrationsschwankungen aufweisen. Dies lässt sich durch besonders langsames Ziehen erreichen. Es muss nämlich eine besonders ebene Wachstumsgrenzfläche eingehalten werden. Solche Prozesse sind allerdings aufwändig und unwirtschaftlich.
  • Oftmals werden Halbleiterscheiben mit einer epitaktischen Schicht versehen, also mit einer monokristallin aufgewachsenen Schicht mit derselben Kristallorientierung, auf welcher später Halbleiter-Bauelemente aufgebracht werden. Derartige epitaktisch beschichtete bzw. epitaxierte Halbleiterscheiben weisen gegenüber Halbleiterscheiben aus homogenem Material gewisse Vorteile auf, beispielsweise die Verhinderung einer Ladungsumkehr in bipolaren CMOS-Schaltkreisen gefolgt vom Kurzschluss des Bauelementes („Latch-up”-Problem), niedrigere Defektdichten (beispielsweise reduzierte Anzahl an COPs („crystal-originated particles”) sowie die Abwesenheit eines nennenswerten Sauerstoffgehaltes, wodurch ein Kurzschlussrisiko durch Sauerstoffpräzipitate in bauelementerelevanten Bereichen ausgeschlossen werden kann.
  • Auch bei epitaxierten Halbleiterscheiben machen sich Ringstrukturen auf der Oberfläche bemerkbar. Diese führen auch zu einer vergleichsweise schlechten Nanotopographie (THA-2 Wert, vgl. oben).
  • Die Aufgabe der Erfindung bestand darin, Striations an epitaxierten Halbleiterscheiben zu vermeiden und deren Nanotopographie zu verbessern, ohne die Nachteile des Stands der Technik (langsames, unwirtschaftliches Ziehen) in Kauf nehmen zu müssen.
  • Daher geht die Erfindung von einer von einem nach Stand der Technik gewachsenen Einkristall aus, wobei die vom Einkristall abgetrennten und weiterverarbeiteten Scheiben die oben beschriebenen typischen Striations aufweisen.
  • Die Aufgabe wird gelöst durch ein Verfahren zur Bearbeitung einer Halbleiterscheibe, umfassend folgende Schritte in der angegebenen Reihenfolge: (a) Abscheiden einer epitaktischen Schicht auf einer Seite einer Halbleiterscheibe; (b) erste Politur der epitaxierten Seite der Halbleiterscheibe unter Verwendung eines Poliertuchs mit fest gebundenen Abrasiven und unter Zufuhr einer Poliermittelösung, die frei von Feststoffen ist; (c) CMP-Politur der epitaxierten Seite der Halbleiterscheibe unter Verwendung eines weichen Poliertuchs, das keine fest gebundenen Abrasive enthält, unter Zufuhr eines Poliermittelsuspension; (d) erneutes Abscheiden einer epitaktischen Schicht auf der zuvor epitaxierten und polierten Seite der Halbleiterscheibe.
  • Vorzugsweise handelt es sich bei der Halbleiterscheibe um eine monokristalline Siliciumscheibe.
  • Vorzugsweise weist die Halbleiterscheibe einen Durchmesser von 300 mm oder größer auf.
  • Vorzugsweise beträgt der Durchmesser der Halbleiterscheibe 450 mm.
  • Vorzugsweise wird sowohl in Schritt (a) als auch in Schritt (d) des Verfahrens Silicium epitaktisch auf einer monokristallinen Siliciumscheibe abgeschieden. Es resultiert eine Siliciumscheibe mit einer epitaktischen Siliciumschicht.
  • Es ist aber auch bevorzugt, heteroepitaktische Schichten auf einer Siliciumscheibe abzuscheiden.
  • Vorzugsweise wird Silicium-Germanium auf einer Siliciumscheibe abgeschieden.
  • Vorzugsweise wird Siliciumcarbid auf einer Siliciumscheibe abgeschieden.
  • Vorzugsweise wird Galliumnitrid oder ein anderer III–V-Halbleiter auf einer Siliciumscheibe abgeschieden.
  • Bis zur ersten epitaktischen Abscheidung in Schritt (a) des Verfahrens erfolgt ein herkömmlicher Fertigungsprozess.
  • Insbesondere ist das Verfahren unabhängig von der Art des Kristallziehens, insbesondere unabhängig davon, ab langsam oder schnell gezogen wird. Alle Schritte bis zu ersten epitaktischen Abscheidung erfolgen gemäß Stand der Technik. Typische Verfahrensschritte umfassen ein Abtrennen von Scheiben vom gezogenen Einkristall, Kantenverrunden, Schleifen oder Läppen, Ätzen oder Reinigen, Politur (z. B. DSP und CMP).
  • In Schritt (a) des Verfahrens wird vorzugsweise eine reduzierte epitaktische Schicht abgeschieden, also eine Schicht mit einer Schichtdicke, die etwas geringer ist als die beim herkömmlichen Epitaxieren übliche Schichtdicke (bis zu 5 μm).
  • Vorzusgweise beträgt die Dicke der abgeschiedenen Schicht 0,5–4 μm, besonders bevorzugt 1,5–3,0 μm.
  • Um die Halbleiterscheibe vor Partikelbelastung zu schützen, wird sie vor der epitaktischen Beschichtung vorzugsweise einer hydrophilen Reinigung unterzogen. Diese hydrophile Reinigung erzeugt ein natives Oxid (natürliches Oxid) auf der Halbleiterscheibe, das sehr dünn ist (etwa 0,5–2 nm, je nach Art der Reinigung und der Messung).
  • Das native Oxid wird bei einer Vorbehandlung der Halbleiterscheibe in einem Epitaxiereaktor üblicherweise unter Wasserstoffatmosphäre (auch „H2-Bake” genannt) entfernt.
  • In einem zweiten Schritt werden üblicherweise die Oberflächenrauhigkeit der Vorderseite der Halbleiterscheibe reduziert und Polierdefekte von der Oberfläche entfernt, indem eine Vorbehandlung der Siliciumscheibe mit einem Ätzmedium erfolgt. Üblicherweise wird als Ätzmedium gasförmiger Chlorwasserstoff (HCl) verwendet und der Wasserstoffatmosphäre zugegeben („HCl-Ätze”).
  • Die derart vorbehandelte Halbleiterscheibe erhält anschließend eine epitaktische Schicht.
  • Im Falle des Epitaxierens von Siliciumscheiben werden dazu im Epitaxiereaktor eine oder mehrere Siliciumscheiben mittels Heizquellen, vorzugsweise mittels oberen und unteren Heizquellen, beispielsweise Lampen oder Lampenbänken erwärmt und anschließend einem Gasgemisch, bestehend aus einem eine Siliciumverbindung beinhaltenden Quellengas (Silane), einem Trägergas (beispielsweise Wasserstoff) und gegebenenfalls einem Dotiergas (beispielsweise Diboran), ausgesetzt.
  • Die Abscheidung der epitaktischen Schicht erfolgt üblicherweise nach dem CVD-Verfahren („chemical vapor deposition”), indem als Quellengas Silane, beispielsweise Trichlorsilan (SiHCl3, TCS), zur Oberfläche der Siliciumscheibe geführt werden, sich dort bei Temperaturen von 600 bis 1250°C zu elementarem Silicium und flüchtigen Nebenprodukten zersetzen und eine epitaktisch aufgewachsene Siliciumschicht auf der Siliciumscheibe bilden.
  • Die epitaktische Schicht kann undotiert oder mittels geeigneten Dotiergasen gezielt mit Bor, Phosphor, Arsen oder Antimon dotiert sein, um Leitungstyp und Leitfähigkeit einzustellen.
  • Ein Suszeptor, der beispielsweise aus Graphit, Siliciumcarbid (SiC) oder Quarz besteht und sich in der Abscheidekammer des Epitaxiereaktors befindet, dient während der Vorbehandlungschritte und während der epitaktischen Beschichtung als Auflage für die Siliciumscheibe. Die Siliciumscheibe liegt dabei üblicherweise in Ausfräsungen des Suszeptors auf, um eine gleichmäßige Erwärmung zu gewährleisten und die Rückseite der Siliciumscheibe, auf der in der Regel keine Schicht abgeschieden wird, vor dem Quellengas zu schützen.
  • Gemäß dem Stand der Technik sind die Prozesskammern der Epitaxiereaktoren für eine oder mehrere Siliciumscheiben ausgelegt. Bei Siliciumscheiben mit größeren Durchmessern (größer oder gleich 150 mm) werden üblicherweise Einzelscheibenreaktoren verwendet, da diese für ihre gute epitaktische Schichtdickengleichförmigkeit bekannt sind. Die Gleichmäßigkeit der Schichtdicke kann durch verschiedene Maßnahmen eingestellt werden, beispielsweise durch eine Veränderung der Gasflüsse (Wasserstoff, TCS), durch Einbau und Verstellen von Gaseinlassvorrichtungen (Injektoren), durch Änderung der Abscheidetemperatur oder Veränderungen am Suszeptor.
  • In Schritt (b) des Verfahrens erfolgt eine Politur mittels eines Poliertuchs mit fest darin gebundenen Abrasiven, wobei eine Poliermittellösung zugeführt wird, die frei von Feststoffen ist. Es wird also anders als bei DSP oder CMP keinesfalls eine Poliermittelsuspension verwendet, die Abrasive enthält (z. b. kolloid-disperses Kieselsol), sondern eine vorzugsweise alkalische Lösung ohne Abrasivstoffe.
  • Dieser Schritt dient dazu, die Striations auf der Oberfläche der Halbleiterscheibe, die nach dem ersten Eptaxieschritt sichtbar werden, zu reduzieren oder gar völlig zu eliminieren. Es wird nicht die ganze abgeschiedene epiaktische Schicht abgetragen.
  • Nach dieser ersten Politur weist die Oberfläche der Halbleiterscheibe bzw. die Oberfläche der verbliebenene epiaktischen Schicht gewisse Defekte und eine gewisse Oberflächenrauhigkeit auf, die von der Bearbeitung mit dem Fixed Abrasive-Polertuch herrühren.
  • Es wird ein Poliertuch verwendet, das einen im Poliertuch gebundenen Abrasivstoff enthält (FAP- oder FA-Tuch bzw. FA-Pad).
  • Geeignete Abrasivstoffe umfassen beispielsweise Partikel von Oxiden der Elemente Cer, Aluminium, Silicium, Zirkon sowie Partikel von Hartstoffen wie Siliciumcarbid, Bornitrid und Diamant.
  • Besonders geeignete Poliertücher weisen eine von replizierten Mikrostrukturen geprägte Oberflächentopografie auf. Diese Mikrostrukturen („posts”) haben beispielsweise die Form von Säulen mit einem zylindrischen oder mehreckigen Querschnitt oder die Form von Pyramiden oder Pyramidenstümpfen.
  • Nähere Beschreibungen solcher Poliertücher sind beispielsweise in WO 92/13680 A1 , US 2005/227590 A1 sowie in US6602117B1 enthalten.
  • Die Poliermittellösung gemäß Schritt (b) des erfindungsgemäßen Verfahrens ist im einfachsten Fall Wasser, vorzugsweise deionisiertes Wasser (DIW) mit der für die Verwendung in der Halbleiterindustrie üblichen Reinheit.
  • Die Poliermittellösung kann aber auch Verbindungen wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) oder beliebige Mischungen davon enthalten.
  • Ganz besonders bevorzugt ist die Verwendung von Kaliumcarbonat.
  • Der Anteil der oben genannten Verbindungen in der Poliermittellösung beträgt vorzugsweise 0,01 bis 10 Gew.-%, besonders bevorzugt von 0,01 bis 0,2 Gew.-%.
  • Der pH-Wert der Poliermittellösung liegt vorzugsweise in einem Bereich von 10 bis 12.
  • Die Poliermittellösung kann darüber hinaus einen oder mehrere weitere Zusätze enthalten, beispielsweise oberflächenaktive Additive wie Netzmittel und Tenside, als Schutzkolloide wirkende Stabilisatoren, Konservierungsmittel, Biozide, Alkohole und Komplexbildner.
  • In Schritt (c) des Verfahrens erfolgt eine herkömmliche CMP-Politur, also eine Politur mit einem weichen Poliertuch und unter Zuführung einer Poliermittelsuspension, die Abrasive enthält. Das verwendete CMP-Poliertuch enthält keine fest darin gebundenen Abrasive. Die Poliermittelsuspension ist vorzugsweise alkalisch.
  • Durch diesen Schritt werden die Defekte auf der Oberfläche der Halbleiterscheibe beseitigt und die Oberflächenrauhigkeit reduziert.
  • In Schritt (c) wird vorzugsweise ein typisches CMP-Poliertuch verwendet.
  • Bei den verwendeten CMP-Poliertüchern handelt es sich um Poliertücher mit einer porösen Matrix.
  • Vorzugsweise besteht das Poliertuch aus einem thermoplastischen oder hitzehärtbaren Polymer. Als Material kommt eine Vielzahl an Werkstoffen in Betracht, z. B. Polyurethane, Polycarbonat, Polyamid, Polyacrylat, Polyester usw.
  • Vorzugsweise beinhaltet das Poliertuch festes, mikro-poröses Polyurethan.
  • Bevorzugt ist auch die Verwendung von Poliertüchern aus verschäumten Platten oder Filz- oder Fasersubstraten, die mit Polymeren imprägniert sind.
  • Beschichtete/Imprägnierte Poliertücher können auch so ausgestaltet sein, dass es im Substrat eine andere Porenverteilung und -größen aufweist als in der Beschichtung.
  • Die Poliertücher können weitgehend eben oder auch perforiert sein.
  • Um die Porosität des Poliertuchs zu steuern, können Füllstoffe in das Poliertuch eingebracht sein.
  • Kommerziell erhältliche Poliertücher sind z. B. das SPM 3100 von Rodel Inc. oder die Tücher der DCP-Serie sowie die Tücher der Marken IC1000TM, PolytexTM oder SUBATM von Rohm & Hass.
  • Der Anteil des Abrasivstoffes in der Poliermittelsuspension gemäß Schritt (c) des Verfahrens beträgt vorzugsweise 0,25 bis 20 Gew.-% besonders bevorzugt 0,25 bis 1 Gew.-%.
  • Die Größenverteilung der Abrasivstoff-Teilchen ist vorzugsweise monomodal ausgeprägt.
  • Die mittlere Teilchengröße beträgt 5 bis 300 nm, besonders bevorzugt 5 bis 50 nm.
  • Der Abrasivstoff besteht aus einem das Substratmaterial mechanisch abtragendem Material, vorzugsweise aus einem oder mehreren der Oxide der Elemente Aluminium, Cer oder Silicium.
  • Besonders bevorzugt ist eine Poliermittelsuspension, die kolloid-disperse Kieselsäure enthält (Kieselsol).
  • Der pH-Wert der Poliermittelsuspension liegt vorzugsweise in einem Bereich von 9 bis 11,5 und wird vorzugsweise durch Zusätze wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) oder beliebige Mischungen dieser Verbindungen eingestellt.
  • Ganz besonders bevorzugt ist die Verwendung von Kaliumcarbonat.
  • Die Poliermittelsuspension kann darüber hinaus einen oder mehrere weitere Zusätze enthalten, beispielsweise oberflächenaktive Additive wie Netzmittel und Tenside, als Schutzkolloide wirkende Stabilisatoren, Konservierungsmittel, Biozide, Alkohole und Komplexbildner.
  • Nach diesem Schritt (c) wird erneut eine epitaktische Schicht auf der Halbleiterscheibe abgeschieden, um die Schichtdicke der epitaktischen Schicht, die durch die beiden vorangegangenen Polituren reduziert wurde, wieder zu erhöhen.
  • Der Gesamtmaterialbatrg in den Schritten (b) und (c) des Verfahrens beträgt vorzugsweise 0,5–2,5 μm, ist aber in jedem Fall kleiner als die Dicke der in Schritt (a) abgeschiedenen epitaktischen Schicht, so dass vor der zweiten Beschichtung in Schritt (d) die Halbleiterscheibe vorzugsweise eine epitaktische Schicht einer Dicke von wenigstens 0,2 μm aufweist, die in Schritt (d) des Verfahrens wieder erhöht wird.
  • Diese erneute Abscheidung einer epitaktischen Schicht erfolgt in Schritt (d) des Verfahrens. Die resultierende Schichtdicke, die sich aus der nach Polieren verbliebenen Schichtdicke der epiaktischen Schicht von Schritt (a) und der zusätzlich in Schritt (d) abgeschiedenen Schicht zusammensetzt, beträgt vorzugsweise 0,5–5 μm.
  • Schließlich resultiert eine epitaxierte Halbleiterscheibe, die keine Striations aufweist.
  • Zwischen der ersten epitaktischen Abscheidung und der FAN Politur sowie zwischen der CMP-Politur und der zweiten epitaktischen Abscheidung finden vorzugsweise konventionelle Reinigungsschritte statt, welche die Oberfläche der Halbleiterscheibe von etwaigen Partiklen befreien. Die Reingungsschritte sind vorzugsweise hydrophiler Art, so dass eine Halbleiterscheibe mit einer hydrophilen Oberfläche resultiert. Dies entspricht herkömmlichen Reinigungsschritten in der Halbleiterindustrie.
  • Die vorliegende Erfindung beansprucht somit einen zweigeteilten Epitaxierschritt, wobei zwischen den beiden Beschichtungen wenigstens zwei Polierschritte stattfinden.
  • Wesentlich für das Gelingen des Verfahrens ist der Einsatz eines Polierverfahrens mit einem Poliertuch, welches fest darin gebundene Abrasive enthält (FAP-Politur). Während bei herkömmlicher CMP ein selektiver Abtrag zu beobachten ist, der zu unterschiedlichen Polierabtragsraten in Bereichen mit unterschiedlichen Dotierstoffkonzentrationen führt und die Striations praktisch offenlegt, die später bei der epiaktischen Beschichtung zu schlechter Nanotopographie führen, wird dies bei Einsatz der FAP-Technologie vermieden. Dies ist überraschend und war so nicht vorherzusehen.
  • Dies führt zu klaren Vorteilen gegenüber herkömmlichen Verfahren:
    • a) Verbesserung der lokalen Geometrie und vor allem der Nanotopographie, insbesondere im kurzwelligen Raumwellenbereich (THA 2) für epitaxierte Halbleiterscheiben
    • b) Optimierung der Nanotopographie, insbesondere im kurzwelligen Bereich (THA 2), unabhängig von der Art des Tiegelziehprozesses (langsam, schnell, sehr schnell bzw. verschiedene Dotier-stoffkonzentrationen)
    • c) Erzeugung von epitaxierten Halbleiterscheiben mit bestimmten Profilen der Dotierstoffschwankungen, welche aber nicht als ”striations” auf der Oberfläche in Erscheinung treten
    • d) Erzeugung von ganz speziellen epitaxierten Halbleiterscheiben mit speziellen intrinsischen Eigenschaften bei vergleichbaren und optimierten Ebenheitsparametern (Nanotopographie)
  • Beispiel
  • Die Versuche wurden auf einer Poliermaschine der Fa. Strasbaugh Inc. vom Typ „nHance 6EG” durchgeführt.
  • Die Poliermaschine von Strasbaugh Inc. besitzt einen Polierteller mit einem Poliertuch und einen Polierkopf, der eine Halbleiterscheibe vollautomatisch bearbeitet. Der Polierkopf ist kardanisch gelagert und umfasst eine feste Basisplatte, die mit einem „backing pad” beschichtet ist, und einen beweglichen Führungsring. Durch Bohrungen in der Basisplatte können in zwei konzentrischen Druckzonen, einer inneren und einer äußeren, Luftkissen aufgebaut werden, auf denen die Halbleiterscheibe während der Politur schwimmt. Der bewegliche Führungsring (Retainerring) kann mittels eines Druckluftbalgs mit Druck beaufschlagt werden, um so das Poliertuch beim Kontakt mit der Halbleiterscheibe vorzuspannen und plan zu halten.
  • Es wurden mehrere epitaxierte Siliciumscheiben mit einer epitaktischen Schichtdicke von jeweils etwa 2,75 μm bearbeitet.
  • Alle diese Scheiben mit einem Durchmesser von 300 mm wiesen ”striations” auf ihrer Oberfläche auf.
  • Anhand einer Stichprobe wurden drei Scheiben mit repräsentativen Poliereinstellungen betrachtet und ausgewertet.
  • Der Range für den Polierabtrag bewegte sich in einem Bereich von etwa 0,9 μm bis etwa 2,05 μm für die Beispiele, was bedeutet, dass eine Restepischichtdicke von mindestens 0,7 μm für jede betrachtete Einstellung vorhanden war.
  • Als FA-Poliertuch wurde ein Poliertuch mit pyramidenstumpförmigen Mikroreplikaten von Ceroxid und einer Partikelgröße von 0,5 μm verwendet. Nähere Beschreibungen von solchen Poliertüchern sind beispielsweise in US6602117B1 zu finden.
  • Nach dem ersten FA-Polierschritt wurden auf dem gleichen FA-Poliertuch zwei weitere Polierschritte mit Einsatz von Kieselsol (Glanzox 3900; 1 Gew.-%) zur Glättung der Oberfläche durchgeführt.
  • Glanzox 3900 ist der Produktname für eine Poliermittelsuspension, die von Fujimi Incorporated, Japan, als Konzentrat angeboten wird. Das Konzentrat mit einem pH von 10,5 enthält in der Basislösung ca. 9 Gew.-% kolloidales SiO2 mit einer mittleren Teilchengröße von 30 bis 40 nm.
  • Bereits nach diesen zwei zusätzlichen FAP-Polituren unter Zufuhr einer Poliermittelsuspension waren die Scheiben frei von Striations.
  • Ein nachfolgender CMP-Schritt zur Erzielung einer defektfreien Oberfläche diente der Entfernung vorhandener Defekte (LLS, Mikrokratzer) und garantierte ein fehlerfreies Aufwachsen des Siliciums.
  • Für die beiden glättenden Polierschritte mit Einsatz von Kieselsol (Glanzox 3900; 1 Gew.-%) kamen folgende Einstellungen zum Einsatz:
  • Glättungsschritt 1:
    • – Dauer = 240 sec
    • – Volumenstrom Kieselsol = 350 mL/min
    • – Drehzahlverhältnis Topf/Teller = 23 rpm:43 rpm
    • – Retainerringanpressdruck (floating retainer ring) = 2 psi
    • – Druck in Druckzonen des Carrier = 2 psi in innerer Druckzone/2 psi in der äußeren Druckzone (für die beiden konzentrischen Druckzonen innen & außen)
    • – Polierdruck = 4 psi
  • Glättungsschritt 2:
    • – Dauer = 60 sec
    • – Volumenstrom Kieselsol = 350 mL/min
    • – Drehzahlverhältnis Topf/Teller = 23 rpm : 24 rpm
    • – Retainerringanpressdruck (floating retainer ring) = 2 psi
    • – Druck in Druckzonen des Carrier = 2 psi in innerer Druckzone/2 psi in der äußeren Druckzone
    • – Polierdruck = 0,5 psi
  • Bei der FAP-Politur gemäß Schritt (b) des Verfahrens wurden folgende Einstellungen für die drei erfolgreichen Scheiben gewählt:
    Als Poliermittellösung wurde jeweils eine 0,2 Gew.-% K2CO3-Lösung verwendet.
  • Beispiel A
    • – Dauer = 485 sec
    • – Volumenstrom K2CO3-Lösung (0,2 Gew.-%) = 1500 mL/min
    • – Drehzahlverhältnis Topf/Teller = 23 rpm:43 rpm
    • – Retainerringanpressdruck (floating retainer ring) = 2 psi
    • – Druck in Druckzonen des Carrier = 2 psi in innerer Druckzone und 2 psi in der äußeren Druckzone
    • – Polierdruck = 4 psi
  • Beispiel B:
    • – Dauer = 242 sec
    • – Volumenstrom K2CO3-Lösung (0,2 Gew.-%) = 1500 mL/min
    • – Drehzahlverhältnis Topf/Teller = 23 rpm:43 rpm
    • – Retainerringanpressdruck (floating retainer ring) = 2 psi
    • – Druck in Druckzonen des Carrier = 2 psi in innerer Druckzone und 2 psi in der äußeren Druckzone
    • – Polierdruck = 4 psi
  • Beispiel C:
    • – Dauer = 120 sec
    • – Volumenstrom K2CO3-Lösung (0,2 Gew.-%) = 1500 mL/min
    • – Drehzahlverhältnis Topf/Teller = 23 rpm:43 rpm
    • – Retainerringanpressdruck (floating retainer ring) = 2 psi
    • – Druck in Druckzonen des Carrier = 2 psi in innerer Druckzone und 2 psi in der äußeren Druckzone
    • – Polierdruck = 4 psi
  • Nach den Polituren wurden erneute epitaktische Schichten abgeschieden. Die Schichtdicken lagen im Bereich von 2,5 bis 2,75 μm.
  • Alle drei Scheiben wiesen nach einer zweiten epitaktischen Beschichtung in Schritt (d) keine striations mehr auf.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - WO 92/13680 A1 [0048]
    • - US 2005/227590 A1 [0048]
    • - US 6602117 B1 [0048, 0088]
  • Zitierte Nicht-Patentliteratur
    • - SEMI-Norm M43 [0003]

Claims (10)

  1. Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe, umfassend folgende Schritte in der angegebenen Reihenfolge: (a) Abscheiden einer epitaktischen Schicht auf einer Seite einer Halbleiterscheibe; (b) erste Politur der epitaxierten Seite der Halbleiterscheibe unter Verwendung eines Poliertuchs mit fest gebundenen Abrasiven und unter Zufuhr einer Poliermittelösung, die frei von Feststoffen ist; (c) CMP-Politur der epitaxierten Seite der Halbleiterscheibe unter Verwendung eines weichen Poliertuchs, das keine fest gebundenen Abrasive enthält, unter Zufuhr eines Poliermittelsuspension; (d) erneutes Abscheiden einer epitaktischen Schicht auf der zuvor epitaxierten und polierten Seite der Halbleiterscheibe.
  2. Verfahren nach Anspruch 1, wobei in Schritt (a) die Dicke der abgeschiedenen Schicht 0,5–4 μm beträgt.
  3. Verfahren nach Anspruch 1 oder 2, wobei das in Schritt (b) verwendete Poliertuch fest gebundene Abrasivstoffe aus Partikeln von Oxiden der Elemente Cer, Aluminium, Silicium, Zirkon oder aus Partikeln von Hartstoffen wie Siliciumcarbid, Bornitrid und Diamant enthält.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die in Schritt (b) verwendete Poliermittellösung Verbindungen wie Natriumcarbonat (Na2CO3), Kaliumcarbonat (K2CO3), Natriumhydroxid (NaOH), Kaliumhydroxid (KOH), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH) oder beliebige Mischungen davon enthält.
  5. Verfahren nach einem der Ansprüche 1 bis 5, wobei der pH-Wert der Poliermittellösung 10 bis 12 beträgt.
  6. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Poliermittelsuspension gemäß Schritt (c) Abrasivstoffe aus einem oder mehreren der Oxide der Elemente Aluminium, Cer oder Silicium enthält.
  7. Verfahren nach Anspruch 6, wobei die Poliermittelsuspension Siliciumoxid enthält und es sich um kolloid-disperses Kieselsol handelt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der Gesamtmaterialabtrag in den Schritten (b) und (c) 0,5–2,5 μm beträgt und die Halbleiterscheibe vor der zweiten Beschichtung in Schritt (d) eine epitaktische Schicht einer Dicke von wenigstens 0,2 μm aufweist.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Halbleiterscheibe nach der zweiten epitaktischen Beschichtung gemäß Schritt (d) eine Dicke von 0,5–5 μm aufweist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei es sich bei der Halbleiterscheibe um eine Siliciumscheibe mit einem Durchmesser von 300 mm oder größer, vorzugsweise 450 mm handelt.
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KR1020100050323A KR101169527B1 (ko) 2009-06-24 2010-05-28 에피택셜 코팅 반도체 웨이퍼의 제조 방법
US12/797,877 US8551870B2 (en) 2009-06-24 2010-06-10 Method for producing an epitaxially coated semiconductor wafer
TW099119070A TWI430352B (zh) 2009-06-24 2010-06-11 製造經磊晶塗覆的半導體晶圓的方法
JP2010142492A JP2011009746A (ja) 2009-06-24 2010-06-23 エピタキシャル被覆された半導体ウェハの製造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010005904A1 (de) 2010-01-27 2011-07-28 Siltronic AG, 81737 Verfahren zur Herstellung einer Halbleiterscheibe
DE102013213839A1 (de) 2013-07-15 2015-01-15 Siltronic Ag Verfahren zur Herstellung einer hochdotierten Halbleiterscheibe

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI456649B (zh) * 2011-10-27 2014-10-11 Atomic Energy Council 去除提純冶金級矽晶圓表面與內部金屬雜質之製備方法
KR101295921B1 (ko) * 2011-11-07 2013-08-13 주식회사 엘지실트론 연마패드의 표면처리방법 및 이를 이용한 웨이퍼의 연마방법
US8685840B2 (en) * 2011-12-07 2014-04-01 Institute Of Nuclear Energy Research, Atomic Energy Council In-situ gettering method for removing metal impurities from the surface and interior of a upgraded metallurgical grade silicon wafer
WO2016125404A1 (ja) 2015-02-02 2016-08-11 富士電機株式会社 炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置
DE102015220924B4 (de) * 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
JP2018160557A (ja) * 2017-03-23 2018-10-11 株式会社ディスコ 固形研磨剤及び固形研磨剤を使用した研磨方法
JP6702268B2 (ja) * 2017-06-15 2020-05-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
CN108054111A (zh) * 2017-12-19 2018-05-18 大连鑫鑫创世科技发展有限公司 一种集成电路硅片的分割方法
CN115132291B (zh) * 2021-03-25 2024-12-31 隆基绿能科技股份有限公司 一种掺杂剂的投料量确定方法及装置和计算机存储介质
CN114800220B (zh) * 2022-04-20 2024-01-26 江西耀驰科技有限公司 二氧化硅膜层的抛光方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992013680A1 (en) 1991-02-06 1992-08-20 Minnesota Mining And Manufacturing Company A structured abrasive article
DE10025871A1 (de) * 2000-05-25 2001-12-06 Wacker Siltronic Halbleitermat Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung
US6602117B1 (en) 2000-08-30 2003-08-05 Micron Technology, Inc. Slurry for use with fixed-abrasive polishing pads in polishing semiconductor device conductive structures that include copper and tungsten and polishing methods
US20050227590A1 (en) 2004-04-09 2005-10-13 Chien-Min Sung Fixed abrasive tools and associated methods
DE102007019565A1 (de) * 2007-04-25 2008-09-04 Siltronic Ag Verfahren zum einseitigen Polieren von Halbleiterscheiben und Halbleiterscheibe mit einer verspannt-relaxierten Si1-xGex-Schicht
DE102007035266A1 (de) * 2007-07-27 2009-01-29 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012547A (ja) * 1996-06-19 1998-01-16 Asahi Chem Ind Co Ltd 半導体基板の製造方法
JP3535527B2 (ja) * 1997-06-24 2004-06-07 マサチューセッツ インスティテュート オブ テクノロジー 傾斜GeSi層と平坦化を用いたゲルマニウム・オン・シリコンの貫通転位の制御
US5897426A (en) * 1998-04-24 1999-04-27 Applied Materials, Inc. Chemical mechanical polishing with multiple polishing pads
JP3439402B2 (ja) * 1999-11-05 2003-08-25 Necエレクトロニクス株式会社 半導体装置の製造方法
JP2004071833A (ja) 2002-08-06 2004-03-04 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの両面研磨方法
DE102004004556B4 (de) * 2004-01-29 2008-12-24 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe
JP2007103747A (ja) * 2005-10-06 2007-04-19 Sumco Corp 半導体基板の製造方法
JP4853042B2 (ja) 2006-02-17 2012-01-11 株式会社Sumco ウェーハおよびその製造方法
DE102007056122A1 (de) 2007-11-15 2009-05-28 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante
US8242003B1 (en) * 2010-04-14 2012-08-14 Stc.Unm Defect removal in Ge grown on Si

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992013680A1 (en) 1991-02-06 1992-08-20 Minnesota Mining And Manufacturing Company A structured abrasive article
DE10025871A1 (de) * 2000-05-25 2001-12-06 Wacker Siltronic Halbleitermat Epitaxierte Halbleiterscheibe und Verfahren zu ihrer Herstellung
US6602117B1 (en) 2000-08-30 2003-08-05 Micron Technology, Inc. Slurry for use with fixed-abrasive polishing pads in polishing semiconductor device conductive structures that include copper and tungsten and polishing methods
US20050227590A1 (en) 2004-04-09 2005-10-13 Chien-Min Sung Fixed abrasive tools and associated methods
DE102007019565A1 (de) * 2007-04-25 2008-09-04 Siltronic Ag Verfahren zum einseitigen Polieren von Halbleiterscheiben und Halbleiterscheibe mit einer verspannt-relaxierten Si1-xGex-Schicht
DE102007035266A1 (de) * 2007-07-27 2009-01-29 Siltronic Ag Verfahren zum Polieren eines Substrates aus Halbleitermaterial

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SEMI-Norm M43

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010005904A1 (de) 2010-01-27 2011-07-28 Siltronic AG, 81737 Verfahren zur Herstellung einer Halbleiterscheibe
US8529315B2 (en) 2010-01-27 2013-09-10 Siltronic Ag Method for producing a semiconductor wafer
DE102013213839A1 (de) 2013-07-15 2015-01-15 Siltronic Ag Verfahren zur Herstellung einer hochdotierten Halbleiterscheibe

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US20100330786A1 (en) 2010-12-30
CN101930911B (zh) 2013-03-13
TWI430352B (zh) 2014-03-11

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