Die vorliegende Erfindung betrifft im allgemeinen Halbleiterstrukturen mit Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere Halbleiterstrukturen mit Halbleiterbauelementen, die Induktionsspulen aufweisen.The present invention generally relates to semiconductor structures having semiconductor devices. In particular, the present invention relates to semiconductor structures having semiconductor devices having inductors.
Der Gütefaktor oder Q-Faktor von chipintegrierten Induktionsspulen können unter kapazitiver Kopplung mit dem Siliziumsubstrat und den in dem Siliziumsubstrat induzierten Wirbelströmen leiden. Deshalb können Induktionsspulen in den höheren Metallebenen aufgebaut werden, um den Abstand der Induktionsspule zu dem Substrat zu vergrößern. Dies kann das Reduzieren der kapazitiven Kopplung zwischen der Induktionsspule und dem Substrat unterstützen. Der Q-Faktor ist jedoch wegen der kapazitiven Kopplung, die möglicherweise immer noch mit dem Chipsubstrat existiert, sowie den in dem siliziuminduzierten Wirbelströmen immer noch nicht optimal. Benötigt wird eine neue Möglichkeit zum Herstellen von Induktionsspulen.The Q-factor or Q-factor of on-chip inductors may suffer from capacitive coupling with the silicon substrate and the eddy currents induced in the silicon substrate. Therefore, induction coils in the higher metal levels can be constructed to increase the distance of the induction coil to the substrate. This may assist in reducing the capacitive coupling between the inductor and the substrate. However, the Q-factor is still not optimal because of the capacitive coupling that may still exist with the chip substrate and that in the silicon-induced eddy currents. What is needed is a new way to make induction coils.
In US 6 446 874 B1 wird ein Modul beschrieben, wobei in Seitenbereichen der Oberfläche des Moduls Spulenstrukturen aufgebracht sind.In US Pat. No. 6,446,874 B1 a module is described, wherein in side areas of the surface of the module coil structures are applied.
In Shafri, Hasan; Choi, Tai-Young; Mohammadi, Saed: Self-Aligned Wafer-Level Integration Technology With High-Density Interconnects and Embedded Passives. In IEEE Trans. Adv. Pack., Bd. 30, Feb. 2007, S. 11–18 wird ein Konzept zum Integrieren von Chips verschiedener Technologien auf einem einzigen Substrat beschrieben. Auf dem Substrat werden auch Induktivitäten integriert.In Shafri, Hasan; Choi, Tai Young; Mohammadi, Saed: Self-Aligned Wafer-Level Integration Technology With High-Density Interconnects and Embedded Passives. In IEEE Trans. Adv. Pack., Vol. 30, Feb. 2007, pp. 11-18, a concept for integrating chips of various technologies on a single substrate is described. Inductors are also integrated on the substrate.
In US 2004/0043533 A1 werden Häusungsverfahren für Chipanordnungen beschrieben, wobei Kontaktelemente zur Kontaktierung der Chips ausgebildet werden.In US 2004/0043533 A1 describes packaging methods for chip arrangements, wherein contact elements for contacting the chips are formed.
Eine Ausführungsform der Erfindung ist eine Halbleiterstruktur, aufweisend: einen Träger; einen Halbleiterchip, der zumindest teilweise innerhalb des Trägers eingebettet ist; und eine elektrisch an den Halbleiterchip gekoppelte Induktionsspule, wobei mindestens ein Abschnitt der Induktionsspule über dem Träger auf der Oberseite der Halbleiterstruktur außerhalb der seitlichen Grenze des Halbleiterchips liegt; und ein magnetisches Gebiet, das bezüglich der Orientierung der Achse der Induktionsspule mindestens teilweise unter oder mindestens teilweise über der Induktionsspule liegt, wobei das magnetische Gebiet ein ferromagnetisches Material aufweist.An embodiment of the invention is a semiconductor structure comprising: a support; a semiconductor chip at least partially embedded within the carrier; and an induction coil electrically coupled to the semiconductor chip, wherein at least a portion of the induction coil overlying the carrier on top of the semiconductor structure is outside the lateral boundary of the semiconductor chip; and a magnetic region at least partially over or at least partially over the induction coil with respect to the orientation of the axis of the induction coil, the magnetic region comprising a ferromagnetic material.
Eine Ausführungsform der Erfindung ist ein Verfahren zum Ausbilden einer Halbleiterstruktur, aufweisend: Ausbilden mehrerer Halbleiterchips auf einem ersten Wafer; Zerlegen des ersten Wafers; mindestens teilweise Einbetten der mehreren Halbleiterchips innerhalb eines Trägers zum Ausbilden eines rekonfigurierten Wafers und Ausbilden mehrerer Induktionsspulen, wobei jede der Induktionsspulen elektrisch an einem entsprechenden Halbleiterchip gekoppelt ist, wobei mindestens ein Abschnitt der Induktionsspulen über dem Träger auf der Oberseite der Halbleiterstruktur außerhalb der seitlichen Grenzen der Halbleiterchips liegt; und vor dem Ausbilden der Induktionsspulen, das mindestens teilweise Einbetten mehrerer magnetischer Gebiete in dem Träger, wobei jede der Induktionsspulen bezüglich der Orientierung der Achsen der Induktionsspulen mindestens teilweise über einem entsprechenden magnetischen Gebiet liegt, wobei die magnetischen Gebiete ein ferromagnetisches Material aufweisen.An embodiment of the invention is a method of forming a semiconductor structure, comprising: forming a plurality of semiconductor chips on a first wafer; Disassembling the first wafer; at least partially embedding the plurality of semiconductor chips within a carrier to form a reconfigured wafer and forming a plurality of induction coils, each of the induction coils being electrically coupled to a respective semiconductor chip, wherein at least a portion of the induction coils above the carrier on the top of the semiconductor structure are outside the lateral boundaries of Semiconductor chips is; and prior to forming the induction coils, at least partially embedding a plurality of magnetic regions in the carrier, each of the induction coils being at least partially over a corresponding magnetic region with respect to the orientation of the axes of the induction coils, the magnetic regions comprising a ferromagnetic material.
Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu.The drawings illustrate embodiments and together with the description serve to explain principles of embodiments. The elements of the drawings are not necessarily to scale relative to one another.
1 zeigt einen Halbleiterchip einer Ausführungsform; 1 shows a semiconductor chip of an embodiment;
2 zeigt ein magnetisches Gebiet einer Ausführungsform; 2 shows a magnetic field of an embodiment;
3A zeigt eine Draufsicht auf eine Ausführungsform eines rekonfigurierten Wafers; 3A shows a plan view of an embodiment of a reconfigured wafer;
3B zeigt eine Draufsicht auf eine Ausführungsform eines rekonfigurierten Wafers, die den Fan-Out-Bereich zeigt; 3B shows a top view of one embodiment of a reconfigured wafer showing the fan-out area;
3C zeigt eine Querschnittsansicht eines rekonfigurierten Wafers; 3C shows a cross-sectional view of a reconfigured wafer;
4A zeigt eine Draufsicht auf eine Ausführungsform einer einen Halbleiterchip und ein magnetisches Gebiet aufweisenden Halbleiterstruktur; 4A shows a plan view of an embodiment of a semiconductor chip and a magnetic region having semiconductor structure;
4B zeigt eine Querschnittsansicht einer Ausführungsform einer einen Halbleiterchip und ein magnetisches Gebiet aufweisenden Halbleiterstruktur; 4B shows a cross-sectional view of one embodiment of a semiconductor chip having a semiconductor chip and a magnetic field semiconductor structure;
4C zeigt eine Draufsicht auf eine Ausführungsform einer Halbleiterstruktur, die den Fan-Out-Bereich zeigt; 4C shows a plan view of an embodiment of a semiconductor structure showing the fan-out region;
4D zeigt eine Querschnittsansicht einer Halbleiterstruktur, die den Fan-Out-Bereich zeigt; 4D shows a cross-sectional view of a semiconductor structure showing the fan-out region;
5 zeigt eine Querschnittsansicht einer Ausführungsform einer einen Halbleiterchip und ein magnetisches Gebiet aufweisenden Halbleiterstruktur; 5 shows a cross-sectional view of one embodiment of a semiconductor chip having a semiconductor chip and a magnetic field semiconductor structure;
6A zeigt eine Draufsicht auf eine Ausführungsform einer eine Induktionsspule aufweisenden Halbleiterstruktur; 6A shows a plan view of an embodiment of an induction coil having a semiconductor structure;
6B zeigt eine Querschnittsansicht einer Ausführungsform einer eine Induktionsspule aufweisenden Halbleiterstruktur; 6B shows a cross-sectional view of an embodiment of an induction coil having a semiconductor structure;
7A zeigt eine Draufsicht auf eine Ausführungsform einer eine Induktionsspule aufweisenden Halbleiterstruktur; und 7A shows a plan view of an embodiment of an induction coil having a semiconductor structure; and
7B zeigt eine Querschnittsansicht einer eine Induktionsspule aufweisenden Halbleiterstruktur. 7B shows a cross-sectional view of an induction coil having a semiconductor structure.
Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die als Veranschaulichung spezifische Details und Ausführungsformen zeigen, in denen die Erfindung praktiziert werden kann. Die verschiedenen Ausführungsformen schließen einander nicht notwendigerweise aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden. Es wird angemerkt, daß der Ausdruck „oder”, wie er hierin verwendet wird, nicht das exklusive Oder bedeutet.The following detailed description refers to the accompanying drawings which, by way of illustration, show specific details and embodiments in which the invention may be practiced. The various embodiments are not necessarily mutually exclusive, as some embodiments may be combined with one or more other embodiments to form new embodiments. It is noted that the term "or" as used herein does not mean the exclusive or.
Eine oder mehrere Ausführungsformen der vorliegenden Erfindung schlagen eine durch die Umverdrahtungsebene eines Halbleiterbauelements ausgebildete Induktionsspule vor. Die Induktionsspule kann in dem Fan-Out-Bereich des Bauelements ausgebildet sein. Dies kann den Q-Faktor der Induktionsspule verbessern, indem die Chipsubstratkopplung und die Wirbelströme reduziert oder eliminiert werden. Ein ferromagnetisches Material wird so angeordnet, daß es unter oder über der Induktionsspule liegt, um die Induktanz zu erhöhen.One or more embodiments of the present invention contemplate an induction coil formed through the redistribution layer of a semiconductor device. The induction coil may be formed in the fan-out region of the component. This can improve the Q-factor of the induction coil by reducing or eliminating the chip substrate coupling and the eddy currents. A ferromagnetic material is placed so as to be below or above the induction coil to increase the inductance.
Die 4A, B veranschaulichen eine Halbleiterstruktur 100, die eine Ausführungsform eines Halbleiterbauelements der vorliegenden Erfindung ist. 4A zeigt eine Draufsicht auf die Struktur 100, während 4B einen Querschnitt der Struktur 100 durch AA zeigt. Die Struktur 100 enthält einen Halbleiterchip 200, der auch als ein Halbleiterdie bezeichnet werden kann (während mehrere Chips als Dice bezeichnet werden können). Die Struktur 100 enthält weiterhin ein magnetisches Gebiet 300 mit ferromagnetischem Material und einen Träger 410. Der Träger 410 kann auch als ein Trägersubstrat oder eine Trägerstruktur bezeichnet werden. Der Halbleiterchip 200 und das magnetische Gebiet 300 sind in den Träger 410 eingebettet. Eine Querschnittsansicht des Halbleiterchips 200 ist auch in 1 gezeigt, während eine Querschnittsansicht des magnetischen Gebiets 300 auch in 2 gezeigt ist.The 4A , B illustrate a semiconductor structure 100 , which is one embodiment of a semiconductor device of the present invention. 4A shows a plan view of the structure 100 , while 4B a cross section of the structure 100 by AA shows. The structure 100 contains a semiconductor chip 200 which may also be termed a semiconductor die (while several chips may be referred to as dice). The structure 100 still contains a magnetic field 300 with ferromagnetic material and a carrier 410 , The carrier 410 may also be referred to as a carrier substrate or a carrier structure. The semiconductor chip 200 and the magnetic field 300 are in the carrier 410 embedded. A cross-sectional view of the semiconductor chip 200 is also in 1 shown while a cross-sectional view of the magnetic field 300 also in 2 is shown.
Bei der in 4A, B gezeigten Ausführungsform sind der Halbleiterchip 200 und das magnetische Gebiet 300 innerhalb des Trägers 410 eingebettet, wodurch der Träger 410 die unteren und seitlichen Oberflächen des Chips 200 und das magnetische Gebiet 300 kontaktiert, aber weder die obere Oberfläche des Halbleiterchips noch des magnetischen Gebiets. Bei anderen Ausführungsformen der Erfindung können der Halbleiterchip 200 und/oder das magnetische Gebiet 300 derart in den Träger 410 eingebettet sein, daß der Träger 410 über mindestens einen Abschnitt der oberen Oberfläche des Halbleiterchips 200 und/oder mindestens einen Abschnitt der oberen Oberfläche des magnetischen Gebiets 300 ausgebildet sein kann. Gleichermaßen können bei anderen Ausführungsformen der Halbleiterchip und das magnetische Gebiet derart in den Träger 410 eingebettet sein, daß der Träger 410 die Seiten des Halbleiterchips und/oder die Seiten des magnetischen Gebiets kontaktiert, aber nicht die obere Oberfläche noch die untere Oberfläche des Halbleiterchips und/oder des magnetischen Gebiets. Bei einer oder mehreren Ausführungsformen ist es auch möglich, daß die Halbleiterchips und/oder die magnetischen Gebiete derart in den Träger eingebettet sind, daß die obere Oberfläche des Halbleiterchips und/oder des magnetischen Gebiets von der oberen Oberfläche des Trägers 410 herausragt.At the in 4A , B shown embodiment, the semiconductor chip 200 and the magnetic field 300 inside the vehicle 410 embedded, causing the wearer 410 the bottom and side surfaces of the chip 200 and the magnetic field 300 contacted, but neither the upper surface of the semiconductor chip nor the magnetic field. In other embodiments of the invention, the semiconductor chip 200 and / or the magnetic field 300 so in the carrier 410 be embedded, that the carrier 410 over at least a portion of the upper surface of the semiconductor chip 200 and / or at least a portion of the upper surface of the magnetic region 300 can be trained. Likewise, in other embodiments, the semiconductor chip and the magnetic region may be incorporated into the carrier 410 be embedded, that the carrier 410 the sides of the semiconductor chip and / or the sides of the magnetic region contact, but not the upper surface nor the lower surface of the semiconductor chip and / or the magnetic region. In one or more embodiments, it is also possible for the semiconductor chips and / or the magnetic regions to be embedded in the carrier such that the top surface of the semiconductor chip and / or the magnetic region is from the top surface of the carrier 410 protrudes.
Bei einer oder mehreren Ausführungsformen können der Halbleiterchip und/oder das magnetische Gebiet teilweise in den Träger eingebettet sein. Bei einer oder mehreren Ausführungsformen können der Halbleiterchip und/oder das magnetische Gebiet ganz in den Träger eingebettet sein.In one or more embodiments, the semiconductor chip and / or the magnetic region may be partially embedded in the carrier. In one or more embodiments, the semiconductor chip and / or the magnetic region may be completely embedded in the carrier.
Unter Bezugnahme auf 1 enthält der Halbleiterchip oder Die 200 eine untere Oberfläche 202B und seitliche Oberflächen 202S. Die seitlichen Oberflächen 202S des Chips oder Dies können auch als die Kanten des Chips oder Dies bezeichnet werden. Der Chip 200 enthält eine obere oder aktive Oberfläche, die der unteren Oberfläche 202B gegenüberliegt. Der Chip 200 enthält weiterhin eine letzte Metallschicht 230 bei der oberen Oberfläche. Eine Passivierungsschicht 240 ist über der letzten Metallschicht ausgebildet.With reference to 1 contains the semiconductor chip or Die 200 a lower surface 202B and side surfaces 202S , The side surfaces 202S of the chip or dies can also be referred to as the edges of the chip or dies. The chip 200 contains an upper or active surface, that of the lower surface 202B opposite. The chip 200 also contains a last metal layer 230 at the upper surface. A passivation layer 240 is formed over the last metal layer.
Wenngleich nicht gezeigt, enthält der Chip 200 in der Regel ein Substrat bei seiner unteren Oberfläche. Gleichermaßen kann der Chip weiterhin zusätzliche Metallschichten, zusätzliche dielektrische Schichten, Komponenten wie etwa Dioden und Transistoren, Logikschaltungen, Speicher, Logik, usw. enthalten. Die letzte Metallschicht 230 kann elektrisch an das Chipsubstrat und an das eine oder die mehreren Bauelemente gekoppelt sein, die in das Chipsubstrat eingebaut sein können.Although not shown, the chip contains 200 usually a substrate at its bottom surface. Likewise, the chip may further include additional metal layers, additional dielectric layers, components such as diodes and transistors, logic circuits, memory, logic, etc. The last metal layer 230 may be electrically coupled to the chip substrate and to the one or more devices that may be incorporated into the chip substrate.
Die letzte Metallschicht 230 kann ein beliebiges metallisches Material aufweisen. Das metallische Material kann ein beliebiges reines Metall oder eine Metallegierung sein. Die letzte Metallschicht kann ein oder mehrere Elemente wie etwa Cu, Al, W, Au oder Ag enthalten. Bei einer oder mehreren Ausführungsformen kann das metallische Material das Element C (Kohlenstoff) aufweisen. Zu Beispielen für metallische Materialien, die verwendet werden können, zählen unter anderem reines Kupfer, Kupferlegierung, reines Aluminium, Aluminiumlegierung, reines Wolfram, Wolframlegierung, reines Silber, Silberlegierung, reines Gold und Goldlegierung. Die letzte Metallschicht kann auch Barrieren, Liner oder Kappenschichten wie etwa Ta, TaN, TaC, Ti, TiN, TiW, WN, WCN, CoWP, CoWB, NiMoP, Ru oder Kombinationen davon enthalten. The last metal layer 230 may comprise any metallic material. The metallic material may be any pure metal or metal alloy. The last metal layer may include one or more elements such as Cu, Al, W, Au or Ag. In one or more embodiments, the metallic material may include element C (carbon). Examples of metallic materials that can be used include, but are not limited to, pure copper, copper alloy, pure aluminum, aluminum alloy, pure tungsten, tungsten alloy, pure silver, silver alloy, pure gold, and gold alloy. The last metal layer may also include barriers, liners or cap layers such as Ta, TaN, TaC, Ti, TiN, TiW, WN, WCN, CoWP, CoWB, NiMoP, Ru, or combinations thereof.
Die letzte Metallschicht kann mindestens eine Metalleitung enthalten, die hierin als letzte Metalleitung bezeichnet werden kann. Bei einer oder mehreren Ausführungsformen enthält die letzte Metallschicht mindestens zwei letzte Metalleitungen. Alle der letzten Metalleitungen der letzten Metallschicht können in einem Abstand voneinander angeordnet sein. Alle der letzten Metalleitungen können elektrisch voneinander isoliert sein. Bei der in 4A, B gezeigten Ausführungsform enthält die letzte Metallschicht 230 mindestens eine erste letzte Metalleitung 230A, eine zweite letzte Metalleitung 230B, eine dritte letzte Metalleitung 230C und eine vierte letzte Metalleitung 230D. Bei einer oder mehreren Ausführungsformen kann mindestens eine der letzten Metalleitungen ein oder mehrere Bondpads (auch als Kontaktpads bezeichnet) enthalten. Bei einer oder mehreren Ausführungsformen kann jede der letzten Metalleitungen ein oder mehrere Bondpads enthalten.The last metal layer may include at least one metal line, which may be referred to herein as the last metal line. In one or more embodiments, the last metal layer includes at least two last metal lines. All of the last metal lines of the last metal layer can be arranged at a distance from each other. All of the last metal lines can be electrically isolated from each other. At the in 4A , B embodiment contains the last metal layer 230 at least a first last metal line 230A , a second last metal line 230B , a third last metal line 230C and a fourth last metal line 230D , In one or more embodiments, at least one of the last metal lines may include one or more bond pads (also referred to as contact pads). In one or more embodiments, each of the last metal lines may include one or more bond pads.
Die Dicken der letzten Metalleitungen sind nicht auf eine beliebige bestimmte Dicke begrenzt. Bei einer oder mehreren Ausführungsformen kann jede der letzten Metalleitungen 230A–D eine Dicke aufweisen, die größer ist als etwa 250 nm (Nanometer). Bei einer oder mehreren Ausführungsformen kann jede der letzten Metalleitungen 230A–D eine Dicke aufweisen, die größer ist als etwa 500 nm (Nanometer). Bei einer oder mehreren Ausführungsformen kann jede der letzten Metalleitungen 230A–D eine Dicke aufweisen, die größer ist als etwa 1000 nm (Nanometer). Die letzten Metalleitungen können elektrisch an Bauelemente gekoppelt sein, die in das Chipsubstrat eingebaut sind.The thicknesses of the last metal lines are not limited to any particular thickness. In one or more embodiments, each of the last metal lines 230A -D have a thickness greater than about 250 nm (nanometers). In one or more embodiments, each of the last metal lines 230A -D have a thickness greater than about 500 nm (nanometers). In one or more embodiments, each of the last metal lines 230A -D have a thickness greater than about 1000 nm (nanometers). The last metal lines may be electrically coupled to devices built into the chip substrate.
Die Passivierungsschicht 240 kann aus einem beliebigen dielektrischen Material wie etwa einem Oxid, einem Nitrid, einem Imid, einem Oxynitrid oder Kombinationen davon ausgebildet sein. Die Passivierungsschicht 240 kann beispielsweise eine oder mehrere dielektrische Schichten wie etwa eine Oxidschicht, eine Nitridschicht, ein Oxynitrid, eine Imidschicht oder Kombinationen davon aufweisen. Als Beispiel kann die Passivierungsschicht eine Nitridschicht aufweisen, die über einer Oxidschicht liegt, die über einer anderen Nitridschicht liegt. Als Beispiel kann die Passivierungsschicht eine über einer Oxidschicht liegende Nitridschicht aufweisen. Als Beispiel kann die Passivierungsschicht eine über einer Nitridschicht liegende Oxidschicht aufweisen. Als weiteres Beispiel kann die Passivierungsschicht im wesentlichen aus einer Nitridschicht bestehen, die über einer Oxidschicht liegt, die über einer anderen Nitridschicht liegt. Bei einer oder mehreren Ausführungsformen kann die Passivierungsschicht 240 ein einen hohen k-Wert aufweisendes dielektrisches Material aufweisen. Ein einen hohen k-Wert aufweisendes dielektrisches Material kann eine Dielektrizitätskonstante größer als Siliziumdioxid aufweisen. Ein einen hohen k-Wert aufweisendes dielektrisches Material kann eine Dielektrizitätskonstante größer als 3,9 aufweisen.The passivation layer 240 may be formed of any dielectric material such as an oxide, a nitride, an imide, an oxynitride, or combinations thereof. The passivation layer 240 For example, it may include one or more dielectric layers, such as an oxide layer, a nitride layer, an oxynitride, an imide layer, or combinations thereof. As an example, the passivation layer may comprise a nitride layer overlying an oxide layer overlying another nitride layer. As an example, the passivation layer may comprise a nitride layer overlying an oxide layer. As an example, the passivation layer may include an oxide layer overlying a nitride layer. As another example, the passivation layer may consist essentially of a nitride layer overlying an oxide layer overlying another nitride layer. In one or more embodiments, the passivation layer 240 have a high k-value having dielectric material. A high-k dielectric material may have a dielectric constant greater than silicon dioxide. A high k dielectric material may have a dielectric constant greater than 3.9.
Bei einer Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als etwa 1000 nm (Nanometer) betragen. Bei einer Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als etwa 500 nm betragen. Bei einer weiteren Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als etwa 250 nm betragen. Bei einer weiteren Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als etwa 200 nm betragen. Bei einer weiteren Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als etwa 150 nm betragen. Bei einer weiteren Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als etwa 100 nm betragen. Bei einer weiteren Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht mehr als etwa 50 nm betragen. Bei einer weiteren Ausführungsform kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht mehr als etwa 25 nm betragen.In one embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 1000 nm (nanometers). In one embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 500 nm. In another embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 250 nm. In another embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 200 nm. In another embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 150 nm. In another embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be less than about 100 nm. In another embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be more than about 50 nm. In another embodiment, the thickness of the oxide layer and / or the thickness of the nitride layer may be more than about 25 nm.
Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 1000 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 500 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 250 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 200 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 150 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 100 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 50 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 unter etwa 25 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 über etwa 10 nm liegen. Bei einer oder mehreren Ausführungsformen kann die Dicke der Passivierungsschicht 240 über etwa 15 nm liegen.In one or more embodiments, the thickness of the passivation layer 240 below about 1000 nm lie. In one or more embodiments, the thickness of the passivation layer 240 less than about 500 nm. In one or more embodiments, the thickness of the passivation layer 240 less than about 250 nm. In one or more embodiments, the thickness of the passivation layer 240 less than about 200 nm. In one or more embodiments, the thickness of the passivation layer 240 less than about 150 nm. In one or more embodiments, the thickness of the passivation layer 240 less than about 100 nm. In one or more embodiments, the thickness of the passivation layer 240 less than about 50 nm. In one or more embodiments, the thickness of the passivation layer 240 less than about 25 nm. In one or more embodiments, the thickness of the passivation layer 240 over about 10 nm. In one or more embodiments, the thickness of the passivation layer 240 over about 15 nm.
Bei der in 4A, B gezeigten Ausführungsform des Chips 200 sind Öffnungen 250B und 250C durch die Passivierungsschicht gebildet, um die letzte Metalleitung 230B und die letzte Metalleitung 230C der letzten Metallschicht 230 zu exponieren, anders ausgedrückt, freizulegen. Die Öffnungen 250B, C können in Form eines Lochs vorliegen und können als Durchkontaktöffnungen bezeichnet werden. Die Öffnungen 250B, C sorgen für zukünftige elektrische Kopplung der zweiten Metalleitung 230B und der dritten Metalleitung 230C an beispielsweise eine Umverdrahtungsebene. Die Öffnungen 250B und 250C können durch einen Naßätzprozeß oder einen Trockenätzprozeß ausgebildet werden. Es wird angemerkt, daß die Öffnungen 250B und 250C in der aktiven oder oberen Seite des Halbleiterchips ausgebildet sind, die über dem Chipsubstrat liegt.At the in 4A B embodiment of the chip shown 200 are openings 250B and 250C formed by the passivation layer to the last metal line 230B and the last metal line 230C the last metal layer 230 to expose, in other words, expose. The openings 250B , C may be in the form of a hole and may be referred to as via openings. The openings 250B , C provide for future electrical coupling of the second metal line 230B and the third metal line 230C to, for example, a redistribution layer. The openings 250B and 250C may be formed by a wet etching process or a dry etching process. It is noted that the openings 250B and 250C are formed in the active or upper side of the semiconductor chip which overlies the chip substrate.
Während 1 einen einzelnen Halbleiterchip oder Die 200 zeigt, können mehrere Halbleiterchips oder Dice gleichzeitig auf einem einzelnen Halbleiterwafer ausgebildet werden. Der Halbleiterwafer kann dann in individuelle Halbleiterchips vereinzelt oder zerlegt werden. Die Vereinzelung oder Zerlegung kann unter Verwendung einer Diamantsäge oder durch Einsatz eines Lasers (oder durch andere Mittel wie etwa ein chemisches Mittel) erfolgen. Unter Bezugnahme auf 2 können auch mehrere magnetische Gebiete 300 mit ferromagnetischem Material (wie etwa beispielsweise magnetische Platten) ausgebildet werden.While 1 a single semiconductor chip or die 200 shows, a plurality of semiconductor chips or dice can be formed simultaneously on a single semiconductor wafer. The semiconductor wafer can then be singulated or disassembled into individual semiconductor chips. The singulation or disassembly can be done using a diamond saw or by using a laser (or by other means such as a chemical agent). With reference to 2 can also have multiple magnetic domains 300 with ferromagnetic material (such as magnetic plates, for example) are formed.
Das magnetische Gebiet 300 kann aus einem oder mehreren ferromagnetischen Materialien ausgebildet sein. Das für die magnetische Schicht verwendete ferromagnetische Material kann eines oder mehrere der ferromagnetischen Elemente aufweisen. Das magnetische Material kann ein Metallelement aufweisen. Das ferromagnetische Material kann ein oder mehrere der Elemente Kobalt, Nickel, Eisen, Gadolinium oder Dysprosium aufweisen. Das ferromagnetische Material kann eines oder mehrere der Seltenerdmetallelemente aufweisen. Das magnetische Material kann eines oder mehrere der Elemente Ce, Pr, Eu, Dy, Er oder Sm aufweisen. Das ferromagnetische Material kann ein Übergangsmetallelement aufweisen. Das ferromagnetische Material kann eines oder mehrere der Elemente Titan, Chrom oder Mangan aufweisen. Das ferromagnetische Material kann eine Legierung oder Mischung aufweisen, die ein ferromagnetisches Element und ein Metallelement aufweist. Zu Beispielen für ferromagnetische Materialien zählen ohne Einschränkung CoZrTa, CoNbZr, FeCo, FeCoCr, FeNi. Das ferromagnetische Material kann einen Permanentmagneten bilden. Das magnetische Material kann magnetisch hart sein.The magnetic field 300 may be formed of one or more ferromagnetic materials. The ferromagnetic material used for the magnetic layer may include one or more of the ferromagnetic elements. The magnetic material may comprise a metal element. The ferromagnetic material may include one or more of cobalt, nickel, iron, gadolinium or dysprosium. The ferromagnetic material may include one or more of the rare earth metal elements. The magnetic material may include one or more of Ce, Pr, Eu, Dy, Er or Sm. The ferromagnetic material may include a transition metal element. The ferromagnetic material may include one or more of titanium, chromium or manganese. The ferromagnetic material may comprise an alloy or mixture comprising a ferromagnetic element and a metal element. Examples of ferromagnetic materials include, without limitation, CoZrTa, CoNbZr, FeCo, FeCoCr, FeNi. The ferromagnetic material may form a permanent magnet. The magnetic material can be magnetically hard.
Es wird angemerkt, daß das magnetische Gebiet eine beliebige Form annehmen kann, wie etwa eine Platte, einen Draht, eine Spule, eine Stange, ein Pulver, einen Film usw. Das Gebiet kann im wesentlichen planar sein oder es kann nichtplanar sein. Die Gestalt des magnetischen Gebiets kann eine beliebige Gestalt sein und ist nicht auf irgendeine bestimmte Gestalt beschränkt. Zu Beispielen für mögliche Gestalten zählen unter anderem rechteckig, quadratisch, kreisförmig oder ellipsoidisch. Das magnetische Gebiet kann aus mehreren im Abstand angeordneten Teilgebieten gebildet sein. Bei einer oder mehreren Ausführungsformen kann die seitliche Grundfläche des magnetischen Gebiets größer sein als die seitliche Grundfläche des Chips. Bei einer oder mehreren Ausführungsformen kann die seitliche Grundfläche des Chips größer sein als die Grundfläche des magnetischen Gebiets.It is noted that the magnetic region may take any shape, such as a plate, a wire, a coil, a rod, a powder, a film, etc. The region may be substantially planar or may be nonplanar. The shape of the magnetic region may be any shape and is not limited to any particular shape. Examples of possible shapes include, but are not limited to, rectangular, square, circular, or ellipsoidal. The magnetic region may be formed of a plurality of spaced subregions. In one or more embodiments, the lateral footprint of the magnetic region may be larger than the lateral footprint of the chip. In one or more embodiments, the lateral footprint of the chip may be larger than the footprint of the magnetic region.
Bei einer oder mehreren Ausführungsformen kann das magnetische Gebiet in Form einer magnetischen Platte oder einer magnetischen Schicht vorliegen. Die magnetische Platte oder magnetische Schicht kann auch geschlitzt sein oder aus individuellen nichtkontaktierenden Stücken aufgebaut sein. Die magnetische Platte oder magnetische Schicht kann planar oder nichtplanar sein. Eine magnetische Platte oder magnetische Schicht kann aus einer Folie aus einem magnetischen Material oder einem Film aus einem magnetischen Material bestehen (ein derartiger Film kann (zum Beispiel) durch Sputter-PVD, Aufdampfung-CVD, ALD, Elektroplattieren, stromloses Plattieren usw.) auf seinem eigenen Träger angeordnet werden.In one or more embodiments, the magnetic region may be in the form of a magnetic plate or a magnetic layer. The magnetic plate or magnetic layer may also be slotted or constructed of individual non-contacting pieces. The magnetic plate or magnetic layer may be planar or nonplanar. A magnetic plate or magnetic layer may be made of a film of a magnetic material or a film of a magnetic material (such a film may be sputtered by PVD, vapor deposition CVD, ALD, electroplating, electroless plating, etc.) be arranged on his own carrier.
Nach dem Ausbilden individueller Halbleiterchips (wie etwa in 1 gezeigt) und individueller magnetischer Gebiete (wie etwa in 2 gezeigt) werden die Chips 200 sowie die magnetischen Gebiete zusammengebaut, so dass ein rekonfigurierter Wafer gebildet wird. Der rekonfigurierte Wafer kann ausgebildet werden, indem zuerst eine Vormontage mindestens eines Halbleiterchips 200 (wie in 1 gezeigt) und mindestens eines der magnetischen Gebiete 300 (wie in 2 gezeigt) zusammen auf einem Träger erfolgt. Bei einer oder mehreren Ausführungsformen kann der rekonfigurierte Wafer ausgebildet werden, indem eine Vormontage von mehreren Halbleiterchips 200 und mehreren der magnetischen Gebiete 300 zusammen auf einem Träger erfolgt.After forming individual semiconductor chips (such as in FIG 1 shown) and individual magnetic areas (such as in 2 shown) are the chips 200 and the magnetic domains are assembled to form a reconfigured wafer. The reconfigured wafer may be formed by first pre-assembling at least one semiconductor chip 200 (as in 1 shown) and at least one of the magnetic regions 300 (as in 2 shown) together on a support. In one or more embodiments, the reconfigured wafer may be formed by pre-assembling multiple semiconductor chips 200 and several of the magnetic domains 300 done together on a carrier.
Bei einer oder mehreren Ausführungsformen plaziert der Vormontageprozeß mehrere individuelle Halbleiterchips 200 auf regelmäßige Weise innerhalb eines gewissen Abstands zueinander. Bei einer oder mehreren Ausführungsformen kann dieser Abstand etwa 1 μm (Mikrometer oder Mikron) bis etwa mehrere Millimeter zueinander betragen. Bei einer oder mehreren Ausführungsformen kann der mittlere Abstand zwischen den Chips auf dem rekonfigurierten Wafer größer sein als der mittlere Abstand der Chips auf dem ursprünglichen Wafer.In one or more embodiments, the pre-assembly process places a plurality of individual semiconductor chips 200 in a regular manner within a certain distance from each other. In one or more embodiments, this distance may be about 1 μm (microns or microns) to about several millimeters. In one or more embodiments, the average spacing between the chips on the reconfigured wafer may be greater than the average spacing of the chips on the original wafer.
Der Vormontageprozeß kann erfolgen, indem die Chips umgekehrt (z. B. der unteren Seite nach oben) unter Verwendung eines doppelseitigen Klebebandes auf der Oberfläche eines Trägers plaziert werden. Als nächstes können ein oder mehrere der magnetischen Gebiete auf dem Träger in der Nachbarschaft jedes der Chips ebenfalls unter Verwendung des Bandes positioniert werden. Beispielsweise können ein oder mehrere der magnetischen Gebiete an oder bei einem entsprechenden Halbleiterchip plaziert werden. Die exakte Plazierung der magnetischen Gebiete relativ zu einem entsprechenden Chip kann zumindest teilweise durch den gewünschten Ort der unten erörterten Induktionsspule bestimmt werden. Bei einer oder mehreren Ausführungsformen der Erfindung werden die Chips umgekehrt auf dem Band plaziert (die aktive oder obere Oberfläche ist dem Band zugewandt). Bei einer oder mehreren Ausführungsformen kann das magnetische Gebiet so positioniert sein, daß es seitlich von dem Chip angeordnet ist. Seitlich angeordnet zu sein beinhaltet die Ausführungsform, daß das magnetische Gebiet seitlich in einem Abstand von dem Chip angeordnet sein kann, so daß ein Abstand oder Raum zwischen dem Chip und dem magnetischen Gebiet vorliegt. Seitlich in einem Abstand zu sein beinhaltet auch die Ausführungsform, daß das magnetische Gebiet den Chip tatsächlich berührt (z. B. daß zwischen dem magnetischen Gebiet und dem Chip kein Raum vorliegt).The pre-assembly process may be accomplished by placing the chips in reverse (eg, the lower side up) using a double-sided adhesive tape on the surface of a carrier. Next, one or more of the magnetic regions on the support in the vicinity of each of the chips may also be positioned using the tape. For example, one or more of the magnetic regions may be placed on or at a corresponding semiconductor chip. The exact placement of the magnetic domains relative to a respective chip may be determined, at least in part, by the desired location of the induction coil discussed below. In one or more embodiments of the invention, the chips are placed in reverse on the belt (the active or upper surface faces the belt). In one or more embodiments, the magnetic region may be positioned to be disposed laterally of the chip. To be laterally disposed includes the embodiment that the magnetic region may be laterally spaced from the chip such that there is a gap or space between the chip and the magnetic region. The laterally spaced apart embodiment also implies that the magnetic region actually touches the chip (eg, there is no space between the magnetic region and the chip).
Nach dem Plazieren der Halbleiterchips 200 und der magnetischen Gebiete 300 auf einem Band können die Chips und Gebiete in eine Trägerstruktur eingebettet werden. Dies kann auf unterschiedliche Weisen erfolgen. Beispielsweise können das Band, die Chips und die magnetischen Gebiete innerhalb einer Gießform plaziert werden, die dann mit einer flüssigen Vergußmasse gefüllt wird. Bei einer oder mehreren Ausführungsformen kann die Vergußmasse ein dielektrisches Material aufweisen. Bei einer oder mehreren Ausführungsformen kann die Vergußmasse im wesentlichen aus einem dielektrischen Material bestehen. Bei der Vergußmasse kann es sich um eines oder mehrere einer Vielzahl von Materialien handeln wie etwa einen Kunststoff, ein Polyimid, ein epoxidbasiertes Material oder ein BCB (Benzocyclobuten). Bei einer oder mehreren Ausführungsformen kann die Vergußmasse einen niedrigen Wärmeausdehnungskoeffizienten (CTE – coefficient of thermal expansion) oder einen CTE aufweisen, der dem des Halbleiterchips entspricht. Die Vergußmasse füllt die Räume zwischen den Chips und den Baugruppen aus und kann zusätzlich auf eine Höhe gegossen werden, die über den unteren Oberflächen der Chips und magnetischen Gebiete liegt, so daß die Vergußmasse die Seiten sowie die unteren Oberflächen der Chips und magnetischen Gebiete kontaktiert. Bei einer oder mehreren Ausführungsformen ist es möglich, daß die Vergußmasse auf eine Höhe unter der unteren Oberfläche der Chips und/oder der magnetischen Gebiete gegossen wird.After placing the semiconductor chips 200 and the magnetic domains 300 on a belt, the chips and areas can be embedded in a support structure. This can be done in different ways. For example, the tape, the chips and the magnetic regions may be placed within a mold, which is then filled with a liquid potting compound. In one or more embodiments, the potting compound may comprise a dielectric material. In one or more embodiments, the potting compound may consist essentially of a dielectric material. The potting compound may be one or more of a variety of materials, such as a plastic, a polyimide, an epoxy-based material, or a BCB (Benzocyclobutene). In one or more embodiments, the potting compound may have a low coefficient of thermal expansion (CTE) or a CTE corresponding to that of the semiconductor chip. The potting compound fills in the spaces between the chips and the packages and may additionally be poured to a height that overlies the lower surfaces of the chips and magnetic domains so that the potting compound contacts the sides and bottom surfaces of the chips and magnetic domains. In one or more embodiments, it is possible for the potting compound to be poured at a height below the bottom surface of the chips and / or the magnetic domains.
Nachdem eine Vergußmasse verwendet worden ist, können dann Hitze und/oder Druck verwendet werden, um die Vergußmasse zu härten und eine planare Baugruppe aus einem geformten Wafer mit den Chips und magnetischen Gebieten aufzubauen, in einem Trägersubstrat fixiert. Der geformte Wafer kann dann von der Trägerplatte entfernt werden und das Band kann von dem ausgeformten oder ausgegossenen rekonfigurierten Wafer abgezogen werden. Die Vergußmasse bildet den Träger für den rekonfigurierten Wafer. Der Träger kann auch als das Trägersubstrat oder als die Trägerstruktur bezeichnet werden. Bei einer oder mehreren Ausführungsformen der Erfindung kann der Träger die seitlichen Oberflächen und die unteren Oberflächen der Chips und der magnetischen Gebiete kontaktieren. Nach dem Entfernen des Bandes werden die oberen oder aktiven Oberflächen der Halbleiterchips, die magnetischen Gebiete und das Trägersubstrat freigelegt.After a potting compound has been used, heat and / or pressure may then be used to cure the potting compound and build a planar assembly of a molded wafer having the chips and magnetic regions fixed in a carrier substrate. The formed wafer may then be removed from the backing plate and the tape removed from the molded or poured reconfigured wafer. The potting compound forms the carrier for the reconfigured wafer. The carrier may also be referred to as the carrier substrate or as the carrier structure. In one or more embodiments of the invention, the carrier may contact the side surfaces and the bottom surfaces of the chips and the magnetic regions. After removal of the tape, the top or active surfaces of the semiconductor chips, the magnetic regions, and the carrier substrate are exposed.
3A zeigt eine Draufsicht auf eine Ausführungsform eines rekonfigurierten Wafers 400, der Chips 200 und magnetische Gebiete 300 enthält, in ein Trägersubstrat 410 eingebettet. Der Wafer 400 enthält mehrere Strukturen 100. Jede Struktur 100 stellt eine Ausführungsform eines individuellen, teilweise fertiggestellten Halbleiterbauelements dar. Jede der Strukturen 100 enthält einen Halbleiterchip 200 und ein magnetisches Gebiet 300. Bei der in 3A gezeigten Ausführungsform sind die Abstände zwischen den Chips 200 in dem rekonfigurierten Wafer größer als sie waren, als die Chips anfänglich in dem vereinzelten Wafer ausgebildet wurden. Bei einer oder mehreren Ausführungsformen ist der mittlere Abstand zwischen den innerhalb des rekonfigurierten Wafers eingebetteten Chips größer als der mittlere Abstand zwischen den Chips in dem ursprünglichen Wafer. 3A shows a plan view of an embodiment of a reconfigured wafer 400 , the chips 200 and magnetic domains 300 contains, in a carrier substrate 410 embedded. The wafer 400 contains several structures 100 , Every structure 100 FIG. 5 illustrates one embodiment of an individual, partially completed semiconductor device. Each of the structures 100 contains a semiconductor chip 200 and a magnetic field 300 , At the in 3A the embodiment shown are the distances between the chips 200 in the reconfigured wafer were larger than they were when the chips were initially formed in the singulated wafer. In one or more embodiments, the average distance between the chips embedded within the reconfigured wafer is greater than the average distance between the chips in the original wafer.
Unter Bezugnahme auf 3A ist zu sehen, daß sich die seitlichen Abmessungen des rekonfigurierten Wafers 400 über die seitlichen Abmessungen der Chips 200 hinaus erstrecken. Der Abschnitt des Wafers 400, der sich seitlich außerhalb der seitlichen Grenzen der Chips 200 befindet, wird als der Fan-Out-Bereich des rekonfigurierten Wafers 400 bezeichnet. 3B zeigt eine Draufsicht auf den Fan-Out-Bereich 420 des Wafers 400. 3C zeigt eine Querschnittsansicht des Fan-Out-Bereichs des Wafers 400. Aus 3B, C ist ersichtlich, daß die seitlich von den Chips 200 versetzten magnetischen Gebiete 300 in dem Fan-Out-Bereich des Wafers 400 angeordnet sind. Wie oben angemerkt, können bei einer oder mehreren Ausführungsformen die magnetischen Gebiete seitlich von den Chips angeordnet sein. Dies beinhaltet die Ausführungsform, bei der die magnetischen Gebiete seitlich in einem Abstand von den Chips angeordnet sind (so daß ein gewisser Abstand zwischen den magnetischen Gebieten und den Chips vorliegt). Dies beinhaltet auch die Ausführungsform, bei der die magnetischen Gebiete (wie etwa magnetische Platten) tatsächlich die Chips berühren.With reference to 3A It can be seen that the lateral dimensions of the reconfigured wafer 400 about the lateral dimensions of the chips 200 extend beyond. The section of the wafer 400 that extends laterally outside the lateral limits of the chips 200 is considered the fan-out area of the reconfigured wafer 400 designated. 3B shows a plan view of the fan-out area 420 of the wafer 400 , 3C shows a cross-sectional view of the fan-out region of the wafer 400 , Out 3B , C can be seen that the side of the chips 200 offset magnetic areas 300 in the fan-out area of the wafer 400 are arranged. As noted above, in one or more embodiments, the magnetic regions may be disposed laterally of the chips. This includes the embodiment in which the magnetic regions are laterally spaced apart from the chips (so that there is some distance between the magnetic regions and the chips). This also includes the embodiment in which the magnetic regions (such as magnetic plates) actually touch the chips.
Die 4A, B zeigen Drauf- und Querschnittsansichten einer Struktur 100, die einen Halbleiterchip 200 und ein magnetisches Gebiet 300 enthält, in eine Trägerstruktur 410 eingebettet. Es versteht sich, daß die in 4A–C gezeigte Struktur 100 einen Abschnitt des rekonfigurierten Wafers darstellt und daß sie eine von mehreren, im wesentlichen identischen Strukturen 100 auf dem in 3A gezeigten rekonfigurierten Wafer 400 darstellt.The 4A , B show top and cross-sectional views of a structure 100 containing a semiconductor chip 200 and a magnetic field 300 contains, in a carrier structure 410 embedded. It is understood that the in 4A -C structure shown 100 represents a portion of the reconfigured wafer and that it is one of several substantially identical structures 100 on the in 3A shown reconfigured wafer 400 represents.
Nunmehr unter Bezugnahme auf die 4A, B ist ersichtlich, daß sich die seitlichen Abmessungen der Struktur 100 über die seitlichen Abmessungen des Chips 200 hinaus erstrecken. Der Abschnitt des Bauelements 100, der seitlich außerhalb der seitlichen Grenze des Chips 200 liegt, wird als der Fan-Out-Bereich der Struktur 100 bezeichnet. 4C zeigt eine Draufsicht auf den Fan-Out-Bereich 420 (der schraffierte Bereich) des Bauelements 100. 4D zeigt eine Querschnittsansicht des Fan-Out-Bereichs 420 der Struktur 100. Den Fan-Out-Bereich 420 ist als der schraffierte Bereich 420 gezeigt. Aus 4C, D ist ersichtlich, daß das seitlich von dem Chip 200 versetzte magnetische Gebiet 300 in dem Fan-Out-Bereich der Struktur 100 angeordnet ist.Referring now to the 4A , B it can be seen that the lateral dimensions of the structure 100 about the lateral dimensions of the chip 200 extend beyond. The section of the device 100 , the side outside the lateral boundary of the chip 200 is located as the fan-out area of the structure 100 designated. 4C shows a plan view of the fan-out area 420 (the hatched area) of the device 100 , 4D shows a cross-sectional view of the fan-out area 420 the structure 100 , The fan-out area 420 is considered the hatched area 420 shown. Out 4C D can be seen that the side of the chip 200 offset magnetic field 300 in the fan-out area of the structure 100 is arranged.
Unter Bezugnahme auf 5 kann nach dem Ausbilden des geformten rekonfigurierten Wafers eine zusätzliche dielektrische Schicht 260 (beispielsweise ein Oxid, ein Nitrid, ein Oxynitrid, ein Polyimid, ein BCB usw.) über der Struktur 100 abgeschieden werden, um die Struktur 110 von 5 auszubilden. Somit kann ein zusätzliches Dielektrikum 260 über der Passivierungsschicht 240 und über dem magnetischen Gebiet 300 ausgebildet werden. Öffnungen 255B und 255C (wobei 255C in 6A zu sehen ist) können durch die Schicht 260 ausgebildet werden, um Oberflächen der letzten Metalleitungen 230A und 230B des Chips 200 zu exponieren. Diese exponierten Oberflächen können Oberflächen auf Kontaktpadbereichen der letzten Metallschicht sowie auf Kontaktpadbereichen der leitenden Zwischenverbindung sein.With reference to 5 After forming the shaped reconfigured wafer, an additional dielectric layer may be formed 260 (For example, an oxide, a nitride, an oxynitride, a polyimide, a BCB, etc.) over the structure 100 be deposited to the structure 110 from 5 train. Thus, an additional dielectric 260 above the passivation layer 240 and over the magnetic field 300 be formed. openings 255B and 255C (in which 255C in 6A can be seen) through the layer 260 be formed to surfaces of the last metal lines 230A and 230B of the chip 200 to expose. These exposed surfaces may be surfaces on contact pad areas of the last metal layer as well as on contact pad areas of the conductive interconnect.
Unter Bezugnahme auf die 6A, B (wobei 6A eine Draufsicht ist und 6B eine entsprechende Querschnittsansicht durch AA ist) wird eine leitende Schicht 500 über der Struktur 110 von 5 ausgebildet, um die Struktur 120 in 6A, B auszubilden. Die leitende Schicht 500 kann Teil einer Umverdrahtungsebene sein. Allgemein kann eine Umverdrahtungsebene als eine oder mehrere leitende Leitungen oder Leiterbahnen ausgebildet werden. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene zwei oder mehr leitende Leitungen oder Leiterbahnen enthalten. Die zwei oder mehr der leitenden Leitungen können voneinander in einem Abstand angeordnet sein. Die zwei oder mehr der leitenden Leitungen können elektrisch voneinander isoliert sein. Somit braucht die Umverdrahtungsebene nicht als eine einzelne kontinuierliche leitende Leitung ausgebildet zu sein. Jeder der leitenden Leitungen kann eine beliebige Gestalt aufweisen. Beispielsweise können sie gerade oder gekrümmt sein. Sie können sternenförmig sein (beispielsweise Finger, die von einem zentralen Ort ausgehen). Die eine oder die mehreren leitenden Leitungen der Umverdrahtungsebene können als leitende Leiterbahnen ausgebildet sein.With reference to the 6A , B (where 6A is a plan view and 6B a corresponding cross-sectional view through AA) becomes a conductive layer 500 over the structure 110 from 5 trained to the structure 120 in 6A To train B The conductive layer 500 may be part of a redistribution layer. Generally, a redistribution layer may be formed as one or more conductive lines or tracks. In one or more embodiments, the redistribution layer may include two or more conductive lines or traces. The two or more of the conductive lines may be spaced from each other. The two or more of the conductive lines may be electrically isolated from each other. Thus, the redistribution layer need not be formed as a single continuous conductive line. Each of the conductive lines may have any shape. For example, they may be straight or curved. They can be star shaped (for example, fingers emanating from a central location). The one or more conductive lines of the redistribution layer may be formed as conductive tracks.
Allgemein kann die Umverdrahtungsebene aus einem beliebigen leitenden Material ausgebildet sein. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene aus einem metallischen Material ausgebildet sein. Das metallische Material kann ein reines Metall oder eine Metallegierung sein. Das metallische Material kann eines oder mehrere der Elemente Co, Al, W, Ag oder Au enthalten. Bei einer oder mehreren Ausführungsformen kann das metallische Material das Element C (Kohlenstoff) enthalten.Generally, the redistribution layer may be formed of any conductive material. In one or more embodiments, the redistribution layer may be formed of a metallic material. The metallic material may be a pure metal or a metal alloy. The metallic material may include one or more of the elements Co, Al, W, Ag or Au. In one or more embodiments, the metallic material may include element C (carbon).
Die Umverdrahtungsebene kann auch metallische Barrieren oder Liner wie etwa Ta, TaN, Ti, TiN, TiW, WN, WCN, CoWP, CoWB, NiMoP, V, Pd, Cr, Pt, R oder eine Kombination davon enthalten. Bei einer oder mehreren Ausführungsformen kann die Umverdrahtungsebene aus einem nichtmetallischen Material wie etwa einem dotierten Polysilizium oder einem leitenden Polymer ausgebildet sein. Die Umverdrahtungsebene ist nicht auf eine gewisse bestimmte Dicke begrenzt. Die Umverdrahtungsebene kann beispielsweise ein oder mehrere Mikrometer dick und/oder einen oder mehrere Mikrometer breit sein.The redistribution layer may also include metallic barriers or liners such as Ta, TaN, Ti, TiN, TiW, WN, WCN, CoWP, CoWB, NiMoP, V, Pd, Cr, Pt, R, or a combination thereof. In one or more embodiments, the redistribution layer may be formed of a non-metallic material such as a doped polysilicon or a conductive polymer. The redistribution layer is not limited to a certain specific thickness. For example, the redistribution layer may be one or more microns thick and / or one or more microns wide.
Die Umverdrahtungsebene kann beispielsweise nützlich sein zum Verteilen elektrischer Signale und elektrischer Energie zu verschiedenen Abschnitten der Halbleiterstruktur. Die elektrischen Signale können in Form von elektrischem Strom oder elektrischer Spannung vorliegen. Beispielsweise kann bei einer oder mehreren Ausführungsformen die Umverdrahtungsebene elektrische Signale von der letzten Metallschicht zu anderen Positionen des Bauelements, die über dem Halbleiterchip liegen, umverteilen. Gleichermaßen kann bei einer oder mehreren Ausführungsformen die Umverdrahtungsebene die elektrischen Signale von der letzten Metallschicht zu Punkten umverteilen, die seitlich außerhalb der seitlichen Grenze des Chips liegen. Somit kann sich die Umverdrahtungsebene über die seitliche Grenze des Chips hinaus erstrecken. Bei einer oder mehreren Ausführungsformen kann sich der zumindest eine Abschnitt der Umverdrahtungsebene in den Fan-Out-Bereich der Struktur, des Wafers oder des Bauelements erstrecken.For example, the redistribution layer may be useful for distributing electrical signals and electrical energy to various portions of the semiconductor structure. The electrical signals may be in the form of electrical current or voltage. For example, in one or more embodiments, the redistribution layer may receive electrical signals from the last metal layer to other positions of the Redistribute device that lie over the semiconductor chip. Similarly, in one or more embodiments, the redistribution layer may redistribute the electrical signals from the last metal layer to points laterally outboard of the lateral boundary of the chip. Thus, the redistribution layer may extend beyond the lateral boundary of the chip. In one or more embodiments, the at least one portion of the redistribution layer may extend into the fan-out region of the structure, wafer, or device.
Bei einer oder mehreren Ausführungsformen der Erfindung können leitende Kugeln (wie etwa beispielsweise metallische Kugeln oder Lötkugeln) elektrisch an die leitenden Leitungen der Umverdrahtungsebene gekoppelt sein, (beispielsweise an einen oder mehrere der Abschlußpunkte). Eine oder mehrere leitende Kugeln können über dem Chip liegen, während eine oder mehrere leitende Kugeln über Positionen liegen können, die außerhalb der seitlichen Grenze des Chips liegen und sich somit in dem Fan-Out-Bereich der Struktur oder des Bauelements befinden können. Die leitenden Kugeln können verwendet werden, um den Bauelementbaustein elektrisch an eine Leiterplatte zu koppeln.In one or more embodiments of the invention, conductive balls (such as, for example, metallic balls or solder balls) may be electrically coupled to the conductive lines of the redistribution layer (eg, to one or more of the termination points). One or more conductive balls may overlie the chip, while one or more conductive balls may overlie positions that are outside the lateral boundary of the chip and may thus be in the fan-out region of the structure or device. The conductive balls may be used to electrically couple the device package to a circuit board.
Bei der in 6A, B gezeigten Halbleiterstruktur 120 weist die Umverdrahtungsebene 500 eine leitende Leitung 500 auf. Mindestens ein Abschnitt der leitenden Leitung 500 ist so geformt, daß eine Spule 510 entsteht. Die Spule 510 bildet ein induktives Element oder eine Induktionsspule. Bei der gezeigten Ausführungsform ist die Spule 510 als eine Schleife geformt, weshalb die entsprechende Induktionsspule als eine Schleifeninduktionsspule bezeichnet werden kann. Es ist somit ersichtlich, daß die Umverdrahtungsebene 500 so geformt sein kann, daß sie eine Induktionsspule 510 bildet. Ein Ende der Induktionsspule 510 ist elektrisch an die zweite letzte Metalleitung 230B gekoppelt, während das andere Ende der Induktionsspule 510 elektrisch an die dritte letzte Metalleitung 230C gekoppelt ist. Bei einer oder mehreren Ausführungsformen können eine oder mehrere der letzten Metalleitungen elektrisch an die gleichen oder an verschiedene Bauelemente in dem Chipsubstrat gekoppelt sein. Bei einer oder mehreren Ausführungsformen kann jede der letzten Metalleitungen elektrisch an die gleichen oder an verschiedene Bauelemente in dem Chipsubstrat gekoppelt sein.At the in 6A , B shown semiconductor structure 120 has the redistribution layer 500 a senior management 500 on. At least a portion of the conductive line 500 is shaped so that a coil 510 arises. The sink 510 forms an inductive element or an induction coil. In the embodiment shown, the coil 510 As a loop, therefore, the corresponding induction coil may be referred to as a loop induction coil. It can thus be seen that the rewiring level 500 may be shaped to have an induction coil 510 forms. One end of the induction coil 510 is electrically connected to the second last metal line 230B coupled while the other end of the induction coil 510 electrically to the third last metal line 230C is coupled. In one or more embodiments, one or more of the last metal lines may be electrically coupled to the same or different devices in the chip substrate. In one or more embodiments, each of the last metal lines may be electrically coupled to the same or different devices in the chip substrate.
Bei der in 6A, B gezeigten Ausführungsform ist das magnetische Gebiet seitlich so bemessen, daß im wesentlichen die ganze Induktionsspule 510 über dem magnetischen Gebiet liegt. Bei anderen Ausführungsformen jedoch können die Induktionsspule und das magnetische Gebiet relativ so bemessen oder positioniert sein, daß nur ein Abschnitt der Induktionsspule 510 über dem magnetischen Gebiet liegt. Somit kann die Induktionsspule so angeordnet sein, daß mindestens ein Abschnitt der Induktionsspule über dem magnetischen Gebiet 300 liegt.At the in 6A B, the magnetic field is laterally dimensioned such that substantially the entire induction coil 510 above the magnetic field. However, in other embodiments, the induction coil and the magnetic field may be relatively sized or positioned such that only a portion of the induction coil 510 above the magnetic field. Thus, the induction coil can be arranged so that at least a portion of the induction coil over the magnetic field 300 lies.
Es wird angemerkt, daß die Induktionsspule 510 außerhalb der seitlichen Grenze des Chips 200 angeordnet ist und innerhalb des Fan-Out-Bereichs der Struktur 120 angeordnet ist. Bei der gezeigten Ausführungsform befindet sich die Induktionsspule 510 ganz außerhalb der seitlichen Grenze des Chips und somit ganz innerhalb des Fan-Out-Bereichs der Struktur 120. Bei anderen Ausführungsformen ist es jedoch auch möglich, daß die Induktionsspule nur teilweise innerhalb des Fan-Out-Bereichs der Struktur 120 liegt.It is noted that the induction coil 510 outside the lateral boundary of the chip 200 is arranged and within the fan-out area of the structure 120 is arranged. In the embodiment shown, the induction coil is located 510 completely outside the lateral boundary of the chip and thus entirely within the fan-out region of the structure 120 , However, in other embodiments it is also possible that the induction coil is only partially within the fan-out region of the structure 120 lies.
Eine weitere Ausführungsform der Erfindung ist als die Struktur 130 in 7A, B gezeigt. 7B ist eine Querschnittsansicht durch AA der in 7A gezeigten Struktur 130. Diese Ausführungsform enthält auch eine Umverdrahtungsebene 500. Bei dieser Ausführungsform ist die Umverdrahtungsebene 500 ebenfalls so geformt, daß sie eine Spule 520 bildet. In diesem Fall liegt die Spule 520 in der Gestalt einer Spirale vor. Die Spule 520 bildet ebenfalls ein induktives Element oder eine Induktionsspule. In diesem Fall kann die Induktionsspule 520 als eine spiralförmige Induktionsspule bezeichnet werden. Bei der gezeigten Ausführungsform liegt im wesentlichen die ganze Induktionsspule 520 über dem magnetischen Gebiet 300. Bei anderen Ausführungsformen jedoch liegt die Induktionsspule 520 möglicherweise nur teilweise über dem magnetischen Gebiet. Bei der gezeigten Ausführungsform befindet sich die Induktionsspule 520 ganz innerhalb des Fan-Out-Bereichs der Struktur 130. Bei anderen Ausführungsformen jedoch befindet sich die Induktionsspule 520 möglicherweise nur teilweise innerhalb des Fan-Out-Bereichs der Struktur 130. Es wird angemerkt, daß die Umverdrahtungsebene so gestaltet sein kann, daß sie eine spiralförmige Spule wie etwa beispielsweise eine achteckige Spirale, eine quadratische Spirale oder eine kreisförmige Spirale bildet.Another embodiment of the invention is as the structure 130 in 7A , B shown. 7B is a cross-sectional view through AA of in 7A shown structure 130 , This embodiment also includes a redistribution layer 500 , In this embodiment, the redistribution layer is 500 also shaped to form a coil 520 forms. In this case, the coil lies 520 in the shape of a spiral. The sink 520 also forms an inductive element or an induction coil. In this case, the induction coil 520 be referred to as a spiral induction coil. In the embodiment shown is substantially the whole induction coil 520 over the magnetic field 300 , In other embodiments, however, the induction coil is located 520 possibly only partially over the magnetic field. In the embodiment shown, the induction coil is located 520 entirely within the fan-out area of the structure 130 , However, in other embodiments, the induction coil is located 520 possibly only partially within the fan-out area of the structure 130 , It is noted that the redistribution layer may be configured to form a helical coil such as, for example, an octagonal spiral, a square spiral, or a circular spiral.
Eine spiralförmige Induktionsspule (wie etwa die in 7A, B gezeigte) kann im Vergleich zu einer Induktionsspule mit einzelner Schleife (wie etwa der in 6A, B gezeigten) eine höhere Induktanz aufweisen. Der Herstellungsprozeß ist jedoch möglicherweise komplexer.A spiral induction coil (such as those in FIG 7A B), as compared to a single loop induction coil (such as the one shown in FIG 6A , B) have a higher inductance. However, the manufacturing process may be more complex.
Um die Spiralgestalt zu der in 7A, B gezeigten Induktionsspule 520 zu formen, kann eine leitende Zwischenverbindung 600 verwendet werden, um eine erste leitende Leitung 500A der Umverdrahtungsebene 500 elektrisch an eine zweite leitende Leitung 500B der Umverdrahtungsebene 500 zu koppeln. Bei der in 7A gezeigten Ausführungsform besitzt die erste leitende Leitung 500A ein elektrisch durch die Öffnung 255B an die letzte Metalleitung 230B gekoppeltes Ende. Das andere Ende der ersten leitenden Leitung ist elektrisch an die Zwischenverbindung 600 gekoppelt. Die zweite leitende Leitung 500B besitzt ein elektrisch durch die Öffnung 255C an die letzte Metalleitung 230C gekoppeltes Ende und das elektrisch an die Zwischenverbindung 600 gekoppelte andere Ende.To the spiral shape to the in 7A , B shown induction coil 520 Forming can be a conductive interconnection 600 used to be a first conductive line 500A the rewiring level 500 electrically to a second conductive line 500B the rewiring level 500 to pair. At the in 7A embodiment shown has the first conductive line 500A an electric through the opening 255B to the last metal line 230B coupled end. The other end of the first conductive line is electrically connected to the interconnect 600 coupled. The second conductive line 500B has an electric through the opening 255C to the last metal line 230C coupled end and electrically to the interconnect 600 coupled other end.
Bei der in 7A und 7B gezeigten Ausführungsform ist die Zwischenverbindung 600 eine Überführung derart, daß ein Abschnitt des zweiten leitenden Wegs 500B unter der leitenden Zwischenverbindung 600 kreuzt. Als eine leitende Überführung kann die leitende Zwischenverbindung 600 beispielsweise als Teil einer zweiten, über der Umverdrahtungsebene 500 und über der Induktionsspule 520 ausgebildeten Umverdrahtungsebene auf höherer Ebene ausgebildet sein.At the in 7A and 7B embodiment shown is the interconnect 600 a transfer such that a portion of the second conductive path 500B under the conductive interconnection 600 crosses. As a conductive transfer, the conductive interconnect 600 for example, as part of a second, above the redistribution layer 500 and above the induction coil 520 trained rewiring level be formed at a higher level.
Bei einer anderen Ausführungsform der Erfindung ist es möglich, daß die leitende Zwischenverbindung 600 als eine Unterführung ausgebildet ist, so daß ein Abschnitt der Induktionsspule 520 (wie etwa ein Abschnitt der zweiten leitenden Leitung 520B) sie überqueren kann. Zum Ausbilden der leitenden Zwischenverbindung als eine Unterführung kann die leitende Zwischenverbindung beispielsweise in der in 7B gezeigten dielektrischen Schicht 260 angeordnet sein. Bei einer anderen Ausführungsform ist es möglich, daß die leitende Zwischenverbindung in dem Träger 410 angeordnet ist. Bei noch einer weiteren Ausführungsform ist es möglich, daß die Induktionsspule aus einer Umverdrahtungsebene auf höherer Ebene ausgebildet ist, während die leitende Zwischenverbindung als Teil einer Umverdrahtungsebene auf niedrigerer Ebene ausgebildet ist (so daß die Umverdrahtungsebene auf hoher Ebene sich über der Umverdrahtungsebene auf niedrigerer Ebene befindet).In another embodiment of the invention, it is possible that the conductive interconnection 600 is formed as an underpass, so that a portion of the induction coil 520 (such as a portion of the second conductive line 520B ) she can cross. For forming the conductive interconnection as an underpass, the conductive interconnection may be in, for example, the one disclosed in U.S. Pat 7B shown dielectric layer 260 be arranged. In another embodiment, it is possible that the conductive interconnection in the carrier 410 is arranged. In yet another embodiment, it is possible for the induction coil to be formed from a higher level redistribution layer while the conductive interconnect is formed as part of a lower level redistribution layer (such that the high level redistribution layer is above the lower level redistribution layer ).
Die leitende Zwischenverbindung kann aus einem beliebigen leitenden Material ausgebildet sein. Bei einer oder mehreren Ausführungsformen kann sie aus einem metallischen Material ausgebildet sein. Beispielsweise kann das metallische Material ein oder mehrere Elemente Cu, Al, W und Ag enthalten. Das metallische Material kann beispielsweise ein reines Metall oder eine Metallegierung sein.The conductive interconnect may be formed of any conductive material. In one or more embodiments, it may be formed of a metallic material. For example, the metallic material may include one or more of Cu, Al, W, and Ag. The metallic material may be, for example, a pure metal or a metal alloy.
Es wird angemerkt, daß Induktionsspulen (wie etwa die in 6A, B gezeigte Schleifeninduktionsspule 510 und die in 7A, B gezeigte Spiralinduktionsspule 520), die zumindest teilweise innerhalb des Fan-Out-Bereichs der Struktur liegen und somit nicht ganz über dem Halbleiterchip selbst ausgebildet sind) einen höheren Q-Faktor aufweisen können, weil sie außerhalb des Halbleiterchips aufgebaut sind. Es können beispielsweise geringere Wirbelströme und weniger kapazitive Kopplung zu einem Siliziumsubstrat bei geringeren parasitären Verlusten vorliegen. Außerdem kann die Plazierung eines ferromagnetischen Materials bei einer Induktionsspule (wie etwa über oder unter der Induktionsspule) auch den Q-Faktor heraufsetzen. Das ferromagnetische Material kann auch die Induktanz L der Induktionsspule heraufsetzen. Für eine gegebene Induktanz ist es somit möglich, daß die seitliche Grundfläche der Induktionsspule reduziert wird. Dies kann wiederum den Widerstand und die Kapazität der Induktionsspule herabsetzen.It is noted that induction coils (such as those in U.S. Pat 6A , B loop inductor shown 510 and the in 7A , B spiral induction coil shown 520 ) which are at least partially within the fan-out region of the structure and thus are not formed entirely over the semiconductor chip itself) can have a higher Q factor because they are constructed outside the semiconductor chip. For example, there may be lower eddy currents and less capacitive coupling to a silicon substrate with lower parasitic losses. In addition, placement of a ferromagnetic material on an induction coil (such as above or below the induction coil) can also increase the Q-factor. The ferromagnetic material can also increase the inductance L of the induction coil. For a given inductance, it is thus possible that the lateral base area of the induction coil is reduced. This in turn can reduce the resistance and capacitance of the induction coil.
Unter Bezugnahme auf die 6A und 7A ist die seitliche Dimension des magnetischen Gebiets 300 nicht auf irgendeine bestimmte Dimension begrenzt. Bei einer oder mehreren Ausführungsformen kann sie je nach der Größe der jeweiligen Induktionsspule von mindestens einem μm2 (Quadratmikrometer) zu mehreren mm2 (Quadratmillimetern) reichen. Bei einer oder mehreren Ausführungsformen kann die seitliche Grundfläche des magnetischen Gebiets größer sein als die seitliche Grundfläche der Induktionsspule (beispielsweise entweder Schleifenspule oder Spiralspule). Bei einer oder mehreren Ausführungsformen kann die seitliche Grundfläche des magnetischen Gebiets kleiner sein als die seitliche Grundfläche der Induktionsspule (beispielsweise entweder Schleifenspule oder Spiralspule). Bei einer oder mehreren Ausführungsformen kann die seitliche Grundfläche des magnetischen Gebiets größer sein als die seitliche Grundfläche des Chips. Bei einer oder mehreren Ausführungsformen kann die seitliche Grundfläche des magnetischen Gebiets kleiner sein als die seitliche Grundfläche des Chips.With reference to the 6A and 7A is the lateral dimension of the magnetic field 300 not limited to any particular dimension. In one or more embodiments, depending on the size of the respective induction coil, it may range from at least one μm 2 (square micrometer) to several mm 2 (square millimeters). In one or more embodiments, the lateral base area of the magnetic region may be larger than the lateral base area of the induction coil (eg, either loop coil or spiral coil). In one or more embodiments, the lateral base area of the magnetic region may be smaller than the lateral base area of the induction coil (eg, either loop coil or spiral coil). In one or more embodiments, the lateral footprint of the magnetic region may be larger than the lateral footprint of the chip. In one or more embodiments, the lateral footprint of the magnetic region may be smaller than the lateral footprint of the chip.
Bei einer oder mehreren Ausführungsformen kann ein magnetisches Gebiet über der Induktionsspule anstatt unter der Induktionsspule plaziert werden. Bei einer oder mehreren Ausführungsformen kann das magnetische Gebiet sowohl unter der Induktionsspule als auch über der Induktionsspule plaziert werden.In one or more embodiments, a magnetic region may be placed over the induction coil rather than under the induction coil. In one or more embodiments, the magnetic region may be placed under both the induction coil and the induction coil.
Es wird angemerkt, daß bei einer oder mehreren Ausführungsformen der Erfindung die Umverdrahtungsebene ausschließlich zum Ausbilden einer oder mehrerer Induktionsspulen verwendet werden kann. Bei einer oder mehreren Ausführungsformen ist es möglich, daß nur ein Teil der Umverdrahtungsebene verwendet wird, um eine oder mehrere Induktionsspulen zu bilden, während ein verbleibender Teil der Umverdrahtungsebene zum Verteilen elektrischer Signale (wie etwa Spannungen und Ströme) optional zu leitenden Kugeln (wie etwa Lötkugeln) verwendet wird. Eine oder mehrere der leitenden Kugeln können über dem Chip liegen, während eine oder mehrere der leitenden Kugeln über dem Fan-Out-Bereich liegen können.It is noted that in one or more embodiments of the invention, the redistribution layer may be used solely to form one or more induction coils. In one or more embodiments, it is possible for only a portion of the redistribution layer to be used to form one or more inductive coils, while a remaining portion of the redistribution layer for distributing electrical signals (such as voltages and currents) is optional to conductive balls (such as Solder balls) is used. One or more of the conductive balls may overlie the chip, while one or more of the conductive balls may overlie the fan-out region.
Bei einer oder mehreren Ausführungsformen kann eine Induktionsspule zumindest teilweise innerhalb des Fan-Out-Bereichs eines Bauelements ohne ein magnetisches Gebiet ausgebildet werden.In one or more embodiments, an induction coil may be formed at least partially within the fan-out region of a device without a magnetic region.
Unter Bezugnahme auf 6A wird angemerkt, daß ein rekonfigurierter Wafer mehrere Strukturen 120 aufweisen kann. Bei einer oder mehreren Ausführungsformen kann der rekonfigurierte Wafer in einem nachgeschalteten Verarbeitungsschritt vereinzelt werden, um mehrere individuelle Strukturen oder Bauelemente zu bilden.With reference to 6A It is noted that a reconfigured wafer has several structures 120 can have. In one or more embodiments, the reconfigured wafer may be singulated in a subsequent processing step to form a plurality of individual structures or devices.
Gleichermaßen kann unter Bezugnahme auf 7A ein rekonfigurierter Wafer mehrere Strukturen 130 umfassen. Bei einer oder mehreren Ausführungsformen kann der rekonfigurierte Wafer in einem nachgeschalteten Verarbeitungsschritt vereinzelt werden, um mehrere individuelle Strukturen oder Bauelemente zu bilden.Similarly, with reference to 7A a reconfigured wafer has several structures 130 include. In one or more embodiments, the reconfigured wafer may be singulated in a subsequent processing step to form a plurality of individual structures or devices.