DE102008032551B4

DE102008032551B4 - Speicherbauelement-Chip und Verfahren zur Herstellung integrierter Speicherbauelemente

Info

Publication number: DE102008032551B4
Application number: DE102008032551.1A
Authority: DE
Inventors: Robert Strenz; Christian Peters
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-07-11
Filing date: 2008-07-10
Publication date: 2017-03-16
Anticipated expiration: 2028-07-11
Also published as: US20090014776A1; CN101436595B; CN101436595A; US7968934B2; DE102008032551A1

Abstract

Speicherbauelement-Chip mit mehreren integrierten Speicherbauelementen (12), die jeweils einen Drainanschlussbereich (1), einen Sourceanschlussbereich (2), ein Floating-Gate (5), ein Auswahlgate (7), und ein Steuergate (10) aufweisen, wobei die Speicherbauelemente (12, 13; 14, 15) in zwei Speicherbauelement-Spalten (200, 300) von jeweils zwei Speicherbauelementen (12, 13; 14, 15) angeordnet sind, die jeweils eine gemeinsame Source (2) teilen, wobei die gemeinsamen Sourcen (2) der Speicherbauelemente (12, 13; 14, 15) periodisch mit einer leitenden Schicht verbunden sind, und wobei jeweils ein Speicherbauelement (12, 13) die Steuergate-Schicht (10) mit einem spiegelsymmetrischen Speicherbauelement (14, 15) teilt.

Description

Die vorliegende Erfindung bezieht sich auf einen Speicherbauelement-Chip und ein Verfahren zur Herstellung integrierter Speicherbauelemente.
Gegenwärtig gibt es beim Design integrierter Speicherbauelemente, beim Design von Speicherchips und beim Design integrierter Speicherschaltungen den kontinuierlichen Trend zu höherer Speicherdichte sowie zu höheren Schreib- und Lesegeschwindigkeiten bei Beibehaltung des Energieverbrauchs der Speicherbauelemente und der Speicherchips auf einem vernünftigen Maß.
Neuerungen auf diesem Gebiet wurden jedoch in größerem Maße im Bereich der entsprechenden Halbleitertechnik getätigt, die zur Herstellung derartiger Speicherchips verwendet wird, und weniger bei der Grundstruktur des bekannten Standardspeicherbauelements.
Im Folgenden werden aus Gründen der Kürze integrierte Speicherbauelemente und integrierte Speicherchips kurz Speicherbauelemente und Speicherchips genannt.
UCP Flash-Speicherbauelemente verwenden typischerweise Fowler-Nordheim-Tunneln sowohl für Lese- als auch für Schreiboperationen auf einem Floating Gate. Im Fall der herkömmlichen Grundstruktur eines UCP Flash-Speicherbauelements werden die gespeicherten digitalen Informationen durch geladenes Speichern auf dem Floating Gate des UCP Flash-Speicherbauelements zurückgehalten.
Typischerweise ist das Floating Gate eines solchen Speicherbauelements einer Wortleitung WL über ein (herkömmliches, verbundenes) Auswahlgate des Speicherbauelements zugeordnet.
Das Setzen des Pegels einer Wortleitung WL, d. h. der Auswahlgates der entsprechenden integrierten Speicherbauelemente, auf niedrig führt dazu, dass diese Speicherbauelemente für Schreib- und Leseoperationen abgewählt werden.
Wenn, im Fall, dass ein Speicherbauelement ausgewählt wird, dieses ausgewählte Speicherbauelement, dessen Floating Gate von einer gespeicherten Ladung belegt ist, die einen hohen Pegel repräsentiert, ausgelesen wird, fließt ein statischer Strom durch den zwischen seinem Drainanschluss und seinem Sourceanschluss gebildeten Kanal.
Beim Auslesen eines ausgewählten Speicherbauelements, dessen Floating Gate von einer gespeicherten Ladung belegt ist, die einen niedrigen Pegel repräsentiert, wird jedoch der Kanal nicht ausreichend zwischen seinem Drainanschluss und seinem Sourceanschluss ausgebildet, so dass kein oder nur ein geringer statischer Lesestrom zwischen diesen Anschlüssen fließt.
In der Druckschrift US 6 493 262 B1 ist eine nicht-volatile Speicherzellenstruktur offenbart, die einen Drainanschluss, einen Sourceanschluss, ein Floating-Gate, ein Auswahlgate, und ein Steuergate aufweist.
In der US 5 991 204 A ist ein Speicherbauelement-Chip beschrieben, der mehrere integrierte Speicherbauelemente aufweist, die jeweils einen Drainanschlussbereich, einen Sourceanschlussbereich, ein Floating-Gate, ein Auswahlgate, und ein Steuergate aufweisen, wobei jeweils ein Paar benachbarter Speicherbauelemente die Sourceanschlussbereiche als gemeinsame Source teilen.
Aus der US 2006/0131639 A1 ist ein Speicherbauelement-Chip bekannt, bei dem ein Auswahlgate zwischen dem Floating-Gate und dem Steuer-Gate angeordnet ist.
Aus der US 5 691 939 A ist eine P-Kanal-MOS-Speicherzelle bekannt, die einen ”P+”-dotierten Source-Bereich, und einen ”P+”-dotierten Drain-Bereich aufweist, die in einer ”N”-dotierten Wanne angeordnet sind. Aus der US 5 986 941 A ist eine EEPROM-Flash-Speicher-Einrichtung bekannt, die sechs Terminals, und eine Strombegrenzungseinrichtung aufweist.
In der US 5 953 611 A ist ein Flash-Speicherbauelement beschrieben, das einen Drainanschlussbereich, einen Sourceanschlussbereich, eine Floating-Gate-Schicht, eine Auswahlgate-Schicht, und eine Steuergate-Schicht aufweist.
Im Stand der Technik kann das Auslesen eines ausgewählten Speicherbauelements aus einem Satz von Speicherbauelementen, die in einer Vielzahl von Speicherbauelement-Spalten angeordnet sind, die Bitleitungen entsprechen, dadurch beeinträchtigt sein, dass die Sourceanschlüsse und die Drainanschlüsse der Speicherbauelemente in jeder Speicherbauelement-Spalte jeweils parallel an zwei getrennte entsprechende Bitleitungen pro Speicherbauelement-Spalte angeschlossen werden. Mittels Kontaktverbindungen können die beiden Bitleitungen auf vorgegebene Potenziale eingestellt werden. Im Gegensatz zu anderen Speicherbauelement-Konzepten, bei denen die Bitleitungen, die mit den Sourceanschlüssen der Speicherbauelemente (d. h. den Sourceleitungen) verschiedener Speicherbauelement-Spalten verbunden sind, auf ein gemeinsames Potenzial gesetzt werden können, ist dies im Fall des Konzepts der Standard-UCP-Flash-Speichervorrichtung i. A. nicht möglich. Somit fließt ein resultierender statischer Lesestrom auf den beiden entsprechenden Bitleitungen, die mit dem Speicherbauelement verbunden sind, das von der Wortleitung aus einer Speicherbauelement-Spalte ausgewählt worden ist. Die Höhe des auftretenden statischen Lesestroms repräsentiert den logischen Pegel der Speicherbelegung des ausgewählten Speicherbauelements in einer Speicherbauelement-Spalte. Außerdem ist aus dem oben Erwähnten ersichtlich, dass nach dem Stand der Technik i. A. zwei Bitleitungen (für Drain- und Sourceanschlüsse) für Speicherbauelemente für das Auslesen der Speicherbelegung von UCP-Flash-Speicherbauelementen des Standes der Technik benötigt werden. Somit ist ein Speicherbauelement nach dem Stand der Technik i. A. in Richtung der Wortleitung hinsichtlich seiner Minimalgröße auf das Doppelte der Leiterraumerfordernisse des verwendeten Halbleiterverfahrens (z. B. Infineons C9FLR2-UCP, C120FL und C11FL/A Techniken) beschränkt. Im Fall des 1T UCP Flash-Speicherbauelements beispielsweise ist der Abstand des Speicherbauelements auf das Doppelte des minimalen Abstands von Metall 2 und Metall 3 beschränkt. Folglich führt das Beschränken des Bitleitungs-Abstands durch den Leiterabstand momentan zu relativ groß dimensionierten Speicherbauelementsbereichen von 1T UCP-Speicherbauelementen. Das Routen der Bitleitungen in unterschiedlichen Verdrahtungsebenen trägt nicht dazu bei, die Abstandsbeschränkungen zu überwinden, da die Abstandserfordernisse zwischen den Verbindungen und den Kontaktlöchern (Vias) zum Verbinden unterschiedlicher Verdrahtungsebenen grundsätzlich im Allgemeinen genauso groß sind wie die Abstandserfordernisse zwischen zwei Verbindungen.
Entsprechend ist das Verfahren, die für die Bitleitungen verwendeten Metallschichten übereinander anzuordnen, zum Verringern der Größe der Bauelemente nicht geeignet. Einer der Gründe dafür ist, dass die Ausgestaltungsregeln für die gestapelten Vias zeigten, dass sie wesentlich engere Toleranzen erfordern als die Ausgestaltungsregeln für Metallschichten, die nebeneinander liegen.
Aufgrund der damit verbundenen geringeren Ausbeute, die in diesem Fall zu erwarten ist, ist es sehr unwahrscheinlich, dass das Platzsparen erfolgreich sein wird. Parallel zu den Bitleitungen wird die Abstandsdimensionierung des Speicherbauelements typischerweise bereits entsprechend dem Stand der Technik minimal konfiguriert. So verwenden die aktuellen Konzepte für UCP-Speicher besonders aggressive Verbindungs-Augestaltungsregeln, um Speicherzellgrößen zu ermöglichen, die möglichst klein sind. Außerdem erhöht sich die kritische Situation beim Design der Speicherzelle, wenn die erforderlichen Kontaktverbindungen so realisiert werden, dass die notwendigen Potenziale an die beiden Bitleitungen angelegt werden. Entsprechend haben Standard-UCP-Speicherbauelemente im Vergleich mit anderen Bauelementskonzepten einen Wettbewerbsnachteil insbesondere im Fall von großen und sehr großen Speichern.
Die Erfindung hat zur Aufgabe, ein neuartiges Verfahren zur Herstellung integrierter Speicherbauelemente, und einen neuartigen Speicherbauelement-Chip zur Verfügung zu stellen, der insbesondere eine platzsparende Ausgestaltung aufweist.
Gemäß der Erfindung wird ein Speicherbauelement-Chip mit den Merkmalen des unabhängigen Anspruchs 1, und ein Verfahren zur Herstellung integrierter Speicherbauelemente mit den Merkmalen des unabhängigen Anspruchs 8 bereitgestellt.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einer Ausführungsform weist ein integriertes Speicherbauelement einen Drainanschlussbereich und einen Sourceanschlussbereich auf, einen Kanalbereich, der zwischen dem Drainanschlussbereich und dem Sourceanschlussbereich angeordnet ist, eine Tunneloxid-Schicht, die in dem Kanalbereich angeordnet ist, eine Floating Gate-Schicht, die in einem ersten Teil der Tunneloxid-Schicht angeordnet ist, eine erste Isolierschicht, die auf der Floating Gate-Schicht angeordnet ist, eine Auswahlgate-Schicht, die auf der ersten Isolierschicht angeordnet ist, eine zweite Isolierschicht, die auf der Auswahlgate-Schicht angeordnet ist, eine Steuergate-Schicht, die einem Steuergate entspricht und wenigstens auf einem zweiten Teil der Tunneloxid-Schicht angeordnet ist; und eine Seitenwandisolierung, die so angeordnet ist, dass sie die Steuergate-Schicht von der Floating-Gate-Schicht und der Auswahlgate-Schicht isoliert.
Vorteilhaft umfasst ein Verfahren zur Herstellung eines integrierten Speicherbauelements das Ausbilden wenigstens eines Drainanschlussbereichs, eines Sourceanschlussbereichs, einer Floating-Gate-Schicht, einer Auswahlgate-Schicht und einer Steuergate-Schicht, wobei die Steuergate-Schicht wenigstens teilweise auf einer Tunneloxid-Schicht ausgebildet ist, die zwischen dem Drainanschlussbereich und dem Sourceanschlussbereich angeordnet ist.
Vorteilhaft umfasst das Verfahren das Ausbilden eines Drainanschlussbereichs und eines Sourceanschlussbereichs, das Ausbilden einer Tunneloxid-Schicht zwischen dem Drainanschlussbereich und dem Sourceanschlussbereich, das Ausbilden einer Floating-Gate-Schicht auf einem ersten Teil der Tunneloxid-Schicht, das Ausbilden einer ersten Isolierschicht auf der Floating-Gate-Schicht, das Ausbilden einer Auswahlgate-Schicht auf der ersten Isolierschicht, das Ausbilden einer zweiten Isolierschicht auf der Auswahlgate-Schicht, das Ausbilden einer Seitenwandisolierung nahe wenigstens den Kanten der Floating Gate-Schicht, wobei die erste Isolierschicht, die Auswahlgate-Schicht und die zweite Isolierschicht dem Sourceanschlussbereich gegenüberliegen, und das Ausbilden einer Steuergate-Schicht wenigstens auf einem zweiten Teil der Tunneloxid-Schicht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die beigefügten Zeichnungen sind enthalten, um ein besseres Verständnis der vorliegenden Erfindung zu ermöglichen, und sind integriert in die vorliegende Beschreibung und bilden einen Bestandteil dieser. Die Zeichnungen zeigen Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Grundgedanken der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung sind einfach zu beurteilen, da sie unter Bezugnahme auf die folgende detaillierte Beschreibung besser zu verstehen sind.
1 zeigt einen schematischen, beispielhaften Querschnitt des Schichtstapels eines integrierten Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung,
2 zeigt eine Draufsicht auf den schematischen Aufbau integrierter Speicherbauelemente gemäß einer Ausführungsform, die in zwei Speicherbauelement-Spalten von zwei Speicherbauelementen, die eine gemeinsame Source teilen, angeordnet sind.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden, und in denen spezifische Ausführungsformen, in denen die Erfindung praktiziert werden kann, beispielhaft gezeigt sind. Selbstverständlich können andere Ausführungsformen verwendet und strukturelle oder andere Veränderungen durchgeführt werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einschränkendem Sinne zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Patentansprüche definiert.
1 zeigt einen schematischen, beispielhaften Querschnitt des Schichtstapels eines integrierten Speicherbauelements 12 gemäß einer Ausführungsform der vorliegenden Erfindung.
Gemäß der vorliegenden Ausführungsform ist das integrierte Speicherbauelement 12 auf einem separaten Halbleiterchip angeordnet.
Bei alternativen (nicht gezeigten) Ausführungsformen kann das Speicherbauelement auch zusammen mit anderen integrierten Schaltungen, z. B. einem Mikrocontroller, einem Mikroprozessor oder beliebigen üblichen Schaltungen auf einem einzigen Chip angeordnet sein.
Das integrierte Speicherbauelement 12 gemäß der Ausführungsform von 1 weist einen Drainanschlussbereich 1 und einen Sourceanschlussbereich 2 auf, die in einem Halbleiterkörper ausgebildet sind. Der zwischen dem Drainanschlussbereich 1 und dem Sourceanschlussbereich 2 angeordnete Halbleiterbereich kann als Kanalbereich 3 zum Leiten von Ladungsträgern zwischen dem Drainanschlussbereich 1 und dem Sourceanschlussbereich 2 dienen.
Des Weiteren ist in dem integrierten Speicherbauelement 12 gemäß der Ausführungsform der 1 eine Tunneloxid-Schicht 4 in dem Kanalbereich 3 angeordnet und überlappt leicht das rechte Ende des Drainanschlussbereichs 1 sowie das linke Ende des Sourceanschlussbereichs 2.
In 1 repräsentiert die gestrichelte vertikale Line durch den Sourceanschlussbereich 2 eine Symmetrieachse, nach deren rechter Seite ein Speicherbauelement mit dem Speicherbauelement 12 zusammenfallen kann. Dieses weitere Speicherbauelement (das jedoch in 1 nicht gezeigt ist) kann eine zu dem Speicherbauelement 12 spiegelsymmetrische Struktur aufweisen, d. h. mit ihrem Sourceanschlussbereich nahe dem Sourceanschlussbereich 2 des Speicherbauelements 12 angeordnet sein. Außerdem kann das weitere Speicherbauelement seinen Sourceanschlussbereich mit dem Sourceanschlussbereich 2 des integrierten Speicherbauelements 12 als gemeinsamen Sourceanschlussbereich entsprechend einer gemeinsamen Source teilen. In diesem Fall kann die Tunneloxid-Schicht 4 den gesamten Sourceanschlussbereich 2 beider Speicherbauelemente überlappen.
Weiter Bezug nehmend auf die Ausführungsform des integrierten Speicherbauelements 12 ist in 1 eine Floating Gate-Schicht 5, die ein leitendes Material aufweist, auf einem ersten, größeren Teil der Tunneloxid-Schicht 4 nahe dem Drainanschlussbereich 1 angeordnet. Die Floating Gate-Schicht 5 kann Polysilizium als leitendes Material aufweisen. Alternativ kann die Floating Gate-Schicht 5 Metalle wie Aluminium, Kupfer oder andere Metalle aufweisen, die auf integrierten Halbleiterstrukturen abgeschieden werden können. Unter Bezug auf die Ausführungsform in 1 ist die Floating Gate-Schicht 5 auf der Tunneloxid-Schicht 4 angeordnet, um einen ersten, größeren Teil des Kanalbereichs 3 nahe dem Drainanschlussbereich 1 abzudecken.
Bei dem integrierten Speicherbauelement 12 gemäß der Ausführungsform von 1 ist eine erste Isolierschicht 6 auf der Floating Gate-Schicht 5 angeordnet, damit die Floating Gate-Schicht 5 zwischen der Tunneloxid-Schicht 4 und der ersten Isolierschicht 6 isoliert ist. Die erste Isolierschicht 6 kann Siliziumoxid, Siliziumnitrid oder ein beliebiges anderes Isoliermaterial aufweisen, das typischerweise bei den Herstellungsverfahren von integrierten Halbleiterbauelementen verwendet wird.
Noch immer im Hinblick auf die Ausführungsform des integrierten Speicherbauelements von 1 ist eine leitende Auswahlgate-Schicht 7 auf der ersten Isolierschicht 6 angeordnet. Ähnlich der Floating Gate-Schicht 5 kann die Auswahlgate-Schicht 7 Polysilizium aufweisen. Alternativ kann die Auswahlgate-Schicht 7 Metalle wie Aluminium, Kupfer oder andere Metalle, die auf integrierten Halbleiterstrukturen abgeschieden werden können, aufweisen.
Über der Auswahlgate-Schicht 7 ist bei der Ausführungsform des integrierten Speicherbauelements 12 von 1 eine zweite Isolierschicht 8 angeordnet. Die zweite Isolierschicht 8 kann Siliziumoxid, Siliziumnitrid oder ein beliebiges anderes Isoliermaterial aufweisen, das typischerweise bei Herstellungsverfahren von integrierten Halbleiterbauelementen verwendet wird, um leitende Schichten zu isolieren. Die zweite Isolierschicht 8 kann mittels Hartmasken(HM)-Mustergebung gestaltet werden.
Bei der Ausführungsform des integrierten Speicherbauelements 12 von 1 ist eine Seitenwandisolierung 9 nahe der Seite des Schichtstapels angeordnet, die dem Sourceanschlussbereich 2 gegenüberliegt, wobei der Schichtstapel die Floating Gate-Schicht 5, die erste Isolierschicht 6, die Auswahlgate-Schicht 7 und die zweite Isolierschicht 8 umfasst.
Unter weiterer Bezugnahme auf die Ausführungsform des integrierten Speicherbauelements 12 von 1 ist eine (dritte) Steuergate-Schicht 10, die ein leitendes Material aufweist, auf der Tunneloxid-Schicht 4 über einem zweiten, kleineren Teil des Kanalbereichs 3 nahe dem Sourceanschlussbereich 2 angeordnet. Bei alternativen Ausführungsformen integrierter Speicherbauelemente kann jedoch das Verhältnis der ersten und zweiten Teile des Kanalbereichs 3, die indirekt durch die Floating Gate-Schicht 5 und die Steuergate-Schicht 10 bedeckt werden, anders gewählt werden.
Bei der Ausführungsform des integrierten Speicherbauelements von 1 überlappt die Kante der Steuergate-Schicht 10, die dem Drainanschlussbereich 1 gegenüberliegt, die Oberkante des Schichtstapels, der dem Sourceanschlussbereich 2 gegenüberliegt, wobei der Schichtstapel die Seitenwandisolierung 9, die zweite Isolierschicht 8, die Auswahlgate-Schicht 7, die erste Isolierschicht 6 und die Floating Gate-Schicht 5 umfasst. Die Überlappung ist derart, dass die Steuergate-Schicht 10 ungefähr zwei Drittel des oberen Teils der zweiten Isolierschicht 8 bedeckt. Bei alternativen Ausführungsformen integrierter Speicherbauelemente kann jedoch das Verhältnis des oberen Teils der zweiten Isolierschicht 8, der von der Steuergate-Schicht 10 bedeckt ist, anders gewählt werden.
Bei weiteren alternativen Ausführungsformen kann die Kante der Steuergate-Schicht 10, die dem Drainanschlussbereich 1 gegenüberliegt, im Wesentlichen mit der Seite der Seitenwandisolierung 9, die dem Sourceanschlussbereich 2 gegenüberliegt, fluchten.
Bei der in 1 gezeigten Ausführungsform des integrierten Speicherbauelements 12 kann die Steuergate-Schicht 10, ähnlich der Floating Gate-Schicht 5 und der Auswahlgate-Schicht 7, Polysilizium aufweisen. Alternativ kann die Steuergate-Schicht 10 Metalle wie Aluminium, Kupfer oder andere Metalle, die auf integrierten Halbleiterstrukturen abgeschieden werden können, aufweisen.
Unter weiterer Bezugnahme auf die Ausführungsform des integrierten Speicherbauelements 12 von 1 ist die Tunneloxid-Schicht 4 eine relativ dünne Schicht verglichen mit der Dicke des Drainanschlussbereichs 1 und des Sourceanschlussbereich 2, was das Fowler-Nordheim-Tunneln von Elektronen von dem Kanalbereich 3 auf die Floating Gate-Schicht 5 ermöglicht.
Bei der Ausführungsform des integrierten Speicherbauelements 12 von 1 ist die erste Isolierschicht 6 eine relativ dünne Schicht verglichen mit der Dicke des Drainanschlussbereichs 1 und des Sourceanschlussbereich 2, damit ein relativ starkes elektrisches Programmierfeld zwischen der Auswahlgate-Schicht 7 und der Floating Gate-Schicht 5, das zum Fowler-Nordheim-Tunneln von Elektronen von dem Kanalbereich 3 auf die Floating Gate-Schicht 5 benötigt wird, nicht zu sehr abgeschwächt wird.
Noch immer im Hinblick auf die Ausführungsform des integrierten Speicherbauelements 12 von 1 ist die zweite Isolierschicht 8 eine relativ dicke Schicht verglichen mit der Dicke der Tunneloxid-Schicht 4, damit eine Kopplung zwischen der Auswahlgate-Schicht 7 und der Steuergate-Schicht 10, insbesondere eine hochdynamische kapazitive Kopplung zwischen diesen Schichten und den entsprechenden Anschlüssen des Speicherbauelements 12 verhindert werden kann.
Im Prinzip basiert die Ausführungsform des integrierten Speicherbauelements 12 von 1 auf einem UCP Flash-Speicherbauelement, das ein Floating Gate als erstes Gate und ein Auswahlgate als zweites Gate aufweist, wobei das Speicherbauelement zusätzlich mit einem Steuergate als drittes Gate ausgestattet ist, das der Steuergate-Schicht 10 entspricht. Dieses Steuergate ist in Form eines Split Gate in selbstausrichtender Art und Weise neben dem Sourceanschlussbereich 2 angeordnet.
Bei der Ausführungsform des integrierten Speicherbauelements 12 von 1 ist der aktive Teil des Steuergates zwischen der unteren Kante der Seitenwandisolierung 9, die dem Sourceanschlussbereich 2 gegenüberliegt, und der oberen Kante des Sourceanschlussbereichs 2, die dem Drainanschlussbereich 1 gegenüberliegt, angeordnet.
Das oben genannte weitere spiegelsymmetrische Speicherbauelement (rechts von der gestrichelten Linie in 1, jedoch nicht dargestellt) kann die Steuergate-Schicht 10 mit dem Speicherbauelement 12 in 1 teilen.
So erfordert der Aufbau der Steuergate-Schicht 10 bei der in 1 gezeigten Ausführungsform nur eine Kantenpositionierung der Steuergate-Schicht 10 auf der zweiten Isolierschicht 8, die die Steuergate-Schicht 10 von der Auswahlgate-Schicht 7 isoliert. Das heißt, eine Fehlausrichtung der Steuergate-Schicht 10 in Bezug auf die zweite Isolierschicht 8 beeintrachtigt die elektrischen Eigenschaften des Speicherbauelements 12 nicht. Im Anwendungsbereich einer Speicherzelle entspricht die Auswahlgate-Schicht 7 der Wortleitung WL des Speicherbauelements 12.
Bei Ausführungsformen benachbarter Speicherbauelemente, die die Steuergate-Schicht wie oben beschrieben teilen, kann auch der Sourceanschlussbereich 2 unter diesen Speicherbauelementen geteilt werden. Dieser gemeinsame Sourceanschlussbereich 2 kann durch Diffusion einer Dotiersubstanz ausgebildet werden und als gemeinsame Source fungieren. Im Fall einer Vielzahl benachbarter Spalten von Speicherbauelementen kann die gemeinsame Source zwischen benachbarte Bauelemente verschiedener Spalten von Speicherbauelementen zusammengeschaltet werden und kann periodisch mit einer leitenden Schicht verbunden werden, die auf ein vorgegebenes Potenzial gesetzt werden kann.
Ähnlich bekannten UCP Flash-Speicherbauelementen befindet sich die Floating Gate-Schicht 5, die dem Floating Gate FG des Speicherbauelements 12 entspricht, zwischen der Auswahlgate-Schicht 7, die dem Auswahlgate G entspricht, und einem ersten Teil des Kanalbereichs 3, der einem ersten Teil des Split Gate entspricht. Da die Floating Gate-Schicht 5 durch die Tunneloxid-Schicht 4, die erste Isolierschicht 6 und die Seitenwandisolierung 9 rund herum isoliert ist, werden alle Elektronen, die auf der Floating Gate-Schicht 5 platziert werden, zwischen den Isolierschichten abgefangen und entladen sich unter typischen Bedingungen viele Jahre lang nicht.
Wenn das Floating Gate FG eine Ladung hält, filtert es, d. h. es löst das elektrische Feld von dem Gate G teilweise auf, was die Schwellspannung VT des Speicherbauelements 12 modifiziert. Für ein Auslesen wird das Speicherbauelement 12 über die Wortleitung WL ausgewählt, die durch Anlegen einer Spannung an das Auswahlgate G mit ihrem Auswahlgate G verbunden ist. Folglich wird der Kanalbereich 3 leitend oder bleibt isolierend, je nach Schwellspannung VT des Speicherbauelements 12, die wiederum durch die Ladung in dem Floating Gate FG gesteuert wird. Die Anwesenheit oder Abwesenheit oder die Menge von Stromfluss durch den Kanalbereich 3 kann von einer Bitleitung BL abgefühlt werden, die über den Drainkontakt 11 mit dem Drain D des Speicherbauelements 12 verbunden ist, und kann einen binären Code oder einen Code höherer Ordnung bilden, der die gespeicherten Daten repräsentiert.
Wie oben erwähnt, ähnelt die Ausführungsform des integrierten Speicherbauelements 12 von 1 einem UCP Flash-Speicherbauelement, außer dass es drei Gates statt zwei aufweist. Das dritte aktive Steuergate CG ist als der zweite Teil des Split Gate ausgebildet durch den Teil der Steuergate-Schicht 10, der auf der Tunneloxid-Schicht 4 angeordnet ist und den Teil des Kanalbereichs 3 zwischen der Seitenwandisolierung 9 und der Kante des Sourceanschlussbereichs 2, der dem Drainanschlussbereich 1 gegenüberliegt, bedeckt. Aufgrund der Split Gate Struktur des Speicherbauelements 12 kann die Leitfähigkeit zwischen dem Drainanschlussbereich 1 und dem Sourceanschlussbereich 2 unabhängig über den Steuergateanschluss des Speicherbauelements 12, der dem Steuergate CG entspricht, gesteuert werden.
Zum Programmieren des Speicherbauelements 12 kann ein Satz von Speicherbauelementen, die mit derselben Wortleitung WL verbunden sind wie z. B. das Speicherbauelement 12, ausgewählt werden durch Setzen der Wortleitung WL, die mit den Auswahlgates G der ausgewählten Speicherbauelemente verbunden ist, auf eine hohe positive Spannung (z. B. 14 V). Andere Speicherbauelemente können zum Programmieren abgewählt werden, indem die Spannung der entsprechenden Wortleitungen WL auf 0 V gesetzt wird. Im Fall des Programmierens des Speicherbauelements 12 ist es Aufgabe des Steuergates CG des Speicherbauelements 12, z. B. die ausgewahlte Bitleitung BL des Speicherbauelements 12 von der nicht ausgewählten Bitleitung BL eines anderen Speicherbauelements des Satzes von Speicherbauelementen, die von der Wortleitung WL ausgewählt worden sind, zu isolieren.
Zu diesem Zweck wird das Steuergate CG auf eine geeignete negative Spannung gesetzt, z. B. im Fall des Programmierens auf –3 V, um die Bildung eines leitenden Kanals zwischen dem Drain D und der Source S des Speicherbauelements 12 zu verhindern oder zumindest zu beeinträchtigen.
Folglich kann die gemeinsame Source 2 des Speicherbauelements 12 und eines spiegelsymmetrischen Speicherbauelements rechts von der gestrichelten Linie in 1 (nicht gezeigt) potenzialfrei gelassen werden, während das Speicherbauelement 12 programmiert wird. Daher ist keine zweite Bitleitung erforderlich, um die Source jedes Speicherbauelements separat zu verbinden. Hier isoliert das Steuergate CG die Bitleitung BL des spiegelsymmetrischen Speicherbauelements, die beispielsweise nicht ausgewählt sein kann, effektiv von der Bitleitung BL des Speicherbauelements 12, die beispielsweise ausgewählt sein kann.
Dies bedeutet, dass durch ein Speicherbauelementkonzept mit einem dritten Gate, nämlich dem Steuergate CG, eine zweite Bitleitung (die mit der Source S verbunden ist) nicht länger erforderlich ist. Demgemäß wird die Beschränkung des Abstands zwischen zwei benachbarten Spalten von Speicherbauelementen in einem Speicherchip durch den Abstand zwischen den früher benötigten zwei Bitleitungen pro Speicherbauelement, d. h. durch den Metallabstand, verhindert. Daher können das Speicherbauelement und die entsprechende Speicherzelle in Richtung der Wortleitung (d. h. in x-Richtung einer Matrix von Speicherbauelementen) auf kleinere Bauelementabstände/Kopplungsfaktoren aufgeschrumpft werden. Der resultierende geringere Kopplungsfaktor kann durch eine erhöhte Symmetrie des UCP Vorspannens ausgeglichen werden.
Während des Programmierens eines Speicherbauelements gemäß der Ausführungsform von 1 kann die Bitleitung BL eines Speicherbauelements, das mit seinem Drain D verbunden ist, ausgewählt werden, indem der Drain D auf eine geeignete negative Spannung (z. B. –3 V) gesetzt wird. Das resultierende hohe elektrische Feld zwischen dem Floating Gate FG und dem Teil des Kanalbereichs 3 unterhalb des Floating Gate FG führt dazu, dass Elektronen von diesem Teil des Kanalbereichs 3 durch die Tunneloxid-Schicht 4 tunneln, um eine negative Ladung auf dem Floating Gate FG zu erzeugen. Diese negative Ladung auf dem Floating Gate FG verhindert oder beeinträchtigt zumindest die Erzeugung eines leitenden Kanals zwischen dem Drain D und der Source S des Speicherbauelements 12, so dass der resultierende Kanalstrom während des Auslesens des Speicherbauelements 12 verwendet werden kann, um die gespeicherten Informationen zu codieren. Wenn beispielsweise die negative Ladung auf dem Floating Gate einen leitenden Kanal gänzlich verhindert, kann der entsprechende Kanalstrom, der im Wesentlichen Null gleicht, verwendet werden, um die gespeicherten Informationen so zu codieren, dass sie eine logische „0” ergeben. Bei anderen Ausführungsformen kann jedoch ein Kanalstrom, der im Wesentlichen Null gleicht, verwendet werden, um eine logische „1” zu codieren.
Andererseits kann auch während des Programmierens eines Speicherbauelements gemäß der Ausführungsform von 1 die Bitleitung BL eines Speicherbauelements abgewählt werden, indem der Drain D auf eine geeignete positive Spannung (z. B. 3 V) gesetzt wird. In diesem Fall ist das resultierende elektrische Feld zwischen dem Floating Gate FG und dem Teil des Kanalbereichs 3 unterhalb des Floating Gate FG nicht ausreichend hoch, um dazu zu fuhren, dass Elektronen von diesem Teil des Kanalbereichs 3 durch die Tunneloxid-Schicht 4 tunneln, um eine negative Ladung auf dem Floating Gate FG zu erzeugen. Folglich wird auf dem Floating Gate FG keine negative Ladung erzeugt, die die Erzeugung eines leitenden Kanals zwischen dem Drain D und der Source S des Speicherbauelements 12 beeinträchtigen könnte. Somit kann der resultierende unbeeinträchtigte Kanalstrom während des Auslesens des Speicherbauelements 12 verwendet werden, um die gespeicherten Informationen zu codieren, z. B. eine logische „1”. Bei anderen Ausführungsformen kann jedoch ein unbeeinträchtigter Kanalstrom verwendet werden, um eine logische „0” zu codieren.
Zum Löschen des Speicherbauelements 12 kann ein Satz von Speicherbauelementen, die mit derselben Wortleitung WL verbunden sind wie z. B. das Speicherbauelement 12, ausgewählt werden, indem die Wortleitung WL, die mit den Gates G der ausgewählten Speicherbauelemente verbunden ist, auf eine hohe negative Spannung (z. B. –14 V) gesetzt wird. Andere Speicherbauelemente können zum Löschen abgewählt werden, indem die Spannung der entsprechenden Wortleitungen WL auf 0 V gesetzt wird. Auch im Fall des Löschens des Speicherbauelements 12 ist die Funktion des Steuergates CG des Speicherbauelements 12, z. B. die ausgewählte Bitleitung BL des Speicherbauelements 12 von der nicht ausgewählten Bitleitung BL eines anderen Speicherbauelements des Satzes von Speicherbauelementen, die von der Wortleitung WL ausgewählt worden sind, zu isolieren.
Zu diesem Zweck wird das Steuergate CG auf eine geeignete positive Spannung gesetzt, z. B. im Fall des Löschens auf 3 V, um die Erzeugung eines leitenden Kanals zwischen dem Drain D und der Source S des Speicherbauelements 12 zu verhindern oder zumindest zu beeinträchtigen. Folglich können die gemeinsame Source 2 des Speicherbauelements 12 und eines spiegelsymmetrischen Speicherbauelements rechts von der gestrichelten Linie in 1 (nicht gezeigt) potenzialfrei gelassen werden, während das Speicherbauelement 12 gelöscht wird. Wiederum isoliert das Steuergate CG die Bitleitung BL des spiegelsymmetrischen Speicherbauelements, die beispielsweise nicht ausgewählt sein kann, effektiv von der Bitleitung BL des Speicherbauelements 12, die beispielsweise ausgewählt sein kann.
Während des Löschens eines Speicherbauelements gemäß der Ausführungsform von 1 kann die Bitleitung BL eines Speicherbauelements, das mit seinem Drain D verbunden ist, ausgewählt werden, indem der Drain D auf eine geeignete positive Spannung (z. B. 3 V) gesetzt wird. Das resultierende hohe elektrische Feld zwischen dem Floating Gate FG und dem Teil des Kanalbereichs 3 unterhalb des Floating Gate FG führt dazu, dass Elektronen von dem Floating Gate FG zu dem Teil des Kanalbereichs unterhalb des Floating Gate FG durch die Tunneloxid-Schicht 4 tunneln, um eine negative Ladung, die vorher in dem Floating Gate FG gespeichert worden ist, zu entladen, was bedeutet, dass die Ladung und damit der Informationszustand des Speicherbauelements 12 gelöscht werden.
Folglich verbleibt keine negative Spannung auf dem Floating Gate FG, um die Erzeugung eines leitenden Kanals zwischen dem Drain D und der Source S des Speicherbauelements 12 zu beeinträchtigen. Somit ist der Kanalstrom nach dem Löschen während des Auslesens des Speicherbauelements 12 wieder unbeeinträchtigt, was verwendet werden kann, um die komplementären Informationen in die vor dem Löschen gespeicherten Informationen zu codieren.
Andererseits kann auch während des Löschens eines Speicherbauelements gemäß der Ausführungsform von 1 die Bitleitung BL eines Speicherbauelements abgewählt werden, indem der Drain D auf eine geeignete negative Spannung (z. B. –3 V) gesetzt wird. In diesem Fall ist das resultierende elektrische Feld zwischen dem Teil des Kanalbereichs 3 unterhalb des Floating Gate FG und dem Floating Gate FG nicht ausreichend hoch, um dazu zu führen, dass Elektronen von dem Floating Gate zu dem Teil des Kanalbereichs 3 unterhalb des Floating Gate FG durch die Tunneloxid-Schicht 4 tunneln, um eine negative Ladung, die vorher in dem Floating Gate FG gespeichert worden ist, zu entladen.
Folglich bleibt der Ladungszustand des Floating Gate FG von Speicherbauelementen mit unausgewählten Bitleitungen BL während ihres Löschens unverändert.
Zum Auslesen des Speicherbauelements 12 kann ein Satz von Speicherbauelementen, die mit derselben Wortleitung WL verbunden sind wie z. B. das Speicherbauelement 12, ausgewählt werden, indem die Wortleitung WL, die mit den Gates G der ausgewählten Speicherbauelemente verbunden ist, auf eine positive Spannung (z. B. 3,3 V) gesetzt wird. Andere Speicherbauelemente können zum Auslesen abgewählt werden, indem die Spannung der entsprechenden Wortleitungen WL auf 0 V gesetzt wird.
Im Fall des Auslesens des Speicherbauelements 12 ist die Funktion des Steuergates CG des Speicherbauelements 12, die ausgewählte Bitleitung BL, die mit dem Drain D des Speicherbauelements 12 verbunden ist, mit der Source S des Speicherbauelements 12 zu verbinden, um den Ladungszustand des Floating Gate FG und damit den Informationszustand des Speicherbauelements 12 unbeeinträchtigt abzufühlen. Zum unbeeinträchtigten Abfühlen des Ladungszustands des Floating Gate FG kann das Steuergate CG auf im Wesentlichen dieselbe Lesespannung gesetzt werden wie das Auswahlgate G, das mit der ausgewählten Wortleitung WL des Speicherbauelements 12 verbunden ist (z. B. 3,3 V).
Entsprechend wird zum Auslesen eines Speicherbauelements die mit dem Drain D des Speicherbauelements, das zum Auslesen ausgewählt worden ist, z. B. des Speicherbauelements 12, verbundene Bitleitung BL auf eine positive Spannung gesetzt (z. B. 1,2 V), während die Source S desselben ausgewählten Speicherbauelements 12 auf eine niedrigere Spannung (z. B. 0 V) gesetzt wird, um entsprechend einen Kanalstrom durch den Kanalbereich 3 zu veranlassen oder nicht zu veranlassen, abhängig von dem Ladungszustand des Floating Gate FG und der Schwellspannung VT des Speicherbauelements 12. Andere Speicherbauelemente können zum Auslesen abgewählt werden, indem die Spannung der entsprechenden Bitleitungen BL auf 0 V gesetzt wird.

Die oben beschriebenen Betriebsarten und Beispiele entsprechender Anschlussspannungen des Speicherbauelements 12 gemäß der Ausführungsform von 1 sind in der folgenden Tabelle zusammengefasst. Des Weiteren gibt die Tabelle Beispiele für geeignete Spannungen der Wanne des Speicherbauelements 12, d. h. des Teils des Halbleiterkörpers, in dem das Speicherbauelement 12 ausgebildet ist, während der angegebenen Bauelementoperationen.

	WL	WL nicht ausgewählt	CG	Source	Drain ausgewählt	Drain nicht ausgewählt	Wanne
Programm	14 V	0 V	–3 V	potenzialfrei	–3 V	3 V	–3 V
Löschen	–14 V	0 V	3 V	potenzialfrei	3 V	–3 V	3 V
Lesen	3,3 V	0 V	3,3 V	0 V	1,2 V	0 V	0 V

Tabelle

Ein weiterer Effekt des Speicherelementkonzepts mit einem dritten Gate, beispielsweise bei der Ausführungsform des Speicherbauelements 12 von 1, ist, dass die Rate von „übergelöschten” Speicherbauelementen unter allen Speicherbauelementen auf einem Speicherchip geringer ist, wenn das neue Speicherelementkonzept verwendet wird, verglichen beispielsweise mit dem 1T UCP Speicherelementkonzept, weil nur ein Speicherelement pro Bitleitung für „Überlöschen” empfindlich ist.
„Überlöschen” eines Speicherbauelements bezieht sich auf das Phänomen, dass beispielsweise aufgrund wiederholten Löschens eines Speicherbauelements, das bereits gelöscht worden ist, oder aufgrund eines Löschspannungspulses auf einer Wortleitung WL, der zu lange dauert, zu viel negative Ladung von dem Floating Gate tunnelt, so dass das entsprechende Floating Gate schließlich sogar eine positive Ladung tragen kann. Folglich kann ein „übergelöschtes” Speicherbauelement schließlich eine Schwellspannung unter 0 V erreichen. Im Allgemeinen wird ein mit einer Schwellspannung unter 0 V gelöschtes Speicherbauelement als „übergelöscht” bezeichnet.
Eine Situation des ”Überlöschens” wie oben beschrieben ist unerwünscht, weil die Programmiereigenschaften eines übergelöschten Speicherbauelements sich schneller verschlechtern. Insbesondere ist die Anzahl von Malen, die das Speicherbauelement neu programmiert werden kann, was als „Lebensdauer” des Speicherbauelements bezeichnet wird, reduziert. Des Weiteren sind übergelöschte Speicherbauelemente höchst unerwünscht, weil sie während Programmier- oder Ausleseoperationen Bitleitungs-Leckströme verursachen.
Während des Programmierens oder Auslesens trägt beispielsweise typischerweise nur eine Wortleitung eine positive Spannung, während die verbleibenden Wortleitungen typischerweise geerdet sind. Ein Bauelement mit einer Schwellspannung unter 0 V und mit geerdeter Wortleitung, oder mit 0 V, leitet einen Bitleitungs-Leckstrom. Aufgrund dieses Bitleitungs-Leckstroms können Energieversorgungen, die einer Bitleitung während des Programmierens Energie zuführen, überlastet werden. Ähnlich kann Bitleitungs-Leckstrom während des Auslesens zu Lesefehlern führen.
Um Situationen des ”Überlöschens” zu verhindern, müssen Hersteller integrierter Schaltungen, die Flash Speicherbauelemente aufweisen, typischerweise Überlösch-Korrekturmechanismen, die häufig als Überlösch-Algorithmen (Overerase Algorithms (OEA)) bezeichnet werden, z. B. differentielle Ausleseverfahren, bereitstellen.
Bei Speicherbauelementen, die das neue Speicherbauelementkonzept mit der Split Gate Architektur verwenden, kann die Schwellspannung dieses Speicherbauelements nicht unter 0 V fallen, wie dies bei herkömmlichen Speicherbauelementen der Fall ist, weil der Teil des Split Gate, der von dem Steuergate gebildet wird, eine niedrigere Grenze an die Schwellspannung setzt. Folglich kann kein Bitleitungs-Leckstrom auftreten, der zu Überlastung oder Lesefehlern führen kann, wenn das neue Speicherbauelementkonzept verwendet wird.
Somit kann das neue Speicherbauelementkonzept auch aufgrund der reduzierten Überlöschrate Einsparungen hinsichtlich Überlösch-Algorithmen und somit weitere Einsparungen von Chipbereich und von Energieverbrauch ermöglichen.
Bei Ausführungsformen, in denen ein Speicherbauelement mit einem in der Nähe befindlichen ausgewählten Speicherbauelement das Steuergate teilt (z. B. wie in 1 durch die gestrichelte Linie angegeben, während das Speicherbauelement nahe dem Speicherbauelement 12 jedoch nicht gezeigt ist), kann nur dieses Speicherbauelement nahe einem ausgewählten Speicherbauelement empfindlich für Überlöschen bleiben.
In 2 ist eine Draufsicht auf den schematischen Aufbau integrierter Speicherbauelemente gemäß einer Ausführungsform gezeigt, wobei die integrierten Speicherbauelemente 12, 13, 14 und 15 in zwei Speicherbauelement-Spalten 200, 300 von zwei Speicherbauelementen angeordnet sind, die jeweils eine gemeinsame Source 2 teilen. Die beiden Speicherbauelement-Spalten 200, 300 entsprechen zwei Bitleitungen.
So zeigt die Ausführungsform von 2, dass ungleich herkömmlicher UCP Speicherbauelemente, bei Speicherbauelementen, die das neue Bauelementkonzept mit einem dritten Gate (implementiert durch die Steuergate-Schichten 10 und 110 in Polysilizium) verwenden und zu unterschiedlichen Bitleitungsspalten gehören, z. B. die Speicherbauelemente 12 und 14, die Sourceanschlussbereiche 2 miteinander verbunden sein können. Da bei der Anordnung in 2 die Speicherbauelemente 12 und 13 der linken Speicherbauelement-Spalte bereits ihre Sourceanschlussbereiche 2 als gemeinsame Source teilen, teilen alle vier Speicherbauelemente in 2 diese gemeinsame Source.
Daher können bei der Ausführungsform einer Anordnung integrierter Speicherbauelemente gemäß 2 getrennte zweite Bitleitungen, die mit den Sourcen der Speicherbauelemente 12 und 13 oder 14 und 15 verbunden sind, vermieden werden. Somit ist der Abstand w zwischen zwei benachbarten Speicherbauelement-Spalten, z. B. den Speicherbauelement-Spalten 200 und 300, nicht länger durch die Abstandsbeschränkung zwischen Leiterschichten für zwei separate Bitleitungen pro Speicherbauelement-Spalte eingeschrankt.
Bei der Ausführungsform einer Anordnung integrierter Speicherbauelemente gemäß 2 sind die Speicherbauelemente 12 und 14 der oberen Reihe der Anordnung einer ersten Wortleitung zugeordnet, die der oberen Auswahlgate-Schicht 7 in Polysilizium entspricht.
Entsprechend sind die Speicherbauelemente 13 und 15 der unteren Reihe der Anordnung einer zweiten Wortleitung zugeordnet, die der unteren Auswahlgate-Schicht 17 in Polysilizium entspricht.
Die Drainanschlussbereiche der Speicherbauelemente 12 und 14 der oberen Reihe der Anordnung können mit den entsprechenden Bitleitungen über die Drainkontakte 11 verbunden werden, während die Drainanschlussbereiche der Speicherbauelemente 13 und 15 der unteren Reihe der Anordnung mit den entsprechenden Bitleitungen über die Drainkontakte 111 verbunden werden können.
Bei der Ausführungsform einer Anordnung integrierter Speicherbauelemente gemäß 2 sind die Polysilizium-Steuergate-Schichten 10 und 110 für die obere und untere Reihe der Anordnung gegenüber den Polysilizium-Auswahlgate-Schichten 7 und 17 (Wortleitungen) jeweils so zurückgesetzt, dass in der Draufsicht auf den Aufbau von 2 die zweiten Isolierschichten 8 und 18 zwischen den Polysilizium-Auswahlgate-Schichten 7 und 17 und den Polysilizium-Steuergate-Schichten 10 und 110 für die obere bzw. untere Reihe sichtbar sind.
Weitere Ausführungsformen der Erfindung beziehen sich auf ein Verfahren zur Herstellung eines integrierten Speicherbauelements, das die Schritte des Ausbildens wenigstens eines Drainanschlussbereichs, eines Sourceanschlussbereichs, einer Floating Gate-Schicht, einer Auswahlgate-Schicht und einer Steuergate-Schicht umfasst, wobei die Steuergate-Schicht wenigstens teilweise auf einer Tunneloxid-Schicht zwischen dem Drainanschlussbereich und dem Sourceanschlussbereich ausgebildet ist.
Bei bestimmten Ausführungsformen des Verfahrens zur Herstellung eines integrierten Speicherbauelements definiert die Steuergate-Schicht ein Steuergate in selbstausrichtender Art und Weise zwischen der Floating Gate-Schicht und dem Sourceanschlussbereich.
Bei bestimmten Ausführungsformen des Verfahrens zur Herstellung eines integrierten Speicherbauelements umfasst das Ausbilden des Sourceanschlussbereichs die Diffusion einer Dotiersubstanz.
Bei bestimmten der oben genannten Ausführungsformen des Verfahrens zur Herstellung eines integrierten Speicherbauelements umfasst das Ausbilden der Steuergate-Schicht das Vergraben des Sourceanschlussbereichs unter der Steuergate-Schicht.
Bei alternativen Ausführungsformen des Verfahrens zur Herstellung eines integrierten Speicherbauelements umfasst das Ausbilden des Sourceanschlussbereichs, nach dem Ausbilden der Steuergate-Schicht durch Abscheidung, Ionenimplantation, die durch die Topologie der Steuergate-Schicht selbstausrichtend ist, so dass der Sourceanschlussbereich unter der Steuergate-Schicht vergraben wird.
Zu diesem Zweck sollte die Energie für Ionenimplantation des Sourceanschlussbereichs genügend hoch gewählt werden, dass die implantierten Ionen den Halbleiterkörperbereich (den Substratbereich) in dem Sourceanschlussbereich erreichen. Gleichzeitig sollte jedoch die Energie der implantierten Ionen so niedrig sein, dass die Ionen in dem Schichtstapel, der wenigstens die Auswahlgate-Schicht und die Floating Gate-Schicht umfasst, blockiert werden.
Bei gewissen der oben genannten alternativen Ausführungsformen des Verfahrens zur Herstellung eines integrierten Speicherbauelements wird nach dem Ausbilden des Sourceanschlussbereichs ein Poly-CMP-Schritt angewendet.
Bei bestimmten der oben genannten alternativen Ausführungsformen des Verfahrens zur Herstellung eines integrierten Speicherbauelements wird nach dem Poly-CMP-Schritt ein Poly-Rücksetzungs-Schritt angewendet, um die Hochspannungsisolierung zwischen der Steuergate-Schicht und der Auswahlgate-Schicht zu verbessern.
Bestimmte Speicherbauelemente und Verfahren gemäß den oben beschriebenen Ausführungsformen können in eingebetteten Flashtechniken verwendet werden.

Claims

Speicherbauelement-Chip mit mehreren integrierten Speicherbauelementen (12), die jeweils einen Drainanschlussbereich (1), einen Sourceanschlussbereich (2), ein Floating-Gate (5), ein Auswahlgate (7), und ein Steuergate (10) aufweisen, wobei die Speicherbauelemente (12, 13; 14, 15) in zwei Speicherbauelement-Spalten (200, 300) von jeweils zwei Speicherbauelementen (12, 13; 14, 15) angeordnet sind, die jeweils eine gemeinsame Source (2) teilen, wobei die gemeinsamen Sourcen (2) der Speicherbauelemente (12, 13; 14, 15) periodisch mit einer leitenden Schicht verbunden sind, und wobei jeweils ein Speicherbauelement (12, 13) die Steuergate-Schicht (10) mit einem spiegelsymmetrischen Speicherbauelement (14, 15) teilt.
Speicherbauelement-Chip nach Anspruch 1, wobei die Leitfähigkeit zwischen dem Drainanschlussbereich (1) und dem Sourceanschlussbereich (2) jeweils unabhängig über das jeweilige Steuergate (10) gesteuert werden kann.
Speicherbauelement-Chip nach Anspruch 1 oder 2, bei welchem die integrierten Speicherbauelemente (12) UCP-Flash-Speicherbauelemente sind.
Speicherbauelement-Chip nach einem der vorhergehenden Ansprüche, wobei das Steuergate (10) jeweils in selbstausrichtender Art und Weise wenigstens zwischen dem Floating-Gate und dem Sourceanschlussbereich (2) definiert ist.
Speicherbauelement-Chip nach einem der vorhergehenden Ansprüche, wobei der Sourceanschlussbereich (2) jeweils einen Diffusionsbereich umfasst, der unter dem Steuergate (10) vergraben ist.
Speicherbauelement-Chip nach einem der vorhergehenden Ansprüche, wobei der Sourceanschlussbereich (2) einen Ionenimplantationsbereich umfasst, der in selbstausrichtender Art und Weise durch die Topologie des Steuergates (10) definiert wird.
Speicherbauelement-Chip nach einem der vorhergehenden Ansprüche, wobei die leitende Schicht, mit der die verbundenen gemeinsamen Sourcen periodisch verbunden sind, auf ein vorgegebenes Potenzial gesetzt werden kann.
Verfahren zur Herstellung integrierter Speicherbauelemente mit jeweils einem Drainanschlussbereich (1), einem Sourceanschlussbereich (2), einer Floating-Gate-Schicht (5), einer Auswahlgate-Schicht (7), und einer Steuergate-Schicht (10), wobei die Speicherbauelemente (12, 13; 14, 15) in zwei Speicherbauelement-Spalten (200, 300) von zwei Speicherbauelementen (12, 13; 14, 15) angeordnet sind, die jeweils eine gemeinsame Source (2) teilen, wobei die gemeinsamen Sourcen (2) der Speicherbauelemente (12, 13; 14, 15) periodisch mit einer leitenden Schicht verbunden sind, wobei jeweils ein Speicherbauelement (12, 13) die Steuergate-Schicht (10) mit einem spiegelsymmetrischen Speicherbauelement (14, 15) teilt, und wobei das Verfahren umfaßt: Ausbilden der Steuergate-Schicht (10); und Ausbilden des Sourceanschlussbereichs (2), wobei nach dem Ausbilden der Steuergate-Schicht (10) das Ausbilden des Sourceanschlussbereichs (2) Ionenimplantation umfasst, die selbstausrichtend ist durch die Topologie der Steuergate-Schicht (10), so dass der Sourceanschlussbereich (2) unter der Steuergate-Schicht (10) vergraben wird.
Verfahren nach Anspruch 8, wobei die Steuergate-Schicht (10) wenigstens teilweise auf einer Tunneloxid-Schicht ausgebildet wird, die zwischen dem Drainanschlussbereich (1) und dem Sourceanschlussbereich (2) angeordnet ist.
Verfahren nach Anspruch 8 oder 9, wobei die Steuergate-Schicht (10) ein Steuergate (10) in selbstausrichtender Art und Weise zwischen der Floating-Gate-Schicht (5) und dem Sourceanschlussbereich (2) definiert.
Verfahren nach einem der Ansprüche 8 bis 10, wobei die Steuergate-Schicht (10) durch Abscheidung ausgebildet wird.