DE102008039388A1

DE102008039388A1 - Gestapelte Halbleiterchips

Info

Publication number: DE102008039388A1
Application number: DE200810039388
Authority: DE
Inventors: Klaus Pressel; Gottfried Beer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-09-21
Filing date: 2008-08-22
Publication date: 2009-04-16
Anticipated expiration: 2028-08-23
Also published as: US20090079090A1; US7858440B2; CN101393873B; DE102008039388B4; CN101393873A

Abstract

Es werden gestapelte Halbleiterchips offenbart. Eine Ausführungsform sieht ein Array aus ersten Halbleiterchips vor, Bedecken des Arrays der ersten Halbleiterchips mit einem Formmaterial und Platzieren eines Arrays aus zweiten Halbleiterchips über dem Array aus den ersten Halbleiterchips. Die Dicken der zweiten Halbleiterchips werden reduziert. Das Array aus den ersten Halbleiterchips wird vereinzelt, indem das Formmaterial unterteilt wird.

Description

Allgemeiner Stand der Technik
Die vorliegende Erfindung betrifft Bauelemente, die gestapelte Halbleiterchips enthalten, und Verfahren zum Herstellen eines Bauelements, das gestapelte Halbleiterchips enthält.
Für eine hohe Systemintegration ist es nützlich, integrierte Schaltungen, Sensoren, mikromechanische Vorrichtungen oder andere Module aufeinander zu stapeln. Je mehr Module aufeinander gestapelt sind, umso stärker nimmt die Dicke des Stapels zu. Bei einigen Ausführungsformen ist die größte Dicke des Stapels möglicherweise beschränkt.
Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
Kurze Beschreibung der Zeichnungen
Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1A bis 1F veranschaulichen schematisch ein Verfahren zum Herstellen von Bauelementen 100 als ein Ausführungsbeispiel.
2A bis 2N veranschaulichen schematisch ein Verfahren zum Herstellen von Bauelementen 200 als ein weiteres Ausführungsbeispiel.
3A bis 3N veranschaulichen schematisch ein Verfahren zum Herstellen von Bauelementen 300 als ein weiteres Ausführungsbeispiel.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite", „Unterseite", „Vorderseite", „Rückseite", „vorderer", „hinterer" usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Bauelemente mit in ein Formmaterial (Moldmaterial) eingebetteten Halbleiterchips werden unten beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Arten sein, können durch verschiedene Technologien hergestellt sein und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen oder passive Elemente enthalten. Die integrierten Schaltungen können beispielsweise als integrierte Logikschaltungen, integrierte Analogschaltungen, gemischte integrierte Signalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Elemente ausgelegt sein. Weiterhin können die Halbleiterchips als MEMS (Micro-Electro-Mechanical systems – mikroelektromechanische Systeme) konfiguriert sein und können mikromechanische Strukturen wie etwa Brücken, Membranen oder Zungenstrukturen enthalten. Die Halbleiterchips können als Sensoren oder Aktuatoren konfiguriert sein, beispielsweise Drucksensoren, Beschleunigungssensoren, Rotationssensoren, Mikrofone usw. Die Halbleiterchips können als Antennen und/oder diskrete passive Elemente und/oder Chipstapel konfiguriert sein. Die Halbleiterchips können auch Antennen und/oder diskrete passive Elemente enthalten. Halbleiterchips, in die solche funktionalen Elemente eingebettet sind, enthalten im allgemeinen Elektronikschaltungen, die zum Ansteuern der funktionalen Elemente oder zum weiteren Verarbeiten von Signalen, die von den funktionalen Elementen erzeugt werden, dienen. Die Halbleiterchips brauchen nicht aus einem spezifischem Halbleitermaterial hergestellt zu sein und können zudem anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle. Zudem können die Halbleiterchips gekapselt oder ungekapselt sein.
Die Halbleiterchips weisen Kontaktpads (Kontaktflächen) auf, die das Herstellen eines elektrischen Kontakts mit den Halbleiterchips gestatten. Die Kontaktpads können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise einem Metall wie Aluminium, Nickel, Palladium, Gold oder Kupfer, einer Metalllegierung, einem Metallstapel oder einem elektrisch leitenden organischen Material. Die Kontaktpads können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
Eine oder mehrere elektrisch leitende Schichten können auf den Halbleiterchips aufgebracht sein. Die elektrisch leitenden Schichten können als Verdrahtungsschichten zum Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Bauelemente oder zum Herstellen eines elektrischen Kontakts mit anderen Halbleiterchips und/oder Komponenten, die in den Bauelementen enthalten sind, verwendet werden. Die elektrisch leitenden Schichten können mit einer beliebigen gewünschten geometrischen Gestalt und mit einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die elektrisch leitenden Schichten können beispielsweise aus Leiterbahnen bestehen, können aber auch in Form einer einen Bereich bedeckenden Schicht vorliegen. Alle gewünschten elektrisch leitenden Materialien wie etwa Metalle, beispielsweise Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, Metalllegierungen, Metallstapel oder organische Leiter können als das Material verwendet werden. Die elektrisch leitenden Schichten brauchen nicht homogen zu sein oder lediglich aus einem Material hergestellt zu sein, das heißt, dass verschiedene Zusammensetzungen und Konzentrationen der in den elektrisch leitenden Schichten enthaltenen Materialien möglich sind. Weiterhin können die elektrisch leitenden Schichten über oder unter oder zwischen dielektrischen Schichten angeordnet sein.
Die nachfolgend beschriebenen Bauelemente enthalten ein Formmaterial, das mindestens Teile der Halbleiterchips bedeckt. Das Formmaterial kann ein beliebiges angemessenes duroplastisches, thermoplastisches, Laminat-(Prepreg-) oder wärmehärtendes Material sein und kann isolierende Füllmaterialien und/oder in Spezialfällen elektrisch leitende Füllstoffe enthalten. Verschiedene Techniken können verwendet werden, um die Halbleiterchips mit dem Formmaterial zu bedecken, beispielsweise Formpressen, Laminierung oder Spritzgießen.
Die 1A bis 1F veranschaulichen schematisch ein Verfahren zur Herstellung von Bauelementen 100. Zuerst wird ein Array (Anordnung) aus ersten Halbleiterchips bereitgestellt. In 1A sind erste Halbleiterchips 1 und 2 des Arrays aus den ersten Halbleiterchips dargestellt. Das Array kann weitere erste Halbleiterchips enthalten. Die Halbleiterchips 1 und 2 werden mit einem Formmaterial 3 bedeckt (siehe 1B). Dann wird ein Array aus zweiten Halbleiterchips über den Halbleiterchips 1 und 2 platziert. 1C veranschaulicht zwei Halbleiterchips 4 und 5 des Arrays aus den zweiten Halbleiterchips. Das Array aus den zweiten Halbleiterchips kann weitere zweite Halbleiterchips enthalten. Die Halbleiterchips 4 und 5 können ebenfalls mit einem Formmaterial 6 bedeckt werden (siehe 1D). Das Formmaterial 6 wird dann teilweise entfernt, beispielsweise durch Schleifen, bis die Dicken der Halbleiterchips 4 und 5 reduziert sind (siehe 1E). Die Halbleiterchips 1 und 2 werden dann vereinzelt, indem die Formmaterialien 3 und 6 unterteilt werden (siehe 1F).
Querschnitte der durch das oben beschriebene Verfahren erhaltenen Bauelemente 100 sind in 1F dargestellt. Das Bauelement 100 enthält eine erste Schicht 7 aus Formmaterial, das den Halbleiterchip 1 hält, und eine zweite Schicht 8 aus Formmaterial, das den Halb leiterchip 4 hält. Die obere Oberfläche der zweiten Schicht 8 aus Formmaterial ist bündig mit der oberen Oberfläche des Halbleiterchips 4. Somit bilden diese Oberflächen eine gemeinsame Ebene. Diese Ebene kann von einer mathematischen Ebene differieren und kann einige Mikroprozesse im Bereich bis zu 10 μm aufweisen und kann verzogen sein. Die Dicke des Halbleiterchips 4, die in 1F durch d₁ bezeichnet ist, kann beispielsweise kleiner als 200 µm und insbesondere kleiner als 150 µm sein.
2A bis 2N veranschaulichen schematisch ein Verfahren zur Herstellung von Bauelementen 200, von denen Querschnitte in 2N dargestellt sind. Das in 2A bis 2N dargestellte Verfahren ist eine Entwicklung des in 1A bis 1F dargestellten Verfahrens. Die Einzelheiten des Herstellungsverfahrens, die unten beschrieben sind, können deshalb gleichermaßen auf das Verfahren der 1A bis 1F angewendet werden.
Wie in 2A dargestellt, werden die Halbleiterchips 1 und 2 sowie mögliche weitere Halbleiterchips über einem Träger 10 platziert. Der Träger 10 kann eine Platte sein, die aus einem starren Material hergestellt ist, beispielsweise einem Metall wie etwa Nickel, Stahl oder rostfreier Stahl, Laminat, Film oder ein Materialstapel. Der Träger 10 weist eine flache Oberfläche auf, auf der die Halbleiterchips 1 und 2 platziert werden. Die Gestalt des Trägers 10 ist nicht auf irgendeine geometrische Form beschränkt, beispielsweise kann der Träger 10 rund oder quadratisch sein. Weiterhin kann der Träger 10 eine beliebige Größe aufweisen und ein beliebiges geeignetes Array aus ersten Halbleiterchips kann auf dem Träger 10 platziert sein (nur zwei der ersten Halbleiterchips sind in 2A dargestellt).
Die Halbleiterchips 1 und 2 sowie alle anderen hierin beschriebenen Halbleiterchips können auf einem aus Halbleitermaterial hergestellten Wafer hergestellt wor den sein. Nach dem Zerlegen des Wafers und dadurch Trennen der individuellen Halbleiterchips 1 und 2 werden die Halbleiterchips 1 und 2 mit einer größeren Beabstandung, als sie in dem Waferverbund waren, auf den Träger 10 umplatziert. Die Halbleiterchips 1 und 2 können auf dem gleichen Wafer hergestellt worden sein, können aber auf verschiedenen Wafern hergestellt worden sein. Weiterhin können die Halbleiterchips 1 und 2 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten darstellen. Die Halbleiterchips 1 und 2 weisen aktive Hauptoberflächen 11 bzw. 12 auf und können über dem Träger 10. angeordnet sein, wobei ihre aktiven Hauptoberflächen 11 und 12 dem Träger 10 zugewandt sind.
Bevor die Halbleiterchips 1 und 2 über dem Träger 10 platziert werden, kann ein Klebeband 13, beispielsweise ein doppelseitiges Klebeband, auf den Träger 10 laminiert werden. Die Halbleiterchips 1 und 2 können auf dem Klebeband 13 fixiert werden. Zum Anbringen der Halbleiterchips 1 und 2 an dem Träger 10 können andere Arten von Befestigungsmaterialien verwendet werden.
Nachdem die Halbleiterchips 1 und 2 auf dem Träger 10 montiert worden sind, werden sie beispielsweise durch Ausformen (Molden) unter Verwendung eines duoplastischen oder wärmehärtenden Formmaterials 3 gekapselt, wodurch die erste Schicht 7 aus Formmaterial gebildet wird (siehe 2B). Die Spalten zwischen den Halbleiterchips 1 und 2 werden ebenfalls mit dem Formmaterial 3 gefüllt. Das Formmaterial 3 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Teilchen aus Glas (SiO₂) besteht, oder andere elektrisch isolierende Mineralfüllmaterialien wie Al₂O₃ oder organische Füllmaterialien. In speziellen Fällen kann das Füllmaterial aus elektrisch leitenden Teilchen bestehen, was weiter unten beschrieben ist. Die Dicke d₂ der ersten Schicht 7 aus Formmate rial kann im Bereich von 300 bis 1500 µm und bei einer Ausführungsform im Bereich von 400 bis 600 µm liegen. Die Dicke d₂ kann auch von der Dicke der Halbleiterchips 1 und 2 abhängen. Das die oberen Oberflächen der Halbleiterchips 1 und 2 bedeckende Formmaterial 3 kann eine Dicke d₃ größer als 100 µm aufweisen.
Wie in 2C dargestellt, können Durchgangslöcher 4 in der ersten Schicht 7 aus Formmaterial ausgebildet sein. Die Durchgangslöcher 14 können von der oberen Oberfläche der ersten Schicht 7 aus Formmaterial hinunter zu der Oberfläche des Trägers 10 reichen. Somit können die Durchgangslöcher 14 durch das Klebeband 13 verlaufen. Die Durchgangslöcher 14 können unter Verwendung eines Laserstrahls, eines Ätzverfahrens oder irgendeines anderen angemessenen Verfahrens gebohrt werden. Andere Ausführungsformen zu den Durchgangslöchern 14 werden weiter unten angegeben. Das Seitenverhältnis (Aspektverhältnis) der Durchgangslöcher 14, das das Verhältnis ihrer Breiten zu ihren Längen ist, kann im Bereich von 1:1 zu 1:10 und bei einer Ausführungsform von 1:2 bis 1:3 liegen. Die Breiten der Durchgangslöcher 14 können im Bereich von 50 bis 200 µm liegen. Die Durchgangslöcher 14 können voneinander im Bereich von 100 bis 600 µm beabstandet sein, doch sind auch andere Beabstandungen möglich.
Die mit der ersten Schicht 7 aus Formmaterial bedeckten Halbleiterchips 1 und 2 werden von dem Träger 10 gelöst und das Klebeband 13 wird von den Halbleiterchips 1 und 2 sowie von der ersten Schicht 7 aus Formmaterial abgezogen (siehe 2D). Das Klebeband 13 kann Wärmetrenneigenschaften aufweisen, die das Entfernen des Klebebandes 13 während einer Wärmebehandlung gestatten. Das Entfernen des Klebebandes 13 von dem Träger 10 erfolgt bei einer angemessenen Temperatur, die von den Wärmetrenneigenschaften des Klebebandes 13 abhängt und üblicherweise über 150°C liegt.
Vor oder nach dem Trennen der ersten Schicht 7 aus Formmaterial von dem Träger 10 und dem Klebeband 13 können die Durchgangslöcher 14 mit einem elektrisch leitenden Material gefüllt werden, bei dem es sich um ein Metall wie etwa Kupfer, Aluminium oder Gold oder eine Metalllegierung wie etwa SnAg, SnAu oder ein beliebiges Lötmaterial oder eine beliebige elektrisch leitende Paste handeln kann. Das elektrisch leitende Material bildet Durchverbindungen 15 in der ersten Schicht 7 aus Formmaterial (siehe 2E). Ein Verfahren für die Herstellung der Durchverbindungen 15 sieht vor, dass die Durchgangslöcher 14 nicht vollständig mit einem elektrisch leitenden Material gefüllt werden, sondern nur die Wände der Durchgangslöcher 14 mit einem elektrisch leitenden Material beschichtet werden. Beispielsweise werden eine Keimschicht wie etwa eine Palladiumschicht oder Metallkomplexe zuerst auf den Oberflächen der Durchgangslöcher 14 abgeschieden. Dann kann eine Schicht aus Kupfer stromlos auf der Keimschicht abgeschieden werden. Diese Kupferschicht kann eine Dicke von unter 1 µm aufweisen. Danach wird eine andere Schicht aus Kupfer galvanisch abgeschieden, die eine Dicke von mehr als 5 µm aufweisen kann. Die stromlose Kupferabscheidung kann auch entfallen. Bei einer anderen Ausführungsform kann das elektrisch leitende Material auf die Oberflächen der Durchgangslöcher 14 gesputtert werden. Beispielsweise werden zuerst eine Schicht aus Titan mit einer Dicke von beispielsweise etwa 50 nm und danach eine Schicht aus Kupfer mit einer Dicke von beispielsweise etwa 200 nm gesputtert. Die Kupferschicht kann dann als Keimschicht verwendet werden, um eine weitere Kupferschicht mit einer Dicke von beispielsweise mehr als 5 µm galvanisch abzuscheiden.
Es kann vorgesehen sein, dass ein elektrisch isolierendes Material wie etwa Epoxid in die mit den elektrisch leitenden Schichten beschichteten Durchgangslöcher 14 gefüllt wird. Das elektrisch isolierende Material kann die elektrisch leitenden Schichten vor Korrosion schützen.
Nach der Trennung des Trägers 10 und des Klebebandes 13 bilden die aktiven Hauptoberflächen 11 und 12 der Halbleiterchips 1 und 2 sowie die untere Oberfläche der ersten Schicht 7 aus Formmaterial eine gemeinsame planare Oberfläche. Wie in 2E dargestellt, wird eine Umverteilungsschicht (Umverdrahtungsschicht) 16 auf diese Oberfläche aufgebracht.
Um die Struktur und die Funktion der Umverteilungsschicht 16 zu veranschaulichen, ist ein Teil der Umverteilungsschicht 16 in 2E vergrößert. Bei der vorliegenden Ausführungsform enthält die Umverteilungsschicht 16 drei dielektrische Schichten 17, 18 und 19 sowie zwei elektrisch leitende Schichten in Form von Verdrahtungsschichten 20 und 21. Die dielektrische Schicht 17 wird auf der durch die Hauptoberflächen 11 und 12 der Halbleiterchips 1 und 2 und die erste Schicht 7 aus Formmaterial ausgebildeten planaren Oberfläche abgeschieden. Die Verdrahtungsschicht 20 wird auf der dielektrischen Schicht 17 aufgebracht, wobei ein elektrischer Kontakt zwischen einem Kontaktpad 22, das in der aktiven Hauptoberfläche 11 eingebettet ist, und der Verdrahtungsschicht 20 bei einem Punkt und ein weiterer elektrischer Kontakt zwischen der Durchverbindung 15 und der Verdrahtungsschicht 20 bei einem anderen Punkt hergestellt wird. Die dielektrische Schicht 17 besitzt Öffnungen, um diese Kontakte herzustellen.
Die dielektrische Schicht 18, die Verdrahtungsschicht 21 und die dielektrische Schicht 19 werden danach auf die dielektrische Schicht 17 und die Verdrahtungsschicht 20 aufgebracht. Die dielektrischen Schichten 17 und 18 weisen Öffnungen auf, um das Herstellen eines elektrischen Kontaktes zwischen einem in der aktiven Hauptoberfläche 11 eingebetteten Kontaktpad 23 und der Verdrahtungsschicht 21 zu gestatten. Die dielektrische Schicht 21 ist in Bereichen geöffnet, wo Kontaktpads 24 angeordnet sind. Die Kontaktpads 24 können verwendet werden, um die Halbleiterchips 1 und 2 elektrisch an andere Komponenten innerhalb oder außerhalb der Bauelemente 200 zu koppeln. Es ist auch möglich, gegebenenfalls statt zwei Verdrahtungsschichten nur eine Verdrahtungsschicht oder mehr als zwei Verdrahtungsschichten zu verwenden. Die hierin beschriebenen Strukturen der anderen Umverteilungsschichten können der Struktur der Umverteilungsschicht 16 ähnlich sein.
Die dielektrischen Schichten 17 bis 19 können auf unterschiedliche Weisen hergestellt werden. Beispielsweise können die dielektrischen Schichten 17 bis 19 aus einer Gasphase oder einer Lösung abgeschieden werden oder können auf die Halbleiterchips 1 und 2 laminiert werden. Weiterhin können Dünnfilmtechnologieverfahren für das Aufbringen der dielektrischen Schichten 17 bis 19 verwendet werden. Jede der dielektrischen Schichten 17 bis 19 kann bis zu 10 µm dick sein. Um elektrische Kontakte mit den Verdrahtungsschichten 20 und 21 herzustellen, können die dielektrischen Schichten 17 bis 19 beispielsweise durch Verwendung photolithographischer Verfahren und/oder Ätzverfahren geöffnet werden. Die Verdrahtungsschichten 20 und 21 können beispielsweise unter Verwendung einer Metallisierung gefolgt von einer Strukturierung der Metallisierungsschicht zum Ausbilden der Leiterbahnen der Verdrahtungsschichten hergestellt werden.
Die Verdrahtungsschichten 20 und 21 können auch galvanisch hergestellt werden. Dazu wird üblicherweise zuerst eine Keimschicht, beispielsweise eine Palladiumschicht, abgeschieden, was stromlos oder durch Verwendung einer Tintenstrahldrucktechnik durchgeführt werden kann. Die Keimschicht kann dann als eine Elektrode für die galvanische Abscheidung einer weiteren elektrisch leitenden Schicht verwendet werden. Weiterhin können die Verdrahtungsschicht 20 und die elektrisch leitenden Schichten, die die Oberflächen der Durchgangslöcher 14 beschichten, gleichzeitig hergestellt werden.
Eine weitere Technik, die verwendet werden kann, um die Verdrahtungsschichten 20 und 21 herzustellen, ist die Laserdirektstrukturierung. Im Fall der Laserdirektstrukturierung wird eine elektrisch isolierende Polymerfolie auf der ersten Schicht 7 aus Formmaterial und den aktiven Hauptoberflächen 11 und 12 platziert. Die Schaltungsdefinition erfolgt durch Verwendung eines Laserstrahls, der spezielle Additive in der Polymerfolie aktiviert, um eine nachfolgende selektive Abscheidung zu gestatten. Eine weitere Möglichkeit ist eine Umverteilungsschichtverarbeitung, wie sie für „Fan-in-Wafer-Level-Packages" (hereinragendes Waferebenengehäuse) verwendet wird.
Die erste Schicht 7 aus Formmaterial gestattet, dass sich die Umverteilungsschicht 16 über die Halbleiterchips 1 und 2 hinaus erstreckt. Die Kontaktpads 24 brauchen deshalb nicht in dem Bereich der Halbleiterchips 1 und 2 angeordnet zu sein, sondern können über einen größeren Bereich verteilt sein. Der vergrößerte Bereich, der für die Anordnung der Kontaktpads 24 infolge der ersten Schicht 7 aus Formmaterial zu Verfügung steht, bedeutet, dass die Kontaktpads 24 nicht nur in einem großen Abstand voneinander angeordnet werden können, sondern dass die maximale Anzahl an Kontaktpads 24, die dort angeordnet werden kann, gleichermaßen im Vergleich zu der Situation heraufgesetzt ist, wenn alle Kontaktpads 24 innerhalb des Bereichs der aktiven Hauptoberflächen 11 und 12 der Halbleiterchips 1 und 2 angeordnet sind.
Die Durchverbindungen 15 gestatten, dass die Umverteilungsschicht 16 elektrisch von der gegenüberliegenden Seite der ersten Schicht 7 aus Formmaterial kontaktiert wird. Die Durchverbindungen 15, die auch als Durchkontakte bezeichnet werden, können auch dadurch herge stellt werden, dass elektrisch leitende Strukturen auf dem Träger 10 platziert und diese Strukturen mit dem Formmaterial 3 zu der gleichen Zeit bedeckt werden, wenn die Halbleiterchips 1 und 2 mit dem Formmaterial 3 bedeckt werden. Wenn diese Strukturen elektrisch isolierende Seitenwände aufweisen, kann eine Formmasse mit einem elektrisch leitenden Füllstoff verwendet werden. Weiterhin können Strukturen, die aus Materialien hergestellt sind, die durch Wasser oder andere Lösungsmittel gelöst werden können, in die erste Schicht 7 aus Formmaterial integriert werden. Diese Strukturen können danach aufgelöst werden, wodurch die Durchgangslöcher 14 hergestellt werden, in denen die Durchverbindungen 15 dann ausgebildet werden können. Weiterhin können die Durchgangslöcher 14 und die Durchverbindungen 15 nach dem Trennen der ersten Schicht 7 aus Formmaterial von dem Träger 10 und vor oder nach dem Aufbringen der Umverteilungsschicht 16 hergestellt werden.
Nach der Herstellung der Umverteilungsschicht 16 können die Halbleiterchips 4 und 5 mit ihren der Umverteilungsschicht 16 zugewandten aktiven Hauptoberflächen 25 und 26 auf der Umverteilungsschicht 16 platziert werden (siehe 2F). Die Halbleiterchips 4 und 5 können durch Lötabscheidungen 27, beispielsweise Mikrokugeln mit einem Durchmesser im Bereich zwischen 30 und 80 µm, elektrisch mit den Kontaktpads 24 der Umverteilungsschicht 16 verbunden werden. Die Lötabscheidungen 27 stellen elektrische Verbindungen zwischen den oberen Halbleiterchips 4 und 5 und den unteren Halbleiterchips 1 und 2 her. Das Lötmaterial kann aus Metalllegierungen ausgebildet sein, die beispielsweise aus den folgenden Materialien bestehen: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi. Anstatt der Lötabscheidungen 27 können andere Verbindungstechniken verwendet werden, wie etwa beispielsweise Diffusionslöten oder Klebebonden durch Verwenden eines elektrisch leitenden Klebers.
Die Halbleiterchips 4 und 5 werden dann mit dem Formmaterial 6 bedeckt (siehe 2G), wodurch die zweite Schicht 8 aus Formmaterial entsteht. Das Formmaterial 6 kann identisch mit dem zum Herstellen der ersten Schicht 7 aus Formmaterial verwendeten Formmaterial 3 sein. Die Dicke d₄ der zweiten Schicht 8 aus Formmaterial kann im Bereich von 200 bis 1000 µm und bei einer Ausführungsform im Bereich von 400 bis 600 µm liegen. Das die Oberseite der Halbleiterchips 4 und 5 bedeckende Formmaterial 6 kann eine Dicke d₅ größer als 100 µm aufweisen.
Die zweite Schicht 8 aus Formmaterial wird dann gedünnt (siehe 2H). Schleifmaschinen können verwendet werden, die den Maschinen ähnlich oder identisch sind, die für das Halbleiterwaferschleifen verwendet werden. Bei einer Ausführungsform kann über Ätzen die Dicke der zweiten Schicht 8 aus Formmaterial reduziert werden. In diesem Fall sollte ein Ätzmaterial verwendet werden, das das Formmaterial 6 und die Halbleiterchips 4 und 5 mit der gleichen Ätzrate ätzt.
Das Dünnen wird durchgeführt, bis die Dicken der Halbleiterchips 4 und 5 ebenfalls reduziert werden. Nach dem Schleifen kann ein Schadensätzprozess durchgeführt werden, um durch Schleifen verursachte Übergangs- und Risszonen zu beseitigen. Am Ende kann die zweite Schicht 8 aus Formmaterial eine Dicke d₆ von weniger als 200 µm oder weniger als 100 µm aufweisen. Die Dicke der zweiten Schicht 8 aus Formmaterial mit den Halbleiterchips 4 und 5 ist nach dem Dünnen in der Regel nicht kleiner als 50 µm, kann aber auch kleiner sein als dies. Infolge des Dünnens ist die von der Umverteilungsschicht 16 weggewandte Oberfläche der zweiten Schicht 8 aus Formmaterial bündig mit den oberen Oberflächen der Halbleiterchips 4 und 5. Der Ausdruck „bündig" ist hier nicht mathematisch zu verstehen und kann Mikroprozesse im Bereich von bis zu 10 µm beinhalten. Somit bilden die oberen Oberflächen der zweiten Schicht 8 aus Formmaterial und die Halbleiterchips 4 und 5 eine gemeinsame planare Oberfläche, wie zuvor beschrieben.
Wie in 2I dargestellt, können die Durchverbindungen 28 in der zweiten Schicht 8 aus Formmaterial hergestellt werden und kann eine Umverteilungsschicht 29 auf der zweiten Schicht 8 des Formmaterials ausgebildet werden. Die Durchverbindungen 28 und die Umverteilungsschichten 29 können die gleichen oder ähnliche Merkmale aufweisen und können auf die gleiche oder eine ähnliche Weise wie die in der ersten Schicht 7 aus Formmaterial bzw. der Umverteilungsschicht 16 ausgebildeten Durchverbindungen 15 hergestellt werden.
Danach können weitere Schichten, die Halbleiterchips, Formmaterial, Durchverbindungen und Umverteilungsschichten enthalten, auf der Umverteilungsschicht 29 gestapelt werden. In 2J ist eine derartige zusätzliche Schicht 30 dargestellt. Im Fall der Schicht 30 sind das Formmaterial und die Halbleiterchips auf eine Weise wie in 2H dargestellt gedünnt worden. Es ist anzumerken, dass die Halbleiterchips in der Schicht 30 total unterschiedliche Funktionen als die Halbleiterchips 1 und 2 aufweisen können und die Durchverbindungen der Schicht 30 nicht notwendigerweise direkt über den in der zweiten Schicht 8 aus Formmaterial angeordneten Durchverbindungen angeordnet sein müssen. Die Durchverbindungen der Schicht 30 können auch von den Durchverbindungen der darunter liegenden Schicht weg verschoben sein. Dies gilt auch für die Durchverbindungen aller anderer hierin beschriebenen Schichten. Weiterhin kann die Umverteilungsschicht der Schicht 30 eine ganz andere Wegeführung als die Umverteilungsschichten 16 und 29 aufweisen.
2K veranschaulicht eine weitere Schicht 31, die auf der Schicht 30 gestapelt worden ist. Im Fall der Schicht 31 wurde das Formmaterial nicht gedünnt. Die Schicht 31 ist die obere Schicht der Bauelemente 200. In 2K enthält die Schicht 31 eine Umverteilungsschicht 32, die zum Stapeln anderer Bauelemente auf den Bauelementen 200 verwendet und/oder für eine Baustein-auf-Baustein-Baugruppe vorbereitet werden kann. Wenn ein derartiges Stapeln nicht erwünscht ist, kann die Umverteilungsschicht 32 auch entfallen. Weiterhin können auch das Formmaterial und die Halbleiterchips der Schicht 31 gedünnt werden.
Wie in 2L dargestellt, können auch die erste Schicht 7 aus Formmaterial und die Halbleiterchips 1 und 2 beispielsweise durch Schleifen gedünnt werden. Nach dem Schleifen und der Schadensätzung kann die erste Schicht 7 aus Formmaterial eine Dicke d₇ im Bereich zwischen 50 und 200 µm aufweisen, kann aber auch kleiner sein als dies.
Danach können eine weitere Umverteilungsschicht 33 an der gemeinsamen durch das Dünnen ausgebildeten planaren Oberfläche der ersten Schicht 7 aus Formmaterial und der Halbleiterchips 1 und 2 angebracht werden (siehe 2M). Bei dieser Anordnung können die Durchverbindungen nach dem Dünnen und vor dem Aufbringen der Umverteilungsschicht 33 hergestellt werden. Zudem können Lötabscheidungen 34 auf den Kontaktpads der Umverteilungsschicht 33 platziert werden. Die Lötabscheidungen 34 können durch „Kugelplatzierung" auf der Umverteilungsschicht 33 aufgebracht werden, bei der vorgeformte Kugeln 34, die aus Lötmaterial bestehen, auf den äußeren Kontaktpads aufgebracht werden. Als Alternative zu der „Kugelplatzierung" können die Lötabscheidungen 34 beispielsweise durch Schablonendruck mit einer Lötpaste aufgebracht werden, worauf ein Wärmebehandlungsprozess folgt. Die Lötabscheidungen 34 können verwendet werden, um die Bauelemente 200 elektrisch an andere Komponenten zu koppeln, beispielsweise eine PCB (Printed Circuit Board – gedruckte Leiterplatte).
Wie in 2N dargestellt, werden die Bauelemente 200 voneinander getrennt durch die Trennung der Formmaterialschichten und der Umverteilungsschichten beispielsweise durch Sägen oder einen Laserstrahl.
Für einen Fachmann ist es klar, dass die in 2N dargestellten gestapelten Bauelemente 200 nur ein Ausführungsbeispiel sein sollen und viele Variationen möglich sind. Beispielsweise können Halbleiterchips oder passive Elemente unterschiedlicher Arten in dem gleichen Bauelement 200 enthalten sein. Die Halbleiterchips und passiven Elemente können hinsichtlich Funktion, Größe, Herstellungstechnologie usw. differieren. Weiterhin kann jede Schicht ganz unterschiedliche Funktionen darstellen, und die Durchverbindungen einer Schicht brauchen nicht in einer Linie mit den Durchverbindungen der benachbarten Schichten zu liegen. Zudem reicht die Anzahl der Schichten innerhalb der Bauelemente 200 von 2 bis einer unbegrenzten Anzahl.
Während der Produktion kann vorgesehen sein, dass die Schichten mit den Halbleiterchips getestet werden, bevor die nächste Schicht aus Halbleiterchips auf einer Schicht gestapelt wird. Wenn sich herausstellt, dass eine oder mehrere (oder zu viele) Komponenten einer Schicht inoperativ sind, kann die ganze Schicht (beispielsweise Schicht 30) abgeschliffen und durch eine neue ersetzt werden. Wenn sich weiterhin herausstellt, dass ein Halbleiterchip fehlerhaft ist, kann ein anderer Halbleiterchip mit der gleichen Funktion über dem fehlerhaften Chip aufgebracht werden, um den fehlerhaften Halbleiterchip zu ersetzen.
Bei einer Ausführungsform werden möglicherweise keine weiteren Halbleiterchips über einem fehlerhaften Halbleiterchip platziert und das den fehlerhaften Chip enthaltende Bauelement kann verworfen werden.
Das in 2A bis 2N dargestellte Herstellungsverfahren kann einerseits sicherstellen, dass das Formmaterial während der Produktion robust genug ist, um ein Biegen oder Brechen des Formmaterials zu verhindern. Im Fall der ersten Schicht 7 aus Formmaterial kann diese Schicht mit einer ausreichenden Dicke hergestellt werden. Wenn später andere Schichten aus Formmaterial auf der ersten Schicht 7 aus Formmaterial gestapelt werden, stellen diese Schichten die Robustheit der gestapelten Schichten sicher, so dass es möglich ist, die Dicke der ersten Schicht 7 aus Formmaterial zu reduzieren. Andererseits führt das Dünnen des Formmaterials und der Halbleiterchips zu einer reduzierten Gesamtdicke der Bauelemente 200. Dies ermöglicht die Verwendung der Bauelemente 200 für Anwendungen, wo reduzierte Abmessungen erforderlich sind.
Die 3A bis 3N veranschaulichen schematisch ein Verfahren für die Produktion von Bauelementen 300, von denen Querschnitte in 3N dargestellt sind. Das in 3A bis 3N dargestellte Verfahren ist eine Entwicklung des in 2A bis 2N dargestellten Verfahrens. Die in 3A bis 3E dargestellten Herstellungsprozesse sind im Prinzip den in 2A bis 2E dargestellten Herstellungsprozessen identisch oder ähnlich. Deshalb werden gleiche Bezugszahlen verwendet, um auf gleiche Elemente in den 2A bis 2E und 3A bis 3E Bezug zu nehmen.
Bei dem in 3F dargestellten Herstellungsprozess differiert das Herstellungsverfahren von 3 von dem Herstellungsverfahren von 2. Gemäß 3F wird eine Umverteilungsschicht 35 über der Oberfläche der ersten Schicht 7 aus Formmaterial gegenüber der Oberfläche, wo die Umverteilungsschicht 16 angeordnet ist, platziert.
Nach der Herstellung der Umverteilungsschicht 35 können die Halbleiterchips 4 und 5 mit ihren aktiven Haupt oberflächen 25 und 26 der Umverteilungsschicht 35 zugewandt auf der Umverteilungsschicht 35 montiert werden (siehe 3G).
Die Herstellung der zweiten Schicht 8 aus Formmaterial (siehe 3H), das Dünnen der zweiten Schicht 8 aus Formmaterial und der Halbleiterchips 4 und 5 (siehe 3I), die Ausbildung der Durchverbindungen 28 und der Umverteilungsschicht 29 (siehe 3J), das Stapeln der Schichten 30 und 31 (siehe 3K und 3L), die Platzierung der Lötabscheidungen (siehe 3M) sowie die Unterteilung des Formmaterials und der Umverteilungsschichten (siehe 3N) entsprechen der Herstellung der Bauelemente 200, die in 2G bis 2K, 2M und 2N dargestellt ist.
Im Fall des Bauelements 300 wird die erste Schicht 7 aus Formmaterial möglicherweise nicht gedünnt. Wenn jedoch die erste Schicht 7 aus Formmaterial gedünnt wird, wird dies durchgeführt, bevor die Umverteilungsschicht 35 an der ersten Schicht 7 aus Formmaterial angebracht wird (siehe 3F). Wenn die Umverteilungsschicht 35 an der ersten Schicht 7 aus Formmaterial angebracht wird, kann die erste Schicht 7 aus Formmaterial eine Dicke im Bereich von 300 bis 1000 µm aufweisen.
Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin soll das Ausmaß, in dem die Ausdrücke „enthalten", „haben", „mit" oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solcher Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen" einschließend sein. Die Ausdrü cke „gekoppelt" und „verbunden" können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft" lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.
Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims

Verfahren, umfassend: Bereitstellen eines Arrays aus ersten Halbleiterchips; Bedecken des Arrays der ersten Halbleiterchips mit einem Formmaterial; Platzieren eines Arrays aus zweiten Halbleiterchips über dem Array aus den ersten Halbleiterchips; Reduzieren der Dicken der zweiten Halbleiterchips; und Vereinzeln des Arrays aus den ersten Halbleiterchips durch Unterteilen des Formmaterials.
Verfahren nach Anspruch 1, umfassend das Bedecken des Arrays der zweiten Halbleiterchips mit dem Formmaterial, bevor die Dicken der zweiten Halbleiterchips reduziert werden.
Verfahren nach Anspruch 1, umfassend das Plazieren eines Arrays aus dritten Halbleiterchips und weitere Arrays aus weiteren Halbleiterchips sequentiell über dem Array aus den zweiten Halbleiterchips.
Verfahren nach Anspruch 3, umfassend das Reduzieren der Dicken der dritten Halbleiterchips.
Verfahren nach Anspruch 1, umfassend das Platzieren des Arrays aus den ersten Halbleiterchips über einem Träger, bevor das Array aus den ersten Halbleiterchips mit dem Formmaterial bedeckt wird.
Verfahren nach Anspruch 5, umfassend das Entfernen des Trägers nach dem Bedecken des Arrays aus den ersten Halbleiterchips mit dem Formmaterial.
Verfahren nach Anspruch 1, umfassend das Ausbilden einer Durchverbindung in dem das Array aus den ersten Halbleiterchips bedeckenden Formmaterial.
Verfahren nach Anspruch 1, wobei eine erste Oberfläche des Formmaterials und eine erste Oberfläche der ersten Halbleiterchips eine erste planare Oberfläche bilden und eine erste elektrisch leitende Schicht auf der ersten planaren Oberfläche aufgebracht wird.
Verfahren nach Anspruch 8, umfassend das Aufbringen einer zweiten elektrisch leitenden Schicht auf einer zweiten Oberfläche des Formmaterials, die der ersten Oberfläche des Formmaterials gegenüber liegt.
Verfahren nach Anspruch 9, wobei die Durchverbindung die erste elektrisch leitende Schicht elektrisch mit der zweiten elektrisch leitenden Schicht verbindet.
Verfahren nach Anspruch 1, wobei die aktiven Hauptoberflächen der zweiten Halbleiterchips zu aktiven Hauptoberflächen der ersten Halbleiterchips gewandt sind, wenn das Array aus den zweiten Halbleiterchips über dem Array der ersten Halbleiterchips platziert wird.
Verfahren nach Anspruch 1, umfassend das Reduzieren der Dicken der ersten Halbleiterchips.
Verfahren nach Anspruch 1, umfassend das Testen von Halbleiterchips eines Arrays, bevor ein weiteres Array aus Halbleiterchips über den getesteten Halbleiterchips platziert wird.
Verfahren nach Anspruch 13, wobei, wenn einer der getesteten Halbleiterchips fehlerhaft ist, einer der über den getesteten Halbleiterchips platzierten Halbleiterchips identisch mit dem fehlerhaften Halbleiterchip ist.
Verfahren nach Anspruch 13, wobei, wenn einer der getesteten Halbleiterchips fehlerhaft ist, kein weiterer Halbleiterchip über dem fehlerhaften Halbleiterchip platziert wird.
Bauelement, umfassend: einen ersten Halbleiterchip; eine erste Schicht aus Formmaterial, die den ersten Halbleiterchip hält; einen über der ersten Schicht aus Formmaterial aufgebrachten zweiten Halbleiterchip; und eine zweite Schicht aus Formmaterial, die den zweiten Halbleiterchip hält, wobei eine erste Hauptoberfläche des zweiten Halbleiterchips, die von dem ersten Halbleiterchip weggewandt ist, bündig mit einer ersten Oberfläche der zweiten Schicht aus Formmaterial ist.
Bauelement nach Anspruch 16, wobei eine erste Hauptoberfläche des ersten Halbleiterchips mit einer ersten Oberfläche der ersten Schicht aus Formmaterial bündig ist.
Bauelement nach Anspruch 17, wobei eine erste elektrisch leitende Schicht auf der ersten Hauptoberfläche des ersten Halbleiterchips und der ersten Oberfläche der ersten Schicht aus Formmaterial aufgebracht ist.
Bauelement nach Anspruch 18, wobei die erste elektrisch leitende Schicht zwischen der ersten Schicht aus Formmaterial und der zweiten Schicht aus Formmaterial angeordnet ist.
Bauelement nach Anspruch 18, wobei eine zweite elektrisch leitende Schicht auf einer zweiten Oberfläche der ersten Schicht aus Formmaterial aufgebracht ist.
Bauelement nach Anspruch 20, wobei eine Durchverbindung in der ersten Schicht aus Formmaterial angeordnet ist, die die erste elektrisch leitende Schicht mit der zweiten elektrisch leitenden Schicht verbindet.
Bauelement nach Anspruch 16, wobei der erste Halbleiterchip und/oder der zweite Halbleiterchip eine Dicke von unter 200 µm aufweisen.
Bauelement nach Anspruch 16, weiterhin umfassend einen über dem zweiten Halbleiterchip angebrachten dritten Halbleiterchip und insbesondere einen oder mehrere über dem dritten Halbleiterchip angebrachte weitere Halbleiterchips.
Verfahren, umfassend: Bereitstellen eines ersten Halbleiterchips und eines zweiten Halbleiterchips; Bedecken des ersten Halbleiterchips und des zweiten Halbleiterchips mit einem Formmaterial; Entfernen des Formmaterials, bis die Dicken des ersten und zweiten Halbleiterchips reduziert sind; und Trennen des ersten Halbleiterchips und des zweiten Halbleiterchips durch Unterteilen des Formmaterials.
Verfahren nach Anspruch 24, wobei der erste und zweite Halbleiterchip über einem Träger platziert werden, bevor sie mit dem Formmaterial bedeckt werden, und der Träger nach dem Bedecken des ersten und zweiten Halbleiterchips mit dem Formmaterial entfernt wird.