DE102008024262B4

DE102008024262B4 - Anschlussmultiplexbildung

Info

Publication number: DE102008024262B4
Application number: DE102008024262.4A
Authority: DE
Inventors: Swee Hock Alvin Lim; Balakrishnan Kangol; Sreekumar Padmanabhan; Sachin Mathur
Original assignee: Lantiq Deutschland GmbH
Current assignee: Intel Corp
Priority date: 2007-06-06
Filing date: 2008-05-20
Publication date: 2015-01-15
Anticipated expiration: 2028-05-21
Also published as: US7962670B2; DE102008024262A1; US8086767B2; US20080304351A1; US20110213903A1

Abstract

An Eingangs-Ausgangs-Anschlüsse zum Anschließen externer Bauelemente über einen Eingangs-/Ausgangs-Bus angekoppeltes Halbleiterbauelement, umfassend: einen ersten Kern zum Betreiben einer ersten Funktion, einen zweiten Kern zum Betreiben einer zweiten Funktion, einen Multiplexer zum Setzen der Eingangs-/Ausgangs-Anschlüsse auf die erste Funktion oder die zweite Funktion, eine Arbitrierungseinheit zum Empfangen von Anforderungen von den Kernen zum Benutzen der Eingangs-/Ausgangs-anschlüsse und zum Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für einen ausgewählten Kern, und ein programmierbares Register zum Speichern eines Wertes, der eine durch die Arbitrierungseinheit anzuwendende Verzögerung bei Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für den zweiten Kern anzeigt.

Description

Die Erfindung betrifft Anschlussmultiplexbildung über mehrere E/A-(Eingangs-/Ausgangs-)Anschlüsse.
Anschlussmultiplexbildungsverfahren werden häufig für an externe Vorrichtungen angeschlossene E/A-Busschnittstellen benutzt, da Anschlussressourcen integrierter Schaltungsgehäuse gewöhnlich begrenzt sind. Bei Anschlussmultiplexbildung wird die gemultiplexte Schnittstelle dynamisch unter Kontrolle der Zugangsbedürfnisse des Systems von einer Funktion zu einer anderen Funktion umgeschaltet. Es werden jedoch nicht immer Unterschiede der Zugriffszeit der angeschlossenen externen Vorrichtungen in Betracht gezogen. Dies kann E/A-Buswettbewerb ergeben, wenn die gemultiplexte Schnittstelle von einer externen Vorrichtung zu einer anderen externen Vorrichtung umschaltet.
Buswettbewerb wird manchmal durch Pufferspeicherung der Ausgaben der externen Vorrichtungen entgegengewirkt. Eine weitere Möglichkeit besteht darin, eine oder mehrere der externen Vorrichtungen zu zwingen, mit niedrigerer Frequenz zu laufen. Durch diese Maßnahmen kann jedoch die Gesamtsystemleistung verringert werden.
Die Druckschrift US 2003/0145145 A1 befasst sich mit einem Busarbitrierer zur Verwendung in einem gemeinsam genutzten Bussystem, in dem eine Vielzahl von Busgeräten Zugriff auf den Bus verlangen. Der Busarbitrierer wendet dabei eine konstante Verzögerung bei der Gewährung von Buszugriffen für eines der Vielzahl von Busgeräten an.
Die Druckschrift EP 1 258 809 A2 offenbart eine Vorrichtung zur Erzeugung einer Verzögerung in der Ausgabe von Signalen eines externen Gerätes, welches Zugriff auf ein gemeinsames Bussystem verlangt. In dem externen Gerät befindet sich ein Zähler, welcher nach Ablauf einer in einem Register gespeicherten Verzögerung den Zugriff des externen Gerätes auf das gemeinsam genutzte Bussystem ermöglicht, sofern kein anderes externes Gerät höherer Priorität während der Zeitspanne der Verzögerung Zugriff auf das Bussystem verlangt hat.
US 5,717,872 A offenbart ein zentrales Verarbeitungsmodul mit einer programmierbaren Gitterlogik, die mittels Steuerleitungen mit einem Datenpfadgitter und mit Systembussen verbunden ist. Die programmierbare Gitterlogik umfasst eine Systembusarbiterlogik. Alle Systemmodule müssen die Systembusarbitrierung miteinander teilen, um auf den Systembus zuzugreifen. Wenn beide Busse verfügbar sind, aktiviert die Arbitrierungslogik ein Busgewährsignal auf einer Leitung zurück zum Prozessor. Ab diesem Punkt wird davon ausgegangen, dass das Prozessormodul diesen Systembus gewissermaßen besitzt.
Es ist eine Aufgabe der Erfindung, ein Halbleiterbauelement sowie ein Multiplexverfahren bereitzustellen, welches durch auf eine Busschnittstelle zugreifende Kerne auftretenden Bus-Wettbewerb vermindert oder beseitigt.
Die unabhängigen Ansprüche definieren die Erfindung in verschiedener Hinsicht. Die abhängigen Ansprüche definieren einige Ausführungsformen der Erfindung.
Aspekte der Erfindung werden beispielhaft in der nachfolgenden ausführlichen Beschreibung von Ausführungsformen deutlicher, wenn diese in Verbindung mit den beiliegenden Zeichnungsfiguren gelesen wird, wobei
1 ein schematisches Diagramm eines Anschlussmultiplex-Halbleiterbauelements gemäß einer Ausführungsform darstellt;
2 ein ausführlicheres schematisches Diagramm des in der 1 gezeigten Anschlussmultiplex-Halbleiter-Bauelements darstellt;
3 ein Impulsdiagramm von in 2 gezeigten Signalen darstellt, wenn die Multiplexschnittstelle von einer ersten Funktion zu einer zweiten Funktion umschaltet; und
4 ein Impulsdiagramm von in 2 gezeigten Signalen darstellt, wenn die Multiplexschnittstelle von einer zweiten Funktion zu einer ersten Funktion umschaltet.
Wie aus der Technik bekannt ist verbinden E/A-Busse Kerne eines Halbleiterbauelements mit mehreren externen (d. h. chipexternen) Bauelementen, unter anderem Speicherbauelementen wie beispielsweise Flash-Speicherbauelementen und SDRAM-Bauelementen (Synchronous Dynamic Random Access Memory – Synchroner dynamischer Direktzugriffsspeicher). Im Folgenden wird angenommen, dass ein E/A-Bus mehrere Hauptsteuerungen aufweisen kann, d. h. dass mindestens zwei mit dem E/A-Bus verbundene externe Bauelemente jeweils eine E/A-Busdatenübertragung einleiten können. Bei E/A-Bussen mit mehreren Hauptsteuerungen wird zum Koordinieren des Zugangs zu dem E/A-Bus und zur Steuerung des E/A-Busses eine Arbitrierungseinheit benutzt. Weiterhin kann der E/A-Bus in einer asynchronen Betriebsart angesteuert werden, wenn jede Hauptsteuerung eine unterschiedliche Taktrate an den Bus anlegt.
1 zeigt ein Halbleiterbauelement für Anschlussmultiplex. Das Halbleiterbauelement umfasst einen ersten Kern 1 und einen zweiten Kern 2, die jeweils an einen gemeinsam benutzten E/A-Multiplexer 3 über bidirektionale Datenverbindungen 4 bzw. 5 angekoppelt sind. Die Datenverbindung 4 überträgt dem ersten Kern 1 zugeordnete E/A-Signale und die Datenverbindung 5 überträgt dem zweiten Kern 2 zugeordnete E/A-Signale.
Weiterhin umfasst das Halbleiterbauelement eine Arbitrierungseinheit 6 und ein Steuerregister 7. Das Steuerregister 7 umfasst ein Verzögerungszeit-Speicherfeld 8.
Auf das Verzögerungszeit-Speicherfeld 8 kann von der Arbitrierungseinheit 6 direkt über eine n-Bit-Datenverbindung 9 zugegriffen werden. Im Verzögerungszeit-Speicherfeld 8 ist eine Anzahl von n sogenannten Durchlauf-Steuerbits gespeichert. Wie in 1 dargestellt kann n beispielsweise 2 betragen. In diesem Fall werden im Verzögerungszeit-Speicherfeld 8 zwei Speicherbitzellen aufgenommen, in denen Bitpaare 00, 01, 10 und 11 gespeichert werden können. Neben dem Verzögerungszeit-Speicherfeld 8 kann das Steuerregister 7 zusätzliche Speicherfelder für weitere E/A-Bussteuerbits aufnehmen.
Das Verzögerungszeit-Speicherfeld 8 kann auch in der Arbitrierungseinheit 6 implementiert sein. Weiterhin kann es Teil eines untergeordneten Steuerregisters 7 sein oder nicht. Im Folgenden wird das Verzögerungszeit-Speicherfeld 8 daher im Allgemeinen als Verzögerungsregister 8 bezeichnet.
Das Verzögerungsregister 8 (und möglicherweise auch andere Speicherfelder des Steuerregisters 7) können über die Datenverbindung 11 durch einen Mikroprozessor 10 programmierbar sein, d. h. der Mikroprozessor 10 kann Schreib-/Leseoperationen am Verzögerungsregister 8 durchführen. Der erste Kern 1 kann mit einer Mikroprozessorschnittstelle 15 ausgerüstet sein, um über die Datenverbindung 13 mit dem Mikroprozessor 10 zu kommunizieren.
E/A des gemeinsam benutzten E/A-Multiplexers 3 ist mit chipexternen Anschlüssen 12 verbunden. Die gestrichelte Linie 14 zeigt die Chip-Grenze des Halbleiterbauelements an.
An die Anschlüsse 12 können mindestens zwei (nicht gezeigte) externe Bauelemente angekoppelt sein. Vom ersten Kern 1 wird Logik zum Anschließen an das erste externe Bauelement implementiert. Vom zweiten Kern 2 wird Logik zum Anschließen an das zweite externe Bauelement implementiert.
Der gemeinsam genutzte E/A-Multiplexer 3 ist zum Umschalten der Multiplexschnittstelle auf die entweder vom ersten Kern 1 oder dem zweiten Kern 2 betriebene zutreffende Funktion betreibbar. Von der Arbitrierungseinheit 6 wird die Umschaltoperation des gemeinsam genutzten E/A-Multiplexers 3 gesteuert. Insbesondere ist, wenn der erste Kern 1 die erste Funktion betreibt, das erste (nicht gezeigte) externe Bauelement über Anschlüsse 12 und Datenverbindung 4 an den ersten Kern 1 angekoppelt. Ansonsten ist, wenn der zweite Kern 2 die zweite Funktion betreibt, das zweite (nicht gezeigte) externe Bauelement über Anschlüsse 12 und Datenverbindung 5 an den zweiten Kern 2 angekoppelt. Wie ausführlicher unten erläutert wird, ist die Arbitrierungseinheit 6 weiterhin zum Koordinieren des Betriebs des ersten und zweiten Kerns 1, 2 während An-/Abwahl von externen Bauelementen geeignet.
Der erste Kern 1 kann ein (in der Technik auch als EBU-Kern (External Bus Unit – Externe Buseinheit) bezeichneter) Flash-Kern sein. Ein solcher Flash-Kern unterstützt typischerweise Flash-Schnittstellen sowohl für NOR- als auch NAND-Flash-Speicher. Flash-Speicher sind nichtflüchtige Speicher, die elektrisch gelöscht und neu programmiert werden können. Der zweite Kern 2 kann ein SDRAM-Steuerungskern sein, der eine SDRAM-Schnittstelle für externe SDRAM-Speicherbauelemente unterstützt. Insbesondere kann er ein SDR-SDRAM-Speicherbauelement (Single Data Rate – Einzelne Datenrate) unterstützen. SDR-SDRAM-Speicherbauelemente können einen Befehl annehmen und ein Datenwort pro Taktzyklus übertragen. Jedoch kann der SDRAM-Steuerungskern 2 auch andere SDRAM-Speicherbauelemente unterstützen, zum Beispiel DDR-SDRAM-Speicherbauelemente (Double Data Rate – Doppelte Datenrate) wie beispielsweise DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM usw.
Die nachfolgende beispielhafte ausführliche Beschreibung kann konsequent für einen ersten Kern 1 gelten, der ein externe Flash-Speicherbauelemente unterstützender Flash-Kern ist, und einen zweiten Kern 2, der ein externes SDRAM-Speicherbauelement unterstützender SDRAN-Steuerungskern ist. In diesem Fall wird vom Flash-Kern 1 Logik zum Anschließen an verschiedene Arten von Flash-Speichern implementiert und vom zweiten Kern 2 die Steuerung für einen SDRAM implementiert. Es versteht sich jedoch, dass die Ausführungsformen nicht auf diese Beispiele begrenzt sind und dass der erste und zweite Kern 1, 2 zum Unterstützen von anderen externen Speicherbauelementen als Flash- und/oder SDRAM-Speicherbauelementen konfiguriert sein können.

2 zeigt Signale, die zwischen Funktionsblöcken 1, 2, 3, 6 des Halbleiterbauelements ausgetauscht werden und zum Koordinieren der Operationen davon benutzt werden. Es können folgende Signale benutzt werden: von/zu erstem Kern 1

CR1_D_OUT		– Datenausgabe vom ersten Kern 1
CR1_D_IN		– Dateneingabe in den ersten Kern 1
CR1_ADDR		– Adressenausgabe vom ersten Kern 1
CR1_ADDR_PAD_EN		– Freigabe Adressenkontaktstelle erster Kern, wenn erster Kern 1 ausgewählt ist
CR1_D_PAD_EN		– Freigabe Datenkontaktstelle erster Kern, wenn erster Kern 1 ausgewählt ist.

von/zu zweitem Kern 2

CR2_D_OUT		– Datenausgabe vom zweiten Kern 2
CR2_D_IN		– Dateneingabe in den zweiten Kern 2
CR2_ADDR		– Adressenausgabe von zweitem Kern 2
CR2_ADDR_PAD_EN		– Freigabe Adressenkontaktstelle zweiter Kern, wenn zweiter Kern 2 ausgewählt ist
CR2_D_PAD_EN		– Freigabe Datenkontaktstelle zweiter Kern, wenn zweiter Kern 2 ausgewählt ist.

gemultiplexte Kontaktstellen 12

CR1_CR2_D			– gemultiplexte Daten von entweder erstem Kern 1 oder zweitem Kern 2
CR1_CR2_ADDR			– gemultiplexte Adresse von entweder erstem Kern 1 oder zweitem Kern 2.

Arbitrierungssignale von/zu erstem Kern 1

CR1_REQ		– Anforderung von externem Zugriff vom ersten Kern 1 (0 – erster Kern 1 hat eine externe Zugriffsanforderung gestellt; 1 – keine Anforderung)
CR1_HLDA		Bestätigung vom ersten Kern 1 mit Anzeige des Fortschritts eines externen Zugriffs (0 – kein externer Zugriff im Gang; 1 – externer Zugriff im Gang)
CR1_HLD		Gewährung/Anforderung an ersten Kern 1 mit Anzeige von Buszugriffsgewährung oder zur Freigabe von Bus (0 – Anforderung erster Kern 1 zum Anhalten eines externen Zugriffs; 1 – Gewährung an ersten Kern 1 zum Beginnen eines externen Zugriffs).

Arbitrierungssignale von/zu zweitem Kern 2

CR2_PEND			– Anforderung von externem Zugriff von zweitem Kern 2 (0 – keine Anforderung; 1 – zweiter Kern 2 hat eine externe Zugriffsanforderung gestellt)
CR2_HALTED			– Bestätigung von zweitem Kern 2 mit Anzeige des Fortschritts eines externen Zugriffs (0 – externer Zugriff im Gang; 1 – kein externer Zugriff im Gang, zweiter Kern 2 ist angehalten)
CR2_STOP			– Gewährung/Anforderung an zweiten Kern 2 mit Anzeige von Buszugriffsgewährung oder zur Freigabe von Bus (0 – Gewährung an zweiten Kern 2 zum Beginnen eines externen Zugriffs; 1 – Anforderung zweiter Kern 2 zum Anhalten externen Zugriffs).

Programmierungssignale an Arbitrierungseinheit

CR1_BUS_TA

– Dieses Signal zeigt die Anzahl von für die Busdurchlaufzeit erforderlichen Taktzyklen an.

Steuersignal von Arbitrierungseinheit

CR2_CR1_SEL

– Dieses Signal ist die Ausgabe der Arbitrierungseinheit 6, die zum dynamischen Auswählen des zweiten Kerns 2 und ersten Kerns 1 benutzt wird.

Wie aus 2 ersichtlich, kann die Arbitrierungseinheit 6 zum Erzeugen des Signals CR2_CR1_SEL betrieben werden, das zum Steuern des Multiplexens von Adress- und Datensignalen CR1_CR2_ADDR und CR1_CR2_D des ersten Kerns 1 bzw. des zweiten Kerns 2 benutzt wird. Weiterhin kann die Arbitrierungseinheit 6, in der 2 nicht gezeigt, auf der Basis desselben Signals CR2_CR1_SEL, Daten-/Adresskontaktstellenfreigaben zum Steuern der Datenübertragungsrichtung im Fall einer bidirektionalen Datenkontaktstelle steuern und/oder kann das Sperren von Daten-/Adresskontaktstellen steuern, wenn nur eine geringere Anzahl von Daten- oder Adressanschlüssen benutzt werden müssen.
Als erstes wird die Funktionsweise der Arbitrierungseinheit 6 beschrieben, wenn der erste Kern 1 einen externen Zugriff durchführen muss, während der zweite Kern 2 keinen externen Zugriff durchführt oder keine Anforderung zum Durchführen eines externen Zugriffs gestellt hat. Zum Anfordern des externen Zugriffs wird vom ersten Kern 1 CR1_REQ auf 0 gesetzt. Da der zweite Kern 2 inaktiv ist, wird von der Arbitrierungseinheit 6 dem ersten Kern 1 durch Setzen von CR1_HLD auf 1 Zugriff gewährt. Nun wird vom ersten Kern 1 der Arbitrierungseinheit 6 bestätigt, dass er nunmehr mit externem Zugriff begonnen hat, indem er CR1_HLDA auf 1 setzt. Die Arbitrierungseinheit 6 schaltet CR2_CR1_SEL auf 1 zum Auswählen des ersten Kerns 1. Weiterhin wird CR2_STOP auf 1 gesetzt, um den zweiten Kern 2 darüber zu informieren, dass der erste Kern 1 nunmehr einen externen Zugriff durchführt.
Die mit einer Arbitrierung verbundenen Schritte, wenn der zweite Kern 2 einen externen Zugriff durchführen muss, wenn vom ersten Kern 1 kein externer Zugriff durchgeführt wird und er keine Anforderung zum Durchführen eines externen Zugriffs gestellt hat, sind ähnlich. Vom zweiten Kern 2 wird seine Anforderung durch Setzen von CR2_PEND auf 1 gestellt. Da der erste Kern 1 inaktiv ist, gewährt die Arbitrierungseinheit 6 dem zweiten Kern 2 Zugriff durch Rücksetzen von CR2_STOP auf 0. Der zweite Kern 2 antwortet bei Beginn seines externen Zugriffs mit Setzen von CR2_HALTED auf 0. Die Arbitrierungseinheit 6 schaltet dann CR2_CR1_SEL auf 0 zum Auswählen von Signalen des zweiten Kerns 2. CR1_HLD wird auf 0 rückgesetzt, um den ersten Kern 1 darüber zu informieren, dass der zweite Kern 2 nunmehr einen externen Zugriff durchführt.
Es können verschiedene Prioritätsverfahren implementiert werden, sollten der erste Kern 1 und der zweite Kern 2 gleichzeitig versuchen, einen externen Zugriff einzuleiten. Beispielsweise kann die Arbitrierungseinheit 6 Zugriff auf Grundlage der zuletzt gewährten Hauptsteuerung gewähren (d. h. externes Speicherbauelement). Die zuletzt gewährte Hauptsteuerung kann geringere Priorität erhalten. Wenn beispielsweise der erste Kern 1 einen externen Zugriff zuvor durchgeführt hat, wird ihm geringere Priorität erteilt, wenn der zweite Kern 2 einen externen Zugriff anfordert. Wenn keine andere Hauptsteuerung einen externen Zugriff anfordert, kann die gegenwärtige Hauptsteuerung weiterhin den Zugriff zu den Anschlüssen 12 besitzen. Dies wird mit „last bus parking” (letztes Parken des Busses) bezeichnet. So wird CR2_CR1_SEL typischerweise nur bei Auftreten einer Anforderung einer Hauptsteuerung umgeschaltet. Es stehen jedoch auch andere Möglichkeiten von Prioritätsverfahren zur Verfügung.
Wenn ein externer Zugriff vom ersten Kern 1 zum zweiten Kern 2 umgeschaltet wird, werden langsame und/oder variable Zugriffszeiten des ersten Speicherbauelements berücksichtigt. Insbesondere kann das erste Speicherbauelement eine Sperrzeit aufweisen, die eine Dauer von einem oder mehreren Bustaktzyklen besitzt. Es gibt daher ein Zeitintervall, über das das erste Speicherbauelement den gemeinsam genutzten E/A-Multiplexer 3 selbst nach Abwahl des ersten Speicherbauelements halten (steuern) wird. Dieses Zeitintervall wird auch die Busdurchlaufzeit genannt. Die Busdurchlaufzeit der ersten Speicherbauelemente unterschiedlicher Art kann sich beträchtlich unterscheiden und kann länger als die Busdurchlaufzeit des zweiten Speicherbauelements sein.
Bezugnehmend auf das oben erwähnte Beispiel (erstes Speicherelement ist ein Flash-Speicherbauelement) besitzen einige Flash-Speicherbauelemente eine lange Bus-Tristate-Sperrzeit von einigen ns oder sogar zig ns während andere Flash-Speicherbauelemente kürzere Sperrzeiten aufweisen. Typischerweise ist die Sperrzeit eines SDRAM kürzer als die Sperrzeit eines Flash-Speicherbauelements. So können die Busdurchlaufzeiten unterschiedlicher Flash-Speicherbauelemente beträchtlich variieren und sind typischerweise länger im Vergleich zu der Busdurchlaufzeit von SDRAMs.
Angenommen, dem zweiten Kern 2 wird vor Ablauf der Busdurchlaufzeit (d. h. zu einer Zeit, wenn der gemeinsam genutzte E/A-Bus noch nicht freigegeben ist) Zugang zum gemeinsam genutzten E/A-Multiplexer 3 gewährt, könnte der zweite Kern 2 sofort nach Empfang der Gewährung Daten austreiben und es wird Buswettbewerb auftreten. Herkömmlicherweise ist eine derartige Fehlfunktion häufig durch Verringern der Betriebsfrequenz des zweiten Kerns 2 (und damit der Taktrate des E/A-Busses) vermieden worden, damit sich die dem zweiten Kern 2 zugeordnete Schnittstelle genau wie die dem ersten Kern 1 zugeordnete langsame Schnittstelle verhält. Man beachte, dass es kein externes Wartesignal zum Steuern der Zugriffsdauer des zweiten Kerns 2 gibt.
In den hier beschriebenen Ausführungsformen wird das Verzögerungsregister 8 zum Steuern des Gewährzeitpunktes des zweiten Kerns 2 benutzt. Dahingehend empfängt die Arbitrierungseinheit 6 CR1_BUS_TA über n-Bit-Datenverbindung 9 und liest die im Datenregister 8 gespeicherten Bits. Das Verzögerungsregister 8 ist zum Speichern eines im Wesentlichen der Busdurchlaufzeit gleichen Wertes programmiert. In 1 entsprechen die Bits 00, 01, 10, 11 einem Zeitintervall von A, B, C bzw. D Taktzyklen. Beispielsweise können A = 1, B = 2, C = 3, D = 4 oder sonstige geeignete Taktzykluswerte für A, B, C, D gewählt werden.
Im Folgenden sind an der Arbitrierung beteiligte Schritte beispielhaft für den Fall dargestellt, wenn externer Zugriff vom ersten Kern 1 zum zweiten Kern 2 umgeschaltet wird. 3 zeigt ein Impulsdiagramm von Signalen CR2_HALTED, CR1_HLDA, CR1_REQ, CR2_PEND, CR1_HLD, CR2_STOP, CR2_CR1_SEL.
Anfänglich geschieht Zugriff mit dem ersten Kern 1. CR1_HLDA, CR1_REQ, CR1_HLD sind hoch. Das Signal CR2_CR1_SEL ist 1. Das Signal CR2_PEND des zweiten Kerns 2 ist 0 und die Signale CR2_STOP und CR2_HALTED des zweiten Kerns 2 sind 1. Wenn ein Zugriff durchgeführt werden muss, wird CR2_PEND zu t1 auf 1 gesetzt. Dadurch wird CR1_HLD sofort auf 0 gesetzt. Nach einiger Zeit antwortet der erste Kern 1 mit CR1_HLDA zum Umschalten auf 0 zu t2. Nunmehr wird das Signal CR2_STOP des zweiten Kerns 2 zu t3 nach Ablauf der programmierbaren Verzögerung auf 0 gesetzt. Anders gesagt ist die Anzahl von Taktzyklen zwischen t2 und t3 von dem im Verzögerungsregister 8 gespeicherten Verzögerungswert abhängig (und kann beispielsweise gleich sein oder einen additiven Beitrag dazu leisten). Zu t4, das z. B. einen oder mehrere Taktzyklen nach t3 sein kann, wird das Auswahlsignal CR2_CR1_SEL auf 0 umgeschaltet, d. h. geht auf aktiv, um den Ablauf der Kontaktstellensteuerung vom ersten Kern 1 zum zweiten Kern 2 fortzuschalten. Die Verzögerung zwischen t3 und t4 trägt zur Sicherstellung einer ordnungsgemäßen Übertragung des Treiberzustands der Kontaktstellen 12 bei, da die Kontaktstellen 12 typischerweise große Lasten treiben können und einige daher zum Aufladen oder Entladen dieser mit den Kontaktstellen 12 verbundenen externen kapazitiven Lasten benötigt werden können. Sobald die Steuerung der Kontaktstellen 12 dem zweiten Kern 2 übergeben worden ist, darf der zweite Kern 2 dann die Kontaktstellen 12 treiben. Beispielsweise bestätigt er einen Taktzyklus später den Fortschritt des externen Zugriffs durch Setzen von CR2_HALTED auf 0 und Abschließen der Anforderung externen Zugriffs durch Rücksetzen von CR2_PEND auf 0.
Anders gesagt wird der zweite Kern 2 gezwungen, vor Übertragen von Daten oder Adressen die Busdurchlaufzeit abzuwarten. Es ist daher nicht möglich, dass der E/A-Bus noch belegt ist, wenn die dem zweiten Kern 2 zugeordnete Schnittstelle mit der E/A-Buszugriffsoperation beginnt. So kann die dem zweiten Kern 2 zugeordnete Schnittstelle ohne Risiko von Buswettbewerb mit Höchstgeschwindigkeit arbeiten.
Im Folgenden sind mit der Arbitrierung verbundene Schritte beispielhaft für den Fall dargestellt, wenn der externe Zugriff vom zweiten Kern 2 zum ersten Kern 1 umgeschaltet wird. 4 zeigt ein Impulsdiagramm von Signalen CR2_HALTED, CR1_HLDA, CR1_REQ, CR2_PEND, CR1_HLD, CR2_STOP, CR2_CR1_SEL.
Der anfängliche Zugriff geschieht mit dem zweiten Kern 2. CR2_HALTED, CR2_PEND und CR2_STOP sind 0. CR1_HLDA und CR1_HLD sind 0 und CR1_REQ ist 1. Wenn der erste Kern 1 zu t1' den Zugriff wünscht, veranlasst er CR1_REQ zum Wechsel auf 0, wodurch CR2_STOP 1 wird. Nach einer Verzögerung setzt der zweite Kern 2 CR2_HALTED auf 1 zu t2'. Dadurch wird CR1_HLD einen Taktzyklus später zu t3' 1. Danach wird einen Taktzyklus später zu t4', wenn der erste Kern 1 CR1_HLDA auf 1 setzt, CR2_CR1_SEL ebenfalls auf 1 gesetzt.
Neuprogrammierung des Verzögerungsregisters 8 kann über Softwaresteuerung erreicht werden, z. B. durch den Mikroprozessor 10, an den der erste Kern 1 über die Schnittstelle 15 und Datenverbindung 13 angeschlossen ist. Neuprogrammierung kann jedes Mal stattfinden, wenn das Halbleiterbauelement (Chip) eingeschaltet wird, oder jedes Mal, wenn eine neue Art ersten externen Bauelements (z. B. Flash-Speichers) mit anderen Busdurchlaufzeitanforderungen mit den Anschlüssen 12 des E/A-Busses verbunden wird. Da der erste Kern 1 zum Anschließen an unterschiedliche Arten erster externer Bauelemente mit unterschiedlichen Zugriffsgeschwindigkeiten und dann mit unterschiedlichen Busdurchlaufzeitanforderungen konfigurierte Logik implementiert, ist der erste Kern 1 stets über die Art des mit dem E/A-Bus verbundenen ersten externen Bauelements informiert. Unter Verwendung dieser Information kann der erste Kern 1 daher den Mikroprozessor 10 veranlassen, einen der jeweiligen Art ersten externen Bauelements zugeordneten geeigneten Verzögerungswert in das Verzögerungsregister 8 einzuschreiben.
Andererseits ist es auch möglich, für den im Verzögerungsregister 8 gespeicherten Verzögerungswert einen konstanten Vorgabewert zu benutzen. Ein solcher konstanter Verzögerungswert sollte größer gleich der zu erwartenden Busdurchlaufzeit sein. Beispielsweise könnte der Höchstwert der Busdurchlaufzeiten der unterschiedlichen Arten erster vom ersten Kern 1 unterstützter externer Bauelemente als der Vorgabeverzögerungswert verwendet werden. In diesem Fall darf das Verzögerungsregister 8 nicht programmierbar sein.

Claims

An Eingangs-Ausgangs-Anschlüsse zum Anschließen externer Bauelemente über einen Eingangs-/Ausgangs-Bus angekoppeltes Halbleiterbauelement, umfassend: einen ersten Kern zum Betreiben einer ersten Funktion, einen zweiten Kern zum Betreiben einer zweiten Funktion, einen Multiplexer zum Setzen der Eingangs-/Ausgangs-Anschlüsse auf die erste Funktion oder die zweite Funktion, eine Arbitrierungseinheit zum Empfangen von Anforderungen von den Kernen zum Benutzen der Eingangs-/Ausgangs-anschlüsse und zum Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für einen ausgewählten Kern, und ein programmierbares Register zum Speichern eines Wertes, der eine durch die Arbitrierungseinheit anzuwendende Verzögerung bei Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für den zweiten Kern anzeigt.
Halbleiterbauelement nach Anspruch 1, weiterhin umfassend eine Steuereinheit, welche zum Programmieren des Registers eingerichtet ist.
Halbleiterbauelement nach Anspruch 2, wobei die Steuereinheit zum Programmieren des Registers in Abhängigkeit von der Art eines durch den ersten Kern betriebenen externen Bauelements eingerichtet ist.
Halbleiterbauelement nach Anspruch 2, wobei der erste Kern einer Schnittstelle zugeordnet ist, durch die die Steuereinheit auf das Register zugreift.
Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die Arbitrierungseinheit weiterhin zum Empfangen eines Zugriffszustandes vom ersten Kern eingerichtet ist, der anzeigt, ob der erste Kern mit einem externen Zugriff über die Eingangs-/Ausgangs-Anschlüsse fortschreitet oder nicht.
Halbleiterbauelement nach Anspruch 5, wobei die Arbitrierungseinheit zum Anwenden der Verzögerung zwischen dem Zeitpunkt, wenn sie den Zugriffszustand vom ersten Kern empfängt, der anzeigt, dass der Zugriff abgeschlossen ist, und einem Zeitpunkt, wenn sie dem zweiten Kern eine Benutzung der Eingangs-/Ausgangs-Anschlüsse gewährt, eingerichtet ist.
Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei der erste Kern zum Unterstützen einer Mehrzahl von externen Bauelementen mit unterschiedlichen Zugriffsgeschwindigkeiten eingerichtet ist.
Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei der erste Kern zum Unterstützen eines oder mehrerer externer Bauelemente der Flash-Speicherart eingerichtet ist.
Halbleiterbauelement nach Anspruch 8, wobei der zweite Kern zum Unterstützen eines synchronen dynamischen Direktzugriff Speichers als externes Bauelement eingerichtet ist.
Halbleiterbauelement nach Anspruch 9, wobei der zweite Kern eine Schnittstellensteuerung mit einzelner Datenrate umfasst.
Verfahren zum Multiplexen über eine Mehrzahl von Eingangs-/Ausgangs-Anschlüssen eines Halbleiterbauelements nach einem der Ansprüche 1 bis 10 zwischen einem ersten Kern zum Betreiben einer ersten Funktion und einem zweiten Kern zum Betreiben einer zweiten Funktion, umfassend: Senden eines Anforderungssignals an eine Arbitrierungseinheit zur Benutzung der Eingangs-/Ausgangs-Anschlüsse durch den zweiten Kern, Befehlen des ersten Kerns zum Anhalten eines externen Zugriffs über die Eingangs-/Ausgangs-Anschlüsse durch die Arbitrierungseinheit, und Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für den zweiten Kern unter Steuerung einer vorbestimmten programmierbaren Verzögerung durch die Arbitrierungseinheit.
Verfahren nach Anspruch 11, weiterhin umfassend: Programmieren der Verzögerung, wobei die Verzögerung von der Art des durch den ersten Kern betriebenen externen Bauelements abhängig ist.
Verfahren nach einem der Ansprüche 11 oder 12, weiterhin umfassend Programmieren der vorbestimmten Verzögerung durch Einschreiben eines die anzuwendende vorbestimmte Verzögerung anzeigenden Wertes in ein Register.
Verfahren nach einem der Ansprüche 11 bis 13, weiterhin umfassend Senden durch den ersten Kern eines Zugriffzustandes vom ersten Kern, der anzeigt, ob der erste Kern mit einem externen Zugriff über die Eingangs-/Ausgangs-Anschlüsse fortschreitet oder nicht, an die Arbitrierungseinheit.
Verfahren nach Anspruch 14, weiterhin umfassend Einfügen durch die Arbitrierungseinheit der vorbestimmten Verzögerung zwischen dem Zeitpunkt, wenn sie den Zugriffszustand vom ersten Kern empfängt, der anzeigt, dass der Zugriff abgeschlossen ist, und einem Zeitpunkt, wenn sie dem zweiten Kern eine Benutzung der Eingangs-/Ausgangs-Anschlüsse gewährt.
Verfahren nach einem der Ansprüche 11 bis 15, wobei Befehlen des ersten Kerns, einen externen Zugriff zu beenden, Befehlen des ersten Kerns durch die Arbitrierungseinheit, einen externen Zugriff zu beenden, umfasst.
Verfahren nach Anspruch 16, wobei Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für den zweiten Kern Gewähren einer Benutzung der Eingangs-/Ausgangs-Anschlüsse für den zweiten Kern durch die Arbitrierungseinheit umfasst.