DE102007056106A1

DE102007056106A1 - Complementary MOS output stage, has inverters, NAND and NOR gates controlling transistors such that transistors conduct during rise time/fall time of digital output signal, which is emitted at output of stage

Info

Publication number: DE102007056106A1
Application number: DE200710056106
Authority: DE
Inventors: Horst Jungert; Ingolf Frank
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2007-11-15
Filing date: 2007-11-15
Publication date: 2009-05-20

Abstract

The stage has p-channel and n-channel MOS transistors (14, 16) connected with an input (10) of the stage at an input of the transistors and with an output (12) of the stage at an output of the transistors. Another p-channel transistor and another n-channel MOS transistor (18, 20) are connected with an output of the former transistor at an output of the transistor. Inverters, NAND and NOR gates control the latter transistors such that the latter transistors conduct during rise time/fall time of a digital output signal, which is emitted at the output of the stage.

Description

Die vorliegende Erfindung betrifft eine CMOS-Ausgangsstufe, umfassend einen Ausgangsbuffer, der mit einem Eingang mit dem Eingang der Ausgangsstufe und mit einem Ausgang mit dem Ausgang der Ausgangsstufe verbunden ist.The The present invention relates to a CMOS output stage comprising an output buffer connected to an input to the input of the output stage and connected to an output to the output of the output stage is.

In vielen Anwendungen, muss ein Ausgangsbuffer eine hohe kapazitive Last über einen Leiterzug einer Leiterplatine (PCB) ohne Widerstandsabschluss ansteuern. Ein PCB-Leiterzug, der nicht durch einen abgestimmten Abschlusswiderstand abgeschlossen ist, verursacht eine Signalreflexion und dadurch Probleme mit der Signalintegrität, da das Ausgangssignal ein so genanntes Unter- und Überschwingen aufweist. Auf Grund von Verlustleistungsbegrenzungen ist es nicht zweckmäßig, das Problem durch Verwendung eines abgestimmten Abschlusswiderstands zu lösen. Ein typischer Ansatz im Stand der Technik zur Verbesserung der Signalintegrität besteht in der Verwendung eines Seriendämpfungswiderstands an dem Ausgangsbuffer. Dieser Ansatz funktioniert gut zur Verbesserung der Signalintegrität, aber er erhöht die Anstiegs- und Abfallzeit auf Grund der RC-Zeitkonstante, die durch (RSerie + Ausgangsbufferimpedanz) × (CLeiterzug + CLast) berechnet wird. Bei Erhöhung der Anstiegs- und Abfallzeiten wird die Maximalfrequenz des Systems entsprechend verringert. Folglich wird ein Ausgangsbuffer mit einer besseren Signalintegrität und einer höheren Geschwindigkeit benötigt.In many applications, an output buffer needs a high capacitive Load over a Leiterzug a printed circuit board (PCB) without resistance drive. A PCB circuit that is not tuned by a Terminating resistor is completed, causing a signal reflection and thus signal integrity issues, since the output signal is on so-called undershoot and overshoot having. It is not due to power dissipation limitations appropriate, the problem by using a matched terminating resistor. One typical approach in the art for improving signal integrity in the use of a series damping resistor at the output buffer. This approach works well for improvement the signal integrity, but he raises the rise and fall times due to the RC time constant, the calculated by (RS series + output buffer impedance) × (CL derivative + CLast) becomes. When increasing The rise and fall times become the maximum frequency of the system reduced accordingly. Consequently, an output buffer with a better signal integrity and a higher one Speed needed.

Die vorliegende Erfindung stellt eine CMOS-Ausgangsstufe gemäß Anspruch 1 bereit, umfassend einen Hilfsausgangsbuffer, der an einem Ausgang mit dem Ausgang des Ausgangsbuffers und an einem Eingang mit dem Eingang der Ausgangsstufe verbunden ist. Die erfindungsgemäße CMOS-Ausgangsstufe umfasst ferner ein Steuermittel, das so konfiguriert ist, dass es den Hilfsausgangsbuffer so steuert, dass er lediglich während einer Anstiegs-/Abfallzeit eines digitalen Ausgangssignals, das an dem Ausgang der Ausgangsstufe ausgegeben wird, leitend ist. Durch Verwendung des Hilfsausgangsbuffers kann man einen kleineren Serienwiderstand verwenden, ohne das Über- und Unterschwingen nennenswert zu erhöhen. Ein kleinerer Reihenwiderstand verbessert die Geschwindigkeit der Ausgangsstufe. Der Wert des Serienwiderstands kann zum Beispiel bis zu 15 Ohm klein sein. Der Ausgangsbuffer und der Hilfsausgangsbuffer sind vorzugsweise CMOS-Buffer, die jeweils einen NMOS-Transistor und einen PMOS-Transistor umfassen. Der Serienwiderstand kann gemeinsam mit den CMOS-Buffern in einer integrierten Schaltung integriert sein oder es kann ein externer Serienwiderstand verwendet werden.The The present invention provides a CMOS output stage according to claim 1, comprising an auxiliary output buffer connected to an output with the output of the output buffer and at an input with the Input of the output stage is connected. The inventive CMOS output stage further comprises a control means configured to controls the auxiliary output buffer so that it only during a Rise / fall time of a digital output signal, which at the Output of the output stage is output, is conductive. By using of the auxiliary output buffer one can have a smaller series resistance use without the over- and undershoot significantly. A smaller series resistance improves the speed of the output stage. The value of the series resistance can for example, be as small as 15 ohms. The output buffer and the Auxiliary output buffers are preferably CMOS buffers, each having an NMOS transistor and a PMOS transistor. The series resistor can work together integrated with the CMOS buffers in an integrated circuit or an external series resistor can be used.

In einer bevorzugten Ausführungsform umfasst das Steuermittel zwei Verzögerungsleitungen, ein NAND-Gatter und ein NOR-Gatter. Ein Ausgang des NAND-Gatters ist mit dem Gate des PMOS-Transistors des Hilfsausgangsbuffers verbunden, und ein Ausgang des NOR-Gatters ist mit dem Gate des NMOS-Transistors des Hilfsausgangsbuffers verbunden. Eine erste Leitung der beiden Verzögerungsleitungen ist zwischen den Eingang der Ausgangsstufe und einen Eingang des NAND-Gatters geschaltet. Eine zweite Leitung der beiden Verzögerungsleitungen ist zwischen den Eingang der Ausgangsstufe und einen Eingang des NOR-Gatters geschaltet. Ein zweiter Eingang des NAND-Gatters und ein zweiter Eingang des NOR-Gatters sind mit dem Eingang der Ausgangsstufe verbunden.In a preferred embodiment the control means comprises two delay lines, a NAND gate and a NOR gate. An output of the NAND gate is to the gate the PMOS transistor of the auxiliary output buffer connected, and an output of the NOR gate is connected to the gate of the NMOS transistor of the auxiliary output buffer connected. A first line of the two delay lines is between the input of the output stage and an input of the NAND gate connected. A second line of the two delay lines is between the input of the output stage and an input of the NOR gate switched. A second input of the NAND gate and a second input of the NOR gates are connected to the input of the output stage.

Diese logische Verknüpfung zwischen dem verzögerten Eingangssignal und dem Eingangssignal führt zu kurzen Spannungsimpulsen an den Gates der MOS-Transistoren des Hilfsausgangsbuffers derart, dass der PMOS-Transistor des Hilfsausgangsbuffers gleichzeitig mit dem PMOS-Transistor des Ausgangsbuffers durchschaltet und der NMOS-Transistor des Hilfsausgangsbuffers gleichzeitig mit dem NMOS-Transistor des Ausgangsbuffers durchschaltet. Vorzugsweise sind die Verzögerungsleitungen durch zwei Inverterketten realisiert und so konfiguriert, dass sie das Eingangssignal um eine Zeit verzögern, die ungefähr gleich zwei Drittel der Anstiegs-/Abfallzeit des Ausgangssignals ist. Somit haben die an den Gates der Transistoren des Hilfsausgangsbuffers angelegten Spannungsimpulse eine Dauer von ungefähr zwei Drittel der Anstiegs-/Abfallzeiten, und folglich sind die Transistoren des Hilfsausgangsbuffers lediglich während der Zeit leitend, in der die Kapazität der Last und die Kapazität des Leiterzugs geladen bzw. entladen werden. Da zwei Transistoren während zwei Drittel der Anstiegs-/Abfallzeiten parallel leitend sind, wird der Ein-Widerstand R_ON verringert, und ein höherer Strom kann die Kondensatoren schneller laden und entladen, was zu einer verringerten Laufzeitverzögerung durch die Ausgangsstufe führt.This logical connection between the delayed input signal and the input signal results in short voltage pulses at the gates of the MOS transistors of the auxiliary output buffer such that the PMOS transistor of the auxiliary output buffer simultaneously turns on with the PMOS transistor of the output buffer and the NMOS transistor of the auxiliary output buffer simultaneously the NMOS transistor of the output buffer turns on. Preferably, the delay lines are implemented by two inverter chains and configured to delay the input signal by a time approximately equal to two thirds of the rise / fall time of the output signal. Thus, the voltage pulses applied to the gates of the transistors of the auxiliary output buffer have a duration of approximately two-thirds of the rise / fall times, and hence the transistors of the auxiliary output buffer are only conductive during the time that the capacitance of the load and the capacitance of the circuit trace are charged . be discharged. Since two transistors are conducting in parallel during two-thirds of the rise / fall times, the on-resistance R _{ON is} reduced, and a higher current can charge and discharge the capacitors faster, resulting in a reduced propagation delay through the output stage.

Die Verwendung von Invertern zur Bildung der Verzögerungsleitungen hat den Vorteil, dass die Einstellung der Verzögerungszeit nicht kritisch ist, da Schwankungen im CMOS-Prozess die Anstiegs-/Abfallzeit der Transistoren auf dieselbe Weise beeinflussen wie die Verzögerungszeit der Inverter, und somit gibt es eine Art Prozesskompensation.The Using inverters to form the delay lines has the advantage that the setting of the delay time is not critical, since variations in the CMOS process the rise / fall time of the transistors in the same way as the delay time the inverter, and thus there is a kind of process compensation.

Weitere Vorteile und Merkmale der Erfindung werden aus der untenstehenden Beschreibung einer bevorzugten Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen ersichtlich. Es zeigen:Further Advantages and features of the invention will become apparent from the below Description of a preferred embodiment with reference to the attached Drawings visible. Show it:

1 ein Schaltbild der erfindungsgemäßen Ausgangsstufe; 1 a circuit diagram of the output stage according to the invention;

2 Spannungs-Zeit-Diagramme für Signale an verschiedenen Punkten des Schaltbilds gemäß 1; 2 Voltage-time diagrams for signals at various points in the circuit diagram according to 1 ;

3 ein Spannungs-Zeit-Diagramm eines Ausgangssignals der erfindungsgemäßen Ausgangsstufe im Vergleich zu Ausgangssignalen der Ausgangsstufen gemäß dem Stand der Technik. 3 a voltage-time diagram of an output signal of the output stage according to the invention compared to output signals of the output stages according to the prior art.

1 zeigt ein Schaltbild einer erfindungsgemäßen CMOS-Ausgangsstufe mit einem Eingang 10 und einem Ausgang 12. Ein PMOS-Transistor 14 und ein NMOS-Transistor 16, die über ihre Drains miteinander verbunden sind, bilden gemeinsam einen Ausgangsbuffer. Ein PMOS-Transistor 18 und ein NMOS-Transistor 20, die über ihre Drains miteinander verbunden sind, bilden gemeinsam einen Hilfsausgangsbuffer. Die Source des Transistors 14 bzw. des Transistors 18 ist mit einer Versorgungsspannung VDD verbunden. Die Source des Transistors 16 bzw. des Transistors 20 ist mit einer Versorgungsspannung VSS verbunden. Ein Ausgang 22 des Ausgangsbuffers und ein Ausgang 24 des Hilfsausgangsbuffers sind mit dem Ausgang 12 verbunden, der mit einem Serienwiderstand 26 verbunden ist. Der Eingang 10 ist über einen Inverter 28 mit dem Gate des Transistors 14 und über einen zweiten Inverter 28 mit dem Gate des Transistors 16 verbunden. 1 shows a circuit diagram of a CMOS output stage according to the invention with an input 10 and an exit 12 , A PMOS transistor 14 and an NMOS transistor 16 , which are connected to each other via their drains, together form an output buffer. A PMOS transistor 18 and an NMOS transistor 20 , which are interconnected via their drains, together form an auxiliary output buffer. The source of the transistor 14 or the transistor 18 is connected to a supply voltage VDD. The source of the transistor 16 or the transistor 20 is connected to a supply voltage VSS. An exit 22 of the output buffer and an output 24 of the auxiliary output buffer are connected to the output 12 connected with a series resistor 26 connected is. The entrance 10 is via an inverter 28 to the gate of the transistor 14 and a second inverter 28 to the gate of the transistor 16 connected.

Eine durch Inverter 30, die in einer Inverterkette miteinander verbunden sind, gebildete Verzögerungsleitung ist mit ihrem Eingang mit dem Eingang 10 und mit ihrem Ausgang mit einem ersten Eingang eines NAND-Gatters 34 verbunden, wobei der andere Eingang des NAND-Gatters 34 direkt mit dem Eingang 10 verbunden ist. Der Ausgang des NAND-Gatters 34 ist mit dem Gate des PMOS-Transistors 18 verbunden. Eine durch die verketteten Inverter 32 gebildete Verzögerungsleitung ist mit ihrem Eingang mit dem Eingang 10 und mit ihrem Ausgang mit einem ersten Eingang eines NOR-Gatters 36 verbunden, wobei der andere Eingang des NOR-Gatters 36 mit dem Eingang 10 verbunden ist. Der Ausgang des NOR-Gatters 36 ist mit dem Gate des NMOS-Transistors 20 verbunden. Die Anzahl der Inverter 30 bzw. 32, die zur Bildung der Verzögerungsleitung verwendet werden, hängt von der zu erreichenden Verzögerung ab. Deshalb symbolisiert eine gestrichelte Linie, dass es mehr als die drei gezeigten Inverter geben kann. Mit einem zwischen den Eingang 10 und die Transistoren des Ausgangsbuffer geschalteten Inverter 28 muss die Anzahl der Inverter 30 bzw. 32 ungerade sein.One by inverter 30 , which are interconnected in an inverter chain, formed delay line is with its input to the input 10 and with its output to a first input of a NAND gate 34 connected, the other input of the NAND gate 34 directly to the entrance 10 connected is. The output of the NAND gate 34 is at the gate of the PMOS transistor 18 connected. One through the chained inverter 32 formed delay line is with its input to the input 10 and with its output to a first input of a NOR gate 36 connected, the other input of the NOR gate 36 with the entrance 10 connected is. The output of the NOR gate 36 is connected to the gate of the NMOS transistor 20 connected. The number of inverters 30 respectively. 32 that are used to form the delay line depends on the delay to be achieved. Therefore, a dashed line symbolizes that there may be more than the three inverters shown. With one between the entrance 10 and the transistors of the output buffer switched inverter 28 must be the number of inverters 30 respectively. 32 be odd.

Die Funktion der CMOS-Ausgangsstufe wird nun unter Bezugnahme auf die 1 und 2 erläutert. 2 umfasst fünf Diagramme A bis E. In Diagramm A ist das Eingangssignal an dem Eingang 10 gezeigt, wobei die X-Achse die Spannung angibt und die Y-Achse die Zeit angibt. Das Diagramm B zeigt das invertierte Eingangssignal, das an die Gates der Transistoren 14 und 16 angelegt wird. Das Diagramm C zeigt das Signal, das durch die aus den Invertern 30 gebildete Verzögerungsleitung bzw. durch die aus den Invertern 32 gebildete Verzögerungsleitung verzögert wird. Da es eine ungerade Anzahl von Invertern gibt, wird das invertierte Signal um eine Zeit Δt verzögert, die von der durch die Inverterkette erreichten Verzögerung abhängt.The function of the CMOS output stage will now be described with reference to FIGS 1 and 2 explained. 2 includes five diagrams A through E. In diagram A, the input signal is at the input 10 with the x-axis indicating the voltage and the y-axis indicating the time. Diagram B shows the inverted input signal applied to the gates of the transistors 14 and 16 is created. Diagram C shows the signal coming out of the inverters 30 formed delay line or by the from the inverters 32 delayed delay line is delayed. Since there is an odd number of inverters, the inverted signal is delayed by a time Δt, which depends on the delay achieved by the inverter chain.

Unter Bezugnahme auf 1 ist ersichtlich, dass das NAND-Gatter 34 an einem ersten Eingang das in Diagramm C gezeigte Signal und an einem zweiten Eingang das in Diagramm A dargestellte Signal empfängt. Wie im Stand der Technik wohl bekannt ist, gibt ein NAND-Gatter nur dann einen Logikwert 0 aus, wenn die beiden Eingangssignale einen Logikwert 1 aufweisen, und andernfalls eine logische 1. Wie man durch Vergleichen der Diagramme A und C leicht sehen kann, gibt das NAND-Gatter 34 kurze negative Impulse aus, die in Diagramm D gezeigt sind.With reference to 1 it can be seen that the NAND gate 34 at a first input the signal shown in diagram C and at a second input receives the signal shown in diagram A. As is well known in the art, a NAND gate outputs logic 0 only when the two input signals have a logic value of 1, and otherwise a logical one. As can be easily seen by comparing diagrams A and C, FIG the NAND gate 34 short negative pulses, which are shown in Diagram D.

Das NOR-Gatter 36 empfängt ebenfalls an einem ersten Eingang das in Diagramm C gezeigte Signal und an einem zweiten Eingang das in Diagramm A dargestellte Signal. Wie im Stand der Technik wohl bekannt ist, gibt ein NOR-Gatter nur dann eine logische 1 aus, wenn die beiden Eingänge eine logische 0 empfangen. Wenn man die Diagramme A und C vergleicht, ist es offensichtlich, dass das NOR-Gatter 36 wie in Diagramm E gezeigte, positive Impulse ausgibt.The NOR gate 36 also receives at a first input the signal shown in diagram C and at a second input the signal shown in diagram A. As is well known in the art, a NOR gate outputs logic 1 only if the two inputs receive a logic 0. If you compare diagrams A and C, it is obvious that the NOR gate 36 as shown in diagram E, outputs positive pulses.

Das in Diagramm B gezeigte Signal wird an das Gate des PMOS-Transistors 14 des Ausgangsbuffers angelegt, während das in Diagramm D gezeigte Signal an das Gate des PMOS-Transistors 18 des Hilfsausgangsbuffers angelegt wird. Somit wird der PMOS-Transistor 18, wenn der PMOS-Transistor 14 des Ausgangsbuffers durchgeschaltet wird, ebenfalls durchgeschaltet, aber er bleibt lediglich für ein kurzes Intervall Δt durchgeschaltet, welches zwei Drittel der Anstiegs-/Abfallzeit des Ausgangssignals entspricht. Diese Anstiegs-/Abfallzeit ergibt sich auf Grund des Ladens und Entladens einer kapazitiven Last und auf Grund der Leiterzugkapazität. Da der PMOS-Transistor 18 des Hilfsbuffers ebenfalls während der Ladungs-/Entladungszeit leitend ist, wird der Gesamt-Ein-Widerstand verringert, und das Laden und Entladen wird schneller durchgeführt, da mehr Strom fließt. Nach der mutmaßlichen Ladungszeit wird der PMOS-Transistor 18 des Hilfsausgangsbuffers gesperrt.The signal shown in diagram B is applied to the gate of the PMOS transistor 14 the output buffer is applied while the signal shown in diagram D to the gate of the PMOS transistor 18 of the auxiliary output buffer is applied. Thus, the PMOS transistor becomes 18 when the PMOS transistor 14 the output buffer is turned on, also through-connected, but it remains switched only for a short interval .DELTA.t, which corresponds to two-thirds of the rise / fall time of the output signal. This rise / fall time is due to the charging and discharging of a capacitive load and the conductor pull capacity. Because the PMOS transistor 18 of the auxiliary buffer is also conductive during the charging / discharging time, the total on-resistance is reduced, and the charging and discharging is performed faster as more current flows. After the presumed charging time, the PMOS transistor becomes 18 of the auxiliary output buffer disabled.

Das in Diagramm B dargestellte Signal wird an das Gate des NMOS-Transistors 16 angelegt. Das in Diagramm E dargestellte Ausgangssignal des NOR-Gatters 36 wird an das Gate des NMOS-Transistors 20 des Hilfsausgangsbuffers angelegt. Was die PMOS-Transistoren angeht, wird der NMOS-Transistor 20 gleichzeitig mit dem NMOS-Transistor 16 durchgeschaltet und hilft somit beim Laden und Entladen der kapazitiven Last.The signal shown in diagram B is applied to the gate of the NMOS transistor 16 created. The output signal of the NOR gate shown in diagram E 36 gets to the gate of NMOS Tran sistors 20 of the auxiliary output buffer. As for the PMOS transistors, the NMOS transistor becomes 20 simultaneously with the NMOS transistor 16 switched on and thus helps with the loading and unloading of the capacitive load.

3 zeigt das durch die erfindungsgemäße Ausgangsstufe erreichte Ausgangssignal. Die X-Achse ist eine Zeitachse mit Werten in Nanosekunden, während auf der Y-Achse die Ausgangsspannung in Volt gezeigt ist. Eine gepunktete Linie 38 zeigt das Ausgangssignal einer Ausgangsstufe im Stand der Technik ohne einen Hilfsausgangsbuffer und mit einem Serienwiderstand von 25 Ohm, während eine gestrichelte Linie 40 ein Ausgangssignal einer Ausgangsstufe im Stand der Technik mit einem Serienwiderstand von 15 Ohm zeigt. Das Ausgangssignal 40 hat kürzere Anstiegs- und Abfallzeiten als das Ausgangssignal 38, aber ein erhebliches Über- und Unterschwingen. 3 shows the output signal achieved by the output stage according to the invention. The X-axis is a time axis with values in nanoseconds, while the Y-axis shows the output voltage in volts. A dotted line 38 shows the output of an output stage in the prior art without an auxiliary output buffer and with a series resistance of 25 ohms, while a dashed line 40 shows an output signal of an output stage in the prior art with a series resistance of 15 ohms. The output signal 40 has shorter rise and fall times than the output signal 38 but a considerable overshoot and undershoot.

Eine Linie 42 zeigt das Ausgangssignal der erfindungsgemäßen Ausgangsstufe mit einem Serienwiderstand von 15 Ohm. Das erreichte Ausgangssignal ist so schnell wie das im Stand der Technik erreichte Ausgangssignal 40 mit einem Serienwiderstand von 15 Ohm, jedoch ohne das Über- und Unterschwingen. Die erfindungsgemäße Ausgangsstufe behält somit die Vorteile eines niedrigeren Serienwiderstands bei, ohne die Nachteile zu erfahren. Dies verbessert die Leistungsfähigkeit eines gegebenen Systems in Bezug auf Geschwindigkeit und Signalintegrität erheblich.A line 42 shows the output signal of the output stage according to the invention with a series resistance of 15 ohms. The output signal achieved is as fast as the output signal achieved in the prior art 40 with a series resistance of 15 ohms, but without the overshoot and undershoot. The output stage according to the invention thus retains the advantages of a lower series resistance, without experiencing the disadvantages. This significantly improves the performance of a given system in terms of speed and signal integrity.

Claims

CMOS output stage with one input ( 10 ) and an output ( 12 ), wherein the CMOS output stage comprises: an output buffer ( 14 . 16 ) located at an entrance to the entrance ( 10 ) of the output stage and at an output to the output ( 12 ) of the output stage is connected; an auxiliary output buffer ( 18 . 20 ) connected to an output to the output of the output buffer and to an input to the input ( 10 ) of the output stage is connected; wherein the CMOS output stage further comprises a control means ( 30 . 32 . 34 . 36 ) which is configured to control the auxiliary output buffer to operate only during a rise / fall time of a digital output signal present at the output (12). 12 ) of the output stage is output, is conductive.

A CMOS output stage according to claim 1, wherein the output buffer and the auxiliary output buffer are CMOS buffers, each comprising an NMOS transistor ( 16 . 20 ) and a PMOS transistor ( 14 . 18 ), and wherein the control means comprises the NMOS transistor ( 20 ) of the auxiliary output buffer so that it is conductive when the NMOS transistor ( 16 ) of the output buffer becomes conductive, and the PMOS transistor ( 18 ) of the auxiliary output buffer so that it is conductive when the PMOS transistor ( 14 ) of the output buffer becomes conductive.

A CMOS output stage according to claim 1 or claim 2, wherein the control means comprises first and second delay lines (16). 30 . 32 ), a NAND gate ( 34 ) and a NOR gate ( 36 ), and in which the first delay line ( 30 ) between the entrance ( 10 ) of the output stage and an input of the NAND gate ( 34 ) and the second delay line ( 32 ) between the entrance ( 10 ) of the output stage and an input of the NOR gate ( 36 ), a second input of the NAND gate ( 34 ) and a second input of the NOR gate ( 36 ) with the entrance ( 10 ) of the output stage, and at which an output of the NAND gate ( 34 ) to the gate of the PMOS transistor ( 18 ) of the auxiliary output buffer and an output of the NOR gate ( 36 ) to the gate of the NMOS transistor ( 20 ) of the auxiliary output buffer.

A CMOS output stage according to claim 3, wherein the first and second delay lines ( 30 . 32 ) are each implemented by an inverter chain and are configured to delay the input signal by a time equal to approximately 2/3 of the rise / fall time of the output signal.

CMOS output stage according to claim 4, wherein an inverter ( 28 ) between the entrance ( 10 ) of the output stage and the gate of the NMOS transistor ( 16 ) of the output buffer is connected and a same inverter ( 28 ) between the entrance ( 10 ) of the output stage and the gate of the PMOS transistor ( 14 ) of the output buffer, and in which the delay lines ( 30 . 32 ) each comprise an odd number of inverters.