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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
Ausführungsformen
der vorliegenden Erfindung stellen eine Speicherschaltung mit Speicherzellen
zur Verfügung,
sowie eine DRAN-Speicherschaltung mit Speicherzellen, ein System
mit einem Speicher und einer Gleitkomma-Einheit und ein Verfahren
zum Speichern digitaler Daten in einem Speicher mit Speicherzellen.
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Beschreibung des relevanten Stands der
Technik
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Speicherschaltungen,
z.B. DRAN-Speicher (dynamic random access memory – dynamischer Speicher
mit wahlfreiem Zugriff) speichern Daten als digitale Daten in Speicherzellen.
Die digitalen Daten werden Bit für
Bit in einzelnen Speicherzellen gespeichert. Die digitalen Daten
können
in einer Speicherzelle mit einem Kondensator als hoher oder als
niedriger Spannungspegel, der jeweils eine digitale „1" oder eine digitale „0" darstellt, gespeichert
werden.
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Viele
Anwendungen, beispielsweise die Berechnung dreidimensionaler Bilder
zum Anzeigen von Abbildungen, erfordern eine Vielzahl von Berechnungen,
da für
jedes Pixel eines Bildes die Farbe des Pixels auf der Grundlage
der Bewegung innerhalb des Bildes berechnet werden und im Speicher
gespeichert werden muss. Daher ist eine hohe Speicherkapazität erforderlich,
insbesondere für
Technologien, die in Videoanwendungen und in Videospielen am Computer
zum Einsatz kommen.
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Es
besteht ein Bedarf nach einem verbesserten Speicher und nach einem
verbesserten Verfahren zum Speichern von Daten mit einem verringerten Bedarf
nach Speicherkapazität.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
Ausführungsformen
der vorliegenden Erfindung stellen eine verbesserte Speicherschaltung zur
Verfügung,
sowie eine verbesserte DRAM-Speicherschaltung, ein verbessertes
System mit einem Speicher und einer Gleitkomma-Einheit und ein verbessertes
Verfahren zum Speichern digitaler Daten in einem Speicher.
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Eine
erste Ausführungsform
der Erfindung stellt eine Speicherschaltung mit einer Speichersteuereinheit
zur Verfügung,
wobei die Speichersteuereinheit eine mit einem Speicherarray mit
Speicherzellen verbundene Eingangs-/Ausgangsschaltung aufweist.
Außerdem
umfasst die Speicherschaltung eine Adressschaltung, die mindestens
eine der Speicherzellen für
einen Lese- oder einen Schreibbetrieb auswählt, sowie eine Lese- und eine Schreibschaltung,
die mit der Eingangs-/Ausgangsschaltung
verbunden sind, wobei die Schreibschaltung digitale Daten in der
ausgewählten
Speicherzelle speichert und die Leseschaltung digitale Daten aus
der ausgewählten
Speicherzelle ausliest, einen D/A-Wandler, der mit der Eingangs-/Ausgangsschaltung
und mit der Schreibschaltung verbunden ist, wobei der D/A-Wandler
digitale Daten mit mindestens zwei digitalen Bits, die von der Eingangs-/Ausgangsschaltung empfangen
wurden, in einen analogen Wert umwandelt und den analogen Wert an
die Schreibschaltung überträgt, wobei
die digitalen Daten mindestens einen Teil einer Gleitkommazahl darstellen,
wobei die Schreibschaltung den analogen Wert in die ausgewählte mindestens
eine Speicherzelle einschreibt, und einen A/D-Wandler, der mit der
Leseschaltung und der Eingangs-/Ausgangsschaltung verbunden ist,
wobei die Leseschaltung einen analogen Wert aus der ausgewählten mindestens
einen Speicherzelle ausliest und den analogen Wert an einen A/D-Wandler überträgt, wobei
der A/D-Wandler den analogen Wert in digitale Daten mit mindestens
zwei digitalen Bits umwandelt, und wobei der A/D-Wandler die digitalen
Daten an die Eingangs-/Ausgangsschaltung überträgt.
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Eine
weitere Ausführungsform
der Erfindung stellt eine DRAM-Speicherschaltung
mit einer Speichersteuereinheit zur Verfügung, wobei die Speichersteuereinheit
eine mit einem Speicherarray mit Speicherzellen verbundene Eingangs-/Ausgangsschaltung
aufweist. Außerdem
umfasst die DRAM-Schaltung
eine Adressschaltung zum Auswählen
mindestens einer der Speicherzellen, eine Leseschaltung und eine
Schreibschaltung, die mit der Eingangs-/Ausgangsschaltung verbunden
sind, wobei die Schreibschaltung digitale Daten in der ausgewählten Speicherzelle
speichert und die Leseschaltung digitale Daten aus der ausgewählten Speicherzelle
ausliest, einen D/A-Wandler,
der über
die Eingangs-/Ausgangsschaltung mit der Schreibschaltung verbunden
ist, wobei der D/A-Wandler digitale Daten mit mindestens zwei digitalen
Bits, die von der Eingangs-/Ausgangsschaltung empfangen werden,
in einen analogen Wert umwandelt und den analogen Wert an die Schreibschaltung überträgt, wobei
die digitalen Daten mindestens einen Teil einer Gleitkommazahl ausmachen,
wobei die Schreibschaltung den analogen Wert in die ausgewählte mindestens
eine Speicherzelle einschreibt, und einen A/D-Wandler, der mit der
Leseschaltung und der Eingangs-/Ausgangsschaltung verbunden ist,
wobei die Leseschaltung einen analogen Wert aus der ausgewählten mindestens
einen Speicherzelle ausliest und den analogen Wert an einen A/D-Wandler überträgt, wobei
der A/D-Wandler
den analogen Wert in digitale Daten mit mindestens zwei digitalen
Bits umwandelt, und wobei der A/D-Wandler die digitalen Daten an
die Eingangs-/Ausgangsschaltung überträgt.
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Eine
weitere Ausführungsform
der vorliegenden Erfindung stellt einen Speicher mit Speicherzellen
zur Verfügung,
der eine Adressschaltung zum Auswählen einer Speicherzelle aufweist,
sowie eine Schreibschaltung und eine Leseschaltung, wobei die Schreibschaltung
digitale Daten von einer Eingangs-/Ausgangsschaltung empfängt und
ein digitales Bit der digitalen Daten in eine ausgewählte Speicherzelle
einschreibt, wobei die Leseschaltung ein digitales Bit aus einer
ausgewähl ten
Speicherzelle ausliest und das digitale Bit an die Eingangs-/Ausgangsschaltung überträgt, wobei
die digitalen Daten mindestens einen Teil einer Gleitkommazahl darstellen,
einen A/D-Wandler zum Umwandeln digitaler Daten mit mindestens zwei
digitalen Bits in einen analogen Wert, wobei die Schreibschaltung
den analogen Wert in eine ausgewählte
Speicherzelle einschreibt, wobei die Leseschaltung den analogen Wert
aus einer ausgewählten
Speicherzelle ausliest und der A/D-Wandler den analogen Wert aus
der Leseschaltung in digitale Daten mit mindestens zwei digitalen
Bits umwandelt, die an die Eingangs-/Ausgangsschaltung übertragen
werden, wobei die Leseschaltung eine Spannungsmessschaltung zum
Abtasten eines Spannungspegels der Speicherzelle aufweist, wobei
der Spannungspegel der Speicherzelle einen analogen Wert für mindestens
einen Teil der Gleitkommazahl darstellt, wobei der Speicher eine
Prozessorschaltung zum Verarbeiten der abgetasteten Spannung zu
einem korrigierten Spannungspegel in Abhängigkeit von einer Zeitdauer, während der
das analoge Datum gespeichert war, aufweist.
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Eine
weitere Ausführungsform
der Erfindung stellt ein Verfahren zum Speichern zumindest eines Teils
einer Gleitkommazahl zur Verfügung,
die digitale Daten mit mindestens zwei digitalen Bits in einem Speicher
aufweist, sowie das Auslesen digitaler Daten mit mindestens zwei
digitalen Bits aus dem Speicher, wobei die digitalen Daten in einen
analogen Wert umgewandelt werden und der analoge Wert in mindestens
einer Speicherzelle gespeichert wird.
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Eine
weitere Ausführungsform
der Erfindung stellt ein Verfahren zum Auslesen von Daten aus mindestens
einer Speicherzelle eines Speichers zur Verfügung, wobei ein analoger Wert
aus der Speicherzelle ausgelesen wird und der analoge Wert entsprechend
einem Korrekturfaktor korrigiert wird, der eine Speicherzeit des
analogen Werts darstellt, und wobei der korrigierte analoge Wert
in ein digitales Datum umgewandelt wird.
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KURZE BESCHREIBUNG DER FIGUREN
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Um
ein detailliertes Verständnis
der oben erwähnten
Merkmale der vorliegenden Erfindung zu ermöglichen, wird nachfolgend eine
genauere Beschreibung der oben kurz zusammengefassten Erfindung
unter Bezugnahme auf Ausführungsformen
angegeben, von denen manche in den beigefügten Zeichnungen dargestellt
sind. Es wird jedoch darauf hingewiesen, dass die beigefügten Zeichnungen
lediglich typische Ausführungsformen
der Erfindung darstellen und daher ihren Umfang nicht einschränken, da
die Erfindung weitere, ebenso wirksame Ausführungsformen zulassen kann.
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Die
detaillierte Beschreibung und die Patentansprüche ermöglichen im Zusammenhang mit
den Figuren ein umfassenderes Verständnis der vorliegenden Erfindung,
wobei sich in den Figuren gleiche Bezugszeichen stets auf gleiche
Elemente beziehen. Es zeigen:
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1 eine
schematische Darstellung eines Systems mit einem Speicher und einer
steuernden Prozessoreinheit;
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2 eine
schematische Darstellung einer ersten Ausführungsform einer Speicherschaltung;
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3 eine
Detailansicht eines Teils der ersten Ausführungsform der Speicherschaltung;
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4 einen
DRAM-Speicher als eine zweite Ausführungsform;
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5 eine
dritte Ausführungsform
der Speicherschaltung;
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6 eine
Anordnung mit zwei parallel geschalteten Speicherzellen;
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7 ein
digitales Datenwort; und
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8 eine
weitere Ausführungsform
einer Schreib-/Leseschaltung.
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DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORM
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1 zeigt
eine schematische Darstellung eines Systems mit einer Speicherschaltung 2 und
einer steuernden Prozessoreinheit (CPU) 1, die mit einem
Bus 3 verbunden sind. Darüber hinaus ist eine Eingangs-/Ausgangseinheit 4 (I/O)
mit dem Bus 3 verbunden. Die CPU 1 kann eine allgemeine
steuernde Prozessoreinheit oder eine Gleitkommazahl-Prozessoreinheit
aufweisen. Die Speicherschaltung 2 kann einen Speicher
wie z.B. einen DRAM, einen Flash-Speicher oder eine beliebige andere
Art von Speicherschaltung aufweisen, die ein Speicherelement zum
Speichern digitaler Daten mit mindestens zwei digitalen Bits mit
einem analog gespeicherten Signal aufweist. Der Bus 3 umfasst
z.B. Datenleitungen, Adressleitungen und Steuerleitungen zum Austausch
von Daten, Adressen und Steuerbefehlen zwischen der CPU 1,
der Speicherschaltung 2 und/oder der I/O-Einheit 4.
Anstelle eines Busses 3 können andere Leitungen zum Austausch
von Daten, Adressen und Steuerbefehlen eingesetzt werden. Die I/O-Einheit 4 dient
zum Übertragen
von Daten an die CPU 1 und/oder den Speicher 2 und
zum Empfangen von Ausgangsdaten von der Speicherschaltung 2 und/oder
der CPU 1.
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Je
nach Ausführungsform
kann eine generelle CPU 1 und eine weitere Gleitkommaprozessoreinheit
(FPU – Floating
Processing Unit) 21 vorgesehen sein, die mit dem Bus 3 verbunden
ist. Die Erfindung kann in einem graphischen Prozessorsystem eingesetzt
werden, das Pixelinformationen für
eine Anzeige 22 erzeugt, wobei die Anzeige auch mit dem
Bus oder direkt mit der CPU 1 verbunden sind kann. Die Anzeige 22 kann
eine Anzeigesteuerung aufweisen, welche die digitalen Daten der
Pixelinformation in analoge Signale umwandelt, um ein Bild auf der
Anzeige anzuzeigen. Die CPU 1 kann zum Verarbeiten von
graphischen Informationen ein Software-Programm unter Verwendung
der FPU 21 und der Speicherschaltung 2 einsetzen,
um die graphischen Informationen auf der Anzeige 22 darzustellen.
Die FPU 21 erzeugt eine Gleitkomma-Pixelinformation als
Reaktion auf die von der CPU 1 erhaltenen Graphikdaten.
Die Gleitkomma-Pixelinformation wird von der FPU 21 an
die Speicherschaltung 2 übertragen.
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Die
graphische Information kann einen Helligkeitswert zum Steuern der
Helligkeit der Anzeige 22 umfassen. Der Helligkeitswert
kann in der Speicherschaltung 2 gespeichert werden und
der FPU 21 zum Berechnen eines kompensierten Helligkeitswerts,
der an die Helligkeitseigenschaften der Anzeige 22 angepasst
ist, zur Verfügung
gestellt werden. Die FPU berechnet aus dem von der Speicherschaltung 2 übertragenen
Eingangswert ein ausgegebenes Pixelerscheinungsbild und eine genaue
Darstellung von Pixelinformation für die Anzeige 22.
Die FPU-Einheit 21 kann
Teil einer Prozessoreinheit 23 sein, die unter anderem
eine Schaltung zur Wiederherstellung umfasst, sowie eine Schattierungsschaltung
und eine Vermischungsschaltung, die auf Grundlage der eingehenden
Dateninformation der Speicherschaltung 2 Gleitkommavorgänge durchführen.
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Die
Pixelinformation kann zum Berechnen eines dreidimensionalen Bildes,
z.B. für
ein Videospiel verwendet werden. Die Gleitkomma-Pixelinformation
wird der Speicherschaltung 2 zur Verfügung gestellt und in der Speicherschaltung 2 gespeichert. Darüber hinaus
kann eine Fixpunkt-Pixelinformation von der Prozessorschaltung 23 auf
der Grundlage der Gleitkomma-Pixelinformation
generiert und in der Speicherschaltung 2 gespeichert werden.
Die Gleitkomma-Pixelinformation kann einen Gleitkommawert mit einer
Größe von 32
Bit darstellen, der ein Vorzeichenbit, einen Exponenten mit sechs
Bits und eine Mantisse mit 24 Bits umfasst. Die Mantisse kann einen
Wert zwischen 0 und 1 haben.
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2 zeigt
eine weitere Ausführungsform
einer Speicherschaltung 2 mit einer Steuerschaltung 5, einer
Adresschaltung 6 und einer Daten-Eingangs-/Ausgangsschaltung 7,
die mit dem Bus 3 verbunden sein können. Darüber hinaus umfasst die Speicherschaltung 2 ein
Zellenarray 9 mit Speicherzellen 10, die von einer
Auswahlschaltung 8 individuell ausgewählt werden können. Die
Auswahlschaltung 8 kann auf jede der Speicherzellen 10 zugreifen. Die
Steuerschaltung 5 und die Adressschaltung 6 sind
mit der Auswahlschaltung 8 verbunden. Darüber hinaus
ist die Steuerschaltung 5 mit einer ersten Schreib-/Leseschaltung 11 und
einer zweiten Schreib-/Leseschaltung 12 verbunden. Darüber hinaus
ist die Steuerschaltung 5 mit einem Eingangs-/Ausgangsregister 13 verbunden.
Die Daten-Eingangs-/Ausgangsschaltung 7 ist
ebenfalls mit dem Eingangs-/Ausgangsregister 13 verbunden.
Das Eingangs-/Ausgangsregister 13 ist mit der ersten und der
zweiten Lese-/Schreibschaltung 11, 12 verbunden.
Zusätzlich
sind die erste und die zweite Schreib-/Leseschaltung 11, 12 mit
den Speicherzellen 10 des Zellenarrays 9 verbunden.
Je nach Ausführungsform
können
die erste und die zweite Schreib-/Leseschaltung 11, 12 mit
denselben Speicherzellen 10 des Zellenarrays 9 verbunden
sein, oder die erste Schreib-/Leseschaltung 11 kann mit den
Speicherzellen 10 eines ersten vorgegebenen Teils des Zellenarrays 9 verbunden
sein und die zweite Schreib-/Leseschaltung 12 kann mit
den Speicherzellen 10 eines zweiten vorgegebenen Teils
des Zellenarrays 9 verbunden sein.
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Die
CPU 1 oder die Prozessorschaltung 23 kann das
Speichern oder Lesen von Daten in der Speicherschaltung 2 steuern.
Ein Steuerbefehl wird vom Bus 3 an die Steuerschaltung 5 übertragen
und es wird eine Adresse für
die Speicherzelle 10 an die Adressschaltung 6 übertragen,
in die bzw. aus den zu den Adressen gehörigen Speicherzellen 10 Daten gespeichert
oder ausgelesen werden sollen. Darüber hinaus werden die zu speichernden
Daten vom Bus 3 zu der Daten-Eingangs-/Ausgangsschaltung 7 übertragen.
Die Daten sind digitale Daten, die von einer oder von mehreren Bits
dargestellt werden, die von einem hohen oder einem niedrigen Spannungssignalpegel
dargestellt werden, der eine logische 0 oder eine logische 1 darstellt.
Jedes der digitalen Bits, die eine 0 oder eine 1 dar stellen, kann
in einer Speicherzelle 10 des Speicherzellenarrays 9 gespeichert
werden. Wenn ein Datenwort mit 32 Bits gespeichert wird, dann wird
das Datenwort mit den 32 Bits an die Daten-Eingangs-/Ausgangsschaltung 7 übertragen.
Zusätzlich
werden die Adressen der Speicherzellen, in denen die Datenworte
gespeichert werden sollen, der Adressschaltung 6 zur Verfügung gestellt,
und ein Steuerbefehl wird an die Steuerschaltung 5 mit
dem Befehl übertragen,
das Datenwort an der zur Verfügung
gestellten Adresse zu speichern.
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Die
Adressen der Speicherzellen werden von der Adressschaltung 6 an
die Auswahlschaltung 8 übertragen.
Darüber
hinaus überträgt die Steuerschaltung 5 den
Befehl, das Datenwort an den übertragenen
Adressen zu speichern an die Auswahlschaltung 8. Die Auswahlschaltung 8 wählt auf
der Grundlage der übertragenen
Adressen die Speicherzellen 10 des Zellenfeldes 9 zum
Speichern von Daten aus.
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Darüber hinaus
empfängt
die erste oder die zweite Schreib-/Leseschaltung 11, 12 einen
Steuerbefehl von der Steuerschaltung 5, dass das Datenwort,
das in das Eingangs-/Ausgangsregister 13 eingegeben
wird, in den ausgewählten
Speicherzellen 10 gespeichert werden soll. Die Daten-Eingangs-/Ausgangsschaltung 7 überträgt das empfangene
Datenwort an das Eingangs-/Ausgangsregister 13, das in
dieser Ausführungsform 32 digitale
Bits umfasst.
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Um
Datenworte auf herkömmliche
Weise zu speichern, empfängt
die erste Schreib-/Leseschaltung 11 das Befehlssignal,
um die Datenworte des Eingangs-/Ausgangsregisters 13 zu
den ausgewählten 32 Speicherzellen
des Zellenarrays 9 zu speichern. Die erste Schreib-/Leseschaltung 11 speichert die 32 Bits
des Datenworts in den ausgewählten 32 Speicherzellen 10.
Je nach Ausführungsform
der Speicherzellen 10 umfasst die erste Schreib-/Leseschaltung 11 eine
Schaltung zum Laden einer Kondensatorkapazität der Speicherzelle oder zum
Verändern
des Widerstandswerts der Speicherzelle, wenn sie ein Widerstandselement
als Speicherelement aufweist.
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Um
ein Datenwort mit den 32 Datenbits mindestens teilweise
als analogen Wert zu speichern, empfängt die Steuerschaltung 5 einen
entsprechenden Steuerbefehl über
den Bus 3. Darüber
hinaus empfängt
die Adressschaltung die Adressen der Speicherzellen oder der Speicherzelle,
an der das Datenwort gespeichert werden soll. Die Daten-Eingangs-/Ausgangsschaltung 7 empfängt das
Datenwort und überträgt das Datenwort
an das Eingangs-/Ausgangsregister 13.
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Wenn
das gesamte Datenwort mit den 32 Datenbits in nur einer
Speicherzelle 10 gespeichert werden kann, dann empfängt in einer
Ausführungsform
die Adressschaltung 6 nur eine Adresse von einer Speicherzelle 10 und überträgt diese
eine Adresse an die Auswahlschaltung 8. Die Steuerschaltung 5 überträgt einen
Steuerbefehl an die Auswahlschaltung 8, um die Speicherzelle
mit der Adresse auszuwählen,
die von der Adressschaltung an die Auswahlschaltung 8 zum
Speichern von Daten in der Speicherzelle übertragen wird. Darüber hinaus überträgt die Steuerschaltung 5 einen
Speicherbefehl an die zweite Schreib-/Leseschaltung 12,
um das Datenwort, das sich im Eingangs-/Ausgangsregister 13 befindet,
in der ausgewählten
Speicherzelle oder den ausgewählten
Speicherzellen 10 zu speichern.
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Die
zweite Schreib-/Leseschaltung 12 ist in 3 mit
einem D/A-Wandler 14 detaillierter dargestellt, welcher über einen
Eingang mit dem Eingangs-/Ausgangsregister 13 verbunden
ist und über einen
Ausgang mit der zweiten Schreibschaltung 24 verbunden ist.
Die zweite Schreibschaltung 24 ist mit den Speicherzellen
verbunden, die von der Auswahlschaltung 8 ausgewählt werden.
Darüber
hinaus umfasst die zweite Schreib-/Leseschaltung 12 eine zweite
Leseschaltung 25, die über
einen Eingang mit den Speicherzellen des Speicherzellenarrays 9 und über einen
Ausgang mit einem A/D-Wandler 15 verbunden ist. Der Ausgang
des A/D-Wandlers 15 ist mit dem Eingangs-/Ausgangsregister 13 verbunden.
Der Ausgang des A/D-Wandlers 15 ist mit einer Prozessorschaltung 50 verbunden.
Die Prozessorschaltung 50 ist mit der Auswahlschaltung 8 verbunden
und empfängt
die Information zu dem Zeitpunkt, zu dem Daten in die Speicherzellen
eingeschrieben werden.
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Wird
nur eine Speicherzelle 10 ausgewählt, in der die gesamten digitalen
Daten, die beispielsweise 32 Datenbits umfassen, gespeichert werden
sollen, so werden die 32 Datenbits vom D/A-Wandler 14 in
einen analogen Wert umgewandelt, der von der zweiten Schreibschaltung 24 in
der einen ausgewählten
Speicherzelle 10 des Speicherzellenarrays 9 gespeichert
wird. Der D/A-Wandler 14 umfasst eine Referenztabelle,
die bestimmt, in welchen analogen Wert das digitale Datenwort umgewandelt
wird, wobei mit diesem einen analogen Wert das digitale Datenwort
dargestellt wird.
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So
ist es mithilfe der zweiten Schreib-/Leseschaltung 12 möglich, ein
digitales Datenwort zu speichern, das mindestens zwei digitale Bits
in einer Speicherzelle 10 umfasst, wobei ein analoges Signal verwendet
wird, in welches die mindestens zwei digitalen Datenbits von dem
D/A-Wandler 14 umgewandelt werden.
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Für ein Datenwort
mit 32 Datenbits, das aus einer Speicherzelle 10 ausgelesen
wird, empfängt die
Steuerschaltung 5 den Steuerbefehl, um ein Datenwort aus
einer Speicherzelle auszulesen, und die Adressschaltung 6 empfängt die
Adresse der einen Speicherzelle. Die Steuerschaltung 5 überträgt den Steuerbefehl
an die Auswahlschaltung 8, um eine Speicherzelle 10 auszuwählen. Zusätzlich überträgt die Adressschaltung 6 die
Adresse der Speicherzellen 10, aus denen Daten ausgelesen
werden sollen, an die Auswahlschaltung 8. Die Auswahlschaltung 8 überträgt die Adresse
der Speicherzelle, aus der Daten ausgelesen werden sollen, an die
Prozessorschaltung 50.
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In
diesem Beispiel empfängt
die Auswahlschaltung 8 nur die Adresse von einer Speicherzelle 10,
aus der Daten ausgelesen werden sollen. Darüber hinaus überträgt die Steuerschaltung 5 einen Steuerbefehl
an die zweite Schreib-/Leseschaltung 12, um einen analogen
Wert aus mindestens einer ausgewählten
Speicherzelle 10 auszulesen. Der Steuerbefehl wird von
der zweiten Leseschaltung 25 empfangen, der den gespeicherten
analogen Wert aus der ausgewählten
Speicherzelle 10 ausliest und den analogen Wert an den
A/D-Wandler 15 überträgt.
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Der
A/D-Wandler 15 ist mit einer Prozessorschaltung 50 verbunden.
Die Prozessorschaltung 50 generiert die Information bezüglich der
Zeitdauer, während
der die ausgelesenen Daten in der Speicherzelle gespeichert waren.
Je nach Speicherzeit bestimmt die Prozessorschaltung 50 gemäß der vorgegebenen
Zeittabelle einen Korrekturfaktor. Die Prozessorschaltung 50 bewertet
den ausgelesenen analogen Wert mit Hilfe des Korrekturfaktors und
generiert einen korrigierten analogen Wert. In einer weiteren Ausführungsform
kann der Korrekturfaktor vorgegeben sein und auf einer durchschnittlichen
Speicherzeit basieren. In einer weiteren Ausführungsform berechnet die Prozessorschaltung 50 mit
Hilfe der Information der Auswahlschaltung die Speicherzeit, zu der
die Daten in der Speicherzelle gespeichert waren und zu der die
Daten von der zweiten Leseschaltung 25 aus dem Speicher
ausgelesen werden.
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Im
Grunde wird der Korrekturfaktor zur Kompensation eines zeitabhängigen Vorgangs,
der den analogen Wert der Daten, die in der Speicherzelle gespeichert
und ausgelesen werden, verändert. Wenn
ein Kondensator verwendet wird, tritt ein Leckstrom auf, der die
gespeicherte, die analogen Daten darstellende Ladungsmenge verringert.
Die Prozessorschaltung 50 kann den Wert des analogen Lesesignals
proportional zur Speicherzeit der analogen Daten erhöhen.
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Die
Prozessorschaltung 50 wandelt die korrigierten analogen
Daten in mindestens zwei Datenbits gemäß einer Umwandlungsta belle
um und überträgt die Datenbits
an das Eingangs-/Ausgangsregister 13.
Das Eingangs-/Ausgangsregister 13 überträgt die Datenbits an die Daten-Eingangs-/Ausgangsschaltung 7.
Die Daten-Eingangs-/Ausgangsschaltung 7 empfängt die
Datenbits und überträgt die Datenbits über den
Bus 3 an die anfordernde Einheit, z.B. an die CPU 1 oder
die Prozessorschaltung 23. Der A/D-Wandler 15 kann
in einer weiteren Ausführungsform
auch den analogen Wert in ein Datenwort mit beispielsweise 32 Datenbits
umwandeln. Das Datenwort wird von dem Eingangs-/Ausgangsregister 13 und
der Daten-Eingangs-/Ausgangsschaltung 7 an den
Bus 3 übertragen.
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Je
nach Ausführungsform
kann die Speicherschaltung 2 von 2 lediglich
eine zweite Schreib-/Leseschaltung 12 und keine erste Schreib-/Leseschaltung 11 aufweisen.
Dies bedeutet, dass alle digitalen Daten als analoge Werte in den
Speicherzellen 10 gespeichert werden. Je nach Ausführungsform
können
der D/A-Wandler 14 und der A/D-Wandler 15 einen
Eingang und einen Ausgang mit einer Bandbreite, die steuerbar ist,
aufweisen. So kann es möglich
sein, Datenworte mit unterschiedlicher Anzahl digitaler Bits aus
einer Speicherzelle 10 auszulesen bzw. in eine Speicherzelle 10 einzuschreiben.
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In
weiteren Ausführungsformen
können mehrere
zweite Schreib-/Leseschaltungen 12 mit dem
Eingangs-/Ausgangsregister 13 oder mit mehreren Eingangs-/Ausgangsregistern 13 vorgesehen sein.
Die Verwendung mehrerer zweiter Schreib-/Leseschaltungen 12 ermöglicht das
Speichern eines Datenworts mit mehreren digitalen Datenbits als
analoge Daten in mindestens zwei Speicherzellen 10 in einem
Vorgang. Daher ist es nicht erforderlich, jedes Datenwort in genau
einer Speicherzelle zu speichern; es ist vielmehr möglich, ein
Datenwort in mindestens zwei Speicherzellen als analoge Werte zu speichern.
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Mit
dieser Ausführungsform
ist es möglich, die
Anzahl der Speicherzellen zum Speichern eines Datenwortes in Abhängigkeit
von der Wichtigkeit der erforderlichen Genauigkeit der gespeicherten
Daten anzupassen. Daher könnte
es nützlich
sein, nur eine der Speicherzellen zum Speichern eines Datenworts mit
einem analogen Wert auszuwählen,
wenn das Datenwort weniger wichtig ist, und mindestens zwei Speicherzellen
zum Speichern eines Datenwortes mit zwei analogen Werten in zwei
Speicherzellen auszuwählen,
wenn das Datenwort wichtiger ist.
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Je
nach Ausführungsform
kann lediglich eine zweite Schreib-/Leseschaltung 12 vorgesehen
sein, die ein Datenwort in zwei analogen Werten in zwei Speicherzellen
speichert. Die zweite Schreib-/Leseschaltung kann zuerst die Hälfte der
Datenbits des Datenwortes in einen analogen Wert umwandeln und dann
diesen analogen Wert zu einer ersten ausgewählten Speicherzelle speichern.
Dann wandelt die zweite Schreib-/Leseschaltung 12 den
zweiten Teil der digitalen Bits des Datenwortes in einen zweiten analogen
Wert um und speichert den zweiten analogen Wert in einer zweiten
Speicherzelle als analoges Datum.
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Zum
Auslesen eines Datenwortes, das in zwei verschiedenen Speicherzellen
als zwei analoge Werte gespeichert ist, liest die zweite Schreib-/Leseschaltung 12 zuerst
den analogen Wert der ersten Speicherzelle aus und überträgt den analogen
Wert zur ersten Hälfte
der Datenbits des digitalen Datenworts und speichert diese Datenbits
im Eingangs-/Ausgangsregister 13. Dann liest die zweite Schreib-/Leseschaltung 12 den
analogen Wert der zweiten Speicherzelle aus, überträgt den analogen Wert an den
zweiten Teil der digitalen Bits des Datenwortes und überträgt die digitalen
Bits an das Eingangs-/Ausgangsregister 13.
In diesem Verfahren wird die zweite Schreib-/Leseschaltung 12 nacheinander
von der Steuerschaltung 5 getaktet, wobei die Auswahlschaltung 8 nacheinander
die erste und die zweite Speicherzelle zum aufeinanderfolgenden Auslesen
der analogen Daten aus der ersten und der zweiten Speicherzelle
durch die zweite Schreib-/Leseschaltung 12 adressiert.
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In
einer weiteren Ausführungsform
umfasst die zweite Schreibschaltung 24 eine steuerbare Spannungsquelle 41 zum
Laden der Speicherzelle 10 bezüglich des analogen Werts auf
einen vorgegebenen Spannungspegel, der den analogen Wert darstellt.
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In
einer weiteren Ausführungsform
umfasst die zweite Leseschaltung 25 eine Spannungsmessschaltung 42 zum
Messen des in einer Speicherzelle gespeicherten Spannungspegels.
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4 zeigt
eine Speicherzelle 10, die einen Schalter 27 und
ein Speicherelement 28 aufweist. Das Speicherelement 28 kann
beispielsweise ein Kondensator oder ein Widerstandselement sein,
das zum Speichern eines analogen Werts in der Speicherzelle verwendet
werden kann. Der Schalter 27 wird von der Steuerschaltung 8 gesteuert
und wählt die
Speicherzelle 10 zum Auslesen oder Speichern von Daten,
aus der oder in die Speicherzelle aus. Wird als Speicherelement 28 ein
Kondensator verwendet, umfasst die zweite Schreib-/Leseschaltung 12 eine
Stromquelle zum Laden des Kondensators auf eine vorgegebene elektrische
Ladung, die ein analoges Datum darstellt. In Abhängigkeit von dem analogen Wert,
der in der Speicherzelle 10 gespeichert werden kann, lädt die zweite
Schreib-/Leseschaltung 12 den
Kondensator auf einen vorgegebenen Spannungspegel, der den analogen
Wert darstellt. Darüber
hinaus umfasst die zweite Schreib-/Leseschaltung 12 zum
Auslesen des von einem Spannungspegel auf dem Kondensator dargestellten
analogen Werts eine Spannungsmesseinheit zum Erfassen der Spannung,
die in der Speicherzelle 10 gespeichert ist. Der erfasste
Spannungspegel wird von dem A/D-Wandler 15 in digitale
Datenbits oder ein Datenwort umgewandelt.
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Wird
in der Speicherzelle 10 ein Widerstandselement als Speicherelement 28 verwendet,
umfasst die zweite Schreibschaltung 24 eine Strom- oder
Spannungsquelle zum Anpassen des Widerstands des Widerstandselements.
In Abhängigkeit von
dem analogen Wert, der vom D/A-Wandler 14 an die zweite
Schreibschaltung 24 übertragen
wird, passt die zweite Schreibschal tung 24 den Widerstand
des Widerstandselements der Speicherzelle 10 zum Speichern
des analogen Werts an. Um den analogen Wert aus einem programmierten
Widerstandselement auszulesen, umfasst die zweite Leseschaltung 25 eine
Widerstandserfassungseinheit, welche den Widerstand des Widerstandspeicherelements 28 der
Speicherzelle 10 ermittelt. Der ermittelte Widerstandswert
wird an den A/D-Wandler 15 übertragen, der den analogen
Widerstandswert in digitale Datenbits oder ein Datenwort umwandelt
und die digitalen Datenbits oder das Datenwort an das Eingangs-/Ausgangsregister 13 überträgt.
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Der
D/A-Wandler 14 und der A/D-Wandler 15 umfassen
Umwandlungstabellen zum Umwandeln digitaler Datenbits oder digitaler
Datenworte in mindestens einen analogen Wert und zum Umwandeln analoger
Werte in digitale Datenbits oder digitale Datenworte.
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5 zeigt
eine Speicherschaltung, die als DRAN-Speicher ausgeführt sein
kann. Die Speicherschaltung umfasst einen Reihenadress-Zwischenspeicher-Decoder 29,
der die Funktion der Auswahlschaltung übernimmt und der mit Wortleitungen 33 verbunden
ist, wobei die Wortleitungen 33 mit Schaltern 27 der
ersten und zweiten Speicherzellen 19, 20 verbunden
sind. Der Reihenadress-Zwischenspeicher-Decoder 29 ist
mit der Adressschaltung 6 und der Steuerschaltung 5 verbunden.
Darüber
hinaus ist ein Spaltendecoder 16 ebenfalls mit der Adressschaltung 6 und
der Steuerschaltung 5 verbunden. Der Spaltendecoder 16 ist über eine
Eingangs-/Ausgangseinheit 30 mit der ersten Schreib-/Leseschaltung 11 und
der zweiten Schreib-/Leseschaltung 12 verbunden.
Die Eingangs-/Ausgangseinheit 30 ist mit der Daten-Eingangs-/Ausgangsschaltung 7 zum Empfangen
und Übertragen
von Daten zu der ersten und/oder der zweiten Schreib-/Leseschaltung 11, 12 verbunden.
Außerdem
ist die Eingangs-Ausgangseinheit 30 über einen Datenpfad 31 direkt
mit der ersten Schreib-Leseschaltung 11 verbunden. Die
Eingangs-Ausgangseinheit 30 ist darüber hinaus über einen zweiten Datenpfad 32 mit
einem D/A-Wandler 14 und mit einem A/D- Wandler 15 verbunden. Die erste
Schreib-/Leseschaltung 11 ist mit Bitleitungen 34 verbunden,
die in einem ersten Array 17 der Speicherschaltung 2 angeordnet
sind. An den Kreuzungspunkten der Wortleitungen 33 und
Bitleitung 34 sind erste und zweite Speicherzellen 19, 20 angeordnet, wobei
erste Speicherzellen 19 in einem ersten Array 17 und
zweite Speicherzelle 20 in einem zweiten Array 18 eines
Zellarrays angeordnet sind.
-
Der
A/D-Wandler 15 ist mit der Prozessorschaltung 50 verbunden.
Die Prozessorschaltung 50 ist mit dem Reihenadress-Zwischenspeicher-Decoder 29 und
mit dem Spaltendecoder 16, die die Adressen der Speicherzellen
empfangen, die mit Daten beschrieben werden und aus denen Daten
ausgelesen werden, verbunden. Die Prozessorschaltung 50 erzeugt
die Information im Hinblick darauf, wie lange die ausgelesenen Daten
in der Speicherzelle gespeichert waren. Je nach Speicherzeit bestimmt die
Prozessorschaltung 50 entsprechend einer vorgegebenen Zeittabelle
einen Korrekturfaktor. Die Prozessorschaltung 50 evaluiert
den ausgelesenen analogen Wert mit dem Korrekturfaktor und erzeugt einen
korrigierten analogen Wert. In einer weiteren Ausführungsform
kann der Korrekturfaktor vorgegeben sein und auf einer durchschnittlichen
Speicherzeit basieren und nicht individuell berechnet werden. In
einer weiteren Ausführungsform
berechnet die Prozessorschaltung 50 die Speicherzeit mit
Hilfe der Information darüber,
zu welcher Zeit die Daten in der Speicherzelle gespeichert waren
und zu welcher Zeit die Daten aus der Speicherzelle ausgelesen werden.
-
Die
Prozessorschaltung 50 wandelt die korrigierten analogen
Daten in mindestens zwei Datenbits gemäß einem Umwandlungstabelle
um und überträgt die Datenbits
an die Eingangs-Ausgangseinheit 30.
-
Der
D/A-Wandler 14 und der A/D-Wandler 15 sind mit
der zweiten Schreib-/Leseschaltung 12 verbunden. Die zweite
Schreib- /Leseschaltung 12 ist
mit Bitleitungen 34 verbunden, die im zweiten Array 18 des
Speicherzellenarrays angeordnet sind. Im zweiten Array 18 sind
zweite Speicherzellen 20 an Kreuzungspunkten der Wortleitungen 33 und
Bitleitungen 34 angeordnet. In dieser Ausführungsform
ist die zweite Schreib-/Leseschaltung 12 lediglich
mit zweiten Speicherzellen 20 und die erste Schreib-/Leseschaltung 11 ist
lediglich mit den ersten Speicherzellen 19 verbunden. Die
zweiten Speicherzellen 20 können sich von den ersten Speicherzellen 19 durch eine
verbesserte Fähigkeit
zum Speichern analoger Werte unterscheiden. Die zweiten Speicherzellen 20 können im
Vergleich zu den Kondensatoren der ersten Speicherzellen 19 größere Kondensatoren,
d.h. Kondensatoren mit größerer Kapazität als Speicherelemente
aufweisen.
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In
einer weiteren Ausführungsform
können die
zweiten Speicherzellen 20 Widerstandselemente als Speicherelemente 21 mit
einem größeren einstellbaren
Widerstandswert aufweisen. Aufgrund des Aufbaus einer größeren elektrischen
Kapazität
einer zweiten Speicherzelle 20 kann das Speichern eines analogen
Werts, der ein Datenwort mit mindestens zwei digitalen Datenbits
darstellt, präziser
erfolgen. Der Spaltendecoder 16 ist mit der Adressschaltung 6 verbunden,
und die Adressschaltung 6 überträgt die Adressen der Bitleitungen,
die zum Lesen oder Speichern von Daten aus oder in ausgewählten ersten oder
zweiten Speicherzellen 19, 20 abgetastet werden
müssen.
Auf diese Weise ist der Spaltendecoder 16 über die
Eingangs-/Ausgangseinheit 30 mit
Auswahlleitungen 35, 36 mit der ersten Schreib-/Leseschaltung 11 und
der zweiten Schreib-/Leseschaltung 12 verbunden,
um individuell Bitleitungen 34 auszuwählen, um Lese- und Schreibvorgänge mit ausgewählten ersten
und/oder zweiten Speicherzellen 19, 20 durchzuführen. Der
Lese- und Schreibvorgang in der Ausführungsform von 5 wird
in einem analogen Verfahren zu dem oben beschriebenen durchgeführt.
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6 zeigt
ein Detail einer weiteren Ausführungsform,
die eine parallele Anordnung zweier Speicherzellen 10 zeigt,
die von einer Wortleitung 33 gesteuert werden können und
mit einer Bitleitung 34 verbunden sind. Mit Hilfe zweier
Speicherzellen 10 wird der Kondensator zum Speichern eines
analogen Werts verdoppelt und daher kann durch die Verwendung zweier
oder mehrerer parallel geschalteter Speicherzellen eine verbesserte
Genauigkeit beim Speichern des analogen Werts, der mindestens zwei Datenbits
darstellt, erreicht werden.
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In
der Ausführungsform
von 6 sind die beiden Schalter 27 der Speicherzellen 10 miteinander
und mit einer Wortleitung verbunden. Daher können die beiden Speicherzellen
durch Auswahl einer Wortleitung und einer Bitleitung adressiert
werden.
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In
einer weiteren Ausführungsform
können zwei
Speicherzellen, die von zwei Wortleitungen gesteuert werden, gleichzeitig
ausgewählt
und aktiviert werden, und die Daten können von der einen Bitleitung,
die mit den beiden Speicherzellen 10 verbunden ist, ausgelesen
oder eingeschrieben werden, um einen analogen Wert in mindestens
zwei parallel betriebenen Speicherzellen 10 zu speichern
oder einen analogen Wert aus den mindestens zwei Speicherzellen 10 auszulesen.
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In
einer weiteren Ausführungsform
kann ein Auffrischmechanismus mit einem Lesevorgang und einem zusätzlichen
Schreibvorgang zum Auffrischen der Kapazität der Speicherzellen verwendet
werden, um eine Datenkorruption zu vermeiden und um trotz eines
Leckstroms aus dem Kondensator eine akzeptable Genauigkeit sicherzustellen.
In dieser Ausführungsform
kann sich die Auffrischzykluszeit von Speicherzellen, die zum Speichern
analoger Daten verwendet werden, von der Auffrischzykluszeit anderer Speicherzellen,
die zum Speichern von digitalen Daten verwendet werden können, unterscheiden.
-
7 zeigt
eine schematische Darstellung eines Datenworts 40, das
eine Gleitkomma-Pixelinformation mit einem Vorzeichen, einem Exponenten und
einer Mantisse darstellt. Das Vorzeichen 37 kann ein Datenbit
aufweisen. Der Exponent 38 kann sechs Datenbits aufweisen.
Die Mantisse 39 kann 25 Datenbits aufweisen. In einer weiteren
Ausführungsform kann
die Mantisse 39, wenn nötig,
von dem Exponenten abgespaltet werden, um eine Normalisierung des gespeicherten
analogen Werts zu erreichen. Darüber hinaus
kann die Mantisse 39 als ein analoger Wert gespeichert
werden, und der Exponent 38 kann in Form von digitalen
Daten gespeichert werden. So kann das digitale Datenwort 40,
das digitale Datenbits für
die Mantissse und digitale Datenbits für das Datenwort aufweist, als
analoger Wert und in Form von digitalen Werten gespeichert werden.
-
8 zeigt
eine weitere Ausführungsform der
zweiten Schreib-/Leseschaltung 12, wobei die zweite Schreibschaltung 24 eine
Modifikationsschaltung 43 für einen Widerstand aufweist
und die zweite Leseschaltung eine Widerstandsmessschaltung 44 umfasst.
Die steuerbare Modifikationsschaltung 43 für den Widerstand
wird zum Einstellen des analogen Widerstands eines Widerstandselements
einer Speicherzelle gemäß dem analogen,
in der Speicherzelle zu speichernden Wert verwendet. Die Widerstandsmessschaltung 44 wird
zum Abtasten des analogen Widerstandswerts verwendet, der in dem
Widerstandselement einer Speicherzelle gespeichert ist.
-
Obwohl
sich die vorhergehende Beschreibung auf Ausführungsformen der vorliegenden
Erfindung bezieht, können
andere und weiterführende Ausführungsformen
der Erfindung entwickelt werden, ohne dabei über ihren grundlegenden Umfang
hinauszugehen, der in den nachfolgenden Patentansprüchen angegeben
ist.
-
- 1
- CPU
- 2
- Speicherschaltung
- 3
- Bus
- 4
- Eingangs-/Ausgangseinheit
- 5
- Steuerschaltung
- 6
- Adressierschaltung
- 7
- Dateneingangs-/ausgangsschaltung
- 8
- Auswahlschaltung
- 9
- Speicherzellenarray
- 10
- Speicherzelle
- 11
- erste
Schreib-/Leseschaltung
- 12
- zweite
Schreib-/Leseschaltung
- 13
- Eingangs-/Ausgangsregister
- 14
- D/A-Wandler
- 15
- A/D-Wandler
- 16
- Spaltendecoder
- 17
- erstes
Array
- 18
- zweites
Array
- 19
- erste
Speicherzelle
- 20
- zweite
Speicherzelle
- 21
- FPU
- 22
- Anzeige
- 23
- Prozessorschaltung
- 24
- zweite
Schreibschaltung
- 25
- zweite
Leseschaltung
- 27
- Schaltung
- 28
- Speicherelement
- 29
- Reihenadress-Zwischenspeicher
- 30
- Eingangs-/Ausgangseinheit
- 31
- Datenpfad
- 32
- zweiter
Datenpfad
- 33
- Wortleitung
- 34
- Bitleitung
- 35
- erste
Auswahlleitung
- 36
- zweite
Auswahlleitung
- 37
- Zeichen
- 38
- Exponent
- 39
- Mantisse
- 40
- Datenwort
- 41
- Spannungsquelle
- 42
- Spannungsmessschaltung
- 43
- Modifikationsschaltung
- 44
- Widerstandsmessschaltung