DE102007034304B4

DE102007034304B4 - Unterstützte Taktschaltung für Halbleiterspeicher

Info

Publication number: DE102007034304B4
Application number: DE102007034304.5A
Authority: DE
Inventors: Josef Schnell; Dr. Seitz Helmut
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-07-25
Filing date: 2007-07-24
Publication date: 2014-02-13
Anticipated expiration: 2027-07-25
Also published as: JP2008071474A; US7376042B2; US20080031057A1; DE102007034304A1

Abstract

Ein Speicherbauteil, das in einem Halbleiterwafer ausgebildet ist, wobei das Speicherbauteil Folgendes umfasst: mindestens ein Speicherbankarray, aus dem während eines Lesevorgangs Daten gelesen werden; einen DQ-Bereich mit Datenpads; einen Taktbaum, der mit dem DQ-Bereich zum Ansteuern von Daten aus den Datenpads während des Lesevorgangs gekoppelt ist; und einen Spannungsgenerator, der an mindestens einige Bauteile des Taktbaums gekoppelt ist, um mindestens einige Bauteile des Taktbaums mit einer erhöhten Spannung zu versorgen, wobei die erhöhte Spannung von dem Spannungsgenerator aus der Wortleitungsspannung des Systems erzeugt wird.

Description

Hintergrund
Gegenwärtig ist die Maximierung der Systemleistung in vielen DRAM-Anwendungen oder in einen DRAM enthaltenden Systemen eine wichtige Überlegung. Bestimmte Zeitbeschränkungen und Verzögerungen beim Abrufen von Daten von dem System-DRAM können die Gesamtsystemleistung beeinträchtigen. Auch sehr kleine Zeitsegmente können die Leistung beeinträchtigen. Während eines Lesevorgangs liegen die Daten in der Regel in Datenblöcken vor, um nur für eine kurze Zeitdauer aus dem Systemspeicher getaktet zu werden. Somit muss das Austakten der Daten innerhalb dieses engen Zeitfensters erfolgen, während dessen sie vorliegen, andernfalls kann es zu einem Fehler kommen. Aus diesem und anderen Gründen besteht ein Bedarf für die vorliegende Erfindung.
Aus der Druckschrift DE 102 08 715 B4 ist ein Speicherbauteil mit einer Latenz-Zeitschaltung für ein S-DRAM, bei dem eine Ablaufsteuerung durch ein Taktsignal getaktet wird, bekannt. Das Speicherbauteil umfasst Speicherbankarrays, DQ-Bereiche mit jeweils Datenpads und Off-Chip-Treibern und einen Taktbaum zum Ansteuern des DQ-Bereichs und der Off-Chip-Treiber.
Aus der Druckschrift US 6,525,587 B2 ist eine taktgesteuerte integrierte Schaltung bekannt, bei der Schaltungsteile mit jeweils eigener Betriebsspannung versorgt werden können. Die Arbeitsgeschwindigkeit fällt dabei umso höher aus, je höher die Versorgungsspannung gewählt wird.
Kurze Darstellung
Gemäß einer im Patentanspruch 1 angegebenen Ausführungsform eines Speicherbauteils enthält das Speicherbauteil mindestens ein Speicherbankarray, einen DQ-Bereich, einen Taktbaum und einen Spannungsgenerator. Das Speicherbauteil ist in einem Halbleiterwafer ausgeführt. Das mindestens eine Speicherbankarray ist so ausgebildet, dass die Daten während eines Lesevorgangs aus ihm ausgelesen werden. Der Taktbaum ist an den DQ-Bereich gekoppelt und konfiguriert, um Daten während des Lesevorgangs anzusteuern. Der Spannungsgenerator ist an mindestens einige Bauteile des Taktbaums gekoppelt, um mindestens einigen der Bauteile des Taktbaums eine erhöhte Spannung bereitzustellen. Die erhöhte Spannung wird von dem Spannungsgenerator aus der Wortleitungsspannung des Systems erzeugt.
Weitere Ausführungsformen des Speicherbauteils sind in den Unteransprüchen 2 bis 9 enthalten.
Im Patentanspruch 10 ist eine Ausführungsform eines Verfahrens zum Lesen von einem Speicherbauteil angegeben. Das Verfahren umfasst die folgenden Schritte:
Lesen aus mindestens einem Speicherbankarray während eines Lesevorgangs;
Bereitstellen einer Vielzahl von Datenpads und Off-Chip-Treibern auf dem Speicherbauteil;
Takten der Vielzahl von Datenpads und Off-Chip-Treibern mit einem Taktbaum während des Lesevorgangs, wobei der Taktbaum mit den Datenpads und Off-Chip-Treibern gekoppelt ist; und
Bereitstellen einer erhöhten Spannung an den Taktbaum, wobei die erhöhte Spannung von einem Spannungsgenerator aus der Wortleitungsspannung des Systems erzeugt wird.
Weitere Ausführungsformen des Verfahrens sind in den Unteransprüchen 11 bis 13 spezifiziert.
Kurze Beschreibung der Zeichnungen
Die beigefügten Zeichnungen werden mit aufgenommen, um ein weiteres Verständnis der vorliegenden Erfindung bereitzustellen und werden in diese Beschreibung eingebettet und bilden einen Teil davon. Die Zeichnungen zeigen die Ausführungsformen der vorliegenden Erfindung und gemeinsam mit der Beschreibung dienen sie zur Erläuterung der Grundsätze der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden leicht ersichtlich, da sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind bezüglich einander nicht notwendigerweise maßstabsgetreu. Ähnliche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1 ist ein Blockdiagramm, das eine beispielhafte Speichervorrichtung veranschaulicht.
2 ist ein Blockdiagramm, das eine beispielhafte Taktbaumschaltung zur Verwendung in einer Speichervorrichtung veranschaulicht.
3 ist ein Zeitgebungsdiagramm, das beispielhafte Zeitgebungssignale für eine beispielhafte Taktbaumschaltung zur Verwendung in einer Speichervorrichtung veranschaulicht.
4 ist ein Blockdiagramm, das eine Taktbaumschaltung zur Verwendung in einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
5 ist ein Zeitgebungsdiagramm, das Zeitgebungssignale für eine Taktbaumschaltung zur Verwendung in einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird Bezug auf die beigefügten Zeichnungen genommen, welche einen Teil davon bilden, und in denen veranschaulichend spezifische Ausführungsformen gezeigt werden, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht werden Richtungsbegriffe, wie „oben”, „unten”, „vorne”, „hinten”, „Vorder-”, „Hinter-” mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet.
Da die Bauteile der Ausführungsformen der vorliegenden Erfindung in einer Reihe unterschiedlicher Ausrichtungen positioniert werden können, werden die Richtungsbegriffe zu Veranschaulichungszwecken und keinesfalls einschränkend gebraucht. Es versteht sich, dass andere Ausführungsformen und strukturelle oder logische Änderungen, die vom Gegenstand der Patentansprüche umfasst sind, vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung sollte daher nicht in einem einschränkenden Sinn aufgefasst werden und der Schutzumfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
1 veranschaulicht eine Speichervorrichtung 10 mit einer Randpadanordnung und mehreren Speicherbänken. In einer Ausführungsform enthält die Speichervorrichtung 10 vier Speicherbankarrays: Bank 0, Bank 1, Bank 2 und Bank 3. Die Speichervorrichtung 10 enthält ferner einen ersten DQ-Bereich 12, einen zweiten DQ-Bereich 14 und Taktbaum 16. Der Zugriff auf die vier Speicherbänke erfolgt durch eine Datenstrecke, die zwischen den Speicherbänken und dem ersten und zweiten DQ-Bereich 12 und 14 gekoppelt ist und über die Daten aus Bank 0, Bank 1, Bank 2 und/oder Bank 3 ausgelesen werden.
In einer Ausführungsform ist die Speichervorrichtung 10 ein Niedrigenergie-DRAM-Chip, wie ein Niedrigenergie-DDR-SDRAM. Bank 0, Bank 1, Bank 2 und Bank 3 sind in einer quadratischen oder rechteckigen Konfiguration auf der Halbleiterspeichervorrichtung 10 angeordnet. In einigen Fällen sind der erste und zweite DQ-Bereich 12 und 14 physisch an den Rand des Halbleiterchips angrenzend angeordnet (wie in 1 gezeigt) und in anderen Anwendungen befinden sie sich zwischen den Speicherbänken auf dem Chip. In verschiedenen Ausführungsformen können Datenpads so konfiguriert sein, dass sie für 16-Bit-, 32-Bit- oder andere Systemarchitekturen geeignet sind.
In einer Ausführungsform enthält der erste DQ-Bereich 12 den Treiber 32, einen Daten-FIFO und Off-Chip-Treiber („OCD”) 34, und Datenpads („DQ-Pads”) 36 und 38. Analog enthält der zweite DQ-Bereich 14 Treiber 42, Daten-FIFO und Off-Chip-Treiber („OCD”) 44 und Datenpads („DQ-Pads”) 46 und 48. Die Datenpads 36, 38, 46 und 48 und OCD 34 und 44 sind zum Puffer und Multiplexinglogik und der Datenstrecke gekoppelt.
Bei Betrieb empfangen (nicht spezifisch gezeigte) Befehls- und Adress-Pads Befehls- und Adresssignale zum Abrufen von Daten aus den verschiedenen Speicherbänken (Bank 0, Bank 1, Bank 2 und Bank 3) in der Speichervorrichtung 10. Die Daten werden dann über die DQ-Pads 36, 38, 46 und 48 in dem ersten und zweiten DQ-Bereich 12 und 14 abgerufen. Die DQ-Pads 36, 38, 46 und 48 sind mit den Strecken gekoppelt, die das Senden von Daten von der Speichervorrichtung 10 gestatten.
In einer Ausführungsform sind differentielle Taktsignale VCLK und VbCLK den Taktpads 18 und 19 bereitgestellt. Die Taktpads 18 und 19 sind konfiguriert, um differentielle Taktsignale VCLK und VbCLK von außerhalb der Speichervorrichtung 10 zu erhalten, wie von einer Speichersteuerung oder anderen Vorrichtung, die an die Speichervorrichtung 10 gekoppelt ist. Diese Taktsignale werden dann von einem Taktempfänger 20 empfangen, welcher wiederum zum Ansteuern des Taktbaums 16 verwendet wird. Der Taktbaum 16 steuert wiederum die DQ-Pads 36, 38, 46 und 48 und OCD 34 und 44 in den ersten und zweiten DQ-Bereichen 12 und 14 während eines Datenlesevorgangs der Speichervorrichtung 10 an.
In einer Ausführungsform ist der Taktbaum 16 zwischen den Taktempfänger 20 an einem Ende und einem ersten und zweiten DQ-Bereich 12 und 14 an einem anderen Ende gekoppelt. In einem Fall enthält der Taktbaum 16 einen ersten Taktpufferinverter 22, einen zweiten Taktpufferinverter 24 und Taktpuffer 26. Metallleitungen, die zwischen dem ersten und zweiten Taktpufferinverter 22 und 24 und zwischen dem zweiten Taktpufferinverter 24 und dem Taktpuffer 26 verbunden sind, sind mit Hilfe von Pfeilen veranschaulicht. In einer Ausführungsform steuern differentielle Taktsignale VCLK und VbCLK den Taktbaum 16 an, der wiederum den ersten und zweiten DQ-Bereich 12 und 14 während eines Datenlesevorgangs ansteuert.
2 veranschaulicht ein vereinfachtes Blockdiagramm der Taktbaumschaltung 16, die zur Verwendung in einer Speichervorrichtung, wie einer Speichervorrichtung 10 in 1 konfiguriert sein kann. Die veranschaulichte Taktbaumschaltung 16 ist zwischen dem Taktempfänger 20 an einem Ende und dem Latenzsteuertakttreiber 32/42 an dem anderen Ende konfiguriert. Der Taktbaum 16 enthält den ersten Taktpufferinverter 22, den zweiten Taktpufferinverter 24 und den Taktpuffer 26, mit dazwischen verbundenen Metallleitungen.
Der erste Taktempfänger 20 wird so gezeigt, dass er differentielle Taktsignale VCLK und VbCLK zum Ansteuern des Taktbaums 16 an einem vorderen Ende empfängt. Der Taktbaum 16 wird gezeigt, wie er einen Latenzsteuertakttreiber 32/42 an einem hinteren Ende ansteuert. Der Latenzsteuertakttreiber 32/42 steuert wiederum den Daten-FIFO 34/44, wie Daten-FIFO 34 des ersten DQ-Bereichs 12 und Daten-FIFO 44 des zweiten DQ-Bereichs 14 der in 1 gezeigten Speichervorrichtung 10 an. Lesedaten treten in den Daten-FIFO 34/44 über Lese/Schreib-Datenleitungen (RWD) ein und werden dann über Off-Chip-Treiber („OCD”) in Reaktion auf den Takttreiber 32/42 aus der Speichervorrichtung angesteuert.
3 zeigt beispielhafte Daten- und Taktsignal-Zeitgebungssignale für eine Taktbaumschaltung 16 zur Verwendung in einer Speichervorrichtung, wie Speichervorrichtung 10. Ein Taktsignal wird über das obere Ende der Figur mit einem ersten Übergang bei Zeit = 0 Nanosekunden (0 ns) und mit aufeinanderfolgenden Übergängen, die alle 6 Nanosekunden (6 ns) danach auftreten, gezeigt. In der Darstellung wird bei Zeit = 0 Nanosekunden ein Lesebefehl ausgegeben. Der horizontale Pfeil (SRWD) veranschaulicht den ausgegebenen Lesebefehl. Nach Ausgabe des Lesebefehls, werden dann bei dem zweiten Taktzyklus nach dem Lesebefehl, in dem Beispiel bei 12 Nanosekunden (12 ns) die Daten ausgetaktet.
Während eines Lesebefehls sind Daten zum Austakten auf den Datenbus verfügbar, was in der Regel als die Speicherzugriffszeit oder das „tAC-Fenster” bezeichnet wird. Das tAC-Fenster wird als die Datenzugriffszeit bezeichnet, während der der Takt die Daten aussteuern muss. In 3 wird das tAC-Fenster mit zwei vertikalen gepunkteten Linien an jedem Ende des tAC-Fensters dargestellt. In 3 erscheint die linke Seite oder das vordere Ende des tAC-Fensters nach dem zweiten Taktzyklus direkt nach dem Lesebefehl (nach genau 12 Nanosekunden) und die rechte Seite oder das hintere Ende des tAC-Fensters erscheint genau vor dem dritten Taktzyklus nach dem Lesebefehl (18 Nanosekunden). Somit müssen in der Darstellung die Daten in einem tAC-Fenster von ungefähr 2 bis 5,5 Nanosekunden (zwischen 14 und 17,5 Nanosekunden) ankommen, nachdem der Lesebefehl ausgegeben worden ist.
Wie in 3 ebenfalls gezeigt gibt es zwischen der Ausgabe des Lesebefehls, bis die Daten auf den DQ-Blöcken zum Aussteuern zu dem Datenbus während des tAC-Fensters bereit sind eine Verzögerung. Diese Verzögerung beeinträchtigt die tAC-Leistung. Verschiedene Verzögerungskomponenten tragen zu der tAC-Gesamtleistung bei. In dem beispielhaften Taktbaum 16 aus 2 kann ein Teil der Verzögerung jedem der Taktempfänger 20, ersten Taktpufferinverter 22, zweiten Taktpufferinverter 24, Taktpuffer 26, Latenzsteuertakttreiber 32/42, Daten-FIFO 34/44 sowie den OCD zugeschrieben werden.
In vielen Anwendungen sind die Eigenschaften und somit die Zeitgebungsverzögerung einer Reihe dieser Komponenten durch die Spezifikationsparameter der Anwendung gegeben. Die Eigenschaften des Taktempfängers 20 und der OCD werden beispielsweise häufig durch Spezifikationsparameter in vielen Speicheranwendungen bestimmt. Beispielsweise kann die Eingangs-/Ausgangs-Schaltgeschwindigkeit des Taktempfängers 20 und der OCD durch die Anwendung gegeben sein. Somit werden in vielen Anwendungen diese Verzögerungskomponenten durch die Ausgestaltung gegeben.
Einige dieser Komponentenzeitgebungsverzögerungen werden in 3 in dem tAC-Fenster gezeigt. Ein Teil dieser Zeitgebungsverzögerung ist auf die durch die Bauteile des Taktbaums 16 (beispielsweise den ersten Taktpufferinverter 22, den zweiten Taktpufferinverter 24, den Taktpuffer 26) zurückzuführen und diese Taktbaumverzögerung wird durch den mit t_CLKtree bezeichneten gestrichelten horizontalen Pfeil gezeigt. Die Ausgangszeitgebungsverzögerung aufgrund der OCD wird durch den gepunkteten horizontalen Pfeil mit der Bezeichnung t_OCD mit vertikalen Markierungen veranschaulicht. In einem Fall beträgt die Taktbaumverzögerung t_CLKtree 2,5 Nanosekunden und die OCD-Verzögerung t_OCD beträgt 1 Nanosekunde.
Da die Verzögerung der verschiedenen Bauteile kumulativ ist, kann jede zusätzliche oder erhöhte Verzögerung von einem der Bauteile in einigen Situationen zu kritischen Fehlern führen. Wenn die durch die verschiedenen Bauteile verursachte kumulative Verzögerung beispielsweise zu groß ist, wird das tAC-Fenster geschlossen, bevor die Verzögerung vollständig ist. Wenn die durch die Taktbaumverzögerung t_CLKtree und die durch die OCD-Verzögerung t_OCD bewirkte kumulative Verzögerung so ist, dass die kumulative Summe des gestrichelten Pfeils von t_CLKtree und des gepunkteten Pfeils von t_OCD über die hintere Seite des tAC-Fensters hinausgeht (die gestrichelte vertikale Linie ganz rechts), wird es anders ausgedrückt zu Fehlern bei der Taktung der Daten auf den Datenbus von den DQ-Blöcken kommen.
In der Darstellung befindet sich die kumulative Verzögerung noch in dem tAC-Fenster, das heißt, das Ende des gepunkteten Pfeils von t_OCD befindet sich links von dem hinteren Ende der gestrichelten vertikalen tAC-Linie. Wenn einige der Verzögerungskomponenten auch nur etwas länger wären, würde sich das Ende des gepunkteten Pfeils von t_OCD jedoch nach rechts von dem hinteren Ende der gestrichelten vertikalen tAC-Linie bewegen, wodurch eine Fehlersituation angezeigt werden würde.
In 4 wird eine Taktbaumschaltung 66 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Der Taktbaum 66 kann zur Verwendung in einer Speichervorrichtung, wie der Speichervorrichtung 10 aus 1 konfiguriert sein. Die gezeigte Taktbaumschaltung 66 ist zwischen dem Taktempfänger 70 an einem Ende und dem Latenzsteuertakttreiber 82 an dem anderen Ende konfiguriert. In einer Ausführungsform ist die Taktbaumschaltung 66 mit einer verstärkten Spannung versehen, was in einem Fall die tAC-Leistung verbessert.
Der Taktempfänger 70 wird so gezeigt, dass er die differentiellen Taktsignale VCLK und VbCLK zum Ansteuern des Taktbaums 66 an einem vorderen Ende empfängt. Der Taktbaum 66 wird so gezeigt, dass er einen Latenzsteuertakttreiber 82 an einem hinteren Ende antreibt. Der Latenzsteuertakttreiber 82 treibt wiederum Daten-FIFO 84, wie Daten-FIFO 34 des ersten DQ-Bereichs 12 und/oder Daten-FIFO 44 des zweiten DQ-Bereichs 14 der in 1 gezeigten Speichervorrichtung 10 an. Lesedaten treten über Lese-/Schreib-Datenleitungen (RWD) ein und werden dann in Reaktion auf den Takttreiber 82 über Off-Chip-Treiber („OCD”) aus der Speichervorrichtung ausgesteuert.
Die Taktbaumschaltung 66 enthält einen ersten Taktpufferinverter 72, einen zweiten Taktpufferinverter 74 und Taktpuffer 76 mit dazwischen verbundenen Metallleitungen. Außerdem sind die Elemente des Taktbaums in einer Ausführungsform mit einer verstärkten Spannung (VCLKP) versehen. In einer Ausführungsform verbessert die verstärkte Spannung (VCLKP) die Leistung des Taktbaums 66 und insbesondere der Bauteile des Taktbaums 66, an die sie gekoppelt ist, so dass die Taktbaumverzögerung t_CLKtree verkürzt wird. In einigen Fällen verbessert dies die tAC-Leistung insofern, als sichergestellt wird, dass Daten in dem tAC-Fenster auf den Datenbus ausgetaktet werden.
In einer Ausführungsform wird einer Speichervorrichtung (wie der in 1 gezeigten Speichervorrichtung 10), auf der sich der Taktbaum 66 befindet, eine externe Spannung (VEXT) bereitgestellt. Die externe Spannung (VEXT) kann beispielsweise von außerhalb der Speichervorrichtung 10, wie von einem Speichercontroller oder einer anderen Vorrichtung zugeführt werden, die an die Speichervorrichtung 10 gekoppelt ist. Die externe Spannung (VEXT) ist dann an der ersten Spannungszufuhr 90 verfügbar. Statt die externe Spannung (VEXT) an den Taktbaum 66 zu koppeln, wird jedoch ein erster Spannungsgenerator 92 an die erste Spannungszufuhr 90 gekoppelt. Der Spannungsgenerator 92 nimmt dann die externe Spannung (VEXT) auf und erhöht ihren Pegel. In einem Fall wird die externe Spannung (VEXT) von dem Spannungsgenerator 92 zu einer erhöhten Spannung (VCLKP) erhöht. Diese erhöhte Spannung (VCLKP) wird dann einer zweiten Spannungszufuhr 94 bereitgestellt. In einer Ausführungsform sind die erste Spannungszufuhr 90, der Spannungsgenerator 92 und die zweite Spannungszufuhr 94 alle auf derselben Speichervorrichtung bereitgestellt, wie die Taktbaumschaltung 66, wie auf Speichervorrichtung 10.
In einer Ausführungsform ist die erhöhte Spannung (VCLKP) der zweiten Spannungszufuhr 94 an die Bauteile des Taktbaums 66 gekoppelt. In einer Ausführungsform stellt die zweite Spannungszufuhr 94 die erhöhte Spannung (VCLKP) jeweils an den Taktempfänger 70, den ersten Taktpufferinverter 72, den zweiten Taktpufferinverter 74 und den Taktpuffer 76 bereit. Aufgrund der höheren Spannung (VCLKP) wird die Verzögerung des Taktempfängers 70, des ersten Taktpufferinverters 72, des zweiten Taktpufferinverters 74 und des Taktpuffers 76 einschließlich des RC-Bauteils verringert. Dies führt zu einer verbesserten tAC-Leistung.
Um die Ausführungsform der Taktbaumschaltung 66 in 4 weiter zu veranschaulichen, werden in dem Zeitgebungsdiagramm aus 5 einige der Zeitgebungssignale für die Ausführungsform gezeigt. Die Zeitgebungssignale sind ähnlich denen aus 3. Ein Taktsignal wird über die Oberseite der Figur mit einem ersten Übergang bei Zeit = 0 Nanosekunden (0 ns) und mit aufeinanderfolgenden Übergängen jeweils 6 Nanosekunden (6 ns) danach gezeigt. In der Darstellung wird bei Zeit = 0 Nanosekunden ein Lesebefehl ausgegeben. Der horizontale Pfeil (SRWD) veranschaulicht den ausgegebenen Lesebefehl. Nach der Ausgabe des Lesebefehls werden die Daten dann bei dem zweiten Taktzyklus nach dem Lesebefehl, der 12 Nanosekunden (12 ns) beträgt, auf den Datenbus ausgetakte.
Während eines Lesebefehls sind Daten wiederum zur Austaktung auf den Datenbus während des tAC-Fensters verfügbar (in 5 wie in 3 gezeigt, mit zwei vertikalen gepunkteten Linien an jedem Ende des tAC-Fensters). Wie bei 3 erscheint die linke Seite oder das vordere Ende des tAC-Fensters in 5 genau nach dem zweiten Taktzyklus nach dem Lesebefehl (genau nach 12 Nanosekunden) und die rechte Seite oder das hintere Ende des tAC-Fenster erscheint direkt vor dem dritten Taktzyklus nach dem Lesebefehl (18 Nanosekunden). In 5 wird die Wirkung des Koppelns der erhöhten Spannung (VCLKP) der zweiten Spannungszufuhr 94 zu den Bauteilen des Taktbaums 66 durch den Abfall der Taktbaumverzögerung t_CLKtree gezeigt (durch den horizontalen gestrichelten Pfeil gezeigt). In 5 ist die Taktbaumverzögerung t_CLKtree kürzer als in 3. Dies liegt daran, dass 3 einen Taktbaum zeigte, der einfach mit einer externen Spannung (VEXT) versorgt wurde, die geringer als die erhöhte Spannung (VCLKP) war und daher ist die damit verbundene Verzögerung länger.
In vielen Anwendungen sind die Merkmale und somit die Zeitgebung der OCD durch die Spezifikationsparameter der Anwendung gegeben. Somit ist die OCD-Verzögerung t_OCD (durch den gepunkteten horizontalen Pfeil gezeigt) in 3 und 5 dieselbe. Da die Verzögerung der verschiedenen Bauteile kumulativ ist, ist die kumulative Verzögerung jedoch weniger relativ zu dem tAC-Fenster, je kürzer die Taktbaumverzögerung t_CLKtree in 5 ist. Anders ausgedrückt ist die kumulative Verzögerung, die durch die Taktbaumverzögerung t_CLKtree und die OCD-Verzögerung t_OCD bewirkt wird, so, dass die kumulative Summe des gestrichelten Pfeils von t_CLKtree und des gepunkteten Pfeils von t_OCD sich bis kurz vor der hinteren Seite des tAC-Fensters erstreckt (gestrichelte vertikale Linie ganz rechts). Somit ermöglicht die verkürzte Taktbaumverzögerung t_CLKtree anders als in 3, wo auch eine geringe Erhöhung der OCD-Verzögerung t_OCD die kumulative Verzögerung aus dem tAC-Fenster schieben würde, eine zusätzliche Verzögerung, ohne dass die kumulative Verzögerung aus dem tAC-Fenster geschoben wird. Auf diese Weise wird ein Fehler beim Austakten von Daten aus den DQ-Pads auf den Datenbus vermieden.
In einer Ausführungsform wird die Taktbaumverzögerung t_CLKtree durch Bereitstellen der erhöhten Spannung (VCLKP) an den Taktbaum 66 um eine Nanosekunde kürzer, als wenn der Taktbaum an eine externe Spannung (VEXT), die nicht erhöht ist, gekoppelt wäre. In einer Ausführungsform kann die erhöhte Spannung (VCLKP) aus der Wortleitungsspannung des Systems erzeugt werden. In einem Beispiel ist diese größer als 2,5 Volt. In einer anderen Ausführungsform wird das Rauschen auf der Zuführungsleitung verringert, indem die erhöhte Spannung (VCLKP) entlang des Taktbaums mit Trenchkapazität gepuffert wird.
In einer Ausführungsform ermöglicht die verkürzte Taktbaumverzögerung t_CLKtree aufgrund der bereitgestellten erhöhten Spannung (VCLKP) die Anwendungen oder Spezifikationen, die leicht erhöhte OCD-Verzögerungen t_OCD erforderten. In herkömmlichen Taktbaumschaltungen könnte diese leicht erhöhte OCD-Verzögerung t_OCD die tAC-Leistung nachteilig beeinflussen und zu Systemfeldern führen. Bei der Taktbaumschaltung 66 mit erhöhter Spannung (VCLKP) können in solchen Anwendungen Fehler vermieden werden.
Obwohl hierin spezifische Ausführungsformen gezeigt und beschrieben wurden, wird es Durchschnittsfachleuten klar sein, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen, die vom Schutzumfang der Patentansprüche umfasst sind, die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Daher soll diese Erfindung nur durch die Ansprüche und deren Äquivalente begrenzt werden.

Claims

Ein Speicherbauteil, das in einem Halbleiterwafer ausgebildet ist, wobei das Speicherbauteil Folgendes umfasst: mindestens ein Speicherbankarray, aus dem während eines Lesevorgangs Daten gelesen werden; einen DQ-Bereich mit Datenpads; einen Taktbaum, der mit dem DQ-Bereich zum Ansteuern von Daten aus den Datenpads während des Lesevorgangs gekoppelt ist; und einen Spannungsgenerator, der an mindestens einige Bauteile des Taktbaums gekoppelt ist, um mindestens einige Bauteile des Taktbaums mit einer erhöhten Spannung zu versorgen, wobei die erhöhte Spannung von dem Spannungsgenerator aus der Wortleitungsspannung des Systems erzeugt wird.
Das Speicherbauteil nach Anspruch 1, wobei das Speicherbauteil als Niedrigenergie-DRAM-Chip ausgeführt ist.
Das Speicherbauteil nach einem der Ansprüche 1 oder 2, umfassend: eine Vielzahl des mindestens einen Speicherbankarrays; wobei der DQ-Bereich eine Vielzahl von Datenpads und Off-Chip-Treibern aufweist.
Das Speicherbauteil nach einem der Ansprüche 1 bis 3, wobei die erhöhte Spannung größer als 2,5 Volt ist.
Das Speicherbauteil nach einem der Ansprüche 1 bis 4, wobei entlang des Taktbaums Trenchkapazität bereitgestellt ist, um die erhöhte Spannung zu Puffern und Rauschen auf der Zuführungsleitung zu verringern.
Das Speicherbauteil nach Anspruch 5, wobei der Taktbaum ferner erste und zweite Taktpufferinverter und einen Taktpuffer umfasst.
Das Speicherbauteil nach einem der Ansprüche 1 bis 6, wobei die dem Taktbaum bereitgestellte erhöhte Spannung eine Verzögerung des Taktbaums verringert.
Das Speicherbauteil nach Anspruch 7, wobei die dem Taktbaum bereitgestellte erhöhte Spannung die Verzögerung des Taktbaums um mindestens eine Nanosekunde verringert.
Speicherbauteil nach einem der Ansprüche 1 bis 8, wobei die dem Taktbaum bereitgestellte erhöhte Spannung die tAC-Leistung verbessert.
Verfahren zum Lesen von einem Speicherbauteil, umfassend: Lesen aus mindestens einem Speicherbankarray während eines Lesevorgangs; Bereitstellen einer Vielzahl von Datenpads und Off-Chip-Treibern auf dem Speicherbauteil; Takten der Vielzahl von Datenpads und Off-Chip-Treibern mit einem Taktbaum während des Lesevorgangs, wobei der Taktbaum mit den Datenpads und Off-Chip-Treibern gekoppelt ist; und Bereitstellen einer erhöhten Spannung an den Taktbaum, wobei die erhöhte Spannung von einem Spannungsgenerator aus der Wortleitungsspannung des Systems erzeugt wird.
Verfahren nach Anspruch 10, ferner umfassend das Bereitstellen einer erhöhten Spannung an den Taktbaum, um eine Verzögerung des Taktbaums zu verringern.
Verfahren nach einem der Ansprüche 10 oder 11, ferner umfassend das Bereitstellen der erhöhten Spannung an den Taktbaum, um die Verzögerung des Taktbaums um mindestens eine Nanosekunde zu verringern.
Verfahren nach einem der Ansprüche 10 bis 12, ferner umfassend das Bereitstellen der erhöhten Spannung an den Taktbaum, um die tAC-Leistung zu verbessern.