DE102007022945A1

DE102007022945A1 - Speichermodul, Speichersystem und Datenverarbeitungssystem

Info

Publication number: DE102007022945A1
Application number: DE102007022945A
Authority: DE
Inventors: Seiji Miura; Akira Yabu; Yoshinori Haraguchi
Original assignee: Hitachi Ltd; Elpida Memory Inc
Current assignee: Hitachi Ltd; Micron Memory Japan Ltd
Priority date: 2006-05-16
Filing date: 2007-05-16
Publication date: 2007-12-13
Also published as: KR101023343B1; US20070271409A1; CN101075217B; CN101075217A; KR101023295B1; KR20100007844A; KR20090075786A; JP2007310430A; KR100972243B1; CN104615547A; JP5065618B2; CN101840376A; KR20070111388A; CN101840376B

Abstract

Es wird ein nutzerfreundliches Datenverarbeitungssystem vorgestellt, das schnell arbeitet und dessen Speicherkapazität mit geringen Kosten erweitert werden kann. Das Datenverarbeitungssystem umfasst eine Datenverarbeitungseinheit, einen flüchtigen Speicher und einen nichtflüchtigen Speicher. Die Datenverarbeitungseinheit, der flüchtige Speicher und der nichtflüchtige Speicher sind in Reihe miteinander verbunden, und durch das Verringern der Anzahl von Verbindungssignalen wird die schnelle Verarbeitung erreicht, während die Speicherkapazität erweiterbar ist. Beim Übertragen von Daten vom nichtflüchtigen Speicher zum flüchtigen Speicher erfolgt eine Fehlerkorrektur, so dass die Zuverlässigkeit erhöht ist. Das Datenverarbeitungssystem aus einer Anzahl von Speicherchips wird als Datenverarbeitungssystemmodul ausgebildet, bei dem die Chips aufeinandergestapelt angeordnet sind, wobei die Anschlüsse durch ein Ball-Grid-Array (BGA) und durch Bonden zwischen den Chips ausgebildet werden.

Description

VERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht die Priorität aus der japanischen Patentanmeldung Nr. JP 2006-135970, eingereicht am 16. Mai 2006, deren Inhalt hiermit durch Bezugnahme in diese Anmeldung eingeschlossen wird.
TECHNISCHES GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft ein Verfahren zum Steuern eines Datenverarbeitungssystems mit einem nichtflüchtigen Speicher und eine Datenverarbeitungseinheit und ein Speichermodul.
HINTERGRUND DER ERFINDUNG
Es ist ein Hybrid-Halbleiterspeicher bekannt, bei dem ein Flash-Speicherchip (32 MBit Speicherkapazität) und ein statischer Direktzugriffsspeicherchip (SRAM-Chip) (4 MBit Speicherkapazität) aufeinandergelegt und zu einem integrierten Stapelchip in der Art eines Fein-Ballgridarray-Bauteils (FBGA-Bauteils) vergossen werden. Die Adresseneingabeanschlüsse und die Dateneingabe/Datenausgabeanschlüsse des Flash-Speichers und des SRAM werden dabei gemeinsam zu den Eingangs/Ausgangselektroden des FBGA-Bauteils geführt. Die Steueranschlüsse sind jedoch unabhängig damit verbunden (siehe z. B. "Hybrid Memory (stacked CSP) Flash Memory + RAM Data Sheet LRS 1380", 10. Dezember 2001, SHARP Corporation, http://www.sharp.co.jp/products/device/flash/cmlist.html (Nicht-Patentdokument 1)).
Bei einem anderen bekannten Hybrid-Halbleiterspeicher werden ein Flash-Speicher (1 GBit Speicherkapazität) und ein dynamischer Direktzugriffsspeicher (DRAM) (512 MB Speicherkapazität) aufeinandergelegt und zu dem integrierten Stapelchip eines FBGA-Bauteils vergossen. Für den Flash-Speicher und den DRAM sind die Adresseneingabeanschlüsse, die Dateneingabe/Datenausgabeanschlüsse und die Steueranschlüsse jeweils unabhängig mit Eingangs/Ausgangselektroden des FBGA-Bauteils verbunden (siehe zum Beispiel "MCP Data Sheet KBE 00F005A-D411", Juni 2005, Samsung Electronic Co. Ltd., http://www.samsung.com/Products/Semiconductor/common/product_list. aspx?family_cd=MCP0 (Nicht-Patentdokument 2)).
Bei einem anderen Hybrid-Halbleiterspeicher sind ein Flash-Speicherchip und ein DRAM-Chip zu einem Leiterrahmenbauteil integriert. In diesem Fall sind die Adresseneingabeanschlüsse, die Dateneingabe/Datenausgabeanschlüsse und die Steueranschlüsse jeweils gemeinsam mit den Eingangs/Ausgangselektroden des Bauteils verbunden (siehe zum Beispiel die 1 und 15 der japanischen Patent-Offenlegungsschrift Nr. 05-299616 (Patentdokument 1) und die europäische Patent-Offenlegungsschrift Nr. 0566306 (Patentdokument 2)).
Es ist auch ein System mit einem Flash-Speicher als Hauptspeicher, einem Cache-Speicher, einer Steuereinheit und einer Zentraleinheit (CPU) bekannt (siehe zum Beispiel die 1 der japanischen Patent-Offenlegungsschrift Nr. 07-146820 (Patentdokument 3)).
Ein anderer bekannter Halbleiterspeicher besteht aus einem Flash-Speicher, einem DRAM und einer Datenübertragungs-Steuerschaltung (siehe zum Beispiel die 2 der japanischen Patent-Offenlegungsschrift Nr. 2001-5723 (Patentdokument 4) und die japanische Patent-Offenlegungsschrift Nr. 2002-366429 (Patentdokument 5)).
Es gibt auch bereits ein Speichermodul, das durch Verbinden einer Anzahl von Speichern der gleichen Art gebildet wird (siehe die japanische Patent-Offenlegungsschrift Nr. 2002-7308 (Patentdokument 6) und die japanische Patent-Offenlegungsschrift Nr. 2004-192616 (Patentdokument 7)).
ZUSAMMENFASSUNG DER ERFINDUNG
Die Erfinder der vorliegenden Erfindung haben vor der Erfindung ein Mobiltelefon, den darin verwendeten Prozessor sowie ein Datenverarbeitungssystem mit einem Flash-Speicher und einem Direktzugriffsspeicher untersucht.
Wie in der 36 gezeigt, enthält das Mobiltelefon eine Datenverarbeitungseinheit PRC und Speichermodule MCM1, MCM2. Die Datenverarbeitungseinheit PRC besteht aus einer Zentraleinheit CPU, einer SRAM-Steuerung SRC, einer DRAM-Steuerung DRC und einer NAND-Flash-Speichersteuerung NDC. Das Speichermodul MCM1 besteht aus einem NOR-Flash-Speicher NOR FLASH und einem SRAM. Das Speichermodul MCM2 besteht aus einem NAND-Flash-Speicher NAND FLASH und einem DRAM. Die Datenverarbeitungseinheit PRC greift zum Lesen und Schreiben von Daten auf die Speichermodule MCM1 und MCM2 zu.
Nach dem Einschalten liest die Datenverarbeitungseinheit PRC zum Booten die im NOR-Flash-Speicher NOR FLASH gespeicherten Bootdaten aus. Dann liest die Datenverarbeitungseinheit PRC aus dem NOR-Flash-Speicher NOR FLASH das erforderliche Anwendungsprogramm aus und führt das Programm in der Zentraleinheit CPU aus. Der SRAM und der DRAM dienen jeweils als Arbeitsspeicher, sie nehmen die Rechenergebnisse der Zentraleinheit CPU und dergleichen auf.
Der NAND-Flash-Speicher NAND FLASH enthält vor allem Musikdaten und Bewegtbilddaten. Entsprechend den Erfordernissen liest die Datenverarbeitungseinheit PRC die Musikdaten oder die Bewegtbilddaten aus dem NAND-Flash-Speicher NAND FLASH in den DRAM, um Musik abzuspielen oder bewegte Bilder anzuzeigen. In der letzten Zeit wurden multifunktionale mobile Geräte entwickelt, wie sie zum Beispiel durch Mobiltelefone dargestellt werden, weshalb es ein Bedürfnis nach verschiedenen Arten von Interfaces gibt.
Wie in der 36 gezeigt, weist die CPU dort eine Steuerung für jede der verschiedenen Speichervorrichtungen auf und ist parallel mit den Speichern verbunden. Je mehr Funktionen (z.B. für das Abspielen von Musik, für Spiele und andere Inhalte) zu den Mobiltelefonen hinzugefügt werden, um so größer werden die Anwendungen, die Daten und der Arbeits bereich bei den Mobiltelefonen. Folglich besteht ein Erfordernis nach einem Speicher mit einer großen Kapazität.
Entsprechend steigt die Anzahl der Signalleitungen, die die CPU mit dem Speicher verbinden, so daß die Substratkosten ansteigen und das Rauschen und die Signalverzerrung zunehmen. Es hat sich herausgestellt, daß mit der bekannten Technik kaum eine Kostenverringerung, eine gute Hochgeschwindigkeitsleistung und eine Miniaturisierung erreicht werden können.
Aufgabe der vorliegende Erfindung ist es daher, ein benutzerfreundliches Datenverarbeitungssystem zu schaffen, das in der Lage ist, bei geringen Kosten eine gute Hochgeschwindigkeitsleistung und eine erhöhte Speicherkapazität zu erreichen, wobei die Anzahl der Signalleitungen zwischen der Datenverarbeitungseinheit und den Speichern und zwischen den Speichern verringert ist.
Es wird nun eine typische erfindungsgemäße Einrichtung dargestellt. Eine Datenverarbeitungseinheit, ein dynamischer Direktzugriffsspeicher, ein NOR-Flash-Speicher und ein NAND-Flash-Speicher sind in Reihe verbunden und zu einem einzigen Körper vergossen. Auf dem Gußkörper sind die Elektroden zur Verbindung mit einem Halbleiterchip und die Elektroden zur Verbindung des Gußkörpers mit einer externen Einheit ausgebildet.
Bei dieser Anordnung enthält vorzugsweise eine Leseanforderung, die von der Datenverarbeitungseinheit an den dynamischer Direktzugriffsspeicher, den NOR-Flash-Speicher und den NAND-Flash-Speicher gesendet wird, Identifikationsinformationen für den Bestimmungsort der Anforderung. Außerdem enthalten die ausgelesenen Daten vorzugsweise Identifikationsinformationen über die Quelle des Transfers.
Wenn die Datenverarbeitungseinheit Daten aus den Speichern ausliest, wird die Reihenfolge des Auslesens der Daten aus den Speichern vorzugsweise dynamisch entsprechend der Lesefrequenz (wie oft ein Auslesen auftritt) bestimmt. Vorzugsweise kann die Lesefrequenz auch programmiert werden.
Vorzugsweise führt die Datenverarbeitungseinheit nach dem Einschalten eine Steuerung derart aus, daß die Identifikationsinformationen für die einzelnen, in Reihe verbundenen Speicher festgelegt werden.
Vorzugsweise erfolgt die Steuerung unabhängig von der zeitlichen Reihenfolge der Leseanforderungen für die einzelnen Speicher derart, daß schnell auslesbare Daten übertragen werden, ohne daß auf langsam ausgelesene Daten gewartet wird.
Vorzugsweise erfolgt die Steuerung derart, daß die Schaltung, die die Leseanforderungen für die einzelnen Speicher aufnimmt, unabhängig von der Schaltung arbeitet, die die ausgelesenen Daten überträgt.
Vorzugsweise erfolgt die Steuerung derart, daß Leseoperationen und Schreiboperationen unabhängig voneinander ausgeführt werden.
Vorzugsweise erfolgt die Steuerung derart, daß die Taktfrequenz für jeden Speicher erforderlichenfalls geändert werden kann.
Vorzugsweise stellt die Datenverarbeitungseinheit Fehler in den aus dem NAND-Flash-Speicher ausgelesenen Daten fest und korrigiert sie, und sie ersetzt bei Schreiboperationen schlechte Adressen, in die Daten falsch eingeschrieben wurden.
Es kann somit ein nutzerfreundliches Datenverarbeitungssystem erhalten werden, das schnell ist und bei dem die Speicherkapazität mit geringen Kosten erweiterbar ist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Blockdarstellung eines Beispiels für den Aufbau des erfindungsgemäßen Datenverarbeitungssystems;
2 eine Darstellung einer beispielhaften Adressenzuteilung bei dem erfindungsgemäßen Datenverarbeitungssystem;
3 eine Darstellung der beispielhaften Operationen beim Einschalten des erfindungsgemäßen Datenverarbeitungssystems;
4 eine Blockdarstellung eines Beispiels für eine Speicheranordnung bei dem erfindungsgemäßen Datenverarbeitungssystem;
5 ein Flußdiagramm für einen beispielhaften Ablauf bei der Antwort auf eine Anforderung in dem erfindungsgemäßen Datenverarbeitungssystem;
6 ein Flußdiagramm für einen beispielhaften Ablauf bei der Antwort auf eine Antwort in dem erfindungsgemäßen Datenverarbeitungssystem;
7 ein Flußdiagramm für einen beispielhaften Ablauf bei der Antwort auf eine Antwort in dem erfindungsgemäßen Datenverarbeitungssystem;
8 ein Flußdiagramm für die Arbeitsweise einer Antwortplanungsschaltung SCH;
9 eine Tabelle für ein Beispiel einer Antwort-Prioritäts-Änderungsoperation durch die Antwortplanungsschaltung SCH;
10A ein Flußdiagramm für ein Beispiel einer Taktsteueroperation durch das erfindungsgemäße Datenverarbeitungssystem;
10B ein Flußdiagramm für ein Beispiel einer Taktsteueroperation durch das erfindungsgemäße Datenverarbeitungssystem;
10C ein Flußdiagramm für ein Beispiel einer Taktsteueroperation durch das erfindungsgemäße Datenverarbeitungssystem;
11 eine Blockdarstellung eines Beispiels für den Aufbau der Speicherschaltung des Speichers für das erfindungsgemäße Datenverarbeitungssystem;
12 eine Blockdarstellung eines Beispiels für den Aufbau des Speichers für das erfindungsgemäße Datenverarbeitungssystem;
13 eine Tabelle für ein Beispiel einer Antwort-Prioritäts-Änderungsoperation durch die Antwortplanungsschaltung SCH;
14 eine Blockdarstellung eines Beispiels für den Aufbau des Speichers für das erfindungsgemäße Datenverarbeitungssystem;
15 eine Tabelle für ein Beispiel einer Antwort-Prioritäts-Änderungsoperation durch die Antwortplanungsschaltung SCH;
16 ein Flußdiagramm für ein Beispiel einer Operation bei der Beantwortung einer Fehlerantwort bei dem erfindungsgemäßen Datenverarbeitungssystem;
17A eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
17B eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
17C eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
17D eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
17E eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
18A eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
18B eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
18C eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
18D eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
18E eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
19A eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
19B eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
19C eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
19D eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
19E eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
20A eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
20B eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
20C eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
20D eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
21A eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
21B0 eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
21B1 eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
22A eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
22B eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
22C eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
22D eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
23 eine Darstellung eines Beispiels für die Wellenformen im Betrieb des erfindungsgemäßen Datenverarbeitungssystems;
24 eine Blockdarstellung eines erfindungsgemäßen Datenverarbeitungssystems;
25 eine Blockdarstellung eines erfindungsgemäßen Datenverarbeitungssystems;
26 eine Blockdarstellung eines erfindungsgemäßen Datenverarbeitungssystems;
27 eine Blockdarstellung eines erfindungsgemäßen Datenverarbeitungssystems;
28 eine Blockdarstellung eines erfindungsgemäßen Datenverarbeitungssystems;
29A eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
29B eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
30A eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
30B eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
31A eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
31B eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
32A eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
32B eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
33A eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
33B eine Darstellung eines Beispiels für ein Speicherdaten-Verarbeitungssystem bei einer Ausführungsform der Erfindung;
34 eine Blockdarstellung eines Beispiels für den Aufbau eines Mobiltelefons mit einem erfindungsgemäßen Speicherdaten-Verarbeitungssystem;
35 eine Blockdarstellung eines Beispiels für den Aufbau eines Mobiltelefons mit einem erfindungsgemäßen Speicherdaten-Verarbeitungssystem; und
36 eine Blockdarstellung eines Beispiels für den Aufbau eines in einem Mobiltelefon verwendeten bekannten Speichers.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezug zu den beiliegenden Zeichnungen näher beschrieben. In den Ausführungsformen können die Schaltungselemente, die die einzelnen Blöcke bilden, durch die bekannten Techniken für integrierte Schaltungen, einschließlich der Technologie für komplementäre Metall-Oxid-Halbleiter (CMOS) zum Beispiel, auf einem einzigen Halbleitersubstrat, etwa einem monokristallinen Siliziumsubstrat, ausgebildet werden.
(Erste Ausführungsform)
Die 1 zeigt ein Datenverarbeitungssystem mit einer Datenverarbeitungseinheit CPU_CHIP und einem Speichermodul MEM gemäß einer ersten Ausführungsform der Erfindung. Es erfolgt nun eine Beschreibung der einzelnen Komponenten.
Die Datenverarbeitungseinheit CPU_CHIP besteht aus Datenverarbeitungsschaltungen CPU0, CPU1, CPU2 und CPU3 und einer Speichersteuerschaltung CON. Die Speichersteuerschaltung CON umfaßt eine Anforderungswarteschlange RqQ, eine Antwortwarteschlange RsQ, ein Bootvorrichtungs-ID-Register BotID und ein Endgerät-ID-Register EndID. Die Schaltungen CPU0, CPU1, CPU2 und CPU3 lesen über die Speichersteuerschaltung CON aus dem Speichermodul MEM0 ein Betriebssystem (OS), ein Anwendungsprogramm und die zu verarbeitenden Daten aus und führen sie aus.
Die Anforderungwarteschlange RqQ speichert die Ergebnisse des von CPU0, CPU1, CPU2 und CPU3 ausgeführten Anwendungsprogramms und dergleichen, die an das Speichermodul MEM0 auszugeben sind. Die Antwortwarteschlange RsQ speichert die an CPU0, CPU1, CPU2 und CPU3 auszugebenden Anwendungsprogramme, die aus dem Speichermodul MEM0 ausgelesen werden, und dergleichen.
Das Speichermodul MEM0 besteht aus den Speicherchips M0, M1 und M2. Die Datenverarbeitungseinheit CPU_CHIP und die Speicherchips M0, M1 und M2 sind in Reihe verbunden. Der Speicherchip M0 ist ein flüchtiger Speicher, während die Speicherchips M1 und M2 nichtflüchtige Speicher sind. Typische flüchtige Speicher sind DRAMs mit dynamischen Direktzugriffsspeicherzellen als Speicherarray, pseudo-statische Direktzugriffsspeicher PSRAMs, SRAMs mit statischen Direktzugriffsspeicherzellen und dergleichen. Bei der vorliegenden Erfindung können alle Arten von flüchtigen Speicherzellen verwendet werden. In der ersten Ausführungsform wird ein Beispiel beschreiben, bei dem dynamische Direktzugriffsspeicherzellen als Speicherarray verwendet werden.
Der nichtflüchtige Speicher kann ein Festwertspeicher (ROM), ein elektrisch lösch- und programmierbarer ROM (EEPROM), ein Flash-Speicher, ein Phasenänderungsspeicher, ein magnetischer Direktzugriffsspeicher (MRAM), ein Direktzugriffsspeicher vom Widerstandsumschalttyp (ReRAM) oder dergleichen sein. Die erste Ausführungsform zeigt ein Beispiel mit einem Flash-Speicher.
Typische Flash-Speicher umfassen NOR-Flash-Speicher, AND-Flash-Speicher, NAND-Flash-Speicher und ORNAND-Flash-Speicher. Die vorliegende Erfindung ist bei allen Arten von Flash-Speichern anwendbar. Die erste Ausführungsform zeigt ein Beispiel mit einem NOR-Flash-Speicher und einem NAND-Flash-Speicher.
Ein typischer flüchtiger Speicher, der als Speicherchip M0 verwendet wird, ist ohne Einschränkung darauf ein dynamischer Direktzugriffsspeicher mit dynamischen Speicherzellen. Der Speicher kann eine Lesezugriffszeit von etwa 15 ns und eine Speicherkapazität von etwa 1 GBit aufweisen. Der Speicherchip M0 kann ohne Einschränkung darauf als temporärer Arbeitsspeicher verwendet werden, der benötigt wird, wenn die Datenverarbeitungseinheit CPU_CHIP ein Anwendungsprogramm ausführt.
Ein typischer Flash-Speicher für den Speicherchip M1 kann ohne Einschränkung darauf aus NOR-Flash-Speicherzellen bestehen. Er kann eine Lesezugriffszeit von etwa 80 ns und eine Speicherkapazität von etwa 1 GBit aufweisen. Der Speicherchip M1 kann, ohne darauf beschränkt zu sein, ein Betriebssystem enthalten, das von der Datenverarbeitungseinheit CPU_CHIP ausgeführt wird, und darüberhinaus einen Bootcode, eine Bootvorrichtungs-ID-Nummer, eine Endgerät-ID-Nummer, ein Anwendungsprogramm und dergleichen speichern.
Ein typischer Flash-Speicher für den Speicherchip M2 kann ohne Einschränkung darauf aus NAND-Flash-Speicherzellen bestehen. Er kann eine Lesezugriffszeit von etwa 25 μs und eine Speicherkapazität von etwa 4 GBit aufweisen. Der Speicherchip M2 kann ohne Einschränkung darauf zum Beispiel Audiodaten, Standbilddaten, Bewegtbilddaten und dergleichen abzuspielende Daten enthalten, die von der Datenverarbeitungseinheit CPU_CHIP als Audio- oder Videodaten aufgezeichnet wurden.
Der Speicherchip M0 umfaßt eine Initialisierungsschaltung INIT, eine Anforderungsinterfaceschaltung ReqIF, eine Antwortinterfaceschaltung ResIF und eine Speicherschaltung MemVL. Die Anforderungsinterfaceschaltung ReqIF besteht aus einer Anforderungstaktsteuerschaltung RqCkC und einer Anforderungswarteschlangensteuerschaltung RqCT. Die Antwortinterfaceschaltung ResIF besteht aus einer Antworttaktsteuerschaltung RsCkC und einer Antwortwarteschlangensteuerschaltung RsCT. Die Speicherschaltung MemVL kann ohne Einschränkung darauf ein flüchtiger Speicher sein, etwa ein dynamischer Direktzugriffsspeicher mit dynamischen Direktzugriffsspeicherzellen. Die Anforderungstaktsteuerschaltung RqCkC besteht aus einer Takttreiberschaltung Drv1 und einer Taktaufteilungsschaltung Div1. Der Speicherchip M1 umfaßt eine Initialisierungsschaltung INIT, eine Anforderungsinterfaceschaltung Re qIF, eine Antwortinterfaceschaltung ResIF und eine Speicherschaltung MemNV1. Die Anforderungsinterfaceschaltung ReqIF besteht aus einer Anforderungstaktsteuerschaltung RqCkC und einer Anforderungswarteschlangensteuerschaltung RqCT. Die Antwortinterfaceschaltung ResIF besteht aus einer Antworttaktsteuerschaltung RsCkC und einer Antwortwarteschlangensteuerschaltung RsCT.
Die Speicherschaltung MemNV1 kann ohne Einschränkung darauf ein nichtflüchtiger Speicher sein, etwa ein NOR-Flash-Speicher mit NOR-Flash-Speicherzellen. Die Speicherschaltung MemNV1 speichert die Bootvorrichtungs-ID-Nummer und die Endgerät-ID-Nummer.
Die Anforderungstaktsteuerschaltung RqCkC besteht aus einer Takttreiberschaltung Drv1 und einer Taktaufteilungsschaltung Div1.
Der Speicherchip M2 umfaßt eine Initialisierungsschaltung INIT, eine Anforderungsinterfaceschaltung ReqIF, eine Antwortinterfaceschaltung ResIF und eine Speicherschaltung MemNV2. Um anzuzeigen, daß der Speicherchip M2 von den in Reihe verbundenen Speicherchips der letzte ist, können ohne Einschränkung darauf die Signale RqEn3, RsMux3 und RqCk3 auf Masse (gnd) liegen.
Die Anforderungsinterfaceschaltung ReqIF besteht aus einer Anforderungstaktsteuerschaltung RqCkC und einer Anforderungswarteschlangensteuerschaltung RqCT. Die Antwortinterfaceschaltung ResIF besteht aus einer Antworttaktsteuerschaltung RsCkC und einer Antwortwarteschlangensteuerschaltung RqCT. Die Speicherschaltung MemNV2 kann ohne Einschränkung darauf ein nichtflüchtiger Speicher sein, etwa ein NAND-Flash-Speicher mit NAND-Flash-Speicherzellen. Die Anforderungstaktsteuerschaltung RqCkC besteht aus einer Takttreiberschaltung Drv1 und einer Taktaufteilungsschaltung Div1.
Unmittelbar nach dem Einschalten initialisieren die Initialisierungsschaltungen INIT jedes Speicherchips M0, M1 und M2 den Speicher. Die Anforderungswarteschlangensteuerschal tung RqCT jedes Speicherchips M0, M1 und M2 enthält ein ID-Register zum Speichern der ID-Nummer jedes Speicherchips. Unmittelbar nach dem Einschalten führt zuerst die Initialisierungsschaltung INIT eine Anfangseinstellung aus. Dann bestimmt die Datenverarbeitungseinheit CPU_CHIP die ID-Nummern der Speicherchips M0, M1 und M2. Diese ID-Nummern werden im ID-Register jedes Speicherchips gespeichert.
Die Speicherchips M0, M1 und M2 umfassen, ohne Einschränkung darauf, ein Bootvorrichtungsidentifikationssignal Bsig. Wenn das Bootvorrichtungsidentifikationssignal Bsig auf Masse liegt, zeigt dies an, daß der betroffene Speicherchip die Vorrichtung ist, die das Bootprogramm für die unmittelbar nach dem Einschalten auszuführenden Operationen speichert. Wenn das Bootvorrichtungsidentifikationssignal Bsig an eine Stromquelle (vdd) angeschlossen ist, zeigt dies an, daß der betroffene Speicherchip keine Bootvorrichtung ist. Ohne darauf beschränkt zu sein, kann der Speicherchip M1 die Bootvorrichtung sein und die Speicherchips M0 und M2 sind es nicht. Die Auswahl des als Bootvorrichtung benutzten Chips kann durch das Bootvorrichtungsidentifikationssignal Bsig programmiert werden.
Die Bezugszeichen RqCk0, RqCk1 und RqCk2 bezeichnen jeweils einen Anforderungstakt, und die Bezugszeichen RsCk0, RsCk1 und RsCk2 jeweils einen Antworttakt. Die Bezugszeichen RqEn0, RqEn1 und RqEn2 bezeichnen jeweils ein Anforderungsfreigabesignal, und die Bezugszeichen RsEn0, RsEn1 und RsEn2 bezeichnen jeweils ein Antwortfreigabesignal. Die Bezugszeichen RqMux0, RqMux1 und RqMux2 bezeichnen jeweils ein Anforderungssignal, und die Bezugszeichen RsMux0, RsMux1 und RsMux2 bezeichnen jeweils ein Antwortsignal.
Wenn der Speicherchip M0 eine Anforderung von der Datenverarbeitungseinheit CPU_CHIP aufnehmen kann, setzt er ohne Einschränkung darauf RqEn0 hoch, und wenn nicht, setzt er RqEn0 auf den niedrigen Pegel. Wenn der Speicherchip M1 eine Anforderung vom Speicherchip M0 aufnehmen kann, setzt er ohne Einschränkung darauf RqEn1 hoch, und wenn nicht, setzt er RqEn1 auf den niedrigen Pegel. Wenn der Speicherchip M2 eine Anforderung vom Speicherchip M1 aufnehmen kann, setzt er ohne Einschränkung darauf RqEn2 hoch, und wenn nicht, setzt er RqEn2 auf den niedrigen Pegel.
RqMux0, RqMux1 und RqMux2 sind Anforderungssignale, und eine mit diesen Anforderungssignalen ausgegebene Anforderung wird ohne Einschränkung darauf mit Informationen wie einer ID-Nummer, einem Befehl, Adressen und Schreibdaten gemultiplexed und synchron mit ihren Anforderungstaktsignalen RqCk0, RqCk1 bzw. RqCk2 übertragen. Eine mit den Antwortsignalen RsMux0, RsMux1 und RsMux2 ausgegebene Antwort wird ohne Einschränkung darauf mit Informationen wie einer ID-Nummer und Lesedaten gemultiplext und synchron mit ihren Antworttaktsignalen RsCk0, RsCk1 bzw. RsCk2 übertragen.
Im folgenden wird die Arbeitsweise des vorliegenden Speichersystems beschrieben. Zuerst werden die Operationen unmittelbar nach dem Einschalten beschrieben.
<Beschreibung der Operationen unmittelbar nach dem Einschalten>
Zuerst werden die Operationen des Speichersystems der ersten Ausführungsform unmittelbar nach dem Einschalten beschrieben.
Wenn die Stromzufuhr zu der Datenverarbeitungseinheit CPU_CHIP beginnt, wird das Bootvorrichtungs-ID-Register BotID auf 1 gesetzt und das Endgerät-ID-Register EndID auf 0.
Wenn die Stromzufuhr zum Speicherchip M0 beginnt, initialisiert die Initialisierungsschaltung INIT des Speicherchips M0 die Anforderungswarteschlangensteuerschaltung RqCT davon, die Antwortwarteschlangensteuerschaltung RsCT, die Anforderungssteuerschaltung RqCkc, die Antworttaktsteuerschaltung RsCkC, die Taktaufteilungsschaltungen Div1 und Div2 und die Speicherschaltung MemVL. Das ID-Rgister der Anforderungswarteschlangensteuerschaltung RqCT wird auf 0 gesetzt und das ID-Gültigkeitsbit davon auf den niedrigen Pegel. Hinsichtlich der Antwortreihenfolgenpriorität der Antwortzuteilungsschaltung in der Antwortwarteschlangensteuerschaltung RsCT erfolgt die Initialisierung derart, daß die Antwortpriorität des Speicherchips M0 auf 1 gesetzt wird, die Antwortpriorität des Speicherchips M1 auf 2 und die Antwortpriorität des Speicherchips M2 auf 3. Das Aufteilungsverhältnis der Taktaufteilungsschaltungen Div1 und Div2 wird auf 1 gesetzt.
Wenn die Stromzufuhr zum Speicherchip M1 beginnt, initialisiert die Initialisierungsschaltung INIT des Speicherchips M1 die Anforderungswarteschlangensteuerschaltung RqCT davon, die Antwortwarteschlangensteuerschaltung RsCT, die Anforderungssteuerschaltung RqCkc, die Antworttaktsteuerschaltung RsCkC, die Taktaufteilungsschaltungen Div1 und Div2 und die Speicherschaltung MemNV1. Das ID-Rgister der Anforderungswarteschlangensteuerschaltung RqCT wird auf 0 gesetzt und das ID-Gültigkeitsbit davon auf den niedrigen Pegel. Hinsichtlich der Antwortreihenfolgenpriorität der Antwortzuteilungsschaltung in der Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M1 erfolgt die Initialisierung derart, daß die Antwortpriorität des Speicherchips M1 auf 1 gesetzt wird und die Antwortpriorität des Speicherchips M2 auf 2. Das Aufteilungsverhältnis der Taktaufteilungsschaltungen Div1 und Div2 wird auf 1 gesetzt.
Wenn die Stromzufuhr zum Speicherchip M2 beginnt, initialisiert die Initialisierungsschaltung INIT des Speicherchips M2 die Anforderungswarteschlangensteuerschaltung RqCT davon, die Antwortwarteschlangensteuerschaltung RsCT, die Anforderungssteuerschaltung RqCkc, die Antworttaktsteuerschaltung RsCkC, die Taktaufteilungsschaltungen Div1 und Div2 und die Speicherschaltung MemNV2. Das ID-Rgister der Anforderungswarteschlangensteuerschaltung RqCT des Speicherchips M2 wird auf 0 gesetzt und das ID-Gültigkeitsbit davon auf den niedrigen Pegel. Hinsichtlich der Antwortpriorität der Antwortzuteilungsschaltung in der Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M2 wird die Antwortpriorität des Speicherchips M2 anfänglich auf 1 gesetzt. Das Aufteilungsverhältnis der Taktaufteilungsschaltungen Div1 und Div2 wird auf 1 gesetzt. Der Speicherchip 2 identifiziert sich selbst dann als Nicht-Boot-Vorrichtung, da das Bootvorrichtungsidentifikationssignal Bsig mit der Stromquelle verbunden wird.
Dann wird von der Datenverarbeitungseinheit CPU_CHIP der Anforderungstakt RqCk0 in den Speicherchip M0 eingegeben. Der Takttreiber Drv1 des Speicherchips M0 gibt den Anforderungstakt RqCk0 zu der Taktaufteilungsschaltung Div1 und den Takt RqCk0 als Taktsignal ck1 an die Taktaufteilungsschaltung Div2. Das in die Taktaufteilungsschaltung Div1 eingegebene Taktsignal wird als Anforderungstakt RqCk1 an den Speicherchip M1 ausgegeben. Der in die Taktaufteilungsschaltung Div1 eingegebene Takt wird als Taktsignal ck2 ausgegeben und als Anforderungstakt RqCk1 an den Speicherchip M2 ausgegeben. Der in die Taktaufteilungsschaltung Div2 eingegebene Takt wird als Taktsignal ck3 ausgegebenen und als Antworttakt RsCk0 an die Datenverarbeitungseinheit CPU_CHIP. Der in den Takttreiber Drv1 des Speicherchips M1 eingegebene Takt wird an die Taktaufteilungsschaltung Div1 ausgegebenen und als Taktsignal ck1 zu der Taktaufteilungsschaltung Div2 geführt. Der in die Taktaufteilungsschaltung Div1 eingegebene Takt wird als Taktsignal ck2 ausgegeben und als Anforderungstakt RqCk1 an den Speicherchip M2 ausgegeben. Der in die Taktaufteilungsschaltung Div2 eingegebene Takt wird als Taktsignal ck3 ausgegeben und als Antworttakt RsCk1 an den Speicherchip M0 ausgegeben. Der als Antworttakt RsCk1 in den Takttreiber Drv2 des Speicherchips M0 eingegebene Takt wird als Taktsignal ck4 ausgegeben. Der in den Takttreiber Drv1 des Speicherchips M2 eingegebene Takt wird an die Taktaufteilungsschaltung Div1 ausgegeben und als Taktsignal ck1 zu der Taktaufteilungsschaltung Div2 geführt. Der in die Taktaufteilungsschaltung Div2 eingegebene Takt wird als Taktsignal ck3 ausgegeben und als Anforderungstakt RqCk1 an den Speicherchip M2 ausgegeben. Der als Antworttakt RsCk2 in den Takttreiber Drv2 des Speicherchips M1 eingegebene Takt wird als Taktsignal ck4 ausgegeben.
Dann identifiziert sich der Speicherchip M0 selbst als Nicht-Boot-Vorrichtung, da das Bootvorrichtungsidentifikationssignal Bsig mit der Stromquelle vdd verbunden ist. Der Speicherchip M1 identifiziert sich selbst als Bootvorrichtung, da sein Bootvorrichtungsidentifikationssignal Bsig auf Masse liegt, weshalb die in der Speicherschaltung MemNV1 gespeicherte Bootvorrichtungs-ID-Nummer 1 in das ID-Register gegeben und das ID-Gültigkeitsbit auf den hohen Pegel gesetzt wird. Der Speicherchip M2 identifiziert sich selbst als Nicht-Boot-Vorrichtung, da sein Bootvorrichtungsidentifikationssignal Bsig mit der Stromquelle verbunden ist. Außerdem identifiziert sich der Speicherchip M2 als der letzte von den in Reihe geschalteten Speicherchips, da RqEn3, RsMux3 und RqCk3 auf Masse liegen, und setzt das Anforderungsfreigabesignal RqEn2 auf den hohen Pegel.
Als nächstes bestätigt der Speicherchip M1, daß das Anforderungsfreigabesignal RqEn2 auf den hohen Pegel gegangen ist, und setzt seinerseits das Antwortfreigabesignal RsEn2 und das Anforderungsfreigabesignal RqEn1 auf den hohen Pegel. Nun bestätigt der Speicherchip M0, daß das Anforderungsfreigabesignal RqEn1 auf den hohen Pegel gegangen ist, und setzt seinerseits das Antwortfreigabesignal RsEn1 und das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel. Zuguterletzt bestätigt die Datenverarbeitungseinheit CPU_CHIP, daß das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel gegangen ist, und stellt damit fest, daß die Signalverbindungen zwischen den Speicherchips bestätigt wurden. Entsprechend setzt die Datenverarbeitungseinheit CPU_CHIP das Antwortfreigabesignal RsEn0 auf den hohen Pegel. Folglich wird bestätigt, daß die Datenverarbeitungseinheit CPU_CHIP und die Speicherchips M0, M1 und M2 in Reihe verbunden sind.
Es wird nun ein Verfahren zum Auslesen der Bootdaten nach der Bestätigung der Signalverbindungen zwischen den Speicherchips beschrieben.
Die Datenverarbeitungseinheit CPU_CHIP liest die BotID-Nummer 1 aus dem Bootvorrichtungs-ID-Register aus und synchronisiert die Anforderung ReqBRD1, mit der die ID-Nummer 1 des Speicherchips M1, ein Lesebefehl, die Übertragungsdatengröße und Adressen gemultiplext sind, mit dem Taktsignal RqCk0 und überträgt sie mit dem Anforderungssignal RqMux0 zum Speicherchip M0. Da das ID-Gültigkeitsbit des Speicherchips M0 auf niedrigem Pegel ist, stellt der Speicherchip M0 fest, daß die Anforderung ReqBRD1 von der Datenverarbeitungseinheit CPU_CHIP keine Anforderung an ihn ist, so daß der Speicherchip M0 die Anforderung ReqBRD1 mit dem Taktsignal RqCk1 synchronisiert und sie mit dem Anforderungssignal RqMux1 zum Speicherchip M1 überträgt.
Der Speicherchip M1 speichert die Anforderung ReqBRD1 vom Speicherchip M0 in seiner Anforderungswarteschlangensteuerschaltung RqCT. Die Anforderungswarteschlangensteuerschaltung RqCT vergleicht die ID-Nummer 1 in der Anforderung mit seiner eigenen ID-Registernummer 1. Da die beiden Nummern übereinstimmen und das ID-Gültigkeitsbit auf dem hohen Pegel ist, stellt der Speicherchip M1 fest, daß die Anforderung vom Speicherchip M0 eine Anforderung an ihn ist.
Danach werden auf der Basis des Lesebefehls, der Übertragungsdatengröße und der Adresse in der Anforderung ReqBRD1 die Bootdaten aus der Speicherschaltung MemNV1 ausgelesen und aus dem Endgerät-ID-Register die ID-Nummer 3 und zu der Antwortwarteschlangensteuerschaltung RsCT übertragen. Gleichzeitig wird auch die in der Anforderungswarteschlangensteuerschaltung RqCT gespeicherte ID-Registernummer 1 zu der Antwortwarteschlangensteuerschaltung RsCT übertragen.
Die Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M1 synchronisiert die durch Multiplexen der ID-Nummer 1 des Speicherchips M1, des Bootprogramms und der End gerät-ID erzeugte Antwort ResBRD1 mit dem Taktsignal RqCk1 und überträgt sie als Antwortsignal RqMux1 zum Speicherchip M0.
Die Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M0 synchronisiert die Antwort ResBRD1 mit dem Taktsignal RqCK0 und überträgt sie als Antwortsignal RqMux0 zu der Datenverarbeitungseinheit CPU_CHIP.
Die Datenverarbeitungseinheit CPU_CHIP speichert die Antwort ResBRD1 in der Antwortwarteschlange RsQ. Auf der Basis der ID-Nummer 1 in der Antwort ResBRD1 stellt sie fest, daß die Bootdaten und die Endgerät-ID-Nummer 3 vom Speicherchip M1 übertragen wurden. Die Endgerät-ID-Nummer 3 wird im Endgerät-ID-Register der Speichersteuerschaltung CON gespeichert.
Die Datenverarbeitungseinheit CPU_CHIP bootet mit dem Bootprogramm und teilt dann jedem der Speicherchips M0, M1 und M2 eine ID-Nummer zu.
Es wird nun die Zuteilung der ID-Nummer zu den Speicherchips erläutert. Auf der Basis des Bootcodes teilt die Datenverarbeitungseinheit CPU_CHIP zuerst jedem Speicher eine ID-Nummer zu. Die Datenverarbeitungseinheit CPU_CHIP überträgt über das Anforderungssignal RqMux0 die ID-Nummer 2 und einen ID-Einstellbefehl an den Speicherchip M0. Im Speicherchip M0 wurde die ID-Nummernzuteilung noch nicht ausgeführt, da das ID-Gültigkeitsbit auf dem niedrigen Pegel ist. Auf der Basis der ID-Nummer 2 und des ID-Einstellbefehls gibt daher der Speicherchip M0 die ID-Nummer 2 in das ID-Register und setzt das ID-Gültigkeitsbit hoch. Das hohe ID-Gültigkeitsbit zeigt an, daß die ID-Nummernzuteilung beendet ist. Wenn die ID-Nummernzuteilung des Speicherchips M0 beendet ist, gibt der Speicherchip M0 seine ID-Nummer 2 und die Information über das Ende der ID-Nummernzuteilung als Antwortsignal RsMux0 aus. Die Datenverarbeitungseinheit CPU_CHIP nimmt die ID-Nummer 2 und die Information über das Ende der ID-Nummern zuteilung auf und stellt fest, daß die ID-Nummernzuteilung für den Speicherchip M0 abgeschlossen ist.
Als nächstes überträgt die Datenverarbeitungseinheit CPU_CHIP eine Anforderung ReqID3, die durch Multiplexen der ID-Nummer 3 mit einem ID-Einstellbefehl erzeugt wird, als Anforderungssignal RqMux0 an den Speicherchip M0. Der Speicherchip M0 vergleicht seine ID-Nummer 2 mit der ID-Nummer 3 in der Anforderung ReqID3 und stellt eine Nichtübereinstimmung fest. Die Anforderung ReqID3 wird daher zum Speicherchip M1 übertragen.
Der Speicherchip M1 vergleicht seine eigene ID-Nummer 1 mit der ID-Nummer 3 in der Anforderung ReqID3. Da die Nummern nicht übereinstimmen, überträgt der Speicherchip M0 die Anforderung ReqID3 zum Speicherchip M2. Im Speicherchip M2 wurde die ID-Nummernzuteilung noch nicht ausgeführt, da das ID-Gültigkeitsbit auf dem niedrigen Pegel ist. Entsprechend gibt der Speicherchip M2 auf der Basis der ID-Nummer 3 und des ID-Einstellbefehls in der Anforderung ReqID3 die ID-Nummer 3 in sein eigenes ID-Register und setzt das ID-Gültigkeitsbit hoch. Nach Beendigung der ID-Nummernzuteilung am letzten Speicherchip M2 gibt der Speicherchip M2 eine durch Multiplexen der ID-Nummer 3 des Speicherchips M2 und der Information über das Ende der ID-Nummernzuteilung erzeugte Antwort ResID3 als Antwortsignal RsMux2 an den Speicherchip M1. Der Speicherchip M1 gibt die Antwort ResID3 als Antwortsignal RqMux1 an den Speicherchip M0. Der Speicherchip M0 überträgt die Antwort ResID3 als Antwortsignal RqMux0 an die Datenverarbeitungseinheit CPU_CHIP. Die Datenverarbeitungseinheit CPU_CHIP nimmt die Antwort ResID3 und die in der Antwort ResID3 enthaltene ID-Nummer 3 des Speicherchips M2 und die Information über das Ende der ID-Nummernzuteilung auf und stellt das Ende der ID-Nummernzuteilung für den Speicherchip 2 fest. Die Datenverarbeitungseinheit CPU_CHIP vergleicht außerdem die übertragene ID-Nummer 3 des Speicherchips M2 mit der Endgerät-ID-Nummer 3 im Endgerät-ID-Register der Speichersteuer schaltung CON. Da die beiden Zahlen übereinstimmen, stellt die Datenverarbeitungseinheit CPU_CHIP fest, daß die ID-Nummernzuteilung bis zum letzten Speicherchip abgeschlossen ist. Danach geht das Speichermodul MEM0 in den Leerlaufzustand und wartet auf eine Anforderung von der Datenverarbeitungseinheit CPU_CHIP.
Wie beschrieben kann durch Bestätigen der Reihenverbindung unmittelbar nach dem Einschalten die Verbindung zwischen den Speichern festgestellt werden. Darüberhinaus werden die Bootvorrichtung und der letzte Speicherchip identifiziert und den Speichern automatisch ihre ID-Nummern zugeteilt, so daß es einfach ist, die erforderlichen Speicherchips anzuschließen und die Speicherkapazität zu erweitern.
<Beschreibung der gewöhnlichen Operationen>
Es folgt eine Beschreibung des Datentransfers zwischen dem Speichermodul MEM0 und der Datenverarbeitungseinheit CPU_CHIP, nachdem die Einschaltsequenz beim Einschalten beendet ist.
Es bestehen diesbezüglich zwar keine Einschränkungen, im folgenden wird jedoch der Datentransfer zwischen dem Speichermodul MEM0 und der Datenverarbeitungseinheit CPU_CHIP dargestellt, der ausgeführt wird, wenn die ID-Registernummern der Speicherchips M0, M1 und M2 auf 2, 1 und 3 eingestellt sind. Ohne darauf beschränkt zu sein, wird ein Beispiel beschrieben, bei dem der Datentransfer ausgeführt wird, wenn es zwei Anforderungswarteschlangen und keine Anforderungseinträge in der Antwortwarteschlangensteuerschaltung RqCT der Speicherchips M0, M1 und M2 gibt und vier Antwortwarteschlangen und keine Antworteinträge in der Antwortwarteschlangensteuerschaltung RsCT. Ohne darauf beschränkt zu sein, kann eine Anforderungswarteschlange eine 1-Byte-ID-Nummer, einen 1-Byte-Befehl, eine 2-Byte-Adresse und 32 Byte Lesedaten speichern, während eine Antwortwarteschlange eine 1-Byte-ID-Nummer und 32 Byte Lesedaten speichern kann.
Ohne darauf beschränkt zu sein, bestehen die Speicherschaltungen MemVL, MemNV1 und MemNV2 der Speicherchips M0, M1 und M2 jeweils aus vier Speicherbänken, wobei eine Speicherbank jeweils eine Leseverstärkerschaltung aufweist.
Im Speicherchip M0 gibt es in der Anforderungswarteschlange davon keinen Eintrag für eine Anforderung von der Datenverarbeitungseinheit CPU_CHIP. Entsprechend setzt der Speicherchip M0 das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel und teilt der Datenverarbeitungseinheit CPU_CHIP damit mit, daß eine Anforderung aufgenommen werden kann.
Die Datenverarbeitungseinheit CPU_CHIP synchronisiert eine durch Multiplexen der ID-Nummer 2, einem Bankaktivierungsbefehl BA, einer Bankadresse BK0 und einer Zeilenadresse Row0 erzeugte Anforderung ReqBAm01 mit dem Taktsignal RqCK0, um sie als Anforderungssignal RqMux0 zum Speicherchip M0 zu übertragen.
Dann wird eine durch Multiplexen der ID-Nummer 2, eines 4-Byte-Lesebefehls RD, der Bankadresse BK0 und einer Spaltenadresse Col3 erzeugte Anforderung ReqRDm04 mit dem Taktsignal RqCK0 synchronisiert und als Anforderungssignal RqMux0 zum Speicherchip M0 übertragen.
Der Speicherchip M0 speichert die Anforderungen ReqBAm01 und ReqRDm04 von der Datenverarbeitungseinheit CPU_CHIP der Reihe nach in seiner Anforderungswarteschlangensteuerschaltung RqCT.
Als Folge davon sind alle Anforderungswarteschlangen in der Anforderungswarteschlangenschaltung RqCT belegt, und es kann keine neue Anforderung von der Datenverarbeitungseinheit CPU_CHIP aufgenommen werden, weshalb das Anforderungsfreigabesignal RqEn0 auf den niedrigen Pegel gesetzt wird. Am niedrigen Pegel des Anforderungsfreigabesignals RqEn0 erkennt die Datenverarbeitungseinheit CPU_CHIP, daß der Speicherchip M0 keine Anforderung mehr aufnehmen kann.
Dann vergleicht die Anforderungswarteschlangensteuerschaltung RqCT die ID-Nummer 2 der Anforderung ReqBAm01 mit der eigenen ID-Registernummer 2. Da die ID-Nummer 2 in der Anforderung ReqBA1 mit der Registernummer 2 des Speicherchips M0 übereinstimmt, überträgt die Anforderungswarteschlangensteuerschaltung RqCT die Anforderung ReqBA1 zu der Speicherschaltung MemVL. In der Speicherschaltung MemVL werden auf der Basis des Bankaktivierungsbefehls BA, der Bankadresse BK0 und der Zeilenadresse Row0 in der Anforderung ReqBAm01 die mit der Zeile 0 der Bank 0 verbundenen 8192 Bit Speicherzellen aktiviert und zum Leseverstärker übertragen.
Da die Anforderung ReqBAm01 bearbeitet wurde, wird in einer der Anforderungswarteschlangen in der Anforderungswarteschlangensteuerschaltung RqCT Platz frei. Entsprechend setzt der Speicherchip M0 das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel und teilt der Datenverarbeitungseinheit CPU_CHIP mit, daß eine neue Anforderung aufgenommen werden kann.
Dann vergleicht die Anforderungswarteschlangensteuerschaltung RqCT die ID-Nummer 2 in der Anforderung ReqRDm04 mit der eigenen ID-Registernummer 2. Da die ID-Nummer 2 in der Anforderung ReqRDm04 und die ID-Registernummer 2 des Speicherchips M0 übereinstimmen, überträgt die Anforderungswarteschlangensteuerschaltung RqCT die Anforderung ReqRDm04 zu der Speicherschaltung MemVL. Auf der Basis des 4-Byte-Lesebefehls RD4, der Bankadresse BK0 und der Spaltenadresse Col3 in der Anforderung ReqRDm04 liest die Speicherschaltung MemVL die 4 Byte Daten, die mit der Spaltenadresse 3 beginnen, aus den Daten aus, die im Leseverstärker der Bank 0 der Speicherschaltung MemVL gespeichert sind, und überträgt sie zusammen mit der ID-Registernummer 2 als Antwort ResRDm04 zu der Antwortwarteschlangensteuerschaltung RsCT. Ohne darauf beschränkt zu sein, vergehen nach der Übertragung der Anforderung ReqRDm04 zur Speicherschaltung MemNV1 15 ns, bis die gewünschten Daten ausgelesen und als Antwort ResRDm04 in die Antwortwarteschlangensteuerschaltung RsCT eingegeben sind.
Die Antwortwarteschlangensteuerschaltung RsCT gibt die Antwort ResRDm04 mit dem Antwortsignal RsMux0 an die Datenverarbeitungseinheit CPU_CHIP aus. Die Speichersteuerschaltung CON der Datenverarbeitungseinheit CPU_CHIP nimmt die Antwort ResRDm04 in die Antwortwarteschlange RsQ auf. Die Datenverarbeitungseinheit CPU_CHIP kann bestätigen, daß der Anforderung RqRDm04 entsprechende Daten vom Speicherchip M0 mit der ID-Nummer 2 in der Antwort RsRDm04 an die Antwortwarteschlange RsQ korrekt übertragen wurden.
Ohne darauf festgelegt zu sein, können die in die Antwortwarteschlange RsQ eingegebenen Daten von einer der Datenverarbeitungsschaltungen CPU0, CPU1 und CPU2 verarbeitet werden. Es wurde oben das Auslesen von Daten durch den Speicherchip M0 beschrieben, auf ähnliche Weise kann jedoch offensichtlich auch eine Datenschreiboperation durchgeführt werden.
Wie beschrieben kann durch Einschließen der ID-Informationen in die Anforderung von der Datenverarbeitungseinheit CPU_CHIP an das Speichermodul MEM0 und in die Antwort vom Speichermodul MEM0 an die Datenverarbeitungseinheit CPU_CHIP bestätigt werden, daß der Datentransfer korrekt ausgeführt wurde. Entsprechend kann durch die Reihenschaltung der Datenverarbeitungseinheit CPU_CHIP mit den Speicherchips M0, M1 und M2 die Datenverarbeitungseinheit CPU_CHIP die gewünschte Verarbeitung mit einer verringerten Anzahl von Verbindungssignalen durchführen.
Es wird nun ein Datentransfer zwischen der Datenverarbeitungseinheit CPU_CHIP und dem Speicherchip M1 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP überträgt eine durch Multiplexen der ID-Nummer 1, eines 4-Byte-Datenlesebefehls NRD4 und einer Adresse Add31 erzeugte Anforderung ReqNRD4m1 als Anforderungssignal RqMux0 zum Speicherchip M0. Der Speicherchip M0 speichert die Anforderung ReqNRD4m1 von der Datenverarbeitungseinheit CPU_CHIP in seiner Anforderungswarteschlangensteuerschaltung RqCT und vergleicht die ID-Nummer 1 in der Anforderung ReqNRD4m1 mit der ID-Nummer 2 in seinem eigenen ID-Register. Da das Vergleichsergebnis eine Nichtübereinstimmung ergibt, stellt der Speicherchip M0 fest, daß die Anforderung ReqNRD4m1 keine Anforderung an ihn ist, und überträgt sie als Anforderungssignal RqMux1 zum Speicherchip M1.
Der Speicherchip M1 speichert die Anforderung ReqNRD4m1 vom Speicherchip M0 in seiner Anforderungswarteschlangensteuerschaltung RqCT und vergleicht die ID-Nummer 1 in der Anforderung ReqNRD4m1 mit der eigenen ID-Registernummer 1. Die Anforderungswarteschlangensteuerschaltung RqCT vergleicht die ID-Nummer 1 in der Anforderung ReqNRD4m1 mit der eigenen ID-Registernummer 1. Da die Zahlen zusammenpassen, wird die Anforderung ReqNRD4m1 zu der Speicherschaltung MemNV1 übertragen. Auf der Basis des 4-Byte-Lesebefehls NRD4 und der Adresse Add31 in der Anforderung ReqNRD4m1 werden aus der Speicherschaltung MemNV1 die 4 Byte Daten ausgelesen, die mit der durch die Adresse Add31 bezeichneten Adresse beginnen, und als Antwort ResNRD4m1 mit der ID-Registenummer 1 an die Antwortwarteschlangensteuerschaltung RsCT übertragen. Ohne darauf beschränkt zu sein, kann es nach der Übertragung der Anforderung ReqNRD4m1 zur Speicherschaltung MemNV1 etwa 80 ns dauern, bis die gewünschten Daten ausgelesen sind.
Die Antwortwarteschlangensteuerschaltung RsCT gibt die Antwort ResNRD4m1 mit dem Antwortsignal RsMux1 an den Speicherchip M0. Die Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M0 gibt die erhaltene Antwort ResNRD4m1 mit dem Antwortsignal RsMux0 an die Datenverarbeitungseinheit CPU_CHIP. Es wurde hier das Auslesen von Daten durch den Speicherchip M1 beschrieben, es erübrigt sich jedoch festzustellen, daß auf eine ähnliche Weise auch eine Datenschreiboperation durchgeführt werden kann.
Wie beschrieben ist in der Reihenschaltung der Datenverarbeitungseinheit CPU_CHIP mit den Speicherchips M0, M1 und M2 der Speicherchip M0 mit der Datenverarbeitungseinheit CPU_CHIP verbunden, der auf den Speicherchip M0 folgende Speicherchip M1 ist mit dem Speicherchip M0 verbunden, und der auf dem Speicherchip M1 folgende Speicherchip M2 ist mit dem Speicherchip M1 verbunden. Durch Zuordnen der ID-Nummer zu den Anforderungen an die Speicherchips M0, M1 und M2 von der Datenverarbeitungseinheit CPU_CHIP wird die Anforderung von der Datenverarbeitungseinheit CPU_CHIP sicher über den Speicherchip M0 zum Speicherchip M1 übertragen. Durch Zuordnen der ID-Nummer zu der Antwort wird bestätigt, daß die aus dem Speicherchip M1 ausgelesenen und dann über den Speicherchip M0 an der Datenverarbeitungseinheit CPU_CHIP erhaltenen Daten die in Reaktion auf die Anforderung an den Speicherchip M1 ausgelesenen Daten sind. Durch die Reihenverbindung der Datenverarbeitungseinheit CPU_CHIP mit den Speicherchips M0, M1 und M2 kann die Datenverarbeitungseinheit CPU_CHIP daher die gewünschte Verarbeitung mit einer verringerten Anzahl von Verbindungssignalen ausführen.
Es wird nun ein Datentransfer zwischen der Datenverarbeitungseinheit CPU_CHIP und dem Speicherchip M2 beschrieben. Ohne darauf beschränkt zu sein, kann der Speicherchip M2 ein NAND-Flash-Speicher mit NAND-Flash-Speicherzellen sein. Die Zuverlässigkeit von NAND-Flash-Speichern nimmt bei wiederholten Wiedereinschreiboperationen ab. Obwohl es selten ist, können die in einer Schreiboperation eingeschriebenen Daten sich von den bei einer Leseoperation ausgelesenen Daten unterscheiden, oder es kann auf eine Wiedereinschreiboperation kein Datenwiedereinschreiben erfolgen. Aus diesem Grund werden als Seitendaten 512 Byte Daten und ein 16-Byte-ECC-Code zum Korrigieren von Fehlern in den 512 Byte Daten verwaltet.
Die Datenverarbeitungseinheit CPU_CHIP überträgt die durch Multiplexen der ID-Nummer 3, des Datenlesebefehls NDRDp1 für eine Seite (512 Byte + 16 Byte) und einer Seitenadresse Padd1 erhaltene Anforderung ReqNDRDp1m2 mit dem Anforderungssignal RqMux0 zum Speicherchip M0. Der Speicherchip M0 speichert die Anforderung ReqNDRDp1m2 von der Datenverar beitungseinheit CPU_CHIP in seiner Anforderungswarteschlangensteuerschaltung RqCT und vergleicht die ID-Nummer 3 in der Anforderung ReqNDRDp1m2 mit seiner eigenen ID-Registernummer 2. Da das Vergleichsergebnis eine Nichtübereinstimmung anzeigt, überträgt der Speicherchip M0 die Anforderung ReqNDRDp1m2 mit dem Anforderungssignal RqMux1 zum Speicherchip M1.
Der Speicherchip M1 speichert die Anforderung ReqNDRDp1m2 vom Speicherchip M0 in seiner Anforderungswarteschlangensteuerschaltung RqCT und vergleicht die ID-Nummer 3 in der Anforderung ReqNDRDp1m2 mit seiner eigenen ID-Registernummer 1. Da das Vergleichsergebnis eine Nichtübereinstimmung anzeigt, überträgt der Speicherchip M1 die Anforderung ReqNDRDp1m2 mit dem Anforderungssignal RqMux2 zum Speicherchip M2. Der Speicherchip M2 speichert die Anforderung ReqNDRDp1m2 vom Speicherchip M1 in seiner Anforderungswarteschlangensteuerschaltung RqCT und vergleicht die ID-Nummer 3 in der Anforderung ReqNDRDp1m2 mit seiner eigenen ID-Registernummer 3. Da das Vergleichsergebnis eine Übereinstimmung anzeigt, überträgt er die Anforderung ReqNDRDp1m2 in seine Speicherschaltung MemNV2.
Auf der Basis des Lesebefehls NDRDp1 für eine Seite und der Seitenadresse Padd1 in der Anforderung ReqNDRDp1m2 werden die eine Seite (512 Byte) Daten und deren ECC-Code (16 Byte) aus der Speicherschaltung MemNV2 ausgelesen und zu dem Datenregister der Speicherschaltung MemNV2 übertragen, die mit der Adresse beginnen, die von der Seitenadresse 1 angegeben wird. Dann liest die Antwortwarteschlangensteuerschaltung RsCT die im Datenregister gespeicherten Daten nacheinander als 32-Byte-Blöcke, einschließlich der ID-Registernummer 3, als Antworten ResNDRDp1m2-0 bis ResNDRDp1m2-7 aus und überträgt sie zum Speicherchip M1. Zuletzt werden die 16 Byte des ECC-Codes der Seitenadresse 1 ausgelesen und zusammen mit der ID-Registernummer 3 als Antwort ResNDRDp1m2ECC mit dem Antwortsignal RsMux2 zum Speicherchip M1 übertragen. Ohne darauf be schränkt zu sein, kann es nach dem Übertragen der Anforderung ReqNDRD1pm2 zur Speicherschaltung MemNV2 etwa 25 μs dauern, bis die gewünschten Daten in das Datenregister der Speicherschaltung MemNV2 eingelesen sind.
Die Antworten ResNDRDp1m2-0, ResNDRDp1m2-1, ResNDRDp1m2-2, ResNDRDp1m2-3, ResNDRDp1m2-4, ResNDRDp1m2-5, ResNDRDp1m2-6, die Antwort ResNDRDp1m2-7 und die Antwort ResNDRDp1m2ECC werden nacheinander zum Speicherchip M1 übertragen. Dann werden sie mit dem Antwortsignal RsMux1 zum Speicherchip M0 übertragen und mit dem Antwortsignal RsMux0 weiter zu der Datenverarbeitungseinheit CPU_CHIP übertragen.
Die Speichersteuerschaltung CON der Datenverarbeitungseinheit CPU_CHIP übernimmt die Antworten ResNDRDp1m2-0, ResNDRDp1m2-1, ResNDRDp1m2-2, ResNDRDp1m2-3, ResNDRDp1m2-4, ResNDRDp1m2-5, ResNDRDp1m2-6, die Antwort ResNDRDp1m2-7 und die Antwort ResNDRDp1m2ECC nacheinander in die Antwortwarteschlange RsQ. Die Datenverarbeitungseinheit CPU_CHIP kann auf der Basis der ID-Nummer 3 in jeder der in die Antwortwarteschlange RsQ übertragenen Antworten bestätigen, daß die Antworten vom Speicherchip M2 übertragen wurden.
Die Datenverarbeitungseinheit CPU_CHIP stellt anhand des ECC-Codes mittels einer der Datenverarbeitungsschaltungen CPU0, CPU1, CPU2 und CPU3 Fehler in den Daten fest, die vom Speicherchip M2 übertragen wurden. Wenn die Daten fehlerfrei sind, führt eine der Datenverarbeitungsschaltungen CPU0, CPU1, CPU2 und CPU3 die Datenverarbeitung aus. Wenn ein Fehler festgestellt wird, wird durch eine dieser Verarbeitungsschaltungen eine Fehlerkorrektur durchgeführt, und danach werden die der Fehlerkorrektur unterworfenen Daten von einer der Schaltungen verarbeitet. Es wurde hier das Auslesen von Daten durch den Speicherchip M2 beschrieben, offensichtlich kann jedoch auch auf ähnliche Weise eine Datenschreiboperation ausgeführt werden.
Wie beschrieben ist in der Reihenschaltung der Datenverarbeitungseinheit CPU_CHIP und der Speicherchips M0, M1 und M2 der Speicherchip M0 mit der Datenverarbeitungseinheit CPU_CHIP verbunden, der auf den Speicherchip M0 folgende Speicherchip M1 ist mit dem Speicherchip M0 verbunden, und der auf dem Speicherchip M1 folgende Speicherchip M2 ist mit dem Speicherchip M1 verbunden. Durch Zuordnen der ID-Nummer zu den Anforderungen an die Speicherchips M0, M1 und M2 von der Datenverarbeitungseinheit CPU_CHIP wird die Anforderung von der Datenverarbeitungseinheit CPU_CHIP sicher über die Speicherchip M0 und M1 zum Speicherchip M2 übertragen. Durch Zuordnen der ID-Nummer zu der Antwort wird bestätigt, daß die aus dem Speicherchip M2 ausgelesenen und dann über die Speicherchips M0 und M1 an der Datenverarbeitungseinheit CPU_CHIP erhaltenen Daten die in Reaktion auf die Anforderung an den Speicherchip M2 ausgelesenen Daten sind. Durch die Reihenverbindung der Datenverarbeitungseinheit CPU_CHIP mit den Speicherchips M0, M1 und M2 kann die Datenverarbeitungseinheit CPU_CHIP daher die gewünschte Verarbeitung mit einer verringerten Anzahl von Verbindungssignalen ausführen.
Es wird nun der Datentransfer für den Fall beschrieben, daß die Datenverarbeitungseinheit CPU_CHIP an das Speichermodul MEM zuerst eine Datenleseanforderung und dann eine Datenschreibanforderung abgibt.
Die Datenverarbeitungseinheit CPU_CHIP überträgt die durch Multiplexen der ID-Nummer 2, eines 8-Byte-Lesebefehls RD8, einer Bankadresse BK1 und einer Spaltenadresse Col15 erzeugte Anforderung ReqRD8b1m0 mit dem Anforderungssignal RqMux0 zum Speicherchip M0. Dann wird die durch Multiplexen der ID-Nummer 2, eines 8-Byte-Schreibbefehls WT8, der Bankadresse BK1, der Spaltenadresse Col31 und von 8 Byte Schreibdaten erzeugte Anforderung ReqWT8b1m0 mit dem Anforderungssignal RqMux0 zum Speicherchip M0 übertragen.
Der Speicherchip M0 speichert sowohl die Anforderung ReqRD8b1m0 als auch die Anforderung ReqWT8b1m0 von der Datenverarbeitungseinheit CPU_CHIP der Reihe nach in seiner Anforderungswarteschlangensteuerschaltung RqCT. Die Anforderungs warteschlangensteuerschaltung RqCT vergleicht die ID-Nummer 2 in der Anforderung ReqRD8b1m0 mit der eigenen ID-Registernummer 2. Da die beiden Zahlen übereinstimmen, wird die Anforderung ReqRD8b1m0 in die Speicherschaltung MemVL übernommen.
Auf der Basis des 8-Byte-Lesebefehls RD8, der Bankadresse BK1 und der Spaltenadresse Col31 in der Anforderung ReqRD8b1m0 liest die Speicherschaltung MemVL die 8 Byte Daten, die mit der von der Spaltenadresse 15 bezeichneten Adresse beginnen, aus den im Leseverstärker der Bank 1 der Speicherschaltung MemVL befindlichen Daten aus und überträgt sie als Antwort RsRD8b1m0 einschließlich der Nummer 2 des ID-Registers zu der Antwortwarteschlangensteuerschaltung RsCT.
Die Antwortwarteschlangensteuerschaltung RsCT gibt die Antwort RsRD8b1m0 einschließlich der ID-Registernummer 2 und der 8 Byte Daten mit dem Antwortsignal RsMux0 zu der Datenverarbeitungseinheit CPU_CHIP.
Da die Anforderung RqRD8b1m0 verarbeitet wurde, vergleicht nun die Anforderungswarteschlangensteuerschaltung RqCT die ID-Nummer 2 in der Anforderung ReqWT8b1m0 mit der eigenen ID-Registernummer 2. Da es eine Übereinstimmung gibt, wird die Anforderung ReqWT8b1m0 in die Speicherschaltung MemVL übernommen.
In der Speicherschaltung MemVL werden auf der Basis des 8-Byte-Schreibbefehls WT8, der Bankadresse BK1 und der Spaltenadresse Col31 in der Anforderung ReqWT8b1m0 die 8 Byte Daten, die mit der durch die Spaltenadresse 31 bezeichneten Adresse beginnen, in den Leseverstärker der Bank 1 der Speicherschaltung MemVL sowie in die Speicherbank 1 eingeschrieben.
Die Anforderungswarteschlangensteuerschaltung RqCT und die Antwortwarteschlangensteuerschaltung RsCT arbeiten unabhängig voneinander, daher kann die Schreiboperation der Anforderung Req8b1m0 ausgeführt werden, während das ResRD8b1m0 entsprechend der Anforderung RqRD8b1m0 an die Datenverarbeitungseinheit CPU_CHIP ausgegeben wird.
Wie beschrieben arbeiten die Anforderungsinterfaceschaltung ReqIF und die Antwortinterfaceschaltung ResIF unabhängig voneinander, so daß gleichzeitig eine Datenleseoperation und eine Datenschreiboperation ausgeführt werden können, wodurch die Datenübertragungsmöglichkeiten zunehmen. Es wurden hier Datenlese- und Datenschreibvorgänge am Speicherchip M0 beschrieben, offensichtlich können jedoch die anderen Speicherchips M1 und M2 die gleichen Operationen durchführen. Da in jedem dieser Speicherchips die Anforderungsinterfaceschaltung ReqIF und die Antwortinterfaceschaltung ResIF unabhängig voneinander arbeiten, können Anforderungen unabhängig voneinander und parallel bearbeitet werden, auch wenn Datenlese- und Datenschreibanforderungen für verschiedene Speicherchips auftreten. Die Datenübertragungsmöglichkeiten nehmen daher zu, auch wenn dies nicht gesagt werden muß.
Es wird nun der Datentransfer beschrieben, wenn die Datenverarbeitungseinheit CPU_CHIP eine Leseanforderung an den Speicherchip M1 und danach eine Leseanforderung an den Speicherchip M0 ausgibt. Zuerst überträgt die Datenverarbeitungseinheit CPU_CHIP die durch Multiplexen der ID-Nummer 1, eines 4-Byte-Datenlesebefehls NRD4 und der Adresse Add63 erzeugte Anforderung ReqNRD4m1 mit dem Anforderungssignal RqMux0 zum Speicherchip M0.
Dann wird die durch Multiplexen der ID-Nummer 2, eines 4-Byte-Lesebefehls RD4, einer Bankadresse BK3 und einer Spaltenadresse Col15 erzeugte Anforderung ReqRD4b3m0 mit dem Anforderungssignal RqMux0 zum Speicherchip M0 übertragen. Der Speicherchip M0 speichert sowohl die Anforderung ReqNRD4m1 als auch die Anforderung ReqRD4b3m0 von der Datenverarbeitungseinheit CPU_CHIP der Reihe nach in seiner Anforderungswarteschlangensteuerschaltung RqCT.
Die Anforderungswarteschlangensteuerschaltung RqCT des Speicherchips M0 vergleicht die ID-Nummer 1 in der Anforde rung ReqNRD4m1 mit seiner eigenen ID-Registernummer 2. Da die Zahlen nicht übereinstimmen, wird die Anforderung ReqNRD4m1 mit dem Anforderungssignal RqMux1 zum Speicherchip M1 übertragen.
Dann vergleicht die Anforderungswarteschlangensteuerschaltung RqCT des Speicherchips M0 die ID-Nummer 2 in der Anforderung ReqRD4b3m0 mit seiner eigenen ID-Registernummer 2. Da die beiden Zahlen übereinstimmen, wird die Anforderung ReqRD4b3m0 in die Speicherschaltung MemVL übernommen. Auf der Basis der Anforderung ReqRD4b3m0 werden nach etwa 15 ns 4 Byte Daten aus der Speicherschaltung MemVL ausgelesen und dann als Antwort ResRD4b3m0 in die Antwortwarteschlangensteuerschaltung RsCT gegeben. Die Antwortwarteschlangensteuerschaltung RsCT überträgt die Antwort ResRD4b3m0 mit dem Antwortsignal RsMux0 zu der Datenverarbeitungseinheit CPU_CHIP.
Parallel zum Auslesen der Anforderung ReqRD4b3m0 im Speicherchip M0 vergleicht die Anforderungswarteschlangensteuerschaltung RqCT des Speicherchips M1 die ID-Nummer 1 in der Anforderung ReqNRD4m1 mit seiner eigenen ID-Registernummer 1. Da die beiden Zahlen übereinstimmen, wird die Anforderung ReqNRD4m1 in die Speicherschaltung MemNV1 übernommen. Auf der Basis der Anforderung ReqNRD4m1 werden nach etwa 80 ns 4 Byte Daten aus der Speicherschaltung MemNV1 ausgelesen und dann als Antwort ResNRD4m1 in die Antwortwarteschlangensteuerschaltung RsCT gegeben. Die Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M1 überträgt die Antwort ResNRD4m1 mit dem Antwortsignal RsMux1 zum Speicherchip M0, von wo es mit dem Antwortsignal RsMux0 weiter zu der Datenverarbeitungseinheit CPU_CHIP übertragen wird.
Nach der Ausgabe der Anforderung ReqNRD4m1 durch die Datenverarbeitungseinheit CPU_CHIP an den Speicherchip M1 und das Speichermodul MEM dauert es etwa 10 ns, bis die Anforderung ReqNRD4m1 vollständig in der Anforderungswarteschlangensteuerschaltung RqCT des Speicherchips M1 gespeichert ist. Es dauert etwa 1 ns, bis die Anforderungswarteschlangensteuer schaltung RqCT die Anforderung ReqNRD4m1 zu der Speicherschaltung MemNV1 übertragen hat. Es dauert etwa 80 ns, bis die 4 Byte Daten aus der Speicherschaltung MemNV1 ausgelesen und als Antwort ResNRD4m1 zu der Antwortwarteschlangensteuerschaltung RsCT übertragen wurden. Es dauert etwa 10 ns, bis die Antwort ResNRD4m1 die Datenverarbeitungseinheit CPU_CHIP erreicht. Entsprechend vergehen etwa 101 ns von der Ausgabe der Anforderung ReqNRD4m1 durch die Datenverarbeitungseinheit CPU_CHIP an den Speicherchip M1, bis sie die Antwort ResNRD4m1 erhält.
Nach der Ausgabe der Anforderung ReqRD4b3m0 durch die Datenverarbeitungseinheit CPU_CHIP an den Speicherchip M0 und das Speichermodul MEM dauert es etwa 5 ns, bis die Anforderung ReqRD4b3m0 vollständig in der Anforderungswarteschlangensteuerschaltung RqCT des Speicherchips M0 gespeichert ist. Es dauert etwa 1 ns, bis die Anforderungswarteschlangensteuerschaltung RqCT die Anforderung ReqRD4n3m0 zu der Speicherschaltung MemVL übertragen hat. Es dauert etwa 15 ns, bis die 4 Byte Daten aus der Speicherschaltung MemVL ausgelesen und als Antwort ResRD4b3m0 zu der Antwortwarteschlangensteuerschaltung RsCT übertragen wurden. Es dauert etwa 5 ns, bis die Antwort ResRD4b3m0 die Datenverarbeitungseinheit CPU_CHIP erreicht. Entsprechend vergehen etwa 26 ns von der Ausgabe der Anforderung RegRD4b3m0 durch die Datenverarbeitungseinheit CPU_CHIP an den Speicherchip M0, bis sie die Antwort ResRD4b3m0 erhält.
Wie angegeben können unabhängig von der Reihenfolge der Eingabe der Anforderungen schnell auslesbare Daten unmittelbar ausgelesen werden, ohne daß auf langsam ausgelesene Daten gewartet wird, so daß eine schnelle Verarbeitung möglich ist. Durch das Zuordnen der ID-Nummer zu den Anforderungen wird eine Anforderung sicher zu ihrem Bestimmungsort übertragen. Durch das Zuordnen der ID-Nummer zu den Antworten kann die Datenverarbeitungseinheit CPU_CHIP den Speicherchip erkennen, der die Transferquelle einer Antwort ist, auch wenn die Rei henfolge bei der Eingabe der Anforderungen eine andere ist als die Reihenfolge des Auslesens der Daten. Wegen der Reihenverbindung der Datenverarbeitungseinheit CPU_CHIP und der Speicherchips kann daher die Datenverarbeitungseinheit CPU_CHIP die gewünschte Verarbeitung mit einer verringerten Anzahl von Verbindungssignalen durchführen.
Bei der vorliegenden Ausführungsform wurde hauptsächlich das Auslesen von Daten beschrieben, offensichtlich lassen sich jedoch auf ähnliche Weise auch Daten einschreiben. Es wurde der Datentransfer zwischen den Speicherchips M0 und M1 beschrieben, eine ähnliche Datentransferoperation kann jedoch auch zwischen den anderen Speicherchips ausgeführt werden, wie es unnötig ist zu bemerken.
<Taktsteuerung>
Es wird nun die Taktsteuerung des Speichermoduls MEM beschrieben. Wenn das Speichermodul Teil eines mobilen Geräts ist, sind ohne Einschränkung darauf die Speicherchips M0, M1 und M2 des Speichermoduls MEM nicht immer alle gleichzeitig in Betrieb. Um den Stromverbrauch des mobilen Geräts zu verringern, kann daher das Speichermodul MEM den Takt beim Durchführen einer Datenübertragung mit der für die Datenübertragung erforderlichen Frequenz erzeugen und den Takt stoppen, wenn keine Datenübertragung erfolgt.
Es wird nun die Frequenzsteuerung eines Antworttaktsignals RsCk0 erläutert, das vom Speicherchip M0 ausgegeben wird. Ohne Einschränkung darauf wird zuerst der Fall beschrieben, daß die Taktfrequenz des Antworttaktsignal RsCk0 vom Speicherchip M0 auf 1/2 eingestellt ist. Die Datenverarbeitungseinheit CPU_CHIP gibt in den Speicherchip M0 mit dem Anforderungssignal RqMux0 die ID-Nummer 2 des Speicherchips M0 und einen Antworttaktteilbefehl 2 ein.
Wenn der Speicherchip M0 über die Anforderungswarteschlangensteuerschaltung RqCT den Antworttaktteilbefehl 2 in seine Taktaufteilungsschaltung Div2 eingibt, wird die Frequenz des Antworttaktsignals RsCk0 zu 1/2. Bei der Verringe rung der Taktfrequenz ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich zu verringern, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun der Fall beschrieben, daß das Antworttaktsignal RsCk0 des Speicherchips M0 angehalten wird. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 2 des Speicherchips M0 und einen Antworttaktstoppbefehl aus. Der Speicherchip M0 gibt über die Anforderungswarteschlangensteuerschaltung RqCT den Antworttaktstoppbefehl zu seiner Taktaufteilungsschaltung Div2, wodurch das Antworttaktsignal RsCk0 gestoppt wird. Beim Anhalten des Takts ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Taktfrequenz bis zum Stoppen allmählich zu verringern.
Es wird nun der erneute Start des angehaltenen Antworttaktsignals RsCk0 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 2 des Speicherchips M0 und einen Antworttaktstartbefehl aus. Wenn der Speicherchip M0 den Antworttaktstartbefehl über die Anforderungswarteschlangensteuerschaltung RqCT zu seiner Taktaufteilungsschaltung Div2 gibt, läuft das angehaltene Antworttaktsignal RsCk0 wieder an. Beim erneuten Starten des Taktes ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich anzuheben, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun die Frequenzsteuerung eines Antworttaktsignals RsCk1 erläutert, das vom Speicherchip M1 ausgegeben wird. Ohne Einschränkung darauf wird zuerst der Fall beschrieben, daß die Taktfrequenz des Antworttaktsignals RsCk1 vom Speicherchip M1 auf 1/4 eingestellt ist. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 1 des Speicherchips M1 und einen Antworttaktteilbefehl 4 aus. Über den Speicherchip M0 wird die ID-Nummer 1 des Speicherchips M1 und der Antworttaktteilbefehl 4 zum Speicherchip M1 übertragen. Wenn der Speicherchip M1 über die Anforderungswarteschlangensteuerschaltung RqCT den Antworttaktteilbefehl 4 in seine Taktaufteilungsschaltung Div2 eingibt, wird die Frequenz des Antworttaktsignals RsCk1 zu 1/4. Bei der Verringerung der Taktfrequenz ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich zu verringern, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun das Anhalten des Antworttaktsignals RsCk1 des Speicherchips M1 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 1 des Speicherchips M1 und einen Antworttaktstoppbefehl aus. Über den Speicherchip M0 werden die ID-Nummer 1 und der Antworttaktteilbefehl 4 zum Speicherchip M1 übertragen. Der Speicherchip M1 gibt den Antworttaktstoppbefehl über die Anforderungswarteschlangensteuerschaltung RqCT zu seiner Taktaufteilungsschaltung Div2, und entsprechend wird das Antworttaktsignal RsCk1 gestoppt. Beim Anhalten des Takts ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Taktfrequenz bis zum Stoppen allmählich zu verringern.
Es wird nun der erneute Start des angehaltenen Antworttaktsignals RsCk1 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 1 des Speicherchips M1 und einen Antworttaktstartbefehl aus. Über den Speicherchip M0 wird die ID-Nummer 1 des Speicherchips M1 und der Antworttaktstartbefehl zum Speicherchip M1 übertragen. Wenn der Speicherchip M1 den Antworttaktstartbefehl über die Anforderungswarteschlangensteuerschaltung RqCT zu seiner Taktaufteilungsschaltung Div2 gibt, läuft das angehaltene Antworttaktsignal RsCk1 wieder an. Beim erneuten Starten des Taktes ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich anzuheben, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun die Frequenzsteuerung eines Antworttaktsignals RsCk2 erläutert, das vom Speicherchip M2 ausgegeben wird. Ohne Einschränkung darauf wird zuerst der Fall beschrieben, daß die Taktfrequenz des Antworttaktsignal RsCk2 vom Speicherchip M2 auf 1/8 eingestellt ist. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 3 des Speicherchips M2 und einen Antworttaktteilbefehl 8 aus. Über die Speicherchips M0 und M1 wird die ID-Nummer 3 des Speicherchips M2 und der Antworttaktteilbefehl 8 zum Speicherchip M2 übertragen. Wenn der Speicherchip M2 über seine Anforderungswarteschlangensteuerschaltung RqCT den Antworttaktteilbefehl 8 in seine Taktaufteilungsschaltung Div2 eingibt, wird die Frequenz des Antworttaktsignals RsCk2 zu 1/8. Bei der Verringerung der Taktfrequenz ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich zu verringern, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun das Anhalten des Antworttaktsignals RsCk2 des Speicherchips M2 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 3 des Speicherchips M2 und einen Antworttaktstoppbefehl aus. Über die Speicherchips M0 und M1 werden die ID-Nummer 3 des Speicherchips M2 und der Antworttaktstoppbefehl zum Speicherchip M2 übertragen. Der Speicherchip M2 gibt den Antworttaktstoppbefehl über seine Anforderungswarteschlangensteuerschaltung RqCT zu seiner Taktaufteilungsschaltung Div2, und entsprechend wird das Antworttaktsignal RsCk2 gestoppt. Beim Anhalten des Takts ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Taktfrequenz bis zum Stoppen allmählich zu verringern.
Es wird nun der erneute Start des angehaltenen Antworttaktsignals RsCk2 beschrieben. Die Datenverarbeitungseinheit CUP_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 3 des Speicherchips M2 und einen Antworttaktstartbefehl aus. Über die Speicherchips M0 und M1 wird die ID-Nummer 3 und der Antworttaktstartbefehl zum Speicherchip M2 übertragen. Wenn der Speicherchip M2 den Antworttaktstartbefehl über seine Anforderungswarteschlangensteuerschaltung RqCT zu seiner Taktaufteilungsschaltung Div2 gibt, läuft das angehaltene Antworttaktsignal RsCk2 wieder an. Beim erneuten Starten des Taktes ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich anzuheben, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun die Frequenzsteuerung des Anforderungstaktsignals RqCk1 erläutert, das vom Speicherchip M0 ausgegeben wird. Ohne Einschränkung darauf wird zuerst der Fall beschrieben, daß die Taktfrequenz des Anforderungstaktsignals RqCk1 vom Speicherchip M0 auf 1/2 eingestellt ist. Die Datenverarbeitungseinheit CUP_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 2 des Speicherchips M0 und einen Anforderungstaktteilbefehl 2 aus. Wenn der Speicherchip M0 über seine Anforderungswarteschlangensteuerschaltung RqCT den Anforderungstaktteilbefehl 2 in seine Taktaufteilungsschaltung Div1 eingibt, erzeugt die Taktaufteilungsschaltung Div1 ein Taktsignal mit der halben Frequenz der Taktfrequenz des Anforderungstaktsignals RqCk0, das als Anforderungstaktsignal RqCk1 ausgegeben wird. Das Anforderungstaktsignal RqCk1 wird in den Speicherchip M1 eingegeben, der es über seinen Takttreiber Drv2 und seine Taktaufteilungsschaltung Div2 als Antworttaktsignal RxCk1 ausgibt. Bei der Verringerung der Taktfrequenz ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich zu verringern, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun das Anhalten des Anforderungstaktsignals RqCk1 vom Speicherchip M0 beschrieben. Die Datenverarbei tungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 2 des Speicherchips M0 und einen Anforderungstaktstoppbefehl aus. Der Speicherchip M0 gibt über die Anforderungswarteschlangensteuerschaltung RqCT den Anforderungstaktstoppbefehl zu seiner Taktaufteilungsschaltung Div1, wodurch die Taktaufteilungsschaltung Div1 das Anforderungstaktsignal RsCk1 stoppt. Das Anforderungstaktsignal RqCk1 wird in den Speicherchip M1 eingegeben und über den Takttreiber Drv2 und die Taktaufteilungsschaltung Div2 des Speicherchips M1 als Antworttaktsignal RsCk1 ausgegeben, weshalb auch das Antworttaktsignal RsCk1 gestoppt wird. Um eine Fehlfunktion durch Rauschen zu verhindern, sollte beim Anhalten des Takts die Taktfrequenz bis zum Stopp allmählich verringert werden.
Es wird nun der Fall des erneuten Startens des angehaltenen Anforderungstaktsignals RqCk1 beschrieben. Die Datenverarbeitungseinheit CUP_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 2 des Speicherchips M0 und einen Anforderungstaktstartbefehl aus. Wenn der Speicherchip M0 über die Anforderungswarteschlangensteuerschaltung RqCT den Anforderungstaktstartbefehl an seine Taktaufteilungsschaltung Div1 gibt, startet die Taktaufteilungsschaltung Div1 das angehaltene Anforderungstaktsignal RqCk1 wieder. Das Anforderungstaktsignal RqCk1 wird in den Speicherchip M1 eingegeben und über den Takttreiber Drv2 und die Taktaufteilungsschaltung Div2 des Speicherchips M1 als Antworttaktsignal RsCk1 ausgegeben, weshalb auch das Antworttaktsignal RxCk1 wieder anläuft. Beim erneuten Starten des Takts ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich anzuheben, bis schließlich wieder ein Betrieb mit der gewünschten Frequenz erhalten wird.
Es wird nun die Frequenzsteuerung des Anforderungstaktsignals RqCk2 erläutert, das vom Speicherchip M1 ausgegeben wird. Ohne Einschränkung darauf wird zuerst der Fall beschrieben, daß die Taktfrequenz des Anforderungstaktsignals RqCk2 vom Speicherchip M1 auf 1/4 eingestellt ist. Die Daten verarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 1 des Speicherchips M1 und einen Anforderungstaktteilbefehl 4 aus. Die ID-Nummer 1 des Speicherchips M1 und der Anforderungstaktteilbefehl 4 werden über den Speicherchip M0 zum Speicherchip M1 übertragen. Wenn der Speicherchip M1 über seine Anforderungswarteschlangensteuerschaltung RqCT den Anforderungstaktteilbefehl 4 in seine Taktaufteilungsschaltung Div1 eingibt, erzeugt die Taktaufteilungsschaltung Div1 ein Taktsignal mit einem Viertel der Taktfrequenz des Anforderungstaktsignals RqCk0, das als Anforderungstaktsignal RqCk2 ausgegeben wird. Das Anforderungstaktsignal RqCk2 wird in den Speicherchip M2 eingegeben, der es über seinen Takttreiber Drv2 und seine Taktaufteilungsschaltung Div2 als Antworttaktsignal RsCk2 ausgibt. Bei der Verringerung der Taktfrequenz ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich zu verringern, um schließlich einen Betrieb bei der gewünschten Frequenz zu erhalten.
Es wird nun das Anhalten des Anforderungstaktsignals RqCk2 vom Speicherchip M1 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 1 des Speicherchips M1 und einen Anforderungstaktstoppbefehl aus. Über den Speicherchip M0 werden die ID-Nummer 1 und der Anforderungstaktstoppbefehl zum Speicherchip M1 übertragen. Der Speicherchip M1 gibt über seine Anforderungswarteschlangensteuerschaltung RqCT den Anforderungstaktstoppbefehl zu seiner Taktaufteilungsschaltung Div1, und die Taktaufteilungsschaltung Div1 stoppt das Anforderungstaktsignal RqCk2. Das Anforderungstaktsignal RqCk2 wird in den Speicherchip M2 eingegeben und über den Takttreiber Drv2 und die Taktaufteilungsschaltung Div2 des Speicherchips M2 als Antwortsignal RsCk2 ausgegeben. Entsprechend wird auch das Antworttaktsignal RsCk2 gestoppt.
Beim Anhalten des Takts ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Taktfrequenz bis zum Stoppen allmählich zu verringern.
Es wird nun der Fall des erneuten Startens des angehaltenen Anforderungstaktsignals RsCk2 beschrieben. Die Datenverarbeitungseinheit CPU_CHIP gibt mit dem Anforderungssignal RqMux0 die ID-Nummer 1 des Speicherchips M1 und einen Anforderungstaktstartbefehl aus. Über den Speicherchip M0 werden die ID-Nummer 1 und der Anforderungstaktstartbefehl zum Speicherchip M1 übertragen. Wenn der Speicherchip M1 über seine Anforderungswarteschlangensteuerschaltung RqCT den Anforderungstaktstartbefehl an seine Taktaufteilungsschaltung Div1 gibt, startet die Taktaufteilungsschaltung Div1 das angehaltene Taktsignal RqCk2 wieder. Das Anforderungstaktsignal RqCk2 wird in den Speicherchip M2 eingegeben und über den Takttreiber Drv2 und die Taktaufteilungsschaltung Div2 des Speicherchips M2 als Antworttaktsignal RsCk1 ausgegeben. Entsprechend läuft auch das Antworttaktsignal RsCk2 wieder an. Beim erneuten Starten des Takts ist es, um eine Fehlfunktion durch Rauschen zu verhindern, wünschenswert, die Frequenz allmählich anzuheben, bis schließlich wieder ein Betrieb mit der gewünschten Frequenz erhalten wird.
<Vorteile der ersten Ausführungsform>
Es folgt eine Zusammenfassung des Aufbaus und der Vorteile der ersten Ausführungsform.

(1) Durch Bestätigen der Reihenverbindung unmittelbar nach dem Einschalten werden die Verbindungen zwischen den Speichern bestätigt. Außerdem erfolgt eine Identifizierung der Bootvorrichtung und des letzten Speicherchips und eine automatische Zuteilung der ID-Nummern zu den Speichern, wodurch die Ausbildung der Verbindung der Speicherchips untereinander erleichtert wird und erforderlichenfalls die Speicherkapazität erweitert werden kann.
(2) Durch das Zuordnen der ID-Nummer zu den Anforderungen werden diese sicher von der Datenverarbeitungseinheit CPU_CHIP zu den Speicherchips M0, M1 und M2 übertragen. Durch das Zuordnen der ID-Nummer zu den Antworten an die Datenverarbeitungseinheit CPU_CHIP kann bestätigt werden, daß die Daten richtig von den einzelnen Speichern erhalten wurden. Durch die Reihenverbindung der Datenverarbeitungseinheit CPU_CHIP und der Speicherchips M0, M1 und M2 wird die Anzahl der Verbindungssignale verringert, während die Datenverarbeitungseinheit CPU_CHIP die gewünschten Prozesse auführt.
(3) Die Anforderungsinterfaceschaltung ReqIF und die Antwortinterfaceschaltung arbeiten unabhängig voneinander. Datenlese- und Datenschreibvorgänge können daher gleichzeitig erfolgen, so daß sich die Datenübertragungsrate erhöht.
(4) Unabhängig von der Reihenfolge der Eingabe von Anforderungen können schnell auslesbare Daten sofort ausgelesen. werden, ohne daß auf langsam ausgelesene Daten gewartet werden muß, so daß eine schnellere Verarbeitung möglich wird. Durch das Zuordnen der ID-Nummer zu einer Anforderung wird die Anforderung sicher zu ihrem Bestimmungsort übertragen. Durch das Zuordnen der ID-Nummer zu einer Antwort kann die Datenverarbeitungseinheit CUP_CHIP den Speicherchip identifizieren, der der Ausgangsort der Übertragung ist, auch wenn die Reihenfolge der Eingabe der Anforderungen sich von der Reihenfolge des Auslesens der Daten unterscheidet.
(5) Der Takt der einzelnen Speicherchips M0, M1 und M2 kann mit geringer Geschwindigkeit betrieben und entsprechend den Erfordernissen angehalten und wieder gestartet werden. Der Stromverbrauch wird dadurch verringert.
(6) Bei einem Lesevorgang am Speicherchip M2 wird eine Fehlererfassung und Fehlerkorrektur ausgeführt, während bei einem Schreibvorgang bei einer schlechten Adresse, für die der Schreibvorgang nicht richtig erfolgt ist, ein Ersetzungsprozeß ausgeführt wird. Die Zuverlässigkeit bei der Bearbeitung wird dadurch erhalten.

Bei der vorliegenden Ausführungsform wurde ein Beispiel für das Speichermodul MEM gezeigt, das einen flüchtigen Spei cher, einen NOR-Flash-Speicher und einen NAND-Flash-Speicher enthält. Die vorliegende Erfindung läßt sich jedoch offensichtlich auch anwenden, wenn das Speichermodul MEM eine Anzahl von flüchtigen Speichern, eine Anzahl von NOR-Flash-Speichern und eine Anzahl von NAND-Flash-Speichern enthält.
<Beschreibung der Speicheraufteilung>
Die 2 zeigt ein Beispiel für die Speicheraufteilung bei dem Speichermodul MEM0, das von der Datenverarbeitungseinheit CUP_CHIP verwaltet wird. Bei der vorliegenden Ausführungsform wird ohne Einschränkung darauf anhand eines Beispiels eines Speichermoduls mit Speicherchips M0 und M1 mit einer Speicherkapazität von jeweils 1 GB und einem Speicherchip M2 mit einer Speicherkapazität von 4 GB + 128 MBit (die 128 MBit sind der Ersetzungsbereich) eine typische Speicheraufteilung erläutert.
Der Speicherchip M0 kann, ohne darauf beschränkt zu sein, ein flüchtiger Speicher wie ein dynamischer Direktzugriffsspeicher aus dynamischen Direktzugriffsspeicherzellen mit einer Lesezugriffszeit von etwa 15 ns sein. Der Speicherchip M1 kann, ohne darauf beschränkt zu sein, ein nichtflüchtiger Speicher wie ein NOR-Flash-Speicher aus NOR-Flash-Speicherzellen mit einer Lesezugriffszeit von etwa 80 ns sein. Der Speicherchip M2 kann, ohne darauf beschränkt zu sein, ein nichtflüchtiger Speicher wie ein NAND-Flash-Speicher aus NAND-Flash-Speicherzellen mit einer Lesezugriffszeit von etwa 25 μs sein. Der Speicherchip M1 ist, ohne darauf beschränkt zu sein, in einen Bootvorrichtung-ID-Speicherbereich BotID-AREA, einen Endgerät-ID-Speicherbereich EndID-AREA, einen Anfangsprogrammbereich InitPR-AREA und einen Programmspeicherbereich OSAP-AREA aufgeteilt.
Der Bootvorrichtung-ID-Speicherbereich BotID-AREA enthält die ID-Informationen der Bootvorrichtung. Der Endgerät-ID-Speicherbereich EndID-AREA enthält hinsichtlich der in Reihe verbundenen Speicherchips die ID-Informationen der letzten Speichervorrichtung. Der Anfangsprogrammbereich InitPR-AREA enthält, ohne darauf beschränkt zu sein, ein Bootprogramm. Der Programmspeicherbereich OSAP-AREA kann, ohne darauf beschränkt zu sein, ein Betriebssystem, ein Kommunikationsprogramm zur Audiokommunikation und Datenkommunikation, ein Anwendungsprogramm zum Abspielen von Musik, Standbildern und Bewegtbildern und dergleichen enthalten. Der Speicherchip M0 kann, ohne darauf beschränkt zu sein, in einen Kopierbereich COPY-AREA und einen Arbeitsbereich WORK-AREA aufgeteilt sein. Der Arbeitsbereich WORK-AREA kann als Arbeitsspeicher beim Ausführen eines Programms verwendet werden und der Kopierbereich COPY-AREA als Speicher zum Kopieren von Programmen und Daten aus dem Speicherchips M1 und M2. Der Speicherchip M1 kann, ohne darauf beschränkt zu sein, ein Betriebssystem, ein Kommunikationsprogramm zur Audiokommunikation und Datenkommunikation, ein Anwendungsprogramm zum Abspielen von Musik, Standbildern und Bewegtbildern und dergleichen enthalten. Der Speicherchip M2 kann, ohne darauf beschränkt zu sein, in einen Datenbereich DATA-AREA und einen Ersetzungsbereich REP-AREA aufgeteilt sein. Der Datenbereich DATA-AREA kann, ohne darauf beschränkt zu sein, Musikdaten, Audiodaten, Bewegtbilddaten, Standbilddaten und dergleichen enthalten.
Die Zuverlässigkeit von Flash-Speichern nimmt bei wiederholten Einschreibvorgängen ab. Es ist zwar selten, aber in einem Einschreibvorgang eingeschriebene Daten können beim Auslesen zu anderen Daten werden, oder Daten werden beim Einschreibvorgang gar nicht eingeschrieben. Der Ersetzungsbereich REP-AREA ist zum Ersetzen von falschen Daten in einem neuen Bereich vorgesehen. Die Kapazität des Ersetzungsbereichs REP-AREA ist nicht genau definiert, kann jedoch so festgelegt werden, daß die Zuverlässigkeit des Speicherchips M2 sichergestellt ist.
<Operationen unmittelbar nach dem Einschalten>
Es wird nun der Datentransfer vom Speicherchip M1 zur Datenverarbeitungseinheit CUP_CHIP unmittelbar nach dem Ein schalten beschrieben. Nach dem Einschalten setzt die Datenverarbeitungseinheit CUP_CHIP das Bootvorrichtung-ID-Register BotID auf 1. Der Speicherchip M1 liest die Bootvorrichtungs-ID-Information 1 aus dem Bootvorrichtung-ID-Speicherbereich BotID-AREA und setzt in sein eigenes Register 1 ein. Dadurch wird der Speicherchip M1 als Bootvorrichtung identifiziert.
Dann überträgt die Datenverarbeitungseinheit CUP_CHIP die ID-Nummer 1 des Speicherchips M1 und einen Lesebefehl an das Speichermodul MEM, um das Bootprogramm und die ID-Information über die letzte Speichervorrichtung auszulesen, die im Speicherchip M1 als der Bootvorrichtung gespeichert sind. Auf der Basis der ID-Nummer 1 und des Lesebefehls liest das Speichermodul MEM0 das Bootprogramm aus dem Anfangsprogrammbereich InitPR-AREA des Speicherchips M1, und es liest die ID-Information über die letzte Speichervorrichtung aus dem Endgerät-ID-Speicherbereich EndID-AREA davon aus und überträgt die Daten zu der Datenverarbeitungseinheit CPU_CHIP. Auf diese Weise erfolgt unmittelbar nach dem Einschalten die Initialisierung der Bootvorrichtung ID, so daß in dem Speichermodul aus in Reihe verbundenen Speicherchips die Bootvorrichtung identifiziert werden kann. Entsprechend kann, während die Anzahl der Verbindungssignale zwischen der Datenverarbeitungseinheit CPU_CHIP und dem Speichermodul MEM0 erheblich verringert ist, die Datenverarbeitungseinheit CPU_CHIP das Bootprogramm und die ID über die letzte Speichervorrichtung sofort und sicher aus der Bootvorrichtung auslesen, um sich und das Speichermodul MEM0 zu booten.
<Beschreibung der Datenkopieroperation>
Die Datenauslesezeit des Speicherchips M0 ist erheblich kürzer als die des Speicherchips M2. Entsprechend kann, wenn vorher die erforderlichen Bilddaten vom Speicherchip M2 auf den Speicherchip M0 übertragen werden, die Datenverarbeitungseinheit CPU_CHIP eine schnelle Bildverareitung ausführen. Es wird nun ohne Beschränkung darauf der Datentransfer vom Speicherchip M2 zum Speicherchip M0 für den Fall be schrieben, daß die ID-Registernummern der Speicherchips M0, M1 und M2 auf 2, 1 und 3 festgesetzt sind.
Die Datenverarbeitungseinheit CPU_CHIP überträgt die ID-Nummer 3 des Speicherchips M2 und einen Datenlesebefehl für eine Seite (512 Byte Daten + 16 Byte ECC-Code) zum Speichermodul MEM0, um die Daten aus dem Datenbereich DATA-AREA des Speicherchips M2 auszulesen. Auf der Basis der ID-Nummer 3 und des Datenlesebefehls für eine Seite liest das Speichermodul MEM0 aus dem Datenbereich DRTA-AREA des Speicherchips M2 eine Seite Daten aus, fügt die ID-Nummer 3 zu den Daten hinzu und überträgt dann diese Daten zu der Datenverarbeitungseinheit CPU_CHIP.
Die Datenverarbeitungseinheit CPU_CHIP führt an der einen Seite Daten vom Speicherchip M2 eine Fehlererkennung aus. Wenn kein Fehler vorliegt, überträgt sie die ID-Nummer 2 des Speicherchips M0 und den Lesebefehl für eine Seite zum Speichermodul MEM0, um die eine Seite Daten in den Kopierbereich COPY-AREA des Speicherchips M0 zu übertragen. Wenn ein Fehler vorliegt, überträgt die Datenverarbeitungseinheit CPU_CHIP die ID-Nummer 2 des Speicherchips M0 und den Lesebefehl für eine Seite nach der Fehlerkorrektur zum Speichermodul MEM0, um die eine Seite Daten in den Kopierbereich COPY-AREA des Speicherchips M0 zu übertragen. Auf der Basis der ID-Nummer 2 und des Lesebefehls für eine Seite Daten schreibt das Speichermodul MEM0 die eine Seite Daten in den Kopierbereich COPY-AREA des Speicherchips M0.
Es wird nun der Datentransfer vom Speicherchip M0 zum Speicherchip M2 für den Fall beschrieben, daß von der Datenverarbeitungseinheit CPU_CHIP Bilddaten mit hoher Geschwindigkeit in den Speicherchip M0 eingeschrieben und dann im Speicherchip M2 gespeichert werden. Die Datenverarbeitungseinheit CPU_CHIP überträgt die ID-Nummer 2 des Speicherchips M0 und einen Datenlesebefehl für eine Seite (512 Byte) zum Speichermodul MEM0, um die Daten aus dem Kopierbereich COPY-AREA des Speicherchips M0 auszulesen. Auf der Basis der ID- Nummer 2 und des Lesebefehls für eine Seite Daten liest das Speichermodul MEM0 aus dem Kopierbereich COPY-AREA des Speicherchips M0 eine Seite Daten aus, fügt den Daten die ID-Nummer 2 hinzu und überträgt dann diese Daten zu der Datenverarbeitungseinheit CPU_CHIP. Die Datenverarbeitungseinheit CPU_CHIP überträgt die ID-Nummer 3 des Speicherchips M2 und einen Schreibbefehl für eine Seite Daten zum Speichermodul MEM0, um die eine Seite Daten vom Speicherchip M0 zum Datenbereich DATA-AREA des Speicherchips M2 zu übertragen.
Wenn das Speichermodul MEM0 die ID-Nummer 3 und den Schreibbefehl für eine Seite Daten über die Speicherchips M0 und M1 zum Speicherchip M2 überträgt, schreibt der Speicherchip M2 die eine Seite Daten in seinen Datenbereich DATA-AREA. Der Speicherchip M2 prüft, ob die Daten korrekt eingeschrieben wurden, und wenn ja, beendet er den Schreibvorgang. Wenn das Einschreiben fehlgeschlagen ist, überträgt der Speicherchip M2 die ID-Nummer 2 und eine Schreibfehlerinformation über die Speicherchips M1 und M0 zu der Datenverarbeitungseinheit CPU_CHIP, um den Schreibfehler zu berichten. Nach Erhalt der ID-Nummer 3 und der Schreibfehlerinformation überträgt die Datenverarbeitungseinheit CPU_CHIP die ID-Nummer 3 des Speicherchips M2 und einen Schreibbefehl für eine Seite Daten zum Speichermodul MEM0, um die Daten unter einer neuen Adresse im Ersetzungsbereich REP-AREA einzuschreiben, der vorab im Speicherchip M2 vorgesehen wurde. Wenn das Speichermodul MEM0 die ID-Nummer 3 und den Schreibbefehl für eine Seite Daten über die Speicherchips M0 und M1 zum Speicherchip M2 überträgt, schreibt der Speicherchip M2 die eine Seite Daten in seinen Ersetzungsbereich REP-AREA ein. Wenn der Ersetzungsprozeß durchgeführt wurde, speichert außerdem die Datenverarbeitungseinheit CPU_CHIP die schlechte Adresse und verwaltet diese und Adresseninformationen hinsichtlich der Adresse, mit der die schlechte Adresse ersetzt wurde.
Wie beschrieben können durch Bereithalten des Bereichs zum Kopieren eines Teils der Daten des Speicherchips M2 und Übertragen der Daten vorab vom Speicherchip M2 zum Speicherchip M0 die Daten des Speicherchips M2 mit einer Geschwindigkeit ausgelesen werden, die gleich der des Speicherchips M0 ist, so daß die Datenverarbeitungseinheit CPU_CHIP eine schnelle Verarbeitung durchführen kann. Wenn die Daten in den Speicherchip M2 eingeschrieben werden, werden die Daten vorübergehend auch in den Speicherchip M0 eingeschrieben und können erforderlichenfalls in den Speicherchip M2 zurückgeschrieben werden, so daß auch das Dateneinschreiben schneller durchgeführt werden kann. Bei einer Leseoperation im Speicherchip M2 werden eine Fehlererfassung und Fehlerkorrektur ausgeführt, und beim Einschreiben wird bei einer schlechten Adresse, unter der der Schreibvorgang nicht korrekt ausgeführt werden konnte, ein Ersetzungsprozeß durchgeführt. Es wird so eine sehr zuverlässige Verarbeitung erhalten. Es ist hier der Vorgang beschrieben, bei dem ein Teil der Daten des Speicherchips M2 zum Speicherchip M0 übertragen wird, es erübrigt sich jedoch festzustellen, daß, da der Speicherchip M0 einen Bereich umfaßt, in den ein Teil der Daten des Speicherchips M1 kopiert wird, ein Teil der Daten des Speicherchips M1 zum Speicherchip M0 übertragen werden kann. Die Speicherchips M0, M1 und M2 sind Speichermodule, die in der Reihenfolge abnehmender Auslesezeit verbunden sind. Es erübrigt sich daher festzustellen, daß durch Festlegen eines Bereichs, in den ein Teil der Daten der Speicherchips M1 und M2 in den Speicherchip M0 kopiert werden können, und Übertragen der Daten aus den Speicherchips M1 und M2 vorab zum Speicherchip M0 die Daten der Speicherchips M1 und M2 mit einer Geschwindigkeit ausgelesen werden können, die gleich der des Speicherchips M0 ist, so daß die Datenverarbeitungseinheit CPU_CHIP eine schnelle Verarbeitung durchführen kann.
<Anfangssequenz beim Einschalten>
Die 3 zeigt die Anfangssequenz beim Einschalten in der Informationssystemvorrichtung aus der Datenverarbeitungseinheit CPU_CHIP und dem Speichermodul MEM0. In der Periode T1 (PwON) wird der Strom für die Datenverarbeitungseinheit CPU_CHIP und die Speicherchips M0, M1 und M2 im Speichermodul MEM0 eingeschaltet. In der Periode T2 (RESET) erfolgt ein Zurücksetzen. Das Resetverfahren ist nicht beschränkt, es kann mit einzelnen eingebauten Schaltungen oder durch ein Resetsignal von einem externen Resetanschluß erfolgen. In der Resetperiode T2 setzt die Datenverarbeitungseinheit CPU_CHIP das Bootvorrichtungs-ID-Register BotID und das Endgerät-ID-Register auf 1 bzw. 0. Jeder der Speicherchips M0, M1 und M2 setzt seine eigene ID-Nummer auf 0 und auch das ID-Gültigkeitsbit dafür auf den niedrigen Pegel. Außerdem initialisieren die Speicherchips M0, M1 und M2 ihre Antwortwarteschlangenpriorität und die Häufigkeit der Antwortausführung bei einer Prioritätsänderung. Darüberhinaus initialisieren die Speicherchips M0, M1 und M2 ihr Taktfrequenzaufteilungsverhältnis.
In der Periode T3 (BootIDSet), in der ein Reset aufgehoben wurde, setzt die Bootvorrichtung die Bootvorrichtungs-ID in sein ID-Register. Das Bootvorrichtungsidentifikationssignal Bsig der Speicherchips M0 und M2 ist mit der Stromquelle verbunden, so daß sich diese Speicherchips dahingehend identifizieren, daß sie nicht die Bootvorrichtung sind, und ihre ID-Registernummer auf 0 halten. Da das Bootvorrichtungsidentifikationssignal Bsig des Speicherchips M1 auf Masse liegt, identifiziert sich der Speicherchip M1 selbst als Bootvorrichtung und liest daher die Bootvorrichtungs-ID-Nummer 1 in seine Speicherschaltung MemNV1, um die Nummer im ID-Register zu speichern, und setzt dann das ID-Gültigkeitsbit hoch. In der Periode T4 (LinkEn) nach dem Ende der Periode T3 wird bestätigt, daß die Signalverbindungen zwischen den Speicherchips M0, M1 und M2 ausgebildet sind. Der Speicherchip M2 identifiziert sich selbst als der letzte der in Reihe verbundenen Speicherchips und setzt daher das Anforderungsfreigabesignal RqEn2 hoch.
Dann bestätigt der Speicherchip M1, daß das Anforderungsfreigabesignal RqEn2 auf dem hohen Pegel ist, und setzt das Antwortfreigabesignal RsEn2 und das Anforderungsfreigabesignal RqEn1 auf den hohen Pegel. Dann bestätigt der Speicherchip M0, daß das Anforderungsfreigabesignal RqEn1 auf dem hohen Pegel ist, und setzt das Antwortfreigabesignal RsEn1 und das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel. Schließlich bestätigt die Datenverarbeitungseinheit CPU_CHIP, daß das Anforderungsfreigabesignal RqEn0 auf dem hohen Pegel ist, und nimmt zur Kenntnis, daß die Signalverbindungen zwischen den Speicherchips bestätigt wurden, und setzt daher das Antwortfreigabesignal RqEn0 auf den hohen Pegel. In der Periode T5 (BootRD) nach dem Ende der Periode T4 liest die Datenverarbeitungseinheit CPU_CHIP die Bootdaten aus dem Speicherchip M1 aus.
Die Datenverarbeitungseinheit CPU_CHIP synchronisiert die Anforderung NRDm1, die durch Multiplexen der ID-Nummer 1 des Speicherchips M1, eines Lesebefehls und Adressen erzeugt wurde, um sie mit dem Anforderungssignal RqMux0 zum Speicherchip M0 zu übertragen. Da das ID-Gültigkeitsbit des Speicherchips M0 auf dem niedrigen Pegel ist, synchronisiert der Speicherchip M0 die Anforderung ReqNRDm1 mit den Taktsignal RqCK1, um sie mit dem Anforderungssignal RqMux1y zum Speicherchip M1 zu übertragen. Der Speicherchip M1 speichert die Anforderung ReqNRDm1 vom Speicherchip M0 in seiner Anforderungswarteschlangensteuerschaltung RqCT. Aufgrund seines hohen ID-Gültigkeitsbits vergleicht der Speicherchip M1 die ID-Nummer in der Anforderung ReqNRDm1 mit seiner eigenen ID-Registernummer 1. Da der Vergleich eine Übereinstimmung ergibt, wird das ReqNRDm1 zu der Speicherschaltung MemNV1 übertragen. Auf der Basis der Anforderung ReqNRDm1 werden die Bootdaten und die Endgerät-ID-Nummer 3 aus der Speicherschaltung MemNV1 ausgelesen und zusammen mit der ID-Registernummer 1 als Antwort ResNRDm1 zu der Antwortwarteschlangensteuerschaltung RsCT übertragen. Die Antwortwarteschlangensteuer schaltung RsCT des Speicherchips M1 überträgt die Antwort ResNRDm1 mit dem Antwortsignal RqMux1 zum Speicherchip M0. Schließlich überträgt die Antwortwarteschlangensteuerschaltung RsCT des Speicherchips M0 die Antwort ResNRDm1 mit dem Antwortsignal RqMux0 zu der Datenverarbeitungseinheit CPU_CHIP. Diese nimmt die Antwort ResNRDm1 auf und speichert die Endgerät-ID-Nummer 3 im Endgerät-ID-Register ENDID in der Speichersteuerschaltung CON. Dann bootet die Datenverarbeitungseinheit CPU_CHIP mit dem erhaltenen Bootprogramm. In der Periode T6 (IniID) nach der Periode T5 legt die Datenverarbeitungseinheit CPU_CHIP auf der Basis des Boot-Codes eine ID-Nummer für jeden Speicherchip fest.
Die Datenverarbeitungseinheit CPU_CHIP überträgt zuerst mit dem Anforderungssignal RqMux0 die ID-Nummer 2 und einen ID-Einstellbefehl zum Speicherchip M0. Im Speicherchip M0 ist das ID-Gültigkeitsbit auf dem niedrigen Pegel, somit wurde noch keine ID-Nummer zugeteilt, weshalb der Speicherchip M0 auf der Basis der ID-Nummer 2 und des ID-Einstellbefehls die ID-Nummer 2 in seinem ID-Register speichert und das ID-Gültigkeitsbit auf den hohen Pegel setzt. Wenn das ID-Gültigkeitsbit auf den hohen Pegel geht, zeigt dies an, daß die ID-Zuteilung beendet ist. Nach dem Ende der ID-Zuteilung teilt der Speicherchip M0 die ID-Nummer 2 und die Information über das Ende der ID-Einstellung der Datenverarbeitungseinheit CPU_CHIP mit dem Antwortsignal RsMux0 mit.
Wenn die Datenverarbeitungseinheit CPU_CHIP feststellt, daß die ID-Einstellung des Speicherchips M0 beendet ist, überträgt sie mit dem Anforderungssignal RqMux0 die ID-Nummer 3 und einen ID-Einstellbefehl zum Speicherchip M0. Der Speicherchip M0 vergleicht seine eigene ID-Nummer 2 mit der ID-Nummer 3 und stellt eine Nichtübereinstimmung fest. Der Speicherchip M0 überträgt daher die ID-Nummer 3 und den ID-Einstellbefehl zum Speicherchip M1. Da der Speicherchip M1 bereits seine ID-Nummer hat, vergleicht er seine ID-Nummer 1 mit der ID-Nummer 3. Da die Zahlen verschieden sind, über trägt der Speicherchip M1 die ID-Nummer 3 und den ID-Einstellbefehl mit dem Anforderungssignal RqMux2 zum Speicherchip M2.
Der Speicherchip M2 hat bis jetzt noch keine ID-Nummer, weshalb er auf der Basis der ID-Nummer 3 und des ID-Einstellbefehls die ID-Nummer 3 in sein ID-Register übernimmt und das ID-Gültigkeitsbit hochsetzt. Das hohe ID-Gültigkeitsbit zeigt das Ende der ID-Zuteilung an. Nach dem Ende der ID-Zuteilung überträgt der Speicherchip M2 die ID-Nummer 3 und die Information über das Ende der ID-Einstellung über die Speicherchips M0 und M1 zu der Datenverarbeitungseinheit CPU_CHIP. Die Datenverarbeitungseinheit CPU_CHIP vergleicht die übertragene ID-Nummer 3 mit der Endgerät-ID-Nummer 3 im Endgerät-ID-Register EndID der Speichersteuerschaltung CON. Da eine Übereinstimmung vorliegt, bestätigt die Datenverarbeitungseinheit CPU_CHIP das Ende der ID-Nummerierung des letzten Speicherchips.
In der Periode T7 (Leerlauf) nach dem Ende der Periode T6 geht das Speichermodul MEM0 in einen Leerlaufzustand und wartet auf eine Anforderung von der Datenverarbeitungseinheit CPU_CHIP.
<Beschreibung des Speicherchips M0>
Die 4 zeigt eine beispielhafte Blockdarstellung des Speicherchips M0. Die 5 ist ein beispielhaftes Flußdiagramm für die Abläufe beim Auftreten einer Anforderung an den Speicherchip M0. Die 6 ist ein beispielhaftes Flußdiagramm für die Abläufe, wenn die Speicherschaltung MemVL des Speicherchips M0 eine Antwort abgibt. Die 7 ist ein beispielhaftes Flußdiagramm für die Abläufe, wenn der Speicherchip M1 dem Speicherchip M0 eine Antwort übermittelt. Im folgenden werden die Abläufe in den einzelnen Schaltungsblöcken beschrieben.
Der Speicherchip M0 umfaßt eine Anforderungsinterfaceschaltung ReqIF, eine Antwortinterfaceschaltung ResIF, eine Initialisierungsschaltung INIT und eine Speicherschaltung MemVL. Die Anforderungsinterfaceschaltung ReqIF umfaßt eine Anforderungstaktsteuerschaltung RqCkC und eine Anforderungswarteschlangensteuerschaltung RqCT. Die Anforderungstaktsteuerschältung RqCkC umfaßt eine Takttreiberschaltung Drv1 und eine Taktaufteilungsschaltung Div1. Die Anforderungswarteschlangensteuerschaltung RqCT besteht aus Anforderungswarteschlangenschaltungen RqQI, RqQXI und RqQX0, einer ID-Registerschaltung dstID und einer ID-Vergleichsschaltung CPQ. Ohne darauf beschränkt zu sein, kann die Anforderungswarteschlangenschaltung RqQI zwei Anforderungswarteschlangen aufnehmen, die Anforderungswarteschlangenschaltung RqQXI kann eine Anforderungswarteschlange aufnehmen und die Anforderungswarteschlangenschaltung RqQX0 wiederum zwei Anforderungswarteschlangen. Die Antwortinterfaceschaltung ResIF umfaßt eine Antworttaktsteuerschaltung RsCkC und die Antwortwarteschlangensteuerschaltung RsCT. Die Antworttaktsteuerschaltung RsCkC umfaßt eine Takttreiberschaltung Drv2 und eine Taktaufteilungsschaltung Div2. Die Antwortwarteschlangensteuerschaltung RsCT umfaßt die Antwortwarteschlangenschaltungen RsQo und RsQp, eine Statusregisterschaltung STReg und eine Antwortplanungsschaltung SCH. Ohne darauf beschränkt zu sein, können die Antwortwarteschlangenschaltungen RsQo und RsQp jeweils vier Antwortwarteschlangen aufnehmen.
Ohne darauf beschränkt zu sein, kann die Speicherschaltung MemVL ein flüchtiger Speicher sein, und es ist ein dynamischer Direktzugriffsspeicher mit dynamischen Direktzugriffsspeicherzellen. Die Initialisierungsschaltung INIT initialisiert den Speicherchip M0 beim Einschalten. Die Anforderungstaktsteuerschaltung RqCkC überträgt den mit dem Anforderungstaktsignal RqCk0 erhaltenen Takt durch den internen Takt ck1 zu der Anforderungswarteschlangensteuerschaltung RqCT und der Antworttaktsteuerschaltung RsCkC. Die Anforderungstaktsteuerschaltung RqCkC überträgt den mit dem Anforderungstaktsignal RqCk0 erhaltenen Takt auch mit dem Anforderungstaktsignal RqCk1 zum Takttreiber Drv1 und zur Taktauf teilungsschaltung Div1. Entsprechend kann mit einem durch das Anforderungssignal RqMux0 eingegebenen Befehl die Anforderungstaktsteuerschaltung RqCkC die Taktfrequenzen des Taktsignals ck2 und des Anforderungstakts RqCk1 herabsetzen, den Takt anhalten und wieder starten.
Die Antworttaktsteuerschaltung RsCkC gibt den mit dem internen Taktsignal ck1 erhaltenen Takt mit dem internen Taktsignal ck3 an die Antwortwarteschlangensteuerschaltung RsCT aus. Die Antworttaktsteuerschaltung RsCkC gibt den mit dem internen Taktsignal ck1 erhaltenen Takt auch durch das Taktsignal RsCk0 an die Taktaufteilungsschaltung Div2 aus. Die Antworttaktsteuerschaltung RsCkC gibt darüberhinaus den mit dem Taktsignal RsCK1 erhaltenen Takt durch das Taktsignal ck4 und den Takttreiber Div2 an die Antwortwarteschlangensteuerschaltung RsCT aus. Entsprechend kann mit einem durch das Anforderungssignal RsMux0 eingegebenen Befehl auch die Antworttaktsteuerschaltung RsCkC die Taktfrequenz des Antworttakts RsCk0 herabsetzen, den Takt anhalten und wieder starten.
Die Anforderungswarteschlangenschaltung RqQI speichert eine Anforderung, die durch Multiplexen einer ID-Nummer, eines Befehls, von Adressen und Schreibdaten erzeugt wird, und gibt sie mit dem Anforderungssignal RqMux0 in den Speicherchip M0 ein. Die ID-Registerschaltung dstID speichert die ID-Nummer des Speicherchips M0 und das ID-Gültigkeitssignal. Die ID-Vergleichsschaltung CPQ vergleicht die in der Anforderungswarteschlangenschaltung RqQI gespeicherte ID-Nummer mit der in der ID-Registerschaltung dstID gespeicherten ID-Nummer.
Die Anforderungswarteschlangenschaltungen RqQXI und RqQ0 speichern eine von der Anforderungswarteschlangenschaltung RqQI übertragene Anforderung. Die Antwortwarteschlangenschaltung RsQo speichert die aus der Speicherschaltung MemVL des Speicherchips M0 ausgelesenen Daten und die ID-Nummer der ID-Registerschaltung dstID davon. Die Antwortwarteschlangen schaltung RsQp speichert die ID-Nummer, Lesedaten, Fehlerinformationen und Statusinformationen, die mit dem Antwortsignal RsMux1 erhalten werden.
Die Statusregisterschaltung STRReg speichert, ohne darauf beschränkt zu sein, unverarbeitete Antwortinformationen, die anzeigen, daß sich in den Antwortwarteschlangenschaltungen RsQo und RsQp Antworten befinden. Die Antwortplanungsschaltung SCH bestimmt die Prioritäten der in den Antwortwarteschlangenschaltungen RsQo und RsQp gespeicherten Antworten und ordnet sie so an, daß mit dem Antwortsignal RsMuxo die Antwort mit der höheren Priorität ausgegeben wird. Die Antwortplanungsschaltung ändert die Priorität der Antworten dynamisch entsprechend der Häufigkeit der Antworten, die von den Antwortwarteschlangenschaltungen RsQo und RsQp ausgegeben werden.
Es wird nun die Arbeitsweise des Speicherchips M0 beschrieben. Zuerst werden die Abläufe beim Einschalten des Speicherchips M0 beschrieben. Wenn der Speicherchip M0 eingeschaltet wird, initialisiert die Initialisierungsschaltung INIT den Speicherchip M0. Zuerst wird die ID-Registernummer der ID-Registerschaltung dstID auf 0 gesetzt und das ID-Gültigkeitsbit auf den niedrigen Pegel. Dann wird die Priorität einer in die Antwortwarteschlangenschaltung RsQo der Antwortplanungsschaltung SCH eingegebenen Antwort auf 1 gesetzt, die Priorität einer vom Speicherchip M1 in die Antwortwarteschlangenschaltung RsQo eingegebenen Antwort auf 2 und die Priorität einer Antwort vom Speicherchip M2 auf 3. Nach dem Ende der Initialisierung durch die Initialisierungsschaltung INIT bestätigt der Speicherchip M0, daß die Verbindungen zwischen der Datenverarbeitungseinheit CPU_CHIP und dem Speicherchip M1 ausgebildet sind. Der Speicherchip M0 bestätigt auch, daß das Anforderungsfreigabesignal RqEn1 auf dem hohen Pegel ist, und setzt dann das Antwortfreigabesignal RsEn1 und das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel.
Dann bestätigt die Datenverarbeitungseinheit CPU_CHIP, daß das Anforderungsfreigabesignal RqEn0 auf dem hohen Pegel ist, und stellt fest, daß die Signalverbindungen zwischen den Speicherchips bestätigt wurden. Die Datenverarbeitungseinheit CPU_CHIP setzt dann das Antwortfreigabesignal RsEn0 auf den hohen Pegel. Nach dem Ende der Verbindungsbestätigung überträgt die Datenverarbeitungseinheit CPU_CHIP die ID-Nummer 2 und einen ID-Einstellbefehl mit dem Anforderungssignal RqMux0 an den Speicherchip M0. Im Speicherchip M0 wird anhand des niedrigen ID-Gültigkeitsbits festgestellt, daß bis jetzt noch keine ID-Nummer zugeteilt wurde. Entsprechend wird die ID-Nummer 2 im ID-Register gespeichert und das ID-Gültigkeitsbit hochgesetzt und damit die ID-Nummernzuteilung abgeschlossen. Dann gibt der Speicherchip M0 seine ID-Nummer 2 und eine Information über das Ende der ID-Nummernzuteilung mit dem Antwortsignal RsMux0 zu der Datenverarbeitungseinheit CPU_CHIP.
Es werden nun die Abläufe für den Fall beschrieben, daß nach dem Ende der mit dem Einschalten verbundenen Operationen die Datenverarbeitungseinheit CPU_CHIP eine Anforderung an den Speicherchip M0 ausgibt. Die Anforderungswarteschlangenschaltung RqQI des Speicherchips M0 kann, ohne darauf beschränkt zu sein, aus den beiden Anforderungswarteschlangen RqQI-0 und RqQI-1 bestehen. Da sich keine Anforderungseinträge in den Anforderungswarteschlangen RqQI-0 und RqQI-1 befinden, setzt der Speicherchip M0 das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel und teilt dadurch der Datenverarbeitungseinheit CPU_CHIP mit, daß eine Anforderung aufgenommen werden kann. Ohne darauf beschränkt zu sein, kann die Antwortwarteschlangenschaltung RsQo des Speicherchips M0 aus den beiden Antwortwarteschlangen RqQo-0 und RqQp-1 bestehen und die Antwortwarteschlangenschaltung RsQp davon aus den beiden Antwortwarteschlangen RsQo-0 und RsQp-1. Die Datenverarbeitungseinheit CPU_CHIP setzt das Antwortfreigabesignal RsEn0 auf den hohen Pegel und teilt dadurch dem Speicherchip M0 mit, daß eine Antwort aufgenommen werden kann. Die Daten verarbeitungseinheit CPU_CHIP synchronisiert eine Anforderung ReqBAb0m0, die durch Multiplexen der ID-Nummer 2, eines Bankaktivierungsbefehls BA, einer Bankadresse BK1 und einer Zeilenadresse Row erzeugt wird, mit dem Taktsignal RqCk0 und überträgt sie mit dem Anforderungssignal RqMux0 zum Speicherchip M0 (Schritt 1 in der 5).
Dann wird mit dem Anforderungssignal RqMux0 eine Anforderung ReqRD32b0m0, die durch Multiplexen der ID-Nummer 2, eines 32-Byte-Datenlesebefehls RD4, einer Bankadresse BK0 und einer Spaltenadresse Col255 erzeugt wird, mit dem Taktsignal RqCK0 synchronisiert und zum Speicherchip M0 übertragen (Schritt 1 in der 5). Wenn das Anforderungsfreigabesignal RqEn0 auf dem niedrigen Pegel ist (Schritt 2 in der 5), werden Anforderungen der Datenverarbeitungseinheit CPU_CHIP nicht in der Anforderungswarteschlangenschaltung RqQI des Speicherchips M0 gespeichert. Wenn das Anforderungsfreigabesignal RqEn0 auf dem hohen Pegel ist (Schritt 2 in der 5), werden die Anforderungen ReqBAb0m0 und ReqRD32b0m0 der Reihe nach in den Anforderungswarteschlangen RqQI-0 und RqQI-1 der Anforderungswarteschlangenschaltung RqQI gespeichert (Schritt 3 in der 5). Da nun alle Anforderungswarteschlangen der Anforderungswarteschlangenschaltung RqQI belegt sind, kann keine neue Anforderung mehr von der Datenverarbeitungseinheit CPU_CHIP aufgenommen werden. Das Anforderungsfreigabesignal RqEn0 wird daher auf den niedrigen Pegel gesetzt. An dem niedrigen Anforderungsfreigabesignal RqEn0 kann die Datenverarbeitungseinheit CPU_CHIP erkennen, daß der Speicherchip M0 keine Anforderung mehr aufnehmen kann.
Dann vergleicht die ID-Vergleichsschaltung CPQ die ID-Nummer der Anforderung ReqBAb0m0 in der Anforderungswarteschlange RqQI-0 mit der ID-Nummer 2 in der ID-Registerschaltung dstID (Schritt 4 in der 5). Da eine Übereinstimmung vorliegt, wird die Anforderung ReqBAb0m0 zu der Anforderungswarteschlangenschaltung RqQXI übertragen (Schritt 5 in der
5). Wenn es keine Übereinstimmung gibt, wird die Anforderung ReqBAb0m0 zu der Anforderungswarteschlangenschaltung RqQX0 und dann zum Speicherchip M1 übertragen (Schritt 12 in der 5).
Die Anforderungswarteschlangenschaltung RqQXI prüft dann, ob die gespeicherte Anforderung einen Lesebefehl enthält (Schritt 6 in der 5). Wenn ja, prüft die Anforderungswarteschlangenschaltung RqQXI den Verfügbarkeitsstatus der Antwortwarteschlangen RqQp-0 und RqQp-1 der Antwortwarteschlangenschaltung RsQo (Schritt 7 in der 5). Da die Anforderung ReqBAb0m0 keinen Lesebefehl enthält, überträgt die Anforderungswarteschlangenschaltung RqQXI die gespeicherte Anforderung ReqBAb0m0 zu der Speicherschaltung MemVL (Schritt 10 in der 5). Die Speicherschaltung MemVL führt die Anforderung ReqBAb0m aus (Schritt 11 in der 5). Das heißt, daß die Speicherschaltung MemVL auf der Basis des Bankaktivierungsbefehls BA, der Bankadresse BK0 und der Zeilenadresse Row63 in der Anforderung ReqBAb0m0 die mit der Zeile 63 der Bank 0 verbundenen 1 KB Speicherzellen aktiviert, um sie zum Leseverstärker der Bank 0 zu übertragen (Schritt 11 in der 5).
Nach der Verarbeitung der Anforderung RegBAb0m ist in der Anforderungswarteschlange RqQI-0 wieder Platz für eine Anforderung. Der Speicherchip M0 setzt daher das Anforderungsfreigabesignal RqEn0 auf den hohen Pegel und teilt damit der Datenverarbeitungseinheit CPU_CHIP mit, daß eine neue Anforderung aufgenommen werden kann. Die Datenverarbeitungseinheit CPU_CHIP bestätigt, daß das Anforderungsfreigabesignal RqEn0 auf dem hohen Pegel ist. Dann synchronisiert die Datenverarbeitungseinheit CPU_CHIP eine Anforderung ReqWT23b0m0, die durch Multiplexen der ID-Nummer 2, eines 32-Byte-Datenschreibbefehls WT, einer Bankadresse Bk0, einer Spaltenadresse Col127 und von 32 Byte Schreibdaten erzeugt wird, mit dem Taktsignal RqCK0 und überträgt sie zum Speicherchip M0 (Schritt 1 in der 5).
Nach der Prüfung des Anforderungsfreigabesignal RqEn0 (Schritt 2 in der 5) speichert der Speicherchip M0 aufgrund des hohen Anforderungsfreigabesignals RqEn0 die Anforderung ReqWT23b0m0 von der Datenverarbeitungseinheit CPU_CHIP in der Anforderungswarteschlange RqQI-0 seiner Anforderungswarteschlangensteuerschaltung RqCT (Schritt 3 in der 5).
Unabhängig von und parallel zu der obigen Operation zum Speichern der neuen Anforderung ReqWT23b0m0 (Schritt 3) in der Anforderungswarteschlange RqQI-0 seiner Anforderungswarteschlangensteuerschaltung RqCI kann der Speicherchip M0 die vorher in der Anforderungswarteschlange RqQI-1 gespeicherte Anforderung ReqRD32b0m0 verarbeiten (Schritt 4 und folgende in der 5).
Es wird nun die Verarbeitung der bereits in der Anforderungswarteschlange RqQI-1 gespeicherten Anforderung ReqRD32b0m0 beschrieben. Die ID-Vergleichsschaltung CPQ vergleicht die ID-Nummer 2 der in der Anforderungswarteschlange RqQI-1 gespeicherten Anforderung ReqRD32b0m0 mit der ID-Nummer 2 in der ID-Registerschaltung dstID (Schritt 4 in der 5). Da das Vergleichsergebnis eine Übereinstimmung zeigt, wird die Anforderung ReqRD32b0m0 zu der Anforderungsschaltung RqQXI übertragen (Schritt 5 in der 5). Bei einer Nichtübereinstimmung wird die Anforderung ReqRD32b0m0 zu der Anforderungswarteschlangenschaltung RqQX0 und dann zum Speicherchip M1 übertragen (Schritt 12 in der 5). Dann prüft die Anforderungswarteschlangenschaltung RqQXI, ob die gespeicherte Anforderung einen Lesebefehl enthält (Schritt 6 in der 6). Da die Anforderung ReqRD32b0m0 einen Lesebefehl enthält, prüft die Anforderungswarteschlangenschaltung RqQXI den Verfügbarkeitsstatus der Antwortwarteschlangen RsQp-0 und RsQp-1 der Antwortwarteschlangenschaltung RsQo (Schritt 7 in der 5). Wenn kein Platz frei ist, stoppt die Anforderungswarteschlangenschaltung RqQXI die Übertragung der Anforderung ReqRD32b0m0, bis ein Platz frei wird. Wenn in den Antwortwarteschlangen RsQp-0 und RsQp-1 ein Platz frei ist, überträgt die Anforderungswarteschlangenschaltung RqQXI die gespeicherte Anforderung ReqRD32b0m0 zu der Speicherschaltung MemVL (Schritt 8 in der 5). Die Speicherschaltung MemVL führt dann die Anforderung ReqRD32b0m0 aus (Schritt 9 in der 5). Das heißt, daß die Speicherschaltung MemVL auf der Basis der ID-Nummer 2, des 32-Byte-Datenlesebefehls, der Bankadresse BK0 und der Spaltenadresse Col255 in der Anforderung ReqRD32b0m0 aus den im Leseverstärker der Bank 0 befindlichen Daten die 32 Byte Daten ausliest, die mit der Adresse beginnen, die von der Spaltenadresse 255 bezeichnet wird (Schritt 9 in der 5), und die Daten mit der ID-Registernummer 2 als Antwort ResRD32b0m0 in der Antwortwarteschlange RsQo-0 der Antwortwarteschlangenschaltung RsQo in der Antwortwarteschlangensteuerschaltung RsCT speichert (Schritt 13 in der 6).
Wenn in den Antwortwarteschlangenschaltungen RsQo und RsQp Antworten gespeichert sind, speichert die Antwortplanungsschaltung SCH die Anzahl der Antworten in den Antwortwarteschlangenschaltungen RsQo und RsQp in der Statusregisterschaltung STReg (Schritt 14 in der 6). Außerdem werden die Prioritäten der in den Antwortwarteschlangenschaltungen RsQo und RsQp gespeicherten Antworten bestimmt (Schritt 15 in der 6). Dann wird das Antwortfreigabesignal RsEn0 geprüft (Schritt 16 in der 6), und wenn das Signal auf hohem Pegel ist, wird die Antwort mit der höchsten Priorität mit dem Antwortsignal RsMux0 zu der Datenverarbeitungseinheit CPU_CHIP übertragen (Schritt 17 in der 6). Wenn das Antwortfreigabesignal RsEn0 auf dem niedrigen Pegel ist, erfolgt keine Übertragung.
Wenn eine Antwort in den Antwortwarteschlangenschaltungen RsQo und RsQp vollständig zu der Datenverarbeitungseinheit CPU_CHIP übertragen wurde, prüft die Antwortplanungsschaltung SCH die Anzahl der in den Antwortwarteschlangenschaltungen RsQo und RsQp verbliebenen Antworten und aktualisiert die Anzahl der Antworten im Statusregister STReg (Schritt 18 in der 6). In der gegenwärtigen Situation ist das Antwortfreigabesignal RsEn0 auf dem hohen Pegel und die Antwort ResRD32b0m0 die einzige Antwort, die in den Antwortwarteschlangenschaltungen RsQo und RsQp gespeichert ist. Die Antwortplanungsschaltung SCH speichert daher die Antwortmenge 1 im Statusregister STReg, setzt die Priorität der Antwort ResRD32bm0 auf den höchsten Wert und überträgt dann die Antwort ResRD32b0m0 zu der Datenverarbeitungseinheit CPU_CHIP. Nach der Übertragung der Antwort ResRD32b0m0 befindet sich keine Antwort mehr in den Antwortwarteschlangenschaltungen RsQo und RsQp, weshalb die Antwortplanungsschaltung SCH die Antwortmenge 0 im Statusregister STReg speichert.
Wenn die der Anforderung ReqRD32b0m0 entsprechende Antwort ResRD32b0m0 in der Antwortwarteschlangenschaltung RsQo gespeichert ist, kann die Anforderung ReqWT23b0m0 auch während der Ausgabe der Antwort ResRD32b0m0 zu der Datenverarbeitungseinheit CPU_CHIP bearbeitet werden (Schritt 4 oder später in der 5).
Es wird nun die Verarbeitung der bereits in der Anforderungswarteschlange RqQI-0 gespeicherten Anforderung ReqWT23b0m0 beschrieben. Die ID-Vergleichsschaltung CPQ vergleicht die ID-Nummer 2 in der Anforderung ReqWT23b0m0 der Anforderungswarteschlange RqQI-0 mit der ID-Nummer 2 in der ID-Registerschaltung dstID (Schritt 4 in der 5). Da das Vergleichsergebnis eine Übereinstimmung zeigt, wird die Anforderung ReqWT23b0m0 zu der Anforderungswarteschlangenschaltung RqQXI übertragen (Schritt 5 in der 5). Bei einer Nichtübereinstimmung wird die Anforderung ReqWT23b0m0 zu der Anforderungswarteschlangenschaltung RqQX0 und dann zum Speicherchip M1 übertragen (Schritt 12 in der 5).
Dann prüft die Anforderungswarteschlangenschaltung RqQXI, ob die gespeicherte Anforderung einen Lesebefehl enthält (Schritt 6 in der 6). Wenn ein Lesebefehl enthalten ist, prüft die Anforderungswarteschlangenschaltung RqQXI den Verfügbarkeitsstatus der Antwortwarteschlangen RsQp-0 und RsQp-1 der Antwortwarteschlangenschaltung RsQo (Schritt 7 in der 5). Da die Anforderung ReqWT23b0m0 keinen Lesebefehl enthält, überträgt die Anforderungswarteschlangenschaltung RqQXI die gespeicherte Anforderung ReqWT23b0m0 zu der Speicherschaltung MemVL (Schritt 10 in der 5). Die Speicherschaltung MemVL führt dann die Anforderung ReqWT23b0m0 aus (Schritt 11 in der 5). Das heißt, daß die Speicherschaltung MemVL auf der Basis der ID-Nummer 2, des 32-Byte-Datenschreibbefehls WT, der Bankadresse BK0, der Spaltenadresse Col127 und der 32 Byte Schreibdaten in der Anforderung ReqWT23b0m0 die 32 Byte Schreibdaten beginnend mit der Adresse in den Leseverstärker der Speicherbank 0 einschreibt, die von der Spaltenadresse 127 bezeichnet wird.
Die 7 ist ein Flußdiagramm für ein Beispiel der Abläufe, wenn der Speicherchip M1 eine Antwort zum Speicherchip M0 gibt. Mit dem Antwortsignal RsMux1 wird eine mit den Antworttaktsignal RsCK1 synchronisierte Antwort zum Speicherchip M0 übertragen (Schritt 1 in der 7). Wenn das Antwortfreigabesignal ResEn1 auf dem niedrigen Pegel ist (Schritt 2 in der 7), wird die Antwort nicht in der Antwortwarteschlangenschaltung RsQp des Speicherchips M0 gespeichert. Wenn das Signal auf dem hohen Pegel ist (Schritt 2 in der 7), wird die Antwort in der Antwortwarteschlangenschaltung RsQp des Speicherchips M0 gespeichert (Schritt 3 in der 7). Wenn die Antwort in der Antwortwarteschlangenschaltung RsQp gespeichert ist, speichert die Antwortplanungsschaltung SCH die Anzahl der Antworten in den Antwortwarteschlangenschaltungen RsQo und RsQp im Stausregister STReg (Schritt 4 in der 6). Außerdem bestimmt die Antwortplanungsschaltung SCH die Prioritäten der in den Antwortwarteschlangenschaltungen RsQo und RsQp gespeicherten Antworten (Schritt 5 in der 6). Dann prüft die Antwortplanungsschaltung SCH den Status des Antwortfreigabesignal RsEn0 (Schritt 6 in der 6). Wenn das Antwortfreigabesignal RsEn0 auf dem hohen Pegel ist, überträgt die Antwortplanungsschaltung SCH die Antwort mit der höchsten Priorität mit dem Antwortsignal RsMux0 zu der Datenverarbeitungseinheit CPU_CHIP (Schritt 7 in der 6). Wenn das Antwortfreigabesignal RsEn0 auf dem niedrigen Pegel ist, erfolgt keine Übertragung.
Wenn eine der in den Antwortwarteschlangenschaltungen RsQo und RsQp gespeicherten Antworten vollständig zu der Datenverarbeitungseinheit CPU_CHIP übertragen wurde, prüft die Antwortplanungsschaltung SCH die Anzahl der in den Antwortwarteschlangenschaltungen RsQo und RsQp verbliebenen Antworten und aktualisiert die Anzahl der Antworten im Statusregister STReg (Schritt 8 in der 6).
Die Antwortplanungsschaltung SCH arbeitet wie folgt. Die 8 ist ein Flußdiagramm für die Betriebsweise der Antwortplanungsschaltung SCH. Die Antwortplanungsschaltung SCH prüft zuerst, ob sich in den Antwortwarteschlangenschaltungen RsQo und RsQp Einträge befinden (Schritt 1). Wenn sich in den Antwortwarteschlangenschaltungen RsQo und RsQp keine Antworteinträge befinden, prüft die Antwortplanungsschaltung SCH den Status der Antworteinträge in den Antwortwarteschlangenschaltungen RsQo und RsQp erneut. Wenn in eine der Antwortwarteschlangenschaltungen RsQo und RsQp eine Antwort eingetragen wird, prüft die Antwortplanungsschaltung SCH die Priorität der Antwort und bereitet die Übertragung der Antwort mit der höchsten Priorität vor (Schritt 2).
Dann prüft die Antwortplanungsschaltung SCH den Status des Antwortfreigabesignals RsEn0 (Schritt 3). Wenn das Signal RsEn0 auf dem niedrigen Pegel ist, gibt die Schaltung keine Antwort aus und wartet darauf, daß das Signal RsEn0 auf den hohen Pegel geht. Wenn das Signal RsEn0 auf dem hohen Pegel ist, gibt die Antwortplanungsschaltung SCH die Antwort mit der höchsten Priorität aus (Schritt 4) und ändert dann die Ausgabepriorität der Antworten (Schritt 5).
Es wird nun die Änderung der Prioritäten der Antworten durch die Antwortplanungsschaltung SCH des Speicherchips M0 beschrieben. Die 9 zeigt die dynamische Steuerung der Antwortprioritäten durch die Antwortplanungsschaltung SCH des Speicherchips M0.
Zuerst wird die Steuerung der Antwortprioritäten im Speicherchip M0 beschrieben. Bei der Initialisierung (Initial) unmittelbar nach dem Einschalten wird die Priorität PRsQo(M0) einer Antwort vom Speicherchip M0 in der Antwortwarteschlangenschaltung RsQo auf 1 gesetzt und die Priorität PRsQp(M1) einer Antwort vom Speicherchip M1 in der Antwortwarteschlangenschaltung RsQp auf 2 sowie die Priorität PRsQp(M2) einer Antwort vom Speicherchip M2 in der Antwortwarteschlangenschaltung RsQp auf 3. Ohne Einschränkung darauf wird angenommen, daß ein kleinerer Wert für die Antwortpriorität eine höhere Antwortpriorität anzeigt. Wenn eine Antwort RsQo(M0) vom Speicherchip M0 in der Antwortwarteschlangenschaltung RsQo N mal ausgegeben wurde, wird die Priorität PRsQo (M0) der in der Antwortwarteschlangenschaltung RsQo gespeicherten Antwort vom Speicherchip M0 zu 3, der niedrigsten Priorität. Die Priorität PRsQp(M1) der Antwort vom Speicherchip M1 wird zu 1 (der höchsten Priorität) und die Priorität PRsQp(M2) der Antwort vom Speicherchip M2 in der Antwortwarteschlangenschaltung RsQp zu 2.
Wenn eine Antwort PRsQp (M1) vom Speicherchip M1 in der Antwortwarteschlangenschaltung RsQp M mal ausgegeben wurde, wird die Priorität PRsQp(M1) der Antwort vom Speicherchip M1 in der Antwortwarteschlangenschaltung RsQp zu 3 (der niedrigsten). Die Priorität PRsQp(M2) der Antwort vom Speicherchip M2 in der Antwortwarteschlangenschaltung RsQp wird zu 1 (der höchsten) und die Priorität PRsQo (M0) der Antwort vom Speicherchip M0 in der Antwortwarteschlangenschaltung RsQo zu 2.
Wenn eine Antwort RsQp(M2) vom Speicherchip M2 in der Antwortwarteschlangenschaltung RsQp L mal ausgegeben wurde, wird die Priorität PRsQp(M2) der Antwort in der Antwortwarte schlangenschaltung RsQp vom Speicherchip M2 zu 3 (der niedrigsten). Die Priorität PRsQo(M0) der Antwort vom Speicherchip M0 in der Antwortwarteschlangenschaltung RsQo wird zu 1 (der höchsten). Die Priorität PRsQp (M1) der Antwort vom Speicherchip M1 in der Antwortwarteschlangenschaltung RsQp wird zu 2. Bei der Initialisierung (Initial) unmittelbar nach dem Einschalten wird, ohne darauf beschränkt zu sein, die zum Ändern der Priorität einer in der Antwortwarteschlangenschaltung RsQo vom Speicherchip M0 gespeicherten Antwort verwendete Antwortausgabehäufigkeit N, die zum Ändern der Priorität einer in der Antwortwarteschlangenschaltung RsQp vom Speicherchip M1 gespeicherten Antwort verwendete Antwortausgabehäufigkeit M und die zum Ändern der Priorität einer in der Antwortwarteschlangenschaltung RsQp vom Speicherchip M2 gespeicherten Antwort verwendete Antwortausgabehäufigkeit L auf 10 (mal), 2 (mal) bzw. 1 (mal) festgesetzt.
Die Antwortausgabehäufigkeiten N, M und L können außerdem von der Datenverarbeitungseinheit CPU_CHIP festgelegt werden, und sie können entsprechend dem Systemaufbau eines Mobiltelefons und dergleichen unter Anwendung der Erfindung so festgelegt werden, daß sich eine hohe Leistungsfähigkeit ergibt.
<Taktsteuerung>
Die 10A zeigt ein Beispiel für die Abläufe beim Anhalten des Antworttaktsignals RsCk0, das vom Speicherchip M0 ausgegeben wird. Um die Anzahl ResN von Antworten zu bestätigen, die in den Antwortwarteschlangenschaltungen RsQo und RsQp gespeichert sind, gibt die Datenverarbeitungseinheit CPU_CHIP mit dem Anforderungssignal RqMux0 an den Speicherchip M0 eine Anforderung ReqRNo aus, die durch Multiplexen der ID-Nummer 2 des Speicherchips und eines Antwortmengenbestätigungsbefehls erzeugt wird. Die Anforderungswarteschlangenschaltung RqQI des Speicherchips M0 speichert die Anforderung ReqRNo. Die ID-Vergleichsschaltung CPQ vergleicht die ID-Nummer 2 der in der Anforderungswarteschlangenschaltung RqQI gespeicherten Anforderung ReqRNo mit der ID-Nummer 2 in der ID-Registerschaltung dstID. Da die ID-Nummern übereinstimmen, wird die Anforderung ReqBAb0m0 zu der Anforderungswarteschlangenschaltung RqQXI übertragen.
Die Anforderungswarteschlangenschaltung RqQXI überträgt die Anforderung ReqBAb0m0 zu der Statusregisterschaltung STReg. Die Statusregisterschaltung STReg überträgt die ID-Nummer 2 und die Anzahl ResN der Antworten zu der Antwortwarteschlangenschaltung RsQo. Die Antwortwarteschlangenschaltung RsQo überträgt die ID-Nummer 2 und die Anzahl ResN der Antworten mit dem Antwortsignal RsMux0 zu der Datenverarbeitungseinheit CPU_CHIP (Schritt 3). Dann prüft die Datenverarbeitungseinheit CPU_CHIP, die die ID-Nummer 2 und die Anzahl ResN der Antworten erhalten hat, ob die Anzahl der Antworten ResN gleich 0 ist oder nicht (Schritt 4). Wenn ResN nicht 0 ist, zeigt dies an, daß es in den Antwortwarteschlangenschaltungen RsQo und RsQp Antworteinträge gibt. Entsprechend überträgt die Datenverarbeitungseinheit CPU_CHIP den Antwortmengenbestätigungsbefehl erneut zum Speicherchip M0 (Schritt 2).
Wenn die Anzahl an Antworten ResN gleich 0 ist, befinden sich in den Antwortwarteschlangenschaltungen RsQo und RsQp keine Antworten. Mit dem Anforderungssignal RqMux0 wird daher ein Befehl zum Anhalten des Antworttaktsignals RsCk0 an den Speicherchip M0 übertragen (Schritt 5). Mit dem Anforderungssignal RqMux0 wird eine Anforderung ReqStop2, die durch Multiplexen der ID-Nummer 2 und eines Antworttaktstoppbefehls erzeugt wird, als Anforderung in den Speicherchip M0 eingegeben. Der Speicherchip M0 speichert die Anforderung ReqStop2 in der Anforderungswarteschlange seiner Anforderungswarteschlangensteuerschaltung RqCT. Danach vergleicht die ID-Vergleichsschaltung der Anforderungswarteschlangensteuerschaltung RqCT die ID-Nummer 2 in der Anforderung ReqStop2 mit der Zahl 2 in ihrem eigenen ID-Register. Da das Ergebnis eine Übereinstimmung anzeigt, überträgt die Anforderungswarteschlangensteuerschaltung RqCT die Anforderung ReqStop2 zu der Taktaufteilungsschaltung Div2 der Antworttaktsteuerschaltung RsCkC (Schritt 5).
Auf der Basis der Anforderung ReqStop2 verringert die Taktaufteilungsschaltung Div2 die Taktfrequenz des Antworttaktsignals RsCk0 allmählich. Wenn die Vorbereitungen zum Anhalten des Taktsignals RsCK0 beendet sind, werden die ID-Nummer 2 und Informationen über eine Antworttaktstoppmitteilung mit dem Antwortsignal RsMux0 über die Antwortplanungsschaltung SCH zu der Datenverarbeitungseinheit CPU_CHIP übertragen (Schritt 6) Danach stoppt die Taktaufteilungsschaltung Div2 das Taktsignal ck3 und das Antworttaktsignal RsCk0 (Schritt 7).
Die 10B zeigt ein Beispiel für die Abläufe beim Verringern der Taktfrequenz des Antworttaktsignals RsCk0, das vom Speicherchip M0 ausgegeben wird. Da die Vorgänge vom Schritt 1 bis zum Schritt 4 in der 10B die gleichen sind wie in der 10A, wird der Prozeß vom Schritt 5 an beschrieben. Mit RqMux0 wird eine Anforderung ReqDIV8, die durch Multiplexen der ID-Nummer 2, eines Antworttaktaufteilbefehls und eines Teilverhältnisses 8 erzeugt wird, als Anforderung zum Speicherchip 0 übertragen (Schritt 5). Der Speicherchip M0 vergleicht in der ID-Vergleichsschaltung seiner Anforderungswarteschlangensteuerschaltung RqCT die ID-Nummer 2 in der Anforderung ReqDIV8 mit seiner eigenen ID-Registernummer 2. Da es eine Übereinstimmung gibt, wird die Anforderung ReqDIV8 zu der Taktaufteilungsschaltung Div2 der Anforderungstaktsteuerschaltung RqCkC übertragen (Schritt 5).
Auf der Basis der Anforderung ReqDIV8 verringert die Taktaufteilungsschaltung Div2 die Taktfrequenz des Antworttaktsignals RsCk0 allmählich und gibt schließlich einen Takt aus, der durch Aufteilen der Frequenz des Anforderungstaktsignals RqC2 auf 1/8 aus dem Takt CK3 und dem Antworttaktsignal RsCk2 erhalten wird (Schritt 6). Nachdem sich die Taktfrequenz des Antworttaktsignals RsCk0 zu der gewünschten Frequenz geändert hat, überträgt die Taktaufteilungsschaltung Div2 die ID-Nummer 2 und eine Information über das Ende der Antworttaktaufteilung mit dem Antwortsignal RsMux0 über die Antwortplanungsschaltung SCH zu der Datenverarbeitungseinheit CPU_CHIP (Schritt 7).
Die 10C zeigt ein Beispiel für die Abläufe, wenn das Antworttaktsignal RsCk0 einer Frequenzaufteilung unterworfen oder angehalten wird und dann wieder mit einer Frequenz arbeitet, die gleich der des Anforderungstaktsignals RqCk0 ist. Es ist ein Beispiel für die Abläufe bei der Abnahme der Taktfrequenz des Antworttaktsignals RsCk0, das vom Speicherchip M0 ausgegeben wird. Mit dem Anforderungssignal RqMux0 wird eine Anforderung ReqStart2, die durch Multiplexen der ID-Nummer 2 und eines Antworttaktstartbefehls erhalten wird, als Anforderung in den Speicherchip M0 eingegeben.
Der Speicherchip M0 speichert die Anforderung ReqStart2 in der Anforderungswarteschlange seiner Anforderungswarteschlangensteuerschaltung RqCT (Schritt 2). Dann vergleicht die ID-Vergleichsschaltung der Anforderungswarteschlangensteuerschaltung RqCT die ID-Nummer 2 in der Anforderung ReqStart2 mit der eigenen ID-Registernummer 2. Da das Vergleichsergebnis eine Übereinstimmung ist, wird festgestellt, daß die Anforderung ReqDIV4 eine Anforderung an den Speicherchip M0 ist. Die Anforderungswarteschlangensteuerschaltung RqCT überträgt die Anforderung ReqStart2 zu der Taktaufteilungsschaltung Div2 der Antworttaktsteuerschaltung RsCkC (Schritt 2). Auf der Basis der Anforderung ReqStart2 verringert die Taktaufteilungsschaltung Div2 die Taktfrequenz allmählich und gibt schließlich einen Takt mit einer Frequenz aus, die dem Anforderungstaktsignal RqCk0 vom Takt ck3 und dem Antworttaktsignal RsCK0 gleich ist (Schritt 3).
Nachdem die Taktfrequenz des Antworttaktsignals RsCK0 auf die gewünschte Frequenz gebracht wurde, überträgt die Taktaufteilungsschaltung Div2 die ID-Nummer 2 und eine Information über den Abschluß des Antworttakt-Neustarts mit dem Antwortsignal RsMux0 über die Antwortplanungsschaltung SCH zu der Datenverarbeitungseinheit CPU_CHIP (Schritt 4). Es wurde hier das Taktsteuerverfahren für das Antworttaktsignal RsCk0 beschrieben, es ist jedoch offensichtlich, daß die Taktsteuerung für das Anforderungstaktsignal RqCk1 gleichermaßen ausgeführt werden kann.
Die 11 zeigt eine beispielhafte Blockdarstellung der Speicherschaltung MemVL im Speicherchip M0. Die Speicherschaltung MemVL besteht aus einem Befehlsdecoder CmdDec, einer Steuerschaltung ContLogic, einem Zeilenadressenpuffer RAddLat, einem Spaltenadressenpuffer CAddLat, einem Auffrischungszähler RefC, einem Thermometer Thmo, einem Schreibdatenpuffer WDataLat, einem Lesedatenpuffer RDataLaT, einem Zeilendecoder RowDec, einem Spaltendecoder ColDec, einem Leseverstärker SenseAmp, einer Datensteuerschaltung DataCont und Speicherbänken Bank 0 bis Bank 7. Im folgenden wird eine Leseoperation der Speicherschaltung MemVL beschrieben.
Die Anforderungswarteschlange RqQXI speichert die Bankadresse 7 und die Zeilenadresse 5. Zu der Speicherschaltung MemVL werden mit einem Befehlssignal Command ein Bankaktivierungsbefehl BA sowie mit dem Adressensignal Address die Bankadresse 7 und die Zeilenadresse 5 übertragen. Der Befehlsdecoder CmdDec dekodiert den Bankaktivierungsbefehl BA, und die Steuerschaltung ContLogic weist den Zeilenadressenpuffer RAddLat an, die Bankadresse 7 und die Zeilenadresse 5 zu speichern. Auf die Anweisung von der Steuerschaltung ContLogic hin werden die Bankadresse 7 und die Zeilenadresse 5 im Zeilenadressenpuffer RAddLat gespeichert. Auf der Basis der im Zeilenadressenpuffer RAddLat gespeicherten Bankadresse 7 wird die Speicherbank Bank 7 ausgewählt, und die Zeilenadresse 5 wird in den Zeilendecoder RowDec der Bank 7 eingegeben. Dann werden die mit der Zeilenadresse 5 der Bank 7 verbundenen Speicherzellen aktiviert und 1 kByte Daten zum Leseverstärker SenseAmp der Speicherbank 7 übertragen.
Dann werden ein 8-Byte-Datenlesebefehl RD8, die Bankadresse 7 und die Spaltenadresse 63 in der Anforderungswarte schlange RqQXI gespeichert. Der 8-Byte-Datenlesebefehl RD8 aus dem Befehlssignal Command und die Bankadresse 7 und Spaltenadresse 63 aus dem Adressensignal Address werden zu der Speicherschaltung MemVL übertragen. Der Befehlsdecoder CmdDec dekodiert den 8-Byte-Datenlesebefehl RD8, und die Steuerschaltung ContLogic weist den Spaltenadressenpuffer CaddLat an, die Bankadresse 7 und die Spaltenadresse 63 zu speichern. Auf die Anweisung von der Steuerschaltung ContLogic hin werden die Bankadresse 7 und die Spaltenadresse 63 im Spaltenadressenpuffer CAddLat gespeichert.
Auf der Basis der im Spaltenadressenpuffer CAddLat gespeicherten Bankadresse 7 wird die Speicherbank Bank 7 ausgewählt, und die Spaltenadresse 63 wird in den Spaltendecoder ColDec der Bank 7 eingegeben. Dann werden die 8 Byte Daten, die mit der durch die Spaltenadresse 63 der Bank 7 bezeichneten Adresse beginnen, über die Datensteuerschaltung DataCont zum Lesedatenpuffer RDataLat übertragen und gespeichert. Die 8 Byte ausgelesenen Daten werden dann zu der Antwortwarteschlangenschaltung RsQo übertragen.
Es wird nun eine Schreiboperation der Speicherschaltung MemVL beschrieben. In der Anforderungswarteschlange RqQXI werden ein 8Byte-Datenschreibbefehl WT8, die Bankadresse 7 und die Spaltenadresse 127 gespeichert. Der 8-Byte-Datenschreibbefehl WT8 vom Befehlssignal Command, die Bankadresse 7 und die Spaltenadresse 127 vom Adressensignal Address und die 8 Byte Daten vom Schreibdatensignal WData werden zu der Speicherschaltung MemVL übertragen. Der Befehlsdecoder DmdDec dekodiert den 8-Byte-Datenschreibbefehl WT8, und die Steuerschaltung ContLogic weist den Spaltenadressenpuffer CAddLat an, die Bankadresse 7 und die Spaltenadresse 127 zu speichern, und sie weist den Schreibdatenpuffer WDataLat an, die 8 Byte Schreibdaten zu speichern. Auf der Basis der Anweisung von der Steuerschaltung ContLogic werden die Bankadresse 7 und die Spaltenadresse 127 im Spaltenadressenpuffer CAddLat gespeichert. Die 8 Byte Daten werden im Schreibdatenpuffer WDataLat auf der Basis der Anweisung von der Steuerschaltung ContLogic gespeichert.
Auf der Basis der im Spaltenadressenpuffer CAddLat gespeicherten Bankadresse 7 wird die Speicherbank Bank 7 ausgewählt, und die Spaltenadresse 127 wird in den Spaltendecoder ColDec der Bank 7 eingegeben. Dann werden die 8 Byte Daten, die mit der Adresse beginnen, die durch die Spaltenadresse 127 der Bank 7 angegeben wird, über die Datensteuerschaltung DataCont aus dem Schreibdatenpuffer WDataLat zum Leseverstärker SenseAmp der Bank 7 übertragen und in die Speicherzellen eingeschrieben, die mit der Zeilenadresse 5 der Bank 7 verbunden und aktiviert sind.
Es wird nun der Auffrischungsvorgang beschrieben. Da die Speicherschaltung MemVL ein flüchtiger Speicher ist, ist regelmäßig ein Auffrischungsvorgang erforderlich, um die Daten zu behalten. Mit dem Befehlssignal Command wird ein Auffrischungsbefehl REF, der in der Anforderungswarteschlange RqQXI gespeichert ist, in die Speicherschaltung MemVL eingegeben. Der Befehlsdecoder CmdDec dekodiert den Auffrischungsbefehl REF, und die Steuerschaltung ContLogic weist den Auffrischungszähler RefC an, einen Auffrischungsvorgang durchzuführen. Gemäß der Anweisung von der Steuerschaltung ContLogic führt der Auffrischungszähler RefC einen Auffrischungsvorgang durch.
Es wird nun ein Selbstauffrischungsvorgang beschrieben. Wenn für eine lange Zeit keine Anforderung an die Speicherschaltung MemVL abgegeben wird, kann die Speicherschaltung MemVL durch Umschalten des Betriebsmodus in einen Selbstauffrischungsmodus einen Selbstauffrischungsvorgang durchführen.
Mit dem Befehlssignal Command wird der in der Anforderungswarteschlange RqQXI gespeicherte Selbstauffrischungsbefehlseintrag SREF eingegeben. Der Befehlsdecoder CmdDec dekodiert den Selbstauffrischungsbefehlseintrag SREF, und die Steuerschaltung ContLogic schaltet den Betriebsmodus aller Schaltungen in den Selbstauffrischungszustand um. Außerdem weist die Steuerschaltung ContLogic den Auffrischungszähler RefC an, in regelmäßigen Abständen einen Selbstauffrischungsvorgang durchzuführen. Gemäß der Anweisung von der Steuerschaltung ContLogic führt der Auffrischungszähler RefC automatisch und regelmäßig eine Selbstauffrischung durch.
In diesem Selbstauffrischungsvorgang kann die Häufigkeit der Selbstauffrischung in Abhängigkeit von der Temperatur verändert werden.
Mit steigender Temperatur wird die Datenhaltezeit eines flüchtigen Speichers im allgemeinen kürzer. Bei einer niedrigeren Temperatur ist die Datenhaltezeit länger. Daher wird die Temperatur mit einem Thermometer erfaßt. Wenn die Temperatur hoch ist, wird ein kurzer Zyklus für den Selbstauffrischungsvorgang gewählt. Wenn die Temperatur niedrig ist, wird ein längerer Zyklus gewählt. Der Selbstauffrischungsvorgang wird auf diese Weise ausgeführt. Im Ergebnis werden unnötige Selbstauffrischungsvorgänge vermieden, und der Stromverbrauch ist gering.
Um den Selbstauffrischungsmodus zu verlassen, ist es erforderlich, mit dem Befehlssignal Command einen Selbstauffrischungsendebefehl SFREX einzugeben. Nach dem Verlassen des Selbstauffrischungszustands erfolgt der Datenerhaltungsvorgang auf der Basis des Auffrischungsbefehls REF.
<Beschreibung des Speicherchips M1>
Die 12 zeigt eine beispielhafte Blockdarstellung des Speicherchips M1. Der Speicherchip M1 umfaßt die Anforderungsinterfaceschaltung ReqIF, die Antwortinterfaceschaltung ResIF, eine Initialisierungsschaltung INIT1 und eine Speicherschaltung MemNV1. Die Anforderungsinterfaceschaltung ReqIF umfaßt die Anforderungstaktsteuerschaltung RqCkC und die Anforderungswarteschlangensteuerschaltung RqCT. Die Anforderungstaktsteuerschaltung RqCkC umfaßt die Takttreiberschaltung Drv1 und die Taktaufteilungsschaltung Div1. Die Anforderungswarteschlangensteuerschaltung RqCT besteht aus den Anforderungswarteschlangenschaltungen RqQI, RqQXI und RqQX0, der ID-Registerschaltung dstID und der ID-Vergleichsschaltung CPQ. Die Antwortinterfaceschaltung ResIF besteht aus der Antworttaktsteuerschaltung RsCkC und der Antwortwarteschlangensteuerschaltung RsCT.
Die Antworttaktsteuerschaltung RsCkC besteht aus dem Takttreiber Drv2 und der Taktaufteilungsschaltung Div2. Die Antwortwarteschlangensteuerschaltung RsCT umfaßt die Antwortwarteschlangenschaltungen RsQo und RsQp, die Statusregisterschaltung STReg und die Antwortplanungsschaltung SCH. Ohne darauf beschränkt zu sein, kann die Speicherschaltung NemNV1 ein nichtflüchtiger Speicher sein, es ist ein NOR-Flash-Speicher mit NOR-Flash-Speicherzellen. In der Speicherschaltung MemNV1 sind die Bootvorrichtungs-ID-Nummer BotID und die Endgerät-ID-Nummer EndID gespeichert. Die Schaltungen, die den Speicherchip M1 bilden, und ihre Arbeitsweise sind jeweils die gleichen wie bei dem Speicherchip M0 der 4, ausgenommen die Speicherschaltung MemNV1 und die Initialisierungsschaltung INIT1.
Es wird nun die Arbeitsweise des Speicherchips M1 beschrieben. Zuerst wird der Ablauf beim Einschalten beschrieben. Wenn der Speicher M1 eingeschaltet wird, initialisiert die Initialisierungsschaltung INIT1 den Speicherchip M1. Da das Bootvorrichtungsidentifikationssignal Bsig auf Masse liegt, identifiziert sich der Speicherchip M1 selbst als Bootvorrichtung. Der Speicherchip M1 überträgt daher die Bootvorrichtungs-ID-Nummer 1 aus seiner Speicherschaltung MemNV1 in das ID-Register dstID und setzt sein ID-Gültigkeitsbit auf den hohen Pegel.
Dann wird die Priorität einer in die Antwortwarteschlangenschaltung RsQo der Antwortplanungsschaltung SCH eingegebenen Antwort auf 1 gesetzt und die Priorität einer in die Antwortwarteschlangenschaltung RsQp vom Speicherchip M2 eingegebenen Antwort auf 2. Das Teilverhältnis der Taktaufteilungsschaltungen Div1 und Div2 wird jeweils auf 1 gesetzt. Wenn die Initialisierungsschaltung INIT1 die Initialisierung ab schließt, bestätigt der Speicherchip M1, daß die Verbindungen zwischen den Speicherchips M1 und M2 ausgebildet sind. Der Speicherchip M1 bestätigt, daß das Anforderungsfreigabesignal RqEn2 auf dem hohen Pegel ist, und setzt das Antwortfreigabesignal RsEn2 und das Anforderungsfreigabesignal RqEn1 auf den hohen Pegel.
Dann bestätigt der Speicherchip M0, daß das Anforderungsfreigabesignal RqEn1 auf dem hohen Pegel ist, und setzt das Antwortfreigabesignal RsEn1 hoch. Wenn die Kommunikationsbestätigung abgeschlossen ist, liest die Speicherschaltung MemNV1 die Bootdaten aus und überträgt sie über den Speicherchip M0 zu der Datenverarbeitungseinheit CPU_CHIP. Es wird nun die Steuerung der Antwortprioritäten im Speicher M1 beschrieben.
Die 13 zeigt die dynamische Steuerung der Antwortprioritäten durch die Antwortplanungsschaltung SCH im Speicherchip M1.
Wenn aufgrund einer Verbindungsstruktur wie in der 1 gezeigt der Speicherchip M0 keine Antwort zum Speicherchip M1 senden kann, werden die Antwortprioritäten nur für Antworten von den Speicherchips M1 und M2 festgelegt. Bei der Initialisierung (Initial) unmittelbar nach dem Einschalten wird die Priorität PRsQo(M1) einer in der Antwortwarteschlangenschaltung RsQo des Speicherchips M1 gespeicherten Antwort auf 1 gesetzt und die Priorität PRsQp(M2) einer in der Antwortwarteschlangenschaltung RsQp des Speicherchips M2 gespeicherten Antwort auf 2. Ohne Einschränkung darauf wird angenommen, daß ein kleinerer Wert für die Antwortpriorität eine höhere Antwortpriorität anzeigt.
Wenn eine Antwort RsQo(M1) von der Speicherschaltung MemNV1 in der Antwortwarteschlangenschaltung RsQo M1 mal ausgegeben wurde, wird die Priorität PRsQo (M1) in der Antwortwarteschlangenschaltung RsQo zu 2, der niedrigsten Priorität. Die Priorität PRsQp(M2) einer Antwort vom Speicherchip M2 wird zu 1, der höchsten Priorität.
Wenn eine Antwort PRsQp (M2) vom Speicherchip M2 in der Antwortwarteschlangenschaltung RsQp L1 mal ausgegeben wurde, wird die Priorität PRsQp(M2) der in der Antwortwarteschlangenschaltung RsQp vom Speicherchip M2 gespeicherten Antwort zu 2, der niedrigsten Priorität. Die Priorität PRsQp(M1) einer Antwort in der Antwortwarteschlangenschaltung RsQo wird zu 1, der höchsten Priorität. Die Antwortausgabehäufigkeit M1, die zum Ändern der Priorität einer in der Antwortwarteschlangenschaltung RsQo von der Speicherschaltung MemNV1 gespeicherten Antwort verwendet wird, und die Antwortausgabehäufigkeit L1, die zum Ändern der Priorität einer in der Antwortwarteschlangenschaltung RsQp vom Speicherchip M2 gespeicherten Antwort verwendet wird, können bei der Initialisierung (Initial) unmittelbar nach dem Einschalten, ohne darauf beschränkt zu sein, auf 10 mal bzw. 1 mal festgesetzt werden. Die Antwortausgabehäufigkeiten M1 und L1 können außerdem von der Verarbeitungseinheit CPU_CHIP festgelegt werden, und sie können entsprechend dem Systemaufbau eines Mobiltelefons und dergleichen unter Anwendung der Erfindung so festgelegt werden, daß eine hohe Leistungsfähigkeit erhalten wird.
Die dynamische Steuerung der Antwortprioritäten durch die Antwortplanungsschaltung SCH im Speicherchip M1 ist die gleiche wie bei den Abläufen der 8. Außerdem ist das Taktsteuerverfahren für das Anforderungstaktsignal RqCk2 und für das Antworttaktsignal RsCk1 das gleiche wie in der 10.
<Beschreibung des Speicherchips 2>
Die 14 zeigt eine beispielhafte Blockdarstellung des Speicherchips M2. Der Speicherchip M2 umfaßt die Anforderungsinterfaceschaltung ReqIF, die Antwortinterfaceschaltung ResIF, eine Initialisierungsschaltung INIT2 und eine Speicherschaltung MemNV2. Die Anforderungsinterfaceschaltung ReqIF umfaßt die Anforderungstaktsteuerschaltung RqCkC und die Anforderungswarteschlangensteuerschaltung RqCT. Die Anforderungstaktsteuerschaltung RqCkC umfaßt die Takttreiberschal tung Drv1 und die Taktaufteilungsschaltung Div1. Die Anforderungswarteschlangensteuerschaltung RqCT besteht aus den Anforderungswarteschlangenschaltungen RqQI, RqQXI und RqQXO, der ID-Registerschaltung dstID und der ID-Vergleichsschaltung CPQ. Die Antwortinterfaceschaltung ResIF besteht aus der Antworttaktsteuerschaltung RsCkC und der Antwortwarteschlangensteuerschaltung RsCT. Die Antworttaktsteuerschaltung RsCkC besteht aus dem Takttreiber Drv2 und der Taktaufteilungsschaltung Div2.
Die Antwortwarteschlangensteuerschaltung RsCT umfaßt die Antwortwarteschlangenschaltungen RsQo und RsQp, die Statusregisterschaltung STReg und die Antwortplanungsschaltung SCH. Ohne darauf beschränkt zu sein, kann die Speicherschaltung NemNV2 ein flüchtiger Speicher sein, es ist ein NAND-Flash-Speicher mit NAND-Flash-Speicherzellen. Die Schaltungen, die den Speicherchip M2 bilden, und ihre Arbeitsweise sind jeweils die gleichen wie bei dem Speicherchip M0 der 4, ausgenommen die Speicherschaltung MemNV2 und die Initialisierungsschaltung INIT2.
Es wird nun die Arbeitsweise des Speicherchips M2 beschrieben. Zuerst wird der Ablauf beim Einschalten beschrieben. Wenn der Speicher M2 eingeschaltet wird, initialisiert die Initialisierungsschaltung INIT2 den Speicherchip M2. Zuerst wird die ID-Registernummer der ID-Registerschaltung dstID auf 0 initialisiert und das ID-Gültigkeitsbit auf den niedrigen Pegel. Dann wird die Priorität einer in die Antwortwarteschlangenschaltung RsQo der Antwortplanungsschaltung SCH eingegebenen Antwort auf 1 gesetzt. Das Teilverhältnis der Taktaufteilungsschaltungen Div1 und Div2 wird jeweils auf 1 gesetzt. Wenn die Initialisierungsschaltung INIT2 die Initialisierung abgeschlossen hat, bestätigt der Speicherchip M2, daß die Verbindungen zwischen den Speicherchips M1 und M2 ausgebildet sind. Da die Signale RqEn3, RsMux3 und RqCk3 auf Masse liegen, identifiziert sich der Speicherchip M2 selbst als der letzte der in Reihe verbundenen Speicherchips und setzt das Anforderungsfreigabesignal RqEn2 hoch.
Der Speicherchip M1 bestätigt, daß das Anforderungsfreigabesignal RqEn2 auf dem hohen Pegel ist, und setzt das Antwortfreigabesignal RsEn2 und das Anforderungsfreigabesignal RqEn1 auf den hohen Pegel. Es wird nun die Steuerung der Antwortprioritäten im Speicher M2 beschrieben. Die 15 zeigt die dynamische Steuerung der Antwortprioritäten durch die Antwortplanungsschaltung SCH des Speicherchips M2. Da der Speicherchip M2 von den in Reihe verbundenen Chips der letzte ist, wie es in der 1 gezeigt ist, werden von den Speicherchips M0 und M1 keine Antworten zum Speicherchip M2 gegeben.
Die Antwortpriorität wird daher nur für eine Antwort vom Speicherchip M2 festgelegt. Entsprechend ändert sich die Priorität PRsQ0 (M2) einer Antwort vom Speicherchip M2 in der Antwortwarteschlangenschaltung RsQo nicht, nachdem sie bei der Initialisierung (Initial) unmittelbar nach dem Einschalten auf 1 gesetzt wurde. Da es nicht erforderlich ist, die Priorität PRsQ0 (M2) einer in der Antwortwarteschlangenschaltung RsQo gespeicherten Antwort von der Speicherschaltung MemMV2 zu ändern, wird die Ausgabehäufigkeit der zum Ändern der Priorität PRsQo(M2) einer in der Antwortwarteschlangenschaltung RsQo gespeicherten Antwort vom Speicherchip M2 bei der Initialisierung (Initial) unmittelbar nach dem Einschalten auf 0 gesetzt, ohne darauf beschränkt zu sein, und es ist keine Änderung erforderlich. Das Taktsteuerverfahren für das Antworttaktsignal RsCk2 ist das gleiche wie in der 10.
Die 16 ist ein beispielhaftes Flußdiagramm für die Abläufe, wenn sich die ID-Nummer in einer von der Datenverarbeitungseinheit CPU_CHIP zum Speichermodul MEM übertragenen Anforderung von allen ID-Registernummern der Speicherchips M0, M1 und M2 unterscheidet und ein Fehler auftritt. Von der Datenverarbeitungseinheit CPU_CHIP wird eine Anforderung und eine ID-Nummer zum Speichermodul MEM übertragen (Schritt 1).
Wenn das Anforderungsfreigabesignal RqEn0 auf dem niedrigen Pegel ist (Schritt 2), wird die Anforderung von der Datenverarbeitungseinheit CPU_CHIP nicht in der Anforderungswarteschlangenschaltung RqQI des Speicherchips M0 gespeichert. Wenn das Anforderungsfreigabesignal RqEn0 hoch ist (Schritt 2), wird die Anforderung in der Anforderungswarteschlangenschaltung RqQI des Speicherchips M0 gespeichert (Schritt 3).
Dann vergleicht die ID-Vergleichsschaltung CPQ die ID-Nummer der in der Anforderungswarteschlangenschaltung RqQI gespeicherten Anforderung mit der ID-Nummer in der ID-Registerschaltung dstID (Schritt 4). Wenn der ID-Vergleich eine Übereinstimmung ergibt, wird die Anforderung in der Anforderungswarteschlangenschaltung RqQI zu der Anforderungswarteschlangenschaltung RqQXI übertragen (Schritt 5). Wenn sich keine Übereinstimmung ergibt, wird geprüft, ob der Speicherchip M0 der letzte Chip ist oder nicht (Schritt 6). Da der Speicherchip M0 nicht der letzte Chip ist, wird die Anforderung in der Anforderungswarteschlangenschaltung RqQI zu der Anforderungswarteschlangenschaltung RqQX0 und dann zum nächsten Speicherchip M1 übertragen (Schritt 9). Im Speicherchip M1 weden die Schritte 1 bis 9 wiederholt. Im Speicherchip M2 werden die Schritte 1 bis 4 ausgeführt. Wenn das Vergleichsergebnis im Schritt 4 eine Übereinstimmung anzeigt, wird die Anforderung in der Anforderungswarteschlangenschaltung RqQI zu der Anforderungswarteschlangenschaltung RqQXI übertragen (Schritt 5). Wenn sich keine Übereinstimmung ergibt, wird geprüft, ob der Speicherchip M0 der letzte Chip ist oder nicht (Schritt 6).
Da der Speicherchip M2 der letzte Speicherchip ist, stimmt die ID-Nummer in der von der Datenverarbeitungseinheit CPU_CHIP zum Speichermodul MEM übertragenen Anforderung mit keiner der ID-Registernummern der Speicherchips M0, M1 und M2 überein, das heißt es liegt ein ID-Fehler vor (Schritt 7). Der ID-Fehler wird vom letzten Speicherchip M2 über die Spei cherchips M1 und M0 der Datenverarbeitungseinheit CPU_CHIP gemeldet.
Es wird nun die Betriebswellenform einer in das Speichermodul MEM eingegebenen Anforderung beschrieben. Die 17A bis 17E und die 18A bis 18E zeigen beispielhafte Wellenformen für eine Anforderung von der Datenverarbeitungseinheit CPU_CHIP an das Speichermodul MEM und beispielhafte Wellenformen für die Antwort vom Speichermodul MEM zu der Datenverarbeitungseinheit CPU_CHIP.
Die 17A zeigt eine Bankaktivierungsanforderung mit einem Bankaktivierungsbefehl BA für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Bankaktivierungsanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Bankaktivierungsbefehl BA und die Adressen AD20 und AD21 werden gemultiplext und in den Speicherchip M0 eingegeben. Die Adressen AD20 und AD21 bezeichnen eine Bankadresse und eine Zeilenadresse. Die Bankaktivierungsanforderung aktiviert eine der Speicherbänke im Speicherchip M0.
Die 17B zeigt eine Leseanforderung mit einem 4-Byte-Datenlesebefehl RD4 für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Leseanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Lesebefehl RD4 und die Adressen AD22 und AD23 werden gemultiplext und in den Speicherchip M0 eingegeben. Die Adressen AD22 und AD23 bezeichnen eine Bankadresse und eine Spaltenadresse. Auf der Basis der Leseanforderung werden die Daten aus der Speicherbank ausgelesen, die im Speicherchip M0 aktiviert wurde.
Die 17C zeigt eine Leseantwort mit der ID-Nummer des Speicherchips M0 und den aus dem Speicherchip M0 ausgelesenen Daten. Ohne darauf beschränkt zu sein, wird, wenn das Antwortfreigabesignal RsEn0 hoch ist, die Leseantwort mit dem Antworttaktsignal RsCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und die 4 Byte Daten D0, D1, D2 und D3 werden gemultiplext und in die Datenverarbeitungseinheit CPU_CHIP eingegeben.
Die 17D zeigt eine Schreibanforderung mit einem 2-Byte-Datenschreibbefehl WT2 für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Schreibanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Schreibbefehl WT2 und die Adressen AD24 und AD25 werden gemultiplext und in den Speicherchip M0 eingegeben. Die Adressen AD22 und AD23 bezeichnen eine Bankadresse und eine Spaltenadresse. Auf der Basis der Schreibanforderung werden die Daten in die aktivierte Speicherbank des Speicherchips M0 eingeschrieben.
Die 17E zeigt eine Voraufladungsanforderung mit einem Voraufladungsbefehl PRE für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Voraufladungsanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Voraufladungsbefehl PRE und die Adresse AD28 werden gemultiplext und in den Speicherchip M0 eingegeben. Die Adresse AD28 bezeichnet eine Bankadresse. Die Voraufladungsanforderung deaktiviert eine der Speicherbänke des Speicherchips M0.
Die 18A zeigt eine Auffrischungsanforderung mit einem Befehl REF für eine automatische Auffrischung für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Auffrischungsanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und der Auffrischungsbefehl REF werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Auffrischungsanforderung REF wird im Speicherchip M0 ein Auffrischungsvorgang durchgeführt. Die 18B zeigt eine Anforderung durch einen Selbstauffrischungseintrag mit einem Selbstauffrischungsbefehl SREF für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Anforderung durch den Selbstauffrischungseintrag mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Selbstauffrischungsbefehl SREF, eine alle Speicherbänke bezeichnende Bezeichnung ALL und eine die automatische Temperaturkompensation ungültig machende Bezeichnung ATInv werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Selbstauffrischungsanforderung geht der Speicher M0 in den Selbstauffrischungszustand. Der Speicherchip M0 führt damit für alle seine Speicherbänke automatisch Auffrischungsvorgänge aus.
Die 18C zeigt eine Selbstauffrischungsanforderung mit einem Selbstauffrischungsbefehl SREF für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Selbstauffrischungsanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Selbstauffrischungsbefehl SREF, eine Speicherbankbezeichnung BK7 und eine die automatische Temperaturkompensation ungültig machende Bezeichnung ATInv werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Selbstauffrischungsanforderung geht der Speicher M0 in den Selbstauffrischungszustand. Der Speicherchip M0 führt dabei nur für seine Speicherbank Bank 7 automatisch Auffrischungsvorgänge aus.
Die 18D zeigt eine Selbstauffrischungsanforderung mit einem Selbstauffrischungsbefehl SREF für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEN0 hoch ist, die Selbstauffrischungsanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Selbstauffrischungsbefehl SREF, eine Speicherbankbezeichnung BK7 und eine die automatische Temperaturkompensation bezeichnende Bezeichnung ATV1d werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Selbstauffrischungsanforderung geht der Speicher M0 in den Selbstauffrischungszustand. Der Speicherchip M0 führt dabei nur für seine Speicherbank Bank 7 automatisch Auffrischungsvorgänge aus. Aufgrund der Bezeichnung der automatischen Temperaturkompensation ATV1d erfaßt, ohne darauf beschränkt zu sein, der Temperatursensor im Speicherchip M0 die Umgebungstemperatur, und die Häufigkeit der Selbstauffrischung wird automatisch entsprechend der Temperatur eingestellt.
Die 18E zeigt eine Selbstauffrischungsendeanforderung mit einem Selbstauffrischungsendebefehl SREX für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Selbstauffrischungsendeanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und der Selbstauffrischungsendebefehl SREX werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Selbstauffrischungsendeanforderung verläßt der Speicher M0 den Selbstauffrischungszustand.
Die 19A zeigt eine Abschaltanforderung mit einem Abschaltbefehl PDE für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Abschaltanforderung PDE mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und der Abschaltbefehl PDE werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Abschaltanforderung geht der Speicherchip M0 in einen Abschaltzustand und deaktiviert seinen internen Takt. Bei der vorliegenden Ausführungsform wurde eine Abschaltanforderung für den Speicherchip M0 beschrieben, offensichtlich kann jedoch der Abschaltbefehl dadurch an alle Speicherchips im Speichermodul MEM ausgegeben werden, daß die ID-Nummer des Speicherchips geändert wird.
Ohne darauf beschränkt zu sein, kann eine Anforderung, die durch Multiplexen der ID-Nummer 1 des Speicherchips M1 und des Abschaltbefehls PDE erzeugt wird, über den Speicherchip M0 zum Speicherchip M1 übertragen werden, um den internen Takt des Speicherchips M1 zu deaktivieren. Ohne darauf beschränkt zu sein, kann außerdem eine Anforderung, die durch Multiplexen der ID-Nummer 2 des Speicherchips M2 und des Abschaltbefehls PDE erzeugt wird, über die Speicherchips M0 und M1 zum Speicherchip M2 übertragen werden, um den internen Takt des Speicherchips M2 zu deaktivieren.
Die 19B zeigt eine Abschaltendeanforderung mit einem Abschaltendebefehl PDX für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Abschaltendeanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und der Abschaltendebefehl PDX werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Abschaltendeanforderung verläßt der Speicherchip M0 den Abschaltzustand. Bei der vorliegenden Ausführungsform wurde eine Abschaltendeanforderung für den Speicherchip M0 beschrieben, offensichtlich kann jedoch der Abschaltendebefehl dadurch an alle Speicherchips im Speichermodul MEM ausgegeben werden, daß die ID-Nummer in der Anforderung geändert wird.
Die 19C zeigt eine absolute Abschaltanforderung mit einem absoluten Abschaltbefehl DPDE für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die absolute Abschaltanforderung DPDE mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und der absolute Abschaltbefehl DPDE werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der absoluten Abschaltanforderung geht der Speicherchip M0 in einen absoluten Abschaltzustand, deaktiviert seinen internen Takt und stoppt auch die interne Taktschaltung für Auffrischungsvorgänge. Bei der Ausführungsform wurde eine absolute Abschaltanforderung für den Speicherchip M0 beschrieben, offensichtlich kann dies jedoch dadurch auf alle Speicherchips im Speichermodul MEM ausgedehnt werden, daß die ID-Nummer des Speicherchips in der absoluten Abschaltanforderung geändert wird.
Die 19D zeigt eine absolute Abschaltendeanforderung mit einem absoluten Abschaltendebefehl DPDX für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die absolute Abschaltendeanforderung DPDX mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0 und der absolute Abschaltendebefehl DPDX werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der absoluten Abschaltendeanforderung verläßt der Speicherchip M0 den absoluten Abschaltzustand. Bei der vorliegenden Ausführungsform wurde eine absolute Abschaltendeanforderung für den Speicherchip M0 beschrieben, offensichtlich kann dies jedoch dadurch auf alle Speicherchips im Speichermodul MEM ausgedehnt werden, daß die ID-Nummer in der absoluten Abschaltendeanforderung geändert wird.
Die 19E zeigt eine Statusregisterleseanforderung mit einem Statusregisterlesebefehl STRD für den Speicherchip M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Statusregisterleseanforderung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Statusregisterlesebefehl STRD und die Antwortumfanginformation QCH werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis des Statusregisterlesebefehls STRD und der Antwortumfanginformation QCH überträgt der Speicherchip M0 die Antwortmenge in der Antwortwarteschlange an die Datenverarbeitungseinheit CPU_CHIP.
Die 20A zeigt eine Leseanforderung mit einem 4-Byte-Datenlesebefehl RD4 für den Speicherchip M1. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn1 hoch ist, die Leseanforderung mit dem Anforderungstaktsignal RqCk1 synchronisiert, und die ID-Nummer 1 des Spei cherchips M1, der Lesebefehl RD4 und die Adressen AD10, AD11, AD12 und AD13 werden gemultiplext und über den Speicherchip M0 in den Speicherchip M1 eingegeben. Auf der Basis der Leseanforderung werden die Daten von der Speicherschaltung NV1 im Speicherchip M1 ausgelesen.
Die 20B zeigt eine Leseantwort mit der ID-Nummer des Speicherchips M1 und den aus dem Speicherchip M1 ausgelesenen Daten. Ohne darauf beschränkt zu sein, wird, wenn das Antwortfreigabesignal RsEn1 hoch ist, die Leseantwort mit dem Antworttaktsignal RsCk1 synchronisiert, und die ID-Nummer 1 des Speicherchips M1 und die 4 Byte Daten D0, D1, D2 und D3 werden gemultiplext und zum Speicherchip M0 und dann zu der Datenverarbeitungseinheit CPU_CHIP übertragen.
Die 20C zeigt eine Leseanforderung mit einem 512-Byte-Datenlesebefehl RD512 für den Speicherchip M2. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn2 hoch ist, die Leseanforderung mit dem Anforderungstaktsignal RqCk2 synchronisiert, und die ID-Nummer 3 des Speicherchips M2, der Lesebefehl RD512 und die Adressen AD30, AD31, AD32 und AD33 werden gemultiplext und über die Speicherchips M0 und M1 zum Speicherchip M3 übertragen. Auf der Basis der Leseanforderung werden 512 Byte Daten aus der Speicherschaltung NV2 im Speicherchip M3 ausgelesen.
Die 20D zeigt eine Leseantwort mit der ID-Nummer 3 des Speicherchips M2 und den aus dem Speicherchip M2 ausgelesenen Daten. Ohne darauf beschränkt zu sein, wird, wenn das Antwortfreigabesignal RsEn2 hoch ist, die Leseantwort mit dem Antworttaktsignal RsCk2 synchronisiert, und die ID-Nummer 1 des Speicherchips M2 wird der Reihe nach mit den 32-Byte-Daten gemultiplext, die zum Speicherchip M1, dann zum Speicherchip M0 und schließlich zu der Datenverarbeitungseinheit CPU_CHIP zu übertragen sind. Die 512 Byte Daten werden so zu der Datenverarbeitungseinheit CPU_CHIP übertragen.
Die 21A zeigt eine Schreibanforderung mit einem 1-Byte-Datenschreibbefehl WT1 für den Speicherchip M1. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEN1 hoch ist, die Schreibanforderung mit dem Anforderungstaktsignal RqCk1 synchronisiert, und die ID-Nummer 1 des Speicherchips M1, der Schreibbefehl WT1, die Adressen AD10, AD11, AD12 und AD13 und die Schreibdaten D0 werden gemultiplext und über den Speicherchip M0 in den Speicherchip M1 eingegeben. Auf der Basis der Schreibanforderung werden 1 Byte Daten in die Speicherschaltung NV1 des Speicherchips M1 eingeschrieben.
Die 21B0 und 21B1 zeigen eine Schreibanforderung mit einem 512-Byte-Datenschreibbefehl WT512 für den Speicherchip M2. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn2 hoch ist, die Schreibanforderung mit dem Anforderungstaktsignal RqCk2 synchronisiert, und die ID-Nummer 3 des Speicherchips M2, der Schreibbefehl WT512, die Adressen AD30, AD31, AD32 und AD33 und die 512 Byte Schreibdaten D0 bis D511 werden gemultiplext und über die Speicherchips M0 und M1 zum Speicherchip M2 übertragen. Auf der Basis der Schreibanforderung werden die 512 Byte Daten in die Speicherschaltung NV2 im Speicherchip M2 eingeschrieben.
Die 22A zeigt eine Bezeichnungsanforderung für die Antworttakttreiberleistung mit einem Bezeichnungsbefehl DPDE für die Antworttakttreiberleistung, der zum Ändern der Treiberleistung des Antworttakts RsCk0 des Speicherchips M0 verwendet wird. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Bezeichnungsanforderung für die Antworttakttreiberleistung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Bezeichnungsbefehl DPDE für die Antworttakttreiberleistung und eine Treiberleistungsnummer DrvC4 werden gemultiplext und zum Speicherchip M0 übertragen. Auf der Basis der Anforderung wird die Treiberleistung des Antworttaktsignals RsCk0 des Speicherchips M0 auf 1/4 einer Bezugstreiberleistung gesetzt. Bei der vorliegenden Ausfüh rungsform wurde eine Änderung der Treiberleistung des Antworttaktsignals RsCk0 des Speicherchips M0 beschrieben, offensichtlich kann jedoch die Treiberleistung des Antworttakts jedes Speicherchips im Speichermodul MEM dadurch geändert werden, daß die ID-Nummer für den Speicherchip in der Bezeichnungsanforderung für die Antworttakttreiberleistung geändert wird.
Die 22B zeigt eine Bezeichnungsanforderung für eine Aufwärtssignaltreiberleistung mit einem Bezeichnungsbefehl Updr für die Aufwärtssignaltreiberleistung. Der Befehl dient zum Ändern der Treiberleistung für die Signale mit Ausnahme des Antworttaktsignals RsCK0, die vom Speicherchip M0 ausgegeben und in der gleichen Richtung übertragen werden wie das Antworttaktsignal RsCk0, das heißt RsMux0 und RqEn1. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Bezeichnungsanforderung für die Aufwärtssignaltreiberleistung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Bezeichnungsbefehl Updr für die Aufwärtssignaltreiberleistung und eine Treiberleistungsnummer DrvC2 werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Anforderung wird die Treiberleistung der Signale mit Ausnahme von RsCK0, die vom Speicherchip M0 ausgegebeb und in der gleichen Richtung übertragen werden wie das Antworttaktsignal RsCk0, das heißt RsMux0 und RqEn1, auf 1/2 der Bezugstreiberleistung gesetzt. Bei der vorliegenden Ausführungsform wurde der Speicherchip M0 beschrieben, offensichtlich kann jedoch die Treiberleistung für ein Aufwärtssignal jedes Speicherchips im Speichermodul MEM dadurch geändert werden, daß die ID-Nummer für den Speicherchip in der Bezeichnungsanforderung für die Aufwärtssignaltreiberleistung geändert wird.
Die 22C zeigt eine Bezeichnungsanforderung für eine Anforderungstakttreiberleistung mit einem Bezeichnungsbefehl Rsckdr für die Anforderungstakttreiberleistung. Der Befehl dient zum Ändern der Treiberleistung für das Anforderungs taktsignal RqCk1 des Speicherchips M0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEn0 hoch ist, die Bezeichnungsanforderung für die Anforderungstakttreiberleistung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Bezeichnungsbefehl Rsckdr für die Anforderungstakttreiberleistung und eine Treiberleistungsnummer DrvC8 werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Anforderung wird die Treiberleistung des Anforderungstaktsignals RqCk1 des Speicherchips M0 auf 1/8 der Bezugstreiberleistung gesetzt. Bei der vorliegenden Ausführungsform wurde die Änderung der Treiberleistung des Anforderungstakts RsCk1 des Speicherchips M0 beschrieben, offensichtlich kann jedoch die Treiberleistung des Anforderungstaktsignals jedes Speicherchips im Speichermodul MEM dadurch geändert werden, daß die ID-Nummer für den Speicherchip in der Bezeichnungsanforderung für die Anforderungstakttreiberleistung geändert wird.
Die 22D zeigt eine Bezeichnungsanforderung für eine Abwärtssignaltreiberleistung mit einem Bezeichnungsbefehl Dwndr für die Abwärtssignaltreiberleistung. Der Befehl dient zum Ändern der Treiberleistung für die Signale mit Ausnahme des Antworttaktsignals RsCK0, die vom Speicherchip M0 ausgegeben und in der gleichen Richtung übertragen werden wie das Anforderungstaktsignal RqCkq, das heißt RqMux1 und RsEn0. Ohne darauf beschränkt zu sein, wird, wenn das Anforderungsfreigabesignal RqEN0 hoch ist, die Bezeichnungsanforderung für die Abwärtssignaltreiberleistung mit dem Anforderungstaktsignal RqCk0 synchronisiert, und die ID-Nummer 2 des Speicherchips M0, der Bezeichnungsbefehl Dwndr für die Abwärtssignaltreiberleistung und eine Treiberleistungsnummer DrvC2 werden gemultiplext und in den Speicherchip M0 eingegeben. Auf der Basis der Anforderung wird die Treiberleistung der Signale mit Ausnahme des Anforderungstaktsignals RsCK0, die vom Speicherchip M0 ausgegeben und in der gleichen Rich tung übertragen werden wie das Anforderungstaktsignal RqCkq, das heißt RqMux1 und RsEN0, mit der Bezugstreiberleistung gleichgesetzt. Bei der vorliegenden Ausführungsform wurde der Speicherchip M0 beschrieben, offensichtlich kann jedoch die Treiberleistung für ein Abwärtssignal jedes Speicherchips im Speichermodul MEM dadurch geändert werden, daß die ID-Nummer für den Speicherchip in der Bezeichnungsanforderung für die Abwärtssignaltreiberleistung geändert wird.
Die 23 zeigt die Datentransferwellenformen, die erhalten werden, wenn die Datenverarbeitungseinheit CPU_CHIP eine Leseanforderung an den Speicherchip M1 ausgibt und danach eine weitere Leseanforderung an dem Speicherchip M0 ausgibt. Die Datenverarbeitungseinheit CPU_CHIP überträgt die Anforderung ReqNRD2, die durch Multiplexen der ID-Nummer 1, eines 2-Byte-Datenlesebefehls NRD2 und von Adressen AD0 und AD1 erzeugt wird, mit dem Anforderungssignal RqMux0 zum Speicherchip M0. Danach wird die Anforderung ReqRD2, die durch Multiplexen der ID-Nummer 2, eines 2-Byte-Lesebefehls RD2 und der Adressen Ad0 und AD1 erzeugt wird, mit dem Anforderungssignal RqMux0 zum Speicherchip M0 übertragen. Die Anforderungen ReqNRD2 und ReqRD2 werden in die Anforderungswarteschlangenschaltung RqQI des Speicherchips M eingegeben. Da die Anforderung ReqNRD2 eine Anforderung an den Speicherchip M1 ist, wird sie zu der Anforderungswarteschlangenschaltung RqQX0 des Speicherchips M0 übertragen. Mit dem Anforderungssignal RqMux1 wird die Anforderung ReqNRD2 dann zum Speicherchip M1 übertragen. Die Anforderung ReqNRD2 wird in die Anforderungswarteschlangenschaltung RqQI des Speicherchips M1 eingegeben und dann zu der Anforderungswarteschlangenschaltung RqQXI übertragen. Die der Anforderung ReqNRD2 entsprechenden Daten werden aus dem MemNV1 des Speicherchips M1 ausgelesen und die Daten mit der ID-Registernummer 1 als Antwort RsNRD2 in die Antwortwarteschlangenschaltung RsQo eingegeben. Die in die Antwortwarteschlangenschaltung RsQo eingegebene Antwort RsNRD2 wird mit dem Antwortsignal RqMux1 übertragen und in der Antwortwarteschlange RsQp des Speicherchips M0 gespeichert. Die in der Antwortwarteschlange RsQp gespeicherte Antwort RsNRD2 wird mittels des Antwortsignals ResMux0 mit der ID-Nummer 1 und den Lesedaten ausgegeben.
Da die Anforderung ReqRD2 eine Anforderung an den Speicherchip M0 ist, wird sie zu der Anforderungswarteschlangenschaltung RqQXI des Speicherchips M0 übertragen. Die der Anforderung ReqRD2 entsprechenden Daten werden aus der Speicherschaltung MemVL des Speicherchips M0 ausgelesen und die Daten mit der ID-Registernummer 2 als Antwort RsRD2 in die Antwortwarteschlangenschaltung RsQo eingegeben. Die in die Antwortwarteschlangenschaltung RsQo eingegebene Antwort RsRD2 wird mittels des Antwortsignals RqMux0 mit der ID-Nummer 2 und den ausgelesenen Daten ausgegeben. Es dauert nach der Eingabe der Anforderung ReqRD2 in die Anforderungswarteschlangenschaltung RqQI des Speicherchips M0 etwa 15 ns, bis die der Anforderung entsprechende Antwort ResRD2 mit dem Antwortsignal ResMux0 ausgegeben wird. Es dauert nach der Eingabe der Anforderung ReqNRD2 in die Anforderungswarteschlangenschaltung RqQI des Speicherchips M1 etwa 70 ns, bis die der Anforderung entsprechende Antwort ResRD2 mit dem Antwortsignal ResMux0 ausgegeben wird. Die Anforderung ReqRD2 wurde nach der Anforderung ReqNRD2 eingegeben, die der Anforderung ReqRD2 entsprechende Ausgabe erfolgt jedoch früher. Bei der vorliegenden Ausführungsform wurde hauptsächlich das Auslesen von Daten beschrieben, bei den Datenschreiboperationen sind die Vorgänge jedoch ähnlich. Mit der vorliegenden Ausführungsform wurden Datentransferoperationen zwischen den Speicherchips M0 und M1 beschrieben, es erübrigt sich jedoch anzumerken, daß ähnliche Datentransferoperationen auch zwischen dem Speicherchip M1 und einem anderen Speicherchip ausgeführt werden können.
Wie beschrieben können unabhängig von der Reihenfolge der Eingabe der Anforderungen und auch wenn die Lesezugriffszeiten der einzelnen Speicherchips verschieden sind, schnell auszulesende Daten unmittelbar ausgelesen werden, ohne daß auf langsame Daten gewartet werden muß. Es läßt sich so eine schnelle Verarbeitung erreichen. Durch das Zuordnen der ID zu den Anforderungen werden die Anforderungen jeweils sicher zu ihrem Zielort übertragen. Durch das Zuordnen der ID zu den Antworten kann die Datenverarbeitungseinheit CPU_CHIP den Speicherchip identifizieren, der die Transferquelle ist, auch wenn sich die Eingabereihenfolge der Anforderungen von der Reihenfolge der ausgelesenen Daten unterscheidet. Durch die Reihenverbindung der Datenverarbeitungseinheit CPU_CHIP und der Speicherchips kann die Datenverarbeitungseinheit CPU_CHIP die gewünschten Prozesse mit einer verringerten Anzahl von Verbindungssignalen durchführen.
(Zweite Ausführungsform)
Die 24 zeigt eine zweite Ausführungsform der vorliegenden Erfindung. Sie zeigt ein Datenverarbeitungssystem mit der Datenverarbeitungseinheit CPU_CHIP und einem Speichermodul MEM24.
Das Speichermodul MEM24 besteht aus dynamischen Direktzugriffsspeichern DRAM0 und DRAM1, einem NOR-Flash-Speicher NOR und einem NAND-Flash-Speicher.
Die Datenverarbeitungseinheit CPU_CHIP ist die gleiche wie in der 1. Die dynamischen Direktzugriffsspeicher DRAM0 und DRAM1 sind die gleichen wie in der 4. Der NOR-Flash-Speicher NOR ist der gleiche wie in der 12. Der NAND-Flash-Speicher ist der gleiche wie in der 14.
Die vorliegende Erfindung ermöglicht es, eine Anzahl von dynamischen Direktzugriffsspeichern in Reihe so zu verbinden, daß der für die Datenverarbeitungseinheit CPU_CHIP erforderliche Arbeitsbereich und Kopierbereich leicht erweitert werden kann, um eine schnelle Verarbeitung zu erhalten.
Bei der vorliegenden Ausführungsform ist eine Anzahl von dynamischen Direktzugriffsspeichern miteinander verbunden, wenn es erforderlich ist, kann jedoch auch eine Anzahl von NOR-Flash-Speichern NOR und NAND-Flash-Speichern NAND verbun den werden, so daß die Erweiterung des Programmbereichs und des Datenbereichs erleichtert ist und damit eine flexible Verwendung entsprechend der Systemstruktur eines bestimmten mobilen Geräts erreicht wird.
(Dritte Ausführungsform)
Die 25 zeigt eine dritte Ausführungsform der vorliegenden Erfindung. Sie zeigt ein Datenverarbeitungssystem mit der Datenverarbeitungseinheit CPU_CHIP und einem Speichermodul MEM25. Die Datenverarbeitungseinheit CPU_CHIP ist die gleiche wie in der 1. Der NOR-Flash-Speicher NOR ist der gleiche wie in der 12. Der dynamische Direktzugriffsspeicher DRAM ist der gleiche wie in der 4. Der NAND-Flash-Speicher NAND ist der gleiche wie in der 14.
Das Speichermodul MEM25 enthält einen NOR-Flash-Speicher NOR mit NOR-Flash-Speicherzellen, einen dynamischen Direktzugriffsspeicher DRAM mit dynamischen Speicherzellen und einen NAND-Flash-Speicher NAND mit NAND-Flash-Speicherzellen, wobei die Speicher in dieser Reihenfolge von der Datenverarbeitungseinheit CPU_CHIP weg angeordnet sind. Ohne darauf beschränkt zu sein, kann der NOR-Flash-Speicher NOR ein Betriebssystem, ein Kommunikationsprogramm für Audiokommunikationen und Datenkommunikationen und dergleichen speichern und der NAND-Flash-Speicher NAND ein Anwendungsprogramm zum Abspielen von Musik, Standbildern, Bewegtbildern und dergleichen, und Daten wie Musikdaten, Bewegtbilddaten, Standbilddaten und dergleichen enthalten. Der dynamische Direktzugriffsspeicher DRAM enthält einen Kopierbereich COPY-AREA, der einen Teil der Daten wie ein Anwendungsprogramm, Musikdaten, Sprachdaten, Bewegtbilddaten, Standbilddaten und dergleichen aufnehmen kann, die im NAND-Flash-Speicher NAND gespeichert sind.
Wenn ein Mobiltelefon im Standbymodus ist und auf einen Anruf oder eine E-Mail wartet, erfolgt vor allem ein intermittierender Zugriff auf den NOR-Flash-Speicher NOR, der das Betriebssystem, ein Kommunikationsprogramm und dergleichen enthält. Entsprechend liegt bei der vorliegenden Ausführungsform der NOR-Flash-Speicher NOR, der ein nichtflüchtiger Speicher ist, der Datenverarbeitungseinheit CPU_CHIP am nächsten, das heißt er befindet sich in dem Speichermodul mit einer Anzahl von in Reihe verbundenen Speicherchips als der Speicherchip, der das Betriebssystem und Programme für Audio- und Datenkommunikationen enthält, an der Spitze der Reihenanordnung und steht mit der Datenverarbeitungseinheit direkt in Verbindung. Der NOR-Flash-Speicher NOR befindet sich auch dann in Betrieb, wenn sich der dynamische Direktzugriffsspeicher DRAM im Selbstauffrischungsmodus befindet und die Anforderungstakte (RqCk1 und RqCk0) zum dynamischen Direktzugriffsspeicher DRAM und zum NAND-Flash-Speicher NAND sowie die Antworttakte RsCk1 und RsCk2 im Standbymodus angehalten sind. Im Ergebnis wird der Stromverbrauch im Standby verringert.
(Vierte Ausführungsform)
Die 26 zeigt ein Datenverarbeitungssystem mit der Datenverarbeitungseinheit CPU_CHIP und einem Speichermodul MEM26. Das Speichermodul MEM26 besteht aus einem dynamischen Direktzugriffsspeicher DRAM, einem NOR-Flash-Speicher NOR und NAND-Flash-Speichern NAND0 und NAND1. Die Datenverarbeitungseinheit CPU_CHIP ist die gleiche wie in der 1. Der dynamische Direktzugriffsspeicher DRAM ist der gleiche wie in der 4. Die NAND-Flash-Speicher NAND0 und NAND1 sind die gleichen wie in der 14. Diese NAND-Flash-Speicher NAND0 und NAND1 können im Vergleich mit dem NOR-Flash-Speicher eine größere Kapazität bei geringeren Kosten haben. Durch die Verwendung des NAND-Flash-Speichers NAND0 anstelle eines NOR-Flash-Speichers können im NAND-Flash-Speicher NAND0 ein Betriebssystem, ein Kommunikationsprogramm für Audiokommunikationen und Datenkommunikationen, ein Anwendungsprogramm zum Abspielen von Musik, Standbildern, Bewegtbildern und Daten wie Musikdaten, Standbilddaten, Bewegtbilddaten und dergleichen gespeichert werden, so daß ein Datenverarbeitungssystem mit großer Kapazität bei geringen Kosten erhalten wird. Durch das Übertragen des im NAND-Flash-Speicher NAND0 gespeicherten Betriebssystem, des Kommunikationsprogramms für Audiokommunikationen und Datenkommunikationen, des Anwendungsprogramms zum Abspielen von Musik, Standbildern, Bewegtbildern und der Daten wie Musikdaten, Standbilddaten, Bewegtbilddaten und dergleichen vorab zum dynamischen Direktzugriffsspeicher DRAM kann ein Datenverarbeitungssystem mit hoher Leistungsfähigkeit erhalten werden.
(Fünfte Ausführungsform)
Die 27 zeigt ein Datenverarbeitungssystem mit der Datenverarbeitungseinheit CPU_CHIP und einem Speichermodul MEM27. Das Speichermodul MEM27 besteht aus einem dynamischen Direktzugriffsspeicher DRAM, einem NOR-Flash-Speicher NOR, einem NAND-Flash-Speicher und einem Festplattenlaufwerk HDD. Die Datenverarbeitungseinheit CPU_CHIP ist die gleiche wie in der 1. Der dynamische Direktzugriffsspeicher DRAM ist der gleiche wie in der 4. Der NOR-Flash-Speicher NOR ist der gleiche wie in der 12. Der NAND-Flash-Speicher NAND ist der gleiche wie in der 14. Das Festplattenlaufwerk HDD ist ein Speicher, der im Vergleich mit dem NAND-Flash-Speicher NAND eine größere Kapazität bei geringeren Kosten aufweisen kann.
Hinsichtlich einer Datenleseeinheit, eines Adressenverwaltungsverfahrens und einer Fehlererfassung und -korrektur liegt ursprünglich ein Flash-Speicher über einem Festplattenlaufwerk HDD, weshalb das Festplattenlaufwerk HDD leicht hinzugefügt werden kann und so ein Speichermodul mit großer Kapazität bei geringen Kosten geschaffen werden kann.
(Sechste Ausführungsform)
Die 28 zeigt ein Datenverarbeitungssystem mit der Datenverarbeitungseinheit CPU_CHIP und einem Speichermodul MEM28. Das Speichermodul MEM28 besteht aus einem ersten nichtflüchtigen Speicher MRAM, einem zweiten nichtflüchtigen Speicher NOR und einem dritten nichtflüchtigen Speicher NAND.
Die Datenverarbeitungseinheit CPU_CHIP ist die gleiche wie in der 1. Der erste nichtflüchtige Speicher MRAM ist ein magnetischer Direktzugriffsspeicher MRAM mit der Speicherschaltung MemVL (in der 4 gezeigt) aus nichtflüchtigen magnetischen Speicherzellen. Der zweite nichtflüchtige Speicher NOR ist der gleiche NOR-Flash-Speicher wie in der 12. Der dritte nichtflüchtige Speicher NAND ist der gleiche NAND-Flash-Speicher NAND wie in der 14.
Durch die Verwendung des nichtflüchtigen magnetischen Direktzugriffsspeichers MRAM anstelle des flüchtigen dynamischen Direktzugriffsspeichers DRAM ist es nicht erforderlich, regelmäßig in der Speicherschaltung einen Datenerhalt durchzuführen, so daß der Stromverbrauch verringert werden kann. Der zweite flüchtige Speicher M280 kann ein Phasenänderungsspeicher mit der Speicherschaltung NV1 (in der 12 gezeigt) aus nichtflüchtigen Phasenänderungsspeicherzellen sein.
(Siebte Ausführungsform)
Die 29A und 29B zeigen eine siebte Ausführungsform der Erfindung. Die 29A ist eine Aufsicht und die 29B eine Schnittansicht längs der Linie A-A' in der Aufsicht.
Bei dem Multichipmodul dieser Ausführungsform sind die Speicherchips CHIPM1, CHIPM2 und CHIPM3 auf einer gedruckten Leiterplatte PCB (z.B. einer PCB aus einem Glasfaser-Epoxid-Substrat) angebracht, die unter Verwendung eines Ball-Grid-Arrays (BGA) in einem Gerät angeordnet wird. Ohne darauf beschränkt zu sein, kann CHIPM1 ein erster nichtflüchtiger Speicher, CHIPM2 ein zweiter nichtflüchtiger Speicher und CHIPM3 ein erster flüchtiger Speicher sein.
Dieses Multichipmodul ermöglicht die Integration des Speichermoduls MEM der 1, des Speichermoduls MEM25 der 25, des Speichermoduls MEM26 der 26 und des Speichermoduls MEM28 der 28 zu einem einzigen vergossenen Bauteil.
Der CHIPM1 ist durch Bonddrähte PATH2 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM2 ist durch Bonddrähte PATH1 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM3 ist durch Bonddrähte PATH4 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM1 ist durch Bonddrähte PATH3 mit dem CHIPM2 verbunden, und der CHIPM2 ist durch Bonddrähte PATH5 mit dem CHIPM3 verbunden.
Ein Kunstharz verschließt die Oberseite der gedruckten Leiterplatte PCB mit den darauf befindlichen Chips, um die Chips und die Verbindungsdrähte zu schützen. Über dem Kunstharz kann sich eine Abdeckung COVER aus Metall, Keramik oder einem Kunstharz befinden.
Bei der siebten Ausführungsform sind die Trägerchips direkt auf der gedruckten Leiterplatte PCB angebracht, so daß ein Speichermodul mit kleiner Befestigungsfläche geschaffen wird. Durch das Stapeln der Chips wird die Verdrahtung zwischen den Chips und der gedruckten Leiterplatte PCB kürzer, so daß die Befestigungsfläche davon noch kleiner wird. Durch die Verwendung des gleichen Drahtbondverfahrens für alle Verbindungen zwischen den Chips und den Chips und der Leiterplatte kann das Speichermodul mit einer kleineren Anzahl von Schritten ausgebildet werden
Durch das direkte Verbinden der Chips durch Bonddrähte kann die Anzahl der Bondflächen und Drähte auf der gedruckten Leiterplatte PCB verringert werden, und das Speichermodul kann mit weniger Schritten hergestellt werden. Wenn eine Kunstharzabdeckung verwendet wird, ist das Speichermodul sehr robust. Wenn die Abdeckung aus Keramik oder Metall besteht, ist das Speichermodul robust und weist ausgezeichnete Wärmeableit- und Abschirmeffekte auf.
(Achte Ausführungsform)
Die 30A und 30B zeigen eine achte Ausführungsform der vorliegenden Erfindung. Die 30A ist eine Aufsicht auf die achte Ausführungsform. Die 30B ist eine Schnittansicht längs der Linie A-A' in der Aufsicht.
Bei dem Multichipmodul dieser achten Ausführungsform sind die Speicherchips CHIPM1, CHIPM2 und CHIPM3 auf einer gedruckten Leiterplatte PCB (z.B. einer PCB aus einem Glasfaser-Epoxid-Substrat) angebracht, die unter Verwendung eines Ball-Grid-Arrays (BGA) in einem Gerät angeordnet wird. Der CHIPM1 ist ein erster nichtflüchtiger Speicher, der CHIPM2 ein zweiter nichtflüchtiger Speicher und der CHIPM3 ein Direktzugriffsspeicher. Als Multichipmodul können das Speichermodul MEM der 1, das Speichermodul MEM25 der 25, das Speichermodul MEM26 der 26 und das Speichermodul MEM28 der 28 zu einem einzigen vergossenen Bauteil integriert sein.
Der CHIPM1 ist durch Bonddrähte PATH2 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM2 ist durch Bonddrähte PATH1 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM1 ist durch Bonddrähte PATH3 mit dem CHIPM2 verbunden. Zum Anbringen und Verdrahten des CHIPM3 wird ein Ball-Grid-Array verwendet.
Da die drei Chips in dieser Anordnung aufeinandergestapelt sind, ist die Befestigungsfläche klein. Da keine Verbindungen zwischen dem CHIPM3 und der gedruckten Leiterplatte PCB erforderlich sind, ist die Anzahl der Bonddrähte verringert und die Anzahl der Montageschritte kleiner, so daß ein sehr zuverlässiges Multichipmodul erhalten wird.
(Neunte Ausführungsform)
Die 31A und 31B zeigen ein Multichipmodul gemäß einer neunten Ausführungsform der vorliegenden Erfindung. Die 31A ist eine Aufsicht auf das Modul und die 31B eine Schnittansicht längs der Linie A-A' in der Aufsicht.
Bei dem Multichipmodul dieser neunten Ausführungsform sind die Chips CHIPM1, CHIPM2, CHIPM3 und CHIPM4 auf einer gedruckten Leiterplatte PCB (z.B. einer PCB aus einem Glasfaser-Epoxid-Substrat) angebracht, die unter Verwendung eines Ball-Grid-Arrays (BGA) in einem Gerät angeordnet wird. Der CHIPM1 und der CHIPM2 sind nichtflüchtige Speicher, der CHIPM3 ist ein Direktzugriffsspeicher.
Der CHIPM4 ist eine Datenverarbeitungseinheit CPU_CHIP. Bei diesem Anbringungsverfahren können die Datenverarbeitungssysteme der 1, der 25, der 26 und der 28 zu einem einzigen vergossenen Bauteil integriert werden.
Der CHIPM1 ist durch Bonddrähte PATH2 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM2 ist durch Bonddrähte PATH4 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM3 ist durch Bonddrähte PATH1 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden.
Der CHIPM1 ist durch Bonddrähte PATH3 mit dem CHIPM3 verbunden und der CHIPM2 durch Bonddrähte PATH5 mit dem CHIPM3. Zum Anbringen und Anschließen des CHIPM4 wird ein Ball-Grid-Array (BGA) verwendet. Da bei dieser Anordnung die Trägerchips direkt auf der gedruckten Leiterplatte PCB angebracht sind, wird ein Speichermodul mit kleiner Befestigungsfläche erhalten. Da die Chips nebeneinander liegen, ist die Verdrahtungslänge zwischen den Chips kurz.
Durch das direkte Verbindung der Chips mit Bonddrähten kann die Anzahl der Bondflächen und Drähte auf der gedruckten Leiterplatte verringert werden, und das Speichermodul kann mit weniger Schritten hergestellt werden. Da zwischen dem CHIPM4 und der gedruckten Leiterplatte PCB kein Bonden erforderlich ist, ist die Anzahl der Bonddrähte geringer, und die Anzahl der Schritte beim Zusammenbau ist kleiner, so daß ein zuverlässigeres Multichipmodul erhalten wird.
(Zehnte Ausführungsform)
Die 32A und 32B zeigen ein Speichersystem gemäß einer zehnten Ausführungsform der vorliegenden Erfindung. Die 32A ist eine Aufsicht auf die Ausführungsform. Die 32B ist eine Schnittansicht längs der Linie A-A' in der Aufsicht.
Das Speichermodul dieser Ausführungsform umfaßt die Chips CHIPM1, CHIPM2 und CHIPM3, die auf einer gedruckten Leiterplatte PCB (z.B. einer PCB aus einem Glasfaser-Epoxid-Substrat) angeordnet sind, die unter Verwendung eines Ball-Grid-Arrays (BGA) in einem Gerät angebracht wird. Der CHIPM1 und der CHIPM2 sind nichtflüchtige Speicher und der CHIPM3 ist ein Direktzugriffsspeicher.
Durch das Anwenden des Drahtbondverfahrens auf alle Verbindungen zwischen den Chips und die Verbindungen zwischen den Chips und der Leiterplatte kann das Speichermodul mit weniger Schritten hergestellt werden. Bei diesem Anordnungsverfahren können das Speichermodul MEM der 1, das Speichermodul MEM25 der 25, das Speichermodul MEM26 der 26 und das Speichermodul MEM28 der 28 zu einem einzigen vergossenen Bauteil integriert werden.
Der CHIPM1 ist durch die Bonddrähte PATH2 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM2 ist durch die Bonddrähte PATH1 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM3 ist durch die Bonddrähte PATH3 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Da bei dieser Ausführungsform alle Trägerchips direkt auf der gedruckten Leiterplatte PCB angebracht sind, wird ein Speichermodul mit kleiner Befestigungsfläche erhalten. Da die Chips nebeneinander angeordnet sind, sind die Verbindungen zwischen den Chips kurz.
Durch das Anwenden des Drahtbondverfahrens auf alle Verbindungen zwischen den Chips und der Leiterplatte kann das Speichermodul mit weniger Schritten hergestellt werden.
(Elfte Ausführungsform)
Die 33A und 33B zeigen ein Speichersystem gemäß einer elften Ausführungsform der vorliegenden Erfindung. Die 33A ist eine Aufsicht. Die 33B ist eine Schnittansicht längs der Linie A-A' in der Aufsicht.
Das Speichermodul dieser Ausführungsform umfaßt die Chips CHIPM1, CHIPM2, CHIPM3 und CHIPM4, die auf einer gedruckten Leiterplatte PCB (z.B. einer PCB aus einem Glasfaser-Epoxid-Substrat) angeordnet sind, die unter Verwendung eines Ball-Grid-Arrays (BGA) in einem Gerät angebracht wird. Der CHIPM1 und der CHIPM2 sind nichtflüchtige Speicher, der CHIPM3 ist ein Direktzugriffsspeicher. Der CHIPM4 ist eine Datenverarbeitungseinheit CPU_CHIP. Bei diesem Anbringungsverfahren können die Datenverarbeitungssysteme der 1, der 25, der 26 und der 28 zu einem einzigen vergossenen Bauteil integriert werden.
Der CHIPM1 ist durch die Bonddrähte PATH2 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM2 ist durch die Bonddrähte PATH1 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Der CHIPM3 ist durch die Bonddrähte PATH3 mit Bondflächen auf der gedruckten Leiterplatte PCB verbunden. Zum Anbringen und Anschließen des CHIPM4 wird ein Ball-Grid-Array (BGA) verwendet.
Da bei dieser Anordnung die Trägerchips direkt auf der gedruckten Leiterplatte PCB angebracht sind, wird ein Speichermodul mit kleiner Befestigungsfläche erhalten. Da die Chips nebeneinander liegen, ist die Verbindungslänge zwischen den Chips kurz. Da zwischen dem CHIPM4 und der gedruckten Leiterplatte PCB kein Bonden erforderlich ist, ist die Anzahl der Bonddrähte und die Anzahl der Montageschritte geringer, so daß ein zuverlässiges Multichipmodul erhalten wird.
(Zwölfte Ausführungsform)
Die 34 zeigt ein Mobiltelefon gemäß einer zwölften Ausführungsform der vorliegenden Erfindung, bei dem ein erfindungsgemäßes Speichermodul verwendet wird. Das Mobiltelefon besteht aus einer Antenne ANT, einem Hochfrequenzblock RF, einem Audiocodecblock SP, einem Lautsprecher SK, einem Mikrophon MK, einer Datenverarbeitungseinheit CPU, einem Flüssigkristalldisplay LCD, einer Tastatur KEY und einem erfindungsgemäßen Speichermodul MSM. Die Datenverarbeitungsein heit CPU_MAIN enthält eine Anzahl von Datenverarbeitungsschaltungen. Eine davon, die Datenverarbeitungsschaltung CPU0, arbeitet als Basisband-Verarbeitungsschaltung BB. Eine der anderen, wenigstens eine Datenverarbeitungsschaltung CPU1, arbeitet als Anwendungsprozessor AP.
Es werden nun die Abläufe bei einem Anruf beschrieben. Ein über die Antenne ANT erhaltenes Sprachsignal wird vom Hochfrequenzblock RF verstärkt und in die Datenverarbeitungsschaltung CPU0 eingegeben. Die Datenverarbeitungsschaltung CPU0 wandelt das analoge Sprachsignal in ein digitales Signal um und führt eine Fehlerkorrektur und Dekodierung durch, bevor es das Signal an den Audiocodecblock SP ausgibt. Der Audiocodecblock wandelt das digitale Signal in ein analoges Signal um und gibt es an den Lautsprecher SK aus, so daß die Stimme des anderen Teilnehmers in der Leitung am Lautsprecher SK gehört werden kann.
Nun wird eine Reihe von Abläufen, das Herunterladen von Musikdaten durch den Zugriff auf eine Webseite des Internets mit dem Mobiltelefon, das Wiedergeben, Abhören und schließlich Speichern der heruntergeladenen Musikdaten beschrieben.
Im Speichermodul MEM sind ein Betriebssystem, Anwendungsprogramme (z.B. ein E-Mail-Programm, ein Webbrowser, ein Musikabspielprogramm, ein Abspielprogramm für Bewegtbilder, ein Spieleprogramm usw.), Musikdaten, Standbilddaten, Bewegtbilddaten und dergleichen gespeichert.
Wenn mit der Tastatur eine Browserstartanweisung eingegeben wird, wird das im NOR-Flash-Speicher des Speichermoduls MSM gespeicherte Webbrowserprogramm ausgelesen und von der Datenverarbeitungsschaltung CPU1 ausgeführt, so daß der Webbrowser auf der Flüssigkristallanzeige LCD erscheint. Dann wird durch einen Zugriff auf eine gewünschte Webseite mit der Tastatur KEY das Herunterladen einer bevorzugten Musikdatei angewiesen. Die Musikdaten werden von der Antenne ANT aufgenommen, im Hochfrequenzblock RF verstärkt und dann in die Datenverarbeitungsschaltung CPU0 eingegeben. Die Datenverarbei tungsschaltung CPU0 wandelt das Analogsignal der Musikdaten in ein digitales Signal um und führt daran eine Fehlerkorrektur und eine Dekodierung aus. Die in ein digitales Signal umgewandelten Musikdaten werden vorübergehend im dynamischen Direktzugriffsspeicher DRAM des Speichermoduls MSM gespeichert und schließlich zum NAND-Flash-Speicher des Speichermoduls MEM übertragen und dort gespeichert.
Wenn dann die Anweisung zum Starten des Musikabspielprogramms mittels der Tastatur KEY eingegeben wird, liest die Datenverarbeitungsschaltung CPU1 das im NOR-Flash-Speicher des Speichermoduls MSM gespeicherten Musikabspielprogramm aus, so daß das Musikabspielprogramm auf der Flüssigkristallanzeige LCD erscheint.
Wenn über die Tastatur KEY eine Anweisung zum Abhören der in den NAND-Flash-Speicher des Speichermoduls MEM heruntergeladenen Musikdaten eingegeben wird, führt die Datenverarbeitungsschaltung CPU1 das Musikabspielprogramm aus und verarbeitet die im NAND-Flash-Speicher gespeicherten Musikdaten, so daß schließlich am Lautsprecher SK die Musik gehört werden kann. Im NOR-Flash-Speicher des erfindungsgemäßen Speichermoduls MSM sind der Webbrowser und eine Anzahl von Programmen wie das Musikabspielprogramm und ein E-Mail-Programm gespeichert. Die Datenverarbeitungseinheit CPU_MAIN umfaßt die Anzahl von Datenverarbeitungsschaltungen CPU0 bis CPU3, so daß mehrere Programme gleichzeitig ausgeführt werden können.
Während des Standbyzustands beim Warten auf einen Anruf oder eine E-Mail ermöglicht es die Datenverarbeitungseinheit CPU_MAIN, das Taktsignal für das Speichermodul MSM mit der minimalen Frequenz zu betreiben, so daß der Stromverbrauch erheblich reduziert wird.
Wie beschrieben können durch die Verwendung des erfindungsgemäßen Speichermoduls große Datenmengen wie E-Mails, Musikabspielprogramme, Anwendungsprogramme, Musikdaten, Stand- und Bewegtbilddaten und dergleichen und mehrere Programme gleichzeitig verarbeitet werden.
(Dreizehnte Ausführungsform)
Die 35 zeigt ein Mobiltelefon gemäß einer dreizehnten Ausführungsform, bei dem ein erfindungsgemäßes Speichersystem verwendet wird. Das Mobiltelefon besteht aus der Antenne ANT, dem Hochfrequenzblock RF, dem Audiocodecblock SP, dem Lautsprecher SK, dem Mikrophon MK, dem Flüssigkristalldisplay LCD, der Tastatur KEY und einem erfindungsgemäßen Datenverarbeitungssystem SLP, in dem das Speichermodul MSM und die Datenverarbeitungseinheit CPU_MAIN zu einem einzigen vergossenen Bauteil integriert sind.
Durch die Verwendung des erfindungsgemäßen Datenverarbeitungssystems SLP wird die Anzahl der Komponenten verringert. Dadurch können die Kosten herabgesetzt und die Zuverlässigkeit des Mobiltelefons erhöht werden. Da die Befestigungsflächen für die Komponenten, die das Mobiltelefon bilden, klein sind, kann das Mobiltelefon miniaturisiert werden.
<Zusammenfassung der in den Ausführungsformen beschriebenen Vorteile>
Im folgenden werden die Hauptvorteile beschrieben, die mit der vorliegenden Erfindung erhalten werden, die oben beschrieben ist.
Erstens wird durch die Bestätigung der Reihenschaltung unmittelbar nach dem Einschalten die sichere Verbindung zwischen den Speichern bestätigt. Da außerdem die Bootvorrichtung und der letzte Speicherchip bezeichnet werden und die ID-Numerierung der einzelnen Speicherchips automatisch erfolgt, können, falls es erforderlich wird, leicht weitere Speicherchips zur Erweiterung der Speicherkapazität angeschlossen werden.
Zweitens wird durch das Zuordnen der ID-Nummer zu den Anforderungen jede Anforderung sicher von der Datenverarbeitungseinheit CPU_CHIP zu den einzelnen Speicherchips M0, M1 und M2 übertragen. Durch das Zuordnen der ID-Nummer zu den Antworten an die Datenverarbeitungseinheit CPU_CHIP kann bestätigt werden, daß die Daten vom richtigen Speicherchip kommen. Durch die Reihenverbindung zwischen der Datenverarbeitungseinheit CPU_CHIP und den Speicherchips M0, M1 und M2 kann die Datenverarbeitungseinheit CPU_CHIP die gewünschte Operation mit einer verringerten Anzahl von Verbindungssignalen ausführen.
Drittens können Datenlese- und Datenschreibvorgänge gleichzeitig ausgeführt werden, da die Anforderungsinterfaceschaltung ReqIF und die Antwortinterfaceschaltung ResIF unabhängig voneinander arbeiten.
Viertens können unabhängig von der Eingabereihenfolge von Anforderungen schnell auszulesende Daten unmittelbar ausgelesen werden, ohne daß auf langsam ausgelesene Daten gewartet werden muß. So läßt sich eine schnelle Verarbeitung erreichen. Durch das Zuordnen der ID zu den Anforderungen können die Anforderungen auch sicher zu ihrem Zielort übertragen werden. Durch das Zuordnen der ID zu den Antworten kann die Datenverarbeitungseinheit CPU_CHIP den Speicherchip identifizieren, der die Quelle der Übertragung ist, auch wenn sich die Eingabereihenfolge der Anforderungen von der Reihenfolge der ausgelesenen Daten unterscheidet.
Fünftens sind die Möglichkeiten bei der Datenübertragung erhöht, da die Reihenfolge der Antworten von den Speicherchips zu der Datenverarbeitungseinheit CPU_CHIP dynamisch entsprechend der Lesefrequenz geändert wird. Die Lesefrequenz ist programmierbar, so daß sie flexibel auf die einzelnen Systeme eingestellt werden kann.
Sechstens kann, wenn Fehler von den Speicherchips zu der Datenverarbeitungseinheit CPU übertragen werden, die Datenverarbeitungseinheit CPU die Fehler entdecken und unmittelbar darauf reagieren. Es wird so ein Datenverarbeitungssystem mit hoher Zuverlässigkeit erhalten.
Siebtens kann die Taktfrequenz der einzelnen Speicherchips M0, M1 und M2 entsprechend den Erfordernissen geändert werden. Dadurch wird der Stromverbrauch verringert.
Achtens wird bei Lesevorgängen im Speicherchip M2 eine Fehlererfassung und -korrektur ausgeführt, und bei Schreibvorgängen erfolgt bei schlechten Adressen, in die nicht richtig eingeschrieben werden kann, ein Ersetzungsprozeß. Die Zuverlässigkeit bleibt dadurch erhalten.
Neuntens wird durch Anordnen der Anzahl von Halbleiterchips in einem einzigen vergossenen Bauteil ein Systemspeichermodul mit einer kleinen Einbaufläche geschaffen.

Claims

Speichermodul mit einer Anzahl von Speichern, die eine erste Speichervorrichtung und eine zweite Speichervorrichtung umfassen, die in Reihe miteinander verbunden sind, wobei jede der Speichervorrichtungen, die die Anzahl der Speichermodule bilden, eine Anforderung aufnimmt, die eine Identifikationsinformation enthält, die anzeigt, welche aus der Anzahl der Speichervorrichtungen der Zielort der Anforderung ist, und bei der Antwortoperation auf die Anforderung eine Antwort abgibt, die die Identifikationsinformation der Speichervorrichtung enthält.
Speichermodul nach Anspruch 1, wobei die zweite Speichervorrichtung in einem auf die erste Speichervorrichtung folgenden Abschnitt angeordnet ist, und wobei die erste Speichervorrichtung die in der Anforderung enthaltene Identifikationsinformation zu der zweiten Speichervorrichtung überträgt und die in einer Antwort, die von der zweiten Speichervorrichtung ausgegeben wird, enthaltene Identifikationsinformation aufnimmt.
Speichermodul nach Anspruch 1, wobei jede aus der Anzahl von Speichervorrichtungen eine eigene Eingabe/Ausgabeschaltung für das Signal hinsichtlich einer Anforderung und eine eigene Eingabe/Ausgabeschaltung für das Signal hinsichtlich einer Antwort auf die Anforderung aufweist.
Speichermodul nach Anspruch 1, wobei jede aus der Anzahl der Speichervorrichtungen einen eigenen Takt für das Signal hinsichtlich einer Anforderung und einen eigenen Takt für das Signal aufweist, das die Antwort auf die Anforderung überträgt.
Speichermodul nach Anspruch 1, wobei die Antworten entsprechend einer Antwortpriorität ausgegeben werden.
Speichermodul nach Anspruch 5, wobei sich die Antwortpriorität dynamisch ändert.
Speichermodul nach Anspruch 6, wobei sich die Antwortpriorität entsprechend der Antworthäufigkeit ändert.
Speichermodul nach Anspruch 7, wobei die Antworthäufigkeit programmierbar ist.
Speichermodul nach Anspruch 8, wobei die Antworthäufigkeit in einer der einzelnen Speichervorrichtung entsprechenden Art programmierbar ist.
Speichermodul nach Anspruch 1, wobei ein Signal für eine Anforderung eine Adresseninformation, eine Befehlsinformation und eine Speichervorrichtungs-Identifikationsinformation enthält und ein Signal für eine Antwort eine Signaldateninformation und die Identifikationsinformation enthält, wobei die Informationen gemultiplext werden, um übertragen und aufgenommen zu werden.
Speichermodul nach Anspruch 2, wobei eine Anforderung einen Befehl zum Ändern der Taktfrequenz einer Speichervorrichtung, einen Befehl zum Anhalten des Takts und/oder einen Befehl für die Wiederaufnahme des Takts umfaßt.
Speichermodul nach Anspruch 1, wobei die das Speichermodul bildenden Speichervorrichtungen Fehlerinformationen ausgeben.
Speichermodul nach Anspruch 12, wobei eine Fehlerinformation einen Fehler in der Identifikationsinformation, einen Fehler bei einem Lesevorgang oder einen Fehler bei einem Schreibvorgang anzeigt.
Speichermodul aus einer Anzahl von Speichervorrichtungen, die in Reihe miteinander verbunden sind, wobei die Speichervorrichtungen, die das Speichermodul bilden, ein Statusregister enthalten, und wobei im Statusregister die Anzahl der nicht bearbeiteten Antworten auf Anforderungen, Lesefehler, Schreibfehler und/oder ID-Fehler gespeichert wird bzw. werden.
Speichermodul nach Anspruch 14, wobei der Inhalt des Statusregisters ausgelesen wird.
Speichermodul, bei dem eine Anzahl von Speichervorrichtungen in Reihe verbunden werden kann, wobei jeder aus der Anzahl der Speichervorrichtungen zu Beginn nach dem Einschalten eine Identifikationsinformation zugeteilt wird.
Speichermodul nach Anspruch 16, wobei das Ende der Zuteilung der Identifikationsinformation zu den Speichervorrichtungen mitgeteilt wird.
Speichermodul nach Anspruch 16, wobei zu Beginn nach dem Einschalten die Verbindungen zwischen den Speichervorrichtungen bestätigt werden.
Speichermodul nach Anspruch 16, wobei zu Beginn nach dem Einschalten aus einer bezeichneten Speichervorrichtung aus der Anzahl von Speichervorrichtungen ein Bootprogramm ausgelesen wird.
Speichermodul nach Anspruch 19, wobei die Bezeichnung der Speichervorrichtung, aus der das Bootprogramm ausgelesen wird, programmierbar ist.
Speichermodul, bei dem eine Anzahl von Speichervorrichtungen in Reihe verbunden ist, wobei die Speichervorrichtung mit der kürzesten Auslesezeit an der Spitze der Reihenfolge angeordnet ist und die Speichervorrichtungen in der Reihenfolge von kürzer werdenden Auslesezeiten angeschlossen sind.
Speichermodul, bei dem eine Anzahl von Speichervorrichtungen in Reihe verbunden ist, wobei die Speichervorrichtung, in der ein Betriebssystem gespeichert ist, an der Spitze der Reihenfolge angeordnet ist und direkt mit einer Datenverarbeitungseinheit in Verbindung steht.
Speichermodul, bei dem eine Anzahl von Speichervorrichtungen in Reihe verbunden ist, wobei die Speichervorrichtung, in der ein Programm zur Audiokommunikation und Datenkommunikation gespeichert ist, an der Spitze der Reihenfolge angeordnet ist und direkt mit einer Datenverarbeitungseinheit in Verbindung steht.