DE102007029433B4

DE102007029433B4 - Dynamic Random Access Memory

Info

Publication number: DE102007029433B4
Application number: DE102007029433.8A
Authority: DE
Inventors: Ming-Cheng Chang; Neng-Tai Shih
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2006-08-02
Filing date: 2007-06-26
Publication date: 2014-08-21
Anticipated expiration: 2027-06-27
Also published as: DE102007029433A1

Abstract

Dynamischer Direktzugriffsspeicher (DRAM) (20) auf einem Siliziumsubstrat (22), umfassend: zumindest einen aktiven Bereich (14) auf dem Siliziumsubstrat (22); eine Vielzahl von Gateleitern (16) auf dem Siliziumsubstrat (22); eine Vielzahl von Tiefgraben-Kondensatoren (12), wobei jeder Tiefgraben-Kondensator (12) im Siliziumsubstrat (22) an jeweiligen Schnittpunkten der Vielzahl von Gateleitern (16) und dem aktiven Bereich (14) angeordnet ist; und eine Vielzahl von vertikalen Transistoren (66) im Siliziumsubstrat (22), wobei jeder vertikale Transistor (66) mit jedem entsprechenden Tiefgraben-Kondensator (12) verbunden ist, um eine Speicherzelle (11) zu bilden, wobei jeder vertikale Transistor (66) ferner umfasst: ein Gate (43), wobei jeder der Tiefgraben-Kondensatoren (12) in Richtung des aktiven Bereiches (14) zwischen zwei benachbarten Gates (43) angeordnet ist; eine Source (64) auf einer Seite des Gates (43); und einen Drain (54) auf der anderen Seite des Gates (43), wobei die Tiefe des Drain (54) tiefer als die Tiefe der Source (64) ist, und eine Tiefe des Drains (54) tiefer als eine Tiefe des Gates (43) ist.A dynamic random access memory (DRAM) (20) on a silicon substrate (22) comprising: at least one active area (14) on the silicon substrate (22); a plurality of gate conductors (16) on the silicon substrate (22); a plurality of deep trench capacitors (12), each deep trench capacitor (12) being arranged in the silicon substrate (22) at respective intersections of the plurality of gate conductors (16) and the active area (14); and a plurality of vertical transistors (66) in the silicon substrate (22), each vertical transistor (66) being connected to each corresponding deep trench capacitor (12) to form a memory cell (11), each vertical transistor (66) furthermore comprises: a gate (43), each of the deep trench capacitors (12) being arranged in the direction of the active region (14) between two adjacent gates (43); a source (64) on one side of the gate (43); and a drain (54) on the other side of the gate (43), the depth of the drain (54) being deeper than the depth of the source (64), and a depth of the drain (54) being deeper than a depth of the gate ( 43) is.

Description

Die Erfindung betrifft einen dynamischen Direktzugriffsspeicher (DRAM) und offenbart einen dynamischen Direktzugriffsspeicher (DRAM) auf einem Siliziumsubstrat gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a dynamic random access memory (DRAM) and discloses a dynamic random access memory (DRAM) on a silicon substrate according to the preamble of claim 1.

Eine Länge und eine Breite des Gatekanals sind wichtige Faktoren, die einen Wirkungsgrad des vertikalen Transistors in einem DRAM mit vertikalem Transistor-Trench-Kondensator beeinflussen. Die Länge des Gatekanals entscheidet über eine Kanallänge, entlang welcher Elektronen von der Source zum Drain fließen. Die Breite des Gatekanals entscheidet über eine Anzahl von Elektronen, die von der Source zum Drain fließen. Wenn die Länge des Gatekanals im DRAM mit vertikalem Transistor-Trench-Kondensator verkürzt werden kann, kann ein Kriechverlust des Transistors deutlich verringert werden, und der Wirkungsgrad des DRAM mit vertikalem Transistor-Trench-Kondensator steigt dadurch an.A length and a width of the gate channel are important factors that influence an efficiency of the vertical transistor in a vertical transistor trench capacitor DRAM. The length of the gate channel determines a channel length along which electrons flow from the source to the drain. The width of the gate channel determines a number of electrons that flow from the source to the drain. If the length of the gate channel in the vertical transistor trench capacitor DRAM can be shortened, a creepage loss of the transistor can be significantly reduced, and the efficiency of the vertical transistor trench capacitor DRAM thereby increases.

DE 199 54 867 C1 und EP 1 804 288 A2 zeigen jeweils ein DRAM auf einem Siliziumsubstrat umfassend zumindest einen aktiven Bereich, eine Vielzahl von Gateleitern, eine Vielzahl von Tiefgraben-Kondensatoren und eine Vielzahl von vertikalen Transistoren im Siliziumsubstrat, wobei jeder vertikale Transistor mit jedem entsprechenden Tiefgraben-Kondensator verbunden ist, um eine Speicherzelle zu bilden. Dabei weist das DRAM der DE 199 54 867 C1 ein unteres Source-/Drain-Gebiet auf, welches tiefer liegt als ein oberes Source-/Drain-Gebiet. DE 199 54 867 C1 and EP 1 804 288 A2 each show a DRAM on a silicon substrate comprising at least one active region, a plurality of gate conductors, a plurality of deep trench capacitors, and a plurality of vertical transistors in the silicon substrate, each vertical transistor connected to each corresponding trench capacitor to supply a memory cell form. The DRAM has the DE 199 54 867 C1 a lower source / drain region which is lower than an upper source / drain region.

Forschungen der Industrie haben zu einem DRAM mit „Checkerboard Trench” (d. h. mit schachbrettartig angeordneten Gräben) geführt, bei dem ein Transistor mit einem korrespondierenden Trench-Kondensator übereinstimmt. Der Checkerboard-Trench-DRAM (schachbrettmusterartig angeordnetes Graben – DRAM) ist für 90 nm Herstellungsverfahren geeignet, um eine ebene Standardherstellung zu verbessern, und um zufriedenstellende Kapazitäten zu erzielen, ohne die Notwendigkeit der Verwendung eines stark dielektrischen Materials. Wenn ein vertikaler Transistor mit einer kürzeren Gatekanallänge hergestellt werden könnte, würde der Kriechstromeffekt des Transistors abnehmen. Die Anwendung des vertikalen Transistors im Checkerboard-Trench-DRAM würde somit den Wirkungsgrad des Checkerboard-Trench-DRAM stark erhöhen. Somit ist die Entwicklung eines vertikalen Transistors mit einer kurzen Gatekanallänge eine wichtige Aufgabe der Halbleiterindustrie.Research in the industry has led to a DRAM with "checkerboard trench", in which a transistor matches a corresponding trench capacitor. The Checkerboard Trench DRAM is suitable for 90 nm fabrication processes to improve planar standard fabrication and to achieve satisfactory capacitances without the necessity of using a high dielectric material. If a vertical transistor with a shorter gate channel length could be made, the leakage current effect of the transistor would decrease. The application of the vertical transistor in the checkerboard trench DRAM would thus greatly increase the efficiency of the checkerboard trench DRAM. Thus, the development of a vertical transistor with a short gate channel length is an important task of the semiconductor industry.

Vor diesem Hintergrund zielt die vorliegende Erfindung darauf ab, gegenüber einem herkömmlichen DRAM mit horizontalen Transistoren einen DRAM mit einer längeren Kanallänge aufgrund verschiedener Tiefen des Drain und der Source des Transistors bereitzustellen.Against this background, the present invention aims to provide a DRAM having a longer channel length due to different depths of the drain and source of the transistor over a conventional horizontal transistor DRAM.

Dies wird durch einen DRAM gemäß Anspruch 1 erreicht. Die abhängigen Ansprüche betreffen entsprechende Weiterentwicklungen und Verbesserungen.This is achieved by a DRAM according to claim 1. The dependent claims relate to corresponding further developments and improvements.

Wie deutlicher aus der nachfolgenden genauen Beschreibung ersichtlich wird, umfasst der beanspruchte DRAM eine längere Kanallänge aufgrund einer unterschiedlichen Tiefe des Drain und der Source des Transistors.As will become more apparent from the detailed description given below, the claimed DRAM includes a longer channel length due to a different depth of the drain and source of the transistor.

Im Folgenden wird die Erfindung weiter anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen erläutert, in denen:In the following, the invention will be further explained by way of example with reference to the accompanying drawings, in which:

1 eine schematische Darstellung ist, welche einen Checkerboard-Trench-DRAM gemäß der vorliegenden Erfindung darstellt; und 1 Fig. 12 is a schematic diagram illustrating a checkerboard trench DRAM according to the present invention; and

2 bis 6 die Herstellung eines Checkerboard-Trench-DRAM gemäß der vorliegenden Erfindung darstellen. 2 to 6 illustrate the preparation of a checkerboard trench DRAM according to the present invention.

Es sei auf 1 Bezug genommen. 1 ist eine schematische Darstellung, welche einen Checkerboard-Trench-DRAM gemäß der vorliegenden Erfindung darstellt. Ein Speicherfeldbereich 10 des Checkerboard-Trench-DRAM weist eine Vielzahl von Deep-Trench-Kondensatoren 12 (d. h. Kondensatoren mit tiefen Gräben (trench)) auf. Die Deep-Trench-Kondensatoren 12 sind in einem schachbrettartigen Muster versetzt angeordnet, wie in 1 gezeigt. Ein aktiver Bereich (AA) 14 und ein Gateleiter (GC) 16 sind senkrecht zueinander angeordnet und kreuzen sich wiederholt an jedem Deep-Trench-Kondensator 12. Jeder Transistor (nicht gezeigt) passt zu einem Deep-Trench-Kondensator 12. Die strukturelle Eigenschaft, dass ein Transistor zu einem Deep-Trench-Kondensator 12 passt, ist ein definierendes Merkmal des Checkerboard-Trench-DRAM.It's up 1 Referenced. 1 Fig. 10 is a schematic diagram illustrating a checkerboard trench DRAM according to the present invention. A storage area 10 The Checkerboard Trench DRAM has a variety of deep trench capacitors 12 (ie capacitors with deep trenches). The deep trench capacitors 12 are arranged in a checkered pattern, as in 1 shown. An active area (AA) 14 and a gate leader (GC) 16 are perpendicular to each other and intersect repeatedly at each deep trench capacitor 12 , Each transistor (not shown) matches a deep trench capacitor 12 , The structural property that turns a transistor into a deep trench capacitor 12 fits is a defining feature of Checkerboard Trench DRAM.

Es sei auf 2 bis 6 Bezug genommen. 2 bis 6 sind schematische Darstellungen, welche die Herstellung des Checkerboard-Trench-DRAM der 1 erläutern. 6 zeigt einen Querschnitt an der Linie AA'. Wie in 2 gezeigt, wird der Checkerboard-Trench-DRAM 20 der vorliegenden Erfindung auf einem Siliziumsubstrat 22 ausgebildet, z. B. einem Halbleiter-Wafer oder einem Silizium-auf-Isolator-Aufbau. Ein Oxidfeld 24 und eine Siliziumnitridschicht 26 sind auf einer Oberfläche des Siliziumsubstrats 22 ausgebildet. Um den Deep-Trench-Kondensator 12 in der Speicherzelle herzustellen, nutzt die vorliegende Erfindung eine gemusterte Photoresist-Schicht als eine Maske (nicht gezeigt), um jeden Deep-Trench-Kondensator 12 auf der Oberfläche des Siliziumsubstrats 22 zu definieren. Ein Ätzvorgang wird durchgeführt, um die Siliziumnitridschicht 26 zu ätzen, um das Muster der Photoresist-Schicht auf die Siliziumnitridschicht 26 zu übertragen. Die gemusterte Siliziumnitridschicht 26 wird als eine Maske verwendet und ein Ätzvorgang wird durchgeführt, um die tiefen Gräben (Deep Trench) auszubilden.It's up 2 to 6 Referenced. 2 to 6 are schematic representations showing the preparation of the checkerboard trench DRAM of 1 explain. 6 shows a cross section on the line AA '. As in 2 shown is the checkerboard trench DRAM 20 of the present invention on a silicon substrate 22 trained, z. As a semiconductor wafer or a silicon-on-insulator structure. An oxide field 24 and a silicon nitride layer 26 are on a surface of the silicon substrate 22 educated. To the deep trench capacitor 12 In the memory cell, the present invention utilizes a patterned photoresist layer as a mask (not shown) around each deep trench capacitor 12 on the surface of the silicon substrate 22 to define. An etching is performed to the silicon nitride layer 26 etch to the pattern of the photoresist layer on the silicon nitride layer 26 transferred to. The patterned silicon nitride layer 26 is used as a mask and an etching is performed to form the deep trench.

Ein Arsensilikatglas-Diffusionsvorgang (ASG-Diffusionsvorgang) wird durchgeführt, um einen diffundierten Bereich als eine untere Elektrode 220 in Boden des Deep Trench im Siliziumsubstrat 22 auszubilden. Dann, nachdem das Arsensilikatglas entfernt wurde, wird eine dielektrische Schicht 222, wie eine Oxid-Nitrid-Oxid-Schicht (ONO-Schicht), auf der Oberfläche des Deep Trench als eine dielektrische Kondensatorschicht des Deep-Trench-Kondensators 12 ausgebildet. Dann werden Abscheidungs- und Ätzvorgänge durchgeführt, um eine Polysiliziumschicht 226 als eine obere Elektrode des Deep-Trench-Kondensators 12 im Boden des Deep Trench auszubilden. Eine Oxidschicht (nicht gezeigt) wird auf der Polysiliziumschicht 226 des Deep-Trench-Kondensators 12 ausgebildet und eine Polysiliziumschicht (nicht gezeigt) wird eingefüllt. Ein Ätzvorgang wird durchgeführt, um eine Verjüngungs-Oxidschicht 224 und eine Polysiliziumschicht 228 zu bilden. Eine Polysiliziumschicht (nicht gezeigt) wird eingefüllt und ein Ätzvorgang wird durchgeführt, um eine Polysiliziumschicht 230 auszubilden, um einen standardmäßigen Herstellungsvorgang des Deep-Trench-Kondensators 12 abzuschließen.An arsenic silicate glass diffusion process (ASG diffusion process) is performed to form a diffused region as a lower electrode 220 in bottom of the deep trench in the silicon substrate 22 train. Then, after the arsenic silicate glass is removed, a dielectric layer is formed 222 such as an oxide-nitride-oxide (ONO) layer, on the surface of the deep trench as a dielectric capacitor layer of the deep trench capacitor 12 educated. Then, deposition and etching are performed to form a polysilicon layer 226 as an upper electrode of the deep trench capacitor 12 in the bottom of the Deep Trench. An oxide layer (not shown) is formed on the polysilicon layer 226 of the deep trench capacitor 12 formed and a polysilicon layer (not shown) is filled. An etching process is performed to form a tapered oxide layer 224 and a polysilicon layer 228 to build. A polysilicon layer (not shown) is filled and an etching is performed to form a polysilicon layer 230 to form a standard manufacturing process of the deep trench capacitor 12 complete.

Es sei auf 3 Bezug genommen. Ein Vorgang für einen einseitigen Einbettungsstreifen 230 wird durchgeführt. Eine Photoresist-Schicht definiert eine Lage einer flachen Trench-Isolierung (STI) 32. Ein Ätzvorgang wird durchgeführt, um Polysiliziumschichten 230, 228, 226 zu trennen. Ein dielektrisches Material wie Siliziumoxid wird darin eingefüllt. Ein chemisch-mechanischer-Poliervorgang (CMP) wird durchgeführt, um die flache Trench-Isolierung 32 auszubilden, und die Lage des aktiven Bereichs 14 in 1 wird gleichzeitig definiert. Es sei auf 4 Bezug genommen. Das Oxidfeld 24 und die Siliziumnitridschicht 26 werden entfernt. Eine gemusterte Photoresist-Schicht (nicht gezeigt) wird genutzt, um eine Gatevertiefung 46 in dem Siliziumsubstrat 22 zu definieren. Ein Ätzvorgang wird durchgeführt, um jede erforderliche Gatevertiefung 46 im Siliziumsubstrat 22 auszubilden. Eine Gateisolierschicht 42 wird durch einen Wärmeoxidationsvorgang auf dem Siliziumsubstrat 22 und der Gatevertiefung 46 ausgebildet. Eine Polysiliziumschicht (nicht gezeigt) wird auf dem Siliziumsubstrat 22 abgeschieden, um jede Gatevertiefung 46 zu füllen. Ein Ätzvorgang wird durchgeführt, um einen Teil der Polysiliziumschicht zu entfernen. Eine Polysiliziumschicht (nicht gezeigt) wird auf dem Siliziumsubstrat 22 und jeder Gatevertiefung 46 abgeschieden. Eine gemusterte Photoresist-Schicht wird genutzt, um Positionen eines Gatestapels 44 und eines Gateleiters 16 zu definieren, und ein Ätzvorgang wird auf der Polysiliziumschicht durchgeführt, um die Herstellung des Gateleiters 16 zu vollenden. Die Polysiliziumschicht 43 in der Gatevertiefung 46 ist das Gate 43 des Transistors in der Speicherzelle.It's up 3 Referenced. A process for a one-sided embedding strip 230 is carried out. A photoresist layer defines a layer of shallow trench isolation (STI) 32 , An etching process is performed to polysilicon layers 230 . 228 . 226 to separate. A dielectric material such as silicon oxide is filled therein. A chemical-mechanical polishing (CMP) process is performed to achieve shallow trench isolation 32 form and the location of the active area 14 in 1 is defined simultaneously. It's up 4 Referenced. The oxide field 24 and the silicon nitride layer 26 being deleted. A patterned photoresist layer (not shown) is used to form a gate well 46 in the silicon substrate 22 define. An etch is performed to remove any required gate well 46 in the silicon substrate 22 train. A gate insulating layer 42 is due to a heat oxidation process on the silicon substrate 22 and the gate well 46 educated. A polysilicon layer (not shown) is deposited on the silicon substrate 22 deposited to each gate well 46 to fill. An etching is performed to remove a part of the polysilicon layer. A polysilicon layer (not shown) is deposited on the silicon substrate 22 and every gate recess 46 deposited. A patterned photoresist layer is used to position a gate stack 44 and a gatekeeper 16 and an etching process is performed on the polysilicon layer to facilitate the fabrication of the gate conductor 16 to complete. The polysilicon layer 43 in the gate well 46 is the gate 43 of the transistor in the memory cell.

Es sei auf 5 Bezug genommen. Wie in 5 gezeigt, ist eine gemusterte Photoresist-Schicht eine Maske 52 zum Ausbilden eines Drain (Abfluss) 54. Ein Ionenimplantationsvorgang wird durchgeführt, um den Drain 54 des Transistors auszubilden, und die Maske 52 wird danach entfernt. Es sei auf 6 Bezug genommen. Eine gemusterte Photoresist-Schicht ist eine Maske 62 zum Ausbilden einer Source (Quelle) 64. Ein Ionenimplantationsvorgang wird durchgeführt, um die Source 64 des Transistors auszubilden, und die Maske 62 wird danach entfernt. In der vorliegenden Erfindung werden der Drain 54 und die Source 64 durch unterschiedliche Ionenimplantationsvorgänge gebildet. Deshalb können der Herstellungsablauf, eine Ionendosis und eine Art der Dotiersubstanz des Drain 54 und der Source 64 verändert werden, um verschiedene Anforderungen an das Produkt und dessen Funktion zu erfüllen. Eine Tiefe des Drain 54 ist tiefer als eine Tiefe der Source 64 und ein vertikaler Transistor 66 wird in der Speicherzelle 11 ausgebildet, wie die 6 zeigt. Somit wird ein Checkerboard-Trench-DRAM 20 gebildet.It's up 5 Referenced. As in 5 As shown, a patterned photoresist layer is a mask 52 for forming a drain (drain) 54 , An ion implantation process is performed to close the drain 54 of the transistor, and the mask 52 will be removed afterwards. It's up 6 Referenced. A patterned photoresist layer is a mask 62 for forming a source 64 , An ion implantation process is performed to remove the source 64 of the transistor, and the mask 62 will be removed afterwards. In the present invention, the drain 54 and the source 64 formed by different ion implantation processes. Therefore, the production process, an ion dose and a kind of the dopant of the drain 54 and the source 64 be changed to meet different requirements for the product and its function. A depth of the drain 54 is deeper than a depth of the source 64 and a vertical transistor 66 is in the memory cell 11 trained, like that 6 shows. Thus becomes a checkerboard trench DRAM 20 educated.

Es sei angemerkt, dass die Tiefe des Drain 54 tiefer als die Tiefe der Source 64 ist, und dass die Herstellung unterschiedliche Energien und Ionendosierungen nutzt, um den Drain 54 und die Source 64 auszubilden. Zum Beispiel ist eine Energie des Ionenimplantationsvorgangs, der zur Bildung des Drain 54 genutzt wird, größer als eine Energie, die zum Ausbilden der Source 64 genutzt wird. Die Ionendosierung des Ionenimplantationsvorgangs zum Ausbilden des Drain 54 ist höher als die Ionendosierung, die zum Bilden der Source 64 genutzt wird. Sowohl die Energie als auch die Ionendosierung führen dazu, das die Tiefe des Drain 54 tiefer ist als die Tiefe der Source 64. Natürlich können eine höhere Energie des Ionenimplantationsvorgangs und eine höhere Ionendosierung dazu führen, dass der Drain 54 tiefer wird; in ähnlicher Weise können eine geringere Energie im Ionenimplantationsvorgang und eine niedrigere Ionendosierung dazu führen, dass die Source 64 flacher wird. Natürlich kann die Tiefe des Drain 54 nicht so tief sein, dass die untere Elektrode 220 zerstört wird, da der Kondensator 12 sonst nicht normal funktionieren kann.It should be noted that the depth of the drain 54 deeper than the depth of the source 64 is, and that the manufacturing uses different energies and ion dosages to the drain 54 and the source 64 train. For example, one of the energies of the ion implantation process used to form the drain 54 is used, larger than an energy used to form the source 64 is being used. The ion dosage of the ion implantation process to form the drain 54 is higher than the ion dosage used to form the source 64 is being used. Both the energy and the ion dosage result in the depth of the drain 54 is deeper than the depth of the source 64 , Of course, higher energy of the ion implantation process and higher ion dosage may cause the drain 54 gets deeper; Similarly, lower energy in the ion implantation process and lower ion dosage may cause the source to be ionized 64 becomes flatter. Of course, the depth of the drain 54 do not be so deep that the bottom electrode 220 is destroyed because the capacitor 12 otherwise it can not work normally.

Im Vergleich zum Stand der Technik ist in der vorliegenden Erfindung die Tiefe des Drain des Transistors tiefer als die Tiefe der Source, während der Drain und die Source im Stand der Technik die gleiche Tiefe aufweisen. Deshalb ist die Kanallänge des Transistors in der vorliegenden Erfindung gegenüber einem herkömmlichen DRAM mit horizontalen Transistoren länger, so dass Kriechstromverlust verringert ist, die Geschwindigkeit ist höher als beim Transistor des Standes der Technik und die elektrische Leistung ist besser. Zusätzlich muss die vorliegende Erfindung nur unterschiedliche Energien im Ionenimplantationsvorgang oder unterschiedliche Ionendosierungen nutzen, um die Tiefe des Drain und der Source einfach zu steuern. Außerdem ist die Herstellung einfacher als im Stand der Technik.In the present invention, as compared with the prior art, the depth of the drain of the transistor is deeper than the depth of the source, while the drain and the source have the same depth in the prior art. Therefore, the channel length of the transistor in the present invention is longer than a conventional horizontal transistor DRAM, so that leakage current loss is reduced, the speed is higher than in the prior art transistor, and the electric performance is better. In addition, the present invention only needs to use different energies in the ion implantation process or different ion dosages to easily control the depth of the drain and source. In addition, the production is easier than in the prior art.

Zusammenfassend betrifft die vorliegende Erfindung einen DRAM-Aufbau auf einem Siliziumsubstrat, umfassend einen aktiven Bereich, Gateleiter, Deep-Trench-Kondensatoren und vertikale Transistoren. Die Deep-Trench-Kondensatoren werden an Schnittpunkten des aktiven Bereichs und der Gateleiter ausgebildet, und jeder Deep-Trench-Kondensator ist elektrisch mit dem korrespondierenden vertikalen Transistor verbunden, um eine Speicherzelle zu bilden. Der Transistor umfasst ein Gate, eine Source auf einer Seite des Gates und einen Drain auf der anderen Seite des Gates. Die Tiefe des Drain unterscheidet sich von der Tiefe der Source.In summary, the present invention relates to a DRAM structure on a silicon substrate comprising an active region, gate conductors, deep trench capacitors and vertical transistors. The deep trench capacitors are formed at intersections of the active region and the gate conductors, and each deep trench capacitor is electrically connected to the corresponding vertical transistor to form a memory cell. The transistor includes a gate, a source on one side of the gate, and a drain on the other side of the gate. The depth of the drain is different from the depth of the source.

Claims

Dynamic Random Access Memory (DRAM) ( 20 ) on a silicon substrate ( 22 ), comprising: at least one active area ( 14 ) on the silicon substrate ( 22 ); a variety of gate leaders ( 16 ) on the silicon substrate ( 22 ); a variety of deep trench capacitors ( 12 ), each deep trench capacitor ( 12 ) in the silicon substrate ( 22 ) at respective intersections of the plurality of gate ladders ( 16 ) and the active area ( 14 ) is arranged; and a plurality of vertical transistors ( 66 ) in the silicon substrate ( 22 ), each vertical transistor ( 66 ) with each corresponding deep trench capacitor ( 12 ) is connected to a memory cell ( 11 ), each vertical transistor ( 66 ) further comprises: a gate ( 43 ), each of the deep trench capacitors ( 12 ) in the direction of the active area ( 14 ) between two adjacent gates ( 43 ) is arranged; a source ( 64 ) on one side of the gate ( 43 ); and a drain ( 54 ) on the other side of the gate ( 43 ), the depth of the drain ( 54 ) deeper than the depth of the source ( 64 ), and a depth of the drain ( 54 ) deeper than a depth of the gate ( 43 ).

The DRAM of claim 1, wherein the DRAM comprises a checkerboard patterned trench DRAM ( 20 ).

A DRAM according to claim 1, wherein the active region ( 14 ) perpendicular to the gate ladders ( 16 ) is arranged.

A DRAM according to claim 1, wherein each deep trench capacitor ( 12 ) a lower electrode ( 220 ), an upper electrode ( 226 ) and a dielectric layer ( 222 ) between the upper electrode ( 226 ) and the lower electrode ( 220 ).

A DRAM according to claim 1, wherein the silicon substrate ( 22 ) a plurality of shallow trench isolations (STI) ( 32 ) and one-sided embedding strips ( 230 ).

A DRAM according to claim 5, wherein the silicon substrate ( 22 ) a plurality of gate wells ( 46 ) and each gate ( 43 ) in each corresponding gate well ( 46 ) is arranged.

A DRAM according to claim 6, wherein each transistor ( 66 ) further comprises a gate insulating layer ( 42 ) between the silicon substrate ( 22 ) and the gate ( 43 ).