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Die
vorliegende Erfindung bezieht sich auf ein Halbleiterspeicherbauelement,
auf ein Halbleiterbauelement und auf ein Verfahren zum Betreiben
eines Halbleiterspeicherbauelements.
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Eine
typische dynamische Speicherzelle umfasst einen Zugriffstransistor
und einen Datenspeicherkondensator. Wenn der Datenspeicherkondensator
geladen ist, ist ein Datenwert „1" gespeichert, während ein Datenwert „0" gespeichert ist,
wenn keine Ladung im Datenspeicherkondensator geladen ist. Da die
Ladung im Datenspeicherkondensator jedoch nach Ablauf einer vorbestimmten
Zeitspanne verloren geht, sollte ein Wiederauffrischungsvorgang bzw.
ein Wiederspeichervorgang ausgeführt
werden.
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Zusätzlich muss
Layoutfläche
für Kondensatoren
vorgesehen werden, wenn ein Speicherzellenfeld die typischen dynamischen
Speicherzellen umfasst, da der Kondensator für die typische dynamische Speicherzelle
erforderlich ist, so dass eine Grenze vorhanden ist, wie stark die
Layoutfläche
eines Halbleiterspeicherbauelements reduziert werden kann.
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Aus
diesem Grund wurde ein Transistor mit einem Floating-Body vorgeschlagen.
Bei diesem Transistor kann es erforderlich sein, dass der Floating-Body
oder floatende Trägerkörper, der
die Majoritätsträger speichert,
aufgefrischt wird, da die gespeicherten Majoritätsträger nach Ablauf einer vorbestimmten
Zeitspanne verloren sind. Daher verhält sich eine Speicherzelle,
die einen Transistor mit einem Floating-Body aufweist, ähnlich wie
ein Kondensator, obwohl die Speicherzelle, die einen Transistor mit
dem Floating-Body umfasst, im Gegensatz zu einer typischen Speicherzelle
keinen Kondensator umfasst, so dass sie als dynamische Speicherzelle
verwendet werden kann.
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Mit
anderen Worten, der Transistor mit dem Floating-Body bildet eine
Speicherzelle. Daher weist das Halbleiterspeicherbauelement mit
Speicherzellen, die Transistoren mit Floating-Body umfassen, eine
kleinere Layoutfläche
als ein Halbleiterspeicherbauelement auf, das typische Speicherzellen
umfasst, vorausgesetzt, dass ein Halbleiterspeicherbauelement mit
einer bestimmten Kapazität
unter Verwendung von Speicherzellen gefertigt wird, die Transistoren
mit Floating-Body umfassen.
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1 zeigt ein herkömmliches
Halbleiterspeicherbauelement, das eine Speicherzelle mit einem Floating-Body
umfasst. Das Halbleiterspeicherbauelement umfasst Speicherzellenfeldblöcke BLK1 und
BLK2, Bitleitungsauswahlschaltkreise 10-11 bis 10-1m und 10-21 bis 10-2m,
einen Referenzbitleitungsauswahlschaltkreis 12-1, Pegelbegrenzer 14-1 bis 14-m, 14-(m
+ 1), Abtastverstärker 16-1 bis 16-m, einen
Referenzspannungsgenerator 18, Komparatoren COM1 bis COMm,
Zwischenspeicher LA1 bis LAm, Rückschreibgatter
WBG1 bis WBGm, Lesespaltenauswahlgatter RG1 bis RGm, Schreibspaltenauswahlgatter
WG1 bis WGm und ein Referenzschreibspaltenauswahlgatter RWG.
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Jeder
der Speicherzellenfeldblöcke
BLK1 und BLK2 umfasst Speicherzellen MC und Referenzspeicherzellen
RMC. Während
eines Schreibvorgangs, wenn eine vorbestimmte Spannung von z.B. 1,5
V an die korrespondierende Wortleitung angelegt wird und eine Spannung,
die höher
als die vorbestimmte Spannung ist, d.h. höher als 1,5 V, an die korrespondierende
Bitleitung angelegt wird, werden aufgrund einer Stoßionisation
eine Anzahl von Elektronen-Löcher-Paaren
in der Nähe
eines Drains eines NMOS-Transistors der korrespondierenden Speicherzelle
MC erzeugt. Hier werden die Elektronen im Drain des NMOS-Transistors absorbiert
und die Löcher
werden im Floating-Body gespeichert, so dass ein Datenwert „1" geschrieben wird.
Das bedeutet, dass der NMOS-Transistor im Sättigungsbereich arbeitet, wenn
der Datenwert „1" geschrieben wird. Andererseits
werden, wenn eine vorbestimmte Spannung von z.B. 1,5 V an die korrespondierende
Wortleitung angelegt wird, und eine Spannung, die niedriger als
die vorbestimmte Spannung ist, z.B. –1,5 V, an die korrespondierende
Bitleitung angelegt wird, der floatende Trägerkörper bzw. Floating-Body und der
Drain des NMOS-Transistors in Durchlassrichtung vorgespannt, so
dass die im Floating-Body gespeicherten Löcher überwiegend zum Drain entladen werden.
Als Ergebnis wird ein Datenwert „0" geschrieben.
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Wenn
der Datenwert „1" gespeichert ist, nimmt
die Schwellspannung des NMOS-Transistors ab, und die Schwellspannung
des NMOS-Transistors nimmt
zu, wenn der Datenwert „0" gespeichert ist. Zusätzlich tritt
während
eines Lesevorgangs, wenn eine vorbestimmte Spannung von z.B. 1,5
V an die korrespondierende Wortleitung angelegt wird und eine Spannung
von z.B. 0,2 V an die korrespondierende Bitleitung angelegt wird,
um den NMOS-Transistor im linearen Bereich zu betreiben, eine Stromdifferenz
in der korrespondierenden Bitleitung auf. Durch Abtasten der Stromdifferenz
liest die Speicherzelle einen Datenwert „0" bzw. einen Datenwert „1". Wenn die Speicherzelle
den Datenwert „1" speichert, wird
ein Bitleitungsstrom, der erzeugt wird, wenn der Daten wert „1" gelesen wird, aufgrund
einer niedrigen Schwellspannung erhöht. Im Vergleich nimmt, wenn die
Speicherzelle den Datenwert „0" speichert, ein Bitleitungsstrom,
der erzeugt wird, wenn der Datenwert „0" gelesen wird, aufgrund einer hohen
Schwellspannung ab.
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Jeder
der Bitleitungsauswahlschaltkreise 10-11 bis 10-1m und 10-21 bis 10-2m wählt in Reaktion
auf jedes der Bitleitungsauswahlsignale BS1 bis BSk eine der k Bitleitungen
BL1 bis BLk von jedem der Subspeicherzellenfeldblöcke SBLK11
bis SBLK1m und SBLK21 bis SBLK2m aus und koppelt die ausgewählte Bitleitung
mit einer korrespondierenden der Abtastbitleitungen SBL1 bis SBLm.
Jeder der Referenzbitleitungsauswahlschaltkreise 12-1 und 12-2 verbindet
in Reaktion auf ein korrespondierendes der Referenzbitleitungsauswahlsignale
RBS1 und RBS2 Referenzbitleitungen RBL1 und RBL2 von jedem der Referenzspeicherzellenfeldblöcke RBLK1 und
RBLK2 mit einer Referenzabtastbitleitung RSBL.
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Jeder
der Pegelbegrenzer 14-1 bis 14-m und 14-(m
+ 1) unterbricht die Versorgung des korrespondierenden der
Ströme
Ic1 bis Ic(m + 1) zu der korrespondierenden der Abtastbitleitungen
SBL1 bis SBLm und der Referenzabtastbitleitung RSBL, wenn die korrespondierende
der Abtastbitleitungen SBL1 bis SBLm und die Referenzabtastbitleitung
RSBL einen Spannungspegel aufweist, der höher als eine begrenzte Spannung
VBLR ist. Das bedeutet, dass aufgrund der Pegelbegrenzer 14-1 bis 14-(m + 1) eine Spannung
für einen
Lesevorgang an die Bitleitungen BL1 bis BLk und die Referenzbitleitungen
RBL1 und RBL2 angelegt wird, um das Fließen eines korrespondierenden
der Ströme
Ic1 bis Ic(m + 1) zu ermöglichen,
wenn der Pegel der begrenzten Spannung VBLR auf 0,2 V gesetzt wird.
Die begrenzte Spannung VBLR wird deshalb auf einen niedrigen Pegel von
0,2 V gesetzt, dass der NMOS-Transistor mit dem Floating-Body in
einen gesättigten
Zustand vorgespannt wird, wenn die begrenzte Spannung VBLR auf einen
höheren
Pegel als 0,2 V gesetzt wird, so dass aufgrund einer Stoßionisation
fälschlicherweise ein
Datenwert „1" gelesen werden kann,
wenn ein Datenwert „0" gelesen wird. Der
Referenzspannungsgenerator 18 erzeugt korrespondierend
mit dem Strom Ic(m + 1) eine Referenzspannung VREF. Jeder der Abtastverstärker 16-1 bis 16-m tastet
den korrespondierenden der Ströme
Ic1 bis Icm ab und erzeugt korrespondierend mit dem abgetasteten Strom
eine Spannung. Die vom Referenzspannungsgenerator 18 erzeugt
Referenzspannung VREF liegt zwischen Spannungen, die mit dem Datenwert „0" und dem Datenwert „1" korrespondieren,
die von jedem der Abtastverstärker 16-1 bis 16-m ausgegeben werden.
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Die
Schreib- und Lesevorgänge
des in 1 dargestellten
Halbleiterspeicherbauelements werden nun beschrieben.
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Zuerst
wird der Schreibvorgang der Referenzspeicherzellen RMC beschrieben.
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Wenn
eine Spannung von 1,5 V an die Wortleitung WL11 angelegt wird und
das Referenzbitleitungsauswahlsignal RBS1 aktiviert ist, wird die
Referenzbitleitung RBL1 mit der Referenzabtastbitleitung RSBL gekoppelt.
Wenn ein Referenzschreibspaltenauswahlsignal RWCSL aktiviert ist,
wird ein NMOS-Transistor N7 angeschaltet und daher werden Daten,
die zu einer Schreibdatenleitung WD übertragen werden, über die
Referenzabtastbitleitung RSBL zur Referenzbitleitung RBL1 übertragen.
In diesem Fall wird, wenn die Schreibdaten eine Spannung von –1,5 V aufweisen,
der Datenwert „0" in die Referenzspeicherzelle
RMC geschrieben, die zwischen der Wortleitung WL11 und der Referenzbitleitung
RBL1 eingeschleift ist. Auf die gleiche Weise wird der Datenwert „0" in alle Referenzspeicherzellen
RMC geschrieben, die zwischen anderen Wortleitungen und der Referenzbitleitung
RBL1 eingeschleift sind. Zusätzlich
wird der Datenwert „1" in alle Referenzspeicherzellen
RMC geschrieben, die zwischen den Wortleitungen WL11 bis WL1n und
WL21 bis WL2n und der Referenzbitleitung RBL2 eingeschleift sind. In
diesem Fall können
die Schreibdaten eine Spannung von 1,5 V aufweisen.
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Mit
anderen Worten, der Datenwert „0" wird in die Referenzspeicherzellen
RMC geschrieben, die mit den Referenzbitleitungen RBL1 der entsprechenden
Referenzspeicherzellenfeldblöcke
RBLK1 und RBLK2 verbunden sind, und der Datenwert „1" wird in die Referenzspeicherzellen
RMC geschrieben, die mit den Referenzbitleitungen RBL2 verbunden
sind. Daher werden die mit den Referenzbitleitungen RBL1 und RBL2
der entsprechenden Referenzspeicherzellenfeldblöcke RBLK1 und RBLK2 verbundenen
Referenzspeicherzellen RMC verwendet, um die Referenzspannung während des
Lesevorgangs zu erzeugen.
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Nun
wird der Schreibvorgang der Speicherzelle MC beschrieben. Wenn eine
Spannung von 1,5 V an die Wortleitung WL11 angelegt wird und das
Bitleitungsauswahlsignal BS1 aktiviert ist, wird die Bitleitung
BL1 mit der Abtastbitleitung SBL1 verbunden. Wenn ein Schreibspaltenauswahlsignal
WCSL1 aktiviert ist, wird ein NMOS-Transistor N6 angeschaltet. In
diesem Fall wird, wenn eine Spannung von –1,5 V an die Schreibdatenleitung
WD angelegt ist, die Spannung über
die Abtastbitleitung SBL1 zur Bitleitung BL1 übertragen, so dass der Datenwert „0" in die Speicherzelle
MC geschrieben wird, die zwischen der Wortleitung WL11 und der Bitleitung
BL1 eingeschleift ist. Andererseits wird, wenn eine Spannung von
1,5 V an die Schreibdatenleitung WD angelegt wird, der Datenwert „1" geschrieben. Auf
die gleiche Weise führen
alle Speicherzellen MC den Schreibvorgang aus.
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Nun
wird der Lesevorgang der Speicherzellen MC beschrieben. Wenn eine
Spannung von 1,5 V an die Wortleitung WL11 angelegt wird und das
Bitleitungsauswahlsignal BS1 aktiviert ist, wird die Bitleitung
BL1 mit der Abtastbitleitung SBL1 verbunden, so dass ein Signal
von der Bitleitung BL1 zur Abtastbitleitung SBL1 übertragen
wird. In diesem Fall wer den die Referenzbitleitungsauswahlsignale
RBS1 und RBS2 gleichzeitig aktiviert und daher werden die Referenzbitleitungen
RBL1 und RBL2 mit der Referenzabtastbitleitung RSBL verbunden und
ein Signal wird von den Referenzbitleitungen RBL1 und RBL2 zur Referenzabtastbitleitung
RSBL übertragen.
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Der
Pegelbegrenzer 14-1 verhindert die Stromversorgung von
einem Ausgabeknoten des Pegelbegrenzers 14-1 zur Abtastbitleitung
SBL1, wenn die Abtastbitleitung SBL1 einen höheren Spannungspegel als die
begrenzte Spannung VBLR aufweist, so dass die Abtastbitleitung SBL1
auf einem niedrigeren Spannungspegel als die begrenzte Spannung
VBLR bleibt. Zudem erzeugt der Pegelbegrenzer 14-1 den Strom
Ic1, der mit den in der Speicherzelle MC gespeicherten Daten korrespondiert.
Der Pegelbegrenzer 14-(m + 1) verhindert die Stromversorgung
von einem Ausgabeknoten des Pegelbegrenzers 14-(m + 1) zur
Referenzabtastbitleitung RSBL, wenn die Referenzabtastbitleitung
RSBL einen höheren
Spannungspegel als die begrenzte Spannung VBLR aufweist, so dass
die Referenzabtastbitleitung RSBL auf einem niedrigeren Spannungspegel
als die begrenzte Spannung VBLR bleibt. Zudem erzeugt der Pegelbegrenzer 14-(m
+ 1) den Strom Ic(m + 1), der mit den in der Referenzspeicherzelle
RMC gespeicherten Daten korrespondiert.
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Der
Abtastverstärker 16-1 tastet
den Strom Ic1 ab und erzeugt eine Abtastspannung sn1. Der Referenzspannungsgenerator 18 tastet
den Strom Ic(m + 1) ab und erzeugt eine Referenzspannung VREF. Der
Komparator COM1 wird in Reaktion auf das Abtastverstärkerfreigabesignal
SEN freigegeben und vergleicht die Abtastspannung sn1, die vom Abtastverstärker 16-1 erzeugt
wird, mit der Referenzspannung VREF und erzeugt Abtastdaten. Das
bedeutet, dass der Komparator COM1 an einem korrespondierenden Knoten „a" ein Signal mit einem
hohen Pegel ausgibt, wenn die durch den Abtastverstärker 16-1 erzeugte
Abtastspannung sn1 niedriger als die Referenzspannung VREF ist.
Umgekehrt gibt der Komparator COM1 am korrespondierenden Knoten „a" ein Signal mit einem
niedrigen Pegel aus, wenn die Abtastspannung sn1 höher als
die Referenzspannung VREF ist. Der Zwischenspeicher LA1 speichert
die Abtastdaten.
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Zusätzlich werden
NMOS-Transistoren N2 und N4 angeschaltet, wenn ein Lesespaltenauswahlsignal
RCSL1 aktiviert wird. In diesem Fall wird ein NMOS-Transistor N5
angeschaltet, wenn der Knoten „a" auf einem hohen
Pegel ist, und überträgt Daten mit
einem niedrigen Pegel an eine invertierte Lesedatenleitung RDB.
Andererseits wird ein NMOS-Transistor
N3 angeschaltet, wenn ein Knoten „b" auf einem hohen Pegel ist, und überträgt Daten
mit einem niedrigen Pegel an eine Lesedatenleitung RD. Das bedeutet,
dass während
des Lesevorgangs die Daten mit dem niedrigen Pegel zur Lesedatenleitung
RD oder zur invertierten Lesedatenleitung RDB übertragen werden.
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Nach
dem Lesevorgang, wenn das Schreibzurücksignal WB aktiviert ist,
wird ein NMOS-Transistor N1 angeschaltet, so dass Daten mit einem
hohen Pegel von der Abtastbitleitung SBL1 zur Bitleitung BL1 übertragen
werden. Dadurch wird mit der Speicherzelle MC, die den Datenwert „1" speichert und zwischen
der Wortleitung WL11 und der Bitleitung BL1 eingeschleift ist, ein
Wiederauffrischungsvorgang ausgeführt. Auf die gleiche Weise
führen
alle Speicherzellen MC den Lesevorgang aus.
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Daher
ist für
ein herkömmliches
Halbleiterspeicherbauelement, das Speicherzellen mit einem Floating-Body
aufweist, eine komplizierte Schaltungskonfiguration erforderlich,
die wie in 1 dargestellt
Pegelbegrenzer, Abtastverstärker,
Komparatoren, Zwischenspeicher und Rückschreibgatter aufweist, um
einen Lesevorgang auszuführen.
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Zudem
ist für
das herkömmliche
Halbleiterspeicherbauelement eine lange Zeitdauer erforderlich,
um einen Wiederauffrischungsvorgang auszu führen. Dies liegt daran, dass
eine zwischen einem Paar von Abtastbitleitungen eingeschleifte Schaltungskonfiguration,
die für
einen Lesevorgang oder einen Wiederauffrischungsvorgang verwendet
wird, zwischen k Bitleitungspaaren geteilt wird. Mit anderen Worten,
eine Wortleitung muss k-mal aktiviert werden, damit alle Speicherzellen
den Widerauffrischungsvorgang ausführen können.
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Der
Erfindung liegt das technische Problem zugrunde, ein Halbleiterspeicherbauelement,
ein Halbleiterbauelement und ein Verfahren zum Betreiben eines Halbleiterspeicherbauelements
bereitzustellen, welche die Chipabmessungen und den Zeitbedarf für einen
Wiederauffrischungsvorgang reduzieren.
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Die
Erfindung löst
dieses Problem durch Bereitstellung eines Halbleiterspeicherbauelements
mit den Merkmalen des Patentanspruchs 1, eines Halbleiterbauelements
mit den Merkmalen des Patentanspruchs 18 und eines Verfahrens zum
Betreiben eines Halbleiterspeicherbauelements mit den Merkmalen
des Patentanspruchs 23.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen
wird, um unnötige
Textwiederholungen zu vermeiden.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigen:
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1 ein
Blockdiagramm eines herkömmlichen
Halbleiterspeicherbauelements, das eine Speicherzelle mit einem
Floating-Body umfasst,
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2 ein
Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbauelements,
-
3 ein
Zeitablaufdiagramm eines Referenzschreibvorgangs des in 2 dargestellten Halbleiterspeicherbauelements,
-
4 ein
Zeitablaufdiagramm eines Schreibvorgangs des in 2 dargestellten
Halbleiterspeicherbauelements und
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5 ein
Zeitablaufdiagramm eines Lesevorgangs des in 2 dargestellten
Halbleiterspeicherbauelements.
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2 ist
ein Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbauelements.
Das Halbleiterspeicherbauelement umfasst ein Speicherzellenfeld 100,
einen Zeilendecoder 110, einen Spaltendecoder 120 und
eine Steuereinheit 130, wobei das Speicherzellenfeld 100 Speicherzellenfeldblöcke BLK0
bis BLK(k + 1), Isolationsgatter IS0 bis IS(k + 1), Vorladeschaltungen
PRE, Abtastverstärker
PSA und NSA und Spaltenauswahlgatter CSG umfasst.
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In 2 bezeichnet
jeder Block „SA" eine Abtastverstärkerschaltung,
welche die Vorladeschaltung PRE, die Bitleitungsabtastverstärker PSA
und NSA und die Spaltenauswahlgatter CSG umfasst.
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Die
Vorladeschaltung PRE umfasst NMOS-Transistoren N1 und N2. Der Abtastverstärker umfasst
einen PMOS-Abtastverstärker
PSA und einen NMOS-Abtastverstärker
NSA. Der PMOS-Abtastverstärker
PSA umfasst PMOS-Transistoren P1 und P2. Der NMOS-Abtastverstärker NSA
umfasst NMOS-Transistoren N3 und N4. Das Spaltenauswahlgate CSG
umfasst NMOS-Transistoren N5 und N6. Jedes der Isolationsgatter
IS1 bis ISk umfasst NMOS-Transistoren N7 und N8.
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Das
in 2 dargestellte Halbleiterspeicherbauelement ist
so konfiguriert, dass zwei Datenpaare über zwei Datenleitungspaare
eingegeben und ausgegeben werden können, die auf beiden Seiten
der Speicherzellenfeldblöcke
BLK1 bis BLKk angeordnet sind.
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In 2 umfasst
jeder der Speicherzellenfeldblöcke
BLK1 bis BLKk Referenz-NMOS-Transistoren RM und NMOS-Transistoren
M. Jeder Referenz-NMOS-Transistor weist einen Floating-Body und
ein Gate auf, die mit einer Referenzwortleitung RWL gekoppelt sind,
sowie ein Drain, der mit einer der Bitleitungen BL1, BL2, ... gekoppelt
ist, und eine Source auf, die mit einer gemeinsamen Sourceleitung
gekoppelt ist. Jeder NMOS-Transistor M weist einen Floating-Body
und ein Gate auf, die mit einer der Wortleitungen WL11 bis WL1n
gekoppelt sind, sowie ein Drain, der mit einer der Bitleitungen
BL1, BL2, ... gekoppelt ist, und eine Source auf, die mit einer
gemeinsamen Sourceleitung gekoppelt ist.
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Jeder
der Speicherzellenfeldblöcke
BLK0 und BLK(k + 1) umfasst Referenz-NMOS-Transistoren RM. Jeder
Referenz-NMOS-Transistor weist einen Floating-Body und ein Gate,
die mit einer Referenzwortleitungen RWL0 und RWL(k + 1) gekoppelt sind,
sowie ein Drain, der mit einer der Bitleitungen BL1, BL2, ... gekoppelt
ist, und eine Source auf, die mit einer gemeinsamen Sourceleitung
gekoppelt ist. Die Referenz-NMOS-Transistoren
RM bilden Referenzspeicherzellen und die NMOS-Transistoren M bilden Speicherzellen.
Zudem ist die gemeinsame Sourceleitung mit einer Spannung gekoppelt,
beispielsweise mit einer Massespannung.
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Obwohl
unter Bezugnahme auf 2 die Speicherzellenfeldblöcke BLK0
und BLK(k + 1) derart beschrieben sind, dass sie sich von den Speicherzellenfeldblöcken BLK1
bis BLKk unterscheiden, können
die Speicherzellenfeldblöcke
BLK0 und BLK(k + 1) die gleiche Konfiguration wie die Speicherzellenfeldblöcke BLK1
bis BLKk aufweisen.
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Nun
werden Funktionsweisen der entsprechenden in 2 dargestellten
Blöcke
beschrieben.
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In
jeder der Speicherzellen M der Speicherzellenfeldblöcke BLK1
bis BLKk wird während
eines Schreibvorgangs, wenn eine vorbestimmte Spannung von z.B.
1,6 V an die korrespondierende der Wortleitungen WL11 bis WLkn angelegt
wird und eine höhere
Spannung von z.B. 2,3 V an die korrespondierende der Bitleitungen
BL1, BL2, ... angelegt wird, ein Datenwert „0" geschrieben. Zudem wird, wenn eine
vorbestimmte Spannung von z.B. 1,6 V an die korrespondierende der
Wortleitungen WL11 bis WLkn angelegt wird und eine niedrigere Spannung von
z.B. –2,3
V an die korrespondierende der Bitleitungen BL1, BL2, ... angelegt
wird, ein Datenwert „1" geschrieben. In
jeder der Referenzspeicherzellen RM wird während eines Referenzschreibvorgangs eine
vorbestimmte Spannung von z.B. 1,6 V an alle Wortleitungen RWL1
bis RWLk angelegt und eine vorbestimmte Spannung von z.B. 1,6 V
wird an die korrespondierende der Bitleitungen BL1, BL2, ... angelegt,
wobei Daten geschrieben werden, deren Wert zwischen dem Datenwert „1" und dem Datenwert „0" liegen. Daher weist
die Speicherzelle M, in welcher der Datenwert „1" gespeichert ist, eine niedrige Schwellspannung
auf, die Speicherzelle M, in welcher der Datenwert „0" gespeichert ist,
weist eine hohe Schwellspannung auf und die Referenzspeicherzelle
RM, in welcher Daten mit einem Pegel gespeichert sind, welcher zwischen
dem Datenwert „1" und dem Datenwert „0" liegt, weist eine
Zwischenschwellwertspannung auf.
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Zudem ändert sich
während
eines Lesevorgangs, wenn eine vorbestimmte Spannung von z.B. 1,6
V an die korrespondierenden der Wortleitungen WL11 bis WLkn angelegt
wird, der Stromwert, der an die kor respondierende der Bitleitungen
BL1, BL2, ... angelegt wird. Die NMOS-Transistoren N7 der Isolationsgatter
IS1 bis ISk werden in Reaktion auf korrespondierende Isolationssteuersignale
(IE1L1, IE1R1) bis (IEkL1, IEkR1) entsprechend angeschaltet. Zudem
werden die NMOS-Transistoren
N8 der Isolationsgatter IS1 bis ISk in Reaktion auf korrespondierende
Isolationssteuersignale (IE1L2, IE1R2) bis (IEkL2, IEkR2) entsprechend
angeschaltet.
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Die
Vorladeschaltung PRE lädt
das korrespondierende der Abtastbitleitungspaare (SBL1, SBL1B),
(SBL2, SBL2B), ... in Reaktion auf das Vorladesteuersignal VPRE
auf den Vorladespannungs(VBL)-Pegel auf. Der PMOS-Abtastverstärker PSA
tastet einen niedrigen Spannungspegel auf einer Leitung des korrespondierenden
Bitleitungspaares der Bitleitungspaare (BL1, BL1B), (BL2, BLB2),
... ab und verstärkt
die abgetastete Spannung auf einen Spannungspegel LA. Der NMOS-Abtastverstärker NSA
tastet einen hohen Spannungspegel auf einer Leitung des korrespondierenden
Bitleitungspaares der Bitleitungspaare (BL1, BL1B), (BL2, BLB2),
... ab und verstärkt
die abgetastete Spannung auf einen Spannungspegel LAB. Die Spannungen
LA und LAB entsprechen während
der Schreib- und Lesevorgänge
beispielsweise 2,3 V bzw. –2,3
V. Zusätzlich
entsprechen die Spannungen LA und LAB während des Referenzschreibvorgangs
1,6 V und 0 V oder –2,3
V. Die Spaltenauswahlgatter CSG übertragen
in Reaktion auf das korrespondierende Spaltenauswahlsignal, das über die
Spaltenauswahlsignalleitungen CSL1 bis CSLm übertragen wird, Daten zwischen
den Abtastbitleitungspaaren (SBL1, SBL1B), (SBL2, SBL2B), ... und
dem korrespondierenden der Datenpaare (D1, D1B), (D12, D12B), ...,
und (D0k, D0kB).
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Der
Zeilendecoder 110 decodiert eine erste Zeilenadresse RA1
in Reaktion auf einen Aktivierungsbefehl ACT und wählt eine
der Wortleitungen WL11 bis WLkn aus und wählt gleichzeitig in Reaktion
auf ein Referenzschreibbefehl RWR die Referenzwortleitungen RWL1
bis RWLk aus. Der Spaltendecoder 120 bezeichnet eine Spaltenadresse
CA in Reaktion auf einen Lesebefehl RD oder einen Schreibbefehl
WR und wählt
eine der Spaltenauswahlleitungen CSL1 bis CSLm aus.
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Die
Steuereinheit 130 empfängt
eine zweite Zeilenadresse RA2 zusammen mit dem Aktivierungsbefehl
ACT, aktiviert Isolationssteuersignale IE0R2, IE1L2, ..., und IE(k
+ 1)L2 in Reaktion auf den Referenzschreibbefehl RWR, um die NMOS-Transistoren N8
der Isolationsgatter IS0 bis IS(k + 1) anzuschalten, die auf beiden
Seiten von allen Speicherzellenfeldblöcken BLK0 bis BLK(k + 1) angeordnet
sind, sperrt das Vorladesteuersignal VPRE und legt die Abtastverstärkungsspannungen
LA und LAB von beispielsweise 2,3 V bzw. 1,6 V an alle Abtastverstärkerschaltungen
SA an. Zudem sperrt die Steuereinheit 130 das Vorladesteuersignal
VPRE in Reaktion auf den Schreibbefehl WR, aktiviert die korrespondierenden
Isolationssteuersignale, um die NMOS-Transistoren N8 der auf beiden
Seiten der Speicherzellenfeldblöcke
angeordneten Isolationsgatter anzuschalten, die durch die zweite
Zeilenadresse RA2 bestimmt werden, und schaltet auch die NMOS-Transistoren
N7 der Isolationsgatter von auf beiden Seiten zum bestimmten Speicherzellenfeldblock
benachbart angeordneten Speicherzellenfeldblöcken an und legt die Abtastverstärkungsspannungen
LA und LAB von beispielsweise 2,3 V und –2,3 V an die Abtastverstärkerschaltungen
SA an, die auf beiden Seiten des bestimmten Speicherzellenfeldblocks
angeordnet sind.
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Zusätzlich sperrt
die Steuereinheit 130 das Vorladesteuersignal VPRE während einer
ersten Periode in Reaktion auf den Lesebefehl RD, aktiviert die korrespondierenden
Isolationssteuersignale, um die NMOS-Transistoren N7 der Isolationsgatter
des durch die zweite Zeilenadresse RA2 bestimmten Speicherzellenfeldblock
anzuschalten und schaltet die NMOS-Transistoren N8 der Isolationsgatter
von auf beiden Seiten zum bestimmten Speicherzellenfeldblock benachbart
angeordneten Speicherzellenfeldblöcken an, legt während einer
zweiten Periode die Ab tastverstärkungsspannungen
LA und LAB an die Abtastverstärkerschaltungen
SA an, die auf beiden Seiten des bestimmten Speicherzellenfeldblocks angeordnet
sind, und aktiviert die korrespondierenden Isolationssteuersignale,
um die NMOS-Transistoren N8 der Isolationsgatter von auf beiden
Seiten zum bestimmten Speicherzellenfeldblock benachbart angeordneten
Speicherzellenfeldblöcken
während einer
dritten Periode anzuschalten. Die Steuereinheit 130 aktiviert
das Vorladesteuersignal VPRE und legt eine vorbestimmte Vorladespannung
von z.B. 1,2 V oder 1,6 V vor und nach dem Referenzschreibvorgang,
dem Schreibvorgang und dem Lesevorgang an.
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3 ist
ein Zeitablaufdiagramm eines Referenzschreibvorgangs des in 2 dargestellten Halbleiterspeicherbauelements.
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Wenn
der Referenzschreibbefehl RWR angelegt wird, aktiviert der Zeilendecoder 110 alle
Referenzwortleitungsauswahlsignale, um alle Referenzwortleitungen
RWL0 bis RWL(k + 1) auszuwählen.
Es wird beispielsweise ein Spannung von 1,6 V an die Referenzwortleitungen
RWL0 bis RWL(k + 1) angelegt. Die Steuereinheit 130 aktiviert
die Isolationssteuersignale IE0R2, IE1L2, IE1R2, ..., und IE(k + 1)L2
und legt vorbestimmte Pegel der Spannungen LA und LAB zur Freigabe
des Abtastvorgangs für
alle Abtastverstärkerschaltungen
SA an. Es wird beispielsweise eine Spannung LA von 2,3 V und eine Spannung
LAB von 0 V oder 1,6 V angelegt. Als Reaktion werden die NMOS-Transistoren
N8 der Isolationsgatter IS0 bis IS(k + 1) angeschaltet.
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Der
Spaltendecoder 120 aktiviert alle Spaltenauswahlsignale,
um alle Spaltenauswahlsignalleitungen CSL1 bis CSLm auszuwählen. Als
Ergebnis werden die NMOS-Transistoren N5 und N6 von allen Spaltenauswahlgatter
CSG angeschaltet. In diesem Fall wird eine Spannungsdifferenz zwischen
den Abtastbitleitungspaaren (SBL1, SBL1B), (SBL2, SBL2B), ... erzeugt,
wenn ein Datenpaar, beispielsweise Daten mit ei nem hohen Pegel und
Daten mit einem niedrigen Pegel, über alle Paare von Dateneingabe-/Datenausgabeleitungen
D1/D1B bis Dk/DkB angelegt wird. Diese Spannungsdifferenz wird durch
den PMOS-Abtastverstärker PSA
und den NMOS-Abtastverstärker
NSA verstärkt,
so dass die Spannung LA an alle Abtastbitleitungen SBL1, SBL2, ...
und die Spannung LAB an alle invertierten Abtastbitleitungen SBL1B,
SBL2B, ... angelegt wird. Dadurch wird die Spannung LAB an alle
Bitleitungen BL1, BL2, ... angelegt. Daraus resultiert, dass Daten, die
einen Pegel zwischen dem Datenwert „1" und dem Datenwert „0" aufweisen, in allen Referenzspeicherzellen
RM gespeichert werden, so dass alle Referenzspeicherzellen RM eine
Schwellspannung aufweisen, die zwischen der Schwellspannung einer Speicherzelle,
die den Datenwert „1" speichert, und der
Schwellspannung einer Speicherzelle liegt, die den Datenwert „0" speichert. Somit
werden die Referenzspeicherzellen RM während des Referenzschreibvorgangs
beschrieben.
-
4 ist
ein Zeitablaufdiagramm des Schreibvorgangs des in 2 dargestellten
Halbleiterspeicherbauelements, wenn der Datenwert „1" bzw. der Datenwert „0" in Speicherzellen
MC geschrieben wird, die mit der Wortleitung WL11 und den Bitleitungen
BL1 und BL2 des Speicherzellenfeldblocks BLK1 gekoppelt sind.
-
Wenn
der Aktivierungsbefehl ACT und die erste und zweite Adresse RA1
und RA2 angelegt werden, decodiert der Zeilendecoder 110 die
erste Zeilenadresse RA1 und aktiviert die Wortleitung WL11. Es wird
beispielsweise eine Spannung von 1,6 V an die Wortleitung WL11 angelegt.
Die Steuereinheit 130 decodiert die zweite Zeilenadresse
RA2 und aktiviert die Isolationssteuersignale IE1L2 und IE1R2. Zudem
decodiert der Spaltendecoder 120 die Spaltenadresse CA
und aktiviert die Spaltenauswahlsignalleitung CSL1, wenn der Schreibbefehl
WR und die Spaltenadresse CA angelegt werden.
-
In
Reaktion auf den Schreibbefehl WR legt die Steuereinheit 130 die
Spannung LA und LAB zur Freigabe des Betriebs der Abtastverstärkerschaltungen
SA an, die auf beiden Seiten des Speicherzellenfeldblocks BLK1 angeordnet
sind. Es wird beispielsweise eine Spannung LA von 2,3 V und eine
Spannung LAB von –2,3
V angelegt. Dann werden die Spaltenauswahlgatter CSG angeschaltet,
die auf beiden Seiten des Speicherzellenfeldblocks BLK1 angeordnet
sind, und die NMOS-Transistoren
N8 der auf beiden Seiten des Speicherzellenfeldblocks BLK1 angeordneten
Isolationsgatter IS1 werden angeschaltet. Dadurch wird ein Datenleitungspaar
(D1, D1B) und (D12, D12B) mit den korrespondierenden Abtastbitleitungspaaren
(SBL1, SBL1B), (SBL2, SBL2B), ... gekoppelt und die korrespondierenden
invertierten Abtastbitleitungen SBL1B und SBL2B werden mit den korrespondierenden
Bitleitungen BL1 und BL2 des Speicherzellenfeldblocks BLK1 gekoppelt.
Entsprechend wird ein Datenpaar, d.h. Daten mit einem niedrigen
Pegel und Daten mit einem hohen Pegel, des Datenleitungspaars (D1,
D1B) zum Abtastbitleitungspaar (SBL2, SBL2B) übertragen und ein Datenpaar,
d.h. Daten mit einem hohen Pegel und Daten mit einem niedrigen Pegel,
des Datenleitungspaars (D12, D12B) wird zum Abtastbitleitungspaar
(SBL1, SBL1B) übertragen.
-
Diese
Spannungen der Abtastbitleitungspaare (SBL1, SBL1B) und (SBL2, SBL2B)
werden durch die Abtastverstärker
PSA und NSA verstärkt.
Das Abtastbitleitungspaar (SBL1, SBL1B) wird beispielsweise auf
2,3 V bzw. –2,3
V verstärkt
und das Abtastbitleitungspaar (SBL2, SBL2B) wird beispielsweise
auf –2,3
V bzw. 2,3 V verstärkt.
Als Ergebnis wird ein Datenwert „1" in die Speicherzelle M geschrieben,
die mit der Wortleitung WL11 und der Bitleitung BL1 des Speicherzellenfeldblocks
BLK1 gekoppelt ist, und ein Datenwert „0" wird in die Speicherzelle M geschrieben,
die mit der Wortleitung WL11 und der Bitleitung BL2 gekoppelt ist.
Somit werden die Speicherzellen MC während des Schreibvorgangs beschrieben.
-
5 ist
ein Zeitablaufdiagramm des Lesevorgangs des in 2 dargestellten
Halbleiterspeicherbauelements, wenn der Datenwert „1" bzw. der Datenwert „0" aus den Speicherzellen
M gelesen wird, die mit der Wortleitung WL11 und den Bitleitungen
BL1 und BL2 des Speicherzellenfeldblocks BLK1 gekoppelt sind.
-
Wenn
der Aktivierungsbefehl ACT und die erste und die zweite Adresse
RA1 und RA2 angelegt werden, decodiert der Zeilendecoder 110 die
erste Zeilenadresse RA1 und aktiviert die Wortleitung WL11 und die
Referenzwortleitungen RWL0 und RWL2. Es wird beispielsweise eine
Spannung von 1,6 V an die Wortleitung WL11 und an die Referenzwortleitungen
RWL0 und RWL2 angelegt. Die Steuereinheit 130 decodiert
die zweite Zeilenadresse RA2 und aktiviert die Isolationssteuersignale
IE1L1, IE1R1, IE0R2 und IE2L2.
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Während einer
Periode T1 werden insbesondere die Wortleitung WL11 und die Isolationssteuersignale
IE1L1, IE1R1, IE0R2 und IE2L2 aktiviert. Dadurch werden die NMOS-Transistoren
N7 der auf beiden Seiten des Speicherzellenfeldblocks BLK1 angeordneten
Isolationsgatter IS1 und die NMOS-Transistoren N8 der auf beiden
Seiten des Speicherzellenfeldblocks BLK1 angeordneten Isolationsgatter
IS0 und IS2 angeschaltet. Zudem nimmt die Spannung auf der Bitleitung
BL1 des Speicherzellenfeldblocks BLK1 eine verbleibende Spannung
von VBL–Vth1 an,
wenn eine Schwellspannung Vth1 der Speicherzelle M, die den Datenwert „1" speichert, von einer Vorladespannung
VBL abgezogen wird. Die Spannung auf der Bitleitung BL2 nimmt eine
verbleibende Spannung von VBL–Vth0
an, wenn eine Schwellspannung Vth0 der Speicherzelle M, die den
Datenwert „0" speichert, von einer
Vorladespannung VBL abgezogen wird. Die Spannungen auf den Bitleitungen
BL1 und BL2 nehmen die Spannungen der Abtastbitleitungen SBL1 und
SBL2 an. Die Spannung auf der Bitleitung BL1 des Speicherzellenfeldblocks BLK2 und
die Spannung auf der Bitleitung BL2 des Speicherzellenfeldblocks
BLK0 nehmen eine verbleibende Spannung von VBL–Vth(1/2) an, nachdem eine
Schwellspannung der Referenzspeicherzelle RM, die Daten mit einem
Pegel speichert, der zwischen dem Datenwert „1" und dem Datenwert „0" liegt, von der Vorladespannung VBL
abgezogen ist, und die Spannungen auf den Bitleitungen BL1 und BL2
der Speicherzellenfeldblöcke
BLK0 und BLK2 nehmen die Spannungen der invertierten Abtastbitleitungen
SBL1B und SBL2B an.
-
Da
die Schwellspannung Vth1 der Speicherzelle M, die den Datenwert „1" speichert, niedriger
als die Schwellspannung Vth(1/2) der Referenzspeicherzelle RM ist,
die den Referenzpegel zwischen dem Datenwert „1" und dem Datenwert „0" speichert, ist die Spannung auf der
Abtastbitleitung SBL1 höher als
auf der invertierten Abtastbitleitung SBL1B. Analog ist die Spannung
auf der Abtastbitleitung SBL2 niedriger als auf der invertierten
Abtastbitleitung SBL2B, da die Schwellspannung Vth0 der Speicherzelle
M, die den Datenwert „1" speichert, höher als die
Schwellspannung Vth(1/2) der Referenzspeicherzelle RM ist. Als Ergebnis
wird während
der Periode T1 zwischen jedem der Abtastbitleitungspaare (SBL1,
SBL1B) und (SBL2, SBL2B) eine Spannungsdifferenz erzeugt.
-
Die
Steuereinheit 130 sperrt die Isolationssteuersignale IE1L1,
IE1R1, IE0R2 und IE2L2 in Reaktion auf den Lesebefehl RD und legt
die Spannungen LA und LAB an, um den Betrieb der Abtastverstärkerschaltungen
SA freizugeben, die auf beiden Seiten des Speicherzellenfeldblocks
BLK1 angeordnet sind. Es wird beispielsweise eine Spannung LA von
2,3 V und eine Spannung LAB von –2,3 V angelegt.
-
Insbesondere
die Isolationssteuersignale IE1L1, IE1R1, IE0R2 und IE2L2 werden
gesperrt und die Spannungen LA und LAB werden während einer Periode T2 angelegt.
Dadurch werden die NMOS-Transistoren
N7 der Isolationsgatter IS1 und die NMOS-Transistoren N8 der Isolationsgatter
IS0 und IS1 ausgeschaltet. Zudem führen der PMOS-Abtastverstärker PSA
und der NMOS-Abtastverstärker NSA,
die auf beiden Seiten des Speicherzellenfeldblocks BLK1 angeordnet
sind, den Abtastvorgang so aus, dass das Abtastbitleitungspaar SBL1,
SBL1B, das auf der rechten Seite des Speicherzellenfeldblocks BLK1
angeordnet ist, mit 2,3 V bzw. –2,3
V versorgt wird, und das Abtastbitleitungspaar SBL2, SBL2B, das
auf der linken Seite davon angeordnet ist, mit –2,3 V bzw. 2,3 V versorgt
wird.
-
Während der
Periode T2 führen
die Abtastbitleitungspaare (SBL1, SBL1B) und (SBL2, SBL2B) Abtast-
und Verstärkungsvorgänge aus.
-
Die
Steuereinheit 130 aktiviert die Isolationssteuersignale
IE1R1 und IE1L1 nach der Periode T2. Der Spaltendecoder 120 decodiert
die Spaltenadresse CA, die zusammen mit dem Lesebefehl RD angelegt
wird, und aktiviert die Spaltenauswahlsignalleitung CSL1.
-
Insbesondere
die Isolationssteuersignale IE1R1 und IE1L1 werden aktiviert und
die Spaltenauswahlsignalleitung CSL1 wird während einer Periode T3 aktiviert.
Dann werden die NMOS-Transistoren N8 der Isolationsgatter IS1 angeschaltet.
Dadurch wird eine Spannung von –2,3
V von der invertierten Abtastbitleitung SBL1B an die Bitleitung
BL1 angelegt und eine Spannung von 2,3 V wird von der invertierten
Abtastbitleitung SBL2B an die Bitleitung BL2 angelegt. Entsprechend
wird der Datenwert „1" in die Speicherzelle
M zurückgespeichert,
die zwischen der Wortleitung WL11 und der Bitleitung BL1 des Speicherzellenfeldblocks
BLK1 eingeschleift ist, und der Datenwert „0" wird in die Speicherzelle M zurückgespeichert,
die zwischen der Wortleitung WL11 und der Bitleitung BL2 des Speicherzellenfeldblocks BLK1
eingeschleift ist. Zudem werden die Spaltenauswahlgatter CSG angeschaltet
und übertragen
Daten von den Abtastbitleitungspaaren (SBL1, SBL1B) und (SBL2, SBL2B)
zu den korrespondierenden Datenleitungspaaren (D1, D1B) und (D12,
D12B).
-
Das
bedeutet, dass Daten in die Speicherzellen M zurückgespeichert werden und während der Periode
T3 übertragen
werden. Somit werden während
des Lesevorgangs die Speicherzellen M gelesen und zurückgespeichert.
-
Obwohl
der Datenwert „1" und der Datenwert „0" zur Beschreibung
des Lese- und Schreibvorgangs benutzt wurden, werden solche Datenpegel hauptsächlich zur
Beschreibung verwendet und können
während
des Betriebs beliebige Pegel annehmen. Obwohl bestimmte Spannung
wie beispielsweise 2,3 V und 1,6 V beschrieben werden, versteht
es sich, dass diese Spannungen beispielhaft sind und andere Spannungen
verwendet werden können.
-
Des
Weiteren aktiviert die Steuereinheit 130 das Vorladesteuersignal
VPRE und legt die Vorladespannung VBL an, um die Bitleitungen BL1,
BL2, ... und die Abtastbitleitungspaare (SBL1, SBL1B), (SBL2, SBL2B),
... vor und nach dem Referenzschreibvorgang, dem Schreibvorgang
und dem Lesevorgang vorzuladen.
-
Entsprechend
können
die Speicherzellen M des Halbleiterspeicherbauelements auf ähnliche Weise
wie während
des Lesevorgangs wiederaufgefrischt werden, außer, dass die Spaltenauswahlsignale
zur Aktivierung der Spaltenauswahlsignalleitungen CSL1 bis CSLm
nicht aktiviert werden. Zudem können
die Referenzspeicherzellen RM des Halbleiterspeicherbauelements
auf ähnliche
Weise wie der Wiederauffrischungsvorgang der Speicherzellen M wiederaufgefrischt
werden. Mit anderen Worten, die Spaltenauswahlsignalleitungen CSL1
bis CSLm zum Freigeben der Spaltenauswahlgatter CSG werden deaktiviert
und die gleiche Spannung wie die für den Referenzschreibvorgang,
wird an die Abtastverstärkerschaltung
SA angelegt, so dass die Referenzspeicherzellen RM den Wiederauffrischungsvorgang ausführen können.
-
Bei
einer Ausführungsform
des Halbleiterspeicherbauelements korrespondieren die Abtastverstärkerschaltungen
eins zu eins mit den Bitleitungen. Entsprechend können alle
Speicherzellen M den Wiederauffrischungsvorgang durch ein einmaliges Aktivieren
der Wortleitung ausführen.
Daraus resultiert, dass der Zeitbedarf für den Wiederauffrischungsvorgang
reduziert werden kann, da das Halbleiterspeicherbauelement die Wortleitung
zur Ausführung
des Wiederauffrischungsvorgangs nur einmal aktiviert.
-
Zusätzlich weist
eine Ausführungsform
eines Halbleiterspeicherbauelements, wie oben ausgeführt ist,
eine einfachere Konfiguration für
eine Abtastverstärkerschaltung,
die für
einen Datenlesevorgang verwendet wird, und einen reduzierten Zeitbedarf
für einen
Wiederauffrischungsvorgang auf.
-
Bei
einer Ausführungsform
umfasst das Halbleiterspeicherbauelement ein Speicherzellenfeld,
das einen ersten Speicherzellenfeldblock und einen zweiten Speicherzellenfeldblock
aufweist, wobei der erste Speicherzellenfeldblock eine Speicherzelle
umfasst, die einen Floating-Body aufweist und mit einer Wortleitung,
einer ersten Bitleitung und einer ersten Sourceleitung gekoppelt
ist, wobei der zweite Speicherzellenfeldblock eine Referenzspeicherzelle
umfasst, die einen Floating-Body aufweist und mit einer Referenzwortleitung,
einer zweiten Bitleitung und einer zweiten Sourceleitung gekoppelt
ist; einen ersten Isolationsgatterteil zum Übertragen eines Signals zwischen
der ersten Bitleitung und einer invertierten Abtastbitleitung während eines
Schreibvorgangs und während
einer dritten Periode eines Lesevorgangs und zum Übertragen
eines Signals zwischen der ersten Bitleitung und einer Abtastbitleitung
während
einer ersten Periode des Lesevorgangs; einen zweiten Isolationsgatterteil
zum Übertragen
eines Signals zwischen der zweiten Bitleitung und der invertierten
Abtastbitleitung während
der ersten Periode des Lesevorgangs; einen Vorladeteil zum Vorladen
der Abtastbitleitung und der invertierten Abtastbitleitung auf einen
Vorladespannungspegel während
eines Vorladevorgangs; und einen Abtastverstärker zum Verstärken von
Spannungen auf der Abtastbitleitung und der invertierten Abtastbitleitung
auf einen ersten und einen zweiten Abtastverstärkungsspannungspegel während des
Schreibvorgangs und während
einer zweiten und dritten Periode des Lesevorgangs.
-
Der
erste Isolationsgatterteil kann einen ersten Transistor zum Übertragen
eines Signals zwischen der ersten Bitleitung und der Abtastbitleitung
in Reaktion auf ein erstes Isolationssteuersignal, und einen zweiten
Transistor zum Übertragen
eines Signals zwischen der ersten Bitleitung und der invertierten
Abtastbitleitung in Reaktion auf ein zweites Isolationssteuersignal
umfassen. Zudem kann der zweite Isolationsgatterteil einen dritten
Transistor zum Übertragen
eines Signals zwischen der zweiten Bitleitung und der invertierten
Abtastbitleitung in Reaktion auf ein drittes Isolationssteuersignal
umfassen.
-
Das
Halbleiterspeicherbauelement kann weiter eine Steuereinheit zum
Aktivieren des zweiten Isolationssteuersignals und zum Anlegen einer
Abtastverstärkungsspannung
während
des Schreibvorgangs, zum Aktivieren des ersten Isolationssteuersignals
und des dritten Isolationssteuersignals während der ersten Periode des
Lesevorgangs, zum Anlegen der ersten und zweiten Abtastverstärkungsspannung
während
des Schreibvorgangs und während
der zweiten Periode des Lesevorgangs und zum Aktivieren des zweiten
Isolationssteuersignals und zum Anlegen der ersten und zweiten Abtastverstärkungsspannung
während
der dritten Periode des Lesevorgangs umfassen. Die erste Abtastverstärkungsspannung
kann eine positive erste Spannung sein und die zweite Abtastverstärkungsspannung
kann eine negative zweite Spannung sein. Die Steuereinheit kann
das dritte Isolationssteuersignal aktivieren und eine dritte Abtastverstärkungsspannung,
die von der ersten Abtastverstärkungsspannung
verschieden ist, während
des Referenzschreibvor gangs anlegen. Die dritte Abtastverstärkungsspannung
kann einen Spannungspegel aufweisen, der zwischen der positiven
ersten Spannung und der negativen zweiten Spannung liegt. Zudem
kann das Halbleiterspeicherbauelement den Vorladevorgang vor und
nach dem Schreibvorgang, vor der ersten Periode des Lesevorgangs
und nach der dritten Periode des Lesevorgangs ausführen.
-
Bei
einer anderen Ausführungsform
umfasst ein Halbleiterspeicherbauelement ein Speicherzellenfeld,
das einen ersten Speicherzellenfeldblock und einen zweiten Speicherzellenfeldblock
umfasst, wobei der erste Speicherzellenfeldblock erste Speicherzellen
und erste Referenzspeicherzellen aufweist, wobei jede erste Speicherzelle
einen Floating-Body aufweist und mit einer ersten Wortleitung, mit
einer ersten Bitleitung und mit einer ersten Sourceleitung gekoppelt
ist, wobei jede erste Referenzspeicherzelle einen Floating-Body
aufweist und mit einer ersten Referenzwortleitung, der ersten Bitleitung
und der ersten Sourceleitung gekoppelt ist, wobei der zweite Speicherzellenfeldblock
zweite Speicherzellen und zweite Referenzspeicherzellen umfasst,
wobei jede zweite Speicherzelle einen Floating-Body aufweist und
mit einer zweiten Wortleitung, mit einer zweiten Bitleitung und
mit einer zweiten Sourceleitung gekoppelt ist, wobei jede zweite
Referenzspeicherzelle einen Floating-Body aufweist und mit einer zweiten
Referenzwortleitung, einer zweiten Bitleitung und der zweiten Sourceleitung
gekoppelt ist; einen ersten Isolationsgatterteil zum Übertragen eines
Signal zwischen der ersten Bitleitung und einer invertierten Abtastbitleitung
während
eines ersten Schreibvorgangs und während einer dritten Periode eines
ersten Lesevorgangs zum Übertragen
eines Signals zwischen der ersten Bitleitung und einer Abtastbitleitung
während
einer ersten Periode des ersten Lesevorgangs und zum Übertragen
eines Signals zwischen der ersten Bitleitung und der invertierten Abtastbitleitung
während
einer dritten Periode eines zweiten Lesevorgangs; einen zweiten
Isolationsgatterteil zum Übertragen
eines Signals zwischen der zweiten Bitleitung und der inver terten
Abtastbitleitung während
eines zweiten Schreibvorgangs und während einer dritten Periode
des zweiten Lesevorgangs, zum Übertragen
eines Signals zwischen der zweiten Bitleitung und der Abtastbitleitung
während einer
ersten Periode des zweiten Lesevorgangs und zum Übertragen eines Signals zwischen
der zweiten Bitleitung und der invertierten Abtastbitleitung während der
dritten Periode des ersten Lesevorgangs; einen Vorladeteil zum Vorladen
der Abtastbitleitung und der invertierten Abtastbitleitung auf einen
Vorladespannungspegel während
eines Vorladevorgangs; und einen Abtastverstärker zum Verstärken von Spannungen
auf der Abtastbitleitung und der invertierten Abtastbitleitung auf
einen ersten und zweiten Abtastverstärkungsspannungspegel während des ersten
und zweiten Schreibvorgangs und während der zweiten und dritten
Periode des ersten und zweiten Lesevorgangs.
-
Der
erste Isolationsgatterteil kann einen ersten Transistor zum Übertragen
eines Signals zwischen der ersten Bitleitung und der Abtastbitleitung
in Reaktion auf ein erstes Isolationssteuersignal, und einen zweiten
Transistor zum Übertragen
eines Signals zwischen der ersten Bitleitung und der invertierten
Abtastbitleitung in Reaktion auf ein zweites Isolationssteuersignal
umfassen. Zudem kann der zweite Isolationsgatterteil einen dritten
Transistor zum Übertragen
eines Signals zwischen der zweiten Bitleitung und der Abtastbitleitung
in Reaktion auf ein drittes Isolationssteuersignal, und einen vierten
Transistor zum Übertragen
eines Signals zwischen der zweiten Bitleitung und der invertierten
Abtastbitleitung in Reaktion auf ein viertes Isolationssteuersignal
umfassen.
-
Des
Weiteren kann das Halbleiterspeicherbauelement eine Steuereinheit
umfassen zum Aktivieren des zweiten Isolationssteuersignals und
zum Anlegen der ersten und zweiten Abtastverstärkungsspannung während des
ersten Schreibvorgangs, zum Aktivieren des ersten und vierten Isolationssteuersignals
während
der ersten Periode des ersten Lesevorgangs, zum Anlegen der ersten
und zweiten Abtastverstärkungsspan nung
während
der zweiten und dritten Periode des ersten Lesevorgangs und zum
Aktivieren des zweiten Isolationssteuersignals während der dritten Periode des
ersten Lesevorgangs, zum Aktivieren des vierten Isolationssteuersignals
und zum Anlegen der ersten und zweiten Abtastverstärkungsspannung
während
des zweiten Schreibvorgangs und zum Aktivieren des zweiten und dritten
Isolationssteuersignals während
der ersten Periode des zweiten Lesevorgangs, zum Anlegen der ersten
und zweiten Abtastverstärkungsspannung während der
zweiten und dritten Periode des zweiten Lesevorgangs und zum Aktivieren
des vierten Isolationssteuersignals während der dritten Periode des zweiten
Lesevorgangs. Die erste Abtastverstärkungsspannung kann eine positive
erste Spannung sein und die zweite Abtastverstärkungsspannung kann eine negative
zweite Spannung sein. Zudem kann die Steuereinheit das zweite Isolationssteuersignal
aktivieren und eine dritte Abtastverstärkungsspannung, die von der
ersten und/oder zweiten Abtastverstärkungsspannung verschieden
ist, während eines
ersten Referenzschreibvorgangs anlegen und kann das vierte Isolationssteuersignal
aktivieren und die erste und dritte Abtastverstärkungsspannung während eines
zweiten Referenzschreibvorgangs anlegen. Die dritte Abtastverstärkungsspannung kann
einen Spannungspegel aufweisen, der zwischen der positiven ersten
Spannung und der negativen zweiten Spannung liegt.
-
Das
Halbleiterspeicherbauelement kann den Vorladevorgang vor und nach
dem ersten und zweiten Schreibvorgang, vor der ersten Periode des
ersten und zweiten Lesevorgangs und nach der dritten Periode des
ersten und zweiten Lesevorgangs ausführen.
-
Bei
einer anderen Ausführungsform
kann das Halbleiterspeicherbauelement des Weiteren einen Spaltenauswahlgatterteil
zum Übertragen
von Daten zwischen der Abtastbitleitung und einer Dateneingabe-/Datenausgabeleitung
und zum Übertragen von
Daten zwischen der in vertierten Abtastbitleitung und einer invertierten
Dateneingabe-/Datenausgabeleitung
umfassen.
-
Bei
einer anderen Ausführungsform
kann der Abtastverstärker
einen PMOS-Abtastverstärker,
der einen ersten PMOS-Transistor und einen zweiten PMOS-Transistor
umfasst, die in Reihe zwischen der Abtastbitleitung und der invertierten
Abtastbitleitung eingeschleift sind, und der Daten mit einem hohen Pegel
auf der Abtastbitleitung und/oder der invertierten Abtastbitleitung
abtastet, um die Daten mit dem hohen Pegel auf den ersten Abtastverstärkungsspannungspegel
zu verstärken;
und einen NMOS-Abtastverstärker
umfassen, der einen ersten NMOS-Transistor
und einen zweiten NMOS-Transistor umfasst, die in Reihe zwischen
der Abtastbitleitung und der invertierten Abtastbitleitung eingeschleift
sind, und der Daten mit einem niedrigen Pegel auf der Abtastbitleitung
und/oder der invertierten Abtastbitleitung abtastet, um die Daten
mit dem niedrigen Pegel auf den zweiten Abtastverstärkungsspannungspegel
zu verstärken.
Der Vorladeteil kann einen dritten NMOS-Transistor und einen vierten NMOS-Transistor
umfassen, die in Reihe zwischen der Abtastbitleitung und der invertierten
Abtastbitleitung eingeschleift sind, und die Abtastbitleitung und die
invertierte Abtastbitleitung in Reaktion auf ein Vorladesteuersignal
auf eine Vorladespannung vorladen.
-
Des
Weiteren kann die Referenzspeicherzelle oder die erste und zweite
Referenzspeicherzelle eine Schwellspannung aufweisen, die höher als
eine Schwellspannung einer der Speicherzellen ist, die den Datenwert „1" speichern und niedriger
als eine Schwellspannung einer der Speicherzellen ist, die den Datenwert „0" speichern.
-
Eine
weitere Ausführungsform
betrifft ein Datenschreib-/Datenleseverfahren für ein Halbleiterspeicherbauelement,
das ein Speicherzellenfeld umfasst, das einen ersten Speicherzellenfeldblock
und einen zweiten Speicherzellenfeldblock aufweist, wobei der erste
Speicherzellenfeldblock eine Speicherzelle umfasst, die einen Floating-Body
aufweist und mit einer Wortleitung, einer ersten Bitleitung und
einer ersten Sourceleitung gekoppelt ist, wobei der zweite Speicherzellenfeldblock
eine Referenzspeicherzelle umfasst, die einen Floating-Body aufweist und
mit einer Referenzwortleitung, einer zweiten Bitleitung und einer
zweiten Sourceleitung gekoppelt ist, um Daten mit einem Pegel zu
speichern, der zwischen dem von Speicherzellen liegt, die den Datenwert „1" speichern, und dem
von Speicherzellen liegt, die den Datenwert „0" speichern; das einen Vorladeteil zum
Vorladen einer Abtastbitleitung und einer invertierten Abtastbitleitung
auf einen Vorladespannungspegel umfasst; und das einen Abtastverstärker zum
Verstärken
von Spannungen auf der Abtastbitleitung und der invertierten Abtastbitleitung
auf einen ersten und zweiten Abtastverstärkungsspannungspegel umfasst.
Das Verfahren umfasst: Verbinden der ersten Bitleitung mit der invertierten
Abtastbitleitung und Übertragen
der Spannung auf der invertierten Abtastbitleitung, die durch den
Abtastverstärker verstärkt wird,
zur ersten Bitleitung während
eines Schreibvorgangs; und Verbinden der ersten Bitleitung mit der
Abtastbitleitung und Verbinden der zweiten Bitleitung mit der invertierten
Abtastbitleitung, um eine Spannungsdifferenz zwischen der Abtastbitleitung
und der invertierten Abtastbitleitung während einer ersten Periode
eines Lesevorgangs zu erzeugen, und Verstärken der Spannungen auf der
Abtastbitleitung und der invertierten Abtastbitleitung auf den ersten
und zweiten Abtastverstärkungsspannungspegel unter
Verwendung des Abtastverstärkers
und Verbinden der invertierten Abtastbitleitung mit der ersten Bitleitung
während
der zweiten und dritten Periode des Lesevorgangs.
-
Die
Abtastbitleitung und die invertierte Abtastbitleitung können unter
Verwendung des Vorladeteils vor und nach dem Schreibvorgang, vor
der ersten Periode des Lesevorgangs und nach der dritten Periode
des Lesevorgangs auf den Vorladespannungspegel vorgeladen werden.
-
Während des
Schreibvorgangs kann der Datenwert „1" aufgrund einer Stoßionisation in die Speicherzellen
geschrieben werden, wenn die Wortleitung aktiviert ist und die invertierte
Abtastbitleitung auf einem positiven Spannungspegel ist, und der
Datenwert „0" kann aufgrund einer
Vorspannung in Durchlassrichtung in die Speicherzellen geschrieben werden,
wenn die Wortleitung aktiviert ist und die invertierte Abtastbitleitung
auf einem negativen Spannungspegel ist.
-
Während der
zweiten Periode des Lesevorgangs kann die erste Bitleitung von der
Abtastbitleitung getrennt werden und die zweite Bitleitung kann von
der invertierten Abtastbitleitung getrennt werden und während der
dritten Periode des Lesevorgangs kann die erste Bitleitung mit der
invertierten Abtastbitleitung gekoppelt werden.