Gebiet der vorliegenden ErfindungField of the present invention
Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren in komplexen Schaltungen mit einer Hochgeschwindigkeitslogikschaltung und funktionalen Blöcken mit einem weniger geschwindigkeitskritischen Verhalten, etwa einem Speicherbereich, beispielsweise in Form eines Cache-Speichers einer CPU.In general, the present invention relates to the fabrication of integrated circuits, and more particularly to the fabrication of field effect transistors in complex circuits having high speed logic circuitry and functional blocks having less speed critical behavior, such as a memory area, for example in the form of a cache memory of a CPU.
Beschreibung des Stands der TechnikDescription of the Related Art
Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden gegenwärtig eine Reihe von Prozesstechnologien praktiziert, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASIC's (anwendungsspezifische PC's) und dergleichen die CMOS-Technologie gegenwärtig eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche hoch dotierter Drain- und Source-Gebiete mit einem invers dotierten oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und - für eine vorgegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung - von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit ist auf Grund des letzteren Aspekts die Verringerung der Kanallänge - und damit verknüpft die Verringerung des Kanalwiderstands - ein wesentliches Entwurfskriterium zum Erreichen eines Zuwachses der Arbeitsgeschwindigkeit integrierter Schaltungen.The fabrication of integrated circuits requires the formation of a large number of circuit elements on a given chip area according to a specified circuit arrangement. In general, a number of process technologies are currently practiced, with CMOS technology currently being one of the most promising solutions for complex circuits, such as microprocessors, memory chips, ASICs, and the like, due to their good performance in terms of operating speed and / or power consumption and / or cost efficiency. During the fabrication of complex integrated circuits using CMOS technology, millions of complementary transistors, i. H. n-channel transistors and p-channel transistors, formed on a substrate having a crystalline semiconductor layer. Regardless of whether an n-channel transistor or a p-channel transistor is considered, a MOS transistor comprises so-called PN junctions formed by an interface of highly doped drain and source regions with an inversely doped or lightly doped channel region. which is arranged between the drain region and the source region. The conductivity of the channel region, i. H. the forward current capability of the conductive channel is controlled by a gate electrode formed over the channel region and separated therefrom by a thin insulating layer. The conductivity of the channel region in the construction of a conductive channel due to the application of a suitable control voltage to the gate electrode depends on the dopant concentration, the mobility of the majority carriers and, for a given extension of the channel region in the transistor width direction, the distance between the source region and the drain region , which is also referred to as channel length. Thus, in conjunction with the ability to rapidly establish a conductive channel under the insulating layer upon application of the control voltage to the gate electrode, the conductivity of the channel region substantially determines the performance of the MOS transistors. Thus, due to the latter aspect, the reduction in channel length, and hence the reduction in channel resistance, is an essential design criterion for achieving an increase in integrated circuit processing speed.
Im Hinblick auf den zuerst genannten Aspekt erlangte zusätzlich zu anderen Vorteilen die SOI- (Halbleiter- oder Silizium-auf-Isolator) Architektur ständig einen größeren Grad an Bedeutung bei der Herstellung von MOS-Transistoren auf Grund der Eigenschaften einer geringeren parasitären Kapazität der PN-Übergänge, wodurch höhere Schaltgeschwindigkeiten im Vergleich zu Vollsubstrattransistoren möglich sind. In SOI-Transistoren ist das Halbleitergebiet, in welchem die Drain- und Source-Gebiete sowie das Kanalgebiet angeordnet sind, das auch als Körper bezeichnet wird, dielektrisch eingekapselt, was deutliche Vorteile mit sich bringt, jedoch auch der Grund einer Reihe von Problemen ist. Anders als der Körper von Vollsubstratbauelementen, der elektrisch mit dem Substrat verbunden ist, und somit durch das Anlegen eines speziellen Potentials an das Substrat die Körper von Vollsubstrattransistoren auf einem spezifizierten Potential hält, ist der Körper von SOI-Transistoren nicht mit einem spezifizierten Bezugspotential verbunden, und somit ist das Potential des Körpers typischerweise schwebend auf Grund der Ansammlung von Minoritätsladungsträgern, wodurch sich eine Schwankung der Schwellwertspannung Vt der Transistoren ergibt, was auch als Hysterese bezeichnet wird. Insbesondere für statische Speicherzellen kann die Schwellwertschwankung zu deutlichen Instabilitäten der Zelle führen, die im Hinblick auf die Datenintegrität der Speicherzelle nicht akzeptabel sind. Folglich wird in konventionellen SOI-Bauelementen mit Speicherblöcken die Schwankung des Durchlassstromes, die mit den Schwellwertspannungsschwankungen verknüpft ist, durch geeignete Entwurfsmaßnahmen berücksichtigt, um einen ausreichend großen Durchlassstrombereich der SOI-Transistoren in dem Speicherblock vorzusehen. Somit werden entsprechende SOI-Transistoren in dem Speicherblock typischerweise mit einer ausreichend großen Breite hergestellt, um für den erforderlichen Durchlassstrombereich zu sorgen, wodurch ein moderat großer Anteil an Chipfläche erforderlich ist. In ähnlicher Weise werden in anderen Entwurfsmaßnahmen zum Eliminieren der Schwellwertfluktuationen, die durch das schwebende Körperpotential hervorgerufen werden, sogenannte Körperkontakte vorgesehen, die eine sehr platzverbrauchende Lösung sind und daher im Hinblick für äußert größenskalierte und komplexe Halbleiterbauelemente mit ausgedehnten RAM-Bereichen nicht vorteilhaft sind.In view of the first aspect, in addition to other advantages, the SOI (semiconductor or silicon-on-insulator) architecture has constantly gained a greater degree of importance in the fabrication of MOS transistors due to the characteristics of lower PN parasitic capacitance. Transitions, allowing higher switching speeds compared to bulk transistors. In SOI transistors, the semiconductor region in which the drain and source regions as well as the channel region are arranged, which is also referred to as a body, is dielectrically encapsulated, which brings distinct advantages, but is also the cause of a number of problems. Unlike the body of bulk substrate devices, which is electrically connected to the substrate, and thus by holding a particular potential to the substrate, holds the bodies of bulk substrate transistors at a specified potential, the body of SOI transistors is not connected to a specified reference potential. and thus the potential of the body is typically floating due to the accumulation of minority carriers, which results in a variation of the threshold voltage Vt of the transistors, also referred to as hysteresis. Especially for static memory cells, the threshold variation can lead to significant instabilities of the cell that are not acceptable in terms of the data integrity of the memory cell. Thus, in conventional SOI devices with memory blocks, the variation in the forward current associated with the threshold voltage variations is taken into account by appropriate design measures to provide a sufficiently large forward current range of the SOI transistors in the memory block. Thus, respective SOI transistors are typically fabricated in the memory block with a sufficiently large width to provide the required forward current range, thereby requiring a moderately large amount of chip area. Similarly, in other design measures to eliminate the threshold fluctuations caused by the floating body potential, so-called body contacts are provided, which are a very space consuming solution and therefore not advantageous in view of extremely scaled-up and complex semiconductor devices with extended RAM areas.
Die US 2003/0146488 A1 offenbart ein Substrat, das SOI-Bereiche und Vollsubstratgebiete aufweist, in denen jeweils MOS-Transistoren gebildet sind. Die MOS-Transistoren im SOI-Gebiet können so ausgebildet sein, dass sie einen Logikschaltkreis bilden. Die MOS-Transistoren im Vollsubstratgebiet sind so ausgebildet, dass sie Speicherzellen und Verstärkerstufen bilden.The US 2003/0146488 A1 discloses a substrate having SOI regions and bulk substrate regions in each of which MOS transistors are formed. The MOS transistors in the SOI area can be formed so that they form a logic circuit. The MOS transistors in the bulk substrate area are formed to form memory cells and amplifier stages.
Die US 6 214 653 B1 offenbart ein Substrat, das SOI-Bereiche, die durch STI-Gebiete getrennt sind, und einen Vollsubstratbereich aufweist, wie dies in den 6a und 6b gezeigt ist. In dem Vollsubstratbereich werden DRAM-Speicherzellen gebildet, während in den SOI-Bereichen Logikschaltkreise angeordnet werden. Das Hybridsubstrat kann durch Bilden eines Isolationsgebietes und Abscheiden von amorphen Silizium und anschließendem Rekristallisieren gebildet werden.The US 6 214 653 B1 discloses a substrate having SOI regions separated by STI regions and a bulk substrate region, as shown in FIGS 6a and 6b is shown. In the bulk substrate area, DRAM memory cells are formed while logic circuits are arranged in the SOI areas. The hybrid substrate may be formed by forming an isolation region and depositing amorphous silicon and then recrystallizing.
Die US 2004/0150044 A1 offenbart ein Substrat, das ein SOI-Gebiet und ein nicht-SOI-Gebiet umfasst. Das nicht-SOI-Gebiet wird durch ganzflächiges Abscheiden von amorphem Silizium und anschließendem Rekristallisieren gebildet, wobei monokristallines Silizium nur in Bereichen gebildet wird, in denen die amorphe Siliziumschicht in Kontakt mit der darunter liegenden Halbleiterschicht ist. Bereiche, die keinen Kontakt mit der Halbleiterschicht aufweisen, werden beim Rekristallisieren polykristallin. Anschließend wird das Polysilizium durch Polieren oder durch Ätzen selektiv zum kristallinen Bereich entfernt.The US 2004/0150044 A1 discloses a substrate comprising an SOI region and a non-SOI region. The non-SOI region is formed by blanket deposition of amorphous silicon followed by recrystallization, where monocrystalline silicon is formed only in regions where the amorphous silicon layer is in contact with the underlying semiconductor layer. Regions that do not have contact with the semiconductor layer become polycrystalline upon recrystallization. Subsequently, the polysilicon is selectively removed by polishing or by etching to the crystalline region.
Die US 2005/0191797 A1 und die US 2003/0201512 A1 offenbaren beide ein Verfahren zur Herstellung von Halbleiterbauelementen einer MOS-Struktur, wobei Transistoren einerseits auf Vollsubstrat und weitere Transistoren auf SOI-Gebiet strukturiert werden.The US 2005/0191797 A1 and the US 2003/0201512 A1 both disclose a method for the production of semiconductor components of a MOS structure, wherein transistors are patterned on the one hand on a full substrate and further transistors in the SOI region.
Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine alternative Technik, die die Ausbildung moderner SOI-Bauelemente in kritischen Funktionsblöcken ermöglicht, wobei eines oder mehrere der oben erkannten Probleme vermieden oder deren Auswirkung zumindest reduziert werden.In view of the situation described above, there is a need for an alternative technique that enables the formation of advanced SOI devices in critical functional blocks while avoiding or at least reducing one or more of the problems identified above.
Überblick über die ErfindungOverview of the invention
Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die darauf abzielt, die erforderliche Chipfläche in modernen integrierten Schaltungen mit zeitkritischen Funktionsschaltungsblöcken zu reduzieren, die auf der Basis einer SOI-Architektur aufgebaut sind, und die ferner Bauteilbereiche mit erhöhter Empfindlichkeit für Hystereseeffekte, etwa statische RAM-Bereiche, und dergleichen aufweisen. Zu diesem Zweck werden Transistoren innerhalb empfindlicher Bauteilbereiche, etwa Cache-Speicherbereichen oder anderen Speicherbereichen und Bauteilgebieten mit weniger geschwindigkeitskritischen Anforderungen auf der Grundlage einer vollsubstratähnlichen Transistorarchitektur bereitgestellt, während in anderen Bereichen die SOI-Architektur weiterhin eingesetzt wird, wodurch die Möglichkeit geschaffen wird, im Wesentlichen Schwankungen der Schwellwertspannung der vollsubstratähnlichen Bauelemente zu eliminieren, die ansonsten ein schwebendes Körperpotential hervorrufen würden. Folglich können die vollsubstratartigen Transistoren mit kleineren Dimensionen im Vergleich zu äquivalenten SOI-Transistoren vorgesehen werden, da das Durchlassstromvermögen dieser Bauelemente im Gegensatz zu den SOI-Transistoren festgelegt werden kann, ohne dass Hystereseeffekte berücksichtigt werden müssen.In general, the present invention is directed to a technique aimed at reducing the required chip area in modern integrated circuits with time-critical functional circuit blocks constructed on the basis of SOI architecture, and further comprising device regions with increased sensitivity for hysteresis effects, e.g. static RAM areas, and the like. To this end, transistors within sensitive device areas, such as cache memory areas or other memory areas and device areas, are provided with less speed critical requirements based on a full substrate-like transistor architecture, while in other areas the SOI architecture continues to be used, thereby providing the ability to substantially To eliminate fluctuations in the threshold voltage of the fully substrate-like components, which would otherwise cause a floating body potential. Consequently, the full-substrate type transistors can be provided with smaller dimensions compared to equivalent SOI transistors, since the on-state current capability of these devices can be set unlike the SOI transistors without the need for hysteresis effects.
Die Aufgabe der vorliegenden Erfindung wird durch ein Halbleiterbauelement gemäß Anspruch 1 und ein Herstellungsverfahren für ein Halbleiterbauelement gemäß Anspruch 2 gelöst.The object of the present invention is achieved by a semiconductor device according to claim 1 and a manufacturing method for a semiconductor device according to claim 2.
Figurenlistelist of figures
Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung bevor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
- 1a bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, um SOI-artige Transistoren und Vollsubstrattransistoren in benachbarten Bauteilgebieten zu bilden, ausgehend von einem SOI-Substrat und einem Wiederaufwachsen relevanter Bereiche eines Halbleitermaterials auf der Grundlage eines kristallinen Bereichs des Substrats zur Erläuterung von Teilaspekten des Herstellungsverfahrens gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung ;
- 1g schematisch eine Draufsicht mehrerer Transistorelemente zeigt, die als SOI-Bauelemente und Vollsubstratbauelemente ausgebildet sind, wobei die Transistorbreite der Vollsubstratbauelemente im Vergleich zu äquivalenten SOI-Bauelementen gemäß der vorliegenden Erfindung reduziert ist;
- 2a bis 2d schematisch Querschnittsansichten während des Herstellens erster und zweiter kristalliner Halbleitergebiete für SOI-Bauelemente und Vollsubstratbauelemente zeigen, in denen zusätzliche Materialabtragungsprozesse, etwa CMP, zur Veranschaulichung von Teilaspekten gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung eingesetzt werden;
- 3a bis 3b schematisch Querschnittsansichten des Herstellens von SOI-Gebieten und Vollsubstratgebieten auf der Basis eines Implantationsprozesses zur Veranschaulichung weiterer Teilaspekte weiterer anschaulicher Ausführungsformen gemäß der Erfindung zeigen; und
- 4a bis 4c schematisch Querschnittsansichten eines Substrats und eines Donatorsubstrats zur Herstellung entsprechender SOI-Gebiete und Vollsubstratgebiete auf dem Substrat zur Veranschaulichung weiterer Teilaspekte gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen.
Further advantages, objects and embodiments of the present invention are defined in the appended claims and will become more apparent from the following detailed description when studied with reference to the accompanying drawings, in which: - 1a to 1f schematically show cross-sectional views of a semiconductor device during various manufacturing stages to form SOI-type transistors and solid substrate transistors in adjacent device areas, starting from an SOI substrate and regrowing relevant areas of a semiconductor material based on a crystalline region of the substrate for explaining partial aspects of the manufacturing method according to illustrative embodiments of the present invention;
- 1g schematically shows a top view of a plurality of transistor elements formed as SOI devices and bulk substrate devices, wherein the transistor width of the bulk substrate devices is reduced compared to equivalent SOI devices according to the present invention;
- 2a to 2d schematically show cross-sectional views during fabrication of first and second crystalline semiconductor regions for SOI devices and bulk substrate devices in which additional material removal processes, such as CMP, are used to illustrate aspects of aspects in accordance with illustrative embodiments of the present invention;
- 3a to 3b schematically cross-sectional views of the manufacturing of SOI areas and Full-substrate areas based on an implantation process to illustrate further aspects of other illustrative embodiments according to the invention; and
- 4a to 4c schematically illustrate cross-sectional views of a substrate and a donor substrate for forming respective SOI regions and bulk substrate regions on the substrate to illustrate further aspects in accordance with still further illustrative embodiments of the present invention.
Detaillierte BeschreibungDetailed description
Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zur Herstellung von SOI-Transistoren und Vollsubstrattransistoren in gemeinsamer Weise auf einem einzelnen Substrat, wobei die Vollsubstratbauelemente funktionale Schaltungsblöcke mit erhöhter Empfindlichkeit für Hystereseeffekte, d. h. Variationen der Schwellwertspannung entsprechender Feldeffekttransistoren, die durch Ladungsträgeransammlung in dem Transistorkörper nicht angeschlossener SOI-Transistoren hervorgerufen werden, repräsentieren, wodurch eine erhöhte Bauteilstabilität erreicht wird, ohne dass zusätzliche Körperkontakte oder eine deutlich erhöhte Transistorbreite erforderlich ist, um größere Durchlassstrombereiche bereitzustellen. Folglich können in kritischen Schaltungsblöcken, etwa CPU-Kernen, kombinatorischen Logikblöcken, und dergleichen die Transistoren in einer SOI-Architektur bereitgestellt werden, wodurch die Vorteile einer SOI-Konfiguration, d. h. hohe Schaltgeschwindigkeiten auf Grund der verringerten parasitären Kapazitäten, erreicht werden, während andererseits in empfindlichen Bauteilbereichen, etwa statischen RAM-Bereichen, Cache-Speicherbereichen, und dergleichen, eine deutliche Reduzierung der Chipfläche, die von der Schaltung eingenommen wird, im Vergleich zu konventionellen modernen Gesamt-SOI-Bauelementen erreicht wird. Zu diesem Zweck werden entsprechende Bauteilgebiete auf der Grundlage äußerst effizienter Fertigungsverfahren hergestellt, in denen vergrabene isolierende Schichten, etwa vergrabene Oxide, und dergleichen mit gewünschten Eigenschaften ausgebildet werden, während zusätzlich entsprechende Vollsubstratgebiete gebildet werden, wobei in einigen anschaulichen Ausführungsformen mit einem Standard-SOI-Substrat begonnen wird, wohingegen in anderen anschaulichen Ausführungsformen moderne Implantationsverfahren oder Scheibenverbundverfahren eingesetzt werden, um entsprechende SOI-Vollsubstrate bereitzustellen.In general, the present invention relates to a technique for fabricating SOI transistors and bulk substrate transistors in a common manner on a single substrate, wherein the bulk substrate devices have functional circuit blocks with increased sensitivity for hysteresis effects, i. H. Variations in the threshold voltage of respective field effect transistors caused by charge carrier accumulation in the transistor body of unconnected SOI transistors represent thereby achieving increased device stability without the need for additional body contacts or significantly increased transistor width to provide larger forward current ranges. Thus, in critical circuit blocks, such as CPU cores, combinational logic blocks, and the like, the transistors may be provided in an SOI architecture, thereby providing the advantages of an SOI configuration, i. H. high switching speeds due to the reduced parasitic capacitances, while on the other hand in sensitive device areas, such as static RAM areas, cache memory areas, and the like, a significant reduction in the chip area occupied by the circuit as compared to conventional modern design -SOI devices is achieved. For this purpose, respective device regions are fabricated based on highly efficient fabrication processes in which buried insulating layers, such as buried oxides and the like, having desired properties are formed while additionally forming respective bulk substrate regions, in some illustrative embodiments having a standard SOI design. Substrate is begun, whereas in other illustrative embodiments, modern implantation techniques or wafer bonding processes are employed to provide corresponding SOI bulk substrates.
Mit Bezug zu den 1a bis 1f , 2a bis 2d 3a, 3b und 4a bis 4c werden Beispiele zu Teilaspekten der Erfindung und in Bezug auf 1g ein Ausführungsbeispiel der vorliegenden Erfindung detaillierter beschrieben.Related to the 1a to 1f . 2a to 2d 3a . 3b and 4a to 4c Examples of aspects of the invention and with respect to 1g An embodiment of the present invention will be described in more detail.
1a zeigt schematisch ein Halbleiterbauelement im Querschnitt in einem frühen Fertigungsstadium. Das Bauelement 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Substrat, etwa ein Halbleitervollsubstrat, beispielsweise ein Siliziumsubstrat, oder ein anderes Halbleitersubstrat repräsentieren kann. Das Substrat 101 umfasst in einigen anschaulichen Ausführungsformen einen Basisbereich 101a, der eine beliebige Konfiguration aufweist und der beispielsweise aus einem isolierenden Material, einem Halbleitermaterial, und dergleichen aufgebaut sein kann, während ein oberer Bereich 101b aus einem im Wesentlichen kristallinen Halbleitermaterial, etwa Silizium, Silizium/Germanium, Silizium/Kohlenstoff, oder einem anderen geeigneten Halbleitermaterial aufgebaut sein kann. Wie nachfolgend detaillierter erläutert ist, wird das Substrat 101, d. h. zumindest der Bereich 101b, als eine kristalline Schablone für die Ausbildung eins entsprechenden kristallinen Halbleitergebiets in spezifizierten Bereichen des Bauelements 100 verwendet, die in einigen Ausführungsformen Feldeffekttransistoren erhalten, um Speicherbereiche zu bilden. Folglich können in Abhängigkeit von den gewünschten Eigenschaften der entsprechenden, auf der Grundlage des oberen Bereichs 101b herzustellenden Halbleitergebiete entsprechende Kristalleigenschaften für den Bereich 101b vorgesehen werden, beispielsweise im Hinblick auf die Kristallorientierung, den Gitterabstand, und dergleichen. Wenn beispielsweise eine spezielle Kristallorientierung für das auf der Grundlage des oberen Bereichs 101b herzustellenden Vollsubstrathalbleitergebiet erwünscht ist, wird eine entsprechende Kristallorientierung für den Bereich 101b vorgesehen. Das Bauelement 100 umfasst ferner eine vergrabene isolierende Schicht 102, die aus einem beliebigen geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, oder anderen Materialien aufgebaut sein kann, die die erforderlichen Eigenschaften für die Ausbildung modernster SOI-Transistorelemente in speziellen Bereichen des Bauelements 100 bereitstellen, wie dies später beschrieben ist. Ferner ist eine kristalline Halbleiterschicht 103 auf der vergrabenen isolierenden Schicht 102 ausgebildet, wobei die Halbleiterschicht 103 Eigenschaften aufweist, wie sie für SOI-Transistoren erwünscht sind, die auf speziellen Bereichen des Bauelements 100 zu bilden sind. Beispielsweise wird die Materialzusammensetzung, die kristalline Orientierung, die Dicke und dergleichen der Halbleiterschicht 103 gemäß den Bauteilerfordernissen für moderne SOI-Transistoren festgelegt. In einigen anschaulichen Ausführungsformen ist die Halbleiterschicht 103 aus Silizium aufgebaut, das eine gewisse Menge an Nicht-Siliziumatomen, etwa Kohlenstoff, Germanium, und dergleichen enthalten kann, abhängig von den weiteren Prozess- und Bauteilerfordernissen. 1a schematically shows a semiconductor device in cross section in an early stage of manufacture. The component 100 includes a substrate 101 which may represent any suitable substrate, such as a bulk semiconductor substrate, such as a silicon substrate, or other semiconductor substrate. The substrate 101 In some illustrative embodiments, includes a base region 101 which has any configuration and which may be constructed of, for example, an insulating material, a semiconductor material, and the like, while an upper portion 101b may be constructed of a substantially crystalline semiconductor material, such as silicon, silicon / germanium, silicon / carbon, or other suitable semiconductor material. As explained in more detail below, the substrate becomes 101 ie at least the area 101b , as a crystalline template for forming a corresponding crystalline semiconductor region in specified regions of the device 100 used, which in some embodiments receive field effect transistors to form memory areas. Consequently, depending on the desired properties of the corresponding, based on the upper range 101b to be produced semiconductor regions corresponding crystal properties for the area 101b be provided, for example, in terms of crystal orientation, the grid spacing, and the like. If, for example, a special crystal orientation for that based on the upper range 101b is to be prepared to be produced full substrate semiconductor region, a corresponding crystal orientation for the area 101b intended. The component 100 further comprises a buried insulating layer 102 , which may be constructed of any suitable insulating material, such as silicon dioxide, silicon nitride, or other materials having the required characteristics for forming state-of-the-art SOI transistor elements in specific areas of the device 100 provide as described later. Further, a crystalline semiconductor layer 103 on the buried insulating layer 102 formed, wherein the semiconductor layer 103 Has properties that are desirable for SOI transistors on specific areas of the device 100 are to be formed. For example, the material composition, the crystalline orientation, the thickness and the like of the semiconductor layer 103 determined according to the device requirements for modern SOI transistors. In some illustrative embodiments, the semiconductor layer is 103 silicon, which may contain some amount of non-silicon atoms, such as carbon, germanium, and the like, depending on the further process and device requirements.
Typischerweise wird das Halbleiterbauelement 100, wie es in 1a gezeigt ist, auf der Grundlage gut etablierter Verfahren einschließlich Scheibenverbundtechniken, moderner SIMOX-Implantationsverfahren, und dergleichen hergestellt.Typically, the semiconductor device becomes 100 as it is in 1a is shown on the Based on well-established methods including disc bonding techniques, modern SIMOX implantation methods, and the like.
1b zeigt schematisch das Bauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Das Bauelement umfasst eine Maske 104, beispielsweise eine Hartmaskenschicht, die ein Bauteilgebiet 150s abdeckt, das als ein SOI-Gebiet für die Herstellung entsprechender SOI-Transistoren dienen soll, während ein Gebiet 150b freiliegt, das ein entsprechendes kristallines Halbleitermaterial erhalten soll, das mit dem Substrat 101 verbunden ist, d. h. zumindest mit dem oberen Bereich 101b davon. Die Maske 104 kann aus einem beliebigen geeigneten Material, etwa Siliziumnitrid, Siliziumdioxid oder anderen geeigneten Materialzusammensetzungen aufgebaut sein, die eine ausreichende Selektivität während der nachfolgenden Bearbeitung ergeben. In einer anschaulichen Ausführungsform wird eine optionale Ätzstoppschicht 105, beispielsweise in Form eines Materials mit einer hohen Ätzselektivität in Bezug auf das Material der Maske 104 bereitgestellt, um das Strukturieren der Maske 104 und dessen Entfernung in einer späteren Fertigungsphase zu verbessern. Beispielsweise kann die Maske 104 aus Siliziumnitrid aufgebaut sein, während die optionale Ätzstoppschicht 105 aus Siliziumdioxid gebildet ist. Die Maske 104 kann unter Anwendung der folgenden Prozesse hergestellt werden. Zunächst wird die optionale Ätzstoppschicht 105, falls diese vorgesehen ist, durch beispielsweise Oxidation und/oder Abscheidung auf der Grundlage gut etablierter Abscheideverfahren, etwa einer plasmaunterstützten CVD (chemische Dampfabscheidung) und dergleichen gebildet. Danach wird eine Materialschicht beispielsweise auf der Grundlage plasmaunterstützter CVD mit einer erforderlichen Dicke und Eigenschaft, wie sie für die Maske 104 gewünscht sind, abgeschieden. Danach wird die Materialschicht auf der Grundlage eines Lithographieprozesses strukturiert, wobei beispielsweise eine entsprechende Lackmaske gebildet wird, und die Materialschicht wird unter Einsatz der Lackmaske als eine Ätzmaske geätzt. Danach wird die Lackmaske entfernt und das Bauelement 100 wird einer weiteren Ätzumgebung 106 zur Entfernung eines freiliegenden Bereichs der Schicht 105, falls diese vorgesehen ist, und zum Ätzen durch die Schichten 103 und 102 unterzogen. Beispielsweise kann in einem ersten Schritt des Ätzprozesses 106, möglicherweise nach dem Entfernen der optionalen Ätzstoppschicht 105, durch die Halbleiterschicht 103 geätzt werden, wobei selektive Ätzchemien verwendet werden, um den Ätzprozess zuverlässig in oder auf der vergrabenen isolierenden Schicht 102 anzuhalten. In dieser Weise wird ein gut steuerbarer Ätzprozess über das gesamte Substrat 101 hinweg erhalten. Danach kann die Ätzchemie geändert werden, um eine hohe Ätzrate für das Material der vergrabenen isolierenden Schicht 102 zu erzielen, um damit bis zu dem oberen Bereich 101b zu ätzen. In einigen anschaulichen Ausführungsformen kann auch in diesem Ätzschritt eine äußerst selektive Ätzchemie in Bezug auf das Material des oberen Bereichs 101b ausgewählt werden, das dann auch eine gute Steuerbarkeit und ein sehr gleichförmiges Ätzergebnis über das gesamte Substrat 101 hinweg ergibt. In anderen anschaulichen Ausführungsformen wird der Ätzprozess 106 auf der Grundlage einer nicht selektiven Ätzchemie ausgeführt, wodurch durch die Schicht 103 und die Schicht 102 in einem einzelnen Ätzschritt geätzt wird. In diesem Falle kann das Ende des Ätzprozesses 106 auf der Grundlage einer Endpunkterkennung oder durch eine vorgegebene Ätzzeit festgelegt werden. 1b schematically shows the device 100 in a more advanced manufacturing stage. The component comprises a mask 104 For example, a hardmask layer that is a device area 150s which is intended to serve as an SOI region for the production of corresponding SOI transistors, while a region 150b is exposed, which is to receive a corresponding crystalline semiconductor material, with the substrate 101 is connected, ie at least with the upper area 101b from that. The mask 104 may be constructed of any suitable material, such as silicon nitride, silicon dioxide, or other suitable material compositions that provide sufficient selectivity during subsequent processing. In one illustrative embodiment, an optional etch stop layer is provided 105 , for example in the form of a material having a high etch selectivity with respect to the material of the mask 104 provided to structuring the mask 104 and to improve its removal in a later stage of production. For example, the mask 104 be constructed of silicon nitride, while the optional etch stop layer 105 is formed of silicon dioxide. The mask 104 can be prepared using the following processes. First, the optional etch stop layer 105 if provided, formed by, for example, oxidation and / or deposition based on well established deposition techniques, such as plasma enhanced CVD (chemical vapor deposition) and the like. Thereafter, a material layer, for example, based on plasma enhanced CVD having a required thickness and property as for the mask 104 are desired, deposited. Thereafter, the material layer is patterned on the basis of a lithography process, for example, forming a corresponding resist mask, and the material layer is etched using the resist mask as an etching mask. Thereafter, the resist mask is removed and the device 100 becomes another etching environment 106 for removing an exposed portion of the layer 105 if provided, and for etching through the layers 103 and 102 subjected. For example, in a first step of the etching process 106 , possibly after removal of the optional etch stop layer 105 , through the semiconductor layer 103 etching, wherein selective etching chemistries are used to reliably etch the process in or on the buried insulating layer 102 to stop. In this way, a well controllable etching process over the entire substrate 101 get away. Thereafter, the etch chemistry may be changed to a high etch rate for the buried insulating layer material 102 to reach up to the top 101b to etch. In some illustrative embodiments, also in this etching step, a highly selective etch chemistry relative to the material of the upper region may be used 101b then also good controllability and a very uniform etching result over the entire substrate 101 gives away. In other illustrative embodiments, the etching process 106 performed on the basis of a non-selective etching chemistry, thereby passing through the layer 103 and the layer 102 is etched in a single etching step. In this case, the end of the etching process 106 be determined on the basis of an end point detection or by a predetermined etching time.
1c zeigt schematisch das Bauelement 100 nach dem Ende der oben beschriebenen Prozesssequenz und nach Reinigungsprozessen zum Entfernen von Kontaminationsstoffen von der freiliegenden Oberfläche 101c des Bereichs 101b, um die Oberfläche 101c für einen nachfolgenden epitaktischen Wachstumsprozess vorzubereiten. In dieser Fertigungsphase umfasst das Bauelement 100 ein erstes kristallines Halbleitergebiet 103s, das den Rest der kristallinen Halbleiterschicht 103 repräsentiert, die über dem Rest der vergrabenen isolierenden Schicht 102 gebildet ist, die nunmehr als 102s bezeichnet ist, wodurch ein SOI-Bereich in dem Bauelement 100 bereitgestellt wird, in und über welchem entsprechende SOI-Transistorelemente gebildet werden können. 1c schematically shows the device 100 after the end of the process sequence described above and after cleaning processes to remove contaminants from the exposed surface 101c of the area 101b to the surface 101c to prepare for a subsequent epitaxial growth process. In this manufacturing phase, the component includes 100 a first crystalline semiconductor region 103s containing the remainder of the crystalline semiconductor layer 103 that is above the rest of the buried insulating layer 102 is formed, which now as 102s is designated, whereby an SOI region in the device 100 is provided, in and above which corresponding SOI transistor elements can be formed.
1d zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium während eines selektiven epitaktischen Wachstumsprozesses 107 zum selektiven Ausbilden eines zweiten kristallinen Halbleitergebiets 108, das mit dem Substrat 101 verbunden ist, d. h. mit dessen oberen Bereich 101b. In dem selektiven epitaktischen Wachstumsprozess 107 werden entsprechende Prozessparameter, etwa Druck, Temperatur, Zusammensetzung der Vorstufengase, Menge und Art der Trägergase, und dergleichen so festgelegt, dass eine Materialabscheidung des Halbleitermaterials im Wesentlichen auf den freiliegenden Bereich des Bereichs 101b beschränkt ist, während im Wesentlichen kein Material auf der Maske 104 gebildet wird. Folglich scheidet sich während des Prozesses 107 Halbleitermaterial anfänglich auf der freigelegten Oberfläche 101c ab und nimmt ebenso die Kristallstruktur der Oberfläche 101c an. Nachdem eine spezielle Höhe des epitaktisch gewachsenen Materials erreicht ist, wird der Prozess 107 beendet, wodurch das kristalline Gebiet 108 bereitgestellt wird, dessen Eigenschaften im Wesentlichen durch die Art des abgeschiedenen Materials und die Kristallstruktur des darunterliegenden oberen Bereichs 101b bestimmt sind. Wenn beispielsweise eine unterschiedliche kristallographische Orientierung vorteilhaft ist für die Ausbildung von Transistorelementen in dem zweiten kristallinen Halbleitergebiet 108 im Vergleich zu dem ersten kristallinen Halbleitergebiet 103 ist, kann der Bereich 101b mit der gewünschten Kristallorientierung vorgesehen werden. Folglich wird in einigen anschaulichen Ausführungsformen das Bereitstellen des ersten kristallinen Halbleitergebiets 103s und des zweiten kristallinen Halbleitergebiets 108 als ein SOI-Gebiet bzw. als ein Vollsubstratgebiet mit Bereitstellung unterschiedlicher Kristalleigenschaften der Gebiete 103s und 108 kombiniert. 1d schematically shows the semiconductor device 100 at a more advanced stage of production during a selective epitaxial growth process 107 for selectively forming a second crystalline semiconductor region 108 that with the substrate 101 is connected, ie with its upper portion 101b , In the selective epitaxial growth process 107 For example, appropriate process parameters, such as pressure, temperature, precursor gas composition, amount and type of carrier gases, and the like, are set such that material deposition of the semiconductor material is substantially to the exposed region of the region 101b is limited, while essentially no material on the mask 104 is formed. Consequently, divorces during the process 107 Semiconductor material initially on the exposed surface 101c and also takes the crystal structure of the surface 101c at. After a special height of the epitaxially grown material is reached, the process becomes 107 finished, reducing the crystalline area 108 whose properties are essentially determined by the nature of the deposited material and the crystal structure of the underlying upper area 101b are determined. If, for example, a different crystallographic orientation is advantageous for the formation of transistor elements in the second crystalline semiconductor region 108 compared to the first crystalline semiconductor region 103 is, the area can be 101b be provided with the desired crystal orientation. Thus, in some illustrative embodiments, providing the first crystalline semiconductor region 103s and the second crystalline semiconductor region 108 as an SOI region or as a bulk substrate area with provision of different crystal properties of the regions 103s and 108 combined.
Wie in 1d gezeigt ist, wird vor dem epitaktischen Wachstumsprozess 107 ein optionaler Abstandshalter 109 an entsprechenden freigelegten Seitenwänden des Schichtstapels 102s, 103s und 104s gebildet, wenn der Einfluss des kristallinen Materials des Halbleitergebiets 103s während des epitaktischen Wachstumsprozesses 107 als ungeeignet erachtet wird. In diesem Falle wird der Abstandshalter 109 auf der Grundlage gut etablierter Verfahren gebildet, die das konforme Abscheiden eines geeigneten Abstandsmaterials, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen beinhalten, das nachfolgend von horizontalen Oberflächenbereichen entfernt wird. Somit kann das Halbleitergebiet 103s wirksam während des Wachstumsprozesses 107 isoliert werden. As in 1d is shown before the epitaxial growth process 107 an optional spacer 109 at corresponding exposed side walls of the layer stack 102s . 103s and 104s formed when the influence of the crystalline material of the semiconductor region 103s during the epitaxial growth process 107 is considered inappropriate. In this case, the spacer will 109 based on well-established processes involving the conformal deposition of a suitable spacing material, such as silicon nitride, silicon dioxide, and the like, which is subsequently removed from horizontal surface areas. Thus, the semiconductor region 103s effective during the growth process 107 be isolated.
1e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem die Maske 104 entfernt ist, wodurch das erste Halbleitergebiet 103s freigelegt wird, wodurch das SOI-Gebiet 150s benachbart zu dem Vollsubstratgebiet 150b bereitgestellt wird. Das Entfernen der Maske 104 kann auf der Grundlage äußerst selektiver Ätzprozesse bewerkstelligt werden, wie sie beispielsweise für viele dielektrische Materialien, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen in Bezug auf ein siliziumbasiertes Material gut etabliert sind, wenn das erste und das zweite Halbleitergebiet 103s, 108 im Wesentlichen aus kristallinem Silizium aufgebaut sind. Beispielsweise kann Siliziumnitrid effizient in sehr selektiver Weise auf der Grundlage heißer Phosphorsäure entfernt werden, ohne dass ein wesentlicher Materialabtrag in dem zweiten Halbleitergebiet 108 auftritt. In anderen anschaulichen Ausführungsformen wird nach dem Entfernen der Maske 104 ein weiterer Einebnungsprozess ausgeführt, wenn die sich ergebende Oberflächentopographie des Bauelements 100 als für die weitere Bearbeitung unzureichend erachtet wird. Beispielsweise kann ein CMP- (chemisch-mechanischer Polier-) Prozess nach dem Entfernen der Maske 104 ausgeführt werden, wodurch eine planare Oberflächenkonfiguration bereitgestellt wird, wie dies nachfolgend detaillierter beschrieben ist. 1e schematically shows the semiconductor device 100 in a more advanced stage of manufacture, in which the mask 104 is removed, causing the first semiconductor region 103s which exposes the SOI area 150s adjacent to the bulk substrate area 150b provided. Removing the mask 104 can be accomplished on the basis of highly selective etching processes, such as those well established for many dielectric materials, such as silicon dioxide, silicon nitride, and the like, with respect to a silicon-based material, when the first and second semiconductor regions 103s . 108 are constructed essentially of crystalline silicon. For example, silicon nitride can be efficiently removed in a very selective manner on the basis of hot phosphoric acid without substantial material removal in the second semiconductor region 108 occurs. In other illustrative embodiments, after removal of the mask 104 Another leveling process is performed when the resulting surface topography of the device 100 considered insufficient for further processing. For example, a CMP (chemical-mechanical polishing) process may occur after removal of the mask 104 which provides a planar surface configuration, as described in more detail below.
1f zeigt schematisch das Halbleiterbauelement in einem weiter fortgeschrittenen Herstellungsstadium. Hier sind mehrere Transistorelemente 151s in und auf dem ersten Halbleitergebiet 103s ausgebildet, die entsprechend Transistorelemente auf der Grundlage einer SOI-Architektur repräsentieren. Ferner sind mehrere Transistorelemente 151b in und auf dem zweiten Halbleitergebiet 108 gebildet, wodurch eine vollsubstratartige Transistorarchitektur bereitgestellt wird. Die Transistoren 151s, 151b können entsprechend spezieller Entwurfserfordernisse hergestellt werden, wobei, wie zuvor erläutert ist, die SOI-Transistoren 151s auf der Grundlage von Geschwindigkeitsvorgaben gebildet werden können, während die Transistoren 151b hergestellt werden können, um eine hohe Funktionsstabilität bei geringerem Flächenbedarf innerhalb des Bauelements 100 bereitzustellen. Dazu werden gut etablierte Fertigungsverfahren eingesetzt, die modernste Fertigungsprozesse zum Erhalten der gewünschten Transistoreigenschaften beinhalten. Beispielsweise können in äußerst anspruchsvollen Anwendungen verspannungs- und verformungserzeugende Prozesstechnologien eingebunden werden, um damit das Leistungsverhalten von Transistoren, insbesondere der SOI-Transistoren 151s, zu verbessern, wobei unterschiedliche Verformungseigenschaften für die Transistoren 151b vorgesehen werden können. Wie beispielsweise zuvor erläutert ist, können sich die Eigenschaften des Materials des Halbleitergebiets 108 von den Eigenschaften des Materials des Gebiets 103s unterscheiden, um damit noch weiter die entsprechenden Transistoreigenschaften im Hinblick auf die Funktionen in den unterschiedlichen Bauteilgebieten 150s und 150b zu verbessern. Beispielsweise kann es in einigen Anwendungen vorteilhaft sein, das Material des Halbleitergebiets 103s als ein verformtes Siliziummaterial vorzusehen, wohingegen eine entsprechende Verformung in dem Halbleitergebiet 108 nicht gewünscht ist. Folglich kann in diesem Falle das Material des Gebiets 108 als ein im Wesentlichen relaxiertes Halbleitermaterial, etwa als Silizium, aufgewachsen werden, indem ein im Wesentlichen nicht verformtes Halbleitermaterial in dem Bereich 101b des Substrats 101 bereitgestellt wird. Ferner sollte beachtet werden, dass die in 1f gezeigte Transistorkonfiguration lediglich anschaulicher Natur ist und dass eine beliebige geeignete Transistorkonfiguration verwendet werden kann. Wie beispielsweise dargestellt ist, können die Transistoren 151s und 151b entsprechende Gateelektroden 152 aufweisen, die in einigen Ausführungsformen Abmessungen von ungefähr 100 nm und deutlich weniger aufweisen, die auf entsprechenden Gateisolationsschichten 153 gebildet sind, wobei beispielsweise die entsprechenden Schichten sich zwischen den einzelnen Transistorelementen unterscheiden können und sich auch zwischen den Transistoren 151s und 151b unterscheiden können. Ferner können entsprechende Dain- und Source-Gebiete 154 gebildet sein, die ein Kanalgebiet umschließen, das innerhalb eines Körpergebiets 155 ausgebildet ist. Wie zuvor erläutert ist, sind die Körpergebiete 155 der SOI-Transitoren 151s dielektrisch auf Grund des Vorsehens entsprechender Isolationsstrukturen 156 und der darunter liegenden isolierenden Schicht 102s eingekapselt. Folglich können Ladungsträger, die in den Körpergebieten 155 der SOI-Transistoren 151s angesammelt werden, lediglich über Leckströme durch die Drain- und Sourcegebiete 154 abgeführt werden, sofern keine Körperkontakte vorgesehen sind, die jedoch einen deutlichen Anteil an Fläche erfordern, und somit kann ein gewisses Maß an Fluktuation des schwebenden Potentials der Körper 155 während des Betriebs der Transistoren erzeugt werden. Folglich kann eine entsprechende Schwankung der entsprechenden Schwellwertspannungen beobachtet werden, was auch als Hysterese bezeichnet wird. Für zeitkritische Schaltungsblöcke, etwa CPU-Kerne, oder andere zeitkritische Schaltungen können die entsprechenden Hysteresewirkungen im Hinblick auf eine erhöhte Schaltungsgeschwindigkeit akzeptiert werden, oder es können gewisse Gegenmaßnahmen, etwa PN-Übergänge mit erhöhtem Leckstrom, eine größere Transistorbreite zur Kompensation des Verlustes an Durchlassstromvermögen auf Grund der Hysteresewirkungen, und dergleichen, angewendet werden. Im Gegensatz zu den isolierten Körpern 155 der SOI-Transistoren 151s, sind die Körpergebiete 155 der Vollsubstrattransistoren 151b elektrisch zumindest mit dem oberen Bereich 101b des Substrats 101 auf Grund der direkten Anbindung des Halbleitergebiets 108 an den oberen Bereich 101b verbunden. Folglich kann ähnlich zu einer gewöhnlichen Vollsubstratkonfiguration ein gewünschtes Bezugspotential 156, etwa Massepotential, an die Körpergebiete 155 der Vollsubstrattransistoren 151b angelegt werden. Wenn daher in einigen anschaulichen Ausführungsformen die mehreren Vollsubstrattransistoren 151b Speicherzellen repräsentieren, etwa statische RAM-Zellen, können die entsprechenden Speicherzellen eine hohe Stabilität aufweisen, wobei die Transistorkonfiguration, d. h. die Größe in der Breitenrichtung, auf der Grundlage der Durchlassstromerfordernisse von Vollsubstrattransistoren ausgewählt werden kann, anstatt dass die Erfordernisse für das Berücksichtigen einer großen Variabilität der Schwellwertspannung einzuhalten sind, wie dies der Fall wäre für äquivalente SOI-Transistoren, wodurch deutlich größere Transistorbreiten erforderlich wären, um die erforderliche stabile Betriebsweise von Speicherzellen in SOI-Bauelementen zu gewährleisten. Beispielsweise können in einigen anspruchsvollen Anwendungen bis zu 30% oder mehr an wertvoller Chipfläche in einem Speicherbereich unter Anwendung einer Hybridkonfiguration, wie sie in 1f gezeigt ist, im Vergleich zu einem äquivalenten SOI-Bauelement eingespart werden, das das gleiche Leistungsverhalten in zeitkritischen Funktionsblöcken, CPU-Kernen, liefert, wenn der Speicherblock ebenso in SOI-Technolgie ausgeführt ist. 1f schematically shows the semiconductor device in a more advanced manufacturing stage. Here are several transistor elements 151s in and on the first semiconductor region 103s are formed, which accordingly represent transistor elements based on an SOI architecture. Furthermore, several transistor elements 151b in and on the second semiconductor region 108 forming a full substrate transistor architecture is provided. The transistors 151s . 151b can be made according to specific design requirements, where, as previously explained, the SOI transistors 151s can be formed on the basis of speed specifications, while the transistors 151b can be manufactured to a high functional stability with less space requirement within the component 100 provide. For this purpose, well-established manufacturing processes are used which incorporate state-of-the-art manufacturing processes to obtain the desired transistor properties. For example, in very demanding applications, stress and strain-inducing process technologies can be incorporated to improve the performance of transistors, particularly SOI transistors 151s , to improve, with different deformation properties for the transistors 151b can be provided. As explained above, for example, the properties of the material of the semiconductor region may be 108 from the properties of the material of the area 103s to further enhance the corresponding transistor characteristics with respect to the functions in the different device areas 150s and 150b to improve. For example, in some applications, it may be advantageous to use the material of the semiconductor region 103s as a deformed silicon material, whereas a corresponding deformation in the semiconductor region 108 not desired. Consequently, in this case, the material of the area 108 being grown as a substantially relaxed semiconductor material, such as silicon, by providing a substantially undeformed semiconductor material in the region 101b of the substrate 101 provided. It should also be noted that the in 1f shown transistor configuration is merely illustrative in nature and that any suitable transistor configuration can be used. For example, as shown, the transistors 151s and 151b corresponding gate electrodes 152 which, in some embodiments, have dimensions of about 100 nm and significantly less than those on corresponding gate insulating layers 153 are formed, for example, the corresponding layers may differ between the individual transistor elements and also between the transistors 151s and 151b can distinguish. Furthermore, corresponding Dain and source areas 154 be formed, which enclose a channel region within a body region 155 is trained. As previously explained, the body areas 155 the SOI transistors 151s Dielectric due to the provision of appropriate isolation structures 156 and the underlying insulating layer 102s encapsulated. Consequently, carriers that are in the body regions 155 the SOI transistors 151s accumulated, only via leakage currents through the drain and source regions 154 be removed, provided that no body contacts are provided, but require a significant amount of area, and thus may be a degree of fluctuation of the floating potential of the body 155 generated during operation of the transistors. Consequently, a corresponding fluctuation of the respective threshold voltages can be observed, which is also referred to as hysteresis. For time-critical circuit blocks, such as CPU cores, or other time-critical circuits, the corresponding hysteresis effects may be accepted in view of increased circuit speed, or certain countermeasures, such as PN transitions with increased leakage current, may have a larger transistor width to compensate for the loss of forward current capability Reason of the hysteresis effects, and the like. Unlike the isolated bodies 155 the SOI transistors 151s , are the body areas 155 of the bulk substrate transistors 151b electrically at least with the upper area 101b of the substrate 101 due to the direct connection of the semiconductor area 108 to the upper area 101b connected. Thus, similar to a conventional bulk substrate configuration, a desired reference potential 156 , about ground potential, to the body areas 155 of the bulk substrate transistors 151b be created. Therefore, in some illustrative embodiments, when the plurality of bulk substrate transistors 151b Memory cells, such as static RAM cells, may have the respective memory cells of high stability, and the transistor configuration, ie, size in the width direction, may be selected based on the forward current requirements of bulk transistors, rather than the requirements for accommodating large variability the threshold voltage are to be maintained, as would be the case for equivalent SOI transistors, whereby much larger transistor widths would be required to ensure the required stable operation of memory cells in SOI devices. For example, in some demanding applications, up to 30% or more of valuable chip area may be stored in a memory area using a hybrid configuration such as that described in U.S. Pat 1f can be saved as compared to an equivalent SOI device that provides the same performance in time-critical functional blocks, CPU cores, when the memory block is also implemented in SOI technology.
1g zeigt in einer Ausführungsform der Erfindung schematisch zwei Inverterpaare, die beispielsweise in dem Gebiet 150s und 150b gebildet sind, wobei beispielsweise die entsprechenden Schaltungen eine statische RAM-Zelle 160 repräsentieren können. Es sollte beachtet werden, dass in anschaulichen Ausführungsformen entsprechende RAM-Zellen im Wesentlichen in dem Gebiet 150b hergestellt werden, um eine merkliche Flächeneinsparung zu erreichen. Somit kann die in dem Gebiet 150s gezeigte Schaltung eine konventionelle RAM-Zelle repräsentieren, wenn diese in einem modernen SOI-Bauelement mit zeitkritischen Funktionsblöcken gebildet wird, wie sie beispielsweise durch die mehreren Transistoren 151s in 1f repräsentiert sind. 1g shows in an embodiment of the invention schematically two pairs of inverters, for example, in the field 150s and 150b are formed, for example, the corresponding circuits a static RAM cell 160 can represent. It should be noted that in illustrative embodiments, corresponding RAM cells are substantially in the field 150b be prepared to achieve a significant space savings. Thus, those in the field 150s shown circuit represent a conventional RAM cell when it is formed in a modern SOI device with time-critical function blocks, as for example by the plurality of transistors 151s in 1f are represented.
Die RAM-Zelle 160, die in dem Vollsubstratgebiet 150b ausgebildet ist, kann einen n-Kanaltransistor 161c und einen p-Kanaltransistor 171c aufweisen, die einen entsprechenden Inverter bilden, der durch eine gemeinsame Gateelektrode 162 gesteuert wird. Ferner kann der Ausgang des Inverters, der durch die Transistoren 161c, 171c gebildet ist, mit einem weiteren n-Kanaltransistor 181c verbunden sein, der ein Durchlassgate für ein Signal repräsentieren kann, das von dem Inverter 161c, 171c bereitgestellt wird. In ähnlicher Weise können Transistoren 171d und 161d einen weiteren Inverter bilden, der mit einem weiteren Durchlassgate 181d verbunden ist. Wie zuvor erläutert ist, kann eine entsprechende Transistorbereite, etwa 161w oder 171w für eine vorgegebene Technologie, d. h. eine Länge des Gates 162w, auf der Grundlage des Durchlassstromvermögens ausgewählt werden, das für eine korrekte Funktion der Speicherzelle 160 erforderlich ist, ohne dass Schwellwertschwankungen auf Grund der Vollsubstratkonfiguration der Transistoren, die für die Speicherzelle 160 verwendet werden, zu berücksichtigen sind. Im Gegensatz dazu würde eine entsprechende Konfiguration, die in dem SOI-Gebiet 150s gebildet ist, eine deutlich höhere Chipfläche erfordern, da hier die entsprechende Transistorbreite 161w, 171w deutlich erhöht ist, um damit Hystereseffekte zu berücksichtigen, wodurch ein breiter Durchlassstrombereich erforderlich ist. Folglich können erfindungsgemäß entsprechende Speicherbereiche in dem Bauelement 100 innerhalb des Bauteilgebietes 150b auf der Grundlage einer Vollsubstrattransistorarchitektur gebildet werden, wodurch die erforderliche Fläche deutlich reduziert wird, während zeitkritische Schaltungsblöcke in der hocheffizienten SOI-Architektur ausgeführt sind.The RAM cell 160 which are in the bulk substrate area 150b is formed, may be an n-channel transistor 161c and a p-channel transistor 171c comprising a respective inverter formed by a common gate electrode 162 is controlled. Furthermore, the output of the inverter, through the transistors 161c . 171c is formed, with another n-channel transistor 181c which may represent a passgate for a signal received from the inverter 161c . 171c provided. Similarly, transistors can 171d and 161d form a further inverter which is connected to another gate 181d connected is. As previously explained, a corresponding transistor ready, such as 161W or 171W for a given technology, ie a length of the gate 162W , are selected on the basis of the forward current capability necessary for proper operation of the memory cell 160 is required without threshold fluctuations due to the full substrate configuration of the transistors responsible for the memory cell 160 to be used, to be considered. In contrast, a corresponding configuration would be found in the SOI area 150s is formed, require a significantly higher chip area, since here the corresponding transistor width 161W . 171W is significantly increased to account for hysteresis effects, requiring a broad range of forward currents. Consequently, according to the invention corresponding memory areas in the device 100 within the component area 150b based on a full substrate transistor architecture, thereby significantly reducing the required area while implementing time critical circuit blocks in the high efficiency SOI architecture.
Mit Bezug zu den 2a bis 2d werden nunmehr Teilaspekte der vorliegenden Erfindung detailliert beschrieben, in denen weitere Prozessverfahren beschrieben sind, um in deutlicher Weise die Erfordernisse im Hinblick auf die Selektivität eines epitaktischen Wachstumsprozesses zu verringern oder um einen epitaktischen Wachstumsprozess im Wesentlichen vollständig zu vermeiden.Related to the 2a to 2d Partial aspects of the present invention will now be described in detail, in which further process methods are described in order to clearly reduce the requirements with regard to the selectivity of an epitaxial growth process or to substantially completely avoid an epitaxial growth process.
2a zeigt schematisch ein Halbleiterbauelement 200 während einer frühen Fertigungsphase, das ein Substrat 201 aufweist, das zumindest in einen oberen Bereich davon ein im Wesentlichen kristallines Halbleitermaterial aufweist, das als eine Kristallschablone für die nachfolgende Bearbeitung des Bauelements 200 dienen kann. Im Hinblick auf die Eigenschaften des Substrats 201 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Substrat 101 erläutert sind. Ferner sind entsprechende SOI-Gebiete 250s und entsprechende Vollsubstratgebiete 250b in dem Bauelement 200 gemäß den Bauteil- und Entwurfserfordernissen vorgesehen. D. h., abhängig von der Komplexität von Schaltungsblöcken, die für Hystereseeffekte empfindlich sind, können die Größe und die Anzahl der entsprechenden Vollsubstratgebiete 250b entsprechend angepasst werden, während die Größe und die Anzahl der entsprechenden SOI-Gebiete 250s entsprechend den jeweiligen zeitkritischen Schaltungsblöcken festgelegt werden können. Somit liegen die lateralen Größen der Gebiete 250b und ggf. 250sin einem Bereich von einigen 10 µm bis zu 100 oder einigen 100 µm. Wie ähnlich für das Bauelement 100 beschrieben ist, wird in den entsprechenden SOI-Gebieten 250s ein Stapel aus Schichten vorgesehen, der eine vergrabene isolierende Schicht 202s, ein erstes kristallines Halbleitergebiet 203s und eine Maske 204 umfasst. Ferner können entsprechende zweite kristalline Halbleitergebiete 208 in den entsprechenden Vollsubstratgebieten 250b gebildet werden, wobei die Kristalleigenschaften des Gebiets 208 gleich oder unterschiedlich sein können im Vergleich zu den Eigenschaften des Gebiets 203s, wie dies zuvor auch mit Bezug zu den Gebieten 103s und 108 erläutert ist. 2a schematically shows a semiconductor device 200 during an early manufacturing stage, which is a substrate 201 comprising, at least in an upper region thereof, a substantially crystalline semiconductor material serving as a crystal template for subsequent processing of the device 200 can serve. With regard to the properties of the substrate 201 Apply the same criteria as before with respect to the substrate 101 are explained. Furthermore, corresponding SOI areas 250s and corresponding full substrate areas 250b in the device 200 provided according to the component and design requirements. That is, depending on the complexity of circuit blocks that are susceptible to hysteresis effects, the size and number of corresponding full substrate regions 250b be adjusted accordingly, while the size and number of corresponding SOI areas 250s can be set according to the respective time-critical circuit blocks. Thus, the lateral sizes of the areas are 250b and possibly 250s in a range of a few 10 μm to 100 or a few 100 μm. How similar for the device 100 is described in the corresponding SOI areas 250s a stack of layers is provided, which is a buried insulating layer 202s , a first crystalline semiconductor region 203s and a mask 204 includes. Furthermore, corresponding second crystalline semiconductor regions 208 in the corresponding full-substrate areas 250b be formed, the crystal properties of the area 208 may be the same or different compared to the characteristics of the area 203s as previously related to the areas 103s and 108 is explained.
Das in 2a gezeigte Bauelement 200 kann auf der Grundlage im Wesentlichen der gleichen Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Somit kann nach dem Strukturieren entsprechender Schichten zur Bereitstellung des Schichtstapels in den Gebieten 250s auf der Grundlage von Techniken, wie sie zuvor beschrieben sind, ein epitaktischer Wachstumsprozess 207 ausgeführt werden, wobei, abhängig von den Abmessungen der Gebiete 250s, die Selektivität für die Materialabscheidung reduziert sein kann, so dass auch kontinuierliche Materialbereiche 208a auf der Maske 204 abgeschieden werden. Um folglich die Erfordernisse im Hinblick auf die Selektivität des epitaktischen Wachstumsprozesses 207 zu vereinfachen, kann eine gewisse Menge an Materialabscheidung in Form der Reste 208a berücksichtigt werden, indem ein zusätzlicher Materialabtragungsprozess ausgeführt wird, beispielsweise auf der Grundlage eines selektiven Ätzprozesses und/oder eines CMP-Prozesses. In einigen anschaulichen Ausführungsformen kann das Material für die Gebiete 208 während des Wachstumsprozesses 207 mit einer Überschusshöhe gebildet werden, die nachfolgend durch einen selektiven Ätzprozess entfernt wird, wodurch auch die Reste 208a von den entsprechenden Masken 204 entfernt werden, um damit einen äußerst gleichförmigen Abtragungsprozess für die Masken 204 in einem nachfolgenden Prozessschritt bereitzustellen, wie dies beispielsweise auch mit Bezug zu dem Bauelement 100 beschrieben ist. In anderen anschaulichen Ausführungsformen wird das Abtragen der Reste 208a auf der Grundlage eines CMP-Prozesses bewerkstelligt, wobei in einigen anschaulichen Ausführungsformen die Maske 204 eine Stoppschicht 204a umfassen kann, die eine zuverlässige Steuerung des entsprechenden CMP-Prozesses ermöglicht, wenn das Material des Gebiets 208 und der Maske 204 unterschiedliche Abtragungsraten aufweisen. Beispielsweise weist in einigen Ausführungsformen die Maske 204 einen oberen Bereich 204b auf, der beispielsweise aus Siliziumdioxid aufgebaut ist, während die Stoppschicht 204a aus Siliziumnitrid aufgebaut sein kann. Somit werden während eines Polierprozesses die Reste 208a effizient entfernt und auch der Bereich 204b wird effizient poliert, wobei die Abtragsrate in den Gebieten 250b auf Grund einer größeren Härte im Vergleich zu dem Material der Schicht 204b verringert ist. Folglich kann nach dem im Wesentlichen vollständigen Entfernen des Bereichs 204b die Stoppschicht 204a für eine deutlich geringere Polierrate in den Gebieten 250s sorgen, während das Material in dem Gebiet 250b effizient zu einer im Wesentlichen ebenen Oberflächenkonfiguration poliert wird.This in 2a shown component 200 can be made on the basis of substantially the same process method as previously described with respect to the device 100 are described. Thus, after patterning corresponding layers to provide the layer stack in the regions 250s based on techniques as described above, an epitaxial growth process 207 be carried out, wherein, depending on the dimensions of the areas 250s , which can be reduced selectivity for material deposition, so that also continuous material areas 208a on the mask 204 be deposited. Consequently, the requirements for the selectivity of the epitaxial growth process 207 To simplify, a certain amount of material deposition in the form of the radicals 208a be taken into account by performing an additional material removal process, for example based on a selective etch process and / or a CMP process. In some illustrative embodiments, the material may be for the areas 208 during the growth process 207 are formed with an excess height, which is subsequently removed by a selective etching process, whereby the radicals 208a from the corresponding masks 204 be removed to allow a very uniform removal process for the masks 204 to provide in a subsequent process step, as for example, with respect to the device 100 is described. In other illustrative embodiments, the removal of the residues 208a based on a CMP process, where in some illustrative embodiments the mask 204 a stop layer 204a which allows reliable control of the corresponding CMP process when the material of the area 208 and the mask 204 have different removal rates. For example, in some embodiments, the mask 204 an upper area 204b on, for example, is made of silicon dioxide, while the stop layer 204a can be constructed of silicon nitride. Thus, during a polishing process, the residues 208a efficiently removed and also the area 204b is polished efficiently, with the removal rate in the areas 250b due to a greater hardness compared to the material of the layer 204b is reduced. Consequently, after substantially completely removing the area 204b the stop layer 204a for a much lower polishing rate in the areas 250s take care while the material in the area 250b is efficiently polished to a substantially planar surface configuration.
2b zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der oben beschriebenen Prozesssequenz. Somit wird eine im Wesentlichen ebene Oberflächentopographie erreicht, wobei der Rest der Stoppschicht 204a, der eine relativ geringe Dicke aufweisen kann, beispielsweise ungefähr 5 nm oder weniger, dann auf der Grundlage eines selektiven Ätzprozesses entfernt werden kann, wie dies zuvor beschrieben ist. Folglich können durch Einführen eines weiteren Materialabtragungsprozesses, etwa eines zusätzlichen Ätzprozesses, eines CMP-Prozesses oder Kombination davon, die Bedingungen im Hinblick auf die Selektivität des Ätzprozesses sowie im Hinblick auf die Abscheidegleichförmigkeit über das gesamte Substrat 201 hinweg, deutlich entschärft werden, da das schließlich erreichte Höhenniveau der Gebiet 208 und damit die schließlich erhaltene Oberflächenebenheit im Wesentlichen durch gut steuerbare Abscheideprozesse, etwa entsprechende Abscheiderezepte für die Bildung der Stoppschicht 204 einschließlich der Bereiche 204a und 204b, bestimmt wird. Auf diese Weise kann ein erhöhtes Maß an Nichtgleichförmigkeit während des Ätzprozesses für eine Aussparung toleriert werden. Ferner wird eine erhöhte Flexibilität im Hinblick auf die Prozessparameter des Abscheideprozesses 207 und auch für die Auswahl geeigneter Wachstumsmaskenmaterialien erreicht, da beliebiges geeignetes Material ausgewählt werden kann, das eine hohe Selektivität während des epitaktischen Wachstumsprozesses 207 liefert, was jedoch nicht notwendigerweise eine gewünschte hohe Ätzselektivität für eine nachfolgende Entfernung auf der Grundlage des Ätzprozesses zeigt. 2 B schematically shows the semiconductor device 200 after the end of the process sequence described above. Thus, a substantially planar surface topography is achieved with the remainder of the stop layer 204a which may have a relatively small thickness, for example about 5 nm or less, may then be removed on the basis of a selective etching process, as previously described. Thus, by introducing a further material removal process, such as an additional etch process, a CMP process, or a combination thereof, the conditions regarding the selectivity of the etch process as well as the deposition uniformity across the entire substrate 201 be cleared away, since the height level finally reached the area 208 and thus the finally obtained surface flatness substantially by well controllable deposition processes, such as appropriate Abscheiderezepte for the formation of the stop layer 204 including the areas 204a and 204b , is determined. In this way, an increased level of nonuniformity can be tolerated during the recess etch process. Furthermore, increased flexibility in terms of Process parameters of the deposition process 207 and also for the selection of suitable growth mask materials, since any suitable material can be selected that has a high selectivity during the epitaxial growth process 207 which does not necessarily indicate a desired high etch selectivity for subsequent removal based on the etch process.
2c zeigt schematisch das Bauelement 200 gemäß einem Verfahren, wobei der Abscheideprozess 207 als ein epitaktischer Prozess mit einer deutlich geringeren Selektivität oder keiner Selektivität im Hinblick auf die Maske 204 ausgestaltet ist. Folglich wird die Schicht 208a durch den Prozess 207 gebildet, wobei zumindest ein zentraler Bereich 208c innerhalb der Gebiete 250b eine im Wesentlichen kristalline Struktur gemäß der Schablone des Substrats 201 aufweisen. Dabei wird die Schicht 208a als eine im Wesentlichen amorphe Schicht abgeschieden. Unabhängig davon, ob die Schicht 208a in der abgeschiedenen Form kristalline Bereiche aufweist, ist deren Dicke so ausgewählt, dass die Vertiefungen in den Gebieten 250b bis zu einer gewünschten Höhe aufgefüllt werden. Danach kann ein CMP-Prozess ausgeführt werden, um die Oberflächentopographie der Schicht 208a einzuebnen, wobei in einigen anschaulichen Ausführungsformen die Schicht 208a im Wesentlichen vollständig von den entsprechenden Maskenschichten 204 entfernt wird, die nunmehr als eine CMP-Stoppschicht dienen kann, wie zuvor erläutert ist. 2c schematically shows the device 200 according to a method, wherein the deposition process 207 as an epitaxial process with a significantly lower selectivity or no selectivity with respect to the mask 204 is designed. Consequently, the layer becomes 208a through the process 207 formed, with at least one central area 208c within the areas 250b a substantially crystalline structure according to the template of the substrate 201 exhibit. In doing so, the layer becomes 208a deposited as a substantially amorphous layer. Regardless of whether the shift 208a in the deposited form has crystalline regions, the thickness thereof is selected such that the depressions in the regions 250b be filled to a desired height. Thereafter, a CMP process may be performed to determine the surface topography of the layer 208a in some illustrative embodiments, the layer 208a essentially completely from the corresponding mask layers 204 is removed, which can now serve as a CMP stop layer, as previously explained.
2d zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der oben beschriebenen Prozesssequenz. Somit umfasst das Bauelement das Halbleitergebiet 208 mit einer im Wesentlichen ebenen Oberflächenkonfiguration im Hinblick auf die Gebiete 250s, wobei die Halbleitergebiete 208 im Wesentlichen vollständig amorph, polykristallin sein können, oder den kristallinen Bereich 208c enthalten können. Danach wird die Maskenschicht 204 auf der Grundlage eines selektiven Ätzprozesses entfernt, wobei vor oder nach dem Entfernen der Maskenschicht 204 ein geeignet ausgebildeter Ausheizprozess ausgeführt wird, um die Gebiete 208 unter Anwendung des Substrats 201 oder eines Teils davon als eine Kristallschablone zu rekristallisieren. Beispielsweise kann eine Wärmebehandlung bei Temperaturen von ungefähr 600 bis 1100 Grad C ausgeführt werden, um die Gebiete 208 zu rekristallisieren. In anderen anschaulichen Ausführungsformen werden lasergestützte oder blitzlichtgestützte Ausheizverfahren angewendet, um in effizienter Weise eine entsprechende Kristallstruktur in den Gebieten 208 zu erhalten. Danach kann die weitere Bearbeitung fortgesetzt werden, wie dies auch mit Bezug zu den 1f und 1g beschrieben ist, d. h. entsprechende Transistoren mit einer SOI-Konfiguration können in und auf den Halbleitergebieten 203s gebildet werden, während entsprechende Transistoren mit einer Vollsubstratkonfiguration in und auf den Kristallgebieten 208 gebildet werden können. Folglich wird eine entsprechende Hybridkonfiguration erreicht, wobei eine erhöhte Prozessflexibilität im Hinblick auf das Bilden der Vollsubstratgebiete 250b, wenn von einem SOI-Substrat ausgegangen wird, erreicht werden kann. 2d schematically shows the semiconductor device 200 after the end of the process sequence described above. Thus, the device comprises the semiconductor region 208 having a substantially planar surface configuration with respect to the areas 250s , wherein the semiconductor regions 208 may be substantially completely amorphous, polycrystalline, or the crystalline region 208c can contain. Then the mask layer becomes 204 removed on the basis of a selective etching process, before or after removal of the mask layer 204 a suitably trained annealing process is performed to cover the areas 208 using the substrate 201 or a part thereof as a crystal template. For example, a heat treatment at temperatures of about 600 to 1100 degrees C may be performed to cover the areas 208 to recrystallize. In other illustrative embodiments, laser-assisted or flash-based bake processes are employed to efficiently provide a corresponding crystal structure in the regions 208 to obtain. Thereafter, the further processing can be continued, as with reference to the 1f and 1g that is, corresponding transistors having an SOI configuration can be used in and on the semiconductor regions 203s while corresponding transistors having a bulk configuration in and on the crystal regions 208 can be formed. Consequently, a corresponding hybrid configuration is achieved with increased process flexibility with regard to forming the bulk substrate regions 250b can be achieved when starting from an SOI substrate.
Mit Bezug zu den 3a bis 3b werden nunmehr weitere Teilaspekte der Erfindung beschriebenen, in denen entsprechende SOI-Gebiete und Vollsubstratgebiete auf der Grundlage moderner Implantationsverfahren hergestellt werden.Related to the 3a to 3b Now further sub-aspects of the invention will be described, in which corresponding SOI regions and solid substrate regions are produced on the basis of modern implantation methods.
Fg. 3a zeigt schematisch ein Halbleiterbauelement 300 mit einem Substrat 301, das eine kristalline Halbleiterschicht 303 aufweist, über der eine Maske 304 gebildet ist. Das Substrat 301 kann ein beliebiges geeignetes Trägermaterial zur Aufnahme der kristallinen Halbleiterschicht 303 repräsentieren. Des weiteren kann die Maskenschicht 304 aus einem beliebigen geeigneten Material mit Eigenschaften gebildet sein, um als eine Implantationsmaske zu wirken und um den Umgebungsbedingungen, etwa der hohen Temperatur während eines modernen Implantationsprozesses 307 zu widerstehen, um eine spezifizierte Atomgattung, etwa Sauerstoff, in eine spezifizierte Tiefe, die als 303d bezeichnet ist, einzuführen.Fig. 3a shows schematically a semiconductor device 300 with a substrate 301 that is a crystalline semiconductor layer 303 has, over which a mask 304 is formed. The substrate 301 may be any suitable substrate for receiving the crystalline semiconductor layer 303 represent. Furthermore, the mask layer 304 may be formed of any suitable material having properties to act as an implantation mask and environmental conditions such as high temperature during a modern implantation process 307 to resist, to a specified atomic species, such as oxygen, in a specified depth, as 303d is designated to introduce.
Das in 3a gezeigte Bauelement kann auf der Grundlage der folgenden Prozesse hergestellt werden. Das Substrat 301 mit der kristallinen Halbleiterschicht 303 kann von Substratherstellern bezogen werden oder kann auf der Grundlage gut etablierter Verfahren hergestellt werden. Danach wird die Maske 304, die Ätzstoppschichten und dergleichen aufweisen kann, auf der Grundlage gut etablierter Abscheide- und Ätzverfahren basierend auf Photolithographie hergestellt. Beispielsweise kann die Maske 304 aus Siliziumdioxid, Siliziumnitrid, und dergleichen aufgebaut sein. Nach dem Strukturieren der Maske 304, die ein SOI-Gebiet 350s freilegt, wird der Prozess 307 auf der Grundlage der Maske 304 ausgeführt. In einigen anschaulichen Ausführungsformen repräsentiert der Prozess 307 einen SIMOX- (Separation durch Implantation von Sauerstoff) Prozess, um lokal eine vergrabene isolierende Schicht in dem Gebiet 350s zu bilden. Die SIMOX-Technik, die konventioneller Weise zur Herstellung vollständiger SOI-Substrate eingesetzt ist, beruht auf einer speziellen Implantationstechnik für das Einführen von Sauerstoff in eine spezifizierte Tiefe, d. h. die Tiefe 303d, ohne dass das darüberliegende kristalline Gebiet der Schicht 303 wesentlich amporphisiert wird. Dies wird bewerkstelligt, indem die Sauerstoffimplantation bei erhöhten Temperaturen, etwa ungefähr 400 bis 600 Grad C ausgeführt wird, so dass durch die Implantation hervorgerufene Schäden zumindest zu einem gewissen Maße unmittelbar repariert werden, so dass selbst nach der Implantation mit der erforderlichen hohen Dosis das geschädigte Halbleitergebiet über dem implantierten Sauerstoff, der um die Tiefe 303d herum konzentriert ist, im Wesentlichen während eines Ausheizprozesses rekristallisiert werden kann, während welchem eine vergrabene isolierende Schicht, d. h. eine Oxidschicht, gebildet wird. Das Einführen der hohen Sauerstoffkonzentration, was beispielsweise eine Dosis von ungefähr 1018 Ionen pro cm2 erfordert, kann durch moderne SIMOX-Implantationsanlagen bewerkstelligt werden, die einen hohen Strahlstrom bei moderat hoher Gleichförmigkeit über das Substrat 303 hinweg bereitstellen.This in 3a The component shown can be manufactured based on the following processes. The substrate 301 with the crystalline semiconductor layer 303 can be purchased from substrate manufacturers or can be prepared based on well-established procedures. After that, the mask becomes 304 , which may have etch stop layers and the like, based on well established deposition and etching processes based on photolithography. For example, the mask 304 of silicon dioxide, silicon nitride, and the like. After structuring the mask 304 which is an SOI area 350s uncovered, the process becomes 307 based on the mask 304 executed. In some illustrative embodiments, the process represents 307 a SIMOX (separation by implantation of oxygen) process to locally create a buried insulating layer in the area 350s to build. The SIMOX technique, which is conventionally used to make complete SOI substrates, relies on a special implantation technique for introducing oxygen to a specified depth, ie depth 303d without the overlying crystalline area of the layer 303 is substantially amporphized. This is accomplished by performing the oxygen implantation at elevated temperatures, such as about 400 to 600 degrees C, so that implantation-induced damage is at least increased repaired to a certain extent so that even after implantation with the required high dose, the damaged semiconductor region over the implanted oxygen, which is around the depth 303d is substantially recrystallized during a baking process during which a buried insulating layer, ie an oxide layer, is formed. The introduction of the high concentration of oxygen, which requires, for example, a dose of about 10 18 ions per cm 2 , can be accomplished by modern SIMOX implantation equipment that provides high beam current with moderately high uniformity across the substrate 303 away.
3b zeigt schematisch das Halbleiterbauelement 300 nach dem Entfernen der Maske 304 und einer entsprechenden Wärmebehandlung, um eine vergrabene isolierende Schicht 302s in der Halbleiterschicht 303 in dem SOI-Gebiet 350s zu bilden. Somit umfasst das Bauelement 300 ein erstes kristallines Halbleitergebiet 303s, das auf der vergrabenen isolierenden Schicht 302s ausgebildet ist, und umfasst ferner ein zweites Halbleitergebiet 308, das den Rest der Halbleiterschicht 303 repräsentiert. Sodann wird die weitere Bearbeitung auf der Grundlage von Prozesstechnologien fortgesetzt, wie sie zuvor mit Bezug zu den 1f und 1g beschrieben sind. D. h., entsprechende SOI-Transistoren werden in und auf dem Gebiet 303s gebildet, während entsprechende Vollsubstratbauelemente für Speicherbereiche in und auf dem Gebieten 308 gebildet werden. 3b schematically shows the semiconductor device 300 after removing the mask 304 and a corresponding heat treatment to a buried insulating layer 302s in the semiconductor layer 303 in the SOI area 350s to build. Thus, the device comprises 300 a first crystalline semiconductor region 303s lying on the buried insulating layer 302s is formed, and further comprises a second semiconductor region 308 that the remainder of the semiconductor layer 303 represents. Then further processing is continued on the basis of process technologies, as previously described with reference to the 1f and 1g are described. That is, corresponding SOI transistors are known in and in the art 303s are formed while corresponding full substrate devices for storage areas in and on the fields 308 be formed.
Mit Bezug zu den 4a bis 4c werden weitere Teilaspekte der vorliegenden Erfindung beschrieben, wobei Scheibenverbundtechniken eingesetzt werden, um mehrere SOI-Gebiete und Vollsubstratgebiete für die Herstellung entsprechender Transistoren darin bereitzustellen.Related to the 4a to 4c Further sub-aspects of the present invention are described using shroud bonding techniques to provide a plurality of SOI regions and bulk substrate regions for fabrication of respective transistors therein.
4a zeigt schematisch ein Substrat 401, das einen Trägerbereich 401a und einen oberen Bereich 401 b aufweist, die aus einem beliebigen geeigneten Material aufgebaut sein können, etwa einem isolierenden Material, wie Siliziumdioxid, oder einem Halbleitermaterial, etwa Siliziumdioxid, oder einem Halbleitermaterial, etwa Silizium, und dergleichen. Ferner ist ein Halbleiterbauelement 400 gezeigt, das ein Donator- bzw. Spendersubstrat 420 enthält, das in Form eines Halbleitervollsubstrats, etwa eines Siliziumsubstrats oder eines anderen geeigneten Trägermaterials mit einer darauf ausgebildeten kristallinen Halbleiterschicht 403 vorgesehen ist. Ferner ist ein Bereich der Halbleiterschicht 403 durch eine isolierende Schicht 402s ersetzt, die aus einem beliebigen geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen aufgebaut sein kann, wie dies für die Herstellung eines SOI-Gebiets erforderlich ist. Des weiteren ist eine leichte Atomgattung 422 in der Schicht 403 bei einer spezifizierten Tiefe gebildet, etwa Wasserstoff und/oder Helium, das durch einen entsprechend gestalteten Implantationsprozess 421 eingeführt ist. 4a schematically shows a substrate 401 that has a carrier area 401 and an upper area 401 b, which may be constructed of any suitable material, such as an insulating material, such as silicon dioxide, or a semiconductor material, such as silicon dioxide, or a semiconductor material, such as silicon, and the like. Further, a semiconductor device 400 shown that a donor or donor substrate 420 in the form of a bulk semiconductor substrate, such as a silicon substrate or other suitable substrate having a crystalline semiconductor layer formed thereon 403 is provided. Further, a region of the semiconductor layer 403 through an insulating layer 402s which may be constructed of any suitable insulating material, such as silicon dioxide, silicon nitride, and the like, as required for the fabrication of an SOI region. Furthermore, it is a light atomic species 422 in the layer 403 formed at a specified depth, such as hydrogen and / or helium, by a correspondingly designed implantation process 421 is introduced.
Das Halbleiterbauelement 400, wie es in 4a gezeigt ist, kann gemäß den folgenden Prozessen hergestellt werden. Nach dem Bereitstellen des Spendersubstrats 420 mit der Halbleiterschicht 403 wird der Implantationsprozess 421 ausgeführt, um die leichte Atomgattung 422 an der geeigneten Tiefe auf der Grundlage gut etablierter Implantationsverfahren anzuordnen. Danach wird eine Ätzmaske (nicht gezeigt) über der Schicht 403 gebildet, um einen Bereich der Schicht 403 entsprechend der isolierenden Schicht 402s freizulegen. Anschließend wird ein entsprechender Ätzprozess ausgeführt, um Material der Schicht 403 bis zu einer gewünschten Tiefe zu entfernen, und nachfolgend wird isolierendes Material beispielsweise durch geeignete CVD-Verfahren abgeschieden, wobei abhängig von den Prozessparametern ein äußerst nicht konformer Abscheidungsprozess erreicht wird. Danach wird überschüssiges Material des isolierenden Materials entfernt, beispielsweise durch CMP, um schließlich das Material der Schicht 403 benachbart zu der isolierenden Schicht 402s freizulegen. In anderen anschaulichen Ausführungsformen werden entsprechende CMP-Stoppschichten vor dem Abscheiden des isolierenden Materials oder selbst vor dem Strukturieren der Schicht 403 gebildet, um damit eine äußerst ebene Oberflächentopographie nach dem Entfernen des überschüssigen Materials des isolierenden Materials zur Bildung der isolierenden Schicht 402s bereitzustellen.The semiconductor device 400 as it is in 4a can be produced according to the following processes. After providing the donor substrate 420 with the semiconductor layer 403 becomes the implantation process 421 executed to the light atomic species 422 at the appropriate depth based on well-established implantation procedures. Thereafter, an etch mask (not shown) is placed over the layer 403 formed around an area of the layer 403 according to the insulating layer 402s expose. Subsequently, a corresponding etching process is performed to material the layer 403 to remove to a desired depth, and subsequently, insulating material is deposited, for example, by suitable CVD methods, whereby, depending on the process parameters, a highly non-compliant deposition process is achieved. Thereafter, excess material of the insulating material is removed, for example by CMP, and finally the material of the layer 403 adjacent to the insulating layer 402s expose. In other illustrative embodiments, corresponding CMP stop layers become prior to depositing the insulating material or even prior to patterning the layer 403 thus forming an extremely flat surface topography after removing the excess material of the insulating material to form the insulating layer 402s provide.
4b zeigt schematisch das Halbleiterbauelement 400 kombiniert mit dem Substrat 401 in einem weiter fortgeschrittenen Herstellungsstadium, d. h. nach dem Verbinden des Halbleiterbauelements 400 mit der Schicht 403 und des Substrats 401, d. h. dem Schichtbereich 401b. Zu diesem Zweck wird eine Temperatur, beispielsweise im Bereich von ungefähr 800 bis 1100 Grad C und ein hoher Druck, wie in konventionellen Scheibenverbundverfahren angewendet, um das Bauelement 400 fest mit dem Substrat 401 zu verbinden. Vor, nach oder während des Verbindungsprozesses wird die atomare Gattung 422 aufgeheizt, um Unregelmäßigkeiten oder „Bläschen“ zu bilden, um damit eine Tennebene in der Schicht 403 zum Entfernen des Rests der Schicht 403 in einem nachfolgenden Abspaltprozess zu definieren, der beispielsweise auf der Grundlage eines Wasserstrahls mit hohem Druck, und dergleichen erfolgt, wofür gut etablierte Verfahren im Stand der Technik bekannt sind. In anderen anschaulichen Ausführungsformen wird Restmaterial der Schicht 403 mittels eines Schleif-, Polier- oder Ätzprozesses entfernt. In diesem Falle wird die atomare Gattung 422, die in eine spezielle Tiefe eingeführt wurde, verwendet, um die jeweiligen Abtragungsprozesse zu steuern. 4b schematically shows the semiconductor device 400 combined with the substrate 401 at a more advanced stage of manufacture, that is, after bonding the semiconductor device 400 with the layer 403 and the substrate 401 ie the layer area 401b , For this purpose, a temperature, for example in the range of about 800 to 1100 degrees C and a high pressure, as applied in conventional disc composite method, to the device 400 stuck to the substrate 401 connect to. Before, after or during the connection process becomes the atomic genus 422 heated to form irregularities or "bubbles", thus forming a Tennebene in the layer 403 to remove the remainder of the layer 403 in a subsequent cleavage process, for example, based on a high pressure water jet, and the like, for which well established methods are known in the art. In other illustrative embodiments, residual material of the layer becomes 403 removed by a grinding, polishing or etching process. In this case, the atomic genus 422 , which has been introduced to a specific depth, used to control the respective ablation processes.
4c zeigt schematisch das Bauelement 400 nach dem Ende der oben beschriebenen Prozesssequenz. Somit umfasst das Bauelement 400 ein SOI-Gebiet 450s mit einem kristallinen Gebiet 403s, das auf der vergrabenen isolierenden Schicht 402s gebildet ist, und umfasst ferner ein Vollsubstratgebiet 450b mit einem kristallinen Gebiet 408. Somit können effektive Hochgeschwindigkeits-SOI-Transistoren für entsprechende Funktionslogikblöcke, etwa CPU-Kerne, und dergleichen in dem einen oder den mehreren SOI-Gebieten 450s hergestellt werden, während Vollsubstrattransistoren in den entsprechenden Vollsubstratgebieten 450b gebildet werden können, wodurch die Möglichkeit geschaffen wird, komplexe Speicherbereiche in platzsparender Weise zu bilden, wie dies auch mit Bezug zu den 1f und 1g beschrieben ist. 4c schematically shows the device 400 after the end of the process sequence described above. Thus, the device comprises 400 an SOI area 450s with a crystalline area 403s lying on the buried insulating layer 402s is formed, and further includes a full substrate area 450b with a crystalline area 408 , Thus, high-speed effective SOI transistors may be used for corresponding functional logic blocks, such as CPU cores, and the like in the one or more SOI regions 450s while bulk substrate transistors are formed in the respective bulk substrate regions 450b can be formed, whereby the possibility is created to form complex memory areas in a space-saving manner, as with reference to the 1f and 1g is described.
Es gilt also: Die vorliegende Erfindung stellt eine Technik bereit, die die Integration von Vollsubstrattransistorarchitekturen, beispielsweise für komplexe SRAM-Bereiche, in ansonsten SOI-artige Schaltungen mit dem Vorteil einer hohen Schaltgeschwindigkeit ermöglicht, während der vollsubstratartige SRAM-Bereiche eine merkliche Flächeneinsparung auf Grund des Fehlens von Hysteresewirkungen in den Speicherbereichen ermöglicht. Dies kann in einigen anschaulichen Ausführungsformen bewerkstelligt werden, in dem, beginnend mit einem SOI-Substrat, lokal entsprechende Vollsubstratbereiche in dem Substrat mittels selektiver epitaktischer Wachstumsverfahren gebildet werden. In noch weiteren anschaulichen Ausführungsformen können weniger komplexe Abscheideverfahren, etwa ein nicht selektiver epitaktischer Wachstumsprozess, das Abscheiden amorphen oder polykristallinen Materials in Verbindung mit zusätzlichen Materialabtrageprozessen eingesetzt werden, um eine verbesserte Prozessflexibilität zu schaffen. In noch anderen anschaulichen Ausführungsformen werden moderne Implantationsverfahren und Scheibenverbundverfahren eingesetzt, um in lokaler Weise entsprechende SOI-Gebiete und Vollsubstratgebiete zu schaffen.Thus, the present invention provides a technique that enables the integration of full-substrate transistor architectures, for example, for complex SRAM regions, into otherwise SOI-like circuits with the benefit of high switching speed, while sacrificing significant area savings on the SRAM full-area the absence of hysteresis effects in the memory areas. This may be accomplished in some illustrative embodiments in which, starting with an SOI substrate, locally corresponding bulk substrate regions are formed in the substrate by selective epitaxial growth techniques. In still other illustrative embodiments, less complex deposition methods, such as a non-selective epitaxial growth process, deposition of amorphous or polycrystalline material may be employed in conjunction with additional material removal processes to provide improved process flexibility. In still other illustrative embodiments, modern implantation methods and disc bonding methods are employed to locally create corresponding SOI regions and solid substrate regions.