DE102006053084A1

DE102006053084A1 - Transistor arrangement and method for its design

Info

Publication number: DE102006053084A1
Application number: DE102006053084A
Authority: DE
Inventors: Emir Serdarevic; Johann Hatzl; Reinhard Spinotti
Original assignee: Austriamicrosystems AG
Current assignee: Ams Osram AG
Priority date: 2006-11-10
Filing date: 2006-11-10
Publication date: 2008-05-21
Also published as: WO2008055987A1; DE112007002630B4; DE112007002630A5

Abstract

Eine Transistoranordnung umfasst einen ersten, einen zweiten und einen dritten Transistor (10, 20, 30), die parallel geschaltet sind. Der erste Transistor (10) ist von einem ersten Leitungstyp (LT1) und der zweite Transistor (20) von einem zweiten Leitungstyp (LT2).A Transistor arrangement comprises a first, a second and a third transistor (10, 20, 30) connected in parallel. Of the first transistor (10) is of a first conductivity type (LT1) and the second transistor (20) of a second conductivity type (LT2).

Description

Die vorliegende Erfindung betrifft eine Transistoranordnung und ein Verfahren zum Entwurf einer Transistoranordnung.The The present invention relates to a transistor arrangement and a Method of designing a transistor arrangement.

Analoge Schalter werden häufig als Transistoranordnung mit einer Parallelschaltung eines ersten und eines zweiten Transistors ausgebildet. Der erste Transistor ist üblicherweise als n-Kanal Feldeffekttransistor und der zweite Transistor als p-Kanal Feldeffekttransistor realisiert. In einem offenen Betriebszustand des analogen Schalters sind beide Transistoren sperrend geschaltet und in einem geschlossenen Betriebszustand sind beide Transistoren leitend geschaltet. Eine derartige Anordnung wird als Transmission Gate bezeichnet.analog Switches become frequent as a transistor arrangement with a parallel connection of a first and a second transistor. The first transistor is usually as an n-channel field effect transistor and the second transistor as a p-channel field effect transistor realized. In an open operating state of the analog switch both transistors are switched off and in a closed state Operating state, both transistors are turned on. A such arrangement is referred to as transmission gate.

Aufgabe der vorliegenden Erfindung ist es, eine Transistoranordnung und ein Verfahren zum Entwurf einer Transistoranordnung bereitzustellen, die einen niedrigen Einschaltwiderstand der Transistoranordnung ermöglichen.task It is the object of the present invention to provide a transistor arrangement and to provide a method of designing a transistor arrangement which allow a low on resistance of the transistor arrangement.

Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 und dem Verfahren gemäß Patentanspruch 12 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.These The object is with the subject of claim 1 and the method according to claim 12 solved. Further developments and refinements are each the subject of dependent Claims.

Erfindungsgemäß umfasst eine Transistoranordnung eine Parallelschaltung, welche einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor umfasst. Der erste Transistor weist einen ersten Leitungstyp und der zweite Transistor einen zweiten Leitungstyp auf.According to the invention a transistor arrangement a parallel circuit, which a first Transistor, a second transistor and a third transistor includes. The first transistor has a first conductivity type and the second transistor has a second conductivity type.

Mit Vorteil ist durch die Parallelschaltung des dritten Transistors zu dem ersten und dem zweiten Transistor ein niedriger Einschaltwiderstand erzielbar. Mit Vorteil sind mittels des dritten Transistors die Freiheitsgrade bei dem Entwurf der Transistoranordnung erhöht, sodass Vorgabewerte für den maximalen Einschaltwiderstand oder für eine Schwankungsbreite des Einschaltwiderstandes einfacher einstellbar sind. Als Schwankungsbreite des Einschaltwiderstandes wird der Abstand des maximalen Wertes von dem minimalen Wert des Einschaltwiderstandes bei einem Betrieb mit verschiedenen zu schaltenden Spannungen bezeichnet.With Advantage is due to the parallel connection of the third transistor to the first and the second transistor, a low on resistance achievable. Advantageously, by means of the third transistor, the degrees of freedom increased in the design of the transistor arrangement, so that default values for the maximum On-resistance or for a fluctuation range of the on-resistance more easily adjustable are. The fluctuation width of the on-resistance is the distance the maximum value of the minimum value of the on-resistance when operating with different voltages to be switched.

In einer Ausführungsform umfasst der erste, der zweite und der dritte Transistor jeweils einen ersten und einen zweiten Transistoranschluss einer gesteuerten Strecke sowie einen Steueranschluss. Die Transistoranordnung umfasst einen ersten und einen zweiten Anschluss. Der erste Anschluss ist mit den jeweils ersten Transistoranschlüssen der drei Transistoren verbunden. Der zweite Anschluss ist mit den jeweils zweiten Transistoranschlüssen der drei Transistoren verbunden.In an embodiment The first, second and third transistors each comprise a first and a second transistor terminal of a controlled Route as well as a control terminal. The transistor arrangement comprises a first and a second connection. The first connection is with the respective first transistor terminals of the three transistors connected. The second terminal is connected to the respective second transistor terminals of connected to three transistors.

In einer bevorzugten Ausführungsform sind die ersten Transistoranschlüsse der drei Transistoren an den ersten Anschluss unmittelbar angeschlossen. Ebenso sind die zweiten Transistoranschlüsse der drei Transistoren an den zweiten Anschluss unmittelbar angeschlossen. Bevorzugt sind die ersten Transistoranschlüsse der drei Transistoren an den ersten Anschluss dauerhaft angeschlossen und die zweiten Transistoranschlüsse der drei Transistoren dauerhaft an den zweiten Anschluss angeschlossen.In a preferred embodiment are the first transistor connections of the three transistors connected directly to the first terminal. As well are the second transistor terminals of the three transistors on the second connection directly connected. Preferred are the first transistor connections of the three transistors permanently connected to the first terminal and the second transistor terminals the three transistors permanently connected to the second terminal.

Ein Halbleiterkörper kann die drei Transistoren umfassen. Die beiden Anschlüsse können als bondbare Anschlüsse des Halbleiterkörpers ausgeführt sein.One Semiconductor body may include the three transistors. The two connections can be called bondable connections of the semiconductor body accomplished be.

In einer Ausführungsform weist der dritte Transistor den ersten Leitungstyp auf. Bevorzugt ist der zweite Transistor räumlich zwischen dem ersten und dem dritten Transistor angeordnet. Der erste Leitungstyp kann n-leitend und der zweite Leitungstyp p-leitend sein. Bevorzugt ist der erste Leitungstyp p-leitend und der zweite Leitungstyp n-leitend.In an embodiment the third transistor has the first conductivity type. Prefers the second transistor is spatially arranged between the first and the third transistor. The first Line type can be n-type and the second conductivity type p-type be. Preferably, the first conductivity type is p-type and the second Conductor type n-conducting.

Die drei Transistoren können als Feldeffekttransistoren ausgebildet sein. Bevorzugt sind die drei Transistoren jeweils als ein Metall-Oxid-Halbleiter Feldeffekttransistor, abgekürzt MOSFET, realisiert. Bevorzugt sind der erste und der dritte Transistor jeweils als p-Kanal MOSFET und der zweite Transistor als n-Kanal MOSFET ausgebildet. Der erste, der zweite und der dritte Transistor umfassen jeweils ein Source-Gebiet und ein Drain-Gebiet. Das Source- und das Drain-Gebiet eines Transistors sind an den ersten beziehungsweise an den zweiten Transistoranschluss des jeweiligen Transistors angeschlossen.The three transistors can be designed as field effect transistors. Preferred are the three transistors each as a metal oxide semiconductor field effect transistor, abbreviated MOSFET, realized. Preferably, the first and the third transistor each as a p-channel MOSFET and the second transistor as an n-channel MOSFET formed. The first, the second and the third transistor each comprise a source region and a drain region. The source and drain regions of a transistor are connected to the first and the second transistor connection connected to the respective transistor.

Die drei Transistoren sind alternativ jeweils als ein Multi-Finger-Transistor ausgebildet. Ein Transistor kann somit mehrere Source-Gebiete, die parallel geschaltet sind, und mehrere Drain-Gebiete, die parallel geschaltet sind, umfassen. Somit kann eine hohe Flächenausnutzung erzielt werden.The three transistors are alternatively each as a multi-finger transistor educated. A transistor can thus have multiple source regions, the are connected in parallel, and several drain areas in parallel are connected. Thus, a high space utilization be achieved.

Der Halbleiterkörper kann mittels einer Einfach-Wannen-Technik realisiert werden. Bevorzugt wird eine n-dotierte Wanne, englisch n-well, vorgesehen, in welcher der p-Kanal MOSFET angeordnet ist. Die n-Kanal MOSFETs sind dabei im Substrat des Halbleiterkörpers angeordnet. In einer anderen Ausführungsform weist der Halbleiterkörper eine Doppel-Wanne, englisch twin-well, auf. Dabei sind der n-Kanal MOSFET in einer p-dotierten und die p-Kanal MOSFETs in einer n-dotierten Wanne angeordnet.Of the Semiconductor body can be realized by means of a single-well technique. It is preferred an n-doped tub, English n-well, provided in which the P-channel MOSFET is arranged. The n-channel MOSFETs are in the Substrate of the semiconductor body arranged. In another embodiment, the semiconductor body has a Double bath, english twin-well, on. In this case, the n-channel MOSFET in a p-doped and the p-channel MOSFETs in an n-doped Arranged tub.

In einer Weiterbildung umfasst der Halbleiterkörper mindestens einen weiteren Transistor, welcher parallel zu dem ersten, dem zweiten und dem dritten Transistor geschaltet ist. Bevorzugt ist ein Leitungstyp des mindestens einen weiteren Transistors derart vorgesehen und der mindestens eine weitere Transistor derart auf dem Halbleiterkörper angeordnet, dass zu einem Transistor mit dem ersten Leitungstyp ausschließlich ein oder mehrere Transistoren von dem zweiten Leitungstyp unmittelbar benachbart angeordnet sind. Ebenso sind zu einem Transistor mit dem zweiten Leitungstyp ausschließlich Transistoren von dem ersten Leitungstyp unmittelbar benachbart angeordnet. Somit wird vermieden, dass Transistoren mit dem gleichen Leitungstyp nebeneinander platziert sind.In one development, the semiconductor body comprises at least one further transistor, wel is connected in parallel to the first, the second and the third transistor. Preferably, one conductivity type of the at least one further transistor is provided in such a way and the at least one further transistor is arranged on the semiconductor body such that exclusively one or more transistors of the second conductivity type are arranged directly adjacent to a transistor of the first conductivity type. Likewise, only transistors of the first conductivity type are arranged immediately adjacent to a transistor of the second conductivity type. Thus, it is avoided that transistors of the same conductivity type are placed next to each other.

Die Transistoranordnung kann als analoger Schalter verwendet werden. Unter einem analogen Schalter ist ein Schalter verstanden, der beispielsweise analoge Signale schaltet. Die Anordnung kann als Transmission Gate eingesetzt werden. Der Schalter kann bidirektional verwendbar sein.The Transistor arrangement can be used as an analog switch. An analog switch is understood to mean a switch, for example analog signals switches. The arrangement can be used as a transmission gate be used. The switch can be bidirectionally usable.

Erfindungsgemäß umfasst ein Verfahren zum Entwurf einer Transistoranordnung folgende Schritte: Eine erste Fläche eines ersten Transistors, eine zweite Fläche eines zweiten Transistors und eine dritte Fläche eines dritten Transistors auf einem Halbleiterkörper werden in Abhängigkeit von einem vorgegebenen Parameter der Transistoranordnung mit den drei Transistoren dimensioniert. Dabei werden die drei Transistoren parallel geschaltet. Der erste Transistor weist einen ersten und der zweite Transistor einen zweiten Leitungstyp auf.According to the invention a method for designing a transistor arrangement comprises the following steps: A first area a first transistor, a second surface of a second transistor and a third area of a third transistor on a semiconductor body are dependent from a given parameter of the transistor arrangement with the three transistors dimensioned. The three transistors become parallel connected. The first transistor has a first and the second Transistor on a second conductivity type.

Mit Vorteil kann mittels der drei Transistoren, die auf den drei Flächen angeordnet sind, ein niedriger maximaler Einschaltwiderstand der Parallelschaltung erreicht werden.With Advantage can be achieved by means of the three transistors, which are arranged on the three surfaces are, a low maximum on-resistance of the parallel connection be achieved.

Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Strukturen tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile, Bauelemente oder Strukturen in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.The Invention will be described below in several embodiments with reference to the Figures closer explained. Functionally or functionally identical components and structures bear the same reference numerals. As far as circuit parts, components or Structures in their function correspond to their description not repeated in each of the following figures.

1A bis 1C zeigen beispielhafte Ausführungsformen einer Transistoranordnung mit drei Transistoren nach dem vorgeschlagenen Prinzip, 1A to 1C show exemplary embodiments of a transistor arrangement with three transistors according to the proposed principle,

2 zeigt eine beispielhafte Ausführungsform einer Transistoranordnung mit sechs Transistoren nach dem vorgeschlagenen Prinzip und 2 shows an exemplary embodiment of a transistor arrangement with six transistors according to the proposed principle and

3 zeigt eine beispielhafte Ausführungsform einer Transistoranordnung mit acht Transistoren nach dem vorgeschlagenen Prinzip. 3 shows an exemplary embodiment of an transistor arrangement with eight transistors according to the proposed principle.

1A zeigt eine beispielhafte Ausführungsform einer Transistoranordnung nach dem vorgeschlagenen Prinzip. Die Transistoranordnung umfasst einen ersten und einen zweiten Anschluss 1, 2 sowie einen ersten, einen zweiten und einen dritten Transistor 10, 20, 30. Der zweite Transistor 20 ist zwischen dem ersten Transistor 10 und dem dritten Transistor 30 angeordnet. Der erste Transistor 10 umfasst eine Fläche 15. Die erste Fläche 15 weist eine erste Seitenlänge S1 und eine zweite Seitenlänge S2 auf. Der zweite Transistor 20 umfasst eine zweite Fläche 25 und der dritte Transistor 30 umfasst eine dritte Fläche 35. Die zweite Fläche 25 weist eine dritte Seitenlänge S3 und eine vierte Seitenlänge S4 auf. Die dritte Fläche 35 weist eine fünfte Seitenlänge S5 und eine sechste Seitenlänge S6 auf. Die erste Seitenlänge S1, die dritte Seitenlänge S3 und die fünfte Seitenlänge S5 sind näherungsweise gleich. Die drei Flächen 15, 25, 35 sind näherungsweise als Rechtecke ausgebildet. Die drei Flächen 15, 25, 35 sind so zueinander angeordnet, dass die Seiten mit der gleichen Seitenlänge näherungsweise parallel zueinander angeordnet sind. Die zweite Fläche 25 ist zwischen der ersten Fläche 15 und der dritten Fläche 35 angeordnet. 1A shows an exemplary embodiment of a transistor arrangement according to the proposed principle. The transistor arrangement comprises a first and a second terminal 1 . 2 and a first, a second and a third transistor 10 . 20 . 30 , The second transistor 20 is between the first transistor 10 and the third transistor 30 arranged. The first transistor 10 includes a surface 15 , The first area 15 has a first side length S1 and a second side length S2. The second transistor 20 includes a second surface 25 and the third transistor 30 includes a third surface 35 , The second area 25 has a third side length S3 and a fourth side length S4. The third area 35 has a fifth page length S5 and a sixth page length S6. The first side length S1, the third side length S3 and the fifth side length S5 are approximately equal. The three surfaces 15 . 25 . 35 are approximately formed as rectangles. The three surfaces 15 . 25 . 35 are arranged to each other so that the sides are arranged with the same side length approximately parallel to each other. The second area 25 is between the first surface 15 and the third area 35 arranged.

Der erste und der dritte Transistor 10, 30 weisen einen ersten Leitungstyp LT1 und der zweite Transistor einen zweiten Leitungstyp LT2 auf. Der erste Leitungstyp LT1 ist p-leitend und der zweite Leitungstyp LT2 ist n-leitend. Die Summe aus der zweiten Seitenlänge S2 und der sechsten Seitenlänge S6 ist größer als die vierte Seitenlänge S4. Die Summe aus der ersten und der dritten Fläche 15, 35 ist somit größer als die zweite Fläche 25. Der erste Anschluss 1 ist benachbart zu dem ersten Transistor 10 und der zweite Anschluss 2 ist benachbart zu dem dritten Transistor 30 auf dem Halbleiterkörper 5 angeordnet. Dabei ist der erste Anschluss 1 benachbart zu einer Seite der ersten Fläche 15 angeordnet, welche die erste Seitenlänge S1 aufweist und nicht unmittelbar an die zweite Fläche 25 angrenzt. Ebenso ist der zweite Anschluss 2 an einer Seite der dritten Fläche 35 angeordnet, welche nicht un mittelbar benachbart zu der zweiten Fläche 25 ist und welche näherungsweise die erste Seitenlänge S1 aufweist.The first and the third transistor 10 . 30 have a first conductivity type LT1 and the second transistor a second conductivity type LT2. The first conductivity type LT1 is p-type and the second conductivity type LT2 is n-type. The sum of the second side length S2 and the sixth side length S6 is greater than the fourth side length S4. The sum of the first and the third area 15 . 35 is thus larger than the second surface 25 , The first connection 1 is adjacent to the first transistor 10 and the second connection 2 is adjacent to the third transistor 30 on the semiconductor body 5 arranged. This is the first connection 1 adjacent to a side of the first surface 15 arranged, which has the first side length S1 and not directly to the second surface 25 borders. Likewise, the second connection 2 on one side of the third surface 35 arranged, which not un indirectly adjacent to the second surface 25 is and which approximately has the first side length S1.

Mit Vorteil ist somit die gesamte Fläche für den ersten und den dritten Transistor 10, 30 größer als die zweite Fläche 25 des zweiten Transistors 20. Damit kann bei einem Halbleiterkörper 5, welcher beispielsweise Silizium, Germanium oder Galliumarsenid umfasst, die niedrigere Beweglichkeit von Löchern verglichen mit der Beweglichkeit von Elektronen ausgeglichen werden. Mit Vorteil kann damit erreicht werden, dass ein Einschaltwiderstand einer Parallelschaltung des ersten und des dritten Transistors 10, 30 näherungsweise gleich klein ist wie ein Einschaltwiderstand des zweiten Transistors 20.Advantageously, thus, the entire area for the first and the third transistor 10 . 30 larger than the second area 25 of the second transistor 20 , This can be in a semiconductor body 5 For example, comprising silicon, germanium, or gallium arsenide, for example, the lower mobility of holes is compensated for compared to the mobility of electrons. Advantageously, it can be achieved that a turn-on of a parallel connection of the first and the third transistor 10 . 30 is approximately the same size as a turn-on of the second transistor 20 ,

Mit Vorteil sind der erste und der zweite Anschluss 1, 2 an den außen liegenden Seiten der ersten und der dritten Fläche 15, 35 mit der ersten Seitenlänge S1 angeordnet. Damit ist durch eine Wahl des Wertes für die ersten Seitenlänge S1 der Einschaltwiderstand der Transistoranordnung einstellbar. Soll ein niedrigerer Einschaltwiderstand verglichen mit dem Einschaltwiderstand bei einem vorliegenden Entwurf der Transistoranordnung realisiert werden, so wird die erste Seitenlänge S1 und damit die erste, die zweite und die dritte Fläche 15, 25, 35 vergrößert. Diese Vergrößerung kann durchgeführt werden, ohne die Lage des ersten und des zweiten Anschlusses 1, 2 oder den Wert der zweiten, der vierten und der sechsten Seitenlänge S2, S4, S6 zu verändern. Die Schwankungsbreite des Einschaltwiderstandes wird mit Vorteil durch eine Vergrößerung der ersten Seitenlänge S1 nur geringfügig verändert.Advantageous are the first and the second connection 1 . 2 on the outer sides of the first and third surfaces 15 . 35 arranged with the first side length S1. Thus, the on resistance of the transistor arrangement can be set by selecting the value for the first side length S1. If a lower on-resistance is to be realized compared to the on-resistance in a present design of the transistor arrangement, the first side length becomes S1 and thus the first, the second and the third area 15 . 25 . 35 increased. This magnification can be performed without the location of the first and second ports 1 . 2 or to change the value of the second, fourth and sixth page lengths S2, S4, S6. The fluctuation range of the on-resistance is advantageously changed only slightly by increasing the first side length S1.

1B zeigt eine beispielhafte Ausführungsform einer Transistoranordnung nach dem vorgeschlagenen Prinzip, welche eine Weiterbildung der Anordnung gemäß 1A darstellt. Der erste Transistor 10 weist einen ersten und einen zweiten Transistoranschluss 11, 12 einer gesteuerten Strecke sowie einen Steueranschluss 13 auf. Entsprechend weist der zweite Transistor 20 einen ersten und einen zweiten Transistoranschluss 21, 22 einer gesteuerten Strecke sowie einen Steueranschluss 23 auf. Der dritte Transistor 30 weist ebenfalls einen ersten und einen zweiten Transistoranschluss 31, 32 einer gesteuerten Strecke und einen Steueranschluss 33 auf. Die jeweils ersten Transistoranschlüsse 11, 21, 31 sind direkt an den ersten Anschluss 1 und die jeweils zweiten Transistoranschlüsse 12, 22, 32 der drei Transistoren 10, 20, 30 sind direkt an den zweiten Anschluss 2 angeschlossen. 1B shows an exemplary embodiment of a transistor arrangement according to the proposed principle, which is a development of the arrangement according to 1A represents. The first transistor 10 has a first and a second transistor connection 11 . 12 a controlled route and a control terminal 13 on. Accordingly, the second transistor 20 a first and a second transistor connection 21 . 22 a controlled route and a control terminal 23 on. The third transistor 30 also has a first and a second transistor connection 31 . 32 a controlled route and a control terminal 33 on. The first transistor connections 11 . 21 . 31 are right at the first connection 1 and the respective second transistor terminals 12 . 22 . 32 the three transistors 10 . 20 . 30 are directly to the second connection 2 connected.

Der Halbleiterkörper 5 umfasst einen dritten Anschluss 3, der mit den drei Steueranschlüssen 13, 23, 33 der drei Transistoren 10, 20, 30 gekoppelt ist. Der Halbleiterkörper 5 weist darüber hinaus einen Inverter 4 auf. Ein Eingang des Inverters 4 ist an den dritten Anschluss 3 angeschlossen. Ein Ausgang des Inverters 4 ist an die Steueranschlüsse 13, 33 des ersten und des dritten Transistors 10, 30 angeschlossen. Der Steueranschluss 23 des zweiten Transistors 20 ist direkt an den dritten Anschluss 3 angeschlossen. Die drei Transistoren 10, 20, 30 sind jeweils als ein MOSFET ausgebildet. Die drei MOSFETs sind selbstsperrend. Dabei ist der erste und der dritte Transistor 10, 30 jeweils als ein p-Kanal MOSFET und der zweite Transistor 20 als ein n-Kanal MOSFET realisiert. Damit der Einschaltwiderstand des zweiten Transistors 20 näherungsweise gleich groß dem Einschaltwiderstand der Parallelschaltung aus dem ersten und dem dritten Transistor 10, 30 ist, ist die Summe aus dem Weite zu Länge-Verhältnis W1/L1 des ersten Transistors 10 und dem Weite zu Länge-Verhältnis W3/L3 des dritten Transistors 30 größer zu wählen als das Weite zu Länge-Verhältnis W2/L2 des zweiten Transistors 20. Somit ist die Summe aus der ersten Fläche 15 und der dritten Fläche 35 größer als die zweite Fläche 25. Eine gesamte Weite (W1 + W3) der beiden p-Kanal MOSFETs zusammen ist somit größer als die Weite W2 des n-Kanal MOSFETs, sodass dadurch die höhere Beweglichkeit der Elektronen verglichen mit der Beweglichkeit der Löcher ausgeglichen wird.The semiconductor body 5 includes a third port 3 that with the three control terminals 13 . 23 . 33 the three transistors 10 . 20 . 30 is coupled. The semiconductor body 5 also has an inverter 4 on. An input of the inverter 4 is at the third port 3 connected. An output of the inverter 4 is to the control terminals 13 . 33 of the first and third transistors 10 . 30 connected. The control connection 23 of the second transistor 20 is directly to the third port 3 connected. The three transistors 10 . 20 . 30 are each formed as a MOSFET. The three MOSFETs are self-locking. In this case, the first and the third transistor 10 . 30 each as a p-channel MOSFET and the second transistor 20 implemented as an n-channel MOSFET. Thus, the on-resistance of the second transistor 20 approximately equal to the on resistance of the parallel circuit of the first and the third transistor 10 . 30 is the sum of the width to length ratio W1 / L1 of the first transistor 10 and the width to length ratio W3 / L3 of the third transistor 30 greater than the width to length ratio W2 / L2 of the second transistor 20 , Thus, the sum of the first area 15 and the third area 35 larger than the second area 25 , A total width (W1 + W3) of the two p-channel MOSFETs together is thus larger than the width W2 of the n-channel MOSFET, thereby compensating for the higher mobility of the electrons compared to the mobility of the holes.

Eine Steuerspannung VC wird an den dritten Anschluss 3 angelegt und steuert das Durchschalten einer ersten Spannung V1, die an den ersten Anschluss 1 angelegt wird, auf den zweiten Anschluss 2, an dem eine zweite Spannung V2 abgreifbar ist.A control voltage VC is applied to the third terminal 3 is applied and controls the turning on of a first voltage V1, which is connected to the first terminal 1 is created on the second port 2 , on which a second voltage V2 can be tapped off.

1C zeigt eine beispielhafte Ausführungsform der Transistoranordnung nach dem vorgeschlagenen Prinzip, welche eine Weiterbildung der Anordnungen gemäß 1A und 1B darstellt. Aus Gründen der Übersichtlichkeit sind die in 1B eingezeichneten Transistorsymbole und die Verbindung der Transistoren 10, 20, 30 zu den drei Anschlüssen 1, 2, 3 sowie dem Inverter 4 in 1C nicht eingezeichnet. Die zweite Seitenlänge S2 ist näherungsweise gleich der sechsten Seitenlänge S6. Somit sind die erste Fläche 15 und die dritte Fläche 35 gleich groß. Die drei Flächen 15, 25, 35 sind symmetrisch bezüglich einer ersten Symmetrieachse 6 auf dem Halbleiterkörper 5 angeordnet. Die erste Symmetrieachse 6 schneidet somit die zweite Fläche 25 auf der Hälfte der beiden Seiten mit der vierten Seitenlänge S4. 1C shows an exemplary embodiment of the transistor arrangement according to the proposed principle, which is a development of the arrangements according to 1A and 1B represents. For clarity, the in 1B drawn transistor symbols and the connection of the transistors 10 . 20 . 30 to the three terminals 1 . 2 . 3 as well as the inverter 4 in 1C not shown. The second side length S2 is approximately equal to the sixth side length S6. Thus, the first surface 15 and the third area 35 same size. The three surfaces 15 . 25 . 35 are symmetrical with respect to a first axis of symmetry 6 on the semiconductor body 5 arranged. The first symmetry axis 6 thus cuts the second surface 25 on the half of the two sides with the fourth side length S4.

Der erste und der zweite Anschluss 1, 2 sind symmetrisch bezüglich den drei Transistoren 10, 20, 30 beziehungsweise symmetrisch bezüglich den drei Flächen 15, 25, 35 angeordnet. Die Transistoranordnung weist somit eine zweite Symmetrieachse 7 auf, welche senkrecht zu der ersten Symmetrieachse 6 ist. Die zweite Symmetrieachse 7 verläuft durch den ersten und den zweiten Anschluss 1, 2.The first and the second connection 1 . 2 are symmetrical with respect to the three transistors 10 . 20 . 30 or symmetrical with respect to the three surfaces 15 . 25 . 35 arranged. The transistor arrangement thus has a second axis of symmetry 7 which is perpendicular to the first axis of symmetry 6 is. The second axis of symmetry 7 passes through the first and the second connection 1 . 2 ,

Mit Vorteil wird mittels der Symmetrie eine gleichmäßige Stromverteilung erzielt. Dadurch ist auch eine gleichmäßige Temperaturverteilung erreicht. Eine gleichmäßige Stromverteilung führt ebenfalls zu einem gleichmäßigen Spannungsabfall auf den Leitungen in den drei Flächen 15, 25, 35 und damit zu einem insgesamt niedrigeren Einschaltwiderstand. Die Transistoranordnung weist vorteilhafterweise eine niedrige Gesamtfläche auf. Mit Vorteil sind eine Einschalt- und eine Ausschaltzeit des Schalters gering. Die gleichmäßige Temperaturverteilung und die geringe Fläche der Transistoranordnung resultieren in einem niedrigen Leckstromwert.Advantageously, a uniform current distribution is achieved by means of the symmetry. As a result, a uniform temperature distribution is achieved. A uniform current distribution also leads to a uniform voltage drop on the lines in the three areas 15 . 25 . 35 and thus to an overall lower on-resistance. The transistor arrangement advantageously has a low total area. Advantageously, a switch-on and switch-off of the switch are low. The uniform temperature distribution and the small area of the transistor arrangement result in a low leakage current value.

Da sich ein Puls, welcher bei einer elektrostatischen Entladung auftreten kann, gleichmäßig auf die Transistoranordnung auswirkt, wird die Empfindlichkeit der Transistoranordnung gegenüber einem derartigen Puls niedriger gegenüber einem herkömmlichen Transmission Gate. Mit Vorteil ist daher ein guter Schutz gegenüber elektrostatischer Entladung erzielbar.Since a pulse, which may occur in an electrostatic discharge, uniformly affects the transistor arrangement, the sensation the transistor arrangement against such a pulse lower compared to a conventional transmission gate. Advantageously, therefore, a good protection against electrostatic discharge can be achieved.

Aufgrund des symmetrischen Aufbaus kann eine in einer Ausführungsform vorgesehene ESD-Schutzschaltung, welche für den ersten Anschluss 1 entworfen ist, ebenfalls für den zweiten Anschluss 2 vorgesehen werden.Due to the symmetrical structure, an ESD protection circuit, which is provided in one embodiment, can be used for the first connection 1 is also designed for the second port 2 be provided.

Durch die symmetrische Anordnung ist vorteilhafterweise die Transistoranordnung einfach skalierbar. Mess- oder Simulationswerte, die für zwei Transistoranordnungen mit unterschiedlicher erster Seitenlänge S1 gewonnen werden, lassen einfache Rückschlüsse auf Kennlinienparameter einer Transistoranord nung mit einem weiteren Wert für die erste Seitenlänge S1 zu. Damit sinkt der Entwurfsaufwand integrierter Transistoren.By the symmetrical arrangement is advantageously the transistor arrangement easily scalable. Measurement or simulation values for two transistor arrangements be obtained with different first side length S1 simple conclusions Characteristic parameters of a Transistoranord voltage with another Value for the first page length S1 too. This reduces the design effort of integrated transistors.

Mit Vorteil kann ein Entwurf einer Transistoranordnung mit einem höheren Einschaltwiderstand aus einem Entwurf einer Transistoranordnung mit einem niedrigeren Einschaltwiderstand dadurch gewonnen werden, dass mehrere Herstellungsmasken, darunter eine Maske für die Definition der Source- und Drain-Gebiete, unverändert übernommen und nur eine oder wenige Masken, darunter eine Metallisierungsmaske, verändert werden. Mit letzterer Maske sind beispielsweise die Weite zu Länge-Verhältnisse der drei Transistoren 10, 20, 30 einstellbar.Advantageously, a design of a transistor arrangement having a higher on-resistance can be obtained from a design of a transistor arrangement having a lower on resistance by applying a plurality of manufacturing masks, including a mask for the definition of the source and drain regions, unchanged and only one or a few masks including a metallization mask, to be changed. With the latter mask, for example, the width to length ratios of the three transistors 10 . 20 . 30 adjustable.

Der Einschaltwiderstand setzt sich aus dem Widerstand der metallischen Leiterbahnen, dem Übergangswiderstand zwischen den Leiterbahnen und dem Halbleiter sowie aus dem Widerstand des eigentlichen Schalters, nämlich des Kanals zwischen den Source- und Drain-Gebieten der MOSFETs, zusammen. Bei einer Transistoranordnung mit einem sehr niedrigen Einschaltwiderstand kann die Summe aus dem Widerstand der Leiterbahnen und dem Übergangswiderstand größer als der Kanalwiderstand sein. Die Transistoranordnung ist mit Vorteil derart ausgebildet, dass die Leiterbahn- und Übergangswiderstände klein gehalten und gleichmäßig auf den zweiten Transistor 20 einerseits sowie den ersten und den dritten Transistor 10, 30 andererseits verteilt sind. Die Abhängigkeiten der verschiedenen Widerstandsbeiträge von der ersten Seitenlänge S1 lassen sich ermitteln und mit Vorteil für weitere Entwürfe eines analogen Schalters einsetzen.The on-resistance is composed of the resistance of the metallic interconnects, the contact resistance between the interconnects and the semiconductor and the resistance of the actual switch, namely the channel between the source and drain regions of the MOSFETs together. In a transistor arrangement with a very low on-resistance, the sum of the resistance of the tracks and the contact resistance may be greater than the channel resistance. The transistor arrangement is advantageously designed such that the interconnect and contact resistances kept small and uniform to the second transistor 20 on the one hand, and the first and the third transistor 10 . 30 on the other hand are distributed. The dependencies of the various resistance contributions from the first side length S1 can be determined and advantageously used for further designs of an analog switch.

2 zeigt eine beispielhafte Ausführungsform einer Transistoranordnung mit sechs Transistoren nach dem vorgeschlagenen Prinzip, die eine Weiterbildung der Anordnung gemäß 1A bis 1C ist. Die Anordnung umfasst zusätzlich einen vierten, einen fünften und einen sechsten Transistor 40, 50, 60, die parallel zu dem ersten, zweiten und dritten Transistor 10, 20, 30 geschaltet sind. Der vierte und der sechste Transistor 40, 60 weisen den ersten Leitungstyp LT1 und eine vierte beziehungsweise sechste Fläche 45, 65 auf. Der fünfte Transistor 50 weist den zweiten Leitungstyp LT2 und eine fünfte Fläche 55 auf. Die Transistoranordnung ist symmetrisch bezüglich der ersten und der zweiten Symmetrieachse 6, 7. 2 shows an exemplary embodiment of a transistor arrangement with six transistors according to the proposed principle, which is a development of the arrangement according to 1A to 1C is. The arrangement additionally comprises a fourth, a fifth and a sixth transistor 40 . 50 . 60 parallel to the first, second and third transistors 10 . 20 . 30 are switched. The fourth and the sixth transistor 40 . 60 have the first conductivity type LT1 and a fourth or sixth area 45 . 65 on. The fifth transistor 50 has the second conductivity type LT2 and a fifth area 55 on. The transistor arrangement is symmetrical with respect to the first and second symmetry axes 6 . 7 ,

Mit Vorteil sind durch die Hinzuschaltung des vierten, fünften und sechsten Transistors 40, 50, 60 die Freiheitsgrade beim Entwurf der Transistoranordnung weiter erhöht. Aufgrund der niedrigeren Beweglichkeit von Löchern verglichen mit der Beweglichkeit von Elektronen kann die pro Flächeneinheit umgesetzte elektrische Leistung bei dem zweiten und fünften Transistor 20, 50 größer als bei dem ersten, dritten, vierten und sechsten Transistor 10, 30, 40, 60 sein. Mit Vorteil ist somit das Gebiet mit der höheren Leistungsdichte auf zwei Flächen, nämlich die zweite und die fünfte Fläche 25, 55, verteilt. Dies führt zu einer noch gleichmäßigeren Temperaturverteilung einer Anordnung gemäß 2 verglichen mit der Anordnung gemäß 1A bis 1C.Advantageously, by the addition of the fourth, fifth and sixth transistor 40 . 50 . 60 the degrees of freedom in the design of the transistor arrangement further increased. Due to the lower mobility of holes compared to the mobility of electrons, the electric power converted per unit area in the second and fifth transistors 20 . 50 greater than the first, third, fourth and sixth transistors 10 . 30 . 40 . 60 be. Advantageous is thus the area with the higher power density on two surfaces, namely the second and the fifth surface 25 . 55 , distributed. This leads to an even more uniform temperature distribution of an arrangement according to 2 compared with the arrangement according to 1A to 1C ,

In einer alternativen Ausführungsform sind weitere Transistoren zwischen dem dritten und dem vierten Transistor 30, 40 angeordnet.In an alternative embodiment, further transistors are between the third and the fourth transistor 30 . 40 arranged.

3 zeigt eine weitere beispielhafte Ausführungsform einer Transistoranordnung mit acht Transistoren nach dem vorgeschlagenen Prinzip, die eine Weiterbildung der Anordnungen gemäß 1A bis 1C und 2 ist. Die Transistoranordnung umfasst den ersten, zweiten, dritten und fünften Transistor 10, 20, 30, 50. Darüber hinaus weist die Transistoranordnung einen siebten bis zehnten Transistor 110, 120, 130, 150 auf. Der erste, dritte, siebte und neunte Transistor 10, 30, 110, 130 sind vom erstem Leitungstyp LT1 und der zweite, fünfte, achte und zehnte Transistor 20, 50, 120, 150 vom zweiten Leitungstyp LT2. Der acht Transistoren sind parallel zwischen den ersten und den zweiten Anschluss 1, 2 geschaltet. Dabei bedeutet Parallelschaltung, dass die jeweilige gesteuerte Strecke der acht Transistoren zwischen den ersten Anschluss 1 und den zweiten Anschluss 2 geschaltet ist. Die Anordnung ist symmetrisch gegenüber der zweiten Symmetrieachse 7. 3 shows a further exemplary embodiment of a transistor arrangement with eight transistors according to the proposed principle, which is a development of the arrangements according to 1A to 1C and 2 is. The transistor arrangement comprises the first, second, third and fifth transistors 10 . 20 . 30 . 50 , In addition, the transistor arrangement has a seventh to tenth transistor 110 . 120 . 130 . 150 on. The first, third, seventh and ninth transistor 10 . 30 . 110 . 130 are of the first conductivity type LT1 and the second, fifth, eighth and tenth transistor 20 . 50 . 120 . 150 of the second conductivity type LT2. The eight transistors are in parallel between the first and second terminals 1 . 2 connected. Parallel connection means that the respective controlled path of the eight transistors is between the first connection 1 and the second port 2 is switched. The arrangement is symmetrical with respect to the second axis of symmetry 7 ,

In einer alternativen Ausführungsform umfasst die Transistoranordnung weitere Transistoren.In an alternative embodiment the transistor arrangement comprises further transistors.

11: erster Anschlussfirst connection
22: zweiter Anschlusssecond connection
33: dritter Anschlussthird connection
44: Inverterinverter
55: HalbleiterkörperSemiconductor body
66: erste Symmetrieachsefirst axis of symmetry
77: zweite Symmetrieachsesecond axis of symmetry
1010: erster Transistorfirst transistor
1111: erster Transistoranschlussfirst transistor terminal
1212: zweiter Transistoranschlusssecond transistor terminal
1313: Steueranschlusscontrol connection
1414: Substratanschlusssubstrate terminal
2020: zweiter Transistorsecond transistor
2121: erster Transistoranschlussfirst transistor terminal
2222: zweiter Transistoranschlusssecond transistor terminal
2323: Steueranschlusscontrol connection
2424: Substratanschlusssubstrate terminal
2525: zweite Flächesecond area
3030: dritter Transistorthird transistor
3131: erster Transistoranschlussfirst transistor terminal
3232: zweiter Transistoranschlusssecond transistor terminal
3333: Steueranschlusscontrol connection
3434: Substratanschlusssubstrate terminal
3535: dritte Flächethird area
4040: vierter Transistorfourth transistor
4545: vierte Flächefourth area
5050: fünfter Transistorfifth transistor
5555: fünfte Flächefifth area
6060: sechster Transistorsixth transistor
6565: sechste Flächesixth area
110110: siebter Transistorseventh transistor
120120: achter Transistoreight transistor
130130: neunter Transistorninth transistor
150150: zehnter Transistortenth transistor
L1, L2, L3L1, L2, L3: Längelength
V1V1: erste Spannungfirst tension
V2V2: zweite Spannungsecond tension
VCVC: Steuerspannungcontrol voltage
VCIVCI: invertierte Steuerspannunginverted control voltage
W1, W2, W3W1, W2, W3: Weitewidth

Claims

A transistor arrangement comprising a first, a second and a third transistor ( 10 . 20 . 30 ), which are connected in parallel and of which the first transistor ( 10 ) of a first conductivity type (LT1) and the second transistor (LT1) 20 ) of a second conductivity type (LT2).

A transistor arrangement according to claim 1, wherein the third transistor ( 30 ) of the first conductivity type (LT1) and the second transistor ( 20 ) spatially between the first and the third transistor ( 10 . 30 ) on a semiconductor body ( 5 ) is arranged.

Transistor arrangement according to claim 1 or 2, wherein - the first transistor ( 10 ) a first surface ( 15 ), which is formed substantially at right angles, and has a first side length S1 and a second side length S2, - the second transistor ( 20 ) a second surface ( 25 ), which is formed substantially rectangular, and a third side length S3, which is approximately equal to the first side length S1, and a fourth side length S4, and - the third transistor ( 30 ) a third surface ( 35 ) formed substantially at right angles and having a fifth side length S5 approximately equal to the first side length S1 and having a sixth side length S6.

A transistor arrangement according to claim 3, wherein the areas ( 15 . 25 . 35 ) of the transistors ( 10 . 20 . 30 ) are arranged such that the sides, which have approximately the same side lengths S1, S3 and S5, are arranged approximately in parallel.

Transistor arrangement according to claim 3 or 4, wherein the second surface ( 25 ) between the first surface ( 15 ) and the third surface ( 35 ), the first surface ( 15 ) symmetrically with respect to a first axis of symmetry ( 6 ) to the third surface ( 35 ) and the second surface ( 25 ) symmetrically with respect to the first axis of symmetry ( 6 ) is realized.

Transistor arrangement according to one of claims 3 to 5, wherein the sum of the first area ( 15 ) and the third surface ( 35 ) larger than the second surface ( 25 ).

Transistor arrangement according to one of claims 3 to 6, comprising - a first terminal ( 1 ), each with a first transistor connection ( 11 . 21 . 31 ) of the first, the second and the third transistor ( 10 . 20 . 30 ) and adjacent to one of the sides of the first surface ( 15 ), which has the first side length S1, and - a second connection ( 2 ), each with a second transistor connection ( 12 . 22 . 32 ) of the first, the second and the third transistor ( 10 . 20 . 30 ) and adjacent to one of the sides of the third surface ( 35 ), which has the fifth side length S5, is arranged.

A transistor arrangement according to claim 7, wherein the first and second terminals ( 1 . 2 ) as well as the first, the second and the third surface ( 15 . 25 . 35 ) symmetrically with respect to a second axis of symmetry ( 7 ) formed by the first connection ( 1 ) and through the second port ( 2 ) runs.

Transistor arrangement according to one of claims 1 to 8, comprising - a third terminal ( 3 ) connected to a control terminal ( 23 ) of the second transistor ( 20 ), and - an inverter ( 4 ), the third port ( 3 ) With the tax connections ( 13 . 33 ) of the first and third transistors ( 10 . 30 ) connects.

Transistor arrangement according to one of Claims 1 to 9, comprising at least one further transistor ( 40 . 50 . 60 ), which is parallel to the first transistor ( 10 ), wherein the number of transistors of the first conductivity type (LT1) differs by a maximum of one from the number of transistors of the second conductivity type (LT2).

Use of a transistor arrangement according to one the claims 1 to 10 as an analog switch.

A method of designing a transistor arrangement comprising dimensioning a first area ( 15 ) of a first transistor ( 10 ), a second surface ( 25 ) of a second transistor ( 20 ) and a third surface ( 35 ) of a third transistor ( 30 ) in dependence on a predetermined resistance parameter of a parallel connection of the three transistors ( 10 . 20 . 30 ), wherein the first transistor ( 10 ) a first conductivity type (LT1) and the second transistor (LT1) 20 ) have a second conductivity type (LT2).