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DE102006055329A1 - Dünnfilmtransistor, Verfahren zu deren Herstellung, und Anzeigevorrichtung - Google Patents

Dünnfilmtransistor, Verfahren zu deren Herstellung, und Anzeigevorrichtung Download PDF

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DE102006055329A1
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gate insulating
insulating layer
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Gee Sung Yeonsu Chae
Jae Seok Gunpo Heo
Woong Gi Anyang Jun
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LG Display Co Ltd
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LG Philips LCD Co Ltd
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Abstract

Ein Verfahren zur Herstellung eines Dünnfilmtransistors (TFT) auf einem Substrat beinhaltet das Ausbilden einer Gate-Elektrode; das Ausbilden einer Halbleiterschicht, die von der Gate-Elektrode isoliert ist und teilweise mit der Gate-Elektrode überlappt; aus aufeinander folgende Ausbilden von ersten und zweiten Gate-Isolationsschichten zwischen der Gate-Elektrode und der Halbleiterschicht, wobei die erste Gate-Isolationsschicht aus einem Material gebildet wird, das sich von dem der zweiten Gate-Isolationsschicht unterscheidet, und wobei mindestens eine der ersten und zweiten Gate-Isolationsschichten eine Sol-Verbindung enthält; und das Ausbilden von Source- und Drain-Elektroden auf beiden Seiten der Halbleiterschicht.

Description

    • Priorität Republik Korea 30.06.2006 10-2006-061432
  • Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 10-2006-61432, eingereicht am 30. Juni 2006, in Anspruch, die hiermit durch Bezugnahme so einbezogen wird, als wenn sie vollständig hierin dargelegt wäre.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Anzeigevorrichtung, die eine Flüssigkristallanzeige (LCD)-Vorrichtung enthält, und insbesondere ein Dünnfilmtransistormatrixsubstrat und ein Verfahren zu dessen Herstellung.
  • Diskussion des Standes der Technik
  • In letzter Zeit haben LCD-Vorrichtungen große Aufmerksamkeit als Flachbildschirm-Anzeigevorrichtungen erlangt. Die LCD-Vorrichtungen wurden aufgrund ihres hohen Kontrastverhältnisses, ihrer Eignung zum Anzeigen von Grautönen oder bewegten Bildern, und ihres niedrigen Stromverbrauchs rege untersucht.
  • Insbesondere können LCD-Vorrichtungen, da sie mit einer geringen Dicke hergestellt werden können, als ultradünne Anzeigevorrichtung, wie zum Beispiel wandmontierbare Fernseher, verwendet werden. Auch werden sie, da LCD-Vorrichtungen leichtgewichtig sind und einen niedrigeren Stromverbrauch als Bildröhren (CRTs) aufweisen, als Displays für Notebook-Computer, die mit Batterien arbeiten, für tragbare Personal-Datenstationen, Fernseher und Monitore für Raumfahrzeuge verwendet. Auf diese Art und Weise haben LCD-Vorrichtungen viel Beachtung als Anzeigevorrichtungen für die nächste Generation erfahren.
  • Im Allgemeinen enthält eine LCD-Vorrichtung ein TFT-Matrixsubstrat, versehen mit einem TFT, einer Pixelelektrode und einem durch Gate- und Datenleitungen definierten Speicherkondensator in jedem Pixelbereich, einem mit einer Farbfilterschicht und einer gemeinsamen Elektrode versehenen Farbfilter-Matrixsubstrat, und eine zwischen den beiden Substraten angeordnete Flüssigkristallschicht. Die LCD-Vorrichtung stellt durch Anlegen einer Spannung an die Elektroden, um die Flüssigkristallmoleküle der Flüssigkristallschicht neu anzuordnen, und durch Steuerung der Lichttransmission ein Bild dar.
  • In einer solchen LCD-Vorrichtung wird der TFT als Schaltvorrichtung zur Darstellung von Bildern verwendet.
  • Der TFT wird an einem Kreuzungsbereich zwischen den Gate- und den Datenleitungen in einem Pixeleinheitsbereich ausgebildet und dient dazu, den Strom in Bezug auf den Pixeleinheitsbereich zu schalten. Während des Ein-Zustands des TFT fließt der Strom, um einen mit einem speziellen Pixeleinheitsbereich verbundenen Kondensator mit einer gewünschten Spannung aufzuladen. Während des Aus-Zustandes wird der Ladungszustand bis zur nächsten Periode, in der die Einheiten-Pixelelektrode angesprochen wird, beibehalten.
  • Der Spannungspegel bestimmt einen Grauton, der eine durch eine der Einheiten-Pixelelektrode entsprechende Flüssigkristallschicht transportierte Menge an Licht repräsentiert.
  • Der vorgenannte TFT weist zwei Arten von Strukturen auf, d.h., einen coplanaren TFT-Typ, bei dem Source- und Gate-Elektroden auf einer Ebene angeordnet sind, und einen versetzten TFT, bei dem Source- und Gate-Elektroden auf unterschiedlichen Ebenen angeordnet sind. Im Allgemeinen verwendet ein TFT aus polykristallinem Silizium den coplanaren TFT-Typ, während ein TFT aus amorphem Silizium den versetzten TFT-Typ verwendet.
  • Der versetzte TFT-Typ ist in einen invertierten versetzten TFT-Typ und einen normal versetzten TFT-Typ aufgeteilt, wobei der invertierte versetzte TFT-Typ eine unterhalb der Source- und Drain-Elektroden angeordnete Gate-Elektrode enthält, und der normal versetzte TFT-Typ eine oberhalb der Source- und Drain-Elektroden angeordnete Gate-Elektrode enthält. Der invertierte versetzte TFT-Typ wird als bottom-gate TFT-Typ und der normal versetzte TFT wird als top-Gate TFT-Typ bezeichnet.
  • Im Allgemeinen ist die LCD-Vorrichtung mit einem TFT vom Bottom-Gate-Typ versehen. Wie durch 1 gezeigt, enthält der TFT vom Bottom-Gate-Typ eine Gate-Elektrode 12a, eine auf der gesamten Oberfläche einschließlich der Gate-Elektrode angeordnete Gate-Isolationsschicht 13, eine auf der Gate-Isolationsschicht auf der Gate-Elektrode ausgebildete Halbleiter (a-Si)schicht 14, eine in anderen Bereichen mit Ausnahme des Kanalbereichs der Halbleiterschicht angeordnete ohmsche Kontaktschicht (n+a-Si) 14a, und auf der ohmschen Kontaktschicht angeordnete Source- und Drain-Elektroden 15 und 15b.
  • Die Gate-Isolationsschicht 13 wird so gebildet, dass ein anorganisches Material wie zum Beispiel Siliziumnitrid (SiNx) oder Siliziumoxid (SiOx) mit einer Dielektrizitätskonstante von ungefähr 7,5 durch einen plasmagestützten Gasphasenabscheidungs-Prozess (PECVD) abgeschieden wird.
  • Wenn die Gate-Isolationsschicht durch Abscheiden eines solchen anorganischen Materials gebildet wird, können jedoch die folgenden Probleme auftreten.
  • Mit anderen Worten ist es, wenn die Gate-Isolationsschicht aus einem solchen anorganischen Materials gebildet wird, schwierig für die Gate-Isolationsschicht, nach einem einzigen Abscheidevorgang eine gleichmäßige Dicke aufzuweisen. Dementsprechend sollte der Abscheidungsvorgang zweimal ausgeführt werden. Dies verkompliziert den Herstellungsprozess und erhöht die Produktionskosten.
  • Um das oben genannte Problem zu lösen, wurde ein Verfahren zur Bildung einer Gate-Isolationsschicht aus einem organischen Material mit einer Dielektrizitätskonstante von 3 bis 4 vorgeschlagen. Durch dieses Verfahren kann die Gate-Isolationsschicht durch einen einfachen Prozess mit kostengünstigen Anlagen hergestellt werden.
  • Anders als die anorganische Gate-Isolationsschicht werden, weil die organische Gate-Isolationsschicht durch ein Beschichtungsverfahren wie zum Beispiel Schleuderbeschichtung oder Schlitzdüsenbeschichtung und nicht durch das PECVD-Verfahren gebildet wird, die Prozessschritte vereinfacht und die Prozesskosten verringert. Außerdem werden die Stufen der Gate-Leitung und der Gate-Elektrode durch die gleichmäßige Dichte einer solchen organischen Gate-Isolationsschicht eingeebnet.
  • Weil die organische Gate-Isolationsschicht eine kleinere Dielektrizitätskonstante als die der anorganischen Gate-Isolationsschicht aufweist, wenn die organischen und die anorganischen Gate-Isolationsschichten die gleiche Dicke haben, wird jedoch der Wert der Parasitärkapazität (Cgs), die zwischen einer Gate-Leitungsschicht und einer Daten-Leitungschicht ausgebildet wird, klein. Dies deshalb, weil die zwischen gegenüberliegenden Elektroden ausgebildete Isolationsschicht einen Kapazitätswert aufweist, der proportional zu seiner Dielektrizitätskonstante und seiner Dicke, aber umgekehrt proportional zu den Bereichen der gegenüberliegenden Elektroden ist.
  • Wenn der Wert der Parasitärkapazität (Cgs) klein wird, vergrößert sich der Spannungsabfall ΔVp, wie durch die folgende Gleichung 1 ausgedrückt wird. Ein solch kleiner Wert der Parasitärkapazität (Cgs) verursacht unerwünschte Effekte wie zum Beispiel Flimmern, Nachbilder oder ungleichmäßige Bildschirmhelligkeit.
  • [Gleichung 1]
    Figure 00050001
  • In diesem Fall ist Cgs die zwischen der Gate-Elektrode und den Source- und Drain-Elektroden gebildete Parasitärkapazität, Clc ist die in einer Flüssigkristallzelle angesammelte Kapazität, und Cst ist die in einem Speicherkondensator gebildete Kapazität. ΔVp ist die Differenzspannung zwischen der an die Source-Elektrode angelegten Datenspannung Vd und einer in der Flüssigkristallzelle geladenen Spannung Vlc, und ΔVg ist die Differenzspannung zwischen der Gatespannung Vgh mit H-Pegel und der Gatespannung Vgl mit L-Pegel.
  • Mit anderen Worten, die Parasitärkapazität Cgs beeinflusst ΔVp, wie durch Gleichung 1 ausgedrückt, stark und hängt eng mit den Feldeigenschaften und den Bildqualitätseigenschaften zusammen. Um ΔVp zu verringern, sollte der Parasitärkapazitätswert Cgs erhöht werden. Um den Parasitärkapazitätswert Cgs zu erhöhen, sollte die Dielektrizitätskonstante der Gate-Isolationsschicht erhöht werden. Demzufolge sollte die Gate-Isolationsschicht eine hohe Dielektrizitätskonstante aufweisen.
  • Wie oben beschrieben weist das vorgenannte Verfahren des Standes der Technik folgende Probleme auf.
  • Wenn für die Gate-Isolationsschicht eine anorganische Schicht aus Siliziumnitrid oder Siliziumoxid verwendet wird, wird der Herstellungsprozess kompliziert und die Herstellungskosten erhöhen sich. Außerdem erhöht sich, wenn eine organische Isolationsschicht wie zum Beispiel PVA (Polyvinylalkohol) und PVP (Polyvinylphenol) für die Gate-Isolationsschicht verwendet wird, der ΔVp-Wert aufgrund der niedrigen Dielektrizitätskonstante der organischen Isolationsschicht, und die Schichtdicke der Gate-Isolationsschicht wird ungleichmäßig.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demzufolge ist die vorliegende Erfindung auf ein Dünnfilmtransistormatrixsubstrat und ein Verfahren zu dessen Herstellung gerichtet, das im Wesentlichen ein oder mehrere Probleme aufgrund von Beschränkungen und Nachteilen des Standes der Technik umgeht.
  • Ein Vorteil der vorliegenden Erfindung ist es, ein Dünnfilmtransistormatrixsubstrat und ein Verfahren zu dessen Herstellung bereitzustellen, das die Eigenschaften von Dünnfilmtransistoren verbessert.
  • Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt und sind teilweise daraus ersichtlich, oder sie können durch die Ausführung der Erfindung erfahren werden. Diese und andere Vorteile der Erfindung werden durch die in der schriftlichen Beschreibung und den Ansprüchen hiervon als auch den anhängenden Zeichnungen besonders aufgezeigten Struktur realisiert und erzielt.
  • Um diese und andere Vorteile zu erzielen, und gemäß dem Zweck der Erfindung, wie sie hierin verkörpert und breit beschrieben ist, enthält das Verfahren zur Herstellung eines Dünnfilmtransistors (TFT) auf einem Substrat das Ausbilden einer Gate-Elektrode; das Ausbilden einer Halbleiterschicht, die von der Gate-Elektrode isoliert ist und teilweise mit der Gate-Elektrode überlappt; das aufeinander folgende Ausbilden von ersten und zweiten Gate-Isolationsschichten zwischen der Gate-Elektrode und der Halbleiterschicht, wobei die erste Gate-Isolationsschicht aus einem Material gebildet wird, das sich von dem der zweiten Isolationsschicht unterscheidet, und wobei mindestens eine der ersten und zweiten Isolationsschichten eine Sol-Verbindung enthält; und das Ausbilden von Source- und Drain-Elektroden auf beiden Seiten der Halbleiterschicht.
  • Die erste Gate-Isolationsschicht vom Sol-Gel-Typ und die zweite Isolationsschicht aus einem anorganischen isolierenden Material oder einem organischem Polymeren werden aufeinander folgend abgeschieden, um auf diese Weise eine doppelschichtige Gate-Isolationsschicht zu bilden.
  • In einem anderen Aspekt der vorliegenden Erfindung enthält eine Anzeigevorrichtung ein Anzeigefeld; einen Gate-Treiber, der Scansignale an eine Vielzahl von Gate-Leitungen anlegt, und einen Daten-Treiber, der Videosignale an eine Vielzahl von Daten-Leitungen in dem Anzeigefeld anlegt, wobei die Gate- und Daten-Leitungen eine Vielzahl von Pixeln definieren; und einen Dünnfilmtransistor in jedem Pixel, wobei der Dünnfilmtransistor eine Gate-Elektrode, eine Gate-Isolationsschicht, eine Halbleiterschicht, und Source-/Drain-Elektroden enthält, und wobei die gate-Isolationsschicht weiterhin eine erste Gate-Isolationsschicht und eine zweite Gate-Isolationsschicht aufweist, wobei die zweite Gate-Isolationsschicht ein Material enthält, das sich von dem der ersten Isolationsschicht unterscheidet, wobei mindestens eine der ersten und zweiten Gate-Isolationsschichten ein organisch/anorganisches Hybridmaterial enthält.
  • In noch einem anderen Aspekt der vorliegenden Erfindung enthält ein Dünnfilmtransistor (TFT) auf einem Substrat eine Gate-Elektrode; eine von der Gate-Elektrode isolierte und teilweise mit der Gate-Elektrode überlappende Halbleiterschicht; erste und zweite Gate-Isolationsschichten zwischen der Gate-Elektrode und der Halbleiterschicht, wobei die erste Gate-Isolationsschicht aus einem Material gebildet wird, das sich von dem der zweiten Gate-Isolationsschicht unterscheidet, und wobei mindestens eine der ersten und zweiten Isolationsschichten eine Sol-Verbindung enthält; und Source- und Drain-Elektroden auf beiden Seiten der Halbleiterschicht.
  • Es ist klar, dass sowohl die vorgehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erklärend und dazu gedacht sind, eine weitere Erläuterung der beanspruchten Erfindung bereitzustellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die anhängenden Zeichnungen, die enthalten sind, um ein weiteres Verständnis der Erfindung zu bieten, und die in diese Beschreibung aufgenommen sind und einen Teil davon bilden, erläutern Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Grundsätze der Erfindung zu erklären. In den Zeichnungen:
  • ist 1 eine Querschnittsansicht eines Dünnfilmtransistors vom Bottom-Gate-Typ gemäß dem Stand der Technik;
  • ist 2 eine Schnittansicht, die einen TFT vom Bottom-Gate-Typ gemäß der vorliegenden Erfindung darstellt;
  • ist 3 ein Graph, der die Eigenschaft eines TFT mit einer aus SiNx gebildeten Gate-Isolationsschicht darstellt;
  • ist 4 ein Graph, der die Eigenschaft eines TFT mit einer doppelschichtigen, eine Sol-Gel-Verbindung enthaltende Gate-Isolationsschicht darstellt;
  • ist 5 ein Graph, der die Eigenschaften von TFTs miteinander vergleicht, wobei der entsprechende TFT irgendeine aus einer SiNx-Schicht oder einer doppelschichtigen Gate-Isolationsschicht als Gate-Isolationsschicht enthält;
  • ist 6 eine Querschnittsansicht eines organischen Dünnfilmtransistors vom Bottom-Gate-Typ gemäß der vorliegenden Erfindung; und
  • ist 7 eine Querschnittsansicht eines TFT-Matrixsubstrats gemäß der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER GEZEIGTEN AUSFÜHRUNGSFORMEN
  • Es wird nunmehr detailliert Bezug genommen auf Ausführungsformen der vorliegenden Erfindung, von denen Beispiele in den beigefügten Zeichnungen gezeigt sind. Wo immer möglich werden überall in den Zeichnungen die selben Bezugszeichen benutzt, um die selben oder ähnliche Teile zu bezeichnen.
  • Im folgenden werden ein Verfahren zur Herstellung eines Dünnfilmtransistors und ein Verfahren zur Herstellung eines TFT-Matrixsubstrats gemäß der vorliegenden Erfindung unter Bezugnahme auf die anhängenden Zeichnungen erläutert.
  • 2 ist eine Querschnittsansicht eines Dünnfilmtransistors vom Bottom-Gate-Typ gemäß der vorliegenden Erfindung. 6 ist eine Querschnittsansicht eines organischen Dünnfilmtransistors vom Bottom-Gate-Typ gemäß der vorliegenden Erfindung. 7 ist eine Querschnittsansicht eines TFT-Matrixsubstrats gemäß der vorliegenden Erfindung.
  • Verfahren zur Herstellung des Dünnfilmtransistors
  • Unter Bezugnahme auf 2 wird ein Metall mit niedrigem Widerstand, zum Beispiel Kupfer Cu, Aluminium Al, Aluminiumneodym AlNd, Molybdän Mo, Chrom Cr, Titan Ti, Tantal Ta, Molybdän-Wolfram MoW oder dergleichen zunächst durch ein Sputterverfahren auf einem Substrat 111 abgeschieden und durch einen Fotolithographieprozess gemustert, um dadurch eine Gate-Elektrode 112a auszubilden.
  • Dann wird auf der gesamten Oberfläche einschließlich der Gate-Elektrode 112a eine erste Gate-Isolationsschicht 113a aus einem organisch/anorganischen hybridartigen Material gebildet, das Silizium und ein Metall enthält, wobei das organisch/anorganische hybridartige Material ein Verbundmaterial sein kann, das eine Sol-Gel-Verbindung (Si-Sol/Me-Sol) aus Siliziumalkoxid und Metallalkoxid enthält. Alkoxid ist eine Verbindung, in der Metallatome Wasserstoffatome von Hydroxylgruppen von Alkoholen ersetzen.
  • Genauer wirkt Siliziumalkoxid auf Metallalkoxid vom Sol-Typ ein, wodurch eine Sol-Gel-Verbindung gebildet wird. Die Sol-Gel-Verbindung ist ein organisch/anorganisches hybridartiges Material. Außerdem ändern sich die Dielektrizitätskonstante und die Transmission der Sol-Gel-Verbindung gemäß dem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid. So hat beispielsweise, wenn man Siliziumalkoxid und Metallalkoxid in einem Verhältnis von 1 zu 1 mischt, die Sol-Gel-Verbindung eine hohe Dielektrizitätskonstante und eine große Transmission. Weil dieses organisch/anorganische Verbundmaterial eine große Isolationsfähigkeit, eine gute Hitzebeständigkeit, große Härte und eine große Transmission aufweist und es auch einfach ist, die Dielektrizitätskonstante zu steuern, ist die Sol-Gel-Verbindung für die Gate-Isolationsschicht des Dünnfilmtransistors geeignet.
  • Die Metallteilchen des Metallalkoxids sind aus mindestens einem beliebigen aus Titan Ti, Zirkon Zr, Yttrium Y, Aluminium Al, Hafnium Hf, Calcium Ca und Magnesium Mg gebildet. In diesem Fall liegt die Dielektrizitätskonstante für die Metallteilchen von Metallalkoxid oberhalb von 7, so dass es für eine Gate-Isolationsschicht mit hoher Dielektrizitätskonstante geeignet ist.
  • Die Sol-Verbindung aus Siliziumalkoxid und Metallalkoxid wird durch Hydrolyse und Kondensationsreaktion gebildet. In diesem Fall können Wasser und Alkohol als Katalysator für die Beschleunigung der Reaktion verwendet werden.
  • Das organisch/anorganische Verbundmaterial kann aus irgendeinem beliebigen Prozess aus Druck-, Beschichtungs- und Abscheidungsprozessen gebildet werden, so dass es möglich ist, das Verfahren zu vereinfachen und eine gute Ebenheit zu erzielen.
  • Nach der Ausbildung der ersten Gate-Isolationsschicht 113a aus der Sol-Gel-Verbindung wird ein anorganisches Isolationsmaterial, zum Beispiel Siliziumoxid SiOx oder Siliziumnitrid SiNx, auf der gesamten Oberfläche einschließlich der ersten Gate-Isolationsschicht 113a durch ein PECVD (Plasmagestützte Gasphasenabscheidung)-Verfahren ausgebildet, um eine zweite Gate-Isolationsschicht 113b zu bilden.
  • Da die zweite Gate-Isolationsschicht 113b der anorganischen Isolationsschicht eine Dielektrizitätskonstante von ungefähr 7 und die erste Gate-Isolationsschicht 113a der Sol-Gel-Verbindung eine hohe Dielektrizitätskonstante aufweist, besitzt die gesamte Gate- Isolationsschicht eine hohe Dielektrizitätskonstante. Wie oben beschrieben weist die erste Gate-Isolationsschicht 113a aufgrund der Tatsache, dass Metallalkoxid eine Dielektrizitätskonstante von 7 oder mehr besitzt, eine hohe Dielektrizitätskonstante auf.
  • Durch Verbessern der dielektrischen Eigenschaften der Gate-Isolationsschicht wird der Wert der Speicherkapazität (Cst) erhöht. Demzufolge ist es möglich, das Problem eines Spannungsabfalls (ΔVp) in dem Dünnfilmtransistor, wie sie in Gleichung 1 gezeigt ist, zu überwinden, wodurch die Anzeigequalität verbessert wird. Außerdem können die ersten und zweiten Gate-Isolationsschichten 113a und 113b aus irgendeinem beliebigen Prozess aus Druck-, Beschichtungs- und Abscheidungsprozessen und einem PECVD-Prozess gebildet werden, so dass es möglich ist, das Verfahren im Vergleich zu dem vorherigen PECVD-Prozess mit zwei oder mehr Schritten zu vereinfachen.
  • Dadurch, dass die Gate-Isolationsschicht die erste Gate-Isolationsschicht 113a (Si-Sol/Me-Sol) mit einer hohen Dielektrizitätskonstante von 7 oder mehr, und die zweite Gate-Isolationsschicht 113b aus einem anorganischen Material aufweist, wird auch die Mobilität des Dünnfilmtransistors auf 1,0 oder oberhalb von 0,4 erhöht.
  • Durch die obige Art und Weise wird eine Doppel-Gate-Isolationsschicht fertiggestellt, die die ersten und zweiten Gate-Isolationsschichten enthält. Es ist möglich, dass die erste Gate-Isolationsschicht aus SiNx oder SiO und die zweite Gate-Isolationsschicht aus dem organisch/anorganischen hybridartigen Material gebildet wird.
  • Nunmehr werden Transistor-Eigenschaften zwischen dem Stand der Technik, der Siliziumnitrid als Gate-Isolationsschicht verwendet, und der vorliegenden Erfindung, die ein Verbundmaterial (Sol-Gel-Verbindung) als irgendeine der ersten und zweiten Gate-Isolationsschichten verwendet, miteinander wie folgt verglichen.
  • Zunächst ist 3 ein Graph, der die Transistor-Eigenschaften für den Fall zeigt, in dem SiNx mit einer Dicke von weniger als 4000 Å abgeschieden wird, um die Gate-Isolationsschicht auszubilden, und eine Kanalschicht des Transistors weist ein Verhältnis Breite/Länge von 25/5 auf. Bezug nehmend auf 3 repräsentiert die horizontale Achse VG den Wert einer an die Gate-Elektrode angelegten Spannung, und die senkrechte Achse ID repräsentiert den Wert eines Stroms, der zu den Source- und Drain-Elekroden fließt. Jede Kurve zeigt das Verhältnis zwischen dem Wert der an die Gate-Elektrode angelegten Spannung und dem Wert des zu den Source- und Drain-Elektroden fließenden Stroms, wenn 0,1 V bzw. 10 V an die Source- und Drain-Elektroden angelegt werden. Es ist anzumerken, dass der Wert des zu den Source- und Drain-Elektroden fließenden Stroms, wenn 0,1 V an die Source- und Drain-Elektroden angelegt werden, größer ist als der, wenn 10 V an die Source- und Drain-Elektroden angelegt werden. In diesem Fall ist anzumerken, dass der Mobilitätswert des Transistors 0,411 cm2/Vs betrug.
  • Das obige Ergebnis wurde gleichermaßen selbst dann erhalten, wenn ein Verbundmaterial als irgendeine Einzelschicht der Doppel-Gate-Isolationsschicht verwendet wurde. 4 ist ein Graph, der die Transistoreigenschaften für den Fall zeigt, in dem SiNx mit einer Dicke von weniger als 2000 Å abgeschieden wurde, um die erste Gate-Isolationsschicht auszubilden, ein Verbundmaterial mit einer Dicke von wenige als 2000 Å abgeschieden wurde, um die zweite Gate-Isolationsschicht auszubilden, und eine Kanalschicht des Transistors ein Verhältnis Breite/Länge von 25/5 aufweist. Bezug nehmend auf 4 ist anzumerken, dass der Wert des zu den Source- und Drain-Elektroden fließenden Stroms, wenn 10 V an die Source- und Drain-Elektroden angelegt werden, größer ist als der, wenn 0,1 V an die Source- und Drain-Elektroden angelegt werden. Der Hauptpunkt ist, dass sich die Ein/Aus-Charakteristik des Transistors in bemerkenswerter Weise zeigt, selbst wenn das Verbundmaterial als irgendeine Einzelschicht der Doppel-Gate-Isolationsschicht verwendet wird. In diesem Fall ist anzumerken, dass der Mobilitätswert des Transistors 1,085 cm2/Vs betrug, erhöht im Vergleich mit dem Fall, in dem SiNx als Gate-Isolationsschicht verwendet wird.
  • Derweil werden in 5 der Graph, der erhalten wird, wenn Siliziumnitrid als Gate-Isolationsschicht verwendet wird, und der Graph, der erhalten wird, wenn das Verbundmaterial als irgendeine Einzelschicht der Doppel-Gate-Isolationsschicht verwendet wird, miteinander verglichen. Der Wert der neuen senkrechten Achse ID/(W/L) in 5 repräsentiert die Werte der senkrechten Achsen in den 3 und 4, dividiert durch (W/L) des entsprechenden Transistors. Mit anderen Worten, 5 ist ein Graph, der zeigt, wie der Wert ID/(W/L), erhalten als der Wert der an die Gate-Elektrode angelegten Spannung VG, in dem Zustand variiert wird, in dem die Spannung VD von 10 V an die Source- und Drain- Elektroden angelegt wird. Bezug nehmend auf 5 ist anzumerken, dass der Wert ID/(W(L), wenn die Sol-Gel-Verbindung als irgendeine Einzelschicht der Doppel-Gate-Isolationsschicht verwendet wird, größer ist als der, wenn Siliziumdioxid als Gate-Isolationsschicht verwendet wird. Als Ergebnis ist anzumerken, dass der Transistor, der die Doppel-Gate-Isolationsschicht mit der Sol-Gel-Verbindung enthält, ausgezeichnete Leistungsmerkmale aufweist.
  • Nach der Bildung der ersten und zweiten Gate-Isolationsschichten 113a und 113b wird eine Schicht aus amorphem Silizium (a-Si) mit einer Dicke von 500 Å oder weniger auf der gesamten Oberfläche des Substrats bei einer hohen Temperatur gebildet, um eine Halbleiterschicht 114 auszubilden. Dann wird mit n-leitenden Fremdionen dotiertes amorphes Silizium (a-Si) mit einer Dicke von ungefähr 300 Å bis 700 Å bei einer hohen Temperatur gebildet, um eine ohmsche Kontaktschicht 114a aus n+a-Si auszubilden. Diese Abscheidungsvorgänge von a-Si und n+a-Si werden aufeinanderfolgend in der selben Kammer ausgeführt. Diese Abscheidungsvorgänge können jedoch auch in unterschiedlichen Kammern durchgeführt werden.
  • Dann wird ein Metall mit niedrigem Widerstand, zum Beispiel Kupfer Cu, Aluminium Al, Aluminiumneodym AlNd, Molybdän Mo, Chrom Cr, Titan Ti, Tantal Ta, Molybdän-Wolfram MoW oder dergleichen durch ein Sputterverfahren auf der gesamten Oberfläche des Substrats einschließlich der ohmschen Kontaktschicht 114a abgeschieden und wird dann durch einen Fotolithographieprozess gemustert, um Source- und Drain-Elektroden 115a und 115b auf beiden Seiten der Halbleiterschicht 114 auszubilden.
  • Auf diese Weise ist es möglich, den Dünnfilmtransistor, der die Gate-Elektrode 112a, die Gate-Isolationsschicht 113, die Halbleiterschicht 114, die ohmsche Kontaktschicht 114a und die Source- und Drain-Elektroden 115a und 115b enthält, fertigzustellen.
  • Der oben beschriebene Dünnfilmtransistor ist ein Dünnfilmtransistor vom Bottom-Gate-Typ, wobei die Gate-Elektrode unter den Source- und Drain-Elektroden angeordnet ist. Es ist jedoch klar, dass die Grundsätze der vorliegenden Erfindung auf andere Arten von Dünnfilmtransistoren einschließlich eines Dünnfilmtransistors vom Top-Gate-Typ anwendbar sind.
  • Im Falle eines Top-Gate-Dünnfilmtransistors werden Source- und Drain-Elektroden auf einem Substrat ausgebildet. Dann wird eine Halbleiterschicht mit den dazwischen liegenden Source- und Drain-Elektroden überlappt. Danach werden aufeinander folgend eine erste Gate-Isolationsschicht (Si-Sol/Me-Sol) mit einer hohen Dielektrizitätskonstante von 7 oder mehr und eine zweite Gate-Isolationsschicht aus einem anorganischen Material, wie zum Beispiel SiNx, auf der gesamten Oberfläche des Substrats einschließlich der Halbleiterschicht ausgebildet. Dann wird auf der Gate-Isolationsschicht über der Halbleiterschicht eine Gate-Elektrode gebildet.
  • Um die Source- und Drain-Elektroden und die Gate-Elektrode auszubilden wird ein Metall mit niedrigem Widerstand, zum Beispiel Kupfer Cu, Aluminium Al, Aluminiumneodym AlNd, Molybdän Mo, Chrom Cr, Titan Ti, Tantal Ta, Molybdän-Wolfram MoW oder dergleichen durch ein Sputterverfahren auf der Oberfläche des Substrats abgeschieden und dann durch einen Fotolithographieprozess gemustert. Um die Halbleiterschicht auszubilden wird amorphes Silizium bei einer hohen Temperatur abgeschieden und dann gemustert.
  • Um die erste Gate-Isolationsschicht auzubilden, wirkt Siliziumalkoxid auf Metallalkoxid in einer Sol-Form ein und das Sol-Gel-Verbindungsmaterial wird durch irgendeinen beliebigen Prozess aus Druck-, Beschichtungs- und Abscheidungsprozessen gebildet. Außerdem wird die zweite Gate-Isolationsschicht durch Abscheidung eines anorganischen isolierenden Materials wie zum Beispiel Siliziumoxid SiOx oder Siliziumnitrid SiNx durch ein PECVD-Verfahren gebildet.
  • Verfahren zur Herstellung eines organischen Dünnfilmtransistors
  • Das Verfahren zur Herstellung eines organischen Dünnfilmtransistors gemäß der vorliegenden Erfindung ist ähnlich dem oben genannten Verfahren zur Herstellung eines Dünnfilmtransistors gemäß der vorliegenden Erfindung. Demzufolge werden in den gesamten Zeichnungen die selben Bezugszeichen verwendet, um auf die selben oder ähnliche Teile Bezug zu nehmen.
  • Bezug nehmend auf 6 werden zunächst n+a-Si, ITO und Al auf einem Substrat abgeschieden und durch einen fotolithographischen Prozess gemustert, um dadurch die Gate-Elektrode 112a auszubilden. Anstatt die obigen Schichten zu verwenden, kann die Gate-Elektrode 112a aus einem leitfähigen organischen Polymermaterial wie zum Beispiel PEDOT (Polyethylendioxythiophen) durch ein Beschichtungs- oder Einspritz-Druckverfahren gebildet werden.
  • Ein Verbundmaterial (Si-Sol/Me-Sol), das eine Sol-Verbindung von Siliziumalkoxid und Metallalkoxid enthält, wird dann auf der gesamten Oberfläche des Substrats einschließlich der Gate-Elektrode 112a gebildet.
  • Ausführlicher wirkt Siliziumalkoxid auf Metallalkoxid in einem Sol-Typ ein, wobei eine Sol-Gel-Verbindung gebildet wird. Die Sol-Gel-Verbindung ist ein anorganisch/organisches hybridartiges Material. Außerdem ändern sich die Dielektrizitätskonstante und die Transmission der Sol-Gel-Verbindung gemäß dem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid. Zum Beispiel weist, wenn Siliziumalkoxid und Metallalkoxid in einem Verhältnis von 1 zu 1 gemischt werden, die Sol-Gel-Verbindung eine hohe Dielektrizitätskonstante und hohe Transmission auf. Weil dieses organisch/anorganische Verbundmaterial eine große Isolationsfähigkeit, eine gute Hitzebeständigkeit, große Härte und eine hohe Transmission aufweist und es auch einfach ist, die Dielektrizitätskonstante zu steuern, ist die Sol-Gel-Verbindung für die Gate-Isolationsschicht des Dünnfilmtransistors geeignet.
  • Die Metallteilchen des Metallalkoxids werden aus mindestens irgendeinem beliebigen aus Titan Ti, Zirkon Zr, Yttrium Y, Aluminium Al, Hafnium Hf, Calcium Ca und Magnesium Mg gebildet. In diesem Fall liegt die Dielektrizitätskonstante des Metallalkoxids oberhalb von 7, so dass es für die Gate-Isolationsschicht mit einer hohen Dielektrizitätskonstante geeignet ist.
  • Die Sol-Verbindung aus Siliziumalkoxid und Metallalkoxid wird durch Hydrolyse und Kondensationsreaktion gebildet. In diesem Fall können Wasser oder Alkohol als Katalysator zur Beschleunigung der Reaktion verwendet werden.
  • Nach der Ausbildung der ersten Gate-Isolationsschicht 113a aus dem organisch/anorganischen Verbundmaterial wird eine organische Polymerschicht wie zum Beispiel PVA (Polyvinylalkohol), PVAc (Polyvinylacetat), PVP (Polyvinylphenol), PMMA (Polyvinylmethylmethacrylat) oder dergleichen auf der gesamten Oberfläche des Substrats einschließlich der ersten Gate-Isolationsschicht 113a gebildet, um eine zweite Gate-Isolationsschicht 113b auszubilden.
  • Figure 00160001
  • Die ersten und zweiten Gate-Isolationsschichten 113a und 113b können durch irgendeinen beliebigen Prozess aus Druck-, Beschichtungs- und Abscheidungsprozessen gebildet werden, so dass es möglich ist, das Verfahren zu vereinfachen und eine gute Ebenheit zu erzielen.
  • Obwohl die zweite Gate-Isolationsschicht 113b aus organischem Material etwas niedrige dielektrische Eigenschaften aufweist, besitzt die gesamte Gate-Isolationsschicht eine hohe Dielektrizitätskonstante aufgrund der hohen Dielektrizitätskonstante der ersten Gate-Isoalationsschicht 113a. Wie oben beschrieben weist die erste Gate-Isolationsschicht 113a aufgrund des Metallalkoxids mit einer Dielektrizitätskonstante von 7 oder mehr eine hohe Dielektrizitätskonstante auf.
  • Durch Verbesserung der dielektrischen Eigenschaften der Gate-Isolationsschicht wird die Lagerkapazität (Cst) wertmäßig erhöht. Demzufolge ist es möglich, das Problem des in der obigen Gleichung 1 gezeigten Spannungsabfalls (ΔVp) in dem Dünnfilmtransistor zu überwinden, wodurch die Anzeigequalität verbessert wird.
  • Durch die obige Art und Weise wird eine Doppel-Gate-Isolationsschicht, die die ersten und zweiten Gate-Isolationsschichten beinhaltet, fertiggestellt. Es ist möglich, dass die erste Gate-Isolationsschicht aus einer organischen Polymerschicht wie zum Beispiel PVA, PVAc, PVP, PMMA gebildet wird, und die zweite Gate-Isolationsschicht aus dem organisch/anorganischen hybridartigen Material gebildet wird.
  • Nach der Ausbildung der ersten und zweiten Gate-Isolationsschichten 113a und 113b wird eine Halbleiterschicht 114 auf der Gate-Isolationsschicht 113 oberhalb der Gate-Elektrode 112a ausgebildet, wobei die organische Halbleiterschicht 114 aus einem Pentacen- oder Thiophen-basierten niedermolekularen Material oder einem Polythiophen-basierten hochmolekularen Material gebildet wird.
  • Dann wird ein Metallmaterial aus Gold Au, Aluminium Al, Nickel Ni oder dergleichen auf der gesamten Oberfläche des Substrats einschließlich der organischen Halbleiterschicht 114 durch ein Sputterverfahren gebildet, und wird dann durch einen Fotolithographieprozesss gemustert, um die Source- und Drain-Elektroden 115a und 115b auf beiden Seiten der Halbleiterschicht 114 auszubilden.
  • Auf diese Weise ist es möglich, einen organischen Dünnfilmtransistor fertigzustellen, der die Gate-Elektrode 122a, die Gate-Isolationsschicht 113, die organische Halbleiterschicht 114 und die Source- und Drain-Elektroden 115a und 115b enthält.
  • Oben wird der organische Dünnfilmtransistor in einer Bottom-Gate-Form ausgebildet, wobei die Gate-Elektrode unter den Source- und Drain-Elektroden angeordnet ist. Es ist jedoch klar, dass die Grundsätze der vorliegenden Erfindung auf andere Arten von Dünnfilmtransistoren einschließlich eines Dünnfilmtransistors vom Top-Gate-Typ anwendbar sind.
  • Außerdem ist es möglich, den obigen organischen Dünnfilmtransistor durch einen Niedertemperaturprozess herzustellen. Dadurch kann ein flexibles Kunststoff-Substrat oder ein -film als Substrat für den Dünnfilmtransistor verwendet werden. Zudem wird die Kopplungseigenschaft zwischen der organischen Halbleiterschicht und der Gate- Isolationsschicht verbessert, so dass die Mobilität des Dünnfilmtransistors erhöht werden kann.
  • Verfahren zur Herstellung eines TFT-Matrixsubstrats
  • Das Verfahren zur Herstellung eines TFT-Matrixsubstrats gemäß der vorliegenden Erfindung ist ähnlich dem oben genannten Verfahren zur Herstellung eines Dünnfilmtransistors gemäß der vorliegenden Erfindung. Demzufolge werden in den gesamten Zeichnungen die selben Bezugszeichen verwendet, um auf die selben oder ähnliche Teile Bezug zu nehmen.
  • Immer noch Bezug nehmend auf 7 wird zunächst ein Metall mit niedrigem Widerstand, zum Beispiel Kupfer Cu, Aluminium Al, Aluminiumneodym AlNd, Molybdän Mo, Chrom Cr, Titan Ti, Tantal Ta, Molybdän-Wolfram MoW oder dergleichen durch ein Sputterverfahren auf einem Substrat abgeschieden und dann durch einen Fotolithographieprozess gemustert, um die Gate-Leitung 112 und die Gate-Elektrode 112a zu bilden.
  • Dann wird eine erste Gate-Isolationsschicht 113a auf der gesamten Oberfläche des Substrats einschließlich der Gate-Elektrode 112a gebildet, wobei die Gate-Isolationsschicht 113a aus einer Verbindung (Si-Sol/Me-Sol) gebildet ist, die eine Sol-Verbindung von Siliziumalkoxid und Metallalkoxid enthält.
  • Genauer wirkt Siliziumalkoxid auf Metallalkoxid vom Sol-Typ ein, wodurch eine Sol-Gel-Verbindung gebildet wird. Die Sol-Gel-Verbindung ist ein organisch/anorganisches hybridartiges Material. Außerdem ändern sich die Dielektrizitätskonstante und die Transmission der Sol-Gel-Verbindung gemäß dem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid. So hat beispielsweise, wenn man Siliziumalkoxid und Metallalkoxid in einem Verhältnis von 1 zu 1 mischt, die Sol-Gel-Verbindung eine hohe Dielektrizitätskonstante und eine hohe Transmission. Weil dieses organisch/anorganische Verbundmaterial eine große Isolationsfähigkeit, eine gute Hitzebeständigkeit, große Härte und eine hohe Transmission aufweist und es auch einfach ist, die Dielektrizitätskonstante zu steuern, ist die Sol-Gel-Verbindung für die Gate-Isolationsschicht des Dünnfilmtransistors geeignet.
  • Die Metallteilchen des Metallalkoxids sind aus mindestens einem beliebigen aus Titan Ti, Zirkon Zr, Yttrium Y, Aluminium Al, Hafnium Hf, Calcium Ca und Magnesium Mg gebildet. In diesem Fall liegt die Dielektrizitätskonstante für die Metallteilchen von Metallalkoxid oberhalb von 7, so dass es für eine Gate-Isolationsschicht mit hoher Dielektrizitätskonstante geeignet ist.
  • Die Sol-Verbindung aus Siliziumalkoxid und Metallalkoxid wird durch Hydrolyse und Kondensationsreaktion gebildet. In diesem Fall können Wasser und Alkohol als Katalysator für die Beschleunigung der Reaktion verwendet werden.
  • Das organisch/anorganische Verbundmaterial kann aus irgendeinem beliebigen Prozess aus Druck-, Beschichtungs- und Abscheidungsprozessen gebildet werden, so dass es möglich ist, das Verfahren zu vereinfachen und eine gute Ebenheit zu erzielen.
  • Nach der Ausbildung der ersten Gate-Isolationsschicht 113a aus der Sol-Gel-Verbindung wird ein anorganische Isolationsmaterial, zum Beispiel Siliziumoxid SiOx oder Siliziumnitrid SiNx, auf der gesamten Oberfläche einschließlich der ersten Gate-Isolationsschicht 113a durch ein PECVD (Plasmagestützte Gasphasenabscheidung)-Verfahren ausgebildet, um eine zweite Gate-Isolationsschicht 113b zu bilden.
  • Da die zweite Gate-Isolationsschicht 113b eine Dielektrizitätskonstante von ungefähr 7 und die erste Gate-Isolationsschicht 113a aus der Sol-Gel-Verbindung eine hohe Dielektrizitätskonstante aufweist, besitzt die gesamte Gate-Isolationsschicht eine hohe Dielektrizitätskonstante. Wie oben beschrieben weist die erste Gate-Isolationsschicht 113a aufgrund der Tatsache, dass Metallalkoxid eine Dielektrizitätskonstante von 7 oder mehr besitzt, eine hohe Dielektrizitätskonstante auf.
  • Durch Verbessern der dielektrischen Eigenschaften der Gate-Isolationsschicht wird der Wert der Speicherkapazität (Cst) erhöht. Demzufolge ist es möglich, das Problem eines in der obigen Gleichung 1 gezeigten Spannungsabfalls (ΔVp) in dem Dünnfilmtransistor zu überwinden, wodurch die Anzeigequalität verbessert wird. Außerdem können die ersten und zweiten Gate-Isolationsschichten 113a und 113b aus irgendeinem beliebigen Prozess aus Druck-, Beschichtungs- und Abscheidungsprozessen und einem einzigen PECVD-Prozess gebildet werden, so dass es möglich ist, das Verfahren im Vergleich zu dem vorherigen PECVD-Prozess mit zwei oder mehr Schritten zu vereinfachen.
  • Dadurch, dass die Gate-Isolationsschicht die erste Gate-Isolationsschicht 113a (Si-Sol/Me-Sol) mit einer hohen Dielektrizitätskonstante von 7 oder mehr und die zweite Gate-Isolationsschicht 113b aus einem anorganischen Material aufweist, wird auch die Mobilität des Dünnfilmtransistors auf 1,0 oder oberhalb von 0,4 erhöht. In diesem Fall ist es möglich, dass die erste Gate-Isolationsschicht aus dem anorganischen Material gebildet wird, und die zweite Gate-Isolationsschicht aus dem organisch/anorganischen hybridartigen Material gebildet wird.
  • Nach der Bildung der ersten und zweiten Gate-Isolationsschichten 113a und 113b wird eine Schicht von amorphem Silizium (a-Si) auf der gesamten Oberfläche des Substrats gebildet und gemustert, um dadurch eine Halbleiterschicht 114 auszubilden. Dann wird amorphes Silizium a-Si, dotiert mit n-leitenden Fremdionen abgeschieden und gemustert, um eine ohmsche Kontaktschicht 114a von n+a-Si auszubilden.
  • Dann wird ein Metall mit niedrigem Widerstand, zum Beispiel Kupfer Cu, Aluminium Al, Aluminiumneodym AlNd, Molybdän Mo, Chrom Cr, Titan Ti, Tantal Ta, Molybdän-Wolfram MoW oder dergleichen durch ein Sputterverfahren auf der gesamten Oberfläche des Substrats einschließlich der ohmschen Kontaktschicht 114a abgeschieden und wird dann durch einen Fotolithographieprozess gemustert, um Source- und Drain-Elektroden 115a und 115b auf beiden Seiten der Halbleiterschicht 114 und eine mit der Source-Elektrode 115a verbundene Daten-Leitung 115 auszubilden.
  • Die Gate-Leitung wird senkrecht zu der Daten-Leitung gebildet, um einen Pixeleinheit zu definieren. Der Dünnfilmtransistor, der die Gate-Elektrode 112a, die Gate-Isolationsschicht 113, die Halbleiterschicht 114, die ohmsche Kontaktschicht 114a und die Source- und Drain-Elektroden 115a und 115b enthält, wird einem Kreuzungspunkt der Gate- und Daten-Leitungen benachbart gebildet. Der obige Dünnfilmtransistor kann als Top-Gate-Dünnfilmtransistor oder als organischer Top-Gate-Dünnfilmtransistor ausgebildet sein.
  • Dann wird eine Passivierungsschicht 116 auf der gesamten Oberfläche des Substrats gebildet, das den Dünnfilmtransistor enthält. In diesem Fall kann die Passivierungsschicht durch Beschichten mit einem organischen Material wie zum Beispiel BCB (Benzocyclobuten) oder eines Acryl-basierten Materials, oder durch Abscheiden eines anorganischen Materials wie zum Beispiel SiNx oder SiOx gebildet werden.
  • Die Passivierungsschicht 116 wird dann selektiv entfernt, um etwas von der Drain-Elektrode 115b freizulegen, wodurch ein Kontaktloch gebildet wird. Dann wird ein transparentes leitfähiges Material aus ITO (Indium-Zinn-Oxid) oder IZO (Indium-Zink-Oxid) auf der gesamten Oberfläche der Passivierungsschicht 116 einschließlich des Kontaktlochs abgeschieden und gemustert, um eine Pixelelektrode 117 zu bilden, die durch das Kontaktloch in elektrischem Kontakt mit der Drain-Elektrode 115b steht.
  • Obwohl nicht gezeigt wird dann das obige TFT-Matrixsubstrat, mit einer Flüssigkristallschicht dazwischen, an einem anderen Substrat befestigt. Das gegenüberliegende Substrat enthält eine schwarze Matrixschicht, die einen Lichtverlust verhindert; eine Farbfilterschicht, die regulär angeordnete R, G und B-Farbfotolacke enthält; eine Mantelschicht, die die Farbfilterschicht schützt und eine Ebenheit über die gesamte Oberfläche erzielt; und eine gemeinsame Elektrode, die ein elektrisches Feld mit der Pixelelektrode 117 des TFT-Matrixsubstrats bildet.
  • Wie oben erwähnt bietet das Verfahren zur Herstellung des TFT-Matrixsubstrats gemäß der vorliegenden Erfindung die folgenden Vorteile.
  • Bei dem Verfahren zur Herstellung des TFT-Matrixsubstrats gemäß der vorliegenden Erfindung werden die erste Gate-Isolationsschicht vom Sol-Gel-Typ und die zweite Gate-Isolationsschicht aus einem anorganischen Material oder einem organischen Polymer nacheinander abgeschieden, so dass die Gate-Isolationsschicht eine Doppelschicht-Struktur aufweist. Demzufolge ist es möglich, dass die Gate-Isolationsschicht eine hohe Dielektrizitätskonstante aufweist.
  • Durch Verbesserung der dielektrischen Eigenschaften der Gate-Isolationsschicht wird die Lagerkapazität (Cst) wertmäßig erhöht. Demzufolge ist es möglich, das Problem des in der obigen Gleichung 1 gezeigten Spannungsabfalls (ΔVp) in dem Dünnfilmtransistor zu überwinden, wodurch die Anzeigequalität verbessert wird.
  • Es ist ebenfalls möglich, die Isolierungsfähigkeit, die Hitzebeständigkeit, Härte und Transmission in dem organisch/anorganischen Verbundmaterial gemäß dem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid zu steuern. Dadurch ist das organisch/anorganische Verbundmaterial für die Gate-Isolationsschicht des Dünnfilmtransistors oder die Gate-Isolationsschicht der LCD-Vorrichtung geeignet.
  • Das Verfahren des Standes der Technik zur Herstellung der Gate-Isolationsschicht erfordert mindestens zwei Abscheidungsprozesse. In der vorliegenden Erfindung kann die Gate-Isolationsschicht durch Drucken, Beschichten oder Abscheiden des Sol-Gel-Verbundmaterials und durch Abscheiden des anorganischen Isolationsmaterials gebildet werden. Daher kann irgendein beliebiger Prozess aus Druck-, Beschichtungs- oder Abscheidungsprozessen einen einzelnen Abscheideprozess ersetzen. Demzufolge wird das Verfahren zur Herstellung einer Gate-Isolationsschicht gemäß der vorliegenden Erfindung weiter vereinfacht.
  • Es ist für die Fachleute klar, dass verschiedene Modifikationen und Variationen bei der vorliegenden Erfindung vorgenommen werden können, ohne sich vom Geist oder Umfang der Erfindungen zu entfernen. Es ist daher beabsichtigt, dass die vorliegende Erfindung Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt, sie liegen innerhalb des Umfangs der anhängenden Patentansprüche und ihrer Äquivalente.

Claims (42)

  1. Verfahren zur Herstellung eines Dünnfilmtransistors (TFT) auf einem Substrat, umfassend: Ausbilden einer Gate-Elektrode; Ausbilden einer Halbleiterschicht, die von der Gate-Elektrode isoliert ist und teilweise mit der Gate-Elektrode überlappt; aufeinander folgendes Ausbilden erster und zweiter Gate-Isolationsschichten zwischen der Gate-Elektrode und der Halbleiterschicht, wobei die erste Gate-Isolationsschicht aus einem Material gebildet wird, das sich von dem der zweiten Gate-Isolationsschicht unterscheidet, und wobei mindestens eine der ersten und zweiten Gate-Isolationsschichten eine Sol-Verbindung enthält; und Ausbilden von Source- und Drain-Elektroden auf beiden Seiten der Halbleiterschicht.
  2. Verfahren nach Anspruch 1, worin die Sol-Gel-Verbindung Siliziumalkoxid und Metallalkoxid enthält.
  3. Verfahren nach Anspruch 2, worin die Metallteilchen des Metallalkoxids mindestens irgendein beliebiges aus Titan Ti, Zirkon Zr, Yttrium Y, Aluminium Al, Hafnium Hf, Calcium Ca und Magnesium Mg beinhalten.
  4. Verfahren nach Anspruch 2, worin das Metallalkoxid ein Material mit einer Dielektrizitätskonstante von ungefähr 7 oder mehr enthält.
  5. Verfahren nach Anspruch 1, worin die zweite Gate-Isolationsschicht ein anorganisches Isolationsmaterial enthält.
  6. Verfahren nach Anspruch 5, worin die zweite Gate-Isolationsschicht Siliziumnitrid oder Siliziumoxid enthält.
  7. Verfahren nach Anspruch 5, worin die Halbleiterschicht amorphes Silizium enthält.
  8. Verfahren nach Anspruch 1, worin die zweite Gate-Isolationsschicht ein organisches Polymermaterial enthält.
  9. Verfahren nach Anspruch 8, worin die zweite Gate-Isolationsschicht mindestens irgendein beliebiges aus PVA (Polyvinylalkohol), PVAc (Polyvinylacetat), PVP (Polyvinylphenol) und PMMA (Polyvinylmethylmethacrylat) enthält.
  10. Verfahren nach Anspruch 8, worin die Halbleiterschicht aus einem Pentacen-basierten oder Thiophen-basierten Material gebildet wird.
  11. Verfahren nach Anspruch 2, worin die Sol-Gel-Verbindung eine Dielektrizitätskonstante und eine Transmission aufweist, die sich gemäß einem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid ändern.
  12. Verfahren nach Anspruch 1, worin die Sol-Gel-Verbindung durch irgendeinen beliebigen aus Druck-, Beschichtungs- und Abscheidungsprozessen gebildet wird.
  13. Verfahren nach Anspruch 1, worin das Ausbilden der Gate-Elektrode, der Halbleiterschicht, der Gate-Isolationsschicht und der Source- und Drain-Elektroden beinhaltet: Ausbilden der Gate-Elektrode auf dem Substrat; Ausbilden der Gate-Isolationsschicht auf der gesamten Oberfläche des Substrats einschließlich der Gate-Elektrode; Ausbilden der Halbleiterschicht auf der Gate-Isolationsschicht oberhalb der Gate-Elektrode; und Ausbilden der Source- und Drain-Elektroden auf beiden Seiten der Halbleiterschicht.
  14. Verfahren nach Anspruch 1, worin das Ausbilden der Gate-Elektrode, der Halbleiterschicht, der Gate-Isolationsschicht und der Source- und Drain-Elektroden beinhaltet: Ausbilden der Source- und Drain-Elektroden auf dem Substrat; Ausbilden der Halbleiterschicht zwischen den Source- und Drain-Elektroden, wobei die Halbleiterschicht damit überlappt; Ausbilden der Gate-Isolationsschicht auf der gesamten Oberfläche des Substrats einschließlich der Halbleiterschicht; und Ausbilden der Gate-Elektrode auf der Gate-Isolationsschicht oberhalb der Halbleiterschicht.
  15. Anzeigevorrichtung, umfassend: ein Anzeigefeld; einen Gate-Treiber, der Scansignale an eine Vielzahl von Gate-Leitungen anlegt, und einen Daten-Treiber, der Videosignale an eine Vielzahl von Daten-Leitungen in dem Anzeigefeld anlegt, wobei die Gate- und Daten-Leitungen eine Vielzahl von Pixeln definieren; und einen Dünnfilmtransistor in jedem Pixel, wobei der Dünnfilmtransistor eine Gate-Elektrode, eine Gate-Isolationsschicht, eine Halbleiterschicht und Source/Drain-Elektroden enthält, wobei die Gate-Isolationsschicht weiterhin eine erste Gate-Isolationsschicht und eine zweite Gate-Isolationsschicht aufweist, wobei die zweite Gate-Isolationsschicht ein Material enthält, das sich von dem der ersten Gate-Isolationsschicht unterscheidet, wobei mindestens eine der ersten und zweiten Gate-Isolationsschichten ein organisch/anorganisches Hybridmaterial enthält.
  16. Anzeigevorrichtung nach Anspruch 15, worin das organisch/anorganische Hybridmaterial eine Sol-Gel-Verbindung ist.
  17. Anzeigevorrichtung nach Anspruch 15, worin das organisch/anorganische Hybridmaterial Siliziumalkoxid und Metallalkoxid enthält.
  18. Anzeigevorrichtung nach Anspruch 17, worin das organisch/anorganische Hybridmaterial eine Dielektrizitätskonstante und eine Transmission aufweist, die sich gemäß einem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid ändern.
  19. Anzeigevorrichtung nach Anspruch 17, worin die Menge an Siliziumakoxid im Wesentlichen die gleiche wie die Menge an Metallalkoxid in dem organisch/anorganischen Hybridmaterial ist.
  20. Anzeigevorrichtung nach Anspruch 17, worin die Metallteilchen des Metallalkoxids mindestens irgendein beliebiges aus Titan Ti, Zirkon Zr, Yttrium Y, Aluminium Al, Hafnium Hf, Calcium Ca und Magnesium Mg beinhalten.
  21. Anzeigevorrichtung nach Anspruch 17, worin das Metallalkoxid ein Material mit einer Dielektrizitätskonstante von ungefähr 7 oder mehr enthält.
  22. Anzeigevorrichtung nach Anspruch 15, worin eine der ersten und zweiten Gate-Isolationsschichten ein anorganisches Isolationsmaterial enthält.
  23. Anzeigevorrichtung nach Anspruch 22, worin das anorganische Isolationsmaterial Siliziumnitrid oder Siliziumoxid ist.
  24. Anzeigevorrichtung nach Anspruch 15, worin die Halbleiterschicht amorphes Silizium enthält.
  25. Anzeigevorrichtung nach Anspruch 24, worin mindestens eine der ersten und zweiten Gate-Isolationsschichten ein anorganisches Isolationsmaterial enthält, das in Kontakt mit der amorphes Silizium enthaltenden Halbleiterschicht steht.
  26. Anzeigevorrichtung nach Anspruch 15, worin eine der ersten und zweiten Gate-Isolationsschichten ein organisches Polymermaterial enthält.
  27. Anzeigevorrichtung nach Anspruch 26, worin das organische Polymermaterial mindestens irgendein beliebiges aus PVA (Polyvinylalkohol), PVAc (Polyvinylacetat), PVP (Polyvinylphenol) und PMMA (Polyvinylmethylmethacrylat) enthält.
  28. Anzeigevorrichtung nach Anspruch 15, worin die Halbleiterschicht aus einem Pentacen-basierten oder einem Thiophen-basierten Material gebildet wird.
  29. Anzeigevorrichtung nach Anspruch 28, worin das organisch/anorganische Hybridmaterial in Kontakt mit der Halbleiterschicht steht, die das Pentacen-basierte oder Thiophen-basierte Material enthält.
  30. Anzeigevorrichtung nach Anspruch 15, worin die Dicke der ersten Gate-Isolationsschicht ungefähr 2000 Å und die Dicke der zweiten Gate-Isolationsschicht ungefähr 2000 Åbeträgt.
  31. Dünnfilmtransistor (TFT) auf einem Substrat, umfassend eine Gate-Elektrode; eine von der Gate-Elektrode isolierte und mit der Gate-Elektrode teilweise überlappende Halbleiterschicht; erste und zweite Gate-Isolationsschichten zwischen der Gate-Elektrode und der Halbleiterschicht, wobei die erste Gate-Isolationsschicht aus einem Material gebildet wird, das sich vom dem der zweiten Gate-Isolationsschicht unterscheidet, und wobei midestens eine der ersten und zweiten Gate-Isolationsschichten eine Sol-Verbindung enthält; und Source- und Drain-Elektroden auf beiden Seiten der Halbleiterschicht.
  32. TFT nach Anspruch 31, worin die Sol-Gel-Verbindung Siliziumalkoxid und Metallalkoxid enthält.
  33. TFT nach Anspruch 32, worin die Metallteilchen des Metallalkoxids mindestens irgendein beliebiges aus Titan Ti, Zirkon Zr, Yttrium Y, Aluminium Al, Hafnium Hf, Calcium Ca und Magnesium Mg beinhalten.
  34. TFT nach Anspruch 32, worin worin das Metallalkoxid ein Material mit einer Dielektrizitätskonstante von ungefähr 7 oder mehr enthält.
  35. TFT nach Anspruch 31, worin die zweite Gate-Isolationsschicht ein anorganisches Isolationsmaterial enthält.
  36. TFT nach Anspruch 35, worin die zweite Gate-Isolationsschicht Siliziumnitrid oder Siliziumoxid enthält.
  37. TFT nach Anspruch 35, worin die Halbleiterschicht amorphes Silizium enthält.
  38. TFT nach Anspruch 31, worin die zweite Gate-Isolationsschicht ein organisches Polymermaterial enthält.
  39. TFT nach Anspruch 38, worin die zweite Gate-Isolationsschicht mindestens irgendein beliebiges aus PVA (Polyvinylalkohol), PVAc (Polyvinylacetat), PVP (Polyvinylphenol) und PMMA (Polyvinylmethylmethacrylat) enthält.
  40. TFT nach Anspruch 38, worin die Halbleiterschicht aus einem Pentacen-basierten oder Thiophen-basierten Material gebildet wird.
  41. TFT nach Anspruch 32, worin die Sol-Gel-Verbindung eine Dielektrizitätskonstante und eine Transmission aufweist, die sich gemäß einem Gehaltsverhältnis von Siliziumalkoxid und Metallalkoxid ändern.
  42. TFT nach Anspruch 31, worin der Dünnfilmtransistor ein Dünnfilmtransistor vom Bottom-Gate-Typ oder ein Dünnfilmtransistor vom Top-Gate-Typ ist.
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