DE102006043311A1

DE102006043311A1 - Speichersystem

Info

Publication number: DE102006043311A1
Application number: DE102006043311A
Authority: DE
Inventors: Joo-Sun Yongin Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-09-12
Filing date: 2006-09-11
Publication date: 2007-05-10
Also published as: JP5052842B2; JP2007080258A; US7966446B2; US20110289269A1; US20070061614A1

Abstract

Das Speichersystem umfasst eine Steuereinheit (366) zum Erzeugen eines Steuersignals, einen primären Speicher (322) zum Empfangen des Steuersignals von der Steuereinheit (366) und einen sekundären Speicher (324), der mit dem primären Speicher (322) gekoppelt ist, wobei der sekundäre Speicher (324) dazu ausgebildet ist, das Steuersignal von dem primären Speicher (322) zu empfangen, wobei das Steuersignal eine Hintergrund-Operation definiert, die entweder durch den primären oder den sekundären Speicher (322, 324) durchzuführen ist, und eine Vordergrund-Operation definiert, die durch den jeweils anderen Speicher der primären und sekundären Speicher (322, 324) durchzuführen ist. DOLLAR A Verwendung beispielsweise in der Speichertechnik.

Description

Die Erfindung betrifft ein Speichersystem, insbesondere ein Speichersystem mit einer Punkt-zu-Punkt-Verbindung zwischen Speichern, und ein Speichersystem, das Vordergrund- und Hintergrundoperationen gleichzeitig durchführen kann.

1 beinhaltet ein schematisches Blockschaltbild zur Darstellung eines Speichermoduls 10, und 2 beinhaltet ein schematisches Blockdiagramm zur Darstellung eines Speichersystems 100, das eine Mehrzahl der Speichermodule 10 gemäß 1 aufweist. Bezug nehmend auf 1 umfasst das Speichermodul 10 eine Mehrzahl von Speicherelementen M1–M8. Die acht Speicherelemente M1-M8 gemäß der Darstellung teilen sich eine gemeinsame Befehls-/Adress-(CA)-Signalleitung 12, die mit einem Host (nicht gezeigt) verbunden ist. Diese gemeinsame Benutzung der gemeinsamen CA-Leitung wird als eine Multi-Drop-Verbindung oder ein Multi-Drop-Link bezeichnet. Typischerweise teilen sich acht oder vier Speicherelemente eine gemeinsame CA-Leitung.

Jedes der Speicherelemente M1-M8 empfängt weiterhin eine Mehrzahl von Paralleldaten über (DQ)-Signalleitungen 14. Im Speichermodul gemäß 1 empfängt jedes der Speicherelemente acht DQ(X8)-Leitungen 14. In dem her kömmlichen Speichermodul 10 ist jede DQ-Signalleitung 14 von dem Host (nicht gezeigt) zu einem Speicherelement mittels einer Punkt-zu-Punkt-Verbindung verbunden.

Wie in 2 gezeigt, umfasst das herkömmliche Speichersystem 100 eine Mehrzahl von Speichermodulen 210, 220 usw., die von dem Typ des in 1 gezeigten Speichermoduls 10 sind. Die Speichermodule 210, 220 sind mit einem Host 200 verbunden und kommunizieren mit diesem. Das Speichermodul 210 umfasst eine Mehrzahl von Speicherelementen M11, M12, ..., M1N, und das Speichermodul 220 umfasst eine Mehrzahl von Speicherelementen M21, M22, ..., M2N. Eine CA-Signalleitung 212 ist über eine Multi-Drop-Verbindung mit den Speicherelementen M11, M12, ..., M1N in dem Speichermodul 210 verbunden. Eine CA-Signalleitung 222 ist über eine weitere Multi-Drop-Verbindung mit den Speicherelementen M21, M22, ..., M2N in dem Speichermodul 220 verbunden. Mehrfache parallele DQ-Signalleitungen 214-1 sind über Multi-Drop-Verbindungen mit den Speicherelementen M11 und M21 verbunden. Mehrfache parallele DQ-Signalleitungen 214-2 sind über Multi-Drop-Verbindungen mit den Speicherelementen M12 und M22 verbunden. Mehrfache parallele DQ-Signalleitungen 214-N sind über Multi-Drop-Verbindungen mit den Speicherelementen M1N und M2N verbunden.

Typische Speichersysteme mit hoher Dichte weisen eine Mehrzahl von Speichermodulen auf, wie in 2 gezeigt. Die DQ-Signalleitungen weisen Multi-Drop-Verbindungen auf, sodass mehrere Speicherelemente M sich gemeinsame DQ-Leitungen teilen. Das Laden der DQ-Leitungen, das über die Multi-Drop-Verbindungen bewirkt wird, wirkt sich nachteilig auf die Betriebsgeschwindigkeit des Speichersystems 100 aus. Beispielsweise können acht SDRAMs oder vier Speicher mit doppelter Datenrate (double data rate – DDR) oder zwei DDR2- oder DDR3-Speicher allesamt über einzelne DQ-Leitungen verbunden sein. Es ist wichtig, die kapazitive Ladung, die durch die Multi-Drop-Verbindungen der CA- und DQ-Leitungen bewirkt wird, zu reduzieren, um die Betriebsgeschwindigkeit des Speichersystems 100 zu verbessern.

Der Erfindung liegt das technische Problem zugrunde, ein Speichersystem mit verbesserter Betriebsgeschwindigkeit anzugeben.

Die Erfindung löst das Problem mittels eines Speichersystems mit den Merkmalen des Patentanspruchs 1, 13 oder 23.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.

Erfindungsgemäß werden in einem Hochgeschwindigkeits-Speichersystem, beispielsweise einem Speichersystem, das bei oder oberhalb von 2 GHz bps arbeitet, Punkt-zu-Punkt-(point-to-point – PTP)-Verbindungen für alle Signalleitungen, das heißt CA- und DQ-Signalleitungen zwischen einer Speicher-Steuereinheit (Host) und einzelnen Speicherelementen verwendet. Die PTP-Verbindungen reduzieren die kapazitive Aufladung und den Stub jeder der Signalleitungen.

Für ein Speichersystem mit hoher Dichte wird eine Mehrzahl von Speichermodulen verwendet. Jedes Speichersystem, das eine PTP-Verbindung aufweist, hat Eingabe/Ausgabe-Modulregister für jede Signalleitung. Dies führt zu einer Vergrößerung der Anzahl von Modulregistern, um die PTP-Verbindungen aufzunehmen. Erfindungsgemäß wird bei einem Speichersystem hoher Dichte, welches die PTP-Verbindungen unterstützt, die Zunahme an Modulregistern vermieden, indem Schichtspeicherelemente oder Flächenspeicherelemente auf einem einzelnen Speichermodul eingesetzt werden. Dies kann dazu führen, dass das Speichersystem nur ein einziges Speichermodul aufweist. Erfindungsgemäß weisen die mehrfachen Speicherelemente auf einem einzelnen Speichermodul untereinander PTP-Verbindungen auf, um einen Hochgeschwindigkeitsbetrieb zu ermöglichen.

Vorteilhafte Ausgestaltungen der Erfindung, die nachfolgend detailliert beschrieben sind, sowie die oben zur Erleichterung des Verständnisses der Erfindung erläuterten Ausgestaltungen des Standes der Technik sind in der Zeichnung dargestellt. Es zeigt/zeigen:
1 ein schematisches Blockschaltbild zur Darstellung eines herkömmlichen Speichermoduls;
2 ein schematisches Blockdiagramm zur Darstellung eines herkömmlichen Speichersystems, das eine Mehrzahl der Speichermodule gemäß 1 enthält;
3A-3C schematische Diagramme zur funktionalen Darstellung eines Speichersystems 200, das eine PTP-Verbindungsarchitektur aufweist;
4 ein schematisches Blockschaltbild zur Darstellung einer Ausgestaltung eines Speichersystems gemäß der vorliegenden Erfindung;
5-7 schematische Blockschaltbilder von drei Konfigurationen des Speichersystems in 4 gemäß Ausgestaltungen der vorliegenden Erfindung;
8A ein schematisches Blockschaltbild eines primären (P) Speichers gemäß einer Ausgestaltung der vorliegenden Erfindung;
8B ein detailliertes schematisches Blockschaltbild interner Schaltkreise des primären Speichers gemäß 8A;
9 ein Zeitablaufdiagramm zur Darstellung der Verarbeitung eines Download-Pakets und eines Upload-Pakets gemäß einer Ausgestaltung der vorliegenden Erfindung;
10 eine schematische Darstellung eines Download-C/A-Pakets gemäß einer Ausgestaltung der vorliegenden Erfindung;
11 eine Tabelle mit Definitionen des Werts des CS0-CS1-Felds gemäß einer Ausgestaltung der vorliegenden Erfindung;
12 eine Tabelle mit Definitionen des Werts des RS0-RS2-Felds gemäß einer Ausgestaltung der vorliegenden Erfindung;
13 Tabellen zum Identifizieren von Vordergrund- und Hintergrundoperationen gemäß Ausgestaltungen der vorliegenden Erfindung;
14 ein schematisches Blockschaltbild eines Speichersystems gemäß einer Ausgestaltung der vorliegenden Erfindung;
15 eine Tabelle zur Darstellung eines Beispiels eines C/A-Paketbefehls gemäß einer Ausgestaltung der vorliegenden Erfindung;
16 eine Tabelle zur Darstellung eines weiteren Beispiels eines C/A-Paketbefehls gemäß einer Ausgestaltung der vorliegenden Erfindung;
17 ein Zeitablaufdiagramm zur Darstellung der Operationen der beispielhaften Befehlsausführung, die in Verbindung mit 16 beschrieben ist;
18 eine Tabelle zur Darstellung eines Befehlspaket-Formats für einen Speicher-Schreibbefehl gemäß der vorliegenden Erfindung;
19 eine Tabelle zur Darstellung des Formats eines Datenpakets, welches gemäß der vorliegenden Erfindung auf das Schreibbefehl-Paket in 18 folgen würde;
20-22 schematische Blockschaltbilder eines Speichersystems einer weiteren Ausgestaltung der vorliegenden Erfindung;
23 ein schematisches Blockschaltbild eines in den 20-22 gezeigten primären Speichers gemäß einer Ausgestaltung der vorliegenden Erfindung;
24A, 24B Tabellen zur Darstellung des Formats eines beispielhaften WR/CA-Signals, das gemäß einer Ausgestaltung der vorliegenden Erfindung serialisiert wurde;
25-28 schematische Blockschaltbilder verschiedener Ausgestaltungen von Speichersystemen, bei denen die Serialisierung sowie Hintergrund- und Vordergrund-Operationen gemäß der vorliegenden Erfindung angewendet werden;
29 eine Tabelle zur Darstellung des serialisierten Befehlspakets, welches auf das Speichersystem gemäß 27 und 28 anwendbar ist;
30 ein schematisches Blockdiagramm eines Speichersystems gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung;
31 ein schematisches Blockdiagramm eines primären Speichers in 30 gemäß einer Ausgestaltung der vorliegenden Erfindung;
32 ein schematisches Blockschaltbild eines Speichersystems, bei dem sowohl der primäre Speicher als auch ein sekundärer Speicher einen Cache-Puffer aufweisen, gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung; und
33 ein schematisches Blockschaltbild zur Darstellung eines Speichersystems gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung.
Die 3A bis 3C sind schematische Blockschaltbilder zur funktionellen Darstellung eines Speichersystems 250 mit einer PTP-Verbindungsarchitektur. Das Speichersystem gemäß 3A und 3B weist ein primäres Speicherelement 252 und ein sekundäres Speicherelement 254 auf. Ein Host oder eine Steuereinheit 266 sendet und empfängt Befehle und Daten an den bzw. von dem primären Speicher 252 und den/dem sekundären Speicher 254, während er Programminstruktionen ausführt.
Die Steuereinheit 266 weist einen Schreib-/CA (WR/CA)-Port auf, durch den Schreibdaten und CA-Signale an die Speicherelemente 252 und 254 übertragen werden können. Die Steuereinheit 266 weist außerdem einen Lese(RD)-Port auf, durch den aus den Speicherelementen 252 und 254 gelesene Daten durch die Steuereinheit 266 empfangen werden.
Das primäre Speicherelement 252 beinhaltet vier Ports. Ein erster Empfangsport, der mit „xN" bezeichnet ist, kann N Pins oder Anschlüsse aufweisen und empfängt WR/CA-Signale von der Steuereinheit 266 auf Leitungen 256. Ein erster Übertragungsport, der mit „xN" bezeichnet ist, kann N Pins aufweisen und überträgt WR/CA-Signale an den zweiten Speicher 254 über Leitungen 260. Ein zweiter Empfangsport des ersten Speichers 252 ist mit „xM" bezeichnet, kann M Pins aufweisen und empfängt Lesedaten von dem sekundären Speicher 254 über Leitungen 262. Ein zweiter Übertragungsport des primären Speichers 252, der mit „xM" bezeichnet ist, kann M Pins aufweisen und überträgt Lesedaten an die Steuereinheit 266 über Leitungen 264.
Das sekundäre Speicherelement 254 weist zwei Ports auf. Ein Empfangsport, der mit „xN" bezeichnet ist, kann N Pins aufweisen und empfängt WR/CA-Signale von dem primären Speicher 252 über Leitungen 260. Ein Übertragungsport, der mit „xM" bezeichnet ist, kann M Pins aufweisen und überträgt Lesedaten an den primären Speicher 252 über Leitungen 262.
3A zeigt schematisch den Fall, bei dem durch die Steuereinheit 266 auf das primäre Speicherelement 252 zugegriffen wird. Die gestrichelte Linie 258 illustriert den Signalfluss einschließlich Lesebefehlen und Lesedaten von dem primären Speicher durch das System 250. 3B illustriert den Fall, in dem die Steuereinheit 266 auf das sekundäre Speicherelement 254 durch zugegriffen wird. Die gestrichelte Linie 268 illustriert den Signalfluss einschließlich Lesebefehlen und Lesedaten von dem sekundären Speicher durch das System 250. 3C ist eine Tabelle zur Darstellung des Betriebs des Speichersystems 250 gemäß den 3A und 3B in den Fällen, in denen auf das primäre Speicherelement 252 und das sekundäre Speicherelement 254 durch die Steuereinheit 266 zugegriffen wird. Wie in 3A und 3C gezeigt, ist der Zustand des sekundären Speichers ein „Stand-by"-Zustand, wenn eine Schreib-/Leseoperation in dem primären Speicher 252 durchgeführt wird, das heißt der sekundäre Speicher führt keinerlei Operationen durch, wenn die Steuereinheit 266 auf den primären Speicher 252 zugreift. Wenn eine Schreib-/Leseoperation in dem primären Speicher durchgeführt wird, befindet sich der primäre Speicher 252 in einem aktiven Zustand, das heißt der primäre Speicher ist aktiv, um die angeforderte Operation durchzuführen. Wie in den 3B und 3C gezeigt, ist der Zustand des sekundären Speichers ein aktiver Zustand, wenn eine Schreib-/Leseoperation in dem sekundären Speicher durchgeführt wird, um die angeforderte Operation durchzuführen. Während einer Schreib-/Leseoperation in dem sekundären Speicher befindet sich der primäre Speicher 252 in einem „Übertragungs"- oder „Transfer"-Zustand, was bedeutet, dass der primäre Speicher 252 lediglich WR/CA-Informationen für den oder an den sekundären Speicher 254 über Leitungen 260 wiederholt (transferiert oder überträgt) und dass er aus dem sekundären Speicher 254 gelesene Daten wiederholt oder über Leitungen 264 an die Steuereinheit 266 weiterleitet. Die Effizienz und Busausnutzung des Speichersystems 250 unter Verwendung dieses herkömmlichen Ansatzes, der in den 3A bis 3C dargestellt ist, sind gering, da nur ein Speicherelement, das eine PTP-Verbindung aufweist, in Abhängigkeit von einem einzelnen Befehl arbeiten kann, der entweder an das primäre oder das sekundäre Speicherelement ausgegeben wurde.
Diese Ineffizienz wird durch den erfindungsgemäßen Ansatz eliminiert. Erfindungsgemäß führt dann, wenn die Speicher-Steuereinheit aus einem der Speicher, welche die PTP-Verbindung bilden, liest oder in einen dieser Speicher schreibt, der andere Speicher gleichzeitig bestimmte Operationen durch, die den mit der Steuereinheit verbundenen Speicherbus nicht beeinträchtigen werden. Zwei gleichzeitige Operationen sind möglich, wenn ein Paket-Protokoll verwendet wird, das zwei Operationen identifiziert, die vorliegend als eine erste Operation oder „Vordergrund"-Operation und als eine zweite Operation oder „Hintergrund"-Operation bezeichnet werden. Die Erfindung schafft somit ein Speichersystem und ein Verfahren, die eine verbesserte Effizienz aufweisen, wobei eine PTP-Verbindungsarchitektur verwendet wird.
Gemäß bestimmten Ausgestaltungen der Erfindung ist das Eingabe/Ausgabe-(IO)-Protokoll und die Schnittstellenverbindung zwischen der Speicher-Steuereinheit und dem primären Speicher von derjenigen zwischen Speicherelementen verschieden. Insbesondere weisen bei diesen Ausgestaltungen alle Speicher, mit Ausnahme des primären Speichers, eine serielle Schnittstelle auf, sodass das Signal-Routing zwischen Speichern einfacher durchgeführt werden kann, und die Paketgröße kann kleiner sein als die Paketgröße bei Verwendung einer herkömmlichen PTP-Verbindung.
Gemäß bestimmten Ausgestaltungen der Erfindung kann der primäre Speicher einen internen Cache-Puffer zum Speichern von gelesenen Daten aus dem sekundären Speicher aufweisen, auf die voraussichtlich ein häufiger Zugriff durch die Steuereinheit erfolgt. Gemäß diesen Ausgestaltungen ist ein Cache-Puffer in dem primären DRAM angeordnet, da auf den primären Speicher häufiger zugegriffen wird als auf den sekundären Speicher. Einige Inhalte des sekundären DRAMs, auf die häufig zugegriffen wird, werden vorausgewählt und vorab in dem Cache-Puffer angeordnet. Dies führt zu einem verbesserten Systemdurchsatz.
4 ist ein schematisches Blockschaltbild zur Darstellung einer Ausgestaltung eines Speichersystems 350 gemäß der vorliegenden Erfindung. Das Speichersystem 350 in 4 umfasst ein Speichermodul 320 und einen Host oder eine Speicher-Steuereinheit 366 zur Übertragung von Signalen und Daten zu bzw. von dem Speichermodul 320. Der Host 366 ist mit dem Speichermodul 320 über vier Kanäle CH0-CH3 eines äußeren Busses OBUS verbunden. Der äußere Bus OBUS weist einen Download-Bus (DLB) auf, welcher Befehlsignale, Adresssignale, ein Schreib-Taktsignal und/oder ein Schreib-Datensignal überträgt. Der äußere BUS OBUS weist außerdem einen Upload-Bus (ULB) auf, der Lesedaten und Lese-Taktsignale überträgt. Auf dem äußeren Bus OBUS werden alle Signale unidirektional über eine PTP-Verbindung übertragen.
Das Speichermodul 320 umfasst primäre (P) Speicher 322 und sekundäre (S) Speicher 324 für jeden der Kanäle CH0-CH3. Die primären Speicher 322 sind direkt mit dem Host 366 über den äußeren Bus OBUS verbunden. Die sekundären Speicher 324 sind mit den jeweiligen primären Speichern 322 über einen inneren Bus IBUS verbunden. Die primären Speicher 322 werden als RANK0-Speicher bezeichnet, und die sekundären Speicher werden als RANK1- Speicher bezeichnet. Ein Referenztakt CLK_Ref wird an jedes Speicherelement 322, 324 geliefert.
Die 5 bis 7 zeigen schematische Blockschaltbilder von drei Konfigurationen des Speichersystems 350 in 4 gemäß Ausgestaltungen der vorliegenden Erfindung. Bezug nehmend auf 5 umfasst das Speichersystem 350a einen primären (P) Speicher 322, der auf einer Oberseite 325a einer gedruckten Schaltplatine oder eines Motherboards 325 angeordnet ist, und einen sekundären (S) Speicher 324, der auf einer Unterseite 325b der gedruckten Schaltplatine oder des Motherboards 325 angeordnet ist. Die Speicher 322 und 324 sind mit dem Motherboard 325 über eine Mehrzahl von leitenden Pins oder Höckern 329 verbunden. Der primäre Speicher 322 ist mit dem sekundären Speicher 324 über die leitenden Pins oder Höcker verbunden, welche den IBUS tragen. Der primäre Speicher 322 ist mit dem Host 366 durch den OBUS verbunden.
Bezug nehmend auf 6 umfasst das Speichersystem 350b einen primären (P) Speicher 322 und einen sekundären (S) Speicher 324, die auf einer Oberseite 327a einer gedruckten Schaltplatine oder eines Motherboards 327 angeordnet sind. Die Speicher 322 und 324 sind mit dem Motherboard 327 über eine Mehrzahl von leitenden Pins oder Höckern 329 verbunden. Der primäre Speicher 322 ist mit dem sekundären Speicher 324 über den IBUS verbunden. Der primäre Speicher 322 ist mit dem Host 366 über den OBUS verbunden.
Bezug nehmend auf 7 umfasst das Speichersystem 350c einen primären (P) Speicher 322 und einen sekundären (S) Speicher 324, die mit einer Seite 331a einer gedruckten Schaltplatine oder eines Motherboards 331 verbunden sind. Der primäre Speicher 322 ist direkt mit der gedruckten Schaltplatine oder dem Motherboard 331 über eine Mehrzahl von leitenden Pins oder Höckern 329 verbunden. Der sekundäre Speicher 324 ist stapelartig auf dem primären Speicher 322 angeordnet und ist mit der gedruckten Schaltplatine oder dem Motherboard 331 über den primären Speicher 322 mittels einer Mehrzahl von lei tenden Pins oder Höckern 329 verbunden. Alternativ kann es sich bei dem primären Speicher 322 und dem sekundären Speicher um zwei separate Chips handeln, die in ein einzelnes Package integriert sind, welches mit der gedruckten Schaltplatine oder dem Motherboard 331 verbunden sind. Der primäre Speicher 322 ist mit dem sekundären Speicher 324 über die leitenden Pins oder Höcker 329 verbunden, welche den IBUS tragen. Der primäre Speicher 322 ist mit dem Host 366 über den OBUS verbunden.
8A ist ein schematisches Blockschaltbild eines primären (P) Speicher 322 gemäß einer Ausgestaltung der vorliegenden Erfindung. 8B ist ein detailliertes Blockschaltbild von internen Schaltkreisen des primären Speichers 322 gemäß 8A. Bezug nehmend auf 8A weist der primäre Speicher 322 vier Eingabe-/Ausgabeports zum Übertragen und Empfangen von Befehlen und Daten zu bzw. von der Speichereinheit und dem sekundären Speicher 324 auf. Der Port 354, der mit RFC bezeichnet ist, ist ein Empfangsport bezogen auf die Steuereinheit, über den Signale einschließlich Befehlen und Schreibdaten von dem Host oder der Steuereinheit 366 empfangen werden. Der Port 351, der mit RFD bezeichnet ist, ist ein Empfangsport hinsichtlich des Speichers, über den Signale, wie Lesedaten-Signale, von einem anderen Speicher, wie dem sekundären Speicher 324, empfangen werden. Der Port 355, der mit TTD bezeichnet ist, ist ein Übertragungsport zu dem Speicher, über den Signale an einen anderen Speicher, wie den sekundären Speicher 324, übertragen werden. Der Port 356, der mit TTC bezeichnet ist, ist der Übertragungsport an die Steuereinheit, über den Signale einschließlich Lesedaten an die Steuereinheit oder den Host 366 übertragen werden.
Bezug nehmend auf 8B umfasst der Speicher 322 Schaltungsanordnungen, die zum Implementieren der vorliegenden Erfindung verwendet werden, und auch herkömmliche Schaltungsanordnungen, die in Speicherelementen Verwendung finden. Der Speicher 322 umfasst ein n × m-Speicherfeld 360, das mit einem Leseverstärker 361 verbunden ist. Der Leseverstärker 361 ist mit einem Datenpuffer 362 verbunden, welcher wiederum mit einem Ausgangspuffer 368 verbunden ist. Ein Zeilendecodierer 358 und ein Spaltendecodierer 363 werden in herkömmlicher Weise verwendet, um Speicheradressen in dem Speicherfeld 360 zu decodieren. Daten aus dem Speicherfeld werden durch den Leseverstärker 361 gelesen und über den Datenpuffer 362 an den Ausgangspuffer 368 übertragen, welcher Daten aus dem Speicher 322 über den TTC-Port 356 ausgibt. Der Befehlsdecodierer und -Eingangspuffer 357 empfängt WR/CA-Signale von dem Host 366 über den RFC-Port 354. Befehle werden durch den Befehlsdecodierer und -Eingangspuffer 357 decodiert. Der Speicher 322 wiederholt außerdem die Befehle und Schreibdaten von der Steuereinheit für den sekundären Speicher 324 durch den TTD-Port über den Repeater 369.
Für Primärspeicher-Zugriffsbefehle übertragen der Befehlsdecodierer und -Eingangspuffer 357 Adressinformationen an den Zeilendecodierer 358 und den Spaltenpuffer 365. Der Spaltenpuffer 365, der Spaltendecodierer 363 und der Zeilendecodierer 358 decodieren die Adressinformationen und greifen in herkömmlicher Weise auf das Speicherfeld 360 zu. Im Falle eines Schreibvorgangs werden Eingangsdaten durch das Dateneingangsregister 359 von dem Befehlsdecodierer und -Eingangspuffer 357 empfangen und an das Adress-Speicherfeld 360 weitergegeben. Im Falle eines Lesevorgangs werden Daten aus dem Speicherfeld 360 gelesen, von dem Leseverstärker 361 durch den Datenpuffer 362 an den Ausgangspuffer 368 weitergeleitet und durch den TTC-Port 356 aus dem Speicher 322 ausgegeben.
Für Vorgänge, bei denen Befehle an oder für den sekundären Speicher zu wiederholen sind, werden WR/CA-Signale bei dem Befehlsdecodierer und -Eingangspufter 357 über den RFC-Port 354 empfangen. Die WR/CA-Signale werden von dem Befehlsdecodierer und -Eingangspuffer 357 über Leitungen 371 an den Repeater-Schaltkreis 369 ausgegeben. Außerdem werden zum Wiederholen von Lesedaten aus dem sekundären Speicher in dem primären Speicher Lesedaten an dem RFD-Port empfangen, anschließend werden die Lesedaten durch den Lesedaten-Eingangspuffer an den Ausgangspuffer über tragen. Dies führt dazu, dass die Lesedaten aus dem sekundären Speicher über den TTC-Port an die Steuereinheit übertragen werden. Ein Repeat- oder Wiederholungs-Steuersignal wird auf Leitung 377 von dem Modusregister 367 zu dem Repeater 369 und weiterhin zu dem Lesedaten-Eingangspuffer 353 übertragen.
Als Teil dieses Wiederholungsvorgangs kann ein Modusregister mittels einer Mode-Register-Set(MRS)-Operation gesetzt werden, um zu entscheiden, ob der Repeater und der Lesedaten-Eingangspuffer aktiviert werden. Wenn ein Speicherelement als primärer Speicher verwendet wird, werden der Repeater und der Lesedaten-Eingangspuffer durch das Repeat-Steuersignal aktiviert, welches von dem Modusregister ausgegeben wird. Wenn ein Speicherelement als sekundärer Speicher verwendet wird, werden der Repeater und der Lesedaten-Eingangspuffer nicht durch das Repeat-Steuersignal aktiviert, welches von dem Modusregister ausgegeben wird. Alternativ können der Repeater und der Lesedaten-Eingangspuffer für den Wiederholungsvorgang durch Identifizierungsinformationen gesteuert werden, welche den Ort des Speichers in der PTP-Verbindungsstruktur angeben.
In dem Fall, dass Lesedaten aus einem Zugriff auf den sekundären Speicher durch den primären Speicher 322 geleitet oder von diesem weitergeleitet werden, werden die Lesedaten von dem sekundären Speicher 324 an dem RFD-Port 351 empfangen. Ein Lesedaten-Eingangspuffer 353 überträgt die Lesedaten RD über Leitungen 373 zu dem Ausgangspuffer 368.
8A und 8B zeigen ein Speicherelement, bei dem es sich entweder um einen primären Speicher oder einen sekundären Speicher nach Maßgabe der MRS-Operation handeln kann, welche die Aktivierung des Repeaters und des Lesedaten-Eingangspuffers zum Wiederholen von WR/CA- bzw. Lesedaten veranlasst. Wenn darüber hinaus der Speicher als ein primärer Speicher verwendet wird, erfolgt unabhängig von der Decodierung des WR/CA immer eine Wiederholung des WR/CA. Das bedeutet, dass der primäre Speicher das WR/CA empfängt und es nach dem Decodieren des WR/CA für den sekundären Speicher wiederholt.
9 zeigt ein Zeitablaufdiagramm zur Darstellung der Verarbeitung eines Download-Pakets und eines Upload-Pakets gemäß einer Ausgestaltung der vorliegenden Erfindung. Bei dem Download-Paket kann es sich um ein Paket handeln, welches Befehle und Schreibdaten enthält, die von dem Host stammen und für den primären oder den sekundären Speicher bestimmt sind. Bei dem Upload-Paket kann es sich um ein Paket handeln, welches Lesedaten aus dem primären Speicher oder dem sekundären Speicher enthält, die für den Host bestimmt sind. Das Download-Paket umfasst zwei Einheitspakete, welche C/A-Signale oder C/A-Signale und Schreibdaten WR beinhalten, wenn der ausgeführte Befehl eine Schreiboperation anzeigt. Das Upload-Paket beinhaltet zwei Lesedaten-RD-Einheitspakete. Die Größe des Einheitspakets ist dadurch bestimmt, wie viele Bits in eine Periode des CLK_ref-Signals passen. Der Schreibtakt WCLK wird dazu benutzt, den Zeitablauf der Verarbeitung des Download-Pakets zu steuern, und der Lesetakt RCLK wird dazu benutzt, den Zeitablauf der Verarbeitung des Upload-Pakets zu steuern.
10 zeigt eine schematische Abbildung eines Download-C/A-Pakets gemäß einer Ausgestaltung der vorliegenden Erfindung. Erfindungsgemäß umfasst das Download-C/A-Paket einen ersten Befehl zur Ausführung entweder durch einen primären oder einen sekundären Speicher und einen zweiten Befehl zur zeitgleichen Ausführung durch den jeweils anderen Speicher. Der erste Befehl wird vorliegend als Vordergrund-Befehl bezeichnet, und der zweite Befehl wird vorliegend als ein Hintergrund-Befehl bezeichnet. Diese Terminologie legt keinerlei Hierarchie, Priorität oder Kategorisierung der Befehle fest. Die gewählte Nomenklatur, das heißt Vordergrund und Hintergrund, wird zur Erleichterung und Verdeutlichung der Beschreibung verwendet.
10 enthält eine schematische Darstellung eines C/A-Download-Pakets, welches eine Vordergrund-Operation und eine Hintergrund-Operation gemäß einer Ausgestaltung der vorliegenden Erfindung beinhaltet. Gemäß dieser besonderen Darstellung werden acht Zehn-Bit-Worte auf acht Pins Pin0 bis Pin7 übertragen. Die Bits B1 bis B5 sind für die Vordergrund-Operation bestimmt, und die Bits B6 bis B10 sind für die Hintergrund-Operation bestimmt. Die Bits für die Vordergrund-Operation werden während der ersten Zyklushälfte des Referenztakts CLK_ref übertragen, die Bits für die Hintergrund-Operation werden während der zweiten Zyklushälfte des Referenztakts CLK_ref übertragen.
Bezug nehmend auf 10 definieren die Bits B1 der Pins Pin0-Pin3 ein Vier-Bit-Feld FOP3-FOP0, welches die auszuführende Vordergrund-Operation identifiziert. Die Bits B6 der Pins Pin0-Pin3 definieren ein Vier-Bit-Feld BOP3-BOP0, welches die durchzuführende Hintergrundoperation identifiziert. Die Vordergrund-Operationen, die durch das Feld FOP3-FOP0 definiert sind, und die Hintergrund-Operationen, die durch das Feld BOP3-BOP0 definiert sind, sind in 13 identifiziert, welche Tabellen zum Identifizieren von Vordergrund- und Hintergrundoperationen gemäß Ausgestaltungen der Erfindung enthält. Es ergibt sich aus 13, dass ein Cache-Aktivierungsbefehl als einer der Vordergrund-Befehle beinhaltet ist. Der Cache-Aktivierungsbefehl bezieht sich auf die Verwendung eines Cache-Speichers, der in dem primären Speicher beinhaltet ist. Er wird weiter unten noch detaillierter beschrieben.
Bit B1 von Pin4 identifiziert einen Vordergrund-FEXIT-Befehl, und Bit B6 von Pin4 identifiziert einen Hintergrund-BEXIT-Befehl. Diese Befehle sind von einem Typ, der keinen Lese- oder Schreibzugriff auf den Speicher beinhaltet. Bei einem FEXIT- oder BEXIT-Befehl, verlässt der Speicher seinen vorherigen Abschalt-(Power-down-) oder Self-Refresh-Zustand.
Bit B1 der Pins P6 und P7 definiert ein Zweibit-Feld CS0-CS1, das dazu verwendet wird zu identifizieren, welcher Speicherrang (Memory rank), beispielsweise ein primärer oder einer aus einer Mehrzahl von sekundären Speichern, die Vordergrund-Operation ausführen soll. 11 enthält eine Tabelle von De finitionen des Wertes des CS0-CS1-Felds gemäß einer Ausgestaltung der vorliegenden Erfindung.
Bit B6 der Pins P5-P7 definiert ein Dreibit-Feld RS0-RS2, das dazu verwendet wird, zu identifizieren, welcher Speicherrang die Hintergrundoperation ausführen soll. 12 enthält eine Tabelle von Definitionen des Wertes des RS0-RS2-Felds gemäß einer Ausgestaltung der vorliegenden Erfindung.
Bezug nehmend auf 10 werden die verbleibenden Bits dazu benutzt, Speicheradressen A0-A14 und B0-B4 für Speicherzugriffs-Befehle zu definieren. Es sei darauf hingewiesen, dass der Term „RFU", der dabei verwendet wird, anzeigt, dass die entsprechenden Bits für zukünftige Verwendungen reserviert sind (reserved for future use).
14 enthält ein schematisches Blockschaltbild eines Speichersystems 350d gemäß einer Ausgestaltung der vorliegenden Erfindung. Das allgemeine Speichersystem 350 umfasst einen primären Speicher 322, der als RANK 0 bezeichnet wird und der mit der Steuereinheit oder dem Host 366 verbunden ist. Ein erster sekundärer Speicher 324a ist mit dem primären Speicher 322 verbunden, und ein zweiter sekundärer Speicher 324b ist mit dem ersten sekundären Speicher 324a verbunden. Diese Ausgestaltung der vorliegenden Erfindung verdeutlicht, dass die Erfindung auf ein Speichersystem anwendbar ist, das einen primären Speicher 322 bei RANK 0 und eine beliebige Anzahl von sekundären Speichern 324 bei RANK 1, 2, 3, ... aufweist.
15 enthält eine Tabelle zur Darstellung eines Beispiels eines C/A-Paketbefehls gemäß einer Ausgestaltung der vorliegenden Erfindung. Bezug nehmend auf die 10, 11, 12, 13, 14 und 15 stellt der Befehl gemäß 15 den beispielhaften Fall dar, dass ein Lesevorgang des Rang(Rank)-1-Speichers 324a durchgeführt wird, während ein Abschalten (power down) der anderen beiden Ränge, das heißt des Rang-0-Speichers 322 und des Rang-2-Speichers 326a durchgeführt wird. Das CS0/CS1-Feld, welches den Wert 10 aufweist, zeigt an, dass der Rang-1-Speicher 324a eine Vordergrund-Operation durchführen soll. Das RS0/1/2-Feld, welches den Wert 101 aufweist, zeigt an, dass der Rang-0-Speicher 322 und der Rang-2-Speicher 326 Hintergrund-Operationen durchführen sollen. Das FOP0-FOP3-Feld, welches einen Wert 0100 aufweist, zeigt an, dass die durch den Rang-1-Speicher 324a durchgeführte Vordergrund-Operation eine READ- oder Lese-Operation ist. Das BOP1-BOP3-Feld, welches einen Wert 0001 aufweist, zeigt an, dass die durch den Rang-0-Speicher 322 und den Rang-2-Speicher 326a durchgeführte Hintergrund-Operation eine Power-down-Operation ist
Wenn der Rang-0-Speicher 322 den C/A-Paketbefehl empfängt, decodiert er CS0-CS1- und RS0/1/2-Felder, um zu bestimmen, ob er mit dem Ausführen der Vordergrund-Operation oder der Hintergrund-Operation reagieren sollte. Dieser Fall betrifft die Hintergrund-Operation des Rang-0-Speichers 322, und der Rang-0-Speicher 322 wechselt in einen Power-down-Modus. Des Weiteren wiederholt der Rang-0-Speicher den Paketbefehl für den Rang-1-Speicher 324a.
Wenn der Rang-1-Speicher 324a den C/A-Paketbefehl von dem Rang-0-Speicher 322 empfängt, decodiert er die CS0/CS1- und RS0/1/2-Felder, um zu bestimmen, ob er mit dem Durchführen der Vordergrund-Operation oder der Hintergrund-Operation reagieren sollte. Der vorliegende Fall betrifft die Vordergrund-Operation des Rang-1-Speichers 324a, und der Rang-1-Speicher 324a liest seine Speicherzellendaten aus, wie durch die Adressinformationen in dem C/A-Paketbefehl angegeben. Der Rang-1-Speicher 324a wiederholt außerdem den C/A-Paketbefehl für den Rang-2-Speicher 326a. Wenn der Rang-2-Speicher 326a das Befehlspaket empfängt, antwortet er in derselben Weise wie der Rang-0-Speicher 322 geantwortet hat, mit der Ausnahme, dass er den C/A-Paketbefehl nicht wiederholt, da er den obersten Rang der Speicher einnimmt.
Nach einer CAS-Latenzzeit von ungefähr 10 ns gibt der Rang-1-Speicher 324a Lesedaten an den Rang-0-Speicher aus. Es sei darauf hingewiesen, dass selbst dann, wenn Rang 0 abgeschaltet ist, sein Empfangsport RFD und sein Übertragungs- oder Treiberport TTC für den Repeater weiterhin eingeschaltet ist, um die Lesedaten zu der Steuereinheit 366 zu übertragen.
16 enthält eine Tabelle zur Darstellung eines weiteren Beispiels eines C/A-Paketbefehls gemäß einer Ausgestaltung der vorliegenden Erfindung. Der Befehl gemäß 16 illustriert den beispielhaften Fall, in dem ein Lesen von Rang 0 und Rang 1 sukzessive mit einem einzigen Befehlspaket durchgeführt werden. In diesem beispielhaften Fall empfängt Rang 0 den Paketbefehl und decodiert die CS0/CS1- und RS0/1/2-Felder, um zu bestimmen, ob er eine Hintergrund- oder eine Vordergrund-Operation durchführen soll. Der dargestellte Fall zeigt eine Rang-0-Vordergrundoperation, und Rang 0 liest die zugehörigen Lesedaten R0 unter Verwendung der Vordergrundoperation-Adressinformationen aus. Er wiederholt außerdem den Paketbefehl für Rang 1.
Wenn Rang 1 das Befehlspaket von Rang 0 empfängt, decodiert er die CS0/CS1- und RS0/1/2-Felder und bestimmt, ob er eine Vordergrund-Operation oder eine Hintergrund-Operation durchführen soll. In dem gezeigten Fall soll Rang 1 eine Hintergrund-Operation durchführen und liest die geeigneten Speicherzellen-Lesedaten R1 aus, wie durch die Hintergrundoperation-Adressen angezeigt. Er wiederholt außerdem das Befehlspaket für Rang 2.
Rang 2 antwortet nicht auf das Befehlspaket, da die CS0/CS1- und RS0/1/2-Felder Rang 2 nicht identifizieren. Nach einer CAS-Latenzzeit von ungefähr 10 ns gibt Rang 1 die Lesedaten R1 an Rang 0 aus. Nach der doppelten Repeater-Verzögerung werden die Speicherdaten an die Steuereinheit 366 übertragen.
17 enthält ein Zeitablaufdiagramm zur Darstellung der Operationen der beispielhaften Befehlsausführung, die unmittelbar vorstehend in Verbindung mit 16 beschrieben wurde. Es sei darauf hingewiesen, dass die eingekreisten Zahlen 1 bis 5 in dem Zeitablaufsdiagramm der 17 denselben Zahlen ent sprechen, die in dem Blockschaltbild des Speichersystems 350d in 14 angegeben sind. Bezug nehmend auf die 14 und 17 ist gezeigt, dass die Steuereinheiten 366 die R0- und R1-Daten sukzessive von dem primären Speicher empfängt. Somit wird für einen einzelnen Befehl sowohl auf den primären als auch auf den sekundären Speicher zugegriffen.
18 enthält eine Tabelle zur Darstellung eines Befehlspaket-Formats für einen Speicher-Schreibbefehl gemäß der vorliegenden Erfindung. 19 enthält eine Tabelle zur Darstellung des Formats eines Datenpakets, welches auf das Schreibbefehl-Paket in 18 gemäß einer Ausgestaltung der vorliegenden Erfindung folgen würde. Bezug nehmend auf 18 sei bemerkt, dass der Schreibbefehl bei dieser Ausgestaltung keine Hintergrund-Operation aufweist. Auf den durch das FOP-Feld identifizierten Speicher wird zum Schreiben der angegebenen Daten zugegriffen. Bezug nehmend auf 19 nimmt das Datenpaket-Format an, dass 64 Bits an Daten bei einem einzelnen Taktzyklus des Taktgebers geschrieben werden. Das Datenpaket gemäß 19 kann unmittelbar nach dem Schreibbefehl-Paket gemäß 18 folgen.
Die 20 bis 22 enthalten schematische Blockschaltbilder eines Speichersystems 450 gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung. Das System 450 gemäß den 20 bis 22 umfasst einen primären (P) Speicher 422, der mit einem Host oder einer Steuereinheit 466 verbunden ist, und einen oder mehrere sekundäre (S) Speicher 424, die mit dem primären Speicher 422 verbunden sind. Bei dieser Ausgestaltung ist die Schnittstelle und das Protokoll zwischen der Steuereinheit 466 und dem primären Speicher 422 anders ausgebildet als die Schnittstelle und das Protokoll zwischen den primären und sekundären Speichern. Speziell handelt es sich bei der Schnittstelle zwischen dem Rang-0-Primärspeicher 422 und dem Rang-1-Sekundärspeicher 424 um eine serielle Verbindung SB. Im Gegensatz dazu ist die Verbindung zwischen dem Host 466 und dem primären Speicher 422 eine parallele Verbindung (PB). Wie in 20 gezeigt, kann die Verbindung PB eine Anzahl X an Leitungen umfassen, und die Verbindung SB zwischen den Speichern kann eine Anzahl Y an Leitungen umfassen, wobei X und Y unterschiedlich sind. Das bedeutet, dass X für N oder M Leitungen stehen kann und dass Y für K oder L Leitungen stehen kann. Diese Anzahl von Leitungen sind in den Abbildungen der 21 und 22 gezeigt. Beispielsweise gilt, dass N = 8, M = 8, K = 4 und L = 4. In dieser Ausgestaltung können alle Speicher mit Ausnahme des primären Speichers eine geringere Anzahl an Pins aufweisen als der primäre Speicher. Hierdurch kann die Schwierigkeit beim Signal-Routing zwischen Speichern minimiert und eine Vergrößerung der Paketgröße der sekundären Speicher verhindert werden. Darüber hinaus bietet die serielle Verbindung zwischen den Speichern eine erhöhte Signal-Integrität durch Minimieren von Rauschquellen zwischen benachbarten Signalen. Das bedeutet, dass ein Übersprechen zwischen den Signalleitungen reduziert ist.
Die vorstehende Beschreibung von Ausgestaltungen der Erfindung trifft auch auf die in den 20 bis 22 gezeigte Ausgestaltung zu. Das bedeutet, dass die Verwendung einer Durchführung von Vordergrund- und Hintergrund-Operationen in mehrfachen Speichern, die durch einen einzelnen Befehl ausgelöst wird, auf die Ausgestaltung der 20 bis 22 anwendbar ist. Beispielsweise kann, wie in 21 gezeigt, eine Vordergrund-Operation durch den primären Speicher 422 ausgeführt werden (gestrichelte Linie 427), während eine Hintergrund-Operation durch den sekundären Speicher 424 ausgeführt wird (gestrichelte Linie 429). Wie in 22 exemplarisch gezeigt, kann durch den sekundären Speicher 424 eine Vordergrund- oder Hintergrund-Operation ausgeführt werden (gestrichelte Linie 431).
23 ist ein schematisches Blockschaltbild eines primären Speichers 422, wie in den 20 bis 22 gezeigt, gemäß einer Ausgestaltung der vorliegenden Erfindung. Elemente des Blockschaltbilds gemäß 23, die funktional vergleichbar mit denjenigen der 8B sind, wurden mit denselben Bezugszeichen versehen. Eine detaillierte Beschreibung dieser Elemente wird nicht wiederholt.
Das Blockschaltbild gemäß 23 beinhaltet den Serialisierungs-Schaltkreis 413 zum Wiederholen von WR/CA-Signalen für den sekundären Speicher und den Deserialisierungs-Schaltkreis 415 zum Wiederholen von Lesedaten von dem sekundären Speicher an den Host 466.
Lesedaten (xL) werden durch den Leseport RFD 451 empfangen und an den Lesedaten-Eingangspuffer 435 weitergeleitet, der die Lesedaten RD über Leitungen 473 an den Entserialisierer 415 überträgt. Der Entserialisierer 415 entserialisiert die Lesedaten und gibt die entserialisierten Lesedaten unter Steuerung durch das Wiederholungs-Steuersignal von dem Modusregister 467 an den Ausgangspuffer 468 weiter, wobei das Wiederholungs-Steuersignal über Leitungen 477 zu dem Entserialisierer 415 geleitet wird. Der Ausgangspuffer 468 selektiert die entserialisierten Lesedaten von dem Entserialisierer 415 für die Übertragung als xM-Daten durch den TTC-Port 456 aus dem Speicher 422 hinaus bei der Steuerung durch das Steuersignal von dem Latenzzeit- und BL-Schaltkreis 364 auf Leitung 475.
WR/CA-Signale werden an dem RFC-Port 454 in xN-Format empfangen. Die WR/CA-Signale werden durch den Befehls-Decodierer und Eingangspuffer 357 decodiert. Wenn die WR/CA-Signale für den zweiten Speicher wiederholt werden sollen, wird das Modusregister 467 entsprechend eingestellt, um das Wiederholungs-Steuersignal auf Leitung 477 auf den entsprechenden Wert zu setzen. Das WR/CA-Signal wird zu dem Serialisierer 413 geleitet, wo es serialisiert wird. Der Serialisierer leitet anschließend die serialisierten WR/CA-Signale zu dem Repeater 469 bei Steuerung durch das Repeat-Steuersignal 477. Der Repeater leitet die serialisierten WR/CA-Signale zu dem TTD-Port, welcher die serialisierten WR/CA-Signale in xK-Format zu dem sekundären Speicher überträgt. Beispielsweise beträgt bei dieser illustrativen Ausgestaltung N = 8, K = 4, L = 4 und M = 8.
Der Serialisierer 413 und der Repeater 469 zum Wiederholen der WR/CA-Signale und der Entserialisierer 415 zum Wiederholen der Lesedaten werden durch die MRS-Operation gemäß dem Ort der PTP-Verbindungsstruktur aktiviert. Wenn der Speicher als ein Speicher verwendet wird, bei dem es sich nicht um das oberste Element der PTP-Verbindungsstruktur handelt, werden der Serialisierer 413 und der Repeater 469 sowie der Entserialisierer 415 durch das Wiederholungs-Steuersignal aktiviert, welches von dem Modusregister ausgegeben wird. Wenn der Speicher als oberstes Element der PTP-Verbindungsstruktur verwendet wird, werden der Serialisierer 413, der Repeater 469 und der Entserialisierer 415 nicht durch das Wiederholungs-Steuersignal aktiviert. Das Wiederholungs-Steuersignal wird auch an den Lesedaten-Eingangspuffer 453 angelegt.
Die 24A und 24B enthalten Tabellen, welche das Format eines beispielhaften WR/CA-Signals angeben, das gemäß einer Ausgestaltung der vorliegenden Erfindung serialisiert wurde. Bei dieser beispielhaften Ausgestaltung wird ein 8-Bit-WR/CA-Signal zu einem 4-Bit-Signal serialisiert. 24A zeigt das Format des ursprünglichen WR/CA-Signals. Wie gezeigt, werden alle acht Bits während einer einzelnen Periode des Taktsignals CLK_ref übertragen. 24B zeigt das Format der serialisierten Version des WR/CA-Signals. Wie gezeigt, ist das serialisierte Signal anstelle der ursprünglichen acht Bits vier Bits breit. Die serialisierte Version des Signals wird in zwei Perioden des Taktsignals CLK-ref übertragen. Dieses serialisierte Paket wird für den sekundären Speicher wiederholt, wie oben beschrieben.
Die 25 bis 28 enthalten schematische Blockschaltbilder verschiedener Ausgestaltungen von Speichersystemen, in denen die Serialisierung und die Hintergrund- und Vordergrund-Operationen der Erfindung Anwendung finden. In diesen Ausgestaltungen wiederholt nur der primäre Speicher WR/CA-Signale. Dies bedeutet, dass die sekundären Speicher keine Repeat-Funktion besitzen, sodass die sekundären Speicher weniger komplex ausgebildet sein können. Dies wird dadurch erreicht, dass der primäre Speicher mehrfache Serialisierungen des WR/CA-Befehls durchführt und jede serialisierte Version direkt zu dem entsprechenden sekundären Speicher überträgt. Die sekundären Speicher wie derholen darüber hinaus untereinander keine Lesedaten. Stattdessen leiten sie ihre jeweiligen Lesedaten direkt an den primären Speicher weiter, welcher anschließend die Lesedaten für den Host wiederholt.
Bezug nehmend auf 25 überträgt in dem Speichersystem 550 der Host 566 das WR/CA-Paket an den primären Speicher 522 in einem xN-Format. Der primäre Speicher erzeugt in dem vorliegenden Beispiel drei serialisierte WR/CA-Pakete und überträgt diese direkt zu ihren zugeordneten sekundären Speichern 524a, 524b und 524c. Der Übertragungs-Port, durch den der primäre Speicher 522 die Signale überträgt, kann ein 3xK-Format aufweisen. K kann beispielsweise den Wert 2 aufweisen. In diesem Fall, mit drei sekundären Speichern, kann K hinsichtlich der sekundären Speicher, welche die serialisierten Signale empfangen, den Wert 2 haben. Des Weiteren überträgt jeder der sekundären Speicher 524a, 524b und 524c seine jeweiligen Lesedaten direkt zu dem primären Speicher in einem xL-Format.
Bezug nehmend auf 26 beinhaltet das Speichersystem 650 einen Host 666, einen primären Speicher 622 und sekundäre Speicher 624a, 624b und 624c. Beim Speichersystem 650 gemäß 26 werden getrennte C/A- und WR-Busse anstelle des kombinierten WR/CA-Busses verwendet, der bislang beschrieben wurde. Wie in der Ausgestaltung gemäß 26 erzeugt bei dieser Ausgestaltung der primäre Speicher 622 mehrfach serialisierte C/A- und WR-Signale aus dem WR/CA-Paket und überträgt diese direkt zu dem entsprechenden sekundären Speicher 624a, 624b und 624c. Die sekundären Speicher übertragen ihre Lesedaten direkt zu dem primären Speicher 622.
Die 27 und 28 entsprechen den 25 bzw. 26, mit der Ausnahme, dass in den 27 und 28 die durch den primären Speicher durchgeführte Serialisierung serialisierte Pakete mit einer Breite von einem Bit erzeugt. Diese Konfiguration reduziert in beträchtlichem Maße das Übersprechen zwischen den serialisierten Signalen, macht das Signalleitungs-Routing einfacher, reduziert den durch das System und seine Komponenten eingenommenen Raum und reduziert die Menge oder Anzahl an Eingaben/Ausgaben (I/O), um Leistungsverluste zu reduzieren. 29 enthält eine Tabelle zur Darstellung des serialisierten Befehlspakets, welches auf die Speichersysteme 750 und 850 gemäß den 27 und 28 anwendbar ist.
30 enthält ein schematisches Blockschaltbild eines Speichersystems 950 gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung. Bei dieser Ausgestaltung umfasst der primäre Speicher 922 einen on-board integriertem Cache-Speicher oder Puffer 901. Alle vorliegend beschriebenen Ausgestaltungen der Erfindung sind auf diese erfindungsgemäße Ausgestaltung anwendbar. Bei dieser Ausgestaltung können Informationen von den sekundären Speichern 924a und 924b in dem Cache-Puffer 901 vorgespeichert sein. Dies reduziert die Anzahl von Zugriffen, die durch den Host 966 auf die sekundären Speicher 924a und 924b erfolgen. Bei einer Ausgestaltung können Daten, die häufig von einem oder mehreren sekundären Speicher angefordert werden, durch eine Hintergrund-Leseoperation in dem sekundären Speicher, welcher die erforderlichen Daten enthält, in den Cache-Puffer 901 geladen werden. Als ein Ergebnis der Datenspeicherung in den Cache-Puffer 901 kann der Durchsatz des Speichersystems erhöht sein.
31 ist ein schematisches Blockschaltbild eines primären Speichers 922, wie in 30 gezeigt, gemäß einer Ausgestaltung der vorliegenden Erfindung. Elemente des Blockschaltbilds gemäß 31, die funktional mit denjenigen der 8B und 23 vergleichbar sind, sind mit denselben Bezugszeichen versehen. Eine detaillierte Beschreibung dieser Elemente wird nicht wiederholt.
Das Blockschaltbild der 31 beinhaltet den Cache-Puffer 901 zum Speichern von Lesedaten aus den sekundären Speichern 924a und 924b sowie den Serialisierer 913 und den Entserialisierer 915. Wenn der Befehls-Decodierer und Eingangspuffer 957 eine Vordergrund-Operation FOP-Feld (vgl. 13) als eine Cache-Aktivierung (1110) decodiert, gibt der Decodierer 957 ein Steuersignal an den DEMUX 923 aus. Als Antwort hierauf sendet der DEMUX 923 Lesedaten aus den sekundären Speichern 924a, 924b an den Cache-Puffer 901.
32 enthält ein schematisches Blockschaltbild eines Speichersystems, in dem sowohl der primäre Speicher als auch der sekundäre Speicher einen Cache-Puffer aufweisen, was weiteren Ausgestaltungen der vorliegenden Erfindung entspricht. Wie gezeigt, beinhaltet bei dieser Ausgestaltung der primäre Puffer 1022 einen Cache-Puffer 1001, und der sekundäre Speicher 1024a beinhaltet einen Cache-Puffer 1002. Entweder einer der Cache-Puffer oder beide Cache-Puffer 1001, 1002 können dazu verwendet werden, Daten aus anderen Speichern zu speichern. Dieser Ansatz erhöht nochmals deutlich den Durchsatz des Systems 1050. Es sei darauf hingewiesen, dass ein beliebiger der sekundären Speicher oder alle sekundären Speicher 1024a, 1024b, ... im Zuge dieser Ausgestaltung einen Cache-Puffer aufweisen können.
33 ist ein schematisches Blockschaltbild zur Darstellung eines Speichersystems gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung. Die obige Beschreibung hinsichtlich anderer Ausgestaltungen der vorliegenden Erfindung ist auch auf diese Ausgestaltung in geeigneter Weise und ohne Widerspruch anwendbar. Die Konfiguration der Speicher entspricht einer beliebigen hierin (beschriebenen Konfiguration. Bei dieser Ausgestaltung weist das Speichersystem 1150 ein Speichermodul auf, welches die primären 1122 und sekundären 1124 Speicher sowie einen Cache-Speicher 1151 umfasst, der einen Cache-Puffer aufweist. Alle Pakete werden von dem Host 1166 durch den Cache 1151 an die Speicher übertragen. Daten, die häufig von der Steuereinheit 1166 genötigt werden, können im Zuge der Vordergrund- und Hintergrund-Leseoperation in den Cache geladen werden. Auf diese Weise wird der Durchsatz in diesem Speichersystem 1151 stark erhöht.
Es sei darauf hingewiesen, dass es sich innerhalb dieser Beschreibung bei den genannten Speicherelementen durchgängig um DRAM-Speicherelemente han dem kann. Des Weiteren können alle Verbindungen zwischen den Speichern differenzielle Verbindungen oder „single-ended"-Verbindungen sein.

Claims

Speichersystem (350), aufweisend: eine Steuereinheit (366) zum Erzeugen eines Steuersignals; einen primären Speicher (322) zum Empfangen des Steuersignals von der Steuereinheit (366); und einen sekundären Speicher (324), der mit dem primären Speicher (322) gekoppelt ist, wobei der sekundäre Speicher (324) dazu ausgebildet ist, das Steuersignal von dem primären Speicher (322) zu empfangen; wobei das Steuersignal eine Hintergrund-Operation definiert, die entweder von dem primären oder dem sekundären Speicher (322, 324) durchzuführen ist, und eine Vordergrund-Operation definiert, die durch den jeweils anderen Speicher der primären und sekundären Speicher (322, 324) durchzuführen ist.
Speichersystem nach Anspruch 1, dadurch gekennzeichnet, dass die Hintergrund-Operation durch den primären oder sekundären Speicher durchgeführt wird, während ein Ziel-Ausgangsport entweder des primären oder des sekundären Speichers nicht in Betrieb ist.
Speichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Hintergrund-Operation eine Power-down-Operation, eine Vorlade-Operation oder eine Self-refresh-Operation ist.
Speichersystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass dann, wenn es sich entweder bei der Vordergrund-Operation oder der Hintergrund-Operation um eine Leseoperation handelt, Daten aus dem sekundären Speicher durch die Steuereinheit empfangen werden.
Speichersystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Daten aus dem sekundären Speicher durch den primären Speicher zu der Steuereinheit übertragen werden.
Speichersystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der primäre Speicher ein DRAM-Speicher ist.
Speichersystem nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der sekundäre Speicher ein DRAM-Speicher ist.
Speichersystem nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine Verbindung zwischen der Steuereinheit und dem primären Speicher eine differenzielle Verbindung ist.
Speichersystem nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine Verbindung zwischen der Steuereinheit und dem primären Speicher eine Single-ended-Verbindung ist.
Speichersystem nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass eine Verbindung zwischen dem primären Speicher und dem sekundären Speicher eine differenzielle Verbindung ist.
Speichersystem nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass eine Verbindung zwischen dem primären Speicher und dem sekundären Speicher eine Single-ended-Verbindung ist.
Speichersystem nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der primäre Speicher und der sekundäre Speicher über eine Punkt-zu-Punkt-Verbindung verbunden sind.
Speichersystem, aufweisend: eine Steuereinheit (366); einen primären Speicher (322), der mit der Steuereinheit (366) gekoppelt ist, sodass Signale zwischen dem primären Speicher (322) und der Steuereinheit (366) unter Verwendung eines ersten Signalübertragungs-Protokolls übertragbar sind; und einen sekundären Speicher (324), der mit dem primären Speicher (322) gekoppelt ist, sodass Signale zwischen dem primären Speicher (322) und dem sekundären Speicher (324) unter Verwendung eines zweiten Signalübertragungs-Protokolls übertragbar sind, wobei die ersten und zweiten Signalübertragungs-Protokolle verschieden sind.
Speichersystem nach Anspruch 13, dadurch gekennzeichnet, dass das erste Signalübertragungs-Protokoll eine erste Menge von Bits im Wesentlichen gleichzeitig überträgt und dass das zweite Signalübertragungs-Protokoll eine zweite Menge von Bits im Wesentlichen gleichzeitig überträgt, wobei die ersten und zweiten Mengen verschieden sind.
Speichersystem nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass das zweite Signalübertragungs-Protokoll eine wenigstens teilweise serialisierte Version des ersten Signalübertragungs-Protokolls ist.
Speichersystem nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der primäre Speicher ein DRAM-Speicher ist.
Speichersystem nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass der sekundäre Speicher ein DRAM-Speicher ist.
Speichersystem nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass eine Verbindung zwischen der Steuereinheit und dem primären Speicher eine differenzielle Verbindung ist.
Speichersystem nach einem der Ansprüche 13 bis 17, dadurch gekennzeichnet, dass eine Verbindung zwischen der Steuereinheit und dem primären Speicher eine Single-ended-Verbindung ist.
Speichersystem nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass eine Verbindung zwischen dem primären Speicher und dem sekundären Speicher eine differenzielle Verbindung ist.
Speichersystem nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass eine Verbindung zwischen dem primären Speicher und dem sekundären Speicher eine Single-ended-Verbindung ist.
Speichersystem nach einem der Ansprüche 13 bis 19, dadurch gekennzeichnet, dass der primäre Speicher und der sekundäre Speicher über eine Punkt-zu-Punkt-Verbindung verbunden sind.
Speichersystem, aufweisend: eine Steuereinheit (966) zum Erzeugen eines Steuersignals; einen primären Speicher (922) zum Empfangen des Steuersignals von der Steuereinheit (966); einen sekundären Speicher (924), der mit dem primären Speicher (922) gekoppelt ist, wobei der primäre Speicher (922) und der sekundäre Speicher (924) über eine Punkt-zu-Punkt-Verbindung verbunden sind; und einen Cache-Speicher (901), der mit dem primären Speicher (922) gekoppelt ist, wobei der Cache-Speicher (901) dazu ausgebildet ist, Informationen von dem sekundären Speicher (924) zu speichern.
Speichersystem nach Anspruch 23, dadurch gekennzeichnet, dass der Cache-Speicher in dem primären Speicher enthalten ist.
Speichersystem nach Anspruch 23, dadurch gekennzeichnet, dass der Cache-Speicher außerhalb des primären Speichers angeordnet ist.
Speichersystem nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass der Cache-Speicher in dem sekundären Speicher enthalten ist.
Speichersystem nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass der Cache-Speicher außerhalb des zweiten sekundären Speichers angeordnet ist.
Speichersystem nach Anspruch 23, dadurch gekennzeichnet, dass der Cache-Speicher in dem primären Speicher enthalten ist und dass ein zweiter Cache-Speicher in dem sekundären Speicher enthalten ist.
Speichersystem nach einem der Ansprüche 23 bis 28, dadurch gekennzeichnet, dass der primäre Speicher ein DRAM-Speicher ist.
Speichersystem nach einem der Ansprüche 23 bis 29, dadurch gekennzeichnet, dass der sekundäre Speicher ein DRAM-Speicher ist.
Speichersystem nach einem der Ansprüche 23 bis 30, dadurch gekennzeichnet, dass eine Verbindung zwischen der Steuereinheit und dem primären Speicher eine differenzielle Verbindung ist.
Speichersystem nach einem der Ansprüche 23 bis 30, dadurch gekennzeichnet, dass eine Verbindung zwischen der Steuereinheit und dem primären Speicher eine Single-ended-Verbindung ist.
Speichersystem nach einem der Ansprüche 23 bis 32, dadurch gekennzeichnet, dass eine Verbindung zwischen dem primären Speicher und dem sekundären Speicher eine differenzielle Verbindung ist.
Speichersystem nach einem der Ansprüche 23 bis 32, dadurch gekennzeichnet, dass eine Verbindung zwischen dem primären Speicher und dem sekundären Speicher eine Single-ended-Verbindung ist.