Die
vorliegende Erfindung betrifft eine Schaltungsanordnung, umfassend
eine Bias-Stromquelle, und ein Verfahren zum Betrieb einer Schaltungsanordnung.The
The present invention relates to a circuit arrangement comprising
a bias current source, and a method of operating a circuit arrangement.
Schaltungsanordnungen
mit einer Bias-Stromquelle finden beispielsweise in analogen Schaltungen
Einsatz, bei denen mit Hilfe eines Bias-Stromes ein Arbeitspunkt
der analogen Schaltungen eingestellt wird.circuitry
with a bias current source, for example, in analog circuits
Use in which by means of a bias current an operating point
the analog circuits is set.
Das
Dokument "CMOS
Analog Integrated Circuits Based On Weak Inversion Operation", E. Vittoz et al.,
IEEE Journal of Solid-State Circuits, Band SC-12, Nr. 3, Juni 1977,
Seiten 224 bis 231 beschreibt verschiedene Strom-Referenzschaltungen.The document "CMOS Analog Integrated Circuits Based on Weak Inversion Operation", E. Vittoz et al., IEEE Journal of Solid-State Circuits, Vol. SC-12, No. 3, June 1977, pages 224 to 231 describes various current reference circuits.
Das
Dokument "A
2-nW 1.1-V Self-Biased Current Reference in CMOS Technology", E. Camacho-Galeano
et al., IEEE Transactions an Circuits and Systems-II: Express Briefs,
Band 52, Nr. 2, Februar 2005, Seiten 61 bis 65 befasst
sich mit einer selbstjustierenden Stromquelle.The document Camacho-Galeano et al., IEEE Transactions, IEEE Transactions on Circuits and Systems-II: Express Briefs, Vol. 52, No. 2, February 2005, pp. 2, pp. 11-4, Self-Biased Current Reference in CMOS Technology 61 to 65 deals with a self-adjusting power source.
Digitalschaltungen
weisen häufig
eine Rücksetzschaltung,
englisch: power-on reset circuit, auf, die ein Rücksetzsignal nach einem Einschalten
einer Versorgungsspannung abgeben.Digital circuits
point frequently
a reset circuit,
English: power-on reset circuit, on which a reset signal after a power up
deliver a supply voltage.
Das
Dokument US 6,204,704
B1 gibt Rücksetzschaltungen
mit zwei Invertern an.The document US 6,204,704 B1 indicates reset circuits with two inverters.
Das
Dokument US 6,744,291
B2 zeigt Rücksetzschaltungen,
deren Schwellwert ausschließlich von
einem Transistortyp abhängt.The document US 6,744,291 B2 shows reset circuits whose threshold depends solely on a type of transistor.
Aufgabe
der vorliegenden Erfindung ist es, eine Schaltungsanordnung, umfassend
eine Bias-Stromquelle, und ein Verfahren zum Betrieb einer Schaltungsanordnung
bereitzustellen, die es ermöglichen,
einen Bias-Strom vor einem Rücksetzsignal bereitzustellen.task
It is the object of the present invention to provide a circuit arrangement
a bias current source, and a method of operating a circuit arrangement
provide that make it possible
to provide a bias current before a reset signal.
Diese
Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem
Verfahren gemäß dem Patentanspruch
13 gelöst.
Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der
abhängigen
Ansprüche.These
The object is with the subject of claim 1 and the
Method according to the claim
13 solved.
Further developments and refinements are each the subject of
dependent
Claims.
Erfindungsgemäß umfasst
eine Schaltungsanordnung eine Bias-Stromquelle und eine Rücksetzschaltung.
Die Bias-Stromquelle weist einen ersten und einen zweiten Ausgang
auf. Die Rücksetzschaltung
umfasst einen ersten Bias-Stromeingang, der mit dem ersten Ausgang
der Bias-Stromquelle gekoppelt ist, und einen Ausgang.According to the invention
a circuit arrangement a bias current source and a reset circuit.
The bias current source has a first and a second output
on. The reset circuit
includes a first bias current input connected to the first output
the bias current source is coupled, and an output.
An
dem ersten Ausgang der Bias-Stromquelle ist ein erster Bias-Strom
sowie an dem zweiten Ausgang der Bias-Stromquelle ein zweiter Bias-Strom
abgreifbar. Dem ersten Bias-Stromeingang der Rücksetzschaltung wird der erste
Bias-Strom zugeleitet. An dem Ausgang der Rücksetzschaltung ist ein Rücksetzsignal
abgreifbar, das in Abhängigkeit einer
Versorgungsspannung bereitgestellt wird.At
The first output of the bias current source is a first bias current
and at the second output of the bias current source, a second bias current
tapped. The first bias current input of the reset circuit becomes the first one
Bias current supplied. At the output of the reset circuit is a reset signal
tapped, depending on a
Supply voltage is provided.
Es
ist ein Vorteil der Schaltungsanordnung, dass zur Erzeugung des
Rücksetzsignals
der erste Bias-Strom verwendet wird und somit das Rücksetzsignal
mit einem eine Schaltung aktivierenden Wert erst dann bereitgestellt
wird, wenn der erste Bias-Strom erzeugt ist. Mit Vorteil ist das
Rücksetzsignal
gegenüber
dem Bias-Strom verzögert.It
is an advantage of the circuit arrangement that is used to generate the
Reset signal
the first bias current is used and thus the reset signal
provided with a value activating a circuit only then
when the first bias current is generated. That's an advantage
Reset signal
across from
delayed the bias current.
In
einer Ausführungsform
wird das Rücksetzsignal
in Abhängigkeit
des ersten Bias-Stroms bereitgestellt.In
an embodiment
becomes the reset signal
dependent on
of the first bias current.
Die
Bias-Stromquelle kann als selbsteinstellende oder selbstjustierende
Stromquelle, englisch: self-biased current source, ausgebildet sein.The
Bias power source can be used as self-adjusting or self-adjusting
Power source, English: self-biased current source, be formed.
In
einer Ausführungsform
ist die Bias-Stromquelle an einem ersten Eingang mit einem Versorgungsspannungsanschluss
zum Zuleiten einer Versorgungsspannung an die Schaltungsanordnung
verbunden. In einer Ausführungsform
kann die Bias-Stromquelle einen dritten Ausgang aufweisen, an dem
eine Referenzspannung bereitgestellt wird. Die Referenzspannung
kann einen zu einer Temperatur proportionalen Wert aufweisen. Alternativ
oder zusätzlich
kann die Bias-Stromquelle einen vierten Ausgang umfassen, der zum
Abgeben einer Messspannung, welche von der Versorgungsspannung abhängig ist,
vorgesehen ist.In
an embodiment
is the bias current source at a first input with a supply voltage terminal
for supplying a supply voltage to the circuit arrangement
connected. In one embodiment
For example, the bias current source may have a third output at which
a reference voltage is provided. The reference voltage
may have a value proportional to a temperature. alternative
or additionally
For example, the bias current source may include a fourth output that is for
Outputting a measuring voltage, which depends on the supply voltage,
is provided.
In
einer Weiterbildung weist die Rücksetzschaltung
einen Komparator auf, der mit dem dritten und dem vierten Ausgang
der Bias-Stromquelle verbunden sein kann.In
a development, the reset circuit
a comparator connected to the third and the fourth output
the bias current source can be connected.
In
einer Ausführungsform
ist der Komparator ausgelegt, ein Vergleichsergebnis in Abhängigkeit
eines Vergleichs der Messspannung mit der Referenzspannung abzugeben.
In einer bevorzugten Ausführungsform
ist der Komparator dazu vorgesehen, das Vergleichsergebnis in Abhängigkeit
von einem Vergleich der Messspannung mit einem Umschaltpunkt bereitzustellen,
wobei der Umschaltpunkt von der Referenzspannung abhängig sein kann.
Der Umschaltpunkt kann ein vorgebbares Vielfaches der Referenzspannung
betragen.In
an embodiment
is the comparator designed, a comparison result depending
a comparison of the measurement voltage with the reference voltage.
In a preferred embodiment
the comparator is provided for the comparison result in dependence
to provide from a comparison of the measuring voltage with a switching point,
wherein the switching point may be dependent on the reference voltage.
The switching point can be a predefinable multiple of the reference voltage
be.
In
einer Ausführungsform
weist die Rücksetzschaltung
eine Treiberstufe auf, die den Komparator mit dem Ausgang der Rücksetzschaltung
zum Bereitstellen des Rücksetzsignals
koppelt.In
an embodiment
indicates the reset circuit
a driver stage connecting the comparator to the output of the reset circuit
for providing the reset signal
coupled.
Bevorzugt
ist die Schaltungsanordnung auf einem Halbleiterkörper realisiert.
Die Schaltungsanordnung kann zum Betrieb eines Systems mit analogen
und digitalen Schaltungsteilen vorgesehen sein. Eine derartige Schaltungsanordnung
kann insbesondere in einer elektronischen Uhr, einer Pulsuhr oder einer
Digitalkamera verwendet sein.Prefers
the circuit arrangement is realized on a semiconductor body.
The circuit arrangement can be used to operate a system with analog
and digital circuit parts. Such a circuit arrangement
can in particular in an electronic clock, a heart rate monitor or a
Digital camera used to be.
Erfindungsgemäß sieht
ein Verfahren zum Betrieb einer Schaltungsanordnung folgende Schritte vor:
an einer Bias-Stromquelle sind ein erster und ein zweiter Bias-Strom
abgreifbar. Ein Rücksetzsignal wird
bereitgestellt, das in Abhängigkeit
von einer Versorgungsspannung generiert wird. Es ist ein Vorteil des
Verfahrens, dass aufgrund der zeitlichen Reihenfolge zuerst Schaltungsteile,
die von dem Bias-Strom versorgt werden, aktiviert werden und dannach
digitale Schaltungsteile in Betrieb genommen werden, wenn die Vorgänge in den
analogen Schaltungsteilen eingeschwungen sind.According to the invention sees
a method for operating a circuit arrangement comprises the following steps:
At a bias current source are a first and a second bias current
tapped. A reset signal will
provided in dependence
is generated by a supply voltage. It is an advantage of
Method that due to the chronological order first circuit parts,
which are powered by the bias current, and then activated
digital circuit parts are put into operation when the operations in the
have settled analog circuit parts.
Die
Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der
Figuren näher
erläutert.
Funktions- beziehungsweise wirkungsgleiche Bauelement tragen gleiche
Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in
ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder
der folgenden Figuren wiederholt.The
Invention will be described below in several embodiments with reference to the
Figures closer
explained.
Function or effect same component carry the same
Reference numerals. Insofar as circuit parts or components in
Their description does not correspond to their function
the following figures repeated.
1 zeigt
eine beispielhafte Ausführungsform
einer Schaltungsanordnung mit Bias-Stromquelle in einem Blockschaltbild
nach dem vorgeschlagenen Prinzip, 1 shows an exemplary embodiment of a circuit arrangement with bias current source in a block diagram according to the proposed principle,
2A und 2B zeigen
beispielhafte Ausführungsformen
von Schaltungsanordnungen nach dem vorgeschlagenen Prinzip und 2A and 2 B show exemplary embodiments of circuit arrangements according to the proposed principle and
3 zeigt den zeitlichen Verlauf von Signalen
einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip. 3 shows the time course of signals of a circuit arrangement according to the proposed principle.
1 zeigt
eine beispielhafte Ausführungsform
einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip in einem
Blockschaltbild, die eine Bias-Stromquelle 10, eine Rücksetzschaltung 30 und eine
erste sowie eine zweite signalverarbeitende Schaltung 2, 3 umfasst.
Die Bias-Stromquelle 10 ist an einem Eingang 11 mit
einem Versorgungsspannungsanschluss 9 verbunden. Die Bias-Stromquelle 10 ist
an einem ersten Ausgang 12 mit einem ersten Bias-Stromeingang 31 der
Rücksetzschaltung 30 und
an einem zweiten Ausgang 13 mit der ersten signalverarbeitenden
Schaltung 2 verbunden. An einem weiteren Eingang 32 ist
die Rücksetzschaltung 30 mit
dem Versorgungsanschluss 9 gekoppelt. Die erste und die
zweite signalverarbeitende Schaltung 2, 3 sind
eingangsseitig mit dem Versorgungsspannungsanschluss 9 verbunden.
Die zweite signalverarbeitende Schaltung 3 ist eingangsseitig
mit einem Ausgang der ersten signalverarbeitenden Schaltung 2 und
mit einem Ausgang 33 der Rücksetzschaltung 30 verbunden.
Zwischen den Versorgungsanschluss 9 und einen Bezugspotenzialanschluss 8 ist
eine Spannungsquelle 4 geschaltet. 1 shows an exemplary embodiment of a circuit arrangement according to the proposed principle in a block diagram, which is a bias current source 10 , a reset circuit 30 and a first and a second signal processing circuit 2 . 3 includes. The bias current source 10 is at an entrance 11 with a supply voltage connection 9 connected. The bias current source 10 is at a first exit 12 with a first bias current input 31 the reset circuit 30 and at a second exit 13 with the first signal processing circuit 2 connected. At another entrance 32 is the reset circuit 30 with the supply connection 9 coupled. The first and the second signal processing circuit 2 . 3 are on the input side with the supply voltage connection 9 connected. The second signal processing circuit 3 is the input side to an output of the first signal processing circuit 2 and with an exit 33 the reset circuit 30 connected. Between the supply connection 9 and a reference potential connection 8th is a voltage source 4 connected.
Die
Spannungsquelle 4 stellt eine Spannung VSU bereit. An dem
Versorgungsanschluss 9 ist eine Versorgungsspannung VDD
und an dem Bezugspotenzialanschluss 8 ist ein Bezugspotential
VSS abgreifbar. Eine Differenz zwischen einem Potential an dem Versorgungsanschluss 9 und
dem Bezugspotenzial VSS ist somit gleich der Spannung VSU. Die Versorgungsspannung
VDD wird der Bias-Stromquelle 10, der Rücksetzschaltung 30 sowie
der ersten und der zweiten signalverarbeitenden Schaltung 2, 3 zugeleitet.
Am ersten Ausgang 12 und am zweiten Ausgang 13 der
Bias-Stromquelle 10 ist ein erster beziehungsweise ein
zweiter Bias-Strom I1, I2 abgreifbar. Der erste Bias-Strom I1 wird
dem ersten Bias-Stromeingang 31 der Rücksetzschaltung 30 zugeführt. Der
zweite Bias-Strom I2 wird der ersten signalverarbeitenden Schaltung 2 zugeleitet.
Am Ausgang 33 der Rücksetzschaltung 30 ist
das Rücksetzsignal IRE
abgreifbar, welches der zweiten signalverarbeitenden Schaltung 3 zugeführt wird.
Die erste signalverarbeitende Schaltung 2 stellt ausgangsseitig
ein Signal DA bereit, das der zweiten signalverarbeitenden Schaltung 3 zugeleitet
wird.The voltage source 4 provides a voltage VSU. At the supply connection 9 is a supply voltage VDD and at the reference potential terminal 8th a reference potential VSS can be tapped. A difference between a potential at the supply terminal 9 and the reference potential VSS is thus equal to the voltage VSU. The supply voltage VDD becomes the bias current source 10 , the reset circuit 30 and the first and second signal processing circuits 2 . 3 fed. At the first exit 12 and at the second exit 13 the bias current source 10 is a first or a second bias current I1, I2 tapped. The first bias current I1 becomes the first bias current input 31 the reset circuit 30 fed. The second bias current I2 becomes the first signal processing circuit 2 fed. At the exit 33 the reset circuit 30 is the reset signal IRE tapped, which the second signal processing circuit 3 is supplied. The first signal processing circuit 2 On the output side, it provides a signal DA, that of the second signal-processing circuit 3 is forwarded.
Mit
Vorteil generiert die Bias-Stromquelle 10 den ersten und
den zweiten Bias-Strom I1, I2 nach einem Anschalten der Versorgungsspannung
VDD, sodass damit die erste signalverarbeitende Schaltung 2 und
die Rücksetzschaltung 30 versorgt
sind. Somit kann die erste signalverarbeitende Schaltung 2 auf ihren
Betriebszustand einschwingen. Die Rücksetzschaltung 30 generiert
das Rücksetzsignal
IRE in Abhängigkeit
von dem ersten Bias-Strom I1 und der Versorgungsspannung VDD und übergibt
zeitverzögert
zu der Abgabe des ersten und des zweiten Bias-Stroms I1, I2 das
Rücksetzsignal
IRE an die zweite signalverarbeitende Schaltung 3. Mit
Vorteil ist die Zeitverzögerung
zwischen dem Bereitstellen der Bias-Ströme I1, I2 und der Abgabe des
Rücksetzsignals
IRE so eingestellt, dass die erste signalverarbeitende Schaltung 2 das
Ausgangssignal DA mit eingeschwungenen Werten bereitstellt, ehe
die zweite signalverarbeitende Schaltung 3 das Signal DA
weiterverarbeitet. Somit ist sichergestellt, dass die zweite signalverarbeitende
Schaltung 3 keine Signale verarbeitet, die von einer ersten
signalverarbeitenden Schaltung 2 in einem nicht eingeschwungenen
Zustand ausgangsseitig abgegeben werden. Mit Vorteil werden somit
fehlerhafte Ergebnisse an einem Ausgang der zweiten signalverarbeitenden
Schaltung 3 vermieden.Advantageously generates the bias current source 10 the first and the second bias current I1, I2 after turning on the supply voltage VDD, so that thus the first signal processing circuit 2 and the reset circuit 30 are supplied. Thus, the first signal processing circuit 2 settle on their operating condition. The reset circuit 30 generates the reset signal IRE in response to the first bias current I1 and the supply voltage VDD and, with a time delay to the delivery of the first and second bias currents I1, I2, supplies the reset signal IRE to the second signal processing circuit 3 , Advantageously, the time delay between the provision of the bias currents I1, I2 and the output of the reset signal IRE is set such that the first signal processing circuit 2 provides the output signal DA with steady values before the second signal processing circuit 3 the signal DA further processed. This ensures that the second signal processing circuit 3 no signals are processed by a first signal processing circuit 2 be issued in a non-steady state output side. Advantageously, thus erroneous results at an output of the second signal processing circuit 3 avoided.
2A zeigt
eine beispielhafte Ausführungsform
einer Schaltungsanordnung nach dem vorgeschlagenen Prinzip, die
eine Weiterbildung der Schaltungsanordnung gemäß 1 ist. Die
Schaltungsanordnung weist die Bias-Stromquelle 10 und die
Rücksetzschaltung 30 auf.
Die Bias-Stromquelle 10 umfasst ein Mittel zur Arbeitspunkteinstellung 14. Die
Rücksetzschaltung 30 umfasst
einen Komparator 34, der mit einem Mittel zum Einstellen
einer Hysterese 35 gekoppelt ist. Der Komparator 34 ist über eine
Treiberstufe 36 mit dem Ausgang 33 der Rücksetzschaltung 30 gekoppelt. 2A shows an exemplary embodiment of a circuit arrangement according to the proposed principle, which provides a refinement of the circuit arrangement 1 is. The circuit arrangement has the bias current source 10 and the reset circuit 30 on. The bias current source 10 includes a means for operating point adjustment 14 , The reset circuit 30 includes a comparator 34 that with a means for adjusting a hysteresis 35 is coupled. The comparator 34 is about a driver level 36 with the exit 33 the reset circuit 30 coupled.
Die
Bias-Stromquelle 10 weist einen ersten und bis einen neunten
M1 bis M9 auf. Der erste Transistor M1 und der dritte Transistor
M3 sind in einer ersten Serienschaltung zwischen den Eingang 11 der Bias-Stromquelle 10 und
den Bezugspotenzialanschluss 8 geschaltet. Der erste Transistor
M1 ist mit dem Bezugspotenzialanschluss 8 verbunden. Der dritte
Transistor M3 ist mit dem Eingang 11 verbunden. Der zweite
Transistor M2, der vierte Transistor M4 und ein Widerstand 20 bilden
eine zweite Serienschaltung. Dabei ist der vierte Transistor M4
mit dem Eingang 11 der Bias-Stromquelle 10 und
der Widerstand 20 mit dem Bezugspotenzialanschluss 8 gekoppelt.
Der zweite Transistor M2 verbindet den vierten Transistor M4 mit
dem Wi derstand 20. Ein Steueranschluss des zweiten Transistors
M2 ist mit einem Steueranschluss des ersten Transistors M1 sowie
einem Knoten zwischen dem ersten und dem dritten Transistor M1,
M3 verbunden. Ein Steueranschluss des dritten Transistors M3 ist
mit einem Steueranschluss des vierten Transistors M4 und einem Knoten
zwischen dem vierten Transistor M4 und dem zweiten Transistor M2
verbunden. Der Widerstand 20 ist als Chipwiderstand auf
einem Halbleiterkörper realisiert,
welcher die Schaltungsanordnung umfasst.The bias current source 10 has a first and to a ninth M1 to M9. The first transistor M1 and the third transistor M3 are in a first series connection between the input 11 the bias current source 10 and the reference potential connection 8th connected. The first transistor M1 is connected to the reference potential terminal 8th connected. The third transistor M3 is connected to the input 11 connected. The second transistor M2, the fourth transistor M4 and a resistor 20 form a second series connection. In this case, the fourth transistor M4 is connected to the input 11 the bias current source 10 and the resistance 20 with the reference potential connection 8th coupled. The second transistor M2 connects the fourth transistor M4 to the resistor 20 , A control terminal of the second transistor M2 is connected to a control terminal of the first transistor M1 and a node between the first and the third transistor M1, M3. A control terminal of the third transistor M3 is connected to a control terminal of the fourth transistor M4 and a node between the fourth transistor M4 and the second transistor M2. The resistance 20 is realized as a chip resistor on a semiconductor body, which comprises the circuit arrangement.
Der
fünfte
bis neunte Transistor M5 bis M9 ist jeweils an einem Steueranschluss
mit den Steueranschlüssen
des dritten und des vierten Transistors M3, M4 verbunden. Ein erster
Anschluss des fünften
bis neunten Transistors M5 bis M9 ist mit dem Eingang 11 verbunden.
Ein zweiter Anschluss des sechsten Transistors M6 umfasst den ersten
Ausgang 12 der Bias-Stromquelle 10.
Ein zweiter Anschluss des neunten Transistors M9 umfasst den zweiten
Ausgang 13 der Bias-Stromquelle 10. Ein Knoten
zwischen dem zweiten Transistor M2 und dem Widerstand 20 ist
mit einem dritten Ausgang 15 der Bias-Stromquelle 10 und ein Knoten
zwischen dem zweiten Transistor M2 und dem vierten Transistor M4 ist
mit einem vierten Ausgang 16 der Bias-Stromquelle 10 verbunden.
Der zweite Anschluss des siebten und des achten Transistors M7,
M8 ist mit einem fünften
und einem sechsten Ausgang 17, 18 der Bias-Stromquelle 10 verbunden.
Das Mittel zur Arbeitspunkteinstellung 14 weist einen zehnten,
einen elften und den fünften
Transistor M5, M10, M11 auf. Der zehnte Transistor M10 ist zwischen
der ersten und der zweiten Serienschaltung der Bias-Stromquelle 10 geschaltet.
Ein erster Anschluss des zehnten Transistors M10 ist mit dem Knoten
zwischen dem vierten Transistors M4 und dem zweiten Transistor M2
und ein zweiter Anschluss des zehnten Transistors M10 ist mit dem
Knoten zwi schen dem ersten und dem dritten Transistor M1, M3 verbunden.
Der erste Anschluss des fünften
Transistors M5 ist mit dem Eingang 11 und ein zweiter Anschluss
des fünften
Transistors M5 ist mit einem ersten Anschluss und einem Steueranschluss
des elften Transistors M11 verbunden. Ein zweiter Anschluss des
elften Transistors M11 ist mit dem Bezugspotenzialanschluss 8 verbunden.
Ein Steueranschluss des zehnten Transistors M10 ist mit einem Knoten
zwischen dem elften und dem fünften
Transistor M5, M11 und mit einem Ausgang 19 der Bias-Stromquelle 10 verbunden.The fifth to ninth transistors M5 to M9 are each connected at a control terminal to the control terminals of the third and fourth transistors M3, M4. A first terminal of the fifth to ninth transistors M5 to M9 is connected to the input 11 connected. A second terminal of the sixth transistor M6 comprises the first output 12 the bias current source 10 , A second terminal of the ninth transistor M9 comprises the second output 13 the bias current source 10 , A node between the second transistor M2 and the resistor 20 is with a third exit 15 the bias current source 10 and a node between the second transistor M2 and the fourth transistor M4 is connected to a fourth output 16 the bias current source 10 connected. The second terminal of the seventh and eighth transistors M7, M8 has a fifth and a sixth output 17 . 18 the bias current source 10 connected. The means for operating point adjustment 14 has a tenth, an eleventh and the fifth transistor M5, M10, M11. The tenth transistor M10 is between the first and second series circuits of the bias current source 10 connected. A first terminal of the tenth transistor M10 is connected to the node between the fourth transistor M4 and the second transistor M2, and a second terminal of the tenth transistor M10 is connected to the node between the first and third transistors M1, M3. The first terminal of the fifth transistor M5 is connected to the input 11 and a second terminal of the fifth transistor M5 is connected to a first terminal and a control terminal of the eleventh transistor M11. A second terminal of the eleventh transistor M11 is connected to the reference potential terminal 8th connected. A control terminal of the tenth transistor M10 is connected to a node between the eleventh and fifth transistors M5, M11 and to an output 19 the bias current source 10 connected.
Der
Komparator 34 der Rücksetzschaltung 30 weist
einen 12. bis 17. Transistor M12 bis M17 auf. Der Komparator 34 umfasst
eine erste Serienschaltung, aufweisend den 12. bis 14. Transistor
M12 bis M14, die zwischen einem ersten Bias-Stromeingang 31 der
Rücksetzschaltung 30 und
dem Bezugspotenzialanschluss 8 geschaltet sind. Der erste
Bias-Stromeingang 31 ist mit dem ersten Ausgang 12 der
Bias-Stromschaltung 10 verbunden. In der ersten Serienschaltung
ist der 13. Transistor M13 zwischen den 12. und den 14. Transistor
M12, M14 geschaltet. Ein Steueranschluss des 12. Transistors M12
ist mit einem Anschluss des 12. Transistors M12 und ein Steueranschluss
des 14. Transistors M14 ist mit einem Anschluss des 14. Transistors
M14 verbunden. Ein Steueranschluss des 13. Transistors M13 ist mit dem
vierten Ausgang 16 der Bias-Stromquelle 10 verbunden.
Eine zweite Serienschaltung des Komparators 34 umfasst
den 15. bis 17. Transistor M15 bis M17 und ist zwischen einem weiteren
Bias-Stromeingang 37 der Rücksetzschaltung 30 und
dem Bezugspotenzialanschluss 8 geschaltet. Der weitere
Bias-Stromeingang 37 der Rücksetzschaltung 30 ist mit
einem Ausgang 17 der Bias-Stromquelle 10 verbunden.
Ein Steueranschluss des 17. Transistors M17 ist an einem Anschluss
des 17. Transistors M17 angeschlossen. Ein Steueranschluss des 16.
Transistors M16 ist mit dem dritten Ausgang 15 der Bias-Stromquelle 10 verbunden.
Zur Kopplung der ersten und der zweiten Serienschaltung des Komparators 34 ist
ein Steueranschluss des 12. Transistors M12 mit einem Steueranschluss
des 15. Transistors M15 verbunden.The comparator 34 the reset circuit 30 has a 12th to 17th transistor M12 to M17. The comparator 34 comprises a first series circuit comprising the 12th to 14th transistors M12 to M14 connected between a first bias current input 31 the reset circuit 30 and the reference potential connection 8th are switched. The first bias current input 31 is with the first exit 12 the bias current circuit 10 connected. In the first series connection, the thirteenth transistor M13 is connected between the 12th and 14th transistors M12, M14. A control terminal of the 12th transistor M12 is connected to a terminal of the 12th transistor M12, and a control terminal of the 14th transistor M14 is connected to a terminal of the 14th transistor M14. A control terminal of the 13th transistor M13 is connected to the fourth output 16 the bias current source 10 connected. A second series connection of the comparator 34 includes the 15th to 17th transistor M15 to M17 and is between another bias current input 37 the reset circuit 30 and the reference potential connection 8th connected. The further bias current input 37 the reset circuit 30 is with an exit 17 the bias current source 10 connected. A control terminal of the 17th transistor M17 is connected to a terminal of the 17th transistor M17. A control terminal of the 16th transistor M16 is connected to the third output 15 the bias current source 10 connected. For coupling the first and the second series circuit of the comparator 34 a control terminal of the 12th transistor M12 is connected to a control terminal of the 15th transistor M15.
Das
Mittel zum Einstellen einer Hysterese 35 ist mit dem Komparator 34 gekoppelt
und umfasst einen 18. und einen 19. Transistor M18, M19. Der 18. Transistor
M18 ist an einen Steueranschluss mit dem Steueranschluss des 15.
Transistors M15 verbunden. Ein erster Anschluss des 18. Transistors
M18 ist mit einem Knoten zwischen dem 15. und dem 16. Transistor
M15, M16 verbunden. Ein zweiter Anschluss des 18. Transistors M18
ist über
den 19. Transistor M19 mit dem weiteren Bias-Stromeingang 37 der Rücksetzschaltung 30 verbunden.The means for adjusting a hysteresis 35 is with the comparator 34 and includes an 18th and a 19th transistor M18, M19. The 18th transistor M18 is connected to a control terminal to the control terminal of the 15th transistor M15. A first terminal of the 18th transistor M18 is connected to a node between the 15th and 16th transistors M15, M16. A second terminal of the 18th transistor M18 is connected via the 19. Transistor M19 with the further bias current input 37 the reset circuit 30 connected.
Die
Treiberstufe 36 des Komparators 34 weist einen
20. und einen 21. Transistor M20, M21 sowie einen Inverter 39 auf.
Die Treiberschaltung 36 umfasst zusätzlich einen Kondensator 40.
Der 21. Transistor M21 ist zwischen einem zusätzlichen Bias-Stromeingang 38 der
Rücksetzschaltung 30 und dem
Bezugspotenzialanschluss 8 geschaltet. Der zusätzliche
Bias-Stromeingang 38 der
Rücksetzschaltung 30 ist
mit dem Ausgang 18 der Bias-Stromquelle 10 verbunden.
Ein Steueranschluss des 21. Transistors M21 ist mit einem Steueranschluss
des 17. Transistors M17 verbunden. Ein Steueranschluss des 19. Transistors
M19 ist mit dem zusätzlichen
Bias-Stromeingang 38 der Rücksetzschaltung 30,
einem Anschluss des 20. Transistors 20, einem Anschluss des 12.
Transistors M21 und eines Eingangs des Inverters 39 verbunden.
Der 20. Transistor M20 ist an einem Steueranschluss mit dem Ausgang 19 der
Bias-Stromquelle 10 verbunden. Der Ausgang 33 der
Rücksetzschaltung 30 ist
mit einem Ausgang des Inverters 39 verbunden. Der Kondensator 40 ist
zwischen dem Eingang des Inverters 39 und dem Bezugspotenzialanschluss 8 geschaltet.The driver stage 36 of the comparator 34 has a 20th and a 21st transistor M20, M21 and an inverter 39 on. The driver circuit 36 additionally includes a capacitor 40 , The 21st transistor M21 is between an additional bias current input 38 the reset circuit 30 and the reference potential connection 8th connected. The additional bias current input 38 the reset circuit 30 is with the exit 18 the bias current source 10 connected. A control terminal of the 21st transistor M21 is connected to a control terminal of the 17th transistor M17. A control terminal of the 19th transistor M19 is with the additional bias current input 38 the reset circuit 30 , a terminal of the 20th transistor 20, a terminal of the 12th transistor M21 and an input of the inverter 39 connected. The 20th transistor M20 is connected to a control terminal with the output 19 the bias current source 10 connected. The exit 33 the reset circuit 30 is with an output of the inverter 39 connected. The capacitor 40 is between the input of the inverter 39 and the reference potential connection 8th connected.
Der
dritte und der vierte Transistor M3, M4 der Bias-Stromquelle 10 bilden
einen Stromspiegel. Der erste bis vierte Transistor M1 bis M4 sowie
der Widerstand 20 bilden eine selbstjustierende Bias-Stromquelle.
Die vier Transistoren M1 bis M4 bilden eine Stromschleife mit einem
Verstärkungsfaktor,
der höher
als 1 ist. Daher steigt nach dem Anschalten der Versorgungsspannung
VDD der Strom in den beiden Serienschaltungen der Bias-Stromquelle 10 an,
bis der Verstärkungsfaktor
der Schleife mittels des Widerstands 20 auf 1 herabgesetzt
wird. An dem Knoten zwischen dem Widerstand 20 und dem
zweiten Transistor M2 ist eine Referenzspannung VREF abgreifbar,
die proportional zur Umgebungstemperatur ist, sofern sich der erste
und der zweite Transistor M1, M2 in einem Betriebszustand mit einer
schwachen Inversion befinden. Die Bias-Stromquelle 10 hat
zwei stabile Arbeitspunkte. Im ersten Arbeitspunkt ist der Strom
in beiden Serienschaltungen null. Es tritt daher keine Spannung über dem
Widerstand 20 auf. Im zweiten Arbeitspunkt hat die Bias-Stromquelle
ihren Gleichgewichtszustand erreicht, der oben beschrieben ist.
Die Stromschleife startet selbsttätig aufgrund von Leckströmen. Um das
Einschwingen zu unterstützen
und einen schnellen Einschwingvorgang zu erzielen, ist das Mittel 14 zum
Einstellen eines Arbeitspunktes vorgesehen. Das Mittel 14 zum
Einstellen eines Arbeitspunktes ermöglicht einen kontrollierten
Start der Bias-Stromquelle 10. Die Anschaltzeit der Bias-Stromquelle 10 ist
insbesondere für
niedrige Temperaturen verkleinert, da bei niedrigen Temperaturen
die Leckströme niedrige
Werte aufweisen. Somit ist die Anschaltzeit näherungsweise unabhängig von
der gewählten
Integrationstechnologie und Prozessvariante.The third and fourth transistors M3, M4 of the bias current source 10 form a current mirror. The first to fourth transistors M1 to M4 and the resistor 20 form a self-adjusting bias current source. The four transistors M1 to M4 form a current loop with a gain factor which is higher than 1. Therefore, after turning on the power supply voltage VDD, the current in the two series circuits of the bias power source increases 10 until the gain of the loop by means of the resistor 20 is lowered to 1. At the node between the resistor 20 and the second transistor M2, a reference voltage VREF is tapped, which is proportional to the ambient temperature, provided that the first and the second transistor M1, M2 are in an operating state with a weak inversion. The bias current source 10 has two stable working points. In the first operating point, the current in both series circuits is zero. There is therefore no voltage across the resistor 20 on. In the second operating point, the bias current source has reached its equilibrium state described above. The current loop starts automatically due to leakage currents. To support the settling and to achieve a quick transient, that is the means 14 provided for setting an operating point. The middle 14 to set an operating point allows a controlled start of the bias current source 10 , The turn-on time of the bias current source 10 is especially reduced for low temperatures, since at low temperatures the leakage currents have low values. Thus, the turn-on time is approximately independent of the selected integration technology and process variant.
Der
elfte Transistor M11 ist mit einem kleinem Verhältnis von Weite zu Länge W/L
ausgebildet. Die Spannung an dem zweiten Anschluss des elften Transistors
M11, welcher als Drain-Anschluss
realisiert ist, ist näherungsweise
null, sofern kein Strom in der Stromschleife der Bias-Stromquelle 10 fließt. Ohne
Strom in der Stromschleife wird eine Spannung an dem Steueranschluss
des zehnten Transistors M10 auf das Bezugspotenzial VSS gezogen.
Dadurch wird der zehnte Transistor M10 angeschaltet und injiziert
Strom in den zweiten Anschluss des ersten Transistors M1 derart,
dass die Stromschleife startet. Nach dem Erreichen des Gleichgewichts
leitet der fünfte
Transistor M5 und erzeugt eine Spannung über den als Diode geschalteten
elften Transistor M11. Sofern sich auch der Steueranschluss des zehnten
Transistors M10 auf dem Potenzial der Versorgungsspannung VDD befindet,
wird das Mittel 14 zur Arbeitspunktseinstellung deaktiviert.
Nach einem Anschalten der Versorgungsspannung VDD und einem rampenförmigen Ansteigen
der Versorgungsspannung VDD steigt der Spannungsabfall über dem vierten
Transistor M4 an, bis die Stromschleife einen Verstärkungsfaktor
von 1 aufweist. Aus diesem Grunde bleibt die Referenzspannung VREF
auf einem konstanten Wert. Hingegen steigt eine Messspannung VSE,
die an dem zweiten Anschluss des zweiten Transistors M2 abgreifbar
ist, mit der Versorgungsspannung VDD an.The eleventh transistor M11 is formed with a small width to length ratio W / L. The voltage at the second terminal of the eleventh transistor M11, which is realized as a drain terminal, is approximately zero, as long as there is no current in the current loop of the bias current source 10 flows. Without current in the current loop, a voltage at the control terminal of the tenth transistor M10 is pulled to the reference potential VSS. Thereby, the tenth transistor M10 is turned on and injects current into the second terminal of the first transistor M1 so that the current loop starts. Upon reaching equilibrium, the fifth transistor M5 conducts and generates a voltage across the diode-connected eleventh transistor M11. If also the control terminal of the tenth transistor M10 is at the potential of the supply voltage VDD, the means 14 disabled for operating point adjustment. After switching on the supply voltage VDD and a ramping of the supply voltage VDD, the voltage drop across the fourth transistor M4 increases until the current loop has a gain factor of 1. For this reason, the reference voltage VREF remains at a constant value. On the other hand, a measuring voltage VSE which can be tapped off at the second terminal of the second transistor M2 increases with the supply voltage VDD.
Der
13. und der 16. Transistor M13, M16 bilden zwei Mittel zum Verschieben
des Spannungsniveaus der Referenzspannung VREF und der Messspannung
VSE, um die Spannungen VC_N und VC_P erzeugen. Der 13. und der 16.
Transistor M13, M16 sind nicht miteinander abgeglichen, sondern weisen
einen Verstärkerfaktorverhältnis n:1
mit n > 1 zueinander
auf. Der Komparator 34 umfasst einen differenziellen Stromeingang
zwischen dem Source-Anschluss des 12. Transistors M12 und dem Source-Anschluss des 15.
Transistors M15. Eine positive Eingangsspannung VC_P des Komparators 34 ist
am ersten Anschluss des 15. Transistors M15, eine negative Eingangsspannung
des Komparators 34 VC_N ist an dem Source-Anschluss des
12. Transistors M12 abgreifbar. Das Ausgangssignal des Komparators 34 wird
in einer Strombetriebsart mittels des achten, des 17. und des 21.
Transistors M8, M17, M21 extrahiert. Mit diesen Transistoren wird
sowohl der Verstärkungsfaktor
als auch der Aussteuerbereich, englisch: Output voltage swing, des
Komparators 34 erhöht.
Eine Ausgangsspannung VC_OUT des Komparators 34 ist an
dem Eingang des Inverters 39 abgreifbar.The 13th and 16th transistors M13, M16 form two means for shifting the voltage level of the reference voltage VREF and the measurement voltage VSE to produce the voltages VC_N and VC_P. The thirteenth and sixteenth transistors M13, M16 are not balanced, but have an amplifier factor ratio n: 1 with n> 1 to each other. The comparator 34 comprises a differential current input between the source terminal of the 12th transistor M12 and the source terminal of the 15th transistor M15. A positive input voltage VC_P of the comparator 34 is at the first terminal of the 15th transistor M15, a negative input voltage of the comparator 34 VC_N can be tapped off at the source terminal of the 12th transistor M12. The output signal of the comparator 34 is extracted in a current mode by means of the eighth, 17th and 21st transistors M8, M17, M21. With these transistors, both the gain factor and the Aussteuererbereich, English: Output voltage swing, the comparator 34 elevated. An output voltage VC_OUT of the comparator 34 is at the entrance of the inverter 39 tapped.
Der
Inverter 39 stellt ein invertiertes Signal, das gegenüber dem
Ausgangssignal des Komparators 34 invertiert ist, als das
Rücksetzsignal
IRE bereit.The inverter 39 represents an inverted signal that is opposite to the output signal of Kompara tors 34 is inverted, as the reset signal IRE ready.
Weist
das Versorgungsspannung VDD einen Wert niedriger als einen ersten
Schwellwert VTHP auf, so ist die Spannung VC_N an der Source des
13. Transistors M13 niedriger als die Komparatorspannung VC_P am
Source des 16. Transistors M16. Daraus ergibt sich eine positive
Differenzspannung an dem Eingang des Komparators 34, sodass
das Ausgangssignal VC_OUT des Komparators 34 auf einem hohen
Signalniveau ist und das Rücksetzsignal
IRE niedrig bleibt. Sobald die Versorgungsspannung VDD gleich oder
größer dem
ersten Schwellwert VTHP ist, tritt eine negative Differenzspannung
an dem Eingang des Komparators 34 auf, sodass das Komparator-Ausgangssignal
VC_OUT niedrig eingestellt wird.If the supply voltage VDD has a value lower than a first threshold value VTHP, then the voltage VC_N at the source of the 13th transistor M13 is lower than the comparator voltage VC_P at the source of the 16th transistor M16. This results in a positive differential voltage at the input of the comparator 34 , so that the output signal VC_OUT of the comparator 34 is at a high signal level and the reset signal IRE remains low. As soon as the supply voltage VDD is equal to or greater than the first threshold value VTHP, a negative differential voltage occurs at the input of the comparator 34 so that the comparator output VC_OUT is set low.
Der
20. Transistor M20 wird für
den Start eingesetzt, um parasitäre
Kondensatoren, die an den Ausgang des Komparators 34 gekoppelt
sind, zu laden. Die parasitären
Kondensatoren wer den durch den Kondensator 40 repräsentiert.
Der neunte Transistor M9 stellt den zweiten Bias-Strom I2, der von der
Bias-Stromquelle 10 erzeugt
wird, bereit.The 20th transistor M20 is used for startup to parasitic capacitors connected to the output of the comparator 34 are coupled to load. The parasitic capacitors who the through the capacitor 40 represents. The ninth transistor M9 provides the second bias current I2 from the bias current source 10 is generated, ready.
Mit
Vorteil wird mit dem Mittel 35 zum Einstellen einer Hysterese
des Komparators 34 ein erster Schwellwert VTHP oder ein
zweiter Schwellwert VTHN eingestellt. Der erste Schwellwert VTHP
bewirkt ein Umschalten des Komparators 34 bei einem Anstieg
der Versorgungsspannung VDD. Hingegen bewirkt der zweite Schwellwert
VTHN, der niedriger als der erste Schwellwert VTHP eingestellt ist,
ein Umschalten des Komparators 34 bei einer sinkenden Versorgungsspannung.
Aufgrund der Hysterese werden mehrere aufeinanderfolgende Rücksetzsignale RE
vermieden. Auch wenn die Versorgungsspannung VDD um den ersten Schwellwert
VTHP herum schwankt, bleibt das Rücksetzsignal RE auf einem hohen
Niveau, bis die Versorgungsspannung VDD unter den zweiten Schwellwert
fällt.Advantageously, with the means 35 for setting a hysteresis of the comparator 34 a first threshold value VTHP or a second threshold value VTHN is set. The first threshold VTHP causes a switch of the comparator 34 at a rise in the supply voltage VDD. On the other hand, the second threshold VTHN set lower than the first threshold VTHP causes the comparator to switch 34 at a decreasing supply voltage. Due to the hysteresis several consecutive reset signals RE are avoided. Even if the supply voltage VDD fluctuates around the first threshold value VTHP, the reset signal RE remains at a high level until the supply voltage VDD falls below the second threshold value.
In
einer alternativen Ausführungsform
kann dem Inverter 39 ein weiterer Inverter 41 nachgeschaltet
sein, an dessen Ausgang ein weiteres Rücksetzsignal RE abgreifbar
ist, welches das inverse Signal zu dem Rücksetzsignal IRE ist.In an alternative embodiment, the inverter 39 another inverter 41 be followed, at the output of another reset signal RE can be tapped, which is the inverse signal to the reset signal IRE.
In
einer alternativen Ausführungsform
ist ein weiterer Kondensator 43 mit einem vorgebbaren Wert
zwischen dem Eingang des Inverters 39 und dem Bezugspotentialanschluss 8 geschaltet.
Mit Vorteil kann mittels der Höhe
des Kapazitätswertes
des Kondensators 43 das Rücksetzsignal IRE und das inverse
Rücksetzsignal
RE weiter gegenüber
dem Anstieg der Versorgungsspannung VDD beziehungsweise dem Anstieg
des ersten und des zweiten Bias-Stroms I1, I2 verzögert werden.In an alternative embodiment, another capacitor is 43 with a predeterminable value between the input of the inverter 39 and the reference potential terminal 8th connected. Advantageously, by means of the height of the capacitance value of the capacitor 43 the reset signal IRE and the inverse reset signal RE are further delayed from the rise of the supply voltage VDD and the rise of the first and second bias currents I1, I2, respectively.
2B zeigt
eine weitere beispielhafte Ausführungsform
der Schaltungsanordnung nach dem vorgeschlagenen Prinzip, welche
eine Weiterbildung der Schaltungsanordnung gemäß 2A ist.
In der Ausführungsform
gemäß 2B ist
kein Widerstand 20 vorgesehen. 2B zeigt
somit eine Bias-Stromquelle 10 und damit eine Schaltungsanordnung,
welche widerstandsfrei ist. Stattdessen umfasst die Bias-Stromquelle 10 einen
22. bis 24. Transistor M22 bis M24, die seriell zueinander zwischen
dem Eingang 11 der Bias-Stromquelle 10 und dem
Bezugspotenzialanschluss 8 geschaltet sind. Ein Steueranschluss
des 23. Transistors M23 ist mit dem Steueranschluss des vierten
Transistors M4 verbunden. Ein erster Anschluss des 23. Transistors
M23 ist mit dem Eingang 11 der Stromquelle 10 verbunden. Ein
erster Anschluss des 22. Transistors M22 ist mit dem Bezugspotenzialanschluss 8 verbunden.
Zwischen dem 22. Transistor M22 und dem 23. Transistor M23 ist der
24. Transistor M24 geschaltet. Ein Steueranschluss des 24. Transistors
M24 ist mit einem Steueranschluss des 22. Transistors M22 und mit
einem Knoten zwischen dem 23. und dem 24. Transistor M23, M24 verbunden. 2 B shows a further exemplary embodiment of the circuit arrangement according to the proposed principle, which is a development of the circuit according to 2A is. In the embodiment according to 2 B is no resistance 20 intended. 2 B thus shows a bias current source 10 and thus a circuit arrangement which is free of resistance. Instead, the bias current source includes 10 a 22nd to 24th transistor M22 to M24, which are serially connected between the input 11 the bias current source 10 and the reference potential connection 8th are switched. A control terminal of the 23th transistor M23 is connected to the control terminal of the fourth transistor M4. A first terminal of the 23rd transistor M23 is connected to the input 11 the power source 10 connected. A first terminal of the 22nd transistor M22 is connected to the reference potential terminal 8th connected. Between the 22nd transistor M22 and the 23rd transistor M23, the 24th transistor M24 is connected. A control terminal of the 24th transistor M24 is connected to a control terminal of the 22nd transistor M22 and to a node between the 23rd and 24th transistors M23, M24.
Der
Widerstand 20, welcher in der Schaltungsanordnung gemäß 2A vorgesehen
ist, ist somit im Wesentlichen durch den 22. Transistor M22 ersetzt,
wobei der 22. Transistor M22 ein Steuersignal erhält, das
mittels dieser Serienschaltung generiert wird.The resistance 20 , which in the circuit according to 2A is provided, is thus substantially replaced by the 22nd transistor M22, wherein the 22nd transistor M22 receives a control signal which is generated by means of this series circuit.
Mit
Vorteil wird mittels der Bias-Stromquelle 10 gemäß 2B der
Widerstand 20 vermieden, der für niedrige Bias- beziehungsweise
niedrige Versorgungsströme
auf einen sehr hohen Wert ansteigen würde. Dies reduziert die benötigte Chipfläche.Advantageously, by means of the bias current source 10 according to 2 B the resistance 20 avoided, which would rise to a very high value for low bias and low supply currents. This reduces the required chip area.
In
einer Ausführungsform
weist der 22. Transistor M22 einen hohen Wert für die Kanallänge auf. Damit
weist der 22. Transistor M22 ein niedriges Weite-zu-Länge-Verhältnis W/L
auf. In dieser Ausführungsform
ist der 22. Transistor M22 eingestellt, in dem Triodenbereich der
Kennlinie betrieben zu werden. Mit Vorteil ergibt sich daraus ein
hoher Widerstandswert der Schaltungsanordnung, sodass der Stromverbrauch
und damit der Leistungsverbrauch deutlich reduziert sind.In
an embodiment
the 22nd transistor M22 has a high value for the channel length. In order to
The 22nd transistor M22 has a low width-to-length ratio W / L
on. In this embodiment
the 22nd transistor M22 is set in the triode region of the
Characteristic to be operated. Advantageously, this results in a
high resistance of the circuit, so the power consumption
and thus the power consumption is significantly reduced.
3A bis 3E zeigen
beispielhafte Signalverläufe,
wie sie in Schaltungsanordnungen in den vorangegangenen Figuren
auftreten können. 3A zeigt
einen möglichen
Verlauf der Versorgungsspannung VDD. Die Versorgungsspannung VDD
steigt linear von einem Zeitpunkt t0 bis zu einem Zeitpunkt t4 an,
bleibt auf einem Maximalwert VDDNOM bis zu einem Zeitpunkt t5 und
fällt bis
zu einem Zeitpunkt t8 linear auf 0 V. 3A to 3E show exemplary waveforms, as they may occur in circuit arrangements in the preceding figures. 3A shows a possible course of the supply voltage VDD. The supply voltage VDD increases linearly from a time t0 to a time t4, stays at a maximum value VDDNOM until a time t5, and linearly drops to 0V until a time t8.
3B zeigt
die Messspannung VSE und die Referenzspannung VREF. Beide Spannungen VREF,
VSE steigen linear ab einem Zeitpunkt t1, der zwischen dem Zeitpunkt
t0 und dem Zeitpunkt t4 liegt, an. Ab dem Zeitpunkt t2 weist die
Referenzspannung VREF einen annähernd
konstanten Wert auf, während
die Messspannung VSE weiter bis zum Zeitpunkt t4 ansteigt. Die Referenzspannung
VREF bleibt über
einen größeren Zeitraum
konstant als die Messspannung VSE und fällt erst nach einem Zeitpunkt
t6 ab. 3B shows the measuring voltage VSE and the reference voltage VREF. Both voltages VREF, VSE increase linearly from a time t1, which is between the time t0 and the time t4. From the time t2, the reference voltage VREF has an approximately constant value, while the measurement voltage VSE continues to rise until the time t4. The reference voltage VREF remains constant over a larger period of time than the measuring voltage VSE and drops only after a time t6.
3C zeigt
die Komparatorspannungen VC_P und VC_N. In dem Zeitraum zwischen
dem Zeitpunkt t0 und dem Zeitpunkt t3 ist die Komparatorspannung
VC_P größer, zwischen
dem Zeitpunkt t3 und dem Zeitpunkt t6 ist sie kleiner und ab dem
Zeitpunkt t6 ist sie wiederum größer als
die Komparatorspannung VC_N. 3C shows the comparator voltages VC_P and VC_N. In the period between the time t0 and the time t3, the comparator voltage VC_P is greater, between the time t3 and the time t6 it is smaller and from the time t6 it is again greater than the comparator voltage VC_N.
3D zeigt
die Rücksetzspannung
IRE als analogen Wert. Die Rücksetzspannung
IRE hat einen Wert von 0 V in den Zeiträumen, in denen die Komparatorspannung
VC_P größer als
die Komparatorspannung VC_N ist. Am Zeitpunkt t3 steigt die Rücksetzspannung
IRE sprunghaft an. Zwischen dem Zeitpunkt t3 und dem Zeitpunkt t4
steigt die Rücksetzspannung
IRE parallel mit der Versorgungsspannung VDD an und ist in dem Zeitraum
zwischen dem Zeitpunkt t4 und dem Zeitpunkt t5 konstant. Ab dem Zeitpunkt
t5 fällt
die Rücksetzspannung
von dem Maximalwert VDDNOM ab und wird zu dem Zeitpunkt t6 auf 0
V zurückgeschaltet.
In 3D ist die Hysterese VHYST eingezeichnet, die
zwischen dem ersten und dem zweiten Schwellwert VTHP, VTHN auftritt. 3D shows the reset voltage IRE as analog value. The reset voltage IRE has a value of 0 V in the periods in which the comparator voltage VC_P is greater than the comparator voltage VC_N. At time t3, the reset voltage IRE increases abruptly. Between the time t3 and the time t4, the reset voltage IRE rises in parallel with the supply voltage VDD and is constant in the period between the time t4 and the time t5. From the time t5, the reset voltage drops from the maximum value VDDNOM and is switched back to 0 V at the time t6. In 3D the hysteresis VHYST is shown, which occurs between the first and the second threshold value VTHP, VTHN.
3E zeigt
die Rücksetzspannung
IRE sowie die von der Rücksetzspannung
abgeleitete weitere Rücksetzspannung
RE als digitalen Wert in Abhängigkeit
von der Zeit. Die Rücksetzspannung
IRE hat einen Wert 1 zwischen dem Zeitpunkt t3 und dem Zeitpunkt
t6 und ist in den weiteren Zeiträumen
auf dem Wert O. Die weitere Rücksetzspannung
RE hat in dem Zeitraum zwischen t3 und t6 den Wert 0 und ansonsten
den Wert 1. Der erste und der zweite Bias-Strom I1, I2, die in den 3A bis 3E nicht eingezeichnet
sind, erreichen näherungsweise
einen konstanten Wert ab dem Zeitpunkt t2, an dem ebenfalls die
Referenzspannung VREF ihren konstanten Wert erreicht. Somit ist
das Auftreten des Rücksetzsignals
IRE um die Zeitdauer zwischen t2 und t3 gegenüber dem Auftreten des ersten
und zweiten Bias-Stroms I1, I2 mit einem stabilen Wert verzögert. 3E shows the reset voltage IRE and the further reset voltage RE derived from the reset voltage as a digital value as a function of time. The reset voltage IRE has a value 1 between the time t3 and the time t6 and is in the other periods to the value O. The further reset voltage RE has the value 0 in the period between t3 and t6 and otherwise the value 1. The first and the second bias current I1, I2, which in the 3A to 3E are not drawn, approximately reach a constant value from the time t2, at which also the reference voltage VREF reaches its constant value. Thus, the occurrence of the reset signal IRE is delayed by the time duration between t2 and t3 against the occurrence of the first and second bias currents I1, I2 having a stable value.
-
22
-
erste
signalverarbeitende Schaltungfirst
signal processing circuit
-
33
-
zweite
signalverarbeitende Schaltungsecond
signal processing circuit
-
44
-
Spannungsquellevoltage source
-
55
-
Ausgangoutput
-
88th
-
BezugspotentialanschlussReference potential terminal
-
99
-
Versorgungsanschlusssupply terminal
-
1010
-
Bias-StromquelleBias current source
-
1111
-
Eingangentrance
-
1212
-
erster
Bias-Strom-Ausgangfirst
Bias current output
-
1313
-
zweiter
Bias-Strom-Ausgangsecond
Bias current output
-
1414
-
Mittel
zur Arbeitspunkteinstellungmedium
for operating point adjustment
-
15,
16, 17, 18, 1915
16, 17, 18, 19
-
Ausgangoutput
-
2020
-
Widerstandresistance
-
3030
-
RücksetzschaltungReset circuit
-
3131
-
Bias-StromeingangBias current input
-
3232
-
Eingangentrance
-
3333
-
Ausgangoutput
-
3737
-
weiterer
Bias-StromeingangAnother
Bias current input
-
3838
-
zusätzlicher
Bias-Stromeingangadditional
Bias current input
-
4040
-
Kondensatorcapacitor
-
4141
-
weiterer
KondensatorAnother
capacitor
-
DATHERE
-
Datensignaldata signal
-
I1I1
-
erster
Bias-Stromfirst
Bias current
-
I2I2
-
zweiter
Bias-Stromsecond
Bias current
-
M1
bis M24M1
to M24
-
Transistortransistor
-
IREIRISHMAN
-
RücksetzsignalReset signal
-
RERE
-
weiteres
Rücksetzsignaladditional
Reset signal
-
tt
-
ZeitTime
-
t0
bis t8t0
to t8
-
Zeitpunkttime
-
VBVB
-
Spannungtension
-
VC_NVC_N
-
negative
Eingangsspannungnegative
input voltage
-
VC_PVC_P
-
positive
Eingangsspannungpositive
input voltage
-
VC_OUTVC_OUT
-
Komparatorausgangsspannungcomparator output
-
VDDVDD
-
Versorgungsspannungsupply voltage
-
VDDNOMVDDnom
-
nominelle
Versorgungsspannungnominal
supply voltage
-
VREFVREF
-
Referenzspannungreference voltage
-
VSEVSE
-
Messspannungmeasuring voltage
-
VSTVST
-
Spannungtension
-
VSUVSU
-
Spannungtension
-
VSSVSS
-
Bezugspotentialreference potential
-
VTHNTHN
-
erster
Schwellwertfirst
threshold
-
VTHPTHP
-
zweiter
Schwellwertsecond
threshold