DE102006047142A1

DE102006047142A1 - Signal controlling circuit for serial peripheral interface bus-interface of microprocessor, has switching units for respectively activating clock and slave input lines and clock and slave output lines in response to select signal

Info

Publication number: DE102006047142A1
Application number: DE200610047142
Authority: DE
Inventors: Manfred Kirschner; Joerg Pfoh
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2006-10-05
Filing date: 2006-10-05
Publication date: 2008-04-10

Abstract

The circuit (S) has connectors of an interface (I) for chip select (CS0-CS2) connected to respective connectors of the interface for a clock (CLK) and slave input (SI) via switching units (S11-S13) to transmit signals. The connectors of the interface for the chip select are connected to respective connectors of the interface for the clock and a slave output (SO) via other switching units to receive the signals. The switching units respectively activate clock lines (L11-L13) and slave input lines and the clock lines and slave output lines in response to a chip select signal. An independent claim is also included for a method for controlling a signal at a serial peripheral interface bus (SPI)-interface of a microprocessor.

Description

Stand der TechnikState of the art

Die vorliegende Erfindung betrifft eine Schaltung und ein Verfahren zur Signalsteuerung an einer SPI-Schnittstelle nach Anspruch 1 bzw 4, sowie eine Verwendung der Schaltung nach Anspruch 5.The The present invention relates to a circuit and a method for signal control at an SPI interface according to claim 1 or FIG 4, as well as a use of the circuit according to claim 5.

Die SPI(Serial Peripheral Interface bus)-Schnittstelle ist seit Jahren Standard in Mikroprozessoren. Beispiele dafür sind der TC1796 von Infineon (Synchronous Serial Interface; SSC) und der Copperhead von Freescale, früher Motorola (Deserial Serial Peripheral Interface; DSPI). Genauso ist dies Standard für die Ansteuerung, Konfiguration und Diagnose von Peripheriebausteinen, wofür Beispiele der Spannungsregler CY320 von Bosch, der Endstufenbaustein CJ945 von Bosch oder die H-Brücke TLE7209 von Infineon, beispielsweise zur Ansteuerung von Gleichstrommotoren wie der Drosselklappenverstelleinheit DVE von Bosch sind. Der Mikroprozessor kann dabei in dem Bussystem als Master und als Slave betrieben werden, wobei üblicherweise in einem Motorsteuergerät nur ein Mikroprozessor vorhanden und dieser als Busmaster betrieben wird, die anderen Bausteine dagegen als Slaves.The SPI (Serial Peripheral Interface bus) interface has been around for years Standard in microprocessors. Examples include the TC1796 from Infineon (Synchronous Serial Interface, SSC) and Freescale's Copperhead, earlier Motorola (Deserial Serial Peripheral Interface; DSPI). That's the same Standard for the control, configuration and diagnostics of peripheral modules, for which examples of Voltage regulator CY320 from Bosch, the power stage module CJ945 from Bosch or the H-bridge TLE7209 from Infineon, for example for the control of DC motors like the throttle valve adjustment unit DVE from Bosch. The microprocessor can be operated in the bus system as a master and as a slave, being usually in an engine control unit Only one microprocessor available and this operated as a bus master while the other devices are slaves.

Die 1 zeigt einen solchen Mikroprozessor M mit einer SPI-Schnittstelle I, über welche die Baustein Dx mit dem Prozessor M verbunden ist. Beispielhaft soll der Baustein D1 einen Stablisator und die Bausteine D2 und D3 eine jeweilige Endstufe darstellen. Dabei wird davon ausgegangen, dass der Mikroprozessor M der Busmaster ist. Der bisherigen Bustopologie folgend benötigt jeder Slave D1 ... D3 die Signale ChipSelect CS0 ... CS2, womit diese für die Übertragung einer Botschaft aktiviert, somit angewählt werden. Jeder Baustein D1 ... D3 verfügt über sein eigenes ChipSelect. Das Signal Clock (Zeittakt) CLK dient zum synchronen Übertragen der Daten. Alle Bausteine D1 ... D3 erhalten das gleiche Clock-Signal. Das Signal SlaveInput SI liefert den Dateneingang, dh wird für die Übertragung der Daten vom Master M zum Slave Dx verwendet. Dies gilt für alle Bausteine D1 ... D3 gemeinsam. Schließlich bildet das Signal SlaveOutput SO den Datenausgang, dh wird zur Übertragung der Daten vom Slave Dx zum Master-Baustein M genutzt. Auch dies gilt für alle Bausteine D1 ... D3 gemeinsam.The 1 shows such a microprocessor M with an SPI interface I, via which the module Dx is connected to the processor M. By way of example, the block D1 should represent a stabilizer and the blocks D2 and D3 a respective final stage. It is assumed that the microprocessor M is the bus master. Following the previous bus topology, each slave D1 ... D3 requires the signals ChipSelect CS0 ... CS2, which activates it for the transmission of a message, thus being dialed. Each module D1 ... D3 has its own ChipSelect. The signal clock CLK is used to synchronously transfer the data. All blocks D1 ... D3 receive the same clock signal. The signal SlaveInput SI supplies the data input, ie it is used for the transfer of the data from the master M to the slave Dx. This applies to all blocks D1 ... D3 in common. Finally, the signal SlaveOutput SO forms the data output, ie it is used to transfer the data from the slave Dx to the master module M. This also applies to all blocks D1 ... D3 in common.

Motorsteuergeräte haben allerdings mittlerweile bis zu 20 SPI-Teilnehmer. Daher wird zunehmend versucht, die Ausgangssignale eines Master-Mikroprozessors zu teilen oder zu multiplexen. Eine Variante der Bustopologie sieht zB eine Daisy Chain vor, wie diese gerne bei Infineon Bausteinen verwendet wird. Dabei wird der Datenausgang eines Slave mit dem Dateneingang des nächsten Slave verbunden, wobei der letzte Datenausgang und der erste Dateneingang mit dem Mikroprozessor wie vorstehend geschildert verknüpft sind. Clock und ChipSelect werden hier gemeinsam an die Slave-Bausteine geführt. Eine andere Variante sieht ein Adressraummultiplexing (ADRM) vor, bei dem sich mehrere Bausteine ein ChipSelect teilen. Dies wird durch die Aufteilung der zu sendenden Botschaften auf die Bausteine erreicht. Typischerweise werden dabei zur Adressierung von zB 4 SPI-Slaves an einem ChipSelect die ersten 2 Bits einer Botschaft verwendet. Es können aber auch mehr oder weniger als 2 Bits für eine Bausteinadressierung verwendet werden, wenn das Datenformat und der Datenrahmen des Übertragungsprotokolls sowie die Verarbeitung im Slave entsprechend angepasst wird, typischerweise auf ein Vielfaches von 8 Bit. Hierbei werden Clock, Dateneingang und Datenausgang gemeinsam genutzt. Das ChipSelect wird von mehreren Bausteinen – derzeit bis zu 4 – verwendet, aber nicht von allen der bis zu 20 Bausteinen an einem Bus.Have engine control units but now up to 20 SPI participants. Therefore, it becomes increasingly tries to share the output signals of a master microprocessor or to multiplex. A variant of the bus topology looks like a Daisy Chain as she likes to use with Infineon building blocks becomes. In this case, the data output of a slave with the data input the next Slave connected, with the last data output and the first data input associated with the microprocessor as described above. Clock and ChipSelect are routed together to the slave blocks here. A another variant provides for address space multiplexing (ADRM) which several components share a ChipSelect. This is going through achieved the distribution of the messages to be sent to the blocks. Typically, this will be used to address eg 4 SPI slaves used on a ChipSelect the first 2 bits of a message. It can but also more or less than 2 bits for a block addressing used when the data format and the data frame of the transmission protocol and the processing in the slave is adjusted accordingly, typically to a multiple of 8 bits. Here clock, data input and data output shared. The ChipSelect is powered by several Building blocks - currently up to 4 - used, but not all of the up to 20 blocks on a bus.

Die deutsche Offenlegungsschrift DE 100 36 637 offenbart eine. Vorrichtung und ein Verfahren zur Ansteuerung einer begrenzten Anzahl von Peripherieelementen, deren maximale Anzahl durch die vorgegebene Anzahl an Auswahlschnittstellen begrenzt ist. Zur Erhöhung der Anzahl an Peripherieelementen wird ein zusätzlicher Coprozessor eingesetzt.The German patent application DE 100 36 637 discloses one. Device and a method for controlling a limited number of peripheral elements whose maximum number is limited by the predetermined number of selection interfaces. To increase the number of peripheral elements, an additional coprocessor is used.

Die deutsche Offenlegungsschrift DE 100 36 643 offenbart eine Vorrichtung und ein Verfahren zur Steuerung von Betriebsabläufen über eine vorgegeben Anzahl von Auswahlschnittstellen eines Prozessors. Zur Erweiterung der Anzahl der Peripherieelemente wird dabei Auswahlsignalen eine zusätzliche Auswahlkennung zugeordnet.The German patent application DE 100 36 643 discloses an apparatus and method for controlling operations over a predetermined number of selection interfaces of a processor. In order to expand the number of peripheral elements, selection signals are assigned an additional selection identifier.

Die deutsche Offenlegungsschrift DE 102 37 174 offenbart eine Vorrichtung und ein Verfahren zur seriellen Übertragung von Daten von einem Prozessor an Peripherieelemente. Zur Reduktion der Leitungen bei gleichzeitig hoher Datenrate wird ein Auswahlsignal über Datenleitungen mit übertragen.The German patent application DE 102 37 174 discloses an apparatus and method for serial transmission of data from a processor to peripheral devices. To reduce the lines while maintaining a high data rate, a selection signal is transmitted via data lines.

Offenbarung der ErfindungDisclosure of the invention

Es ist Aufgabe der vorliegenden Erfindung, eine Steuerschaltung zur effizienten, einfachen und zuverlässigen, sowie kostengünstigen Übertragung von Daten an einer SPI-Schnittstelle bereitzustellen.It Object of the present invention, a control circuit for efficient, simple and reliable, as well as cost-effective transmission of Data at an SPI interface provide.

Diese Aufgabe wird durch eine Schaltung nach Anspruch 1 gelöst, welche die Anschlüsse der Schnittstelle für ChipSelect über erste Schaltelemente mit einem jeweiligen Anschluss der Schnittstelle für Clock und SlaveInput zum zeitgleichen Senden von Signalen verbindet, und bei der die ersten Schaltelemente zum Aktivieren einer jeweiligen Clock-Leitung und SlaveInput-Leitung in Ansprechen auf ein ChipSelect-Signal ausgebildet sind, und welche zum zeitgleichen Empfangen von Signalen die Anschlüsse der Schnittstelle für ChipSelect über zweite Schaltelemente mit einem jeweiligen Anschluss der Schnittstelle für Clock und SlaveOutput verbindet, und bei der die zweiten Schaltelemente zum Aktivieren einer jeweiligen Clock-Leitung und SlaveOutput-Leitung in Ansprechen auf ein ChipSelect-Signal ausgebildet sind.This object is achieved by a circuit according to claim 1, which connects the connections of the interface for ChipSelect via first switching elements with a respective terminal of the interface for clock and slave input for the simultaneous transmission of signals, and in which the first switching elements for activating a respective clock Line and slave input line are formed in response to a ChipSelect signal, and which for Simultaneously receiving signals connects the terminals of the interface for ChipSelect via second switching elements to a respective terminal of the interface for clock and SlaveOutput, and wherein the second switching elements for activating a respective clock line and slave output line formed in response to a ChipSelect signal are.

Die vorliegende Erfindung geht dabei davon aus, dass mit zunehmender Anzahl der Teilnehmer an einem Bus die Notwendigkeit steigt, die Übertragungsrate (vorzugsweise 1 ... 4 MHz, aber auch darüber oder darunter) zu erhöhen, um alle Daten über den Bus zu bringen. Andererseits limitiert die Anzahl der Teilnehmer die maximale Übertragungsrate, da die jeweiligen Pinkapazitäten der Slave-Bausteine die Treiberfähigkeit der Signale am Mikroprozessor erhöhen und auch von den Datenausgängen der Slave-Bausteine entsprechende Treiberfähigkeiten erfordern. Unter Treiberfähigkeit wird dabei das Vermögen eines Bausteins verstanden, eine bestimmte elektrische Kapazität in einer bestimmten Zeit umzuladen. Insbesondere bei den Slave-Bausteinen tritt dabei ein Mitkoppeleffekt auf, nach dem größere Treiberfähigkeiten auch zu höheren Pinkapazitäten führen, was wieder eine höhere Treiberfähigkeit zur Folge hat. Durch Mehrkosten nachteilig sind daher größere Treiberfähigkeiten vor allem an den Slave-Bausteinen, die zu einer Begrenzung der Übertragungsrate bei Maximalausbau des Systems führen. Bei größeren Teilnehmerzahlen wird zudem das Timing unsymetrisch und ist daher schlecht bzw nicht mehr berechenbar. Des Weiteren treten EMV(ElektroMagnetische Veträglichkeit)-Probleme auf Grund der großen Umladeströme auf. Gegebenenfalls wird ein zweites, drittes etc Businterface auf dem Mikroprozessor notwendig. So weist zB der vorstehend genannte Copperhead vier SPI-Schnittstellen und der TC1796 zwei SPI-Schnittstellen auf. Die beiden Mikroprozessoren sind aber in etwa gleichwertig, da ein oder zwei SPI-Schnittstellen des Copperhead für andere Funktionen verwendet werden.The present invention assumes that with increasing Number of participants on a bus the need increases, the transmission rate (preferably 1 ... 4 MHz, but also above or below) to increase all data about the Bring bus. On the other hand, the number of participants limits the maximum transfer rate, because the respective Pinkapazitäten the slave blocks the driver capability increase the signals on the microprocessor and also from the data outputs of the Slave devices require appropriate driver capabilities. Under drivability will be the assets a building block understood, a specific electrical capacity in one reload certain time. Especially with the slave blocks occurs while a coupling effect, after the larger driver capabilities also to higher ones Pinkapazitäten to lead, what a higher one again drivability entails. Due to additional costs disadvantageous are therefore greater driver capabilities especially at the slave blocks, which limits the transmission rate at maximum system capacity. For larger numbers of participants In addition, the timing is unbalanced and is therefore bad or not more predictable. Furthermore, EMC (ElectroMagnetic Impairment) problems occur because of the big ones discharge currents on. Optionally, a second, third etc bus interface on necessary for the microprocessor. For example, the above-mentioned Copperhead has four SPI interfaces and the TC1796 has two SPI interfaces. The two microprocessors are however approximately equivalent, there one or Two SPI interfaces of the Copperhead used for other functions become.

Zur Meidung dieser Nachteile besteht ein wesentlicher Punkt der erfindungsgemäßen Schaltung darin, dass die Slave-Bausteine die Signale Clock und SlaveInput zeitgleich in Abhängigkeit des ChipSelect-Signals erhalten. Auch der Datenausgang und damit der Rückkanal zum Mikroprozessor wird in Abhängigkeit des ChipSelect-Signals ausgewählt. Die Slave-Bausteine werden dabei einzeln angesprochen oder zu Gruppen zusammengefasst. Durch das Multiplexen der Signale abhängig von ChipSelect kann mit nur einer SPI-Schnittstelle am Mikroprozessor ausgekommen werden. Durch die sozusagen parallele Signalisierung benötigen weder die Slave-Bausteine noch der Mikroprozessor größere Treiberfähigkeiten, noch wird die Übertragungsrate durch die Pinkapazitäten oder die Anzahl der Teilnehmer begrenzt. Zudem ist das Timing einfach berechenbar und es entstehen keine EMV-Probleme, da lediglich kleine Treiberfähigkeiten und geringe Umladeströme verlangt werden. Es ist auch kein zusätzliches Businterface auf dem Mikroprozessor erforderlich. Der Aufwand besteht allein in wenigen Registern zur Kontrolle der Pins, was zwar nicht vernachlässigbar, aber durchaus weniger ist als eine komplette SPI-Schnittstelle. Die zusätzlichen Pins für die doppelten Clock-, SlaveInput- und SlaveOutput-Pins ergeben eine Gesamtanzahl von Pins, die unter der eines zusätzlichen Interfaces liegt.to Avoiding these disadvantages is an essential point of the circuit according to the invention in that the slave blocks the signals Clock and SlaveInput at the same time in dependence of the ChipSelect signal. Also the data output and thus the return channel to the microprocessor is dependent of the ChipSelect signal. The slave blocks are addressed individually or grouped together. By depending on the multiplexing of the signals from ChipSelect can work with only one SPI interface on the microprocessor to be got along. Through the so-called parallel signaling need neither the slave devices nor the microprocessor major driver capabilities, still the transfer rate through the pink capacities or the number of participants limited. In addition, the timing is easy predictable and there are no EMC problems, because only small driving capabilities and low transhipment currents be requested. There is also no additional bus interface on the Microprocessor required. The effort is only in a few Registers for controlling the pins, which although not negligible, but quite less than a complete SPI interface. The additional Pins for the Double Clock, SlaveInput, and SlaveOutput pins make one Total number of pins below that of an additional interface.

Alternativ zur Erhöhung des Datendurchsatzes können grundsätzlich auch die Pinkapazitäten von ASICs reduziert werden. Aufgrund von ESD(ElectroStatic Discharge)-Forderungen, die sich im Automotivbereich als Standard erweisen und Technologiegründen ist allerdings eine Reduzierung der Pinkapazitäten schlecht möglich. Im Gegenteil werden diese durch höhere Anforderungen aus ESD und funktionalen Gründen, beispielsweise FMEAs (Failure Mode and Effects Analysis) immer höher.alternative to increase the data throughput can in principle also the pink capacities of ASICs are reduced. Due to ESD (ElectroStatic Discharge) requirements, the is standard in the automotive industry and is technology-based However, a reduction in the Pinkapazitäten poorly possible. in the The opposite is the case with higher ones Requirements for ESD and functional reasons, such as FMEAs (Failure Fashion and Effects Analysis) are getting higher.

Bevorzugte Weiterbildungen der erfindungsgemäßen Steuerschaltung sind in den Unteransprüchen 2 und 3 angegeben.preferred Further developments of the control circuit according to the invention are in the dependent claims 2 and 3 indicated.

Diese betreffen die hardwaremäßige Umsetzung der Schaltung, die bevorzugt mit integrierten und/oder diskreten Schaltelementen ausgeführt ist. Dadurch kann, je nach Anforderung, auf einen erfindungsgemäß ausgestalteten Mikroprozessor zurückgegriffen oder zB ein Standardprozessor mit der erfindungsgemäßen Schaltung aus- oder nachgerüstet werden.These affect the hardware implementation the circuit, preferably with integrated and / or discrete Running switching elements is. As a result, depending on the requirement, an inventively designed Microprocessor used or eg a standard processor with the circuit according to the invention be removed or retrofitted.

Die eingangs genannte Aufgabe wird auch durch ein Verfahren nach Anspruch 4 gelöst, bei dem in Abhängigkeit eines ChipSelect-Signals eine jeweilige Clock-Leitung und SlaveInput-Leitung zum zeitgleichen Senden von Signalen, und zum zeitgleichen Empfangen von Signalen eine jeweilige Clock-Leitung und SlaveOutput-Leitung in Abhängigkeit eines ChipSelect-Signals aktiviert werden.The The object mentioned at the outset is also achieved by a method according to claim 4 solved, depending on a ChipSelect signal, a respective clock line and slave input line for simultaneous transmission of signals, and for simultaneous reception of signals a respective clock line and slave output line depending of a ChipSelect signal.

Neben den schon vorstehend geschilderten Vorteilen besteht ein wesentlicher Punkt des erfindungsgemäßen Verfahrens darin, dass dieses besonders einfach strukturiert und damit kostengünstig zu realisieren ist.Next the advantages already described above is an essential Point of the method according to the invention in that this is particularly easy to structure and therefore inexpensive too realize is.

Eine bevorzugte Verwendung der erfindungsgemäßen Schaltung betrifft die Steuerung einer Gruppe von abhängigen Bausteinen über eine gemeinsame ChipSelect-, Clock-, SlaveInput- und SlaveOutput-Leitung. Diese Zusammenfassung der Bausteine zu Gruppen wie in der eingangs diskutierten Variante für das Adressraummultiplexing eröffnet die Möglichkeit, die Anzahl der gesteuerten Peripherieelemente zu erhöhen, ohne dass eine erhebliche Erhöhung der Pinanzahl oder eine weitere SPI-Schnittstelle vorgesehen werden muss.A preferred use of the circuit according to the invention relates to the control of a group of dependent components via a common ChipSelect-, Clock-, SlaveInput- and SlaveOutput line. This summary of the building blocks into groups as in the variant discussed above for the address space multiplexing opens the possibility of the number of controlled Periphe increase without the need for a significant increase in the number of pins or another SPI interface.

Um die Anzahl der zusätzlichen Pins im Rahmen zu halten, umfasst die genannte Gruppe in der Praxis bevorzugt 4 bis 8 elektronische Slave-Bausteine.Around the number of extra Keeping pins in the frame includes the named group in practice preferably 4 to 8 electronic slave modules.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Die erfindungsgemäße Schaltung und das Verfahren werden im folgenden anhand eines Ausführungsbeispiels näher erläutert. Gleiche oder gleichwirkende Teile sind mit gleichen Bezugszeichen versehen. Es zeigen:The inventive circuit and the method will be described below with reference to an embodiment explained in more detail. Same or equivalent parts are provided with the same reference numerals. Show it:

1 eine bekannte Verbindung der SPI-Schnittstelle eines Master-Mikroprozessors mit drei Slave-Bausteinen, die von diesem Master gesteuert werden; 1 a known connection of the SPI interface of a master microprocessor with three slave devices controlled by that master;

2 eine erfindungsgemäße Schaltung an der Schnittstelle des Mikroprozessors zum Senden von Daten an einzeln angesprochene Slave-Bausteine am Beispiel eines Clock-Signals; 2 a circuit according to the invention at the interface of the microprocessor for sending data to individually addressed slave modules using the example of a clock signal;

3 eine erfindungsgemäße Schaltung an der Schnittstelle des Mikroprozessors zum Empfangen von Daten einzeln angesprochener Slave-Bausteine am Beispiel eines SlaveOutput-Signals; und 3 a circuit according to the invention at the interface of the microprocessor for receiving data individually addressed slave blocks using the example of a SlaveOutput signal; and

4 eine Realisierung der erfindungsgemäßen Schaltung anhand eines logische Gatters in einem Mikroprozessor. 4 an implementation of the circuit according to the invention based on a logic gate in a microprocessor.

Ausführungsformen der ErfindungEmbodiments of the invention

Die 1 zeigt die schon eingangs beschriebene Verbindung der SPI-Schnittstelle I eines Master-Mikroprozessors M mit drei Slave-Bausteinen D1 ... D3, die von diesem Master M gesteuert werden. Die Übertragungsrate dieser Topologie stößt wegen der begrenzten Treiberfähigkeiten der Teilnehmer jedoch rasch an ihre Grenzen.The 1 shows the already described connection of the SPI interface I of a master microprocessor M with three slave devices D1 ... D3, which are controlled by this master M. However, the transmission rate of this topology quickly reaches its limits because of the limited driver capabilities of the subscribers.

Die 2 zeigt eine erfindungsgemäße Schaltung S an der SPI-Schnittstelle I des Prozessors M zum Senden von Daten die einzeln angesprochene Slave-Bausteine Dx am Beispiel eines Clock-Signals CLK. Die Bausteine D1 ... D3 erhalten die Signale Clock CLK und Dateneingang SI in Abhängigkeit des jeweiligen ChipSelect-Signals CS0 ... CS2. Dazu sind die jeweiligen ChipSelect-Leitungen der Schnittstelle I mit der Clock-Leitung der Schnittstelle I über Schaltelemente S11 ... S13 verknüpft, die in Ansprechen auf ein ChipSelect-Signal CS0 ... CS2 eine entsprechende Clock-Leitung L11 ... L13 der Bausteinen D1 ... D3 aktivieren. Dadurch wird der Datendurchsatz zwischen Prozessor M und den Bausteinen Dx erhöht, ohne dass die Treiberfähigkeit der Teilnehmer zwangsläufig ebenfalls erhöht werden müsste. Dies ermöglicht eine einfache, effiziente und kostengünstige Datenübertragung. Unter Beibehaltung einer einzigen SPI-Schnittstelle wird zudem das Timing einfach berechenbar und gleichsam EMV-Probleme vermieden.The 2 shows a circuit S according to the invention at the SPI interface I of the processor M for transmitting data, the individually addressed slave devices Dx using the example of a clock signal CLK. The blocks D1 ... D3 receive the signals Clock CLK and data input SI depending on the respective ChipSelect signal CS0 ... CS2. For this purpose, the respective ChipSelect lines of the interface I with the clock line of the interface I via switching elements S11 ... S13 are linked, which in response to a ChipSelect signal CS0 ... CS2 a corresponding clock line L11 ... L13 activate the blocks D1 ... D3. As a result, the data throughput between processor M and the blocks Dx is increased, without the driver capability of the participants would necessarily also have to be increased. This enables a simple, efficient and cost-effective data transmission. By maintaining a single SPI interface, the timing is easy to calculate and avoid EMC problems.

Die 3 zeigt eine erfindungsgemäße Schaltung S an der Schnittstelle I des Mikroprozessors M zum Empfangen von Daten einzeln angesprochener Slave-Bausteine Dx am Beispiel eines SlaveOutput-Signals SO. In Umkehrung des vorstehend beschriebenen Sendens von Daten wird dabei der Datenausgang SO und damit der Rückkanal zum Mikroprozessor M in Abhängigkeit eines ChipSelect-Signals CS0 ... CS2 ausgewählt. Dazu sind die jeweiligen ChipSelect-Leitungen der Schnittstelle I mit jeweiligen SlaveOutput-Leitungen L21 ... L23 der Bausteine Dx über Schaltelemente S21 ... S23 verknüpft, die in Ansprechen auf ein ChipSelect-Signal CS0 ... CS2 die SlaveOutput-Leitung der Schnittstelle I aktivieren.The 3 shows a circuit S according to the invention at the interface I of the microprocessor M for receiving data individually addressed slave devices Dx using the example of a SlaveOutput signal SO. In reversal of the data transmission described above, the data output SO and thus the return channel to the microprocessor M are selected as a function of a ChipSelect signal CS0... CS2. For this purpose, the respective ChipSelect lines of the interface I with respective SlaveOutput lines L21 ... L23 of the blocks Dx via switching elements S21 ... S23 are linked, which in response to a ChipSelect signal CS0 ... CS2, the SlaveOutput line of Enable interface I.

Die 4 zeigt eine Realisierung der erfindungsgemäßen Schaltung anhand eines logische Gatters in einem Mikroprozessor M, bei dem die schon erwähnten Schaltelemente S11 ... S13 als UND-Verknüpfungen, hier zwischen jeweiligen ChipSelect- Anschlüssen CS0 ... CS2 und Clock-Leitung CLK vorgesehen sind. Bei Umsetzung des erfindungsgemäßen Verfahrens in dem Mikroprozessor M bleiben die Pins für die ChipSelect-Signale CSx wie bisher, allerdings sind für das Clock-Signal CLK und den Dateneingang SI doppelte oder mehr Pins vorzusehen. Die Steuerschaltung S umfasst die Schaltelemente S11 ... S13, die in Abhängigkeit des CSx-Signals die CLK-Pins CLK0 ... CLK2 aktivieren. Für den Datenausgang SlaveOutput sind ebenfalls doppelte oder mehr Pins vorzusehen, wobei die Steuerung vergleichbar ist zu Clock und SlaveInput, nur eben in die andere Richtung. Im Beispiel der 4 liegt mit CSx = 1 das Signal 'Slave aktiv' an, wobei der erste Slave die Signale CS0, CLK0, SI0 und SO0, der zweite Slave CS1, CLK1, SI1 und SO1 usw erhält. Damit ist mit einer nur geringfügig erhöhten Anzahl von Anschlüssen eine Erhöhung der Übertragungsrate zwischen den Teilnehmern möglich, ohne deren Treiberfähigkeit ebenfalls erhöhen zu müssen.The 4 shows a realization of the circuit according to the invention with reference to a logic gate in a microprocessor M, in which the already mentioned switching elements S11 ... S13 are provided as AND operations, here between respective ChipSelect- CS0 ... CS2 and clock lines CLK. When implementing the method according to the invention in the microprocessor M, the pins for the chip select signals CSx remain as before, but double or more pins must be provided for the clock signal CLK and the data input SI. The control circuit S comprises the switching elements S11... S13, which activate the CLK pins CLK0... CLK2 as a function of the CSx signal. For the data output SlaveOutput also double or more pins are to be provided, whereby the control is comparable to Clock and SlaveInput, only in the other direction. In the example of 4 with CSx = 1, the signal 'Slave active' is present, whereby the first slave receives the signals CS0, CLK0, SI0 and SO0, the second slave CS1, CLK1, SI1 and SO1 etc. This is an increase in the transmission rate between participants possible with only a slightly increased number of connections, without having to increase their driving ability also.

Wie aus den vorstehenden Beispielen erkennbar ist, macht die erfindungsgemäße Schaltung und das entsprechende Verfahren eine effiziente Datenübertragung in einem Master-Slave-System auf einfache und kostengünstige Art und Weise möglich. Gleichzeitig werden mit der Erhöhung der Treiberfähigkeit üblicherweise einhergehende Nachteile vermieden und Timingprobleme gelöst.As can be seen from the above examples makes the inventive circuit and the corresponding method an efficient data transmission in a master-slave system in a simple and cost-effective way and way possible. simultaneously be with the increase the driver capability usually associated disadvantages avoided and timing problems solved.

Claims

Circuit (S) for signal control at an SPI interface (I) a microprocessor (M), wherein the circuit (S) the terminals of the Interface (I) for ChipSelect (CS0 ... CS2) via first switching elements (S11 ... S13) with a respective connection of Interface (I) for Clock (CLK) and SlaveInput (SI) for simultaneous transmission of signals connects, and the first switching elements (S11 ... S13) to activate a respective clock line (L11 ... L13) and slave input line in response are formed on a ChipSelect signal, and the circuit (S) for Simultaneously receiving signals, the connections of the interface (I) for ChipSelect (CS0 ... CS2) second switching elements (S21 ... S23) with a respective terminal the interface (I) for Clock (CLK) and SlaveOutput (SO) connects, and the second switching elements (S21 ... S23) for activating a respective clock line and SlaveOutput line (L21 ... L23) in response to a ChipSelect signal are formed.

Circuit (S) according to claim 1, wherein the control circuit with integrated switching elements (S11 ... S13, S21 ... S23) is executed.

Circuit (S) according to claim 1, wherein the control circuit with discrete switching elements (S11 ... S13; S21 ... S23).

Method for signal control at an SPI interface (I) a microprocessor (M), wherein in response to a ChipSelect signal a respective clock line (L11 ... L31) and slave input line for simultaneous transmission of signals, and for simultaneous reception of signals a respective clock line and slave output line (L21 ... L23) depending a ChipSelect signal to be activated.

The method of claim 4, wherein

Use of a circuit (S) according to one of the preceding claims to control a group of dependent Blocks (D1 ... D3) via a common ChipSelect, Clock, SlaveInput and SlaveOutput line.

Use of a circuit (S) according to claim 6, wherein the group comprises 4 to 8 electronic components (Dx).