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Die
Erfindung bezieht sich auf ein Verfahren zur Bildung einer Justiermarke
eines Halbleiterbauelements.
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Da
Halbleiterbauelemente dicht und hochintegriert werden, wird die
Designregel herunterskaliert und Einheitselemente werden viel kleiner.
Daher ist eine präzise
Justierung zwischen einem Halbleitersubstrat und einer Maske während der
Fertigung erforderlich. Normalerweise können Justiermarken in einer
Anrissspur eines Halbleitersubstrats zum Justieren des Halbleitersubstrats
und der Maske gebildet werden. Eine der Justiermarken kann in einer
Anrissspur gleichzeitig mit einer Isolationsschicht zum Begrenzen
eines aktiven Bereichs eines Chipbereichs durch einen Isolationsprozess
mit flachem Graben (STI-Prozess) oder dergleichen gebildet werden
und kann eine Form aufweisen, die über das Substrat vorsteht.
Die Justiermarke kann in einem Gatebildungsprozess, einem Ionenimplantationsprozess,
bei einer Silicidierungsblockierschicht (SBL) für einen selektiven Silicidbildungsprozess,
einem Kontaktbildungsprozess oder dergleichen verwendet werden.
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Da
ein Leistungsbauelement wie ein LCD-Treiber-IC (LDI) oder dergleichen
einen Betrieb mit niedrigerer Spannung zum Treiben eines Logikschaltkreises
und einen Betrieb mit höherer
Spannung zum Treiben eines LCD-Betriebs erfordert, muss eine Doppelgateoxidschicht
eingesetzt werden. Ein herkömmliches
Verfahren zum Bilden der Doppelgateoxidschicht kann das Bilden einer
Isolationsschicht, die einen aktiven Bereich in einem Chipbereich
eines Halbleitersubstrats begrenzt, und das gleichzeitige Bilden
einer vorstehenden Justiermarke in einer Anrissspur beinhalten.
Nach Bildung einer ersten thermischen Oxidschicht auf dem Substrat kann
die erste thermische Oxidschicht mit Ausnahme eines Bereichs des
Chipbereichs für
höhere
Spannung nassgeätzt
werden, wodurch eine Gateoxidschicht für einen Betrieb mit höherer Spannung
gebildet wird. Eine zweite thermische Oxidschicht kann auf dem Substrat
gebildet werden, wodurch eine Gateoxidschicht für einen Betrieb mit niedrigerer Spannung
in einem Bereich für
niedrigere Spannung gebildet wird. Die Gateoxidschicht kann aus
einer dicken ersten thermischen Oxidschicht in dem Bereich für höhere Spannung
gebildet werden, und die zweite Gateoxidschicht kann aus einer dünnen zweiten
thermischen Oxidschicht in dem Bereich für niedrigere Spannung gebildet
werden.
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Da
jedoch das herkömmliche
Verfahren zur Bildung einer Doppelgateoxidschicht das Entfernen der
ersten thermischen Oxidschicht des Bereichs für niedrigere Spannung unter
Verwendung eines Nassätzprozesses
beinhalten kann, um einen Teil der Oxidschicht der Justiermarke
zu entfernen, kann die Stufenhöhendifferenz
zwischen der Substratoberfläche
und der Justiermarke reduziert sein. Nach der Bildung der Justiermarke
kann die Oxidschicht der Justiermarke abgetragen werden, wenn ein
nachfolgender Nassätzprozess
durchgeführt
wird. Wenn das Abtragen der Oxidschicht merklich ist, weil die Stufenhöhendifferenz
der Justiermarke während
wiederholter Nassätzprozesse
möglicherweise
entfernt wird, kann die Justiermarke auf gleicher Ebene mit der
Substrat oberfläche
liegen. Wenn die Stufenhöhendifferenz
der Justiermarke entfernt wird, kann es sein, dass eine Justierung
während
nachfolgender Prozesse nicht präzise
durchgeführt
wird, und es kann eine Fehljustierung auftreten.
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Die 1A bis 1F veranschaulichen ein herkömmliches
Verfahren zur Bildung einer Justiermarke eines Halbleiterbauelements.
Bezugnehmend auf 1A werden
eine Kontaktstellenoxidschicht 110 und eine Hartmaskenschicht 120 auf
einem Halbleitersubstrat 100 gebildet. Die Hartmaskenschicht 120 und
die Kontaktstellenoxidschicht 110 können unter Verwendung von Photolithographie
oder dergleichen geätzt
werden, um einen Teil des Halbleitersubstrats 100 in einem
Chipbereich 101 und einen Teil des Halbleitersubstrats 100 in
einer Anrissspur 105 freizulegen. Das freigelegte Halbleitersubstrat 100 kann geätzt werden,
wodurch ein erster Graben 131 in dem Chipbereich 101 und
ein zweiter Graben 135 in der Anrissspur 105 gebildet
werden.
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Bezugnehmend
auf 1B wird eine Oxidschicht 140 auf
der Hartmaskenschicht 120 gebildet, um den ersten Graben 131 und
den zweiten Graben 135 zu füllen. Bezugnehmend auf 1C kann die Oxidschicht 140 unter
Verwendung von chemisch-mechanischem Polieren (CMP) oder dergleichen
geätzt
werden, um die Oberfläche
des Substrats zu planarisieren. Somit wird eine erste Isolationsschicht 141 innerhalb
des ersten Grabens 131 gebildet, und eine zweite Isolationsschicht 145 wird
innerhalb des zweiten Grabens 135 gebildet. Die erste Isolationsschicht 141 kann
einen aktiven Bereich des Chipbereichs 101 begrenzen.
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Bezugnehmend
auf 1D werden die Hartmaskenschicht 120 und
die Kontaktstellenoxidschicht 110 entfernt. Bezugnehmend
auf 1E wird eine photosensitive
Schicht 150 auf dem Substrat aufgebracht und strukturiert,
um die zweite Isolationsschicht 145 der Anrissspur 105 freizulegen.
Bezugnehmend auf 1F wird
die freigelegte zweite Isolati onsschicht 145 unter Verwendung
der photosensitiven Schicht 150 als Maske geätzt, wodurch eine
Justiermarke 135a gebildet wird. Die Justiermarke 135a weist
eine vertiefte Struktur mit einer Stufenhöhendifferenz von H1 bezüglich einer
Substratoberfläche
auf. Die zweite Isolationsschicht 145 wird vollständig geätzt, und
die Justiermarke 135a weist eine Stufenhöhendifferenz
entsprechend der Tiefe des zweiten Grabens 135 auf.
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Da
die herkömmliche
Justiermarke 135a vertieft ist, um eine Stufenhöhendifferenz
unter die Substratoberfläche
aufzuweisen, kann die Stufenhöhendifferenz
nur vergrößert werden,
wenn die Oxidschicht der Isolationsschicht 145 während eines nachfolgenden
Nassätzprozesses
abgetragen wird. Daher können
die zuvor erwähnten
Probleme hinsichtlich der reduzierten Stufenhöhendifferenz der Justiermarke 135a vermieden
werden, der Prozess kann jedoch kompliziert sein, da ein zusätzlicher Maskenbildungsprozess
zur Bildung der vertieften Justiermarke 135a notwendig
ist.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Verfahrens zur Bildung einer Justiermarke eines Halbleiterbauelements
zugrunde, das in der Lage ist, die vorstehend erwähnten Schwierigkeiten
des Standes der Technik zu reduzieren oder zu vermeiden, und insbesondere
die Bildung einer vorteilhaften Justiermarke durch einen relativ einfachen
Prozess ohne einen zusätzlichen
Maskenbildungsprozess ermöglicht.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Justiermarkenbildungsverfahrens
mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen
der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen
dargestellt, in denen zeigen:
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1A bis 1F Querschnittansichten zum
Veranschaulichen eines Verfahrens zur Bildung einer Justiermarke
eines herkömmlichen
Halbleiterbauelements,
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2A bis 2F Querschnittansichten zum
Veranschaulichen eines Verfahrens zur Bildung einer Justiermarke
eines Halbleiterbauelements gemäß der Erfindung,
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3A bis 3F Querschnittansichten zum
Veranschaulichen eines Verfahrens zur Herstellung eines Halbleiterbauelements
gemäß der Erfindung,
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4A bis 4D Querschnittansichten zum
Veranschaulichen eines weiteren Verfahrens zur Herstellung eines
Halbleiterbauelements gemäß der Erfindung
und
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5A bis 5F Querschnittansichten zum
Veranschaulichen noch eines weiteren Verfahrens zur Herstellung
eines Halbleiterbauelements gemäß der Erfindung.
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In
den Querschnittansichten der 2A bis 2F ist
ein Verfahren zur Bildung einer Justiermarke eines Halbleiterbauelements
gemäß beispielhaften
Ausführungsformen
der Erfindung in aufeinanderfolgenden Prozessschritten veranschaulicht.
Bezugnehmend auf 2A werden eine Kontaktstellenoxidschicht 210 und
eine Hartmaskenschicht 220 auf einem Halbleitersubstrat 200 gebildet.
Die Hartmaskenschicht 220 kann eine Nitridschicht oder
dergleichen beinhalten, und die Dicke der Hartmaskenschicht 220 kann
in Abhängigkeit
von einer Stufenhöhendifferenz
einer in einem nachfolgenden Prozess zu bildenden Justiermarke festgelegt
werden. Die Hartmaskenschicht 220 und die Kontaktstellenoxidschicht 210 werden
geätzt,
um einen Teil des Halbleitersubstrats 200 freizulegen.
Ein Teil eines Chipbereichs 201 in dem Halbleitersubstrat 200,
in dem Einheitselemente gebildet werden, und ein Teil einer Anrissspur 205,
der den Chipbereich 201 separiert, werden freigelegt. Der
freigelegte Teil des Halbleitersubstrats 200 wird geätzt, wodurch
ein erster Graben 231 in dem Chipbereich 201 gebildet
wird und ein zweiter Graben 235 in der Anrissspur 205 gebildet wird.
Der erste Graben 231 bildet eine Isolationsschicht, die
einen aktiven Bereich des Chipbereichs 201 begrenzt, und
der zweite Graben 235 bildet eine Justiermarke in der Anrissspur 205.
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Bezugnehmend
auf 2B wird eine isolierende Schicht 240 auf
der Hartmaskenschicht 220 gebildet, um den ersten Graben 201 und
den zweiten Graben 205 zu füllen. Die isolierende Schicht 240 kann
aus einem USG, einem O3-TEOS-USG und/oder einer Oxidschicht aus
einem Plasma hoher Dichte (HDP-Schicht) mit verbesserten zwischenraumfüllenden
Eigenschaften gebildet werden, um ein Füllen des ersten und des zweiten
Grabens 231 und 235 zu ermöglichen.
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Bezugnehmend
auf 2C wird die isolierende Schicht 240 durch
chemisch-mechanisches Polieren (CMP) oder dergleichen geätzt, um
die Substratoberfläche
zu planarisieren. Somit wird eine Isolationsschicht 241 innerhalb
des ersten Grabens 231 gebildet, und eine Justiermarke 245 wird
innerhalb des zweiten Grabens 235 gebildet. Bevor der erste und
der zweite Graben 231 und 235 mit der isolierenden
Schicht 240 gefüllt
werden, kann ein aus einer Nitridschicht gebildeter Überzug,
eine thermische Oxidschicht als Oxidpufferschicht zur Verminderung von
mechanischer Spannung zwischen dem Überzug und dem Substrat und/oder
eine Mitteltemperaturoxid(MTO)-Schicht innerhalb des ersten und
des zweiten Grabens 231 und 235 gebildet werden.
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Bezugnehmend
auf 2D werden die Hartmaskenschicht 200 und
die Kontaktstellenoxidschicht 210 unter Verwendung eines
Phosphorsäure-Ablöseprozesses
oder dergleichen entfernt. Eine Isolationsschicht 241 wird
in dem Chipbereich 201 des Substrats 200 mit einer
Stufenhöhendifterenz zwischen
der Substratoberfläche
und der Isolationsschicht 241 gebildet, und eine vorstehende
Justiermarke 245 wird in der Anrissspur 205 mit
einer Stufenhöhendifterenz
H2 zwischen der Substratoberfläche
und der Justiermarke 245 gebildet. Die Stufenhöhendifterenz
H2 der Justiermarke 245 kann über die Dicke der Hartmaskenschicht 220,
den CMP-Prozess und/oder den Phosphorsäure-Ablöseprozess der Hartmaske bestimmt
werden. Die Justiermarke 245 kann eine Stufenhöhendifferenz
von etwa 5nm bis etwa 200nm aufweisen. Die Hartmaskenschicht 200 kann
eine Dicke von etwa 50nm bis etwa 300nm aufweisen.
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Bezugnehmend
auf 2E kann eine Schicht 250 zur Bildung
eines Elements auf dem Substrat 200 mit der Isolationsschicht 241 und
der Justiermarke 245 gebildet werden. Die wenigstens eine
Elementbildungsschicht 250, hier auch kurz Bildungsschicht
genannt, kann aus einem Material mit einer Ätzselektivität bezüglich der
Isolationsschicht 241 und der Justiermarke 245 bestehen,
zum Beispiel einer Nassätzselektivität oder dergleichen.
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Die
wenigstens eine Bildungsschicht 250 kann eine leitfähige Schicht
oder eine isolierende Schicht beinhalten. Die leitfähige Schicht
kann eine Polysiliciumschicht oder dergleichen sein, und die isolierende
Schicht kann eine Nitridschicht oder dergleichen sein. Die wenigstens
eine Bildungsschicht 250 kann dazu verwendet werden, ein
Einheitselement (nicht gezeigt) in dem Chipbereich 201 zu
bilden, und kann eine Polysiliciumschicht zur Bildung eines Gates
und/oder einer unteren Elektrode eines Kondensators und/oder eine
Nitridschicht zur Bildung einer dielektrischen ONO-Schicht eines
Kondensators verwenden. Wenn für
eine Gateisolationsschicht eine Nitridschicht verwendet wird, kann
des Weite ren die Gateisolationsschicht für die wenigstens eine Bildungsschicht 250 verwendet
werden. Außerdem kann
die wenigstens eine Bildungsschicht 250 verschiedene Schichten
zur Bildung eines Einheitselements des Chipbereichs 201 verwenden.
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Bezugnehmend
auf 2F wird die wenigstens eine Elementbildungsschicht 250 strukturiert, wodurch
eine Struktur 251 zur Bildung des Einheitselements in dem
Chipbereich 201 gebildet wird und eine Deckschicht 255 in
der Anrissspur 205 zur Bedeckung der Justiermarke 245 gebildet
werden. Da die Deckschicht 255, die aus einem Material
mit einer Nassätzselektivität bezüglich der
Justiermarke 245 bestehen kann, so strukturiert ist, dass
sie die Justiermarke 245 bedeckt, verlangsamt oder verhindert die
Deckschicht 255, dass eine Oxidschicht der Justiermarke 245 während eines
nachfolgenden Nassätzprozesses
zur Bildung des Einheitselements abgetragen wird. Somit kann die
Stufenhöhendifferenz H2
zwischen der Justiermarke 245 und dem Substrat durch die
Deckschicht 255 aufrechterhalten werden.
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Gemäß beispielhaften
Ausführungsformen kann
das Verfahren zur Bildung einer Justiermarke die Stufenhöhendifferenz
der Justiermarke auch ohne einen zusätzlichen Maskenbildungsprozess aufrechterhalten,
da die Deckschicht 255, welche die in der Anrissspur 205 ausgebildete
Justiermarke 245 bedeckt, gleichzeitig mit der Bildung
der elementbildenden Struktur 251 zur Bildung des Einheitselements
des Chipbereichs 201 gebildet werden kann.
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Die 3A bis 3F veranschaulichen
ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer
beispielhaften Ausführungsform der
Erfindung. In dieser Ausführungsform
wird, wenn ein Gate und eine untere Kondensatorelektrode in dem
Chipbereich unter Verwendung einer Polysiliciumschicht als wenigstens
einer Bildungsschicht gebildet wer den, eine Deckschicht einer Justiermarke gleichzeitig
in der Anrissspur gebildet.
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Bezugnehmend
auf 3A beinhaltet das Halbleitersubstrat 300 einen
Chipbereich 302, in dem Einheitselemente gebildet werden,
und eine Anrissspur 305, die den Chipbereich 302 separiert.
Ein MOS-Transistor wird in einem ersten Bereich 301 des
Chipbereichs 302 gebildet, und ein Kondensator wird in
einem zweiten Bereich 303 des Chipbereichs 302 gebildet.
Das Substrat 300 wird mittels des gleichen Prozesses wie
jenem in den 2A bis 2D dargestellten
geätzt,
wodurch ein erster Graben 311 in dem ersten Bereich 301 des
Chipbereichs 302, ein zweiter Graben 313 in dem
zweiten Bereich 303 des Chipbereichs 302 und ein
dritter Graben 315 in der Anrissspur 305 gebildet
werden. Der erste, der zweite und der dritte Graben 311, 313 und 315 werden
mit einer isolierenden Schicht gefüllt, zum Beispiel einem USG,
einem O3-TEOS-USG und/oder einer HDP-Oxidschicht, und ein CMP-Prozess
oder dergleichen kann durchgeführt
werden, wodurch eine erste Isolationsschicht 321 und eine
zweite Isolationsschicht 323 in dem ersten Graben 311 beziehungsweise
dem zweiten Graben 313 gebildet werden. Gleichzeitig wird
eine vorstehende Justiermarke 325 in dem dritten Graben 315 gebildet.
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Bezugnehmend
auf 3B werden eine erste isolierende Schicht 330 und
eine Polysiliciumschicht 340 auf dem Substrat mit der ersten
und der zweiten Isolationsschicht 321 und 323 gebildet,
und die Justiermarke 325 wird darauf gebildet. Die Polysiliciumschicht 340 kann
durch Aufbringen einer mit p-leitenden oder n-leitenden Störstellen
dotierten Polysiliciumschicht oder durch Aufbringen einer undotierten
Polysiliciumschicht und Dotieren von p-leitenden oder n-leitenden
Störstellen
durch einen Ionenimplantationsprozess gebildet werden. Bezugnehmend
auf 3C werden die Polysiliciumschicht 340 und
die erste isolierende Schicht 330 geätzt, wodurch eine Gateelektrode 341 und
eine Gateoxid schicht 331 in dem ersten Bereich 301 gebildet
werden. Eine untere Kondensatorelektrode 343 wird in dem
zweiten Bereich 303 gebildet, und eine Deckschicht 345 wird
aus einer einzelnen Polysiliciumschicht in der Anrissspur 305 gebildet.
Die ersten isolierenden Schichtstrukturen 333 und 335 können unter
der unteren Kondensatorelektrode 343 beziehungsweise der
Deckschicht 345 belassen werden. Wenn die Gateelektrode 341 und
die untere Kondensatorelektrode 343 in dem Chipbereich 302 gebildet
werden, wird somit gleichzeitig die Deckschicht 345 für die Justiermarke 325 in
der Anrissspur 305 gebildet.
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Beispielhafte
Ausführungsformen
in den 3A bis 3C veranschaulichen
die Gateelektrode 341 und die untere Kondensatorelektrode 343, die
gleichzeitig in dem Chipbereich 302 gebildet werden, jedoch
kann alternativ eine Polysiliciumschicht aufgebracht und strukturiert
werden, wodurch ein Gate 341 in dem ersten Bereich 301 des
Chipbereichs 302 gebildet wird, und eine weitere Polysiliciumschicht
kann aufgebracht und strukturiert werden, wodurch eine untere Kondensatorelektrode 34 in dem
zweiten Bereich 303 des Chipbereichs 302 gebildet
wird. Oder es kann eine Polysiliciumschicht in dem zweiten Bereich 303 aufgebracht
und strukturiert werden, um so eine untere Kondensatorelektrode 343 zu
bilden, und eine Polysiliciumschicht kann in dem ersten Bereich 301 aufgebracht
und strukturiert werden, um so ein Gate zu bilden. Die Deckschicht 345 kann
z.B. während
des Prozesses zur Bildung des Gates und/oder des Prozesses zur Bildung
der unteren Kondensatorelektrode gebildet werden und kann während des
ersten dieser Prozesse gebildet werden.
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Beispielhafte
Ausführungsformen
der Erfindung beinhalten einen Transistor, der in dem Chipbereich 202 ausgebildet
ist, gemäß entsprechenden
alternativen Ausführungsformen
können
jedoch ein Transistor für
höhere
Spannung, ein Transistor für mittlere
Spannung und/oder ein Transistor für niedrigere Spannung gebildet
werden. Nach der Bildung einer Isolationsschicht in dem Chipbereich
und der Bildung einer Justiermarke in der Anrissspur können eine
Gateisolationsschicht eines dicken Transistors für höhere Spannung, eine Gateisolationsschicht
eines Transistors für
mittlere Spannung und/oder eine Gateisolationsschicht eines dünnen Transistors
für niedrigere
Spannung in dem Chipbereich gebildet werden. Wenn die Gateisolationsschicht
aus einer Nitridschicht gebildet wird und die Gateisolationsschicht
und die Deckschicht gleichzeitig gebildet werden, kann die Deckschicht
der Justiermarke immer zur gleichen Zeit gebildet werden, zu der
irgendeine der Gateoxidschichten der Transistoren für die höhere Spannung,
die mittlere Spannung und/oder die niedrigere Spannung zuerst gebildet
wird.
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Bezugnehmend
auf 3D wird eine zweite isolierende Schicht 350 auf
dem Substrat aufgebracht. Die zweite isolierende Schicht 350 kann
wenigstens eine einer Oxid-Nitrid-Oxid(ONO)-Schicht, einer Tantaloxidschicht,
einer Zirkoniumoxidschicht, einer Hafniumoxidschicht, einer BST-Oxidschicht,
einer PZT- oder SBT-Oxidschicht oder dergleichen beinhalten. Bezugnehmend
auf 3E wird die zweite isolierende Schicht 350 strukturiert,
wodurch eine dielektrische Kondensatorschicht 353 auf der
unteren Kondensatorelektrode 343 gebildet wird. Bezugnehmend
auf 3F wird eine Polysiliciumschicht auf dem Substrat
aufgebracht und strukturiert, wodurch eine obere Kondensatorelektrode 363 auf
der dielektrischen Kondensatorschicht 353 gebildet wird.
Wenn zuerst die untere Kondensatorelektrode 343 vor dem Bilden
des Gates 341 gebildet wird, können das Gate 341 und
die obere Kondensatorelektrode 363 gleichzeitig gebildet
werden.
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Die 4A bis 4D veranschaulichen
ein weiteres Verfahren zur Herstellung eines Halbleiterbauelements
gemäß beispielhaften
Ausführungsformen
der Erfindung. In den 4A bis 4D wird, wenn
ein Gate, eine untere Kondensatorelektrode und eine dielektrische
Kondensatorschicht in einem Chipbereich unter Verwendung einer Polysiliciumschicht und/oder
einer ONO-Schicht als wenigstens eine Elementbildungsschicht gebildet
werden, eine Deckschicht einer Justiermarke gleichzeitig in einer Anrissspur
gebildet.
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Bezugnehmend
auf 4A beinhaltet ein Halbleitersubstrat 400 einen
Chipbereich 402, wo ein Einheitselement gebildet wird,
sowie eine Anrissspur 405, die den Chipbereich 402 separiert.
Ein MOS-Transistor wird in einem ersten Bereich 401 des
Chipbereichs 402 gebildet, und ein Kondensator wird in
einem zweiten Bereich 403 des Chipbereichs 402 gebildet.
Wie bei beispielhaften Ausführungsformen,
die in 3A dargestellt sind, werden
ein erster Graben 411 und ein zweiter Graben 413 in
dem ersten Bereich 401 beziehungsweise dem zweiten Bereich 403 des
Chipbereichs 402 gebildet, und ein dritter Graben 415 wird
in der Anrissspur 405 gebildet. Nach dem Füllen des
ersten, des zweiten und des dritten Grabens 411, 413 und 415 mit
Oxidschichten, zum Beispiel einer USG-, einer O3-TEOS-USG- und/oder
einer HDP-Oxidschicht, kann ein CMP-Prozess oder dergleichen durchgeführt werden,
wodurch eine erste Isolationsschicht 421 und eine zweite
Isolationsschicht 423 in dem ersten Graben 411 beziehungsweise
dem zweiten Graben 413 gebildet werden. Gleichzeitig wird
eine vorstehende Justiermarke 425 in dem dritten Graben 415 gebildet.
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Bezugnehmend
auf 4B werden eine erste isolierende Schicht 430,
eine Polysiliciumschicht 440 und eine zweite isolierende
Schicht 450 sequentiell auf dem Substrat mit der ersten
und der zweiten Isolationsschicht 421 und 423 sowie
der Justiermarke 425 gebildet. Die Polysiliciumschicht 440 kann
durch Aufbringen einer mit p-leitenden oder n-leitenden Störstellen dotierten Polysiliciumschicht oder
durch Aufbringen einer undotierten Polysilicumschicht und Dotieren
von p-leitenden oder n-leitenden Störstellen unter Verwendung eines
Ionenimplantationsprozesses gebildet werden. Die zweite isolierende
Schicht 450 kann we nigstens eine Nitridschicht beinhalten,
zum Beispiel eine Oxid-Nitrid-Oxid(ONO)-Schicht
und/oder eine NO-Schicht.
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Bezugnehmend
auf 4C werden die Polysiliciumschicht 440 und
die erste und die zweite isolierende Schicht 430 und 450 geätzt, wodurch
ein Gate 441 mit einer Gateisolationsschicht 431 in
dem ersten Bereich 401 gebildet wird. Eine zweite isolierende
Schichtstruktur 451 verbleibt auf dem Gate 441.
Eine untere Kondensatorelektrode 443 und eine dielektrische
Kondensatorschicht 453 werden in dem zweiten Bereich 403 gebildet,
und eine Deckschicht 445a wird in der Anrissspur 405 gebildet.
Die Deckschicht 455a kann eine Stapelstruktur mit einer
Polysiliciumschichtstruktur 445 und einer zweiten isolierenden
Schichtstruktur 455 aufweisen. Die ersten isolierenden
Schichtstrukturen 433 und 435 werden unter der
unteren Kondensatorelektrode 443 beziehungsweise der Deckschicht 445a belassen.
Wenn die Gateelektrode 441 und die untere Kondensatorelektrode 443 in
dem Chipbereich 402 gebildet werden, kann somit die Deckschicht 445a für die Justiermarke 425 gleichzeitig
in der Anrissspur 405 gebildet werden.
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Beispielhafte
Ausführungsformen
der 4A bis 4C veranschaulichen
die Gateelektrode 441 und die untere Kondensatorelektrode 443, die
gleichzeitig in dem Chipbereich 402 gebildet werden, alternativ
können
jedoch eine erste isolierende Schicht und eine Polysiliciumschicht
aufgebracht und strukturiert werden, um ein Gate 441 in
dem ersten Bereich 401 des Chipbereichs 402 zu
bilden, und eine weitere Polysiliciumschicht und eine zweite isolierende
Schicht können
aufgebracht und strukturiert werden, um eine untere Kondensatorelektrode 443 und
eine dielektrische Kondensatorschicht 453 in dem zweiten
Bereich 403 des Chipbereichs 402 zu bilden. Alternativ
kann nach der Bildung der unteren Kondensatorelektrode 443 und
der dielektrischen Kondensatorschicht 453 in dem zweiten
Bereich 403 das Gate 441 in dem ersten Bereich 401 gebildet werden.
Die Deckschicht 445a kann gebildet werden, wenn das Gate
und/oder die untere Kondensatorelektrode und die dielektrische Kondensatorschicht gebildet
werden, und kann alternativ in einem nachfolgenden Prozess zur Bildung
des Gates und/oder der unteren Kondensatorelektrode und der dielektrischen
Kondensatorschicht gebildet werden.
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Bezugnehmend
auf 4D wird nach der Deposition einer Polysiliciumschicht
auf dem Substrat und deren Strukturierung eine obere Kondensatorelektrode 463 auf
der dielektrischen Kondensatorschicht 453 gebildet. Wenn
die untere Kondensatorelektrode 443 vor dem Gate 441 gebildet
wird, können
das Gate 441 und die obere Kondensatorelektrode 463 gleichzeitig
gebildet werden. In beispielhaften Ausführungsformen, die in den 4A bis 4D dargestellt
sind, können
Transistoren für
höhere Spannung,
mittlere Spannung und/oder niedrigere Spannung in dem Chipbereich 402 wie
bei beispielhaften Ausführungsformen
gebildet werden, die in den 3A bis 3F dargestellt
sind.
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Die 5A bis 5F veranschaulichen
ein weiteres Verfahren zur Herstellung eines Halbleiterbauelements
gemäß beispielhaften
Ausführungsformen
der Erfindung. In den 5A bis 5F kann, wenn
eine dielektrische Kondensatorschicht in einem Chipbereich unter
Verwendung einer Nitridschicht als Bauelementbildungsschicht gebildet
wird, eine Deckschicht einer Justiermarke gleichzeitig in einer
Anrissspur gebildet werden.
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Bezugnehmend
auf 5A beinhaltet ein Halbleitersubstrat 500 einen
Chipbereich 502, in dem ein Einheitselement gebildet wird,
sowie eine Anrissspur 505, die den Chipbereich 502 separiert.
Ein MOS-Transistor wird in einem ersten Bereich 501 des
Chipbereichs 502 gebildet, und ein Kondensator wird in
einem zweiten Bereich 503 des Chipbereichs 502 gebildet.
Wie bei beispielhaften Ausführungsformen
in 3A wird das Substrat 500 geätzt, wodurch
ein erster Graben 511 und ein zweiter Graben 513 in
dem ersten Bereich 501 beziehungsweise dem zweiten Bereich 503 des
Chipbereichs 502 gebildet werden und ein dritter Graben 515 in
der Anrissspur 505 gebildet wird. Nach dem Füllen des
ersten, des zweiten und des dritten Grabens 511, 513 und 515 mit
einer isolierenden Schicht, zum Beispiel einer Oxidschicht wie einer
USG-, einer O3-TIOS-USG- oder einer HDP-Oxidschicht, kann ein CMP-Prozess oder dergleichen
durchgeführt werden,
wodurch eine erste Isolationsschicht 521 und eine zweite
Isolationsschicht 523 in dem ersten Graben 511 beziehungsweise
dem zweiten Graben 513 gebildet werden. Gleichzeitig wird
eine vorstehende Justiermarke 525 in dem dritten Graben 515 gebildet.
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Bezugnehmend
auf 5B wird eine erste isolierende Schicht 530 und
eine Polysiliciumschicht 540 auf dem Substrat mit der ersten
und der zweiten Isolationsschicht 521 und 523 und
der Justiermarke 525 gebildet. Die Polysiliciumschicht 540 kann
durch Aufbringen einer mit p-leitenden
oder n-leitenden Störstellen
dotierten Polysiliciumschicht oder durch Aufbringen einer undotierten
Polysiliciumschicht und Dotieren mit p-leitenden oder n-leitenden
Störstellen unter
Verwendung eines Ionenimplantationsprozesses gebildet werden. Bezugnehmend
auf 5C werden die Polysiliciumschicht 540 und
die isolierende Schicht 530 geätzt, wodurch ein Gate 541 mit
einer Gateoxidschicht 531 in dem ersten Bereich 501 gebildet
wird. In dem zweiten Bereich 503 wird eine untere Kondensatorelektrode 543 gebildet.
Unter der unteren Kondensatorelektrode 543 wird eine erste isolierende
Schichtstruktur 533 belassen.
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Beispielhafte
Ausführungsformen
der 5A bis 5C veranschaulichen
die Gateelektrode 541 und die untere Kondensatorelektrode 543, die
gleichzeitig in dem Chipbereich 502 gebildet werden, das
Gate 541 kann jedoch alternativ in dem ersten Bereich 501 des
Chipbereichs 502 durch Aufbringen und Strukturieren einer
Gateoxidschicht und einer Polysiliciumschicht gebildet werden, und
die untere Kondensatorelektrode 543 kann in dem zweiten Bereich 503 des
Chipbereichs 502 durch Aufbringen und Strukturieren einer
weiteren Polysiliciumschicht gebildet werden. Alternativ kann das
Gate 541 in dem ersten Bereich 501 gebildet werden,
nachdem die untere Kondensatorelektrode 543 in dem zweiten
Bereich 503 gebildet wurde.
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Bezugnehmend
auf 5D wird eine zweite isolierende Schicht 550 auf
dem Substrat aufgebracht. Die isolierende Schicht 550 kann
wenigstens eine Nitridschicht beinhalten, zum Beispiel eine ONO-Schicht
oder eine NO-Schicht. Bezugnehmend auf 5E wird
die zweite isolierende Schicht 550 strukturiert, wodurch
eine dielektrische Kondensatorschicht 553 auf der unteren
Kondensatorelektrode 543 gebildet wird. Eine Deckschicht 555 für eine Justiermarke 525 wird
gleichzeitig in der Anrissspur 505 gebildet. Somit wird
eine Deckschicht 555 mit wenigstens einer Nitridschicht
gebildet. Bezugnehmend auf 5F wird
eine Polysiliciumschicht auf dem Substrat aufgebracht und strukturiert,
wodurch eine obere Kondensatorelektrode 563 auf der dielektrischen
Kondensatorschicht 553 gebildet wird. In beispielhaften
Ausführungsformen,
die in den 5A bis 5F dargestellt
sind, können
Transistoren für höhere Spannung,
mittlere Spannung und/oder niedrigere Spannung in dem Chipbereich
in gleicher Weise gebildet werden wie bei den beispielhaften Ausführungsformen,
die in den 3A bis 3F dargestellt
sind.
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Wie
vorstehen detailliert beschrieben, kann gemäß beispielhaften Ausführungsformen
der Erfindung nach Bildung einer Justiermarke mit einer Stufenhöhendifferenz
bezüglich
einem Substrat in einer Anrissspur und vor der Bildung einer elementbildenden
Struktur in einem Chipbereich eine Deckschicht zum Abdecken der
Justiermarke gebildet werden. Daher kann die Fertigung vereinfacht
werden, da keine zusätzlichen
maskenbildenden Prozesse notwendig sind, und die Deckschicht schützt die
Justiermarke während
eines nachfolgenden Nassätzprozesses, wobei eine
konstante Stufenhöhendifferenz
der Justiermarke aufrechterhalten wird, was die Justierung verbessern
kann.