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Die Erfindung betrifft einen integrierten Halbleiterchip, der auf einem gemeinsamen Substrat mindestens einen Leistungshalbleiterschaltungsbereich und, dem Leistungshalbleiterschaltungsbereich lateral benachbart, mindestens einen weiteren temperaturempfindlichen Halbleiterschaltungsbereich aufweist, wobei zwischen den Schaltungsbereichen Zwischenräume eingehalten sind.
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Derartige integrierte Halbleiterchips, die z. B. in Hochvolt-CMOS oder BCD-Technologie aufgebaut sind, enthalten z. B. mehrere Leistungsendstufen gemeinsam mit einem Logikschaltungsbereich und/oder einem Analogschaltungsbereich und/oder gegebenenfalls einem Flash-Speicher. Die Leistungsendstufen sind in der Regel am Chiprand platziert, um die Widerstände der Bondverbindungen möglichst klein zu halten. Der Flash-Speicher, der in der Regel am temperaturempfindlichsten ist, muss zu allermeist in direkter Nachbarschaft zu den Endstufen liegen. Wegen der in den Endstufen geschalteten großen elektrischen Leistungen wird hier sehr viel Wärme entwickelt, die benachbarte Bauelemente, d. h. Bauelemente der temperaturempfindlichen Halbleiterschaltungen thermisch belasten. Diese Wärmebelastungen ergeben sich im Wesentlichen bei Schaltvorgängen und sind somit zeitlich begrenzt. Im Falle von Repetetive Clamping dauern diese Schaltvorgänge 50 bis 500 μs. Dauern diese Vorgänge länger an, so sind die generierten thermischen Schaltverluste nicht so hoch. In der Regel dürfen die z. B. in dem Flash-Speicher neben den Leistungsendstufen liegenden temperaturempfindlichen Bauteile keinen höheren Temperaturen als 150°C ausgesetzt werden. Durch die fortschreitende Miniaturisierung der CMOS-Transistoren werden darin insbesondere die PMOS-Transistoren temperaturempfindlicher. Ihre Spannungs-Temperaturcharakteristik (VT) beginnt sich zu verschieben.
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In bisher entwickelten und auf dem Markt befindlichen integrierten Halbleiterchips sind hauptsächlich Wärmeableitungen zu Kühlkörpern ein probates Mittel, die Temperatur des gesamten Halbleiterchips nicht übermäßig ansteigen zu lassen. Dies war deshalb möglich, da die Hochvoltprozesse noch nicht so stark miniaturisiert waren, dass es Temperaturprobleme gab. In Zukunft jedoch werden Hochvolt-CMOS- oder BCD-Prozesse im Bereich von weniger als 250 nm entwickelt. Aus diesem Grund sind laterale Wärmedämmungsmaßnahmen auf dem integrierten Halbleiterchip wenigstens zwischen jeweils den temperaturempfindlichen Halbleiterschaltungsbereichen und dem oder den Leistungshalbleiterschaltungsbereich(en) erwünscht oder erforderlich.
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US 2005/0046014 A1 betrifft die Isolation temperaturempfindlicher Komponenten von Wärmequellen in integrierten Schaltungen. Hierzu ist ein Graben vorgesehen, der die Wärme generierenden Elemente thermisch von den temperaturempfindlichen Elementen isoliert. Der Graben kann sich durch eine Rückseitenätzung vollständig durch die Halbleiterscheibe einer integrierten Schaltung erstrecken und mit einem thermisch isolierenden Material gefüllt sein.
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EP 1 033 751 A2 beschreibt ein Verfahren zum Herstellen vergrabener Schichten mit Oberseitenkontakten sowie die hieraus resultierende Struktur. Es wird eine vergrabene Dotierstoffschicht in einem Halbleiterkörper ausgebildet, indem eine Abfolge von Gräben geätzt wird, ein Dotierstoff auf die Unterseite der Gräben abgeschieden wird und eindiffundiert wird, bis sich die Dotierstoffe benachbarter Gräben zur Ausbildung einer durchgängigen Schicht treffen. Abhängig von dem Füllmaterial der Gräben kann die vergrabene Schicht kontaktiert oder isoliert werden. Mit diesem Verfahren ist es nicht erforderlich, Schichten teuer epitaktisch zu wachsen.
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Es ist deshalb Aufgabe der Erfindung, einen gattungsgemäßen integrierten Halbleiterchip so anzugeben, dass er eine wirkungsvolle laterale Wärmedämmung zwischen dem oder den Leistungshalbleiterschaltungsbereich(en) und dem oder den temperaturempfindlichen Halbleiterschaltungsbereich(en) ermöglicht.
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Diese Aufgabe wird durch die Lehre des Patentanspruchs 1 gelöst. Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
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Durch Wärmeisoliergräben, die mit einem Material von hohem thermischem Widerstand gefüllt sind, lassen sich thermisch die wärmeerzeugenden Chipbereiche von den wärmeempfindlichen Chipbereichen entkoppeln. Die Tiefe dieser Wärmeisoliergräben beträgt mindestens annähernd ein Drittel der Chipdicke.
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Vorteilhafterweise können in dem oder den Zwischenräumen zwischen den Leistungshalbleiterschaltungsbereich(en) und dem bzw. den temperaturempfindlichen Halbleiterschaltungsbereich(en) zur noch besseren Wärmedämmung mehrere Wärmeisoliergräben nebeneinander gebildet sein, die bevorzugt gleichartig aufgebaut sind und annähernd parallel nebeneinander laufen.
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Der Leitungstyp des den oder die Wärmeisoliergräben ausfüllenden Polysiliziums ist gleich dem Leitungstyp des Substrats.
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Als weitere bevorzugte Maßnahme weist der erfindungsgemäße Halbleiterchip zusätzlich auf der Chiprückseite zwischen dem Substrat und einer Rückseitenmetallisierung eine elektrische Isolationsschicht mit guter thermischer Leitfähigkeit auf, die z. B. aus SiC oder Diamant besteht. In diesem Fall ist die Tiefe der Wärmeisolationsgräben so gewählt, dass sie bis zu dieser elektrischen Isolationsschicht reicht.
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Im Falle der oder die Leistungshalbleiterschaltungsbereich(e) einen vertikalen Leistungstransistor z. B. einen vertikalen DMOS aufweisen, ist die elektrische Isolationsschicht unter dem oder jedem Leistungshalbleiterschaltungsbereich ausgespart.
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Als zusätzliche Wärmedämmungsmaßnahme kann ein Hohlraum (Void) zwischen dem Substrat und einer darüber liegenden Siliziumepitaxialschicht vorgesehen sein, wobei sich dieser Hohlraum über die Fläche des jeweiligen temperaturempfindlichen Halbleiterschaltungsbereichs erstreckt.
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Bei einem bevorzugten Ausführungsbeispiel des integrierten Halbleiterchips sind die mehreren Leistungshalbleiterschaltungsbereiche zu mindestens einem Leistungsblock und die mehreren temperaturempfindlichen Halbleiterschaltungsbereiche zu mindestens einem zweiten (temperaturempfindlichen) Schaltungsblock räumlich zusammengefasst. In diesem Fall befindet sich in dem Zwischenraum zwischen jedem Leistungsblock und jedem zweiten (temperaturempfindlichen) Schaltungsblock jeweils mindestens ein solcher Wärmeisoliergraben.
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Der erfindungsgemäße Halbleiterchip kann in mehreren Ausführungsbeispielen vorliegen, bei denen der oder die Leistungshalbleiterschaltungsbereich(e) oder der mindestens eine Leistungsblock in einem Beispiel mit Bipolarhochvolttransistoren, in einem alternativen Beispiel mit DMOS-Hochvolttransistoren ausgestattet sein kann und wobei die DMOS-Hochvolttransistoren entweder vertikale oder laterale MOS-Transistoren sein können.
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Bei weiteren Ausführungsbeispielen des erfindungsgemäßen Halbleiterchips sind der bzw. die temperaturempfindliche(n) Halbleiterschaltungsbereich(e) oder der zweite temperaturempfindliche Schaltungsblock mit einer Niedervolthalbleiterschaltung ausgestattet, die eine Logikschaltung und/oder eine Analogschaltung und/oder eine Speicherschaltung aufweisen kann.
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Vorteilhafterweise lässt sich bei einem mit den obigen Merkmalen realisierten integrierten Halbleiterchip durch die mit Oxid/Polysilizium gefüllten Wärmeisoliergräben die laterale Wärmediffusion stark beschränken. Zum Beispiel hat 1 μm Oxid einen thermischen Widerstand, der 300 μm Silizium entspricht. Da sich aufgrund der Wärmeisoliergräben, deren Tiefe mindestens etwa ein Drittel der Scheibendicke beträgt, die Wärme nicht zur Seite hinausbreiten kann, breitet sie sich zur Rückseite des Chips hin aus. Auf der Chiprückseite können wirksame Wärmeableitungsschichten vorgesehen sein, die die Wärme z. B. zu einem Kühlkörper hin ableiten. Hohe aber kurze Wärmepulse, wie sie bei Leistungstransistoren (einschließlich NPN-, Vertikal-, Lateral-DMOS usw.) entstehen, lassen sich vorteilhafterweise durch die erfindungsgemäßen Wärmeisoliergräben von den temperaturempfindlichen Halbleiterschaltungsbereichen auf dem Halbleiterchip fernhalten.
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Die obigen und weitere vorteilhafte Merkmale werden in der nachstehenden detaillierten Beschreibung verschiedener Ausführungsbeispiele eines erfindungsgemäßen integrierten Halbleiterchips noch deutlicher, die Bezug auf die beiliegenden Zeichnungsfiguren nimmt. Die Zeichnungsfiguren zeigen im Einzelnen:
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1A, 1B und 1C schematische Layoutansichten von drei verschiedenen Ausführungsbeispielen eines erfindungsgemäßen integrierten Halbleiterchips;
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2A und 2B jeweils einen schematischen Querschnitt der Ausführungsbeispiel gemäß den 1A und 1B, die die erfindungsgemäße Anordnung der Wärmeisoliergräben in der Tiefeneinrichtung des Halbleiterchips zeigen;
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3A und 3B schematische Querschnittansichten eines integrierten Halbleiterchips, bei dem die Wärmeisoliergräben vollständig isoliert sind;
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4A einen schematischen Querschnitt durch einen integrierten Halbleiterchip mit Common-Drain-Technologie mit vertikalem Leistungs-DMOS-Transistor;
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4B einen schematischen Querschnitt durch einen integrierten Halbleiterchip der zusätzlich zu den Wärmeisoliergräben ein gut thermisch leitendes Material auf der Chiprückseite und einen lateralen Leistungs-DMOS-Transistor aufweist;
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4C einen schematischen Querschnitt eines integrierten Halbleiterchips, der eine Kombination der Ausführungsbeispiele gemäß den 4A und 4B darstellt und zwar eines vertikalen Leistungs-DMOS-Transistors in einem Leistungshalbleiterschaltungsbereich und bei dem die thermisch gut leitende Schicht zwischen der Rückseitenmetallisierung und dem Substrat im Bereich des vertikalen Leistungs-DMOS-Transistors ausgespart ist; und
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5 einen schematischen Querschnitt durch einen integrierten Halbleiterchip gemäß der Erfindung mit einem zusätzlichen Hohlraum zwischen Substrat und Epitaxieschicht, der sich über die Fläche des temperaturempfindlichen Halbleiterbereichs erstreckt.
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Die in den 1A, 1B und 1C schematisch dargestellten Layoutansichten erfindungsgemäß gestalteter integrierter Halbleiterchips zeigen übliche Partitionierungen mit mehreren Leistungshalbleiterschaltungsbereichen 11–15, die am Chiprand platziert sind, um die Widerstände der Bondverbindungen möglichst klein zu halten und außerdem mit mehreren temperaturempfindlichen Halbleiterschaltungsbereichen 21, 22, 23 (1A und 1B) und 21–25 (1C). Beispielsweise ist der temperaturempfindliche Halbleiterschaltungsbereich 21 ein Logikschaltungsbereich, der Schaltungsbereich 22 enthält z. B. Analogschaltungen und der Schaltungsbereich 23 weist z. B. einen Flash-Speicher auf. Die Schaltungsbereiche 24 und 25 gemäß 1C können z. B. Logik- und/oder Analog- und/oder Flash-Speicherbereiche darstellen. Üblicherweise ist der Flash-Speicher (z. B. der Schaltungsbereich 23) am temperaturempfindlichsten und liegt in direkter Nachbarschaft zu den Leistungshalbleiterschaltungsbereichen 12, 13, 14, 15. Wie aus den 1A–1C ersichtlich, sind die mehreren Halbleiterschaltungsbereiche zu Schaltungsblöcken (in diesem Fall zu zwei Schaltungsblöcken 10A und 10B) zusammengefasst, während ebenfalls die temperaturempfindlichen Halbleiterschaltungsbereiche einen Schaltungsblock 20 bilden. Ein erster Wärmeisoliergraben WIG1 liegt bei den in den 1A–1C gezeigten Ausführungsbeispielen in einem Zwischenraum Z1 zwischen dem Leistungsblock 10A und dem temperaturempfindlichen Schaltungsblock 20. Zwischenräume Z2 und Z3 zwischen dem zweiten Leistungsblock 10B mit den Leistungshalbleiterschaltungsbereichen 14 und 15 und dem temperaturempfindlichen Schaltungsblock 20 erstreckt sich ein zweiter Wärmeisoliergraben WIG2, der gemäß 1B doppelt ausgeführt ist, d. h. dass zwei gleichartige parallele Wärmeisoliergräben WIG2 und WIG3 in diesen Zwischenräumen Z2 und Z3 gebildet sind.
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In der in 1C gezeigten schematischen Layoutdarstellung ist zusätzlich ein Wärmeisoliergraben WIG4 in einem Zwischenraum Z4 zwischen temperaturempfindlichen Halbleiterschaltungsbereichen 22, 23 einerseits und 24, 25 andererseits gebildet. Somit erstrecken sich die erfindungsgemäß vorgesehenen Wärmeisoliergräben WIG1–WIG3 in lateraler Richtung in den jeweiligen Zwischenräumen Z1, Z2, Z3 mindestens über eine Längsseite eines Leistungshalbleiterschaltungsbereichs bzw. eines Leistungsblocks 10A, 10B und/oder über eine Längsseite des temperaturempfindlichen Halbleiterbereichs, z. B. 21 bzw. eine Längsseite des temperaturempfindlichen Schaltungsblocks 20. Wie nachstehend noch deutlicher anhand der Querschnittsdarstellungen ausgeführt wird, reicht die Tiefe der Wärmeisoliergraben bis in das Substrat und beträgt mindestens annähernd ein Drittel der Chipdicke. Außerdem können die Wärmeisoliergräben WIG1–WIGn entweder ungefüllt oder mit wärmeisolierendem Füllmaterial gefüllt sein, z. B. mit einer Oxidauskleidung und mit Polysilizium.
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Der in 2A im Querschnitt gezeigte integrierte Halbleiterchip stellt einen Schnitt z. B. durch die Bereiche 15, 23 und 13 gemäß 1A dar. Zu erkennen sind bis in das Substrat P-SUB reichende Wärmeisoliergräben WIG1, WIG2, WIGn, bei denen lediglich die Wände mit isolierendem Oxid O ausgekleidet sind und die mit 2-Polysilizium P-POLY gefüllt sind und damit eine leitende Verbindung des Substrats P-SUB zur Siliziumoberfläche, d. h. zur Oberfläche einer N-Epitaxialschicht N-EPI schaffen. Die mit t1 bezeichnete Tiefe der Wärmeisoliergräben WIG1, WIG2, WIGn beträgt mindestens ein Drittel der Chipdicke, die sich im Beispiel aus der Dicke t2 des P-Substrats P-SUB und der Dicke t3 zusammensetzt, wobei die Dicke t3 die Summe der Dicken der Epitaxialschicht N-EPI und einer vergrabenen Schicht N-BL ist (t1 > 1/3 (t2 + t3)). Auf der Rückseite des Chips befindet sich eine thermische Ankopplung TA zu einem (nicht gezeigten) Kühlkörper.
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Die in 2B gezeigte Querschnittsdarstellung stellt einen Schnitt z. B. durch die Leistungshalbleiterschaltungsbereiche 13, 15 und den temperaturempfindlichen Halbleiterschaltungsbereich 23 dar und unterscheidet sich von dem in der Querschnittsdarstellung der 2A gezeigten Ausführungsbeispiel dadurch, dass der Wärmeisoliergraben im Zwischenraum Z2 zwischen dem Leistungshalbleiterschaltungsbereich 15 und dem temperaturempfindlichen Halbleiterschaltungsbereich 23 doppelt ausgeführt ist, das heißt aus zwei parallel nebeneinander liegenden gleichartigen Wärmeisoliergräben WIG2 und WIG3 besteht (vgl. 1B). Die sonstigen Bereiche und Maßnahmen des in 2B gezeigten Ausführungsbeispiels sind mit den entsprechenden Merkmalen in 2A identisch und mit den gleichen Bezugszeichen bezeichnet. Die parallele Anordnung mehrerer, d. h. in diesem Beispiel zweier paralleler Wärmeisoliergräben verbessert die Wärmedämmung zwischen dem Leistungshalbleiterschaltungsbereich 15 und dem temperaturempfindlichen Halbleiterschaltungsbereich 23, d. h. beispielsweise einem Flash-Speicher im Vergleich mit dem in 2A gezeigten Ausführungsbeispiel. Den beiden in den 2A und 2B gezeigten Ausführungsbeispielen ist außerdem gemeinsam, dass die Wärmeisoliergräben WIG1, WIG2, WIGn durch ihre Polysiliziumfüllung, die eine Verbindung zum P-Substrat P-SUB herstellt, einen Substratkontakt GND auf der Siliziumoberfläche ermöglichen.
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Die 3A und 3B zeigen weitere dem Verständnis der Erfindung dienende Beispiele integrierter Halbleiterchips, bei denen die Wärmeisoliergräben WIG2, WIG3 (3A) und WIG1, WIG2 (3B) vollständig isoliert sind. In 3A ist gezeigt, dass sich der aus Polysilizium P-POLY bestehende Substratanschluss GND zwischen den beiden parallelen Wärmeisoliergräben WIG2 und WIG3 befindet. Ansonsten ist der Aufbau des integrierten Halbleiterchips ähnlich dem in 2B gezeigten. Während die Wärmeisoliergräben WIG2, WIG3 gemäß 3A bis zur Siliziumoberfläche, d. h. bis zur Oberfläche der Epitaxialschicht N-EPI reicht, sind gemäß 3B die Wärmeisoliergräben WIG1 und WIG2 vollständig vergraben. Dabei sollte der verbleibende Bereich des Siliziums, d. h. der Epitaxialschicht N-EPI zwischen der Oberkante der Wärmeisoliergräben WIG1, WIG2 und der Oberfläche der Epitaxialschicht N-EPI möglichst gering sein. Am Besten wären 0 μm. Die Füllung der vollständig mit Oxid ausgekleideten Wärmeisoliergräben WIG1, WIG2, WIG3 kann bei den in den 3A, 3B gezeigten Ausführungsbeispielen Polysilizium sein. Dies muss aber nicht unbedingt so sein, denn das Füllmaterial kann auch ein anderes wärmeisolierendes Material, z. B. Oxid sein, das keine elektrische Leitfähigkeit besitzen muss. Es besteht auch die Möglichkeit, die mit Oxid O ausgekleideten Wärmeisoliergräben gemäß den 3A und 3B ungefüllt, d. h. leer zu lassen, da auch eine Luftfüllung einen guten Wärmeisolator bildet. Zum Beispiel hat 1 μm Oxid einen thermischen Widerstand, der 300 μm Silizium entspricht.
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4A zeigt einen Querschnitt z. B. durch die Halbleiterschaltungsbereiche 15, 23, 25 und 13 gemäß 1C, von denen die Halbleiterschaltungsbereiche 13 und 15 im Beispiel Leistungshalbleiterschaltungsbereiche sind. Der Leistungshalbleiterschaltungsbereich 15 weist einen vertikalen Leistungs-DMOS-Transistor auf, dessen Gate an eine Gatespannung V-GATE, dessen Source an eine Sourcespannung V-SOURCE und dessen durch die Rückseitenmetallisierung MR + TA gebildete Drain an einer Drainspannung V-DRAIN liegt. Somit zeigt 4A einen erfindungsgemäßen integrierten Halbleiterchip in Common-Drain-Technologie, dessen Substrat ein N+-Substrat und dessen Epitaxialschicht eine N-Epitaxialschicht ist. In einer P-Wanne im temperaturempfindlichen Halbleiterschaltungsbereich 23 befinden sich beispielsweise (nicht gezeigte) CMOS- oder bipolare Schaltungsteile in einer P-Wanne. Auch hier ist die Tiefe der mit Oxid O ausgekleideten Wärmeisoliergräben WIG1, WIG3, WIG4 mindestens ein Drittel der Chipdicke, die sich aus t2 + t3 zusammensetzt. Die Rückseitenmetallisierung MR + TA bildet gleichzeitig auch einen wärmeableitenden Anschluss an einen (nicht gezeigten) Kühlkörper.
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4B zeigt eine Querschnittsansicht eines noch andersartigen Ausführungsbeispiels. Die Leistungstransistortechnologie im Leistungshalbleiterschaltungsbereich 15 ist in dem in 4B gezeigten Ausführungsbeispiel eine laterale Leistungs-DMOS-Technologie, wobei von dem lateralen Leistungs-DMOS eine Sourceelektrode mit Sourcespannung V-SOURCE, eine Gateelektrode mit Gatespannung V-GATE und eine Drainelektrode mit Drainspannung V-DRAIN beaufschlagt sind. Die Wärmeisoliergräben WIG1, WIG3 und WIG4 sind wie gezeigt auch in 4B mit Oxid ausgekleidet und mit n+-Polysilizium gefüllt. Anders als in dem in 4A gezeigten Ausführungsbeispiel weist das Ausführungsbeispiel der 4B eine thermisch gut leitende aber elektrisch nicht leitende Schicht TL auf der Rückseite des Chips auf, mit der sich vollkommen elektrisch isolierende Schaltungsblöcke erzeugen lassen. Als das Material der Schicht TL bietet sich z. B. SiC an. Es kann aber auch Diamant sein. Nach Möglichkeit sollte die Halbleiterscheibe möglichst dünn sein, um Ätzkosten beim Ätzen der Wärmeisoliergräben einzusparen. Das Substrat ist bei dem in 4B gezeigten Ausführungsbeispiel ein N–-Substrat N–-SUB.
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Das in 4C gezeigte Ausführungsbeispiel bildet eine Kombination der in den 4A und 4B gezeigten Ausführungsbeispiele. Wie in dem in 4A gezeigten Ausführungsbeispiel ist der Leistungstransistor im Leistungshalbleiterschaltungsbereich 15 ein vertikaler Leistungs-DMOS-Transistor. Die Schicht TL auf der Rückseite des Chips, die aus SiC oder einem anderen thermisch gut leitenden jedoch nicht elektrisch leitenden Material besteht, ist unter dem Leistungshalbleiterschaltungsbereich 15, d. h. unter dem vertikalen Leistungs-DMOS-Transistor ausgespart, um dessen Drainanschluss V-Drain an der Rückseite mittels der Rückseitenmetallisierung MR + TA zu gewährleisten. Die sonstigen Merkmale des in 4C gezeigten Ausführungsbeispiels entsprechen den zuvor bereits geschilderten Ausführungsbeispielen der 4A und 4B.
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Es ist zu bemerken, dass die oben beschriebenen und in den Schnittansichten der 4A, 4B und 4C gezeigten Ausführungsbeispiele einen Schnitt durch die Leistungshalbleiterschaltungsbereiche 12 oder 13 und 14 oder 15 und die dazwischen liegenden temperaturempfindlichen Halbleiterschaltungsbereiche 22 oder 23 und 24 oder 25 darstellen, wobei außer den Wärmeisoliergräben WIG1 und WIG3 jeweils zwischen den Leistungsblöcken 10A und 10B und dem dazwischen liegenden temperaturempfindlichen Halbleiterschaltungsblock 20 auch ein Wärmeisoliergraben WIG4 zwischen temperaturempfindlichen Halbleiterschaltungsbereichen 23 und 25 sowie 22 und 24 gebildet ist.
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5 zeigt in einem schematischen Querschnitt durch die Leistungshalbleiterschaltungsbereiche 15 (14) und 13 (12) sowie einen dazwischen liegenden temperaturempfindlichen Halbleiterschaltungsbereich 23 (22) eine weitere Maßnahme, durch die mittels eines flächigen Hohlraums V im Silizium unterhalb des temperaturempfindlichen Halbleiterschaltungsbereichs 23 (22) die Wärmedämmung noch weiter verbessert wird. Ansonsten entspricht das in 5 gezeigte Ausführungsbeispiel weitgehend dem Ausführungsbeispiel gemäß 2A, bei dem durch die P-Polysiliziumfüllung P-POLY der mit Oxid O ausgekleideten Wärmeisoliergräben WIG1, WIG2 ein Substratkontakt GND hergestellt ist. Dieser Hohlraum V könnte z. B. über eine Grabenätzung vor dem Aufwachsen der Epitaxialschicht N-EPI erzeugt werden. Liegen die dadurch geätzten Gräben sehr dicht beieinander, werden sie nicht beim anschließenden Epitaxialwachstum gefüllt. Wird nach dem Epitaxialwachstum mit Wasserstoff getempert, so verbinden sich die geätzten Gräben zum Hohlraum V.
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Allen zuvor anhand der 1A, 1B, 1C, 2A, 2B, 4A, 4B, 4C und 5 beschriebenen Ausführungsbeispielen eines erfindungsgemäßen integrierten Halbleiterchips ist eigen, dass wenigstens in jedem Zwischenraum jeweils zwischen Leistungshalbleiterschaltungsbereich(en) und temperaturempfindlichen Halbleiterschaltungsbereich(en) mindestens ein Wärmeisoliergraben WIG1, WIG3 vorgesehen ist, der sich in die Tiefe des Chips bis in das Substrat SUB und in Längsrichtung des Chips mindestens über eine laterale Seite des mindestens einen Leistungshalbleiterschaltungsbereichs 11–15 und/oder des temperaturempfindlichen Halbleiterschaltungsbereichs 21–23 erstreckt und der mit einem wärmeisolierenden Füllmaterial gefüllt ist.
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Die Tiefe t1 des Wärmeisoliergrabens bzw. der Wärmeisoliergräben WIG1–WIG4 beträgt wenigstens annähernd ein Drittel der Chipdicke.