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DE102006023429B4 - ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis - Google Patents

ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis Download PDF

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DE102006023429B4
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Abstract

ESD-Schutz-Einrichtung (500') zur Verwendung in einem elektrischen Schaltkreis,
– mit mindestens einem ersten ESD-Schutz-Element (500a) mit einer Mehrzahl von miteinander in Serie geschalteten Dioden (Ddis,1, Ddis,2, ..., Ddis,n), welche in einem zusammenhängenden Aktivgebiet ausgebildet sind;
– mit mindestens einem zweiten ESD-Schutz-Element (500b) mit einer Mehrzahl von miteinander in Serie geschalteten Dioden (Dbias,1, Dbias,2, ..., Dbias,n), welche in einem zusätzlichen eigenen zusammenhängenden Aktivgebiet ausgebildet sind;
– wobei das mindestens eine erste ESD-Schutz-Element (500a) und das mindestens eine zweite ESD-Schutz-Element (500b) parallel geschaltet sind zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises;
– wobei das mindestens eine erste ESD-Schutz-Element (500a) und das mindestens eine zweite ESD-Schutz-Element (500b) jeweils aufweisen:
– n (n ∊ N, n ≥ 2) miteinander in Serie geschaltete Dioden (Ddis,1, Ddis,2, ..., Ddis,n; Dbias,1, Dbias,2, ..., Dbias,n), die jeweils einen ersten dotierten Bereich (106) eines ersten Leitfähigkeitstyps, einen zu dem...

Description

  • Die Erfindung betrifft eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis.
  • Aufgrund der begrenzten Skalierbarkeit in Bulk-CMOS-Technologien (CMOS: Complementary Metal Oxide Semiconductor) wird erwartet, dass in der Zukunft FinFET-Devices (FinFET: Fin Field Effect Transistor = Feldeffekttransistor mit einer Finnen-Struktur bzw. Steg-Struktur) bzw. MuGFET-Devices (MuGFET: Multi-Gate Field Effect Transistor Feldeffekttransistor mit einer Steg-Struktur, bei der ein Kanalbereich mit Hilfe mehrerer Gates von mindestens zwei Seiten aus angesteuert wird) verwendet werden. FinFET-Devices sind typischerweise ausgelegt für Hochgeschwindigkeits-Logik-Kern-Anwendungen mit niedrigen Versorgungsspannungen (zum Beispiel 0,8 V bis 1,2 V).
  • Multi-Gate-Devices bzw. FinFET-Devices, wie sie in weit fortgeschrittenen Technologien hergestellt werden, sind äußerst anfällig für Schädigungen durch elektrostatische Entladungen (Electrostatic Discharge, ESD). Die ESD-Empfindlichkeit dieser Devices übertrifft sogar die bekannte hohe ESD-Empfindlichkeit von herkömmlichen Silizium-auf-Isolator (Silicon On Insulator, SOI) Technologien. Die Hauptgründe hierfür sind zum einen die extrem kleinen geometrischen Strukturen der schmalen Silizium-Finnen, sowie zum anderen die hohe thermische Isolation der Finnen, welche als nachteiliger Nebeneffekt der erwünschten elektrischen Isolation der mittels einer dünnen leitfähigen Silizium Schicht auf einer nicht-leitenden vergrabenen Oxidschicht (Buried Oxide, BOX) gebildeten Transistor-Strukturen resultiert.
  • Ausgangstreiber und jegliche andere Bestandteile (einschließlich mit Spannungsversorgungs-Leitungen verbundene Bauteile) in derart hochentwickelten Technologien müssen vor ESD-Ereignissen geschützt werden. Aus diesem Grund werden ESD-Schutz-Devices benötigt, welche die Energie eines ESD-Pulses sicher nach Masse ableiten, ohne selbst dabei beschädigt zu werden. Ein ESD-Schutz-Device sollte unter anderem eine niedrige ESD-Einschalt-Spannung aufweisen.
  • In [1] ist ein herkömmlicher Dioden-Stapel (Dioden-Stack) aus miteinander in Serie geschalteten lateralen polykristallinen Silizium-Dioden (Polysilizium-Dioden) beschrieben, welcher zum ESD-Schutz von Spannungsversorgungs-Verbindungen dient. Bei dem beschriebenen Dioden-Stack ist eine Silizid-Blockierung erforderlich, um zu verhindern, dass eine oder mehrere Dioden an der Oberfläche kurzgeschlossen werden. Der beschriebene Dioden-Stack ist prinzipiell in SOI-Technologien realisierbar, jedoch nicht mehr in aufkommenden Prozess-Flüssen, bei denen Metalle als Gate-Material verwendet werden und daher kein Polysilizium verfügbar ist.
  • In [2] sind auf Bulk-Technologien bzw. SOI-Technologien basierende Polysilizium-Dioden und Dioden-Stacks beschrieben zur Verwendung als ESD-Schutz-Einrichtung in Niedrigrausch-Anwendungen. In Bulk-Technologien weisen die Dioden eine Wanne auf, und für SOI-Technologien einen Basis-Bereich. Der Wannen-Bereich bzw. Basis-Bereich erlaubt nur ein kapazitives Koppeln mit einer Diode, wohingegen eine galvanische Verbindung nicht existiert. Eine zu der in [2] beschriebenen Einrichtung ähnliche Einrichtung ist in [3] für eine SOI-Technologie mit Substrat-Kontakten beschrieben.
  • In [4] ist eine Dual-Gate-gekoppelte Diode für ESD-Anwendungen offenbart, welche Diode eine SOI-Struktur aufweist. Die beschriebene Diode kann nur in solchen Technologien verwendet werden, welche die Möglichkeit zur elektrischen Kontaktierung des Bodys bieten und/oder ein zweites Gate aufweisen, welches in dem vergrabenen Oxid der SOI-Struktur angeordnet ist.
  • Die in [1] bis [4] beschriebenen herkömmlichen ESD-Schutz-Einrichtungen weisen den Nachteil auf, dass sie in gegenwärtigen MuGFET-Technologien bzw. FDSOI-Technologien (FDSOI: Fully Depleted SOI = vollständig an Ladungsträgern verarmte SOI-Struktur) nicht verwendet werden können. Die in [1] bis [4] beschriebenen Lösungen erfordern entweder Body-Kontakte und/oder Polysilizium-Gates, und/oder ein zweites Gate im BOX-Bereich.
  • In [5] ist ein auf einer planaren SOI-Technologie basierendes ESD-Schutz-Element beschrieben, welches eine Mehrzahl von in Serie geschalteten Zener-Dioden aufweist, die in derselben Aktivzone ausgebildet sind.
  • In [6] sind auf FinFET-Technologie basierende ESD-Schutz-Elemente beschrieben.
  • In [7] ist ein Halbleiterbauelement beschrieben mit einem Substrat und einem auf dem Substrat befindlichen dünnen Film aus Halbleitermaterial, der aus benachbarten Bereichen entgegengesetzten Leitfähigkeitstyps besteht, die in Reihe geschaltete Dioden bilden.
  • In [8] ist ein ESD-Schutz-Element beschrieben, welches einen MOS-Feldeffekttransistor aufweist, dessen Gate-Elektrode als PIN-Diode ausgebildet ist.
  • Es wird eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis mit den Merkmalen gemäß dem unabhängigen Patentanspruch 1 bereitgestellt.
  • Ferner wird eine ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis mit den Merkmalen gemäß dem unabhängigen Patentanspruch 2 bereitgestellt.
  • Es wird gemäß einem Ausführungsbeispiel der Erfindung ein auf Dioden bzw. Dioden-Stacks basierender ESD-Schutz in einer MuGFET-Technologie bzw. einer SOI-Technologie bereitgestellt.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen. Ausgestaltungen der Erfindung, die im Zusammenhang mit einem ESD-Schutz-Element beschrieben sind, gelten sowohl für das mindestens eine erste ESD-Schutz-Element der ESD-Schutz-Einrichtung als auch das mindestens eine zweite ESD-Schutz-Element der ESD-Schutz-Einrichtung.
  • Das ESD-Schutz-Element weist eine Mehrzahl von miteinander in Serie geschalteten Dioden auf, wobei die Dioden in einem einzelnen zusammenhängenden Aktivgebiet ausgebildet sind. Mit anderen Worten sind die Dioden des ESD-Schutz-Elementes in einem gemeinsamen Aktivgebiet ausgebildet, und nicht, wie beispielsweise bei herkömmlichen Dioden-Stacks, in mehreren separaten Aktivgebieten. Das Bilden der Dioden in einem zusammenhängenden Aktivgebiet ermöglicht eine kompakte Layout-Implementierung. Ferner sind keine Metall-Verbindungen zwischen den einzelnen Dioden des ESD-Schutz-Elementes erforderlich.
  • Gemäß einer Ausgestaltung der Erfindung weist das Aktivgebiet Silizium auf. Das Aktivgebiet kann in einer Silizium-Schicht ausgebildet sein.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist das Aktivgebiet auf einer elektrisch isolierenden Schicht ausgebildet, beispielsweise auf einer in einem Substrat vergrabenen Oxidschicht (Buried Oxide, BOX), zum Beispiel auf einer Siliziumdioxid-Schicht.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element eine Silizium-auf-Isolator (Silicon On Insulator, SOI) Struktur auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das ESD-Schutz-Element eine Fin-Struktur (Finne) bzw. Steg-Struktur auf. Gemäß dieser Ausgestaltung ist das Aktivgebiet in der Finne ausgebildet. Die Fin-Struktur bzw. Finne kann auf einer elektrisch isolierenden Schicht, z. B. auf einer in einem Substrat ausgebildeten vergrabenen Oxidschicht (Buried Oxide, BOX) ausgebildet sein.
  • Das ESD-Schutz-Element weist eine Mehrzahl von ersten dotierten Bereichen auf, wobei die Mehrzahl von ersten dotierten Bereichen einen ersten Leitfähigkeitstyp aufweisen. Das ESD-Schutz-Element weist ferner eine Mehrzahl von zweiten dotierten Bereichen auf, wobei die Mehrzahl von zweiten dotierten Bereichen einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweisen. Ferner weist jede Diode jeweils einen ersten dotierten Bereich und einen zu dem ersten dotierten Bereich benachbarten zweiten dotierten Bereich auf.
  • Gemäß einer Ausgestaltung der Erfindung ist die Mehrzahl von ersten dotierten Bereichen p-dotiert (beispielsweise p+-dotiert), und die Mehrzahl von zweiten dotierten Bereichen ist gemäß dieser Ausgestaltung n-dotiert (beispielsweise n+-dotiert).
  • Jede Diode weist einen intrinsischen oder schwach dotierten Bereich auf, welcher zwischen dem ersten dotierten Bereich und dem zweiten dotierten Bereich der Diode ausgebildet ist. Der schwach dotierte Bereich kann als schwach p-dotierter Bereich ausgebildet sein, alternativ als schwach n-dotierter Bereich. Der schwach dotierte Bereich kann eine Dotierstoffkonzentration von ungefähr kleiner oder gleich 1018 cm–3 aufweisen.
  • Die nachfolgenden Ausgestaltungen der Erfindung, welche sich auf den intrinsischen Bereich bzw. schwach dotierten Bereich der Dioden beziehen, werden der Übersichtlichkeit halber nur im Zusammenhang mit einem intrinsischen Bereich beschrieben. Die genannten Ausgestaltungen der Erfindung gelten jedoch in analoger Weise auch für einen schwach dotierten Bereich.
  • Auf bzw. über dem intrinsischen Bereich ist ein Gate-Bereich ausgebildet.
  • Anschaulich kann eine Diode mit einem intrinsischen Bereich, auf bzw. über welchem ein Gate-Bereich ausgebildet ist, als gated Diode bezeichnet werden. Umgekehrt kann eine Diode mit einem intrinsischen Bereich, auf bzw. über welchem kein Gate-Bereich ausgebildet ist; als non-gated Diode bezeichnet werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist der Gate-Bereich eine elektrisch isolierende Schicht bzw. ein Gate-Dielektrikum auf (z. B. ein Gate-Oxid) sowie eine auf der elektrisch isolierenden Schicht ausgebildete elektrisch leitfähige Gate-Schicht.
  • Das ESD-Schutz-Element weist n (n ∊ N, n ≥ 2) miteinander in Serie geschaltete Dioden auf, wobei für alle k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass der zweite dotierte Bereich der k-ten Diode und der erste dotierte Bereich der (k + 1)-ten Diode eine gemeinsame Grenzfläche aufweisen. Anschaulich ist, falls der zweite dotierte Bereich der k-ten Diode n-dotiert ist und der erste dotierte Bereich der (k + 1)-ten Diode p-dotiert ist (oder umgekehrt) ein pn-Übergang. zwischen der k-ten Diode und der (k + 1)-ten Diode ausgebildet.
  • Das ESD-Schutz-Element weist n intrinsische (mit anderen Worten Bereiche mit intrinsischer Leitfähigkeit) oder schwach dotierte Bereiche auf, wobei der k-te (k ∊ N, 1 ≤ k ≤ n) intrinsische bzw. schwach dotierte Bereich zwischen dem ersten dotierten Bereich und dem zweiten dotierten Bereich der k-ten Diode ausgebildet ist.
  • Das ESD-Schutz-Element weist n Gate-Bereiche auf, wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt, dass der k-te Gate-Bereich auf bzw. über dem k-ten intrinsischen Bereich ausgebildet ist.
  • Gemäß einer Ausgestaltung der Erfindung gilt für alle k (k ∊ N, 2 ≤ k ≤ n), dass der k-te Gate-Bereich mit dem ersten dotierten Bereich der k-ten Diode und/oder mit dem zweiten dotierten Bereich der (k – 1)-ten Diode elektrisch verbunden ist, und gilt ferner, dass der erste Gate-Bereich mit dem ersten dotierten Bereich der ersten Diode elektrisch verbunden ist.
  • Gemäß einer anderen Ausgestaltung der Erfindung gilt für alle k (k ∊ N, 1 ≤ k ≤ n – 1), dass der k-te Gate-Bereich mit dem zweiten dotierten Bereich der k-ten Diode und/oder mit dem ersten dotierten Bereich der (k + 1)-ten Diode elektrisch verbunden ist, und gilt ferner, dass der n-te Gate-Bereich mit dem zweiten dotierten Bereich der n-ten Diode elektrisch verbunden ist.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist mindestens einer der ersten dotierten Bereiche und/oder mindestens einer der zweiten dotierten Bereiche silizidiert.
  • Gemäß einer anderen Ausgestaltung der Erfindung gilt für alle k (k ∊ N, 1 ≤ k ≤ n – 1), dass der zweite dotierte Bereich der k-ten Diode und der erste dotierte Bereich der (k + 1)-ten Diode eine gemeinsame Silizid-Schicht aufweisen.
  • Anschaulich können mit Hilfe einer auf dem zweiten dotierten Bereich der k-ten Diode und dem ersten dotierten Bereich der (k + 1)-ten Diode ausgebildeten Silizid-Schicht die k-te Diode und die zu der k-ten Diode benachbarte (k + 1)-te Diode elektrisch miteinander verbunden werden. Mit anderen Worten kann beispielsweise ein zwischen der k-ten Diode und der (k + 1)-ten Diode (allgemein zwischen zwei benachbarten Dioden) des ESD-Schutz-Elementes ausgebildeter pn-Übergang mit Hilfe des Silizids bzw. der Silizid-Schicht überbrückt werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung gilt für mindestens ein k (k ∊ N, 1 ≤ k ≤ n – 1), dass mindestens eine Dummy-Kontakt-Struktur auf bzw. über dem zweiten dotierten Bereich der k-ten Diode und/oder auf bzw. über dem ersten dotierten Bereich der (k + 1)-ten Diode ausgebildet ist.
  • Anschaulich können beispielsweise eine oder mehrere Reihen von Dummy-Kontakt-Strukturen bzw. Dummy-Kontakten auf einem zwischen der k-ten Diode und der (k + 1)-ten Diode ausgebildeten silizidierten pn-Übergang (z. B. N+/P+-Übergang) ausgebildet sein.
  • Unter einem Dummy-Kontakt kann ein Kontakt verstanden werden, welcher eine ähnliche Struktur aufweist wie ein elektrischer Kontakt, jedoch im Gegensatz zu dem elektrischen Kontakt nicht zum elektrischen Kontaktieren verwendet wird.
  • Die mindestens eine Dummy-Kontakt-Struktur bzw. der mindestens eine Dummy-Kontakt kann ein Metall-Material (zum Beispiel Wolfram oder Aluminium) aufweisen, bzw. als Metall-Kontakt ausgebildet sein.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist auf der mindestens einen Dummy-Kontakt-Struktur mindestens eine Schicht mit einer hohen thermischen Leitfähigkeit und/oder einer hohen spezifischen Wärmekapazität ausgebildet. Die mindestens eine Schicht kann ein Metall-Material (z. B.
  • Kupfer, Aluminium, Wolfram) aufweisen bzw. kann als Metallschicht ausgebildet sein. Alternativ kann die mindestens eine Schicht eine Metall-Legierung aufweisen (z. B. eine Aluminium-Silizium-Kupfer-Legierung).
  • Anschaulich können Dummy-Metallstreifen auf den Dummy-Kontakten ausgebildet werden.
  • Mit Hilfe der Dummy-Kontakte bzw. der auf den Dummy-Kontakten ausgebildeten Dummy-Metallstreifen kann eine verbesserte Kühlung des ESD-Schutz-Elementes während eines ESD-Entladungs-Ereignisses erreicht werden, da beispielsweise die durch einen hohen ESD-Strom erzeugte Wärme mittels der Dummy-Kontakte besser abgeleitet werden kann.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist bei einem ESD-Schutz-Element, welches n (n ∊ N, n ≥ 2). in Serie geschaltete Dioden aufweist, der erste dotierte Bereich der ersten Diode mit einem hohen elektrischen Potential elektrisch gekoppelt, und/oder der zweite dotierte Bereich der n-ten Diode ist mit einem niedrigen elektrischen Potential elektrisch gekoppelt.
  • Der erste dotierte Bereich der ersten Diode kann beispielsweise mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten des elektrischen Schaltkreises elektrisch gekoppelt sein.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist mindestens einer der ersten dotierten Bereiche und/oder mindestens einer der zweiten dotierten Bereiche eine Dotierstoffkonzentration von ungefähr größer als 1020 cm–3 auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die elektrisch leitfähige Gate-Schicht eines oder mehrere Metall-Materialien aufweist. Die elektrisch leitfähige Gate-Schicht kann als Metall-Schicht ausgebildet sein. Alternativ kann die elektrisch leitfähige Gate-Schicht eine Metall-Legierung aufweisen bzw. aus einer Metall-Legierung bestehen.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass die elektrisch leitfähige Gate-Schicht ein Midgap-Material aufweist bzw. aus einem Midgap-Material besteht.
  • Unter einem Midgap-Material kann ein Material verstanden werden, bei dem der Wert der Austrittsarbeit (work function) von Elektronen Wa,e in etwa gleich dem negativen Wert der Austrittsarbeit von Löchern Wa,h ist. Mit anderen Worten gilt für ein Midgap-Material Wa,e ≈ –Wa,h. Weiterhin gilt bei Verwendung ein und desselben Midgap-Materials als Gate-Material eines NMOS-Feldeffekt-Transistors und als Gate-Material eines PMOS-Feldeffekt-Transistors, dass der Wert der Schwellenspannung des NMOS-Transistors Vth,NMOS in etwa gleich dem negativen Wert der Schwellenspannung des PMOS-Transistors Vth,PMOS ist, d. h. Vth,NMOS ≈ –Vth,PMOS.
  • Die elektrisch leitfähige Gate-Schicht kann beispielsweise eines oder mehrere der folgenden Materialien aufweisen bzw. daraus bestehen: Al, Hf, Ir, Mo, Ni, Pd, Pr, Pt, Re, Rh, Ru, Ti, W, Y, Zr, ein Titanborid, HfN, HfSiN, LaN, LaSiN, MoN, RuN, RuSiN, TaN, TaCN, TaSiN, TiN, TiAlN, TiCN, TiSiN, VN, WN, WSiN, ZrN, ZrSiN, ein Titanphosphid, ein Titanantimonid, CoSix, NiSix, TiSix, WSi, RuTa, PtTi, TiW, ein teilweise silizidiertes Material, FuSi, andere Metalle. In diesem Zusammenhang bedeutet ”FuSi” vollständig silizidiert (Fully Silizided). Mit anderen Worten ist in diesem Fall das Gate-Material anschaulich als ein durchgängiges Silizid bzw. ein vollständig silizidiertes Material ausgebildet.
  • Die elektrisch leitfähige Gate-Schicht kann eine oder mehrere Teilschichten aufweisen, wobei mindestens eine der Teilschichten eines oder mehrere der oben genannten Gate-Materialien aufweisen kann.
  • Gemäß einem Ausführungsbeispiel der Erfindung werden bei dem ESD-Schutz-Element, welches mehrere Gate-Bereiche aufweist, Metalle als Gate-Material (d. h. als Material für die elektrisch leitfähige Gate-Schicht) verwendet, so dass für die Herstellung des ESD-Schutz-Elementes beispielsweise auch Prozesse verwendet werden können, in welchen kein polykristallines Silizium (Polysilizium) verfügbar ist.
  • Alternativ kann Polysilizium als Material für die elektrisch leitfähige Gate-Schicht verwendet werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass das ESD-Schutz-Element als Dioden-Stapel bzw. Dioden-Stack (alternativ auch als Dioden-Kette oder Dioden-String bezeichnet) eingerichtet ist.
  • In verschiedenen Ausführungsbeispielen weist eine ESD-Schutz-Einrichtung mindestens ein erstes ESD-Schutz-Element auf, welches n (n ∊ N) gated Dioden aufweist, sowie mindestens ein zweites ESD-Schutz-Element, welches ebenfalls n gated Dioden aufweist, wobei für alle k (k ∊ N, 2 ≤ k ≤ n) gilt, dass der k-te Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes mit dem ersten dotierten Bereich der k-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes und/oder mit dem zweiten dotierten Bereich der (k – 1)-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes elektrisch verbunden ist, und wobei gilt, dass der erste Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes mit dem ersten dotierten Bereich der ersten Diode des mindestens einen zweiten ESD-Schutz-Elementes elektrisch verbunden ist.
  • In verschiedenen Ausführungsbeispielen weist eine ESD-Schutz-Einrichtung mindestens ein erstes ESD-Schutz-Element auf, welches n (n ∊ N) gated Dioden aufweist, sowie mindestens ein zweites ESD-Schutz-Element, welches ebenfalls n gated Dioden aufweist, wobei für alle k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass der k-te Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes mit dem zweiten dotierten Bereich der k-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes und/oder mit dem ersten dotierten Bereich der (k + 1)-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes elektrisch verbunden ist, und wobei gilt, dass der n-te Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes mit dem zweiten dotierten Bereich der n-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes elektrisch verbunden ist.
  • Gemäß einer Ausgestaltung der Erfindung wird die ESD-Schutz-Einrichtung unter Verwendung einer Silizium-auf-Isolator-Technologie (SOI-Technologie) gebildet. Mit anderen Worten weisen gemäß dieser Ausgestaltung das mindestens eine erste ESD-Schutz-Element der ESD-Schutz-Einrichtung und das mindestens eine zweite ESD-Schutz-Element der ESD-Schutz-Einrichtung eine Silizium-auf-Isolator-Struktur (SOI-Struktur) auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird die ESD-Schutz-Einrichtung unter Verwendung einer FinFET-Technologie bzw. einer MuGFET-Technologie gebildet. Mit anderen Worten weisen gemäß dieser Ausgestaltung das mindestens eine erste ESD-Schutz-Element der ESD-Schutz-Einrichtung und das mindestens eine zweite ESD-Schutz-Element der ESD-Schutz-Einrichtung eine Fin-Struktur auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung kann bei Verwenden einer FinFET- bzw. MuGFET-Technologie, in welcher Technologie keine planaren Devices verfügbar sind, eine Segmentierung eines Dioden-Stacks bzw. einer Dioden-Kette in mehrere parallele Dioden-Pfade erfolgen, wobei jeder Dioden-Pfad mittels eines ESD-Schutz-Elementes, welches eine Fin-Struktur aufweist, realisiert ist.
  • Gemäß noch einem anderen Ausführungsbeispiel der Erfindung kann bei einer ESD-Schutz-Einrichtung, welche eine Mehrzahl von parallel geschalteten ESD-Schutz-Elementen bzw. Dioden-Stacks mit gated Dioden aufweist, mindestens ein erstes ESD-Schutz-Element als mindestens ein Entladungs-Pfad der ESD-Schutz-Einrichtung ausgebildet sein, und mindestens ein zweites ESD-Schutz-Element kann als zu dem mindestens einen Entladungs-Pfad parallel geschalteter Bias-Pfad der ESD-Schutz-Einrichtung ausgebildet sein. Mit Hilfe des parallel geschalteten Bias-Pfades können anschaulich die für die Ansteuerung der Gate-Bereiche der ESD-Schutz-Elemente erforderlichen Gate-Bias-Potentiale erzeugt bzw. bereitgestellt werden. Das mindestens eine zweite ESD-Schutz-Element kann als eine kleine einzelne Bias-Dioden-Kette ausgebildet sein, welche elektrisch parallel angeordnet ist zu den Haupt-Dioden-Ketten-Elementen (i. e. dem mindestens einen ersten ESD-Schutz-Element bzw. Entladungs-Pfad) der ESD-Schutz-Einrichtung.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das mindestens eine zweite ESD-Schutz-Element (genauer die Fin-Struktur bzw. SOI-Struktur des mindestens einen zweiten ESD-Schutz-Elementes) eine geringere Weite auf als das mindestens eine erste ESD-Schutz-Element (genauer die Fin-Struktur bzw. SOI-Struktur des mindestens einen ersten ESD-Schutz-Elementes).
  • Mit anderen Worten kann der mindestens eine Bias-Pfad schmaler sein als der mindestens eine Entladungs-Pfad.
  • Das mindestens eine erste ESD-Schutz-Element kann eine Weite von ungefähr 5 nm bis 100 μm aufweisen.
  • Das mindestens eine zweite ESD-Schutz-Element kann eine Weite von ungefähr 5 nm bis 10 μm aufweisen.
  • Für das Verhältnis γ = Wbias/Wdis zwischen der Weite des mindestens einen Bias-Pfades Wbias und der Weite des mindestens einen Entladungspfades Wdis kann beispielsweise ungefähr gelten: 0,001 ≤ γ ≤ 0,1.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung eine Mehrzahl von ersten ESD-Schutz Elementen auf, welche mindestens einen gemeinsamen Gate-Bereich aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung n gemeinsame Gate-Bereiche auf, wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt, dass der k-te gemeinsame Gate-Bereich auf bzw. über den k-ten intrinsischen Bereichen der Mehrzahl von ersten ESD-Schutz-Elementen ausgebildet ist.
  • Mit anderen Worten ist der k-te gemeinsame Gate-Bereich auf bzw. über allen k-ten intrinsischen Bereichen gemeinsam ausgebildet.
  • Gemäß einer anderen Ausgestaltung gilt für alle k (k ∊ N, 1 ≤ k ≤ n), dass der k-te gemeinsame Gate-Bereich zusätzlich auf bzw. über dem k-ten intrinsischen Bereich des mindestens einen zweiten ESD-Schutz-Elementes der ESD-Schutz-Einrichtung ausgebildet ist.
  • Das ESD-Schutz-Element kann gemäß einer Ausgestaltung so gebildet werden, dass es eine Silizium-auf-Isolator-Struktur aufweist.
  • Anschaulich kann das ESD-Schutz-Element in einer SOI-Technologie bzw. unter Verwendung einer SOI-Technologie (zum Beispiel einer FDSOI-Technologie (FDSOI: Fully Depleted Silicon an Insulator = vollständig an Ladungsträgern verarmte Silizium-auf-Isolator-Struktur)) hergestellt werden.
  • Alternativ kann das ESD-Schutz-Element so gebildet werden, dass es eine Fin-Struktur aufweist.
  • Anschaulich kann das ESD-Schutz-Element in einer FinFET-Technologie bzw. einer MuGFET-Technologie hergestellt werden.
  • Gemäß verschiedenen Ausgestaltungen der Erfindung basiert das ESD-Schutz-Element auf einem Dioden-Stack mit einer Mehrzahl von miteinander in Serie geschalteten Dioden und kann in einer MuGFET-Technologie bzw. in einer SOI-Technologie verwendet werden.
  • Ein Vorteil eines Ausführungsbeispiels der Erfindung kann darin gesehen werden, dass der Dioden-Stack während eines ESD-Entladungs-Ereignisses in Vorwärts-Leitung (forward conduction) bzw. Durchlass-Richtung betrieben wird (und nicht in dem kritischeren Durchbruchs-Modus), um die ESD-Spannung effektiv zu begrenzen und den Strom abzuleiten. Aufgrund thermodynamischer Bedingungen weisen die Dioden des Stacks, verglichen mit anderen ESD-Schutz-Elementen, intrinsisch die – für eine gegebene Technologie – höchstmögliche ESD-Robustheit auf.
  • Das ESD-Schutz-Element weist mehrere Gate-Bereiche (Gates) auf.
  • Ein Vorteil eines Ausführungsbeispiels der Erfindung kann darin gesehen werden, dass bei einem ESD-Schutz-Element im Gegensatz zu herkömmlichen ESD-Lösungen kein Substrat-Kontakt bzw. Body-Kontakt erforderlich ist.
  • Ein anderer Vorteil eines Ausführungsbeispiels der Erfindung kann darin gesehen werden, dass das ESD-Schutz-Element kompatibel ist zu anderen Elementen bzw. Devices einer MuGFET-Prozess-Technologie und/oder einer SOI-Prozess-Technologie.
  • Zum Beispiel wird, im Gegensatz zu herkömmlichen Lösungen, kein Polysilizium als Gate-Material benötigt. Die in dem ESD-Schutz-Element ausgebildeten Dioden sind vollständig kompatibel mit Metall-Gate-Prozessen.
  • Ein anderer Vorteil eines als Dioden-Stack eingerichteten ESD-Schutz-Elementes beispielsweise gegenüber auf Bulk-Technologien beruhenden Devices kann darin gesehen werden, dass bei dem ESD-Schutz-Element die Anzahl der Dioden in dem Stack erhöht werden kann, ohne dass ein überproportional erhöhter Leckstrom auftritt, da in SOI kein parasitärer Darlington-Transistor gebildet wird.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche oder ähnliche Elemente, soweit sinnvoll, mit gleichen oder identischen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeichnet.
  • Es zeigen
  • 1A ein ESD-Schutz-Element gemäß einem Ausführungsbeispiel der Erfindung;
  • 1B ein ESD-Schutz-Element gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 2 ein ESD-Schutz-Element gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 3 ein ESD-Schutz-Element;
  • 4 ein ESD-Schutz-Element;
  • 5A eine Layout-Darstellung einer ESD-Schutz-Einrichtung gemäß einem Ausführungsbeispiel der Erfindung;
  • 5B ein Schaltkreis-Schema zu der in 5A dargestellten ESD-Schutz-Einrichtung.
  • 1A zeigt ein ESD-Schutz-Element 100 gemäß einem Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 100 weist eine Mehrzahl, genauer n ∊ N, von miteinander in Serie geschalteten Dioden D1, D2, ..., Dn auf, welche in einem zusammenhängenden Aktivgebiet 102 (”Active area”) ausgebildet sind. In dem in 1A gezeigten Ausführungsbeispiel sind beispielhaft vier Dioden dargestellt (d. h. n = 4). Allgemein kann eine beliebige Anzahl n (n ∊ N, n ≥ 2) von miteinander in Serie geschalteten Dioden D1, D2, ..., Dn in dem Aktivgebiet 102 ausgebildet sein, wobei die Anzahl der Dioden angepasst sein kann an die jeweiligen Betriebsbedingungen (z. B. Betriebsspannungen), unter welchen das ESD-Schutz-Element 100 bzw. ein elektrischer Schaltkreis, in dem das ESD-Schutz-Element 100 verwendet wird, betrieben wird.
  • Anschaulich ist das ESD-Schutz-Element 100 als Dioden-Stack (auch Dioden-Kette genannt) aus n in Serie geschalteten Dioden D1, D2, ..., Dn ausgebildet, wobei die Dioden D1, D2, ..., Dn des Dioden-Stacks 100 in einem gemeinsamen Aktivgebiet 102 ausgebildet sind bzw. ein einziges Aktivgebiet 102 gemeinsam nutzen.
  • Das ESD-Schutz-Element 100 weist eine Silizium-auf-Isolator-Struktur 103 auf mit einer vergrabenen Oxidschicht 104 (BOX: Buried Oxide) und einer auf der vergrabenen Oxidschicht 104 ausgebildeten Silizium-Schicht (nicht gezeigt im Ausgangszustand). Das Aktivgebiet 102 ist in der Silizium-Schicht auf der vergrabenen Oxidschicht 104 ausgebildet und ist lateral mittels elektrisch isolierender Bereiche 105, welche als flache Grabenisolations-Bereiche (STI: Shallow Trench Isolation) ausgebildet sind, elektrisch isoliert.
  • Das ESD-Schutz-Element 100 weist eine Mehrzahl von ersten dotierten Bereichen 106 auf, welche stark p-dotiert (P+) sind. Ferner weist das ESD-Schutz-Element 100 eine Mehrzahl von zweiten dotierten Bereichen 107 auf, welche stark n-dotiert (N+) sind. Jede der in dem Aktivgebiet 102 ausgebildeten Dioden D1 bis Dn des ESD-Schutz-Elementes 100 weist jeweils einen ersten dotierten Bereich 106 und einen zweiten dotierten Bereich 107 auf, wobei zwischen dem ersten dotierten Bereich 106 und dem zweiten dotierten Bereich 107 jeder Diode jeweils ein intrinsischer Bereich 108 ausgebildet ist. Alternativ können die Bereiche 108 als schwach dotierte Bereiche ausgebildet sein, zum Beispiel als schwach p-dotierte oder als schwach n-dotierte Bereiche, beispielsweise eine Dotierstoffkonzentration von ungefähr kleiner als 1018 cm–3 aufweisend.
  • Die Dioden D1 bis Dn grenzen aneinander, derart, dass für alle k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass der zweite dotierte Bereich 107 der k-ten Diode Dk und der erste dotierte Bereich 106 der (k + 1)-ten Diode Dk+1 eine gemeinsame Grenzfläche 167 aufweisen. Zum Beispiel weisen der zweite dotierte Bereich 107 der ersten Diode D1 und der erste dotierte Bereich 106 der zweiten Diode D2 eine gemeinsame Grenzfläche 167 auf. Anschaulich ist zwischen je zwei benachbarten Dioden Dk und Dk+1 ein pn-Übergang 167 ausgebildet.
  • Das ESD-Schutz-Element 100 weist ferner n Gate-Bereiche G1, G2, ..., Gn auf, wobei auf bzw. über jedem der intrinsischen Bereiche 108 jeweils ein Gate-Bereich ausgebildet ist. Mit anderen Worten gilt für alle k (k ∊ N, 1 ≤ k ≤ n), dass der k-te Gate-Bereich Gk auf bzw. über dem k-ten intrinsischen Bereich 108, d. h. dem intrinsischen Bereich 108 der k-ten Diode Dk ausgebildet ist. Jeder Gate-Bereich weist jeweils eine elektrisch isolierende Schicht 109' (Gate-Dielektrikum) auf, welche auf dem jeweiligen intrinsischen Bereich 108 ausgebildet ist, sowie eine auf der elektrisch isolierenden Schicht 109' ausgebildete elektrisch leitfähige Gate-Schicht 109''. Die elektrisch isolierende Schicht 109' kann als Oxidschicht bzw. Gate-Oxid ausgebildet sein. Die elektrisch leitfähige Gate-Schicht 109'' ist als Metall-Schicht ausgebildet. Anschaulich sind die Dioden D1, D2 ..., Dn des ESD-Schutz-Elementes 100 als gated Dioden ausgebildet, wobei die Gates als Metall-Gates ausgebildet sind. Alternativ können die Gates als Polysilizium-Gates ausgebildet sein, vgl. 1B.
  • Die hoch dotierten Bereiche 106 und 107 sind silizidiert, d. h. eine Silizid-Schicht 110 ist auf bzw. in einem oberen Teilbereich jedes ersten dotierten Bereiches 106 und auf bzw. in einem oberen Teilbereich jedes zweiten dotierten Bereiches 107 ausgebildet.
  • Anschaulich sind die hochdotierten Bereiche 106, 107 der Dioden D1, D2 ..., Dn mit der Silizid-Schicht 110 bedeckt. Insbesondere gilt für alle k (k ∊ N, 1 ≤ k ≤ n – 1), dass der zweite dotierte Bereich 107 der k-ten Diode Dk und der erste dotierte Bereich 106 der (k + 1)-ten Diode Dk+1 eine gemeinsame Silizid-Schicht 110 aufweisen, mittels derer anschaulich der pn-Übergang an der Grenzfläche 167 zwischen den benachbarten Dioden Dk und Dk+1 elektrisch überbrückt wird. Mit anderen Worten werden die einzelnen Dioden des Dioden-Stacks 100 mittels der Silizid-Schicht 110 miteinander elektrisch verbunden.
  • In diesem Zusammenhang ist anzumerken, dass während der Herstellung des ESD-Schutz-Elementes 100 eine Silizidierung der ersten dotierten Bereiche 106 und/oder der zweiten dotierten Bereiche 107 so erfolgen kann, dass ein elektrischer Kontakt der Silizid-Schicht 110 mit einem oder mehreren intrinsischen Bereichen 108 vermieden wird (zum Beispiel mittels Ausbildens von Gate-Spacern), vgl. auch die Beschreibung des in 4 gezeigten Beispiels.
  • Auf dem ersten dotierten Bereich 106 der ersten Diode D1 bzw. auf der auf dem ersten dotierten Bereich 106 ausgebildeten Silizid-Schicht 110 sowie auf dem zweiten dotierten Bereich 107 der n-ten Diode Dn bzw. auf der auf dem zweiten dotierten Bereich 107 ausgebildeten Silizid-Schicht 110 ist jeweils ein elektrischer Kontakt 111 ausgebildet, und auf dem elektrischen Kontakt 111 ist jeweils eine Metallschicht 111a ausgebildet. Mittels des elektrischen Kontakts 111 und der Metallschicht 111a können der erste dotierte Bereich 106 der ersten Diode D1 bzw. der zweite dotierte Bereich 107 der n-ten Diode Dn elektrisch kontaktiert werden, zum Beispiel mit einem hohen elektrischen Potential bzw. mit einem niedrigen elektrischen Potential des Schaltkreises. Der erste dotierte Bereich 106 der ersten Diode D1 bildet anschaulich eine Anode (durch ”Anode” in 1A gekennzeichnet) des ESD-Schutz-Elementes 100, und der zweite dotierte Bereich 107 der n-ten Diode Dn bildet anschaulich eine Kathode (durch ”Cathode” in 1A gekennzeichnet) des ESD-Schutz-Elementes 100.
  • Allgemein bilden der erste dotierte Bereich 106 und der zweite dotierte Bereich 107 der k-ten Diode Dk (1 ≤ k ≤ n) einen Anoden-Bereich bzw. einen Kathoden-Bereich der Diode Dk, wobei für 1 ≤ k ≤ n – 1 gilt, dass die Kathode (N+-Bereich 107) der k-ten Diode Dk und die Anode (P+-Bereich 106) der (k + 1)-ten Diode Dk+1 einen pn-Übergang bilden, und wobei weiterhin die Anode der ersten Diode D1 und die Kathode der n-ten Diode Dn anschaulich als Anschlussbereiche des ESD-Schutz-Elementes 100 dienen.
  • Ferner gilt für alle k (2 ≤ k ≤ n), dass der k-te Gate-Bereich Gk mit dem ersten dotierten Bereich 106 (d. h. der Anode) der k-ten Diode Dk und/oder mit dem zweiten dotierten Bereich 107 (d. h. der Kathode) der (k – 1)-ten Diode Dk-1 elektrisch verbunden ist, und es gilt ferner, dass der erste Gate-Bereich G1 mit dem ersten dotierten Bereich 106 der ersten Diode D1 elektrisch verbunden ist. Dazu sind auf den entsprechenden ersten dotierten Bereichen 106 (P+-Bereichen 106) und zweiten dotierten Bereichen 107 (N+-Bereichen 107) bzw. auf der darauf ausgebildeten Silizid-Schicht 110 elektrische Kontakte 111 ausgebildet, welche elektrischen Kontakte 111 mit dem entsprechenden Gate-Bereich Gk elektrisch gekoppelt sind (in 1A schematisch dargestellt durch die elektrischen Kopplungslinien 112). Zum Beispiel ist der zweite Gate-Bereich G2 mit dem ersten dotierten Bereich 106, d. h. dem P+-Anoden-Bereich 106 der zweiten Diode D2 und dem zweiten dotierten Bereich 107, d. h. dem N+-Kathoden-Bereich 107 der ersten Diode D1 elektrisch gekoppelt.
  • Anschaulich wird bei dem in 1A gezeigten Ausführungsbeispiel des ESD-Schutz-Elementes 100 mittels der elektrischen Kopplungen 112 erreicht, dass ein Gate-Bias-Potential des k-ten Gate-Bereiches Gk direkt von dem entsprechenden Anoden-Anschluss (d. h. der P+-Implantation) der k-ten Diode Dk abgegriffen werden kann. Unter dieser Bias-Bedingung kann ein n-leitender Kanal in dem zwischen dem ersten dotierten Bereich 106 und dem zweiten dotierten Bereich 107 der Diode Dk ausgebildeten intrinsischen Bereich 108, anders ausgedrückt in dem Body-Bereich der Diode Dk, gebildet werden. Ein dadurch in dem Body-Bereich 108 erzeugter MOS-Strom kann sich dem Vorwärts-Dioden-Strom überlagern, so dass bei einem ESD-Ereignis ein verbessertes Strom-Leitungs-Verhalten erreicht werden kann.
  • Bei Verwendung eines Midgap-Gate-Materials kann der Gate-Bereich Gk einer Diode Dk alternativ auch mit der entsprechenden Kathode der Diode Dk elektrisch verbunden werden, so dass ein p-Kanal in dem Body-Bereich gebildet werden kann, vgl. das im Folgenden im Zusammenhang mit 1B beschriebene Ausführungsbeispiel.
  • 1B zeigt ein ESD-Schutz-Element 150 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 150 unterscheidet sich von dem in 1A gezeigten ESD-Schutz-Element 100 dadurch, dass die elektrische leitfähige Gate-Schicht 109'' jedes Gate-Bereichs Gk (1 ≤ k ≤ n) als Polysilizium-Schicht ausgebildet ist. Ferner sind bei dem in 1B gezeigten ESD-Schutz-Element 150 sowohl die hoch dotierten Bereiche 106, 107 als auch die Gate-Bereiche G1, G2, ..., Gn silizidiert, d. h. die Silizid-Schicht 110 ist zusätzlich auf bzw. in einem oberen Teilbereich jedes Gate-Bereiches G1, G2, ..., Gn ausgebildet. Anschaulich sind sowohl die Gates G1, G2, ..., Gn als auch die hochdotierten Bereiche 106, 107 der Dioden D1, D2 ..., Dn mit der Silizid-Schicht 110 bedeckt. Weiterhin sind bei dem ESD-Schutz-Element 150 die Gate-Bereiche G1, G2, ..., Gn jeweils mit dem zweiten dotierten Bereich 107 (N+-Kathoden-Bereich 107) der entsprechenden Diode D1, D2, ..., Dn und/oder mit dem angrenzenden ersten dotierten Bereich 106 (P+-Anoden-Bereich 106) der benachbarten Diode elektrisch verbunden. Mit anderen Worten gilt in diesem Fall für alle k (1 ≤ k ≤ n – 1), dass der k-te Gate-Bereich Gk mit dem zweiten dotierten Bereich 107 (d. h. der Kathode) der k-ten Diode Dk und/oder mit dem ersten dotierten Bereich 106 (d. h. der Anode) der (k + 1)-ten Diode Dk+1 elektrisch verbunden ist, und es gilt ferner, dass der n-te Gate-Bereich Gn mit dem zweiten dotierten Bereich 107 der n-ten Diode Dn elektrisch verbunden ist. Anschaulich kann das Bias-Potential des k-ten Gate-Bereiches Gk somit von dem entsprechenden Kathoden-Anschluss (d. h. der N+-Implantation) der k-ten Diode Dk abgegriffen werden. Unter dieser Bias-Bedingung kann ein p-leitender Kanal in dem jeweiligen intrinsischen Bereich 108 (Body-Bereich) der Diode Dk gebildet werden. Analog zu dem im Zusammenhang mit 1A beschriebenen ESD-Schutz-Element 100 kann auch bei dem ESD-Schutz-Element 150 während eines ESD-Ereignisses ein MOS-Strom dem Vorwärts-Dioden-Strom überlagert werden, so dass wiederum ein verbessertes Strom-Leitungs-Verhalten erreicht werden kann.
  • Gemäß alternativen Ausgestaltungen der Erfindung können sowohl bei dem in 1A gezeigten ESD-Schutz-Element 100 als auch bei dem in 1B gezeigten ESD-Schutz-Element 150 optional auf einem oder mehreren der zwischen den Gate-Bereichen ausgebildeten Teilbereiche der Silizid-Schicht 110 jeweils eine oder mehrere Dummy-Kontakt-Strukturen bzw. Dummy-Kontakte ausgebildet sein, welche Dummy-Kontakte als zusätzliche Wärmesenke dienen (nicht direkt gezeigt in 1A bzw. 1B, vgl. 4 und zugehörige Beschreibung). Die Dummy-Kontakte können beispielsweise so auf einem Silizid-Teilbereich 110 ausgebildet sein, dass sie in einer Linie mit einem in 1A bzw. 1B gezeigten entsprechenden Kontakt 111 für den Gate-Bias-Abgriff liegen, d. h. anschaulich auf einer Geraden, welche senkrecht zur Zeichenebene der 1A bzw. 1B durch den entsprechenden Kontakt 111 verläuft.
  • 2 zeigt ein ESD-Schutz-Element 200 gemäß einem anderen Ausführungsbeispiel der Erfindung. Das ESD-Schutz-Element 200 unterscheidet sich von den in 1A und 1B gezeigten ESD-Schutz-Elementen 100 bzw. 150 unter anderem dadurch, dass bei dem ESD-Schutz-Element 200 eine Silizidierung der Gate-Bereiche (Gates) G1, G2, ..., Gn sowie der Verbindungen zwischen den einzelnen Dioden verhindert bzw. blockiert ist. Das Blockieren der Silizidierung kann mit Hilfe einer Maske erfolgen. Der Umriss des Silizid-blockierten Bereiches ist in
  • 2 schematisch mittels der Umrisslinie 201 dargestellt. Zwischen den hochdotierten N+-Bereichen 107 und P+-Bereichen 106 zweier benachbarter Dioden ist jeweils ein pn-Übergang 167 ausgebildet. Mit anderen Worten ist für je zwei benachbarte Dioden Dk, Dk+1 ein pn-Übergang 167 zwischen dem zweiten dotierten Bereich 107 (N+) der k-ten Diode Dk und dem ersten dotierten Bereich 106 (P+) der (k + 1)-ten Diode Dk+1 ausgebildet.
  • Mittels der pn-Übergänge 167 kann ein DC-Leckstrom des ESD-Schutz-Elementes reduziert werden, und während eines ESD-Entladungs-Ereignisses, bei dem ein hoher ESD-Strom fließt, kann an den (in Sperrrichtung betriebenen) pn-Übergängen 167 ein zusätzlicher Spannungsabfall erfolgen.
  • Anschaulich sind die Dioden D1, D2, ..., Dn des ESD-Schutz-Elementes 200 (wie bei den ESD-Schutz-Elementen 100 und 150) als gated Dioden ausgebildet, jedoch nicht mittels der Silizid-Schicht 110 elektrisch miteinander verbunden. Die pn-Übergänge 167 zwischen den einzelnen Dioden sind somit im Unterschied zu den in 1A und 1B gezeigten Ausführungsbeispielen nicht elektrisch überbrückt.
  • Die Gate-Bereiche G1, G2, ..., Gn des ESD-Schutz-Elementes 200 können mit einem Bias-Potential elektrisch gekoppelt werden, zum Beispiel in analoger Weise wie im Zusammenhang mit 1A bzw. 1B beschrieben wurde.
  • 3 zeigt ein anderes ESD-Schutz-Element 300. Das ESD-Schutz-Element 300 unterscheidet sich von dem in 2 gezeigten ESD-Schutz-Element 200 anschaulich dadurch, dass die Dioden D1, D2, ..., Dn des ESD-Schutz-Elementes 300 als non-gated Dioden, d. h. als Dioden ohne Gate-Bereich bzw. Gate, ausgebildet sind. Die Dioden können mittels Silizid-Blockierens realisiert werden. Der gesamte Dioden-Stack 300 (mit Ausnahme der Silizid-Bereiche 110 unter den elektrischen Kontakten 111) ist Silizid-blockiert, wobei der Silizidblockierte Bereich wiederum schematisch mittels der Umrisslinie 201 dargestellt ist. Wie bei dem in 2 gezeigten ESD-Schutz-Element 200 sind zwischen den einzelnen Dioden pn-Übergänge (N+/P+-Übergänge) 167 ausgebildet. Die ersten dotierten Bereiche 106 (P+-Bereiche 106) und/oder die zweiten dotierten Bereiche 107 (N+-Bereiche 107) können so stark dotiert sein, dass die pn-Übergänge 167 anschaulich und näherungsweise als ohmsche Übergänge wirken wobei bestehende Potentialbarrieren von Vorteil sind (siehe nächster Absatz). Die Dotierstoffkonzentration in den ersten dotierten Bereichen 106 und/oder den zweiten dotierten Bereichen 107 kann beispielsweise größer als 1020 cm–3 sein.
  • Ein Vorteil des in 3 gezeigten ESD-Schutz-Elementes 300 kann darin gesehen werden, dass für eine vorgegebene Betriebsspannung eine geringere Anzahl n an Dioden D1, D2, ..., Dn benötigt wird. Mittels der zusätzlichen pn-Übergänge 167 können beispielsweise der Leckstrom des ESD-Schutz-Elementes 300 und die On-Spannung während eines ESD-Ereignisses beeinflusst werden.
  • 4 zeigt ein anderes ESD-Schutz-Element 400. Die Dioden D1, D2, ..., Dn des ESD-Schutz-Elementes 400 sind wie bei dem in 3 gezeigten ESD-Schutz-Element 300 als non-gated Dioden ausgebildet, wobei im Unterschied zu dort die N+/P+-Übergänge 167 des hier gezeigten ESD-Schutz-Elementes 400 mittels Silizid-Bereichen 110 kurzgeschlossen sind. Das Ausbilden der Silizid-Schicht 110 bzw. der Silizid-Bereiche 110 auf den ersten dotierten Bereichen 106 und den zweiten dotierten Bereichen 107 (bzw. in oberen Teilbereichen der hochdotierten Bereiche 106, 107) kann unter Verwendung einer geeigneten Maske erfolgen, derart, dass die intrinsischen Bereiche 108 von der Silizidierung ausgenommen sind. Die Umrisse der Silizid-blockierten Bereiche sind in 4 schematisch mittels der Umrisslinien 401 dargestellt. Die Silizid-Bereiche 110 sind, wie in 4 dargestellt, so ausgebildet, dass ein elektrischer Kontakt zwischen der Silizid-Schicht 110 und einem intrinsischen Bereich 108 vermieden ist.
  • Bei dem in 4 gezeigten ESD-Schutz-Element 400 kann es aufgrund des Überbrückens (mit anderen Worten Kurzschließens) der pn-Übergänge 167 mittels der Silizid-Bereiche 110 während eines ESD-Ereignisses dazu kommen, dass ein nicht unwesentlicher Anteil des ESD-Entlade-Stromes durch die flachen Silizid-Bereiche 110 fließt. Das Einengen des hohen ESD-Stromes auf die schmalen Silizid-Bereiche 110 kann zu einem Erwärmen der Silizid-Bereiche 110 und damit des ESD-Schutz-Elementes 400 führen.
  • Um die entstehende Wärme effektiver ableiten zu können, können auf bzw. über einem oder mehreren der silizidierten pn-Übergänge 167, mit anderen Worten auf einem oder mehreren der Silizid-Streifen 110, welche benachbarte Dioden miteinander elektrisch verbinden, wahlweise jeweils eine oder mehrere Dummy-Kontakt-Strukturen bzw. Dummy-Kontakte 411 ausgebildet sein. Die Dummy-Kontakt-Strukturen 411 können typischerweise in einer oder mehreren Reihen auf den Silizid-Bereichen 110 angeordnet sein. Unter einem Dummy-Kontakt 411 ist in diesem Zusammenhang ein Kontakt zu verstehen, welcher eine ähnliche Struktur aufweist wie die elektrischen Kontakte 111, jedoch im Gegensatz zu diesen nicht zum elektrischen Kontaktieren verwendet wird. Auf einem Dummy-Kontakt 411 kann außerdem optional eine Metallschicht 411a bzw. ein Metallstreifen 411a ausgebildet sein.
  • Ein Vorteil des Ausbildens von einem oder mehreren Dummy-Kontakten 411 (und wahlweise Dummy-Metallstreifen 411a) kann darin gesehen werden, dass eine verbesserte Device-Kühlung, mit anderen Worten eine verbesserte Kühlung des ESD-Schutz-Elementes 400, erreicht werden kann, da die Wärme, welche während eines ESD-Ereignisses in den flachen Silizid-Bereichen 110 entsteht, mittels der Kontakte 411 (und gegebenenfalls der auf den Kontakten ausgebildeten Metallstreifen 411a) besser abgeleitet werden kann. Anschaulich dienen die Kontakte 411 und die Metallstreifen 411a als zusätzliche Wärmesenke des ESD-Schutz-Elementes 400.
  • In diesem Zusammenhang ist anzumerken, dass das Ausbilden von Dummy-Kontakten 411 bzw. Dummy-Metallstreifen 411a nicht zu einem erhöhten Flächenbedarf des Device-Layouts führt.
  • Die Dummy-Kontakte 411 können alternativ auch direkt auf einem oder mehreren der ersten dotierten Bereiche 106 bzw. zweiten dotierten Bereiche 107 ausgebildet sein, d. h. auf einem oder mehreren nicht-silizidierten Bereichen 106, 107.
  • Die in 1A bis 4 gezeigten ESD-Schutz-Elemente weisen beispielhaft eine SOI-Struktur auf. Alternativ können die im vorangegangenen beschriebenen ESD-Schutz-Elemente auch eine Ein-Struktur aufweisen bzw. in einer FinFET- bzw. MuGFET-Technologie realisiert werden.
  • 5A zeigt eine Layout-Darstellung einer ESD-Schutz-Einrichtung 500' gemäß einem Ausführungsbeispiel der Erfindung, welche ESD-Schutz-Einrichtung 500' zur Verwendung als ESD-Schutz in einem elektrischen Schaltkreis dient, und 5B zeigt ein zu der Layout-Darstellung entsprechendes elektrisches Schaltschema 550.
  • Die ESD-Schutz-Einrichtung 500' weist eine Mehrzahl (in dem gezeigten Ausführungsbeispiel drei, allgemein m ∊ N) von ersten ESD-Schutz-Elementen 500a auf, sowie ein zweites ESD-Schutz-Element 500b. Die ersten ESD-Schutz-Elemente 500a sind zueinander parallel geschaltet und sind ferner zu dem zweiten ESD-Schutz-Element 500b parallel geschaltet, vgl. das in 5B gezeigte korrespondierende elektrische Schaltschema 550. Die ersten ESD-Schutz-Elemente 500a und das zweite ESD-Schutz-Element 500b sind ferner parallel geschaltet zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises (nicht gezeigt). Die ersten ESD-Schutz-Elemente 500a weisen jeweils n (n ∊ N, n ≥ 2) miteinander in Serie geschaltete Dioden Ddis,1, Ddis,2, ..., Ddis,n auf, und das zweite ESD-Schutz-Element 500b weist n miteinander in Serie geschaltete Dioden Dbias,1, Dbias,2, ..., Dbias,n auf.
  • Anschaulich weist die ESD-Schutz-Einrichtung 500' mehrere (in dem gezeigten Beispiel drei) parallele Entladungs-Pfade 500a auf, wobei jeweils ein erstes ESD-Schutz-Element 500a als ein Entladungs-Pfad 500a wirkt. Die ersten ESD-Schutz-Elemente 500a weisen im Querschnitt (entlang der in 5A eingezeichneten Querschnittslinie A-A') eine ähnliche Struktur auf wie das in 1A gezeigte ESD-Schutz-Element 100, wobei jedoch gemäß dem in 5A gezeigten Ausführungsbeispiel die Kontakte 111 für den Gate-Potential-Abgriff entfallen.
  • Mit anderen Worten sind die in einem ersten ESD-Schutz-Element 500a bzw. Entladungs-Pfad (discharge path) ausgebildeten Dioden Ddis,1, ..., Ddis,n als gated Dioden ausgebildet, wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt, dass jeweils ein gemeinsamer Gate-Bereich Gc,k auf bzw. über den k-ten intrinsischen Bereichen (in der in 5A gezeigten Layout-Darstellung sind die intrinsischen Bereiche von den Gate-Bereichen verdeckt, vgl. 1A) aller ersten ESD-Schutz-Elemente 500a gemeinsam ausgebildet ist. Zum Beispiel ist ein erster gemeinsamer Gate-Bereich Gc,1 auf allen ersten intrinsischen Bereichen, d. h. auf den in den jeweiligen ersten Dioden Ddis,1 ausgebildeten intrinsischen Bereichen, gemeinsam ausgebildet.
  • Es gilt ferner für alle k (k ∊ N, 2 ≤ k ≤ n), dass der k-te gemeinsame Gate-Bereich Gc,k auf bzw. über dem k-ten intrinsischen Bereich des zweiten ESD-Schutz-Elementes 500b ausgebildet ist und mittels elektrischer Kontakte 111 und elektrischer Verbindungsleitungen 511a (zum Beispiel metallischer Verbindungen) mit dem ersten dotierten Bereich 106 der k-ten Diode Dbias,k des zweiten ESD-Schutz-Elementes 500b und/oder mit dem zweiten dotierten Bereich 107 der (k – 1)-ten Diode Dbias,k-1 des zweiten ESD-Schutz-Elementes 500b elektrisch verbunden ist. Der erste gemeinsame Gate-Bereich Gc,1 ist mittels elektrischer Kontakte 111 und einer elektrischen Verbindungsleitung 511a mit dem ersten dotierten Bereich 106 der ersten Diode Dbias,1 des zweiten ESD-Schutz-Elementes 500b elektrisch verbunden.
  • Das zweite ESD-Schutz-Element 500b dient anschaulich als ein Bias-Pfad der ESD-Schutz-Einrichtung 500', in dem Sinne, dass mittels des zweiten ESD-Schutz-Elementes 500b die für eine Ansteuerung der gemeinsamen Gate-Bereiche Gc,1, Gc,2, Gc,n erforderlichen Gate-Potentiale bzw. Bias-Potentiale bereitgestellt werden können. Die Gate-Potentiale werden anschaulich an den Anoden-Bereichen 106 des zweiten ESD-Schutz-Elementes 500b abgegriffen und mittels der gemeinsamen Gate-Bereiche Gc,1, Gc,2, ..., Gc,n dem zweiten ESD-Schutz-Element 500b sowie allen ersten ESD-Schutz-Elementen 500a gemeinsam bereitgestellt.
  • In einer alternativen Ausgestaltung der Erfindung können die Gate-Potentiale an den Kathoden-Bereichen 107 des zweiten ESD-Schutz-Elementes 500b abgegriffen werden (vgl. 1B). In diesem Fall gilt entsprechend für alle k (k ∊ N, 1 ≤ k ≤ n – 1), dass der k-te gemeinsame Gate-Bereich Gc,k mit dem zweiten dotierten Bereich 107 der k-ten Diode Dbias,k des zweiten ESD-Schutz-Elementes 500b und/oder mit dem ersten dotierten Bereich 106 der (k + 1)-ten Diode Dbias,k+1 des zweiten ESD-Schutz-Elementes 500b elektrisch verbunden ist und dass der n-te gemeinsame Gate-Bereich Gc,n mit dem zweiten dotierten Bereich 107 der n-ten Diode Dbias,n des zweiten ESD-Schutz-Elementes 500b elektrisch verbunden ist.
  • Die ESD-Schutz-Einrichtung 500' kann in einer SOI-Technologie ausgebildet sein, alternativ in einer FinFET-Technologie bzw. MuGFET-Technologie. Mit anderen Worten können die ersten ESD-Schutz-Elemente 500a bzw. das zweite ESD-Schutz-Element 500b der ESD-Schutz-Einrichtung 500' eine SOI-Struktur bzw. alternativ eine Fin-Struktur (Finne) aufweisen.
  • Bei einer in einer FinFET-Technologie bzw. MuGFET-Technologie ausgebildeten ESD-Schutz-Einrichtung 500' kann die Weite Wdis der Entladungspfade 500a (d. h. der als Finnen ausgebildeten ersten ESD-Schutz-Elemente 500a) einen Wert aufweisen, welcher typisch ist für die verwendete FinFET- bzw. MuGFET-Technologie, zum Beispiel kann die Weite Wdis ungefähr 5 nm bis 200 nm betragen.
  • Bei Verwendung einer SOI-Technologie kann die Weite Wdis der ersten ESD-Schutz-Elemente 500a deutlich größer sein als in einer FinFET/MuGFET-Technologie. Zum Beispiel kann bei Verwendung einer SOI-Technologie die Weite Wdis ungefähr 200 nm bis 100 μm betragen.
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass das Netzwerk (anschaulich die in 5A gezeigten Kontakte 111 und Verbindungen 511a), mit dessen Hilfe die Gate-Potentiale für die auf bzw. über den intrinsischen Bereichen ausgebildeten Gate-Bereiche Gc,1, Gc,2, ..., Gc,n bereitgestellt werden, nur einmal erforderlich ist, da die Bias-Potentiale für die entsprechenden Gates der parallel geschalteten ESD-Schutz-Elemente 500a in einer flächeneffizienten Art und Weise mittels eines einzigen schmalen Bias-Pfades (i. e. des zweiten ESD-Schutz-Elementes 500b) bereitgestellt werden können.
  • Somit ist ein sehr flächeneffizientes Layout geschaffen, da ein Abnehmen der Gate-Bias-Potentiale (anders ausgedrückt ein Gate-Bias Pick-Up) nur an einem einzigen ESD-Schutz-Element erfolgt (i. e. dem zweiten ESD-Schutz-Element bzw. Bias-Pfad 500b), und die an dem Bias-Pfad 500b abgenommenen Gate-Potentiale dem zweiten ESD-Schutz-Element 500b und auch allen ersten ESD-Schutz-Elementen 500a gemeinsam bereitgestellt werden. Das zweite ESD-Schutz-Element 500b bzw. der Bias-Pfad 500b kann außerdem, wie gezeigt, in einem Randbereich der ESD-Schutz-Einrichtung 500' ausgebildet sein.
  • Das zweite ESD-Schutz-Element (Bias-Pfad) 500b kann eine Weite Wbias aufweisen, welche geringer ist als die Weite Wdis der ersten ESD-Schutz-Elemente (Entladungs-Pfade) 500a.
  • Das Verhältnis Wbias/Wdis der Weite Wbias des Bias-Pfades 500b zur Weite Wdis der Entladungspfade kann ungefähr 0,001 bis 0,1 betragen.
  • Ferner können die Entladungs-Pfade 500a eine Länge Ldis aufweisen, welche geringer ist als die Länge Lbias des Bias-Pfades 500b. Ldis kann beispielsweise bis zu 50% kleiner sein als Lbias was zu einer deutlichen Platzersparnis im Layout führt.
  • Gemäß einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung weist die ESD-Schutz-Einrichtung 500' einen zweiten zu den Entladungs-Pfaden 500a parallel geschalteten Bias-Pfad 500b auf, welcher anschaulich so ausgebildet ist, dass die ESD-Schutz-Einrichtung 500' ein symmetrisches Layout aufweist.
  • Die parallel geschalteten ESD-Schutz-Elemente 500a bzw. 500b sind zu mindestens einem vor einem ESD-Puls zu schützenden Element des elektrischen Schaltkreises parallel geschaltet, wobei die ersten dotierten Bereiche 106 der ersten Dioden Ddis,1 bzw. Dbias,1 (anschaulich die Anoden der ESD-Schutz-Elemente 500a bzw. 500b) mit einem hohen elektrischen Potential (zum Beispiel einem spannungsführenden Knoten des elektrischen Schaltkreises) elektrisch gekoppelt sein können (dargestellt durch den elektrischen Knoten 551 in 5B), und wobei die zweiten dotierten Bereiche 107 der n-ten Dioden Ddis,n bzw. Dbias,n (anschaulich die Kathoden der ESD-Schutz-Elemente 500a bzw. 500b) mit einem niedrigen elektrischen Potential (zum Beispiel mit dem Masse-Potential) elektrisch gekoppelt sein können (dargestellt durch das Masse-Symbol 552 in 5B).
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
  • Bezugszeichenliste
    • D1, D2, Dn, Dbias,1, Dbias2, Dbias,n, Ddis,1, Ddis,2, Ddis,n
    Dioden
    G1, G2, Gn
    Gate-Bereiche
    Gc,1, Gc,2, Gc,n
    gemeinsame Gate-Bereiche
    Lbias
    Länge eines Bias-Pfades
    Ldis
    Länge eines Entladungs-Pfades
    Wbias
    Weite eines Bias-Pfades
    Wdis
    Weite eines Entladungs-Pfades
    100
    ESD-Schutz-Element
    102
    Aktivgebiet
    103
    Silizium-auf-Isolator-Struktur
    104
    vergrabene Oxidschicht
    105
    elektrisch isolierender Bereich
    106
    erster dotierter Bereich
    107
    zweiter dotierter Bereich
    108
    intrinsischer Bereich
    109'
    elektrisch isolierende Schicht
    109''
    elektrisch leitfähige Gate-Schicht
    110
    Silizid-Schicht
    111
    elektrischer Kontakt
    111a
    Metallschicht
    112
    elektrische Kopplung
    150
    ESD-Schutz-Element
    167
    Grenzfläche
    200
    ESD-Schutz-Element
    201
    Silizid-Blockierung
    300
    ESD-Schutz-Element
    400
    ESD-Schutz-Element
    401
    Silizid-Blockierung
    411
    Dummy-Kontakt-Struktur
    411a
    Metallschicht
    500'
    ESD-Schutz-Einrichtung
    500a
    erstes ESD-Schutz-Element
    500b
    zweites ESD-Schutz-Element
    511a
    elektrische Verbindung
    550
    elektrisches Schaltschema
    551
    elektrischer Knoten
    552
    Masse-Potential

Claims (24)

  1. ESD-Schutz-Einrichtung (500') zur Verwendung in einem elektrischen Schaltkreis, – mit mindestens einem ersten ESD-Schutz-Element (500a) mit einer Mehrzahl von miteinander in Serie geschalteten Dioden (Ddis,1, Ddis,2, ..., Ddis,n), welche in einem zusammenhängenden Aktivgebiet ausgebildet sind; – mit mindestens einem zweiten ESD-Schutz-Element (500b) mit einer Mehrzahl von miteinander in Serie geschalteten Dioden (Dbias,1, Dbias,2, ..., Dbias,n), welche in einem zusätzlichen eigenen zusammenhängenden Aktivgebiet ausgebildet sind; – wobei das mindestens eine erste ESD-Schutz-Element (500a) und das mindestens eine zweite ESD-Schutz-Element (500b) parallel geschaltet sind zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises; – wobei das mindestens eine erste ESD-Schutz-Element (500a) und das mindestens eine zweite ESD-Schutz-Element (500b) jeweils aufweisen: – n (n ∊ N, n ≥ 2) miteinander in Serie geschaltete Dioden (Ddis,1, Ddis,2, ..., Ddis,n; Dbias,1, Dbias,2, ..., Dbias,n), die jeweils einen ersten dotierten Bereich (106) eines ersten Leitfähigkeitstyps, einen zu dem ersten dotierten Bereich benachbarten zweiten dotierten Bereich (107) eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps und einen zwischen dem ersten dotierten Bereich und dem zweiten dotierten Bereich ausgebildeten intrinsischen oder schwach gegenüber erstem und zweitem dotierten Bereich dotierten Bereich aufweisen, wobei für alle k (k ∊ N, 1 ≤ k ≤ n – 1). gilt, dass der zweite dotierte Bereich (107) der k-ten Diode und der erste dotierte Bereich (106) der (k + 1)-ten Diode eine gemeinsame Grenzfläche aufweisen, – n Gate-Bereiche (Gc,1, Gc,2, ..., Gc,n), wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt, dass der k-te Gate-Bereich auf bzw. über dem intrinsischen bzw. schwach dotierten Bereich der k-ten Diode ausgebildet ist; – wobei für alle k (k ∊ N, 2 ≤ k ≤ n) gilt, dass der k-te Gate-Bereich des mindestens einen ersten ESD-Schutz-Elementes (500a) mit dem ersten dotierten Bereich (106) der k-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes (500b) und/oder mit dem zweiten dotierten Bereich (107) der (k – 1)-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes (500b) elektrisch verbunden ist; und – wobei der erste Gate-Bereich (Gc,1) des mindestens einen ersten ESD-Schutz-Elementes (500a) mit dem ersten dotierten Bereich (106) der ersten Diode (Dbias,1) des mindestens einen zweiten ESD-Schutz-Elementes (500b) elektrisch verbunden ist.
  2. ESD-Schutz-Einrichtung (500') zur Verwendung in einem elektrischen Schaltkreis, – mit mindestens einem ersten ESD-Schutz-Element (500a) mit einer Mehrzahl von miteinander in Serie geschalteten Dioden (Ddis,1, Ddis,2, ..., Ddis,n), welche in einem. zusammenhängenden Aktivgebiet des ersten ESD-Schutz-Elementes ausgebildet sind; – mit mindestens einem zweiten ESD-Schutz-Element (500b) mit einer Mehrzahl von miteinander in Serie geschalteten Dioden (Dbias,1, Dbias,2, ..., Dbias,n), welche in einem zusätzlichen eigenen zusammenhängenden Aktivgebiet des zweiten ESD-Schutz-Elementes ausgebildet sind; – wobei das mindestens eine erste ESD-Schutz-Element (500a) und das mindestens eine zweite ESD-Schutz-Element (500b) parallel geschaltet sind zu mindestens einem vor einem ESD-Ereignis zu schützenden Element des elektrischen Schaltkreises; – wobei das mindestens eine erste ESD-Schutz-Element (500a) und das mindestens eine zweite ESD-Schutz-Element (500b) jeweils aufweisen: – n (n ∊ N, n ≥ 2) miteinander in Serie geschaltete Dioden (Ddis,1, Ddis,2, ..., Ddis,n; Dbias,1, Dbias,2, ..., Dbias,n), die jeweils einen ersten dotierten Bereich (106) eines ersten Leitfähigkeitstyps, einen zu dem ersten dotierten Bereich benachbarten zweiten dotierten Bereich (107) eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps und einen zwischen dem ersten dotierten Bereich und dem zweiten dotierten Bereich ausgebildeten intrinsischen oder schwach gegenüber erstem und zweitem dotierten Bereich dotierten Bereich aufweisen, wobei für alle k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass der zweite dotierte Bereich (107) der k-ten Diode und der erste dotierte Bereich (106) der (k + 1)-ten Diode eine gemeinsame Grenzfläche aufweisen, – n Gate-Bereiche (Gc,1, Gc,2, ..., Gc,n), wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt, dass der k-te Gate-Bereich auf bzw. über dem intrinsischen bzw. schwach dotierten Bereich der k-ten Diode ausgebildet ist; – wobei für alle k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass der k-te Gate-Bereich des mindestens einen ersten SSD-Schutz-Elementes (500a) mit dem zweiten dotierten Bereich (107) der k-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes (500b) und/oder mit dem ersten dotierten Bereich (106) der (k + 1)-ten Diode des mindestens einen zweiten ESD-Schutz-Elementes (500b) elektrisch verbunden ist; und – wobei der n-te Gate-Bereich (Gc,n) des mindestens einen ersten ESD-Schutz-Elementes (500a) mit dem zweiten dotierten Bereich (107) der n-ten Diode (Dbias,n) des mindestens einen zweiten ESD-Schutz-Elementes (500b) elektrisch verbunden ist.
  3. ESD-Schutz-Einrichtung gemäß Anspruch 1 oder 2, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass das Aktivgebiet Silizium aufweist.
  4. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 3, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass das Aktivgebiet auf einer vergrabenen Oxidschicht ausgebildet ist.
  5. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 4, wobei jeder Gate-Bereich eine elektrisch isolierende Schicht aufweist sowie eine auf der elektrisch isolierenden Schicht ausgebildete elektrisch leitfähige Gate-Schicht.
  6. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 5, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass mindestens einer der ersten dotierten Bereiche und/oder mindestens einer der zweiten dotierten Bereiche silizidiert ist.
  7. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 6, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass für alle k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass der zweite dotierte Bereich der k-ten Diode und der erste dotierte Bereich der (k + 1)-ten Diode eine gemeinsame Silizid-Schicht aufweisen.
  8. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 7, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass für mindestens ein k (k ∊ N, 1 ≤ k ≤ n – 1) gilt, dass mindestens eine Dummy-Kontakt-Struktur auf bzw. über dem zweiten dotierten Bereich der k-ten Diode und/oder auf bzw. über dem ersten dotierten Bereich der (k + 1)-ten Diode ausgebildet ist.
  9. ESD-Schutz-Einrichtung gemäß Anspruch 8, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass die mindestens eine Dummy-Kontakt-Struktur eine hohe thermische Leitfähigkeit und/oder eine hohe spezifische Wärmekapazität aufweist.
  10. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 8 oder 9, wobei auf der mindestens einen Dummy-Kontakt-Struktur mindestens eine Schicht ausgebildet ist, welche mindestens eine Schicht eine hohe thermische Leitfähigkeit und/oder eine hohe spezifische Wärmekapazität aufweist.
  11. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 10, wobei für das mindestens eine erste ESD-Schutz-Element und das mindestens eine zweite ESD-Schutz-Element gilt, dass der erste dotierte Bereich der ersten Diode mit einem hohen elektrischen Potential elektrisch gekoppelt ist und/oder dass der zweite dotierte Bereich der n-ten Diode mit einem niedrigen elektrischen Potential elektrisch gekoppelt ist.
  12. ESD-Schutz-Einrichtung gemäß Anspruch 11, wobei der erste dotierte Bereich der ersten Diode mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten des elektrischen Schaltkreises elektrisch gekoppelt ist.
  13. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 11 oder 12, wobei der zweite dotierte Bereich der n-ten Diode mit einer elektrischen Versorgungsspannung oder mit einem spannungsführenden Knoten des elektrischen Schaltkreises elektrisch gekoppelt ist.
  14. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 13, wobei für das mindestens eine erste ESD-Schutz-Element und das mindestens eine zweite ESD-Schutz-Element gilt, dass die ersten dotierten Bereiche p-dotiert sind und dass die zweiten dotierten Bereiche n-dotiert sind.
  15. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 14, wobei für das mindestens eine erste ESD-Schutz-Element und/oder das mindestens eine zweite ESD-Schutz-Element gilt, dass mindestens einer der ersten dotierten Bereiche und/oder mindestens einer der zweiten dotierten Bereiche eine Dotierstoffkonzentration von ungefähr größer 1020 cm–3 aufweist.
  16. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 5 bis 15, wobei die elektrisch leitfähige Gate-Schicht ein Metall-Material und/oder ein Midgap-Material aufweist.
  17. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 16, wobei das mindestens eine erste ESD-Schutz-Element und das mindestens eine zweite ESD-Schutz-Element eine Siliziumauf-Isolator-Struktur aufweisen.
  18. ESD-Schutz-Einrichtung gemäß Anspruch 17, wobei das mindestens eine erste ESD-Schutz-Element eine Weite von ungefähr 200 nm bis 100 μm aufweist.
  19. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 16, wobei das mindestens eine erste ESD-Schutz-Element und das mindestens eine zweite ESD-Schutz-Element eine Fin-Struktur aufweisen.
  20. ESD-Schutz-Einrichtung gemäß Anspruch 19, wobei die Fin-Struktur des mindestens einen ersten ESD-Schutz-Elementes eine Weite von ungefähr 5 nm bis 200 nm aufweist.
  21. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 20, wobei das mindestens eine zweite ESD-Schutz-Element eine geringere Weite aufweist als das mindestens eine erste ESD-Schutz-Element.
  22. ESD-Schutz-Einrichtung gemäß Anspruch 21, wobei das Verhältnis von der Weite des mindestens einen zweiten ESD-Schutz-Elementes zu der Weite des mindestens einen ersten ESD-Schutz-Elementes ungefähr 0,001 bis 0,1 beträgt.
  23. ESD-Schutz-Einrichtung gemäß einem der Ansprüche 1 bis 22, mit einer Mehrzahl von ersten ESD-Schutz-Elementen, welche mindestens einen gemeinsamen Gate-Bereich aufweisen.
  24. ESD-Schutz-Einrichtung gemäß Anspruch 23, mit n gemeinsamen Gate-Bereichen, wobei für alle k (k ∊ N, 1 ≤ k ≤ n) gilt, dass der k-te gemeinsame Gate-Bereich auf bzw. über den intrinsischen bzw. schwach dotierten Bereichen der k-ten Dioden der Mehrzahl von ersten ESD-Schutz-Elementen ausgebildet ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013104130B4 (de) 2012-10-04 2019-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzringe auf Fin-Strukturen
DE102013105765B4 (de) 2012-12-14 2024-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET mit eingebautem MOS-Varaktor und Verfahren zu seiner Herstellung

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791102B2 (en) * 2006-10-16 2010-09-07 Advanced Micro Devices, Inc. Electrostatic discharge protection devices and methods for protecting semiconductor devices against electrostatic discharge events
US8013393B2 (en) * 2007-06-29 2011-09-06 Advanced Micro Devices, Inc. Electrostatic discharge protection devices
US7709926B2 (en) * 2008-04-24 2010-05-04 International Business Machines Corporation Device structures for active devices fabricated using a semiconductor-on-insulator substrate and design structures for a radiofrequency integrated circuit
US7994577B2 (en) * 2008-07-18 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection structures on SOI substrates
US9368648B2 (en) * 2009-04-02 2016-06-14 Qualcomm Incorporated Active diode having no gate and no shallow trench isolation
US8270131B2 (en) 2009-07-31 2012-09-18 Infineon Technologies Ag Electrostatic discharge protection element and electrostatic discharge protection chip and method of producing the same
DE202010000155U1 (de) 2010-02-09 2010-04-15 Verotool Technik Gmbh Anbaulasche für die Aufnahme eines Schnellwechslers
CN102403321A (zh) * 2011-09-30 2012-04-04 上海新傲科技股份有限公司 半导体装置及制备方法
US9337356B2 (en) * 2012-01-20 2016-05-10 Skyworks Solutions, Inc. Devices and methods related to electrostatic discharge protection benign to radio-frequency operation
CN102543998A (zh) * 2012-02-20 2012-07-04 中国科学院微电子研究所 一种多晶硅串联二极管串及其制作方法
US8692291B2 (en) 2012-03-27 2014-04-08 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US9219056B2 (en) 2012-03-27 2015-12-22 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US8916426B2 (en) 2012-03-27 2014-12-23 International Business Machines Corporation Passive devices for FinFET integrated circuit technologies
US8890249B2 (en) 2012-11-30 2014-11-18 International Business Machines Corporation Bulk FinFET ESD device
TWI505003B (zh) 2013-06-07 2015-10-21 E Ink Holdings Inc 顯示面板及其製造方法
US9236374B2 (en) 2014-01-02 2016-01-12 Globalfoundries Inc. Fin contacted electrostatic discharge (ESD) devices with improved heat distribution
JP6300214B2 (ja) 2014-03-11 2018-03-28 国立研究開発法人産業技術総合研究所 トンネル電界効果トランジスタによる集積回路及びその製造方法
DE102014105790B4 (de) * 2014-04-24 2019-08-29 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur
JP2016062992A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置
US9735144B2 (en) * 2015-02-11 2017-08-15 Mediatek Inc. Electrostatic discharge (ESD) protection device
WO2017078676A1 (en) * 2015-11-02 2017-05-11 Intel IP Corporation Transient triggered finfet silicon controlled rectifier for electrostatic discharge protection
US10573639B2 (en) * 2016-02-29 2020-02-25 Globalfoundries Singapore Pte. Ltd. Silicon controlled rectifier (SCR) based ESD protection device
US10332871B2 (en) * 2016-03-18 2019-06-25 Intel IP Corporation Area-efficient and robust electrostatic discharge circuit
FR3051969A1 (fr) * 2016-05-31 2017-12-01 Stmicroelectronics Rousset Procede de fabrication de diodes de puissance, en particulier pour former un pont de graetz, et dispositif correspondant
CN107680956B (zh) * 2016-08-02 2019-12-03 中芯国际集成电路制造(北京)有限公司 静电放电esd保护器件以及保护电路的方法
DE102016115822B4 (de) 2016-08-25 2025-06-26 Infineon Technologies Dresden GmbH & Co. KG Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
DE102016115821B4 (de) 2016-08-25 2024-03-07 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit einer struktur zum schutz gegen elektrostatische entladung
KR102027545B1 (ko) * 2017-01-20 2019-10-01 한국과학기술원 직렬 연결된 pin 다이오드를 포함하는 메모리 소자 및 그의 제조 방법
US10319662B2 (en) * 2017-02-01 2019-06-11 Indian Institute Of Science Non-planar electrostatic discharge (ESD) protection devices with nano heat sinks
US10483258B2 (en) * 2017-02-25 2019-11-19 Indian Institute Of Science Semiconductor devices and methods to enhance electrostatic discharge (ESD) robustness, latch-up, and hot carrier immunity
US10529704B1 (en) * 2018-10-01 2020-01-07 Globalfoundries Inc. Auxiliary gate antenna diodes
US11335674B2 (en) * 2019-06-27 2022-05-17 Globalfoundries U.S. Inc. Diode triggered silicon controlled rectifier (SCR) with hybrid diodes
US10971633B2 (en) 2019-09-04 2021-04-06 Stmicroelectronics (Rousset) Sas Structure and method of forming a semiconductor device
US11430881B2 (en) 2020-03-05 2022-08-30 Globalfoundries U.S. Inc. Diode triggered compact silicon controlled rectifier
US20210407990A1 (en) * 2020-06-30 2021-12-30 Qualcomm Incorporated Circuit techniques for enhanced electrostatic discharge (esd) robustness
EP4068357A1 (de) * 2021-03-29 2022-10-05 Nexperia B.V. Halbleiterbauelement und esd-schutzvorrichtung damit
US12471384B2 (en) 2021-08-16 2025-11-11 Infineon Technologies Austria Ag Protection device with space saving layout
EP4138130A1 (de) * 2021-08-16 2023-02-22 Infineon Technologies Austria AG Schaltungsanordnung
US11804543B2 (en) * 2021-08-26 2023-10-31 Globalfoundries U.S. Inc. Diode structures with one or more raised terminals
US12507486B2 (en) 2022-09-15 2025-12-23 Globalfoundries U.S. Inc. Vertically integrated SCR structure with SOI-based raised trigger element
US20240113118A1 (en) * 2022-09-29 2024-04-04 Intel Corporation Ultra-low voltage transistor cell design using gate cut layout

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2226613A1 (de) * 1971-09-03 1973-03-15 Rca Corp Halbleiterbauelement
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
WO2004051749A1 (en) * 2002-12-03 2004-06-17 International Business Machines Corporation Lateral lubistor structure and method
US20050077577A1 (en) * 2003-10-09 2005-04-14 Chartered Semiconductor Manufacturing Ltd. Novel ESD protection device
US6969891B1 (en) * 1999-01-29 2005-11-29 Commissariat A L'energie Atomique Device providing protection against electrostatic discharges for microelectronic components on a SOI-type substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811857A (en) 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
US6671146B1 (en) * 1999-01-19 2003-12-30 Seiko Epson Corporation Electrostatic protection circuit and semiconductor integrated circuit using the same
TW449842B (en) 2000-07-13 2001-08-11 United Microelectronics Corp SOI electrostatic discharge protection circuit
US6690065B2 (en) 2000-12-28 2004-02-10 Industrial Technology Research Institute Substrate-biased silicon diode for electrostatic discharge protection and fabrication method
US6617649B2 (en) 2000-12-28 2003-09-09 Industrial Technology Research Institute Low substrate-noise electrostatic discharge protection circuits with bi-directional silicon diodes
GB0107408D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
US6645820B1 (en) 2002-04-09 2003-11-11 Taiwan Semiconductor Manufacturing Company Polycrystalline silicon diode string for ESD protection of different power supply connections
US7173310B2 (en) * 2002-12-03 2007-02-06 International Business Machines Corporation Lateral lubistor structure and method
US6835967B2 (en) * 2003-03-25 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor diodes with fin structure
JP2006060191A (ja) * 2004-07-23 2006-03-02 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2226613A1 (de) * 1971-09-03 1973-03-15 Rca Corp Halbleiterbauelement
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US6969891B1 (en) * 1999-01-29 2005-11-29 Commissariat A L'energie Atomique Device providing protection against electrostatic discharges for microelectronic components on a SOI-type substrate
WO2004051749A1 (en) * 2002-12-03 2004-06-17 International Business Machines Corporation Lateral lubistor structure and method
US20050077577A1 (en) * 2003-10-09 2005-04-14 Chartered Semiconductor Manufacturing Ltd. Novel ESD protection device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013104130B4 (de) 2012-10-04 2019-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Schutzringe auf Fin-Strukturen
DE102013105765B4 (de) 2012-12-14 2024-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET mit eingebautem MOS-Varaktor und Verfahren zu seiner Herstellung

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